JP2006085839A - 不揮発性半導体記憶装置およびその制御方法 - Google Patents

Abstract

【課題】 本発明は、消去ベリファイ時の消費電流を低減することができる不揮発性半導体記憶装置およびその制御方法を実現する。
【解決手段】 本発明の不揮発性半導体記憶装置およびその制御方法は、不揮発性半導体メモリセルを有するＮＡＮＤセル１１ａ〜１１ｃと、ＮＡＮＤセル１１ａ〜１１ｃが接続されたビット線ＢＬ０〜ＢＬ２と、第１および第２の電圧を生成するプリチャージ用電源１２と、ＢＬ０〜ＢＬ２およびプリチャージ用電源１２にそれぞれ接続された充電用スイッチ素子Ｑ０〜Ｑ２と、第３の電圧を生成するベリファイ用電源１３と、ＢＬ０〜ＢＬ２をＱ０〜Ｑ２を介して第１の電圧に充電し、ＢＬ０およびＢＬ２をＱ０およびＱ２を介して第２の電圧にさらに充電し、ＢＬ１をＮＡＮＤセル１１ｂを介して第３の電圧にさらに充電するよう制御する制御手段を有する。
【選択図】 図１

Description

本発明は、電気的に書き換え可能な不揮発性半導体記憶装置およびその制御方法に関する。

近年、電気的に書き換え可能な不揮発性半導体記憶装置（以下、「ＥＥＰＲＯＭ」という。）の大容量化が進み、ハードディスクに換わる２次記憶装置として採用されはじめている。特に、メモリセルを縦列に接続したＮＡＮＤセルにより構成されるＮＡＮＤ型ＥＥＰＲＯＭは高集積化に適しており、携帯電話など携帯端末の２次記憶装置やメモリカードなどに広く使用されている。

この従来のＥＥＰＲＯＭでは、データ書き換えに際して、メモリセルを一旦消去する消去動作が必要である。この消去動作は、メモリセルが形成されている半導体基板に高電圧をかけて浮遊ゲートから絶縁膜を介して電子を引き抜くことによって行われる。このため、一定時間の単一消去動作では消去後のセルしきい値のばらつきが大きく、消去ベリファイによるセルしきい値の制御が必要不可欠な技術となっている。

消去ベリファイとは、メモリセル消去後にそのメモリセルの読み出し動作を行い、そのメモリセルが所望のしきい値まで消去されているかを確認することを指す（例えば、特許文献１を参照。）。もし、所望のしきい値に達していなければ、消去動作を繰り返して、消去後のしきい値を制御する。

ところで、この読み出し動作ではセルデータをビット線に読み出す前にその選択されたビット線をプリチャージしておくので、消去対象領域内の全メモリセルに対する読み出し動作を必要とする消去ベリファイは、読み出し動作に伴うビット線充放電によって大きな電流を消費するという問題があった。

特に、近年、半導体プロセスの微細化に伴って、ビット線間容量の増加が相対的に著しく（例えば、特許文献２を参照。）、電池駆動の携帯端末などでは、この問題は非常に重要であり、さらに、今後ますます深刻になっていくものと推測される。
特開２００４−１８５６８８号公報（第６−７頁、図１および図２） 特開２００１−３２５７９７号公報

本発明は、消去ベリファイ時の消費電流を低減することができる不揮発性半導体記憶装置およびその制御方法を提供する。

本発明の一態様によれば、電気的に書き換え可能な不揮発性半導体メモリセルと、複数の前記メモリセルが縦列に接続され、その両端に選択用スイッチ素子が接続され、前記選択用スイッチ素子のそれぞれ一端がドレイン端およびソース端を形成するＮＡＮＤセルと、前記ＮＡＮＤセルのドレイン端が接続されたビット線と、前記ビット線をプリチャージするための第１および第２の電圧を生成するプリチャージ用電源と、ドレイン端子が前記ビット線に接続され、ソース端子が前記プリチャージ用電源に接続された充電用スイッチ素子と、前記ＮＡＮＤセルのソース端が接続され、前記ＮＡＮＤセルのベリファイを行うための第３の電圧を生成するベリファイ用電源と、前記メモリセルのベリファイ時に、複数の前記ビット線を前記充電用スイッチ素子を介して前記第１の電圧に充電し、前記複数のビット線のうちベリファイされる前記メモリセルを有する前記ＮＡＮＤセルが接続されている選択ビット線を除いた非選択ビット線を前記充電用スイッチ素子を介して前記第２の電圧にさらに充電し、前記選択ビット線を前記ＮＡＮＤセルを介して前記第３の電圧にさらに充電するよう前記プリチャージ用電源、前記ベリファイ用電源、および前記充電用スイッチ素子のゲート端子を制御する制御手段を有することを特徴とする不揮発性半導体記憶装置が提供される。

本発明の別の一態様によれば、電気的に書き換え可能な不揮発性半導体メモリセルが縦列に接続され、その両端に選択用スイッチ素子が接続され、前記選択用スイッチ素子のそれぞれ一端がドレイン端およびソース端を形成するＮＡＮＤセルを有する不揮発性半導体記憶装置の制御方法であって、前記メモリセルのベリファイ時に、前記ＮＡＮＤセルのドレイン端が接続された複数のビット線を当該ビット線に接続された充電用スイッチ素子を介して第１の電圧にプリチャージする第１の充電ステップと、前記複数のビット線のうちベリファイされる前記メモリセルを有する前記ＮＡＮＤセルが接続されている選択ビット線を除いた非選択ビット線を前記充電用スイッチ素子を介して第２の電圧にさらにプリチャージする第２の充電ステップと、前記選択ビット線を前記ＮＡＮＤセルを介して第３の電圧にさらにプリチャージする第３の充電ステップを有することを特徴とする不揮発性半導体記憶装置の制御方法が提供される。

本発明によれば、ＥＥＰＲＯＭにおける消去ベリファイ時の消費電流を大幅に低減することができる。

以下、図面を参照しながら、本発明の実施例を説明する。

図１は、本発明の実施例に係わる不揮発性半導体記憶装置を示す回路ブロック図である。ここでは、主に、消去ベリファイ動作にかかわる部分を示した。また、説明を容易にするため、メモリセル部は３本のビット線（以下、「ＢＬ０〜２」という。）とそれらに接続された３つのＮＡＮＤセル１１ａ〜１１ｃを示した。実際には、各ビット線には複数のＮＡＮＤセルが接続される。

本発明の実施例に係わる不揮発性半導体記憶装置は、データを記憶するＮＡＮＤセル１１ａ〜１１ｃ、ＢＬ０〜ＢＬ２、ＢＬ０〜ＢＬ２をセンスするセンスアンプ（以下、「ＳＡ０〜２」という。）、ＢＬ０〜ＢＬ２をプリチャージするための充電用スイッチトランジスタ（以下、「Ｑ０〜Ｑ２」という。）、２つの異なるプリチャージ電圧を生成するプリチャージ用電源１２、ベリファイ電圧を生成するベリファイ用電源１３、およびＱ０〜Ｑ２、プリチャージ用電源１２、ベリファイ用電源１３などをコントロールする制御回路１４を備えている。

ＮＡＮＤセル１１ａの第１のデータ端子１５ａ（以下、「ドレイン端１５ａ」という。）はＢＬ０に接続され、ＮＡＮＤセル１１ａの第２のデータ端子１６ａ（以下、「ソース端１６ａ」という。）はベリファイ用電源１３の出力に接続されている。

ＢＬ０の一端にはＳＡ０が接続され、ＢＬ０の他端にはＱ０のドレイン端子が接続されている。

Ｑ０のソース端子はプリチャージ用電源１２の出力に接続され、Ｑ０のゲート端子には制御回路１４の出力信号であるＰＲ０が接続されている。

ＮＡＮＤセル１１ｂの第１のデータ端子１５ｂ（以下、「ドレイン端１５ｂ」という。）はＢＬ１に接続され、ＮＡＮＤセル１１ｂの第２のデータ端子１６ｂ（以下、「ソース端１６ｂ」という。）はベリファイ用電源１３の出力に接続されている。

ＢＬ１の一端にはＳＡ１が接続され、ＢＬ１の他端にはＱ１のドレイン端子が接続されている。

Ｑ１のソース端子はプリチャージ用電源１２の出力に接続され、Ｑ１のゲート端子には制御回路１４の出力信号であるＰＲ１が接続されている。

ＮＡＮＤセル１１ｃの第１のデータ端子１５ｃ（以下、「ドレイン端１５ｃ」という。）はＢＬ２に接続され、ＮＡＮＤセル１１ｃの第２のデータ端子１６ｃ（以下、「ソース端１６ｃ」という。）はベリファイ用電源１３の出力に接続されている。

ＢＬ２の一端にはＳＡ２が接続され、ＢＬ２の他端にはＱ２のドレイン端子が接続されている。

Ｑ２のソース端子はプリチャージ用電源１２の出力に接続され、Ｑ２のゲート端子には制御回路１４の出力信号であるＰＲ２が接続されている。

プリチャージ用電源１２およびベリファイ用電源１３は、制御回路１４からの制御信号１７によってコントロールされる。

ＮＡＮＤセル１１ａは、図１に示したように、８つの電気的に書き換え可能な不揮発性メモリセル（以下、「ＭＱ００〜ＭＱ０７」という。）と２つのセル選択用スイッチトランジスタ（以下、「ＳＱ００およびＳＱ０１」という。）から構成され、それらが１つの電流パスを形成するよう縦列に接続されている。

また、それらのゲート端子には、２つのセル選択線（以下、「ＳＧＤ０およびＳＧＳ０」という。）、および８つのワード線（以下、「ＷＬ００〜０７」という。）がそれぞれ接続されている。

すなわち、ＳＱ００のドレイン端子はドレイン端１５ａに接続され、ＳＱ００のゲート端子にはＳＧＤ０が接続されている。

ＳＱ００のソース端子はＭＱ００のドレイン端子に接続され、ＭＱ００のゲート端子にはＷＬ００が接続されている。

ＭＱ００のソース端子はＭＱ０１（以下、ＭＱ０１〜ＭＱ０６は図示していない。）のドレイン端子に接続され、ＭＱ０１のゲート端子にはＷＬ０１（以下、ＷＬ０１〜ＷＬ０６は図示していない。）が接続されている。

ＭＱ０１のソース端子はＭＱ０２のドレイン端子に接続され、ＭＱ０２のゲート端子にはＷＬ０２が接続されている。

ＭＱ０２のソース端子はＭＱ０３のドレイン端子に接続され、ＭＱ０３のゲート端子にはＷＬ０３が接続されている。

ＭＱ０３のソース端子はＭＱ０４のドレイン端子に接続され、ＭＱ０４のゲート端子にはＷＬ０４が接続されている。

ＭＱ０４のソース端子はＭＱ０５のドレイン端子に接続され、ＭＱ０５のゲート端子にはＷＬ０５が接続されている。

ＭＱ０５のソース端子はＭＱ０６のドレイン端子に接続され、ＭＱ０６のゲート端子にはＷＬ０６が接続されている。

ＭＱ０６のソース端子はＭＱ０７のドレイン端子に接続され、ＭＱ０７のゲート端子にはＷＬ０７が接続されている。

ＭＱ０７のソース端子はＳＱ０１のドレイン端子に接続され、ＳＱ０１のゲート端子にはＳＧＳ０が接続されている。

そして、ＳＱ０１のソース端子はソース端１６ａに接続されている。

ＮＡＮＤセル１１ｂおよび１１ｃは、ＮＡＮＤセル１１ａと同様の構成である。ＮＡＮＤセル１１ａとの違いは、ＳＧＤ０の替わりにＳＧＤ１がＳＱ１０のゲート端子に接続され、ＳＧＤ２がＳＱ２０のゲート端子に接続され、ＷＬ００〜ＷＬ０７の替わりにＷＬ１０〜ＷＬ１７がＭＱ１０〜ＭＱ１７の各ゲート端子に接続され、ＷＬ２０〜ＷＬ２７がＭＱ２０〜ＭＱ２７の各ゲート端子に接続され、ＳＧＳ０の替わりにＳＧＳ１がＳＱ１１のゲート端子に接続され、ＳＧＳ２がＳＱ２１のゲート端子に接続されていることである。

ＢＬ０〜ＢＬ２は、導電性の配線層（例えば、Ｃｕ配線層やＡｌ配線層など。）に形成されており、互いにほぼ平行に配置されている。

図２は、本発明の実施例に係わる不揮発性半導体記憶装置におけるビット線の断面図である。ここでは、図１に示したＢＬ０〜ＢＬ２の断面を示した。

ＢＬ０〜ＢＬ２は、図２に示したように、基板との間に配線容量Ｃｓを有し、さらに、互いの配線間にビット線間容量Ｃｎを有している。

ＬＳＩの製造プロセスやビット線に使用する配線層と絶縁膜の種類などによって異なるが、ＢＬ０〜ＢＬ２の断面は、製造プロセスの微細化に伴って、図２に示したように、縦長の形状になってきている。

このため、Ｃｎは、例えば、０.１μプロセスでは、Ｃｓの７倍〜１０倍である。

Ｑ０〜Ｑ２は、ＢＬ０〜ＢＬ２をプリチャージするためのスイッチトランジスタであり、制御回路１４からのＰＲ０〜ＰＲ２によって０Ｎ／ＯＦＦされる。

ＢＬ０〜ＢＬ２のプリチャージは、後述するように、２段階で行われ、消去ベリファイが選択されているＢＬ１と消去ベリファイが選択されていないＢＬ０およびＢＬ２とではプリチャージ方法が異なる。

プリチャージ用電源１２は、２段階プリチャージのための２つの異なるプリチャージ電圧、Ｖ１およびＶ２を生成する。Ｖ１またはＶ２を生成するタイミングは、制御信号１７によってコントロールされる。

ベリファイ用電源１３は、消去ベリファイが選択されたＢＬ１をＮＡＮＤセル１１ｂを介して充電するためのベリファイ電圧Ｖ３を生成する。Ｖ３を生成するタイミングは制御信号１７によってコントロールされる。

制御回路１４は、後述する消去ベリファイの動作フローに従って、ＰＲ０〜ＰＲ２および制御信号１７を生成し、Ｑ０〜Ｑ２、プリチャージ用電源１２、およびベリファイ用電源１３をコントロールする。

次に、上述した構成を持つ不揮発性半導体記憶装置における消去ベリファイ動作について説明する。図３は、本発明の実施例に係わる不揮発性半導体記憶装置の制御方法における消去ベリファイ動作を示すフロー図である。

本発明の実施例に係わる不揮発性半導体記憶装置の制御方法における消去ベリファイは、中間レベル充電ステップ３１、フル充電ステップ３２、メモリセル選択ステップ３３、ベリファイ充電ステップ３４、およびビット線センスステップ３５を備えている。

なお、以下では、説明を容易にするため、ＢＬ１を消去ベリファイする場合を一例として説明する。

中間レベル充電ステップ３１では、制御回路１４は、ＢＬ０〜ＢＬ２を中間充電レベルのＶ１にプリチャージする。

すなわち、制御回路１４は、まず、プリチャージ用電源１２がＶ１を生成するよう制御信号１７によってプリチャージ用電源１２を制御する。そして、制御回路１４は、ＰＲ０〜ＰＲ２を“Ｈ”レベルにしてＱ０〜Ｑ２をオンさせる。これにより、ＢＬ０〜ＢＬ２はＶ１にプリチャージ（図１に示した矢印の充電（１）。）される。

中間レベル充電ステップ３１が終了すると、制御回路１４は、フル充電ステップ３２で、ＢＬ０およびＢＬ２をフル充電レベルのＶ２にプリチャージする。

すなわち、制御回路１４は、まず、制御回路１４は、ＰＲ０およびＰＲ２を“Ｈ”レベル、ＰＲ１を“Ｌ”レベルにして、Ｑ０およびＱ２をオンさせ、Ｑ１をオフさせる。そして、プリチャージ用電源１２がＶ２を生成するよう制御信号１７によってプリチャージ用電源１２を制御する。

これにより、ＢＬ０およびＢＬ２はＶ２にプリチャージ（図１に示した矢印の充電（２）。）され、一方、ＢＬ１はＶ１にプリチャージされたままとなる。

ＢＬ０〜ＢＬ２のプリチャージが終了すると、制御回路１４は、メモリセル選択ステップ３３で、消去ベリファイの対象となるメモリセルを選択する。

すなわち、制御回路１４は、ＳＧＤ１およびＳＧＳ１を“Ｈ”レベルにしてＮＡＮＤセル１１ｂを選択し、さらに、選択されるメモリセル、例えば、ＭＱ１０に接続されているワード線を０Ｖにし、その他のワード線を“Ｈ”レベルにする。

これにより、ＭＱ１０が消去ベリファイの対象メモリセルとして選択される。

ＭＱ１０の選択が終了すると、制御回路１４は、ＮＡＮＤセル１１ｂを介してＢＬ１をベリファイレベルであるＶ３にプリチャージ（図１に示した矢印の充電（３）。）する。

すなわち、制御回路１４は、ベリファイ用電源１３がＶ３を生成するよう制御信号１７によってベリファイ用電源１３を制御する。

この時、メモリセル選択ステップ３３で選択されたＭＱ１０が所望のレベルまで十分消去されていれば、ＭＱ１０はＯＮ状態であり、したがって、ＢＬ１はＶ３までプリチャージされる。

また、ＭＱ１０が十分消去されていない場合は、ＭＱ１０はＯＦＦ状態であり、ＢＬ１は中間レベル充電ステップ３１でプリチャージされたＶ１のままとなる。

そして、制御回路１４は、ビット線センスステップ３５で、ベリファイ充電ステップ３４でプリチャージされたＢＬ１をＳＡ１によってセンスして、ＭＱ１０の消去レベルを検出する。

ＳＡ１は、ＢＬ１の電圧レベルがＶ１であれば“Ｌ”レベルを出力し、ＢＬ１の電圧レベルがＶ３であれば“Ｈ”レベルを出力するよう設計されている。

以上述べたような動作フローを各メモリセルごとに繰り返すことで、全メモリセルの消去ベリファイが完了する。

次に、上述した消去ベリファイに際してＢＬ１で消費される電荷量を計算する。

まず、中間レベル充電ステップ３１では、ＢＬ０〜ＢＬ２が同時にプリチャージされるので、Ｃｎには電荷が蓄積されず、ＢＬ１に蓄積される電荷量は（Ｖ１×Ｃｓ）となる。

次に、ベリファイ充電ステップ３４では、ＢＬ０およびＢＬ２はＶ２に固定されているので、ＣｎおよびＣｓに電荷が蓄積され、ＢＬ１にさらに蓄積される電荷量は（Ｖ３−Ｖ１）×（２Ｃｎ＋Ｃｓ）となる。

したがって、１回の消去ベリファイでＢＬ１に蓄積され消費される電荷量は、Ｖ３×Ｃｓ＋（Ｖ３−Ｖ１）×２Ｃｎである。

Ｖ１までの中間的なプリチャージを行わない従来の消去ベリファイでは、ＢＬ１に蓄積され消費される電荷量は、Ｖ３×（２Ｃｎ＋Ｃｓ）であるので、上述した本発明の消去ベリファイ動作は、Ｖ１×２Ｃｎの電荷量をセーブすることができる。

消去ベリファイ動作は、少なくとも消去対象となる領域である消去ブロックの全メモリセルに対して行う必要があり、また、上述したようにＣｎはＣｓに比べ７倍〜１０倍の大きさなので、上記の電荷量セーブにより、消去ベリファイ時の消費電流を大幅に削減することができる。

以上述べたように、上記実施例によれば、消去ベリファイ時のビット線プリチャージを２段階に分けて行うことにより、消去ベリファイ時の消費電流を大幅に低減させた不揮発性半導体記憶装置およびその制御方法を実現することができる。

上述の実施例では、消去ベリファイの対象となるビット線はＢＬ１だけであるとしたが、本発明はこれに限られるものではない。例えば、隣接するビット線を２つのグループ、すなわち、偶数番目のビット線グループと奇数番目のビット線グループに分け、どちらかのグループに属するビット線を同時に消去ベリファイするように構成することもできる。

また、上述の実施例では、メモリセルを１つずつ順番に消去ベリファイするとしたが、本発明はこれに限られるものではなく、例えば、同一のＮＡＮＤセル内の複数あるいはすべのメモリセルを同時に消去ベリファイの対象とすることもできる。

本発明の実施例に係わる不揮発性半導体記憶装置を示す回路ブロック図。 本発明の実施例に係わる不揮発性半導体記憶装置におけるビット線の断面図。 本発明の実施例に係わる不揮発性半導体記憶装置の制御方法における消去ベリファイ動作を示すフロー図。

符号の説明

ＮＡＮＤセル １１ａ〜１１ｃ
ビット線 ＢＬ０〜ＢＬ２
センスアンプ ＳＡ０〜ＳＡ２
充電用スイッチトランジスタ Ｑ０〜Ｑ２
プリチャージ用電源 １２
ベリファイ用電源 １３
制御回路 １４
ドレイン端 １５ａ〜１５ｃ
ソース端 １６ａ〜１６ｃ
セル選択線 ＳＧＤ０〜ＳＤＧ２、ＳＧＳ０〜ＳＧＳ２
ワード線 ＷＬ００〜ＷＬ２７
セル選択トランジスタ ＳＱ００〜ＳＱ２１
メモリセル ＭＱ００〜ＭＱ２７
制御信号 １７

Claims (5)

1. 電気的に書き換え可能な不揮発性半導体メモリセルと、
   複数の前記メモリセルが縦列に接続され、その両端に選択用スイッチ素子が接続され、前記選択用スイッチ素子のそれぞれ一端がドレイン端およびソース端を形成するＮＡＮＤセルと、
   前記ＮＡＮＤセルのドレイン端が接続されたビット線と、
   前記ビット線をプリチャージするための第１および第２の電圧を生成するプリチャージ用電源と、
   ドレイン端子が前記ビット線に接続され、ソース端子が前記プリチャージ用電源に接続された充電用スイッチ素子と、
   前記ＮＡＮＤセルのソース端が接続され、前記ＮＡＮＤセルのベリファイを行うための第３の電圧を生成するベリファイ用電源と、
   前記メモリセルのベリファイ時に、複数の前記ビット線を前記充電用スイッチ素子を介して前記第１の電圧に充電し、前記複数のビット線のうちベリファイされる前記メモリセルを有する前記ＮＡＮＤセルが接続されている選択ビット線を除いた非選択ビット線を前記充電用スイッチ素子を介して前記第２の電圧にさらに充電し、前記選択ビット線を前記ＮＡＮＤセルを介して前記第３の電圧にさらに充電するよう前記プリチャージ用電源、前記ベリファイ用電源、および前記充電用スイッチ素子のゲート端子を制御する制御手段を有することを特徴とする不揮発性半導体記憶装置。
2. 前記複数のビット線はほぼ平行に配置され、
   前記制御手段は、前記複数のビット線において前記選択ビット線と前記非選択ビット線を交互に設定することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 電気的に書き換え可能な不揮発性半導体メモリセルが縦列に接続され、その両端に選択用スイッチ素子が接続され、前記選択用スイッチ素子のそれぞれ一端がドレイン端およびソース端を形成するＮＡＮＤセルを有する不揮発性半導体記憶装置の制御方法であって、前記メモリセルのベリファイ時に、
   前記ＮＡＮＤセルのドレイン端が接続された複数のビット線を当該ビット線に接続された充電用スイッチ素子を介して第１の電圧にプリチャージする第１の充電ステップと、
   前記複数のビット線のうちベリファイされる前記メモリセルを有する前記ＮＡＮＤセルが接続されている選択ビット線を除いた非選択ビット線を前記充電用スイッチ素子を介して第２の電圧にさらにプリチャージする第２の充電ステップと、
   前記選択ビット線を前記ＮＡＮＤセルを介して第３の電圧にさらにプリチャージする第３の充電ステップを有することを特徴とする不揮発性半導体記憶装置の制御方法。
4. 前記複数のビット線はほぼ平行に配置され、
   前記選択ビット線と前記非選択ビット線は前記複数のビット線において交互に設定されることを特徴とする請求項３に記載の不揮発性半導体記憶装置の制御方法。
5. 前記第３の充電ステップにおいて、前記選択ビット線に接続されている前記ＮＡＮＤセルが有する前記メモリセルは、少なくとも２つが同時にベリファイされるよう選択されていることを特徴とする請求項３に記載の不揮発性半導体記憶装置の制御方法。

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