CN114078520A - 半导体存储装置的动作条件的调整方法 - Google Patents

半导体存储装置的动作条件的调整方法 Download PDF

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Abstract

实施方式提供一种能够实现高速动作的半导体存储装置的动作条件的调整方法。实施方式的半导体存储装置的动作条件的调整方法与半导体存储装置相关，所述半导体存储装置具备：衬底；多个第1导电层，排列在与衬底的表面交叉的方向；多个第1半导体层，与多个第1导电层对向；第2半导体层，连接在多个第1半导体层的一端部；及电荷累积层，设置在多个第1导电层与多个第1半导体层之间。在编程动作的特定时序，对作为多个第1导电层中的一个的第2导电层供给编程电压或写入路径电压。在所述调整方法中执行第1动作及第2动作，所述第1动作是对第2导电层供给写入路径电压，并对作为多个第1导电层中的一个的第3导电层供给编程电压，所述第2动作是对第2导电层供给小于写入路径电压的验证电压，并对第3导电层供给小于编程电压的电压。

Description

半导体存储装置的动作条件的调整方法
[相关申请]
本申请案享有以日本专利申请案第2020-139918号(申请日：2020年8月21日)为基础申请案的优先权。本申请案通过参照所述基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置的动作条件的调整方法。
背景技术
已知有一种半导体存储装置，具备：衬底；多个第1导电层，排列在与衬底的表面交叉的第1方向；多个第1半导体层，在第1方向上延伸，与多个第1导电层对向；第2半导体层，在第1方向上与衬底隔开，或者是衬底的一部分，连接在多个第1半导体层的第1方向的一端部；及电荷累积层，设置在多个第1导电层与多个第1半导体层之间。
发明内容
本发明所要解决的问题在于提供一种能够实现高速动作的半导体存储装置的动作条件的调整方法。
实施方式的半导体存储装置的动作条件的调整方法与半导体存储装置相关，所述半导体存储装置具备：衬底；多个第1导电层，排列在与衬底的表面交叉的第1方向；多个第1半导体层，在第1方向上延伸，与多个第1导电层对向；第2半导体层，在第1方向上与衬底隔开，或者是衬底的一部分，连接在多个第1半导体层的第1方向的一端部；及电荷累积层，设置在多个第1导电层与多个第1半导体层之间。所述半导体存储装置中，在编程动作的特定时序，对作为多个第1导电层中的一个的第2导电层供给编程电压或小于编程电压的写入路径电压。在所述调整方法中执行第1动作及第2动作，所述第1动作是对第2导电层供给写入路径电压，并对作为多个第1导电层中的一个的第3导电层供给编程电压，所述第2动作是对第2导电层供给小于写入路径电压的验证电压，并对第3导电层供给小于编程电压的电压。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的示意性框图。
图2是表示所述半导体存储装置的一部分构成的示意性电路图。
图3是表示所述半导体存储装置的一部分构成的示意性立体图。
图4是表示所述半导体存储装置的一部分构成的示意性剖视图。
图5是图4的A所示部分的示意性放大图。
图6是用来针对记录4比特数据的存储单元MC的阈值电压进行说明的示意性柱状图。
图7是用来针对读出动作进行说明的示意性剖视图。
图8是用来针对写入顺序进行说明的示意性流程图。
图9是用来针对编程动作进行说明的示意性剖视图。
图10是用来针对验证动作进行说明的示意性剖视图。
图11是用来针对第1实施方式的电流调整顺序进行说明的示意性流程图。
图12是用来针对电流调整顺序进行说明的示意性波形图。
图13是用来针对SGS编程动作进行说明的示意性剖视图。
图14是用来针对SGS编程动作进行说明的示意性剖视图。
图15是用来针对WL验证动作进行说明的示意性剖视图。
图16是用来针对第2实施方式的电流调整顺序进行说明的示意性波形图。
图17是用来针对SGS编程动作进行说明的示意性剖视图。
图18是用来针对SGS编程动作进行说明的示意性剖视图。
图19是用来针对第3实施方式的电流调整顺序进行说明的示意性波形图。
图20是用来针对SGS编程动作进行说明的示意性剖视图。
图21是用来针对SGS编程动作进行说明的示意性剖视图。
图22是用来针对第4实施方式的电流调整顺序进行说明的示意性流程图。
图23是用来针对电流调整顺序进行说明的示意性波形图。
图24是用来针对TCWL编程动作进行说明的示意性剖视图。
图25是用来针对WL验证动作进行说明的示意性剖视图。
图26是表示第5实施方式的半导体存储装置的一部分构成的示意性剖视图。
具体实施方式
接下来，参照附图，详细说明实施方式的半导体存储装置。另外，以下的实施方式只不过是一个示例，并非为了限定本发明而示出。此外，以下的附图是示意图，有时为方便说明而将一部分构成等省略。此外，有时对多个实施方式共通的部分标注相同符号并省略说明。
此外，本说明书中称为“半导体存储装置”的情况下，有时意指存储器裸片，有时意指存储器芯片、存储卡、SSD(Solid State Drive：固态硬盘)等包含控制器裸片的存储器系统。进而，有时意指智能手机、平板终端、个人计算机等包含主计算机的构成。
此外，本说明书中称为“控制电路”的情况下，有时意指设置在存储器裸片的序列发生器等外围电路，有时意指连接在存储器裸片的控制器裸片或控制器芯片，有时意指包含这两个的构成。
此外，本说明书中，称为第1构成“电连接”在第2构成的情况下，第1构成可直接连接在第2构成，第1构成也可经由配线、半导体部件或晶体管等连接在第2构成。例如，在将3个晶体管串联连接的情况下，尽管第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”在第3个晶体管。
此外，本说明书中，称为第1构成在第2构成及第3构成的“中间连接”的情况下，有时意指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接在第3构成。
此外，本说明书中，称为使电路等2条配线等“导通”的情况下，例如有时意指所述电路等包含晶体管等，所述晶体管等设置在2条配线之间的电流路径，所述晶体管等成为接通(ON)状态。
此外，本说明书中，将相对于衬底的上表面平行的特定方向称为X方向，将相对于衬底的上表面平行，与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
此外，本说明书中，有时将沿特定面的方向称为第1方向，将沿所述特定的面与第1方向交叉的方向称为第2方向，将与所述特定的面交叉的方向称为第3方向。这些第1方向、第2方向及第3方向可与X方向、Y方向及Z方向的任一个对应，也可不对应。
此外，本说明书中，“上”或“下”等表现以衬底为基准。例如，将沿所述Z方向远离衬底的方向称为上，将沿Z方向靠近衬底的方向称为下。此外，对于某构成称为下表面或下端的情况下，意指所述构成的衬底侧的面或端部，称为上表面或上端的情况下，意指所述构成的与衬底为相反侧的面或端部。此外，将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
[半导体存储装置的电路构成]
图1是表示第1实施方式的半导体存储装置的构成的示意性框图。图2是半导体存储装置的一部分构成的示意性电路图。
另外，图1中图示多个控制端子等。所述多个控制端子有时表示为对应于高有效信号(正逻辑信号)的控制端子，有时表示为对应于低有效信号(负逻辑信号)的控制端子，有时表示为对应于高有效信号及低有效信号的两个的控制端子。图1中，对应于低有效信号的控制端子的符号包含顶划线(上线)。本说明书中，对应于低有效信号的控制端子的符号包含斜线(“/”)。另外，图1的记载为例示，具体方面可适当调整。例如，也可将一部分或全部高有效信号设为低有效信号，或将一部分或全部低有效信号设为高有效信号。
如图1所示，半导体存储装置具备存储数据的存储单元阵列MCA，及连接在存储单元阵列MCA的外围电路PC。外围电路PC具备电压产生电路VG、行解码器RD、感测放大器模块SAM、序列发生器SQC。此外，外围电路PC具备高速缓冲存储器CM、地址寄存器ADR、命令寄存器CMR、及状态寄存器STR。此外，外围电路PC具备输入输出控制电路I/O与逻辑电路CTR。
[存储单元阵列MCA的电路构成]
如图2所示，存储单元阵列MCA具备多个存储器块BLK。所述多个存储器块BLK分别具备多个串单元SU。所述多个串单元SU分别具备多个存储器串MS。所述多个存储器串MS的一端分别经由位线BL连接在外围电路PC。此外，所述多个存储器串MS的另一端分别经由共用的源极线SL连接在外围电路PC。
存储器串MS具备：串联连接在位线BL及源极线SL间的漏极侧选择晶体管STD、位线BL侧的多个虚拟存储单元DMC、多个存储单元MC、源极线SL侧的多个虚拟存储单元DMC、源极侧选择晶体管STS及源极侧选择晶体管STSb。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC是场效晶体管，其具备作为通道区域发挥功能的半导体层、包含电荷累积膜的栅极绝缘膜、及栅极电极。存储单元MC的阈值电压根据电荷累积膜中的电荷量而变化。存储单元MC存储1比特或多比特的数据。另外，在对应于1个存储器串MS的多个存储单元MC的栅极电极上，分别连接有字线WL。这些字线WL分别共用连接在1个存储器块BLK中的所有存储器串MS。
虚拟存储单元DMC具备与存储单元MC相同的结构。但，虚拟存储单元DMC不存储数据。另外，在对应于1个存储器串MS的多个虚拟存储单元DMC的栅极电极，分别连接虚设字线DWL。这些虚设字线DWL分别共用连接在1个存储器块BLK中的所有存储器串MS。
选择晶体管(STD、STS、STSb)是场效晶体管，其具备作为通道区域发挥功能的半导体层、栅极绝缘膜及栅极电极。在选择晶体管(STD、STS、STSb)的栅极电极上，分别连接选择栅极线(SGD、SGS、SGSb)。漏极侧选择栅极线SGD与串单元SU对应设置，共用连接在1个串单元SU中的所有存储器串MS。源极侧选择栅极线SGS及源极侧选择栅极线SGSb共用连接在1个存储器块BLK中的所有存储器串MS。
[电压产生电路VG的电路构成]
如图2所示，电压产生电路VG(图1)例如连接在多条电压供给线31。电压产生电路VG例如包含调整器等降压电路及电荷泵电路32等升压电路。这些降压电路及升压电路分别连接在供给电源电压VCC及接地电压VSS的电压供给线(图1)。电压产生电路VG例如遵循来自序列发生器SQC的控制信号，在对存储单元阵列MCA进行读出动作、写入动作及抹除动作时，产生施加在位线BL、源极线SL、字线WL、虚设字线DWL及选择栅极线(SGD、SGS、SGSb)的多种动作电压，并同时输出到多条电压供给线31。遵循来自序列发生器SQC的控制信号，适当调整从电压供给线31输出的动作电压。
[行解码器RD的电路构成]
如图2所示，行解码器RD(图1)例如具备：将地址数据DADD解码的地址解码器22、根据地址解码器22的输出信号将动作电压传输到存储单元阵列MCA的块选择电路23及电压选择电路24。
地址解码器22具备多条块选择线BLKSEL及多条电压选择线33。地址解码器22例如遵循来自序列发生器SQC的控制信号，依序参照地址寄存器ADR(图1)的行地址RA，将所述行地址RA解码，将对应于行地址RA的特定的块选择晶体管35及电压选择晶体管37设为接通(ON)状态，将除此之外的块选择晶体管35及电压选择晶体管37设为断开(OFF)状态。例如，将特定的块选择线BLKSEL及电压选择线33的电压设为“H”状态，将除此之外的电压设为“L”状态。另外，使用P通道型晶体管而非N通道型的情况下，对这些配线施加反向电压。
另外，图示例中，在地址解码器22，对1个存储器块BLK各设有1条块选择线BLKSEL。然而，所述构成可适当变更。例如，也可2个以上存储器块BLK各具备1条块选择线BLKSEL。
块选择电路23具备对应于存储器块BLK的多个块选择部34。所述多个块选择部34分别具备对应于字线WL、虚设字线DWL及选择栅极线(SGD、SGS、SGSb)的多个块选择晶体管35。块选择晶体管35例如为场效耐压晶体管。块选择晶体管35的漏极电极分别电连接在对应的字线WL、虚设字线DWL或选择栅极线(SGD、SGS、SGSb)。源极电极分别经由配线CG及电压选择电路24，电连接在电压供给线31。栅极电极共用连接在对应的块选择线BLKSEL。
另外，块选择电路23还具备未图示的多个晶体管。所述多个晶体管是连接在选择栅极线(SGD、SGS、SGSb)及供给接地电压VSS的电压供给线间的场效耐压晶体管。所述多个晶体管对非选择存储器块BLK所含的选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。另外，非选择存储器块BLK所含的多条字线WL成为浮动状态。
电压选择电路24具备对应于字线WL、虚设字线DWL及选择栅极线(SGD、SGS、SGSb)的多个电压选择部36。所述多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效耐压晶体管。电压选择晶体管37的漏极端子分别经由配线CG及块选择电路23，电连接在对应的字线WL、虚设字线DWL或选择栅极线(SGD、SGS、SGSb)。源极端子分别电连接在对应的电压供给线31。栅极电极分别连接在对应的电压选择线33。
另外，图示例中，示出配线CG经由一个电压选择晶体管37连接在电压供给线31的例子。然而，这种构成只不过是例示，具体构成可适当调整。例如，配线CG也可经由2个以上电压选择晶体管37连接在电压供给线31。
[感测放大器模块SAM的电路构成]
感测放大器模块SAM例如具备对应于多条位线BL的多个感测放大器单元。感测放大器单元分别具备：电连接在位线BL的感测节点、电连接在感测节点的感测晶体管、电连接在感测晶体管的数据配线、及电连接在数据配线的多个锁存电路。此外，感测放大器单元分别具备：电连接在位线BL的电压传输电路，及电连接在电压传输电路的控制用锁存电路。感测节点在读出动作等的特定时序与位线BL导通。感测晶体管具备电连接在感测节点的栅极电极。感测晶体管对应于感测节点的电压成为接通(ON)状态或断开(OFF)状态。数据配线对应于感测晶体管是接通(ON)状态还是断开(OFF)状态而充电或放电。多个锁存电路及控制用锁存电路对应于数据配线的电压，将“1”或“0”的资料锁存。电压传输电压对应于锁存到控制用锁存电路的数据，使位线BL与2条电压供给线的任一条导通。
[高速缓冲存储器CM的电路构成]
高速缓冲存储器CM(图1)具备经由配线DBUS连接在感测放大器模块SAM内的多个锁存电路的多个锁存电路。将所述多个锁存电路所含的数据DAT依序传输到感测放大器模块SAM或输入输出控制电路I/O。
此外，在高速缓冲存储器CM，连接有未图示的解码电路及开关电路。解码电路将保持在地址寄存器ADR(图1)的行地址CA解码。开关电路根据解码电路的输出信号，使对应于行地址CA的锁存电路与总线DB(图1)导通。
[序列发生器SQC的电路构成]
序列发生器SQC(图1)遵循保持在命令寄存器CMR的命令数据DCMD，将内部控制信号输出到行解码器RD、感测放大器模块SAM及电压产生电路VG。此外，序列发生器SQC将适当表示自身状态的状态数据DST输出到状态寄存器STR。
此外，序列发生器SQC产生就绪/忙碌信号，输出到端子RY/(/BY)。端子RY/(/BY)为“L”状态期间(忙碌期间)，基本禁止向半导体存储装置存取。此外，端子RY/(/BY)为“H”状态期间(就绪期间)，允许向半导体存储装置存取。
[输入输出控制电路I/O的电路构成]
输入输出控制电路I/O具备：数据信号输入输出端子DQ0～DQ7、触发信号输入输出端子DQS、/DQS、连接在数据信号输入输出端子DQ0～DQ7的比较器等的输入电路及OCD(OffChip Driver：芯片外驱动器)电路等输出电路。此外，输入输出电路I/O具备连接在这些输入电路及输出电路的位移寄存器，与缓冲电路。输入电路、输出电路、位移寄存器及缓冲电路分别连接在供给电源电压VCCQ及接地电压VSS的端子。将经由数据信号输入输出端子DQ0～DQ7输入的数据对应于来自逻辑电路CTR的内部控制信号，从缓冲电路输出到高速缓冲存储器CM、地址寄存器ADR或命令寄存器CMR。此外，将经由数据信号输入输出端子DQ0～DQ7输出的数据对应于来自逻辑电路CTR的内部控制信号，从高速缓冲存储器CM或状态寄存器STR输入到缓冲电路。
[逻辑电路CTR的电路构成]
逻辑电路CTR(图1)经由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE，从控制器接收外部控制信号，与此相应将内部控制信号输出到输入输出控制电路I/O。
[半导体存储装置的结构]
图3是表示半导体存储装置的一部分构成的示意性立体图。图4是表示半导体存储装置的一部分构成的示意性剖视图。图5是图4的A所示部分的示意性放大图。
如图3所示，半导体存储装置例如具备：半导体衬底100、设置在半导体衬底100上的晶体管层LTR、设置在晶体管层LTR的上部的配线层D0～D2、设置在配线层D0～D2的上方的存储单元阵列层LMCA、及设置在存储单元阵列层LMCA的上方的多个配线层。
[半导体衬底100的结构]
半导体衬底100例如为包含含有硼(B)等P型杂质的P型硅(Si)的半导体衬底。例如，在半导体衬底100的表面，设有包含磷(P)等N型杂质的N型阱区域、包含硼(B)等P型杂质的P型阱区域、未设置N型阱区域及P型阱区域的半导体衬底区域、及绝缘区域STI。
[晶体管层LTR的结构]
例如如图3所示，在半导体衬底100的上表面，介隔绝缘层设有多个电极gc。此外，半导体衬底100的各区域及多个电极gc分别连接在接点CS。
半导体衬底100的N型阱区域、P型阱区域及半导体衬底分别作为构成外围电路PC(图1、图2)的多个晶体管Tr的通道区域、及多个电容器的一电极等发挥功能。
多个电极gc分别作为构成外围电路PC的多个晶体管Tr的栅极电极，及多个电容器的另一电极等发挥功能。
接点CS在Z方向上延伸，在下端连接在半导体衬底100或电极gc的上表面。在接点CS与半导体衬底100的连接部分，设有包含N型杂质或P型杂质的杂质区域。接点CS例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
[配线层D0～D2的结构]
例如如图3所示，配线层D0～D2所含的多条配线电连接在存储单元阵列MCA中的构成及外围电路PC中的构成的至少一个。
配线层D0～D2所含的多条配线例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
[存储单元阵列层LMCA的结构]
例如如图3所示，在存储单元阵列层LMCA，设有存储器块BLK，及氧化硅(SiO2)等块间绝缘层ST。存储器块BLK具备：排列在Z方向的多个导电层110、在Z方向上延伸的多个半导体层120、及分别设置在多个导电层110及多个半导体层120间的多个栅极绝缘膜130。
导电层110是在X方向上延伸的大致板状的导电层。导电层110也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。此外，导电层110也可包含例如含有磷(P)或硼(B)等杂质的多晶硅等。在排列在Z方向的多个导电层110间，设有氧化硅(SiO2)等绝缘层101。
在导电层110的下方，设有导电层111。导电层111也可包含例如含有磷(P)或硼(B)等杂质的多晶硅等。此外，在导电层111及导电层110间，设有氧化硅(SiO2)等绝缘层101。
在导电层111的下方，设有导电层112。导电层112具备：连接在半导体层120的下端的半导体层113，及连接在半导体层113的下表面的导电层114。半导体层113也可包含例如含有磷(P)等N型杂质的多晶硅等。导电层114也可包含例如钨(W)等金属、硅化钨等导电层或其它导电层。此外，在导电层112及导电层111间，设有氧化硅(SiO2)等绝缘层101。
导电层112作为源极线SL(图2)发挥功能。源极线SL对多个存储器块BLK共用设置。
导电层111作为源极侧选择栅极线SGSb(图2)，及连接在源极侧选择栅极线SGSb的多个源极侧选择晶体管STSb的栅极电极发挥功能。导电层111在每个存储器块BLK电独立。
此外，多个导电层110中，位于最下层的多个导电层110作为源极侧选择栅极线SGS(图2)及连接在源极侧选择栅极线SGS的多个源极侧晶体管STS的栅极电极发挥功能。所述多个导电层110在每个存储器块BLK电独立。
此外，位于上方的多个导电层110作为虚设字线DWL及连接在虚设字线DWL的多个虚拟存储单元DMC的栅极电极发挥功能。所述多个导电层110分别在每个存储器块BLK电独立。
此外，位于上方的多个导电层110作为字线WL(图2)及连接在字线WL的多个存储单元MC(图2)的栅极电极发挥功能。所述多个导电层110分别在每个存储器块BLK电独立。
此外，位于上方的多个导电层110作为虚设字线DWL及连接在虚设字线DWL的多个虚拟存储单元DMC的栅极电极发挥功能。所述多个导电层110分别在每个存储器块BLK电独立。
此外，位于上方的一个或多个导电层110作为漏极侧选择栅极线SGD及连接在漏极侧选择栅极线SGD的多个漏极侧选择晶体管STD(图2)的栅极电极发挥功能。所述多个导电层110介隔串单元间绝缘层SHE分断成多个部分，分别在每个串单元SU电独立。
在所述多个导电层110的X方向的端部，设有在Z方向上延伸的接点CC。所述多个导电层110经由多个接点CC连接在外围电路PC。
半导体层120在X方向及Y方向以特定的图案排列。半导体层120作为一个存储器串MS(图2)所含的多个存储单元MC、多个虚拟存储单元DMC及选择晶体管(STD、STS、STSb)的通道区域发挥功能。半导体层120例如为多晶硅(Si)等半导体层。如图4所示，半导体层120例如具有大致有底圆筒状的形状，在中心部分设有氧化硅等绝缘层125。此外，半导体层120的外周面分别介隔栅极绝缘膜130由导电层110包围，与导电层110对向。半导体层120的外周面也由导电层111包围，介隔栅极绝缘膜130与导电层111对向。另外，图4的例子中，半导体层120的上端部及下端部由虚线表示。
在半导体层120的上端部，设有包含磷(P)等N型杂质的杂质区域121。图4的例子中，半导体层120的上端部与杂质区域121的边界线由虚线表示。杂质区域121经由接点Ch及接点Vy(图3)，连接在沿Y方向上延伸的导电层150。导电层150作为位线BL发挥功能。导电层150例如也可包含氮化钛(TiN)等障壁导电膜及铜(Cu)等金属膜的积层膜等。
如图4所示，在半导体层120的下端部，例如设有包含磷(P)等N型杂质的杂质区域122。图4的例子中，半导体层120的下端部与杂质区域122的边界线由虚线表示。杂质区域122连接在所述导电层112的半导体层113。半导体层120中，位于杂质区域122的正上的部分作为源极侧选择晶体管STSb的通道区域发挥功能。杂质区域122的外周面由导电层111包围，介隔栅极绝缘膜130与导电层111对向。
栅极绝缘膜130具有覆盖半导体层120的外周面的大致有底圆筒状的形状。栅极绝缘膜130例如如图5所示，具备：积层在半导体层120及导电层110间的通道绝缘膜131、电荷累积膜132及块绝缘膜133。通道绝缘膜131及块绝缘膜133例如为氧化硅(SiO2)等绝缘膜。电荷累积膜132例如为氮化硅(Si3N4)等可累积电荷的膜。通道绝缘膜131、电荷累积膜132及块绝缘膜133具有大致圆筒状的形状，沿半导体层120的外周面在Z方向上延伸。
另外，图5表示栅极绝缘膜130具备氮化硅等电荷累积膜132的例子。然而，栅极绝缘膜130也可具备例如包含N型或P型杂质的多晶硅等浮动栅极。
[存储单元MC的阈值电压]
接着，参照图6，针对存储单元MC的阈值电压进行说明。
如上所述，存储单元阵列MCA具备多个存储单元MC。对所述多个存储单元MC进行写入顺序的情况下，将这些存储单元MC的阈值电压控制为多种状态。
图6是用来针对记录4比特数据的存储单元MC的阈值电压进行说明的柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。
图6的例子中，将存储单元MC的阈值电压控制为16种状态。例如，控制为S1状态的存储单元MC的阈值电压大于图6的读出电压VCG1R及验证电压VVFY1，小于读出电压VCG2R及验证电压VVFY2。此外，所有存储单元MC的阈值电压小于读出路径电压VREAD。
例如，Er状态与最低阈值电压(抹除状态的存储单元MC的阈值电压)对应。也可在对应于Er状态的存储单元MC，例如分配数据“1111”。
此外，S1状态与高于对应于所述Er状态的阈值电压的阈值电压对应。也可在对应于S1状态的存储单元MC，例如分配数据“1011”。
此外，S2状态与高于对应于所述S1状态的阈值电压的阈值电压对应。也可在对应于S2状态的存储单元MC，例如分配数据“0011”。
以下同样，对应于图中的S3状态～S15状态的阈值电压分别高于对应于S2状态～S14状态的阈值电压。也可在对应于这些分布的存储单元MC，例如分配所述的“1111”、“1011”、“0011”以外的4比特数据。
另外，记录在存储单元MC的数据的比特数、状态数、数据对各状态的分配等可适当变更。
例如，在Er状态及S1状态～S7状态的所有第4位分配有“1”，在S8状态～S15状态的所有第4位分配有“0”的情况下，读出第4位的数据时，对字线WL供给读出电压VCG8R。
此外，例如在Er状态及S1状态～S3状态的所有第3位分配有“1”，在S4状态～S11状态的所有第3位分配有“0”，在S12状态～S15状态的所有第3位分配有“1”的情况下，读出第3位的数据时，对字线WL供给读出电压VCG4R、VCG12R。
[读出动作]
接着，参照图7等，针对本实施方式的半导体存储装置的读出动作进行说明。图7是用来针对读出动作进行说明的示意性剖视图。
另外，以下的说明中，有时将成为动作对象的字线WL称为选择字线WLS，将除此之外的字线WL称为非选择字线WLU。此外，以下的说明中，针对对串单元SU所含的多个存储单元MC中，连接在选择字线WLS的存储单元MC(以下，有时称为“选择存储单元MC”。)执行读出动作的例子进行说明。此外，以下的说明中，有时将这种包含多个选择存储单元MC的构成称为选择页面PG。
对存储单元MC读出时，例如进行位线BL等的充电。也就是说，对位线BL及感测放大器模块SAM(图1、图2)中的感测节点供给电压VDD，将这些充电。此外，例如对源极线SL(图2)供给电压VSRC，开始所述充电。电压VSRC例如具有与接地电压VSS相同程度的大小。电压VSRC例如大于接地电压VSS，小于电压VDD。
此外，使选择页面PG所含的多个选择存储单元MC与位线BL及源极线SL导通。例如，对选择栅极线(SGD、SGS、SGSb)供给电压VSG，将选择晶体管(STD、STS、STSb)设为接通(ON)状态。此外，对非选择字线WLU供给读出路径电压VREAD，将连接在非选择字线WLU的所有存储单元MC设为接通(ON)状态。此外，对虚设字线DWL供给电压VREAD'，将所有虚拟存储单元DMC设为接通(ON)状态。另外，电压VREAD'大于接地电压VSS，小于读出路径电压VREAD。
此外，对选择字线WLS供给读出电压VCGSR(图6的读出电压VCG1R～VCG15R的任一个)。由此，一般的存储单元MC成为接通(ON)状态，其它存储单元MC成为断开(OFF)状态。
此外，利用感测放大器模块SAM(图1、图2)，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态。例如，使感测放大器模块SAM中的感测节点与位线BL导通，维持或放电感测节点的电荷，将感测晶体管设为接通(ON)状态或断开(OFF)状态。此外，根据感测晶体管的状态将资料配线的电荷充电或放电，通过连接在数据配线的多个锁存电路的任一个，锁存对应于所述配线的电压的数据。由此，示出选择存储单元MC的状态的资料锁存到锁存电路。
以下，视需要依序切换供给到选择字线WLS的读出电压VCGSR，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态。接着，在检测出的数据间进行AND、OR等运算处理，算出存储在选择存储单元MC的数据。之后，将算出的数据输出到高速缓冲存储器CM。之后，例如将锁存到高速缓冲存储器CM的数据经由总线DB(图1)及输入输出控制电路I/O(图1)输出。
[写入顺序]
接着，参照图8～图10，针对半导体存储装置的写入顺序进行说明。图8是用来针对写入顺序进行说明的示意性流程图。图9是用来针对写入顺序所含的编程动作进行说明的示意性剖视图。图10是用来针对写入顺序所含的验证动作进行说明的示意性剖视图。
步骤S101(图8)中，将环路次数nW设定为1。环路次数nW记录在寄存器等。
步骤S102中，进行编程动作。
编程动作时，例如对连接在多个选择存储单元MC中进行阈值电压调整的存储单元MC(以下，有时称为“写入存储单元MC”。)的位线BL供给电压VSRC，对连接在多个选择存储单元MC中不进行阈值电压调整的存储单元MC(以下，有时称为“禁止存储单元MC”。)的位线BL供给电压VDD。例如，将“L”锁存到连接在感测放大器模块SAM中的电压传输电路的所述控制用锁存电路中，对应于写入存储单元MC的控制用锁存电路，将“H”锁存到对应于禁止存储单元MC的控制用锁存电路。此外，经由所述2条电压供给线，对写入存储单元MC与禁止存储单元MC供给不同电压。
此外，如图9所示，使写入存储单元MC选择性与位线BL导通。例如，对漏极侧选择栅极线SGD供给电压VSGD。电压VSGD例如小于图7的电压VSG。由此，对应于供给电压VSRC的位线BL的漏极侧选择晶体管STD成为接通(ON)状态，对应于供给电压VDD的位线BL的漏极侧选择晶体管STD成为断开(OFF)状态。此外，对非选择字线WLU供给写入路径电压VPASS。写入路径电压VPASS例如大于图6的读出路径电压VREAD及图7的电压VSG。也就是说，读出路径电压VREAD及电压VSG小于写入路径电压VPASS。此外，对漏极侧选择晶体管STD侧的虚设字线DWL供给电压VPASS'。电压VPASS'大于电压VSGD，小于写入路径电压VPASS。此外，对源极侧选择栅极线SGS2、SGS1、SGS0、SGSb供给接地电压VSS。此外，对源极侧选择晶体管STS侧的虚设字线DWL供给电压VPASS”。电压VPASS”大于接地电压VSS，小于写入路径电压VPASS。
此外，如图9所示，对选择字线WLS供给编程电压VPGM。编程电压VPGM大于写入路径电压VPASS及电压VSG。也就是说，写入路径电压VPASS及电压VSG小于编程电压VPGM。由此，将电子累积在写入存储单元MC的电荷累积膜132(图5)，写入存储单元MC的阈值电压增大。
步骤S103(图8)中，进行验证动作。
验证动作时，例如进行位线BL等的充电。此外，使选择存储单元MC选择性与位线BL及源极线SL导通。此外，如图10所示，对选择字线WLS供给验证电压VVFYS(图6的验证电压VVFY1～VVFY15的任一个)，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态。此外，视需要依序切换供给到选择字线WLS的验证电压VVFYS，检测选择存储单元MC的接通(ON)状态/断开(OFF)状态。
另外，验证动作中，也可省略针对禁止存储单元MC的接通(ON)状态/断开(OFF)状态检测。这种情况下，也可例如在验证动作时，将“H”锁存到连接在感测放大器模块SAM中的电压传输电路的所述控制用锁存电路中，连接在写入存储单元MC的锁存电路，将“L”锁存到连接在禁止存储单元MC的锁存电路。
步骤S104(图8)中，判定验证动作的结果。例如，示出存储单元MC的状态的资料中包含一定以上“L”的情况等下，判定为验证失败(FAIL)，进入步骤S105。另一方面，表示存储单元MC的状态的资料中不包含一定以上“L”的情况等下，判定为验证通过(PASS)，进入步骤S107。
步骤S105中，判定环路次数nW是否达到特定的次数NW。未达到的情况下，进入步骤S106。达到的情况下，进入步骤S108。
步骤S106中，对环路次数nW加上1，进入步骤S102。此外，步骤S106中，例如对编程电压VPGM加上特定的电压ΔV。
步骤S107中，在状态寄存器STR(图1)，存储写入顺序正常结束的主旨的状态数据DST，结束写入顺序。
步骤S108中，在状态寄存器STR(图1)，存储写入顺序未正常结束的主旨的状态数据DST，结束写入顺序。
[流动在存储单元MC的电流的不均]
如参照图4所说明，半导体层113包含磷(P)等N型杂质。此外，在半导体层120的下端部，设有包含磷(P)等N型杂质的杂质区域122。这种结构中，例如有时会导致在制造步骤中，半导体层113及半导体层120的杂质区域122所含的N型杂质因热等而扩散、会导致杂质区域122的范围不均。此外，有时对应于杂质区域122的范围不均，在半导体层120间，电流的大小产生不均。
此处，所述写入顺序中，基于流动在半导体层120的电流，判定存储单元MC的阈值电压是否达到目标值。因此，在半导体层120间，电流的大小产生不均的情况下，判定对应于电流不易流动的半导体层120的存储单元MC是在较早阶段，阈值电压达到目标值的存储单元MC。另一方面，判定对应于电流易流动的半导体层120的存储单元MC是在较晚阶段，阈值电压达到目标值的存储单元MC。因此，有时会导致在这些之间，适于控制阈值电压的条件不同、导致写入顺序(图8)中的环路次数nW增大。
因此，本实施方式中，为抑制这种因半导体层120引起的电流不均，对应于电流的不均将电荷累积在电荷累积膜132的一部分。例如，针对电流易流动的半导体层120，将电荷累积在对应于所述半导体层120的电荷累积膜132的、对应于作为源极侧选择栅极线SGS发挥功能的多个导电层110的部分中的电荷累积膜132。由此，调整半导体层120间的电流的易流动度。
根据这种方法，可抑制半导体层120间的电流不均。由此，能够降低写入顺序(图8)中的环路次数nW，实现半导体存储装置的高速动作。此外，有时根据情况，在写入顺序中，可省略验证动作。这种情况下，可实现半导体存储装置更高速的动作。
[电流调整顺序]
接着，参照图11～图14，针对本实施方式的半导体存储装置的电流调整顺序进行说明。图11是用来针对电流调整顺序进行说明的示意性流程图。图12是用来针对本实施方式的电流调整顺序进行说明的示意性波形图。图13及图14是用来针对电流调整顺序所含的SGS编程动作进行说明的示意性剖视图。图15是用来针对电流调整顺序所含的WL验证动作进行说明的示意性剖视图。
另外，以下的说明中，针对排列在Z方向的多个导电层110中，位于最下方的3个导电层110作为源极侧选择栅极线SGS发挥功能的例子进行说明。此外，以下的说明中，将对应于位于最下方的导电层110的构成称为源极侧选择栅极线SGS0，将对应于位于从下起第2个导电层110的构成称为源极侧选择栅极线SGS1，将对应于位于从下起第3个导电层110的构成称为源极侧选择栅极线SGS2。
步骤S201(图11)中，将环路次数nI设定为1。环路次数nI记录在寄存器等。
步骤S202(图11)中，进行SGS编程动作。
例如，图12的例子中，在时序t101，开始SGS编程动作。
此外，在时序t102，对字线WL供给写入路径电压VPASS。此外，对漏极侧选择栅极线SGD供给接地电压VSS。此外，对源极侧选择栅极线SGS2、SGS1、SGS0供给写入路径电压VPASS。此外，对源极侧选择栅极线SGSb供给接地电压VSS。此外，如图13所示，对源极线SL供给电压VSRC。此外，对源极线SL侧的虚设字线DWL供给写入脉冲电压VPASS。此外，对位线BL侧的虚设字线DWL供给电压VPASS'。
此处，图13的例子中，源极侧选择晶体管STSb的一部分成为接通(ON)状态，形成在与其对应的一部分半导体层120的外周面的电子的通道与导电层112导通。此外，源极侧选择晶体管STSb的一部分成为断开(OFF)状态，形成在与其对应的一部分半导体层120的外周面的电子的通道与导电层112电分离。这种现象例如因所述杂质区域122的范围不均而产生。
此外，在时序t103，如图12所示，对源极侧选择栅极线SGS0、SGS1供给编程电压VPGM。
此处，如图14所示，形成在对应于接通(ON)状态的源极侧选择晶体管STSb的半导体层120的外周面的电子的通道与源极线SL导通，供给电压VSRC。因此，在所述通道与源极侧选择栅极线SGS0、SGS1间，产生编程电压VPGM程度大小的电位差。由此，将电子累积在源极侧选择晶体管STS的栅极绝缘膜所含的电荷累积膜132，这些源极侧选择晶体管STS的阈值电压增大。
另一方面，如图14所示，形成在对应于断开(OFF)状态的源极侧选择晶体管STSb的半导体层120的外周面的电子的通道与源极线SL电分离，成为浮动状态。此外，所述通道的电压通过与字线WL的电容耦合，成为写入路径电压VPASS程度的大小。因此，在所述通道与源极侧选择栅极线SGS0、SGS1间，产生编程电压VPGM与写入路径电压VPASS的差量程度大小的电位差。这种源极侧选择晶体管STS的阈值电压不增大。
此外，在时序t104，如图12所示，对源极侧选择栅极线SGS0、SGS1供给写入路径电压VPASS。
此外，在时序t105，对字线WL及选择栅极线(SGD、SGS2、SGS1、SGS0、SGSb)供给接地电压VSS。
步骤S203(图11)中，进行WL验证动作。
例如，图12的例子中，在时序t111，开始WL验证动作。
此外，在时序t111，对一条或多条字线WL供给电压VVFYW。此外，对其它字线WL供给读出路径电压VREAD。此外，对漏极侧选择栅极线SGD及源极侧选择栅极线SGS2、SGS1、SGS0、SGSb供给电压VSG。此外，如图15所示，对位线BL供给电压VDD。此外，对源极线SL供给电压VSRC。电压VSRC例如小于电压VVFYW。此外，对源极线SL侧及位线BL侧的虚设字线DWL供给电压VREAD'。
此外，从时序t111到时序t112，检测形成在半导体层120的外周面的电子的通道所流动的电流是否为特定大小以下，取得表示电流大小的数据。其通过例如与检测存储单元MC的接通(ON)状态/断开(OFF)状态的方法相同的方法进行。
此外，在时序t112，如图12所示，对字线WL及选择栅极线(SGD、SGS2、SGS1、SGS、SGSb)供给接地电压VSS。
步骤S204(图11)中，判定WL验证动作的结果。例如，表示电流大小的数据中包含一定以上“L”的情况等下，判定WL验证失败(FAIL)，进入步骤S205。另一方面，表示电流大小的数据中不包含一定以上“L”的情况等下，判定WL验证通过(PASS)，进入步骤S207。
步骤S205中，判定环路次数nI是否达到特定的次数NI。未达到的情况下，进入步骤S206。达到的情况下，进入步骤S208。
步骤S206中，对环路次数nI加上1，进入步骤S202。例如，图12的例子中，在时序t121～时序t132，执行对应于时序t101～时序t112的动作。此外，步骤S206中，例如对编程电压VPGM加上特定的电压ΔV。因此，如图12所示，在时序t123供给到源极侧选择栅极线SGS1、SGS0的编程电压VPGM，大于在时序t103供给到源极侧选择栅极线SGS1、SGS0的编程电压VPGM。
步骤S207中，在状态寄存器STR(图1)，存储电流调整顺序正常结束的主旨的状态数据DST，结束电流调整顺序。
步骤S208中，在状态寄存器STR(图1)，存储电流调整顺序未正常结束的主旨的状态数据DST，结束电流调整顺序。
[第2实施方式]
接着，参照图16～图18，针对第2实施方式的半导体存储装置的电流调整顺序进行说明。图16是用来针对电流调整顺序进行说明的示意性波形图。图17及图18是用来针对电流调整顺序所含的SGS编程动作进行说明的示意性剖视图。
第2实施方式的电流调整顺序基本上与第1实施方式的电流调整顺序同样地执行。但，第2实施方式的电流调整顺序的一部分与第1实施方式的电流调整顺序不同。
也就是说，第1实施方式的电流调整顺序中，对应于杂质区域122的范围的不均，选择成为SGS编程动作的对象的源极侧选择晶体管STS。
另一方面，第2实施方式的电压调整顺序中，通过位线BL的电压调整，选择成为SGS编程动作的对象的源极侧选择晶体管STS。此外，此时，由于不论杂质区域122的范围不均，都将源极侧选择晶体管STSb设为断开(OFF)状态，所以对源极侧选择栅极线SGSb供给具有负极性的电压VOFF。
以下，针对第2实施方式的电流调整顺序更具体说明。
例如，图16的例子中，在时序t201，开始SGS编程动作。此处，本实施方式的SGS编程动作时，例如对连接在多个源极侧选择晶体管STS中进行阈值电压调整的源极侧选择晶体管STS(以下，有时称为“写入选择晶体管”。)的位线BL供给电压VSRC，对连接在多个源极侧选择晶体管STS中不进行阈值电压调整的源极侧选择晶体管STS(以下，有时称为“禁止选择晶体管”。)的位线BL供给电压VDD。例如，将“L”锁存到连接在感测放大器模块SAM中的电压传输电路的所述控制用锁存电路中，对应于写入选择晶体管的控制用锁存电路，将“H”锁存到对应于禁止选择晶体管的控制用锁存电路。此外，经由所述2条电压供给线，对写入选择晶体管与禁止选择晶体管供给不同电压。
此外，在时序t202，对字线WL供给写入路径电压VPASS。此外，对漏极侧选择栅极线SGD供给电压VSGD。此外，对源极侧选择栅极线SGS2、SGS1、SGS0供给写入路径电压VPASS。此外，对源极侧选择栅极线SGSb供给小于接地电压VSS的具有负极性的电压VOFF。此外，如图17所示，对位线BL侧的虚设字线DWL供给电压VPASS'。此外，对源极线SL侧的虚设字线DWL供给写入路径电压VPASS。
此外，在时序t203，如图16及图18所示，对源极侧选择栅极线SGS0、SGS1供给编程电压VPGM。由此，将电子累积在写入选择晶体管的电荷累积膜132，写入选择晶体管的阈值电压增大。
此外，在时序t204，如图16所示，对源极侧选择栅极线SGS0、SGS1供给写入路径电压VPASS。
此外，在时序t205，对字线WL及选择栅极线(SGD、SGS2、SGS1、SGS0、SGSb)供给接地电压VSS。
此外，在时序t211～时序t212，执行WL验证动作。WL验证动作与第1实施方式的WL验证动作同样地执行。但，第2实施方式中，对应于WL验证动作中取得的表示电流大小的数据，将一部分写入选择晶体管更新为禁止选择晶体管。
其它动作与第1实施方式的电流调整顺序中的动作同样地执行。
[第3实施方式]
接着，参照图19～图21，针对第3实施方式的半导体存储装置的电流调整顺序进行说明。图19是用来针对电流调整顺序进行说明的示意性波形图。图20及图21是用来针对电流调整顺序所含的SGS编程动作进行说明的示意性剖视图。
第3实施方式的电流调整顺序基本上与第2实施方式的电流调整顺序同样地执行。但，第3实施方式的电流调整顺序的一部分与第2实施方式的电流调整顺序不同。
也就是说，第2实施方式的电流调整顺序中，例如如参照图16及图18所说明，在将电压VSRC供给到对应于所有写入选择晶体管的位线BL的状态下，在SGS编程动作的时序t203等，与源极侧选择栅极线SGS0、SGS1同时供给编程电压VPGM。
另一方面，实施方式3的电流调整顺序中，例如如图19及图20所示，在将电压VSRC供给到对应于所有写入选择晶体管的位线BL的状态下，在时序t313，对源极侧选择栅极线SGS0供给编程电压VPGM。此外，例如如图19及图21所示，在将电压VSRC供给到对应于一部分写入选择晶体管的位线BL的状态下，在时序t323，对源极侧选择栅极线SGS1供给编程电压VPGM。
以下，针对第3实施方式的电流调整顺序更具体地进行说明。
例如，图19的例子中，在时序t301～时序t302，执行WL验证动作。WL验证动作与第2实施方式的WL验证动作同样地执行。但，第3实施方式中，在WL验证动作中，2次取得表示电流大小的数据。此外，取得表示电流大小的数据时，在第1次与第2次，使感测放大器模块SAM(图1、图2)中的感测节点的放电时间不同。由此，取得表示流动在各半导体层120的电流是否大于第1目标值的数据，及表示流动在各半导体层120的电流是否大于第2目标值的数据。第2目标值例如大于第1目标值。
此外，在时序t311，开始SGS编程动作。此处，本实施方式的SGS编程动作时，例如对位线BL供给电压VSRC，所述位线连接在：多个源极侧选择晶体管STS中，WL验证动作中流动的电流大于所述第1目标值、小于第2目标值的源极侧选择晶体管STS(以下，有时称为“第1写入选择晶体管”。)；及大于所述第2目标值的源极侧选择晶体管STS(以下，有时称为“第2写入选择晶体管”。)。此外，对位线BL供给电压VDD，所述位线连接在多个源极侧选择晶体管STS中，WL验证动作中流动的电流小于第1目标值的源极侧选择晶体管STS(以下，有时称为“禁止选择晶体管”。)。
此外，在时序t312，对字线WL供给写入路径电压VPASS。此外，对漏极侧选择栅极线SGD供给电压VSGD。此外，对源极侧选择栅极线SGS2、SGS1、SGS0供给写入路径电压VPASS。此外，对源极侧选择栅极线SGSb供给电压VOFF。此外，如图20所示，对位线BL侧的虚设字线DWL供给电压VPASS'。此外，对源极线SL侧的虚设字线DWL供给写入路径电压VPASS。
此外，在时序t313，如图20所示，对源极侧选择栅极线SGS0供给编程电压VPGM。由此，将电子累积在第1写入选择晶体管及第2写入选择晶体管的电荷累积膜132，第1写入选择晶体管及第2写入选择晶体管的阈值电压增大。
此外，在时序t314，如图19所示，对源极侧选择栅极线SGS0供给写入路径电压VPASS。
此外，在时序t315，对字线WL及选择栅极线(SGD、SGS2、SGS1、SGS0、SGSb)供给接地电压VSS。
此外，在时序t321，对连接在第2写入选择晶体管的位线BL供给电压VSRC。此外，对连接在第1写入选择晶体管与禁止选择晶体管的位线BL供给电压VDD。
此外，在时序t322，对字线WL供给写入路径电压VPASS。此外，对漏极侧选择栅极线SGD供给电压VSGD。此外，对源极侧选择栅极线SGS2、SGS1、SGS0供给写入路径电压VPASS。此外，对源极侧选择栅极线SGSb供给电压VOFF。此外，如图21所示，对位线BL侧的虚设字线DWL供给电压VPASS'。此外，对源极线SL侧的虚设字线DWL供给写入路径电压VPASS。
此外，在时序t323，如图21所示，对源极侧选择栅极线SGS1供给编程电压VPGM。由此，将电子累积在第2写入选择晶体管的电荷累积膜132，第2写入选择晶体管的阈值电压增大。
此外，在时序t324，如图19所示，对源极侧选择栅极线SGS1供给写入路径电压VPASS。
此外，在时序t325，对字线WL及选择栅极线(SGD、SGS2、SGS1、SGS0、SGSb)供给接地电压VSS。
[第4实施方式]
接着，参照图22～图25，针对第4实施方式的半导体存储装置的电流调整顺序进行说明。图22是用来针对电流调整顺序进行说明的示意性流程图。图23是用来针对电流调整顺序进行说明的示意性波形图。图24是用来针对电流调整顺序所含的TCWL编程动作进行说明的示意性剖视图。图25是用来针对电流调整顺序所含的WL验证动作进行说明的示意性剖视图。
第4实施方式的电流调整顺序基本上与第2实施方式的电流调整顺序同样地执行。但，第4实施方式的电流调整顺序的一部分与第2实施方式的电流调整顺序不同。
也就是说，第2实施方式的电流调整顺序中，通过调整源极侧选择晶体管STS的阈值电压，而抑制半导体层120间的电流不均。
然而，这种方法只不过是例示，具体方法等可适当调整。例如，为了抑制半导体层120间的电流不均，可调整漏极侧选择晶体管STD的阈值电压，也可调整源极线SL侧或位线BL侧的虚拟存储单元DMC的阈值电压。此外，也可将多个存储单元MC中的任一个使用在半导体层120间电流不均的抑制，而非数据记录。以下，有时将这种存储单元MC称为“阈值电压调整用存储单元”。此外，有时将这种连接在存储单元MC的字线称为“阈值电压调整用字线TCWL”。
例如，第4实施方式中，针对使用排列在Z方向的多个存储单元MC中，位于最源极线SL侧的存储单元MC(与源极线SL侧的虚拟存储单元DMC相邻的存储单元MC)，作为阈值电压调整用存储单元的例进行说明。
接着，针对第4实施方式的电流调整顺序更具体说明。
如图22所示，第4实施方式的电流调整顺序基本上与第2实施方式的电流调整顺序同样地实行。但，第4实施方式中，执行TCWL编程动作(步骤S402)，取代SGS编程动作。
例如，图23的例子中，在时序t401，开始TCWL编程动作。此处，本实施方式的TCWL编程动作时，例如对连接在多个阈值电压调整用存储单元中进行阈值电压调整的存储单元(以下，有时称为“写入调整用存储单元”。)的位线BL供给电压VSRC，对连接在多个阈值电压调整用存储单元中不进行阈值电压调整的存储单元(以下，有时称为“禁止调整用存储单元”。)的位线BL供给电压VDD。例如，将“L”锁存到连接在感测放大器模块SAM中的电压传输电路的所述控制用锁存电路中，对应于写入调整用存储单元的锁存电路，将“H”锁存到对应于禁止调整用存储单元的锁存电路。此外，经由所述2条电压供给线，对写入调整用存储单元与禁止调整用存储单元供给不同电压。
此外，在时序t402，对阈值电压调整用字线TCWL及其它字线WL供给写入路径电压VPASS。此外，对漏极侧选择栅极线SGD供给电压VSGD。此外，对源极侧选择栅极线SGS供给接地电压VSS。此外，如图24所示，对位线BL侧的虚设字线DWL供给电压VPASS'。此外，对源极线SL侧的虚设字线DWL供给电压VPASS”。
此外，在时序t403，如图24所示，对阈值电压调整用字线TCWL供给编程电压VPGM。由此，将电子累积在写入调整用存储单元的电荷累积膜132，写入调整用存储单元的阈值电压增大。
此外，在时序t404，如图23所示，对阈值电压调整用字线TCWL供给写入路径电压VPASS。
此外，在时序t405，对阈值电压调整用字线TCWL、其它字线WL及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
此外，在时序t411～时序t412，执行WL验证动作。WL验证动作与第2实施方式的WL验证动作同样地执行。但，第4实施方式中，如图25所示，对阈值电压调整用字线TCWL供给与源极线SL侧的虚设字线DWL相同的电压VREAD'。此外，第4实施方式中，对应于表示WL验证动作中取得的电流大小的数据，将一部分写入调整用存储单元更新为禁止调整用存储单元。
其它动作与第2实施方式的电流调整顺序中的动作同样地执行。
另外，第4实施方式中，使用排列在Z方向的多个存储单元MC中的一个作为阈值电压调整用存储单元。然而，这种方法只不过是例示，具体方法等可适当调整。例如，也可使用排列在Z方向的多个存储单元MC中的二个以上，作为阈值电压调整用存储单元。
此外，这种情况下，例如也可与第3实施方式同样，在验证动作中，取得表示流动在各半导体层120的电流是否大于第1目标值的数据，及表示流动在各半导体层120的电流是否大于第2目标值的数据。此外，也可在TCWL编程动作中，对特定的阈值电压调整用字线TCWL供给编程电压VPGM时，对位线BL供给电压VSRC，所述位线连接在：WL验证动作中流动的电流大于所述第1目标值、小于第2目标值的存储单元(以下，有时称为“第1写入调整用存储单元”。)；及大于所述第2目标值的存储单元(以下，有时称为“第2写入调整用存储单元”。)，对其它位线BL供给电压VDD。此外，也可在对其它阈值电压调整用字线TCWL供给编程电压VPGM时，对连接在第2写入调整用存储单元的位线BL供给电压VSRC，对其它位线BL供给电压VDD。
[第5实施方式]
接着，参照图26，针对第5实施方式的半导体存储装置的电流调整用顺序进行说明。图26是表示本实施方式的半导体存储装置的一部分构成的示意性剖视图。
第5实施方式的半导体存储装置基本上与第1实施方式～第4实施方式的半导体存储装置同样地构成。但，第5实施方式的半导体存储装置的一部分构成与第1实施方式～第4实施方式的半导体存储装置不同。
例如，第1实施方式～第4实施方式中，例如如参照图4等所说明，在多个导电层110的下方，设有作为源极侧栅极线SGSb发挥功能的导电层111，在导电层111的下方，设有作为源极线SL发挥功能的导电层112。然而，这种构成只不过是例示，具体构成等可适当调整。
例如，图26的例子中，在多个导电层110的下方设有导电层511。导电层511包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。导电层511作为源极侧选择栅极线SGSb(图2)，及与其连接的多个源极侧选择晶体管STSb的栅极电极发挥功能。
此外，图26的例子中，半导体存储装置具备半导体层520取代半导体层120。半导体层520基本上与第1实施方式～第4实施方式的半导体层120同样地构成。但，在半导体层520的下端部，未连接杂质区域122。
此外，图26的例子中，半导体层520的下端部经由单结晶硅(Si)等半导体层522，连接在半导体衬底100的P型阱区域。此外，在半导体层522与导电层511间，设有氧化硅(SiO2)等绝缘膜523。
此处，这种构成中，有时在制造步骤中，会导致半导体层520的下端与半导体层522的接触面积不均。伴随于此，有时在半导体层520间，会导致电流的大小产生不均。
因此，第5实施方式中，执行第1实施方式～第4实施方式的任一个中的电流调整顺序。由此，可抑制半导体层520间的电流不均。
[其它实施方式]
以上，针对第1实施方式～第5实施方式的半导体存储装置及其动作条件的调整方法进行了说明。然而，以上的说明只不过是例示，具体的构成及方法等可适当调整。
例如，如参照图11所例示，第1实施方式～第3实施方式的电流调整顺序中，一边增大环路次数nI，一边重复执行SGS编程动作及WL验证动作。此外，如参照图22所例示，第4实施方式的电流调整顺序中，一边增大环路次数nI，一边重复执行TCWL编程动作及WL验证动作。然而，这种动作只不过是例示，具体方法可适当调整。例如，也可在第1实施方式～第5实施方式中，仅执行1次WL验证动作，之后，仅执行1次SGS编程动作或TCWL编程动作。
此外，例如第1实施方式～第5实施方式的半导体存储装置也可构成为根据特定命令的输入，执行所述电流调整顺序。
[其它]
虽说明了本发明的若干实施方式，但这些实施方式是作为例子而提出的，并非意在限定发明的范围。这些新颖的实施方式能够以其它各种方式实施，可在不脱离发明主旨的范围内进行各种省略、置换、变更。所述实施方式或其变化包含在发明的范围或主旨内，且包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
MC 存储单元
MCA 存储单元阵列
ADD 地址数据
CMD 命令数据
PC 外围电路。

Claims (19)

1.一种半导体存储装置的动作条件的调整方法，其中
所述半导体存储装置具备：
衬底；
多个第1导电层，排列在与所述衬底的表面交叉的第1方向；
多个第1半导体层，在所述第1方向上延伸，与所述多个第1导电层对向；
第2半导体层，在所述第1方向上与所述衬底隔开，连接在所述多个第1半导体层的所述第1方向的一端部；及
电荷累积层，设置在所述多个第1导电层与所述多个第1半导体层之间；且
在编程动作的特定时序，对作为所述多个第1导电层中的一个的第2导电层供给编程电压或小于所述编程电压的写入路径电压，
在所述调整方法中执行第1动作及第2动作，
所述第1动作是对所述第2导电层供给所述写入路径电压，并对作为所述多个第1导电层中的一个的第3导电层供给所述编程电压，
所述第2动作是对所述第2导电层供给小于所述写入路径电压的验证电压，并对所述第3导电层供给小于所述编程电压的电压。
2.根据权利要求1所述的半导体存储装置的动作条件的调整方法，
其重复执行所述第1动作及所述第2动作。
3.根据权利要求1所述的半导体存储装置的动作条件的调整方法，其中
若将所述多个第1导电层中，最接近所述第2半导体层的多个第1导电层设为多个第4导电层，
则在所述编程动作的特定时序，对所述多个第4导电层供给小于所述写入路径电压的电压，
所述第3导电层是所述多个第4导电层中的一个。
4.根据权利要求3所述的半导体存储装置的动作条件的调整方法，其中
在所述第1动作及所述第2动作中，对所述第2半导体层供给小于所述验证电压的第1电压。
5.根据权利要求1所述的半导体存储装置的动作条件的调整方法，其中
若将所述多个第1导电层中，最远离所述第2半导体层的多个第1导电层设为多个第5导电层，
则在所述第1动作中，对所述多个第5导电层供给小于所述验证电压的第2电压。
6.根据权利要求1所述的半导体存储装置的动作条件的调整方法，其中
所述半导体存储装置具备多条位线，所述位线连接在所述多个第1半导体层的所述第1方向的另一端部，
在所述第1动作的特定时序，对作为所述多条位线中的一个的第1位线、及作为所述多条位线中的一个的第2位线供给不同电压。
7.根据权利要求6所述的半导体存储装置的动作条件的调整方法，其中
所述多个第1导电层包含比所述第3导电层更接近所述第2半导体层的第6导电层，
在所述第1动作的特定时序，对所述第6导电层供给具有负极性的第3电压。
8.根据权利要求1所述的半导体存储装置的动作条件的调整方法，其中
在所述第1动作的第1时序，
对所述第2导电层供给所述写入路径电压，
对所述第3导电层供给所述编程电压，
对作为所述多个第1导电层中的一个的第7导电层供给所述写入路径电压，
在所述第1动作的第2时序，
对所述第2导电层供给所述写入路径电压，
对所述第3导电层供给所述写入路径电压，
对所述第7导电层供给所述编程电压。
9.根据权利要求8所述的半导体存储装置的动作条件的调整方法，其中
所述多个第1导电层包含第8导电层，所述第8导电层比所述第3导电层及所述第7导电层更接近所述第2半导体层，
在所述第1时序，对所述第8导电层供给具有负极性的第3电压，
在所述第2时序，对所述第8导电层供给所述第3电压。
10.根据权利要求1所述的半导体存储装置的动作条件的调整方法，其中
所述半导体存储装置具备第3半导体层，所述第3半导体层设置在所述第2半导体层与所述多个第1导电层之间，与所述多个第1半导体层对向，
所述第2半导体层包含N型杂质。
11.一种半导体存储装置的动作条件的调整方法，其中
所述半导体存储装置具备：衬底；
多个第1导电层，排列在与所述衬底的表面交叉的第1方向；
多个第1半导体层，在所述第1方向上延伸，与所述多个第1导电层对向；
第2半导体层，是所述衬底的一部分，连接在所述多个第1半导体层的所述第1方向的一端部；及
电荷累积层，设置在所述多个第1导电层与所述多个第1半导体层之间；且
在编程动作的特定时序，对作为所述多个第1导电层中的一个的第2导电层供给编程电压或小于所述编程电压的写入路径电压，
在所述调整方法中执行第1动作及第2动作，
所述第1动作是对所述第2导电层供给所述写入路径电压，并对作为所述多个第1导电层中的一个的第3导电层供给所述编程电压，
所述第2动作是对所述第2导电层供给小于所述写入路径电压的验证电压，并对所述第3导电层供给小于所述编程电压的电压。
12.根据权利要求11所述的半导体存储装置的动作条件的调整方法，
其重复执行所述第1及所述第2动作。
13.根据权利要求11所述的半导体存储装置的动作条件的调整方法，其中
若将所述多个第1导电层中，最接近所述第2半导体层的多个第1导电层设为多个第4导电层，
则在所述编程动作的特定时序，对所述多个第4导电层供给小于所述写入路径电压的电压，
所述第3导电层是所述多个第4导电层中的一个。
14.根据权利要求13所述的半导体存储装置的动作条件的调整方法，其中
在所述第1动作及所述第2动作中，对所述第2半导体层供给小于所述验证电压的第1电压。
15.根据权利要求11所述的半导体存储装置的动作条件的调整方法，其中
若将所述多个第1导电层中，最远离所述第2半导体层的多个第1导电层设为多个第5导电层，
则在所述第1动作中，对所述多个第5导电层供给小于所述验证电压的第2电压。
16.根据权利要求11所述的半导体存储装置的动作条件的调整方法，其中
所述半导体存储装置具备多条位线，所述位线连接在所述多个第1半导体层的所述第1方向的另一端部，
在所述第1动作的特定时序，对作为所述多条位线中的一个的第1位线、及作为所述多条位线中的一个的第2位线供给不同电压。
17.根据权利要求16所述的半导体存储装置的动作条件的调整方法，其中
所述多个第1导电层包含比所述第3导电层更接近所述第2半导体层的第6导电层，
在所述第1动作的特定时序，对所述第6导电层供给具有负极性的第3电压。
18.根据权利要求11所述的半导体存储装置的动作条件的调整方法，其中
在所述第1动作的第1时序，
对所述第2导电层供给所述写入路径电压，
对所述第3导电层供给所述编程电压，
对作为所述多个第1导电层中的一个的第7导电层供给所述写入路径电压，
在所述第1动作的第2时序，
对所述第2导电层供给所述写入路径电压，
对所述第3导电层供给所述写入路径电压，
对所述第7导电层供给所述编程电压。
19.根据权利要求18所述的半导体存储装置的动作条件的调整方法，其中
所述多个第1导电层包含第8导电层，所述第8导电层比所述第3导电层及所述第7导电层更接近所述第2半导体层，
在所述第1时序，对所述第8导电层供给具有负极性的第3电压，
在所述第2时序，对所述第8导电层供给所述第3电压。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4002471A1 (en) * 2020-11-12 2022-05-25 Commissariat à l'Energie Atomique et aux Energies Alternatives Hybrid resistive memory

Family Cites Families (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6894931B2 (en) * 2002-06-20 2005-05-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
JP4213532B2 (ja) * 2003-07-15 2009-01-21 株式会社東芝 不揮発性半導体記憶装置
JP2006252624A (ja) * 2005-03-09 2006-09-21 Toshiba Corp 半導体記憶装置
US7656710B1 (en) 2005-07-14 2010-02-02 Sau Ching Wong Adaptive operations for nonvolatile memories
JP4510060B2 (ja) * 2007-09-14 2010-07-21 株式会社東芝 不揮発性半導体記憶装置の読み出し／書き込み制御方法
US8542534B2 (en) * 2010-04-08 2013-09-24 Micron Technology, Inc. Select gate programming in a memory device
US8456945B2 (en) * 2010-04-23 2013-06-04 Advanced Micro Devices, Inc. 10T SRAM for graphics processing
US8526237B2 (en) * 2010-06-08 2013-09-03 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements and read/write circuits and method thereof
US20110297912A1 (en) * 2010-06-08 2011-12-08 George Samachisa Non-Volatile Memory Having 3d Array of Read/Write Elements with Vertical Bit Lines and Laterally Aligned Active Elements and Methods Thereof
US8625322B2 (en) * 2010-12-14 2014-01-07 Sandisk 3D Llc Non-volatile memory having 3D array of read/write elements with low current structures and methods thereof
JP5595901B2 (ja) * 2010-12-28 2014-09-24 株式会社東芝 不揮発性半導体記憶装置
KR101211840B1 (ko) * 2010-12-30 2012-12-12 에스케이하이닉스 주식회사 반도체 메모리 장치의 프로그램 방법
JP5667933B2 (ja) * 2011-06-23 2015-02-12 株式会社東芝 Ｓｒａｍ装置
JP2013069388A (ja) * 2011-09-26 2013-04-18 Toshiba Corp 不揮発性半導体記憶装置
JP5828038B2 (ja) * 2012-06-11 2015-12-02 株式会社ソニー・コンピュータエンタテインメント 画像撮像装置および画像撮像方法
KR20140013383A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US20140050010A1 (en) 2012-08-15 2014-02-20 Kabushiki Kaisha Toshiba Semiconductor memory device and file memory system
JP2014102868A (ja) * 2012-11-20 2014-06-05 Toshiba Corp Ｎａｎｄ型不揮発性半導体記憶装置
JP5787921B2 (ja) * 2013-02-26 2015-09-30 株式会社東芝 不揮発性半導体記憶装置
US8885411B2 (en) * 2013-03-15 2014-11-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9646705B2 (en) * 2013-06-12 2017-05-09 Samsung Electronics Co., Ltd. Memory systems including nonvolatile memory devices and dynamic access methods thereof
US9147472B2 (en) * 2013-08-19 2015-09-29 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having stacked memory cell layers and a control circuit controlling write or read based on parameters according to a selected memory cell layer
US20150262679A1 (en) * 2014-03-13 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device and method of controlling the same
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
US9165659B1 (en) * 2014-05-08 2015-10-20 Sandisk Technologies Inc. Efficient reprogramming method for tightening a threshold voltage distribution in a memory device
US9355714B2 (en) * 2014-09-10 2016-05-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of controlling the same
KR20160108770A (ko) * 2015-03-06 2016-09-20 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것의 동작 방법
KR20170065969A (ko) * 2015-12-04 2017-06-14 에스케이하이닉스 주식회사 메모리 장치 및 그의 동작방법
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
US10090319B2 (en) * 2016-03-08 2018-10-02 Toshiba Memory Corporation Semiconductor device and method for manufacturing the same
JP2017208152A (ja) * 2016-05-20 2017-11-24 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
US11017838B2 (en) * 2016-08-04 2021-05-25 Samsung Electronics Co., Ltd. Nonvolatile memory devices
JP2018049675A (ja) * 2016-09-21 2018-03-29 東芝メモリ株式会社 半導体記憶装置及びその制御方法
US10515969B2 (en) * 2016-11-17 2019-12-24 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102634418B1 (ko) * 2016-12-07 2024-02-06 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
JP6416421B1 (ja) * 2017-09-21 2018-10-31 株式会社東芝 磁気メモリ
KR102477267B1 (ko) * 2017-11-14 2022-12-13 삼성전자주식회사 비휘발성 메모리 장치 및 이의 동작 방법
US10373969B2 (en) * 2018-01-09 2019-08-06 Sandisk Technologies Llc Three-dimensional memory device including partially surrounding select gates and fringe field assisted programming thereof
US10446220B1 (en) 2018-04-19 2019-10-15 Micron Technology, Inc. Sense amplifier with lower offset and increased speed
JP2020004470A (ja) * 2018-06-29 2020-01-09 キオクシア株式会社 半導体記憶装置
US10510413B1 (en) * 2018-08-07 2019-12-17 Sandisk Technologies Llc Multi-pass programming with modified pass voltages to tighten threshold voltage distributions
US10901622B2 (en) * 2018-12-28 2021-01-26 Micron Technology, Inc. Adjustable NAND write performance
JP7163210B2 (ja) * 2019-02-13 2022-10-31 キオクシア株式会社 半導体記憶装置、メモリシステム及び不良検出方法
JP7163217B2 (ja) * 2019-02-26 2022-10-31 キオクシア株式会社 半導体記憶装置
JP2020140747A (ja) * 2019-02-27 2020-09-03 キオクシア株式会社 半導体記憶装置
JP2020149744A (ja) * 2019-03-13 2020-09-17 キオクシア株式会社 半導体記憶装置
KR20200118713A (ko) * 2019-04-08 2020-10-16 에스케이하이닉스 주식회사 페이지 버퍼, 이를 포함하는 메모리 장치 및 그 동작 방법
KR20210024912A (ko) * 2019-08-26 2021-03-08 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US20230085776A1 (en) * 2021-09-16 2023-03-23 Sandisk Technologies Llc Use of data latches for plane level compression of soft bit data in non-volatile memories
US11894073B2 (en) * 2021-09-28 2024-02-06 Sandisk Technologies Llc Proactive refresh of edge data word line for semi-circle drain side select gate
US11837296B2 (en) * 2021-10-19 2023-12-05 Sandisk Technologies Llc Non-volatile memory with adjusted bit line voltage during verify
KR20230064783A (ko) * 2021-11-04 2023-05-11 삼성전자주식회사 비휘발성 메모리 장치

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