JP2020140747A - 半導体記憶装置 - Google Patents

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Abstract

【課題】微細化の容易な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、第１、第２メモリトランジスタと、これらのゲート電極に接続された第１、第２ワード線と、を備える。また、半導体記憶装置は、第１メモリトランジスタに対する第１書込動作、第２メモリトランジスタに対する第１書込動作、第１メモリトランジスタに対する第２書込動作、第２メモリトランジスタに対する第２書込動作、がこの順番で実行される様に構成される。また、第１書込動作においては、第１ワード線又は第２ワード線に複数のプログラム電圧が入力されるプログラム動作が１回のみ実行され、第１ワード線又は第２ワード線に一又は複数のベリファイパルスが入力されるベリファイ動作がプログラム動作の実行後に１回のみ実行される。【選択図】図２２Ａ

Description

本実施形態は、半導体記憶装置に関する。
複数のメモリトランジスタを含むメモリストリングを備える半導体記憶装置が知られている。
特開２０１５−１７６３０９号公報
微細化の容易な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、複数のしきい値電圧を有する第１メモリトランジスタ及び第２メモリトランジスタを含むメモリストリングと、第１メモリトランジスタのゲート電極に接続された第１ワード線と、第２メモリトランジスタのゲート電極に接続された第２ワード線と、第１メモリトランジスタ及び第２メモリトランジスタにプログラム動作とベリファイ動作とを含む書込動作と、読出動作とを行うコントローラと、を備える。この半導体記憶装置においては、第１メモリトランジスタを第１のしきい値電圧にプログラム動作のみを用いて書き込む第１書込動作と、第２メモリトランジスタを第２のしきい値電圧にプログラム動作のみを用いて書き込む第１書込動作と、第１メモリトランジスタを第１のしきい値電圧よりも高い第３のしきい値電圧にプログラム動作とベリファイ動作とを用いて書き込む第２書込動作と、第２メモリトランジスタを第２のしきい値電圧よりも高い第４のしきい値電圧にプログラム動作とベリファイ動作とを用いて書き込む第２書込動作と、がこの順番で実行される様にコントローラが制御する。第１書込動作においては、第１ワード線又は第２ワード線に、お互いに異なる大きさの複数のプログラム電圧が供給されるプログラム動作が１回のみ実行され、第１ワード線又は第２ワード線に一又は複数のベリファイ電圧が供給されるベリファイ動作が、プログラム動作の実行後に１回のみ実行される。
メモリシステム１０の構成を示す模式的なブロック図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリセルアレイＭＣＡの構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。 センスアンプＳＡの構成を示す模式的な回路図である。 メモリダイＭＤの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な平面図である。 メモリセルアレイＭＣＡの構成を示す模式的な断面図である。 メモリセルＭＣの構成を示す模式的な断面図である。 メモリセルＭＣに記録されるデータについて説明するための模式的な図である。 読出動作について説明するための模式的な断面図である。 書込動作について説明するための模式的なフローチャートである。 書込動作について説明するための模式的な断面図である。 フルシーケンス書込について説明するための模式的なヒストグラムである。 フルシーケンス書込における書込動作の順番について説明するための模式的な断面図である。 ＮＷＩについて説明するための模式的なヒストグラムである。 フォギーファイン書込について説明するための模式的なヒストグラムである。 フォギーファイン書込について説明するための模式的なヒストグラムである。 フォギーファイン書込における書込動作の順番について説明するための模式的な断面図である。 ２ステージ書込について説明するための模式的なヒストグラムである。 ２ステージ書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なフローチャートである。 ファストフォギーファイン書込について説明するための模式的な波形図である。 ファストフォギーファイン書込について説明するための模式的な波形図である。 発明者らによる実験の結果を示すヒストグラムである。 発明者らによる実験の結果を示すヒストグラムである。 発明者らによる実験の結果を示すヒストグラムである。 発明者らによる実験の結果を示すヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込について説明するための模式的なヒストグラムである。 ファストフォギーファイン書込における書込動作の順番について説明するための模式的な断面図である。 １−２−４−８コードを示す模式的な図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントロールダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントロールダイＣＤと、を備える。コントロールダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３〜図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
図２に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、図３に示す様に、それぞれ、複数のサブブロックＳＢを備える。これら複数のサブブロックＳＢは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、サブブロックＳＢに対応して設けられ、１のサブブロックＳＢ中の全てのメモリストリングＭＳに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣ］
コントローラとしての周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、を備える。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
センスアンプモジュールＳＡＭは、図４に示す通り、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。センスアンプユニットＳＡＵは、ビット線ＢＬに接続されたセンスアンプＳＡと、データラッチＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ，ＸＤＬと、論理回路ＯＰと、これらの構成に接続された配線ＬＢＵＳと、を備える。
センスアンプＳＡは、図５に示す通り、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳの電荷を放電するセンストランジスタ３１を備える。センストランジスタ３１のソース電極は、ノードＮ０に接続される。ドレイン電極は、スイッチトランジスタ３２を介して配線ＬＢＵＳに接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ３３、ノードＣＯＭ及びクランプトランジスタ３４を介してビット線ＢＬに接続される。センスノードＳＥＮは充電トランジスタ３５及び充電トランジスタ３６を介してノードＮ１に接続され、キャパシタ３７を介して内部制御信号ＣＬＫに接続される。ノードＣＯＭは、充電トランジスタ３８及び充電トランジスタ３６を介してノードＮ１に接続され、放電トランジスタ３９を介してノードＮ２に接続される。
センストランジスタ３１、スイッチトランジスタ３２、放電トランジスタ３３、クランプトランジスタ３４、充電トランジスタ３５、充電トランジスタ３８、充電トランジスタ３６及び放電トランジスタ３９は、例えば、ＮＭＯＳトランジスタである。充電トランジスタ３６は、例えば、ＰＭＯＳトランジスタである。
データラッチＳＤＬは、ノードＬＡＴ及びＩＮＶと、これらノードＬＡＴ及びＩＮＶに並列に接続されたインバータ４１及び４２と、ノードＬＡＴ及び配線ＬＢＵＳに接続されたスイッチトランジスタ４３と、ノードＩＮＶ及び配線ＬＢＵに接続されたスイッチトランジスタ４４と、を備える。スイッチトランジスタ４３及び４４は、例えば、ＮＭＯＳトランジスタである。
データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ（図４）には、例えば、データラッチＳＤＬに含まれるデータが適宜転送される。論理回路ＯＰは、例えば、データラッチＡＤＬ，ＢＤＬ，ＣＤＬ，ＤＤＬ中のデータに対してＡＮＤ，ＯＲ等の論理演算を行い、メモリセルＭＣに割り当てられていたユーザデータを算出する。
データラッチＸＤＬは、配線ＬＢＵＳ及びバスＤＢを構成する配線ｄｂに接続されている。データラッチＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータ又はメモリセルＭＣから読み出されたユーザデータが格納される。
また、センスアンプモジュールＳＡＭは、図示しないデコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲ（図２）に保持されたカラムアドレスＣＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、カラムアドレスＣＡに対応するデータラッチＸＤＬをバスＤＢと導通させる。
電圧生成回路ＶＧ（図２）は、例えば、電源端子及び接地端子に接続されたチャージポンプ回路等の昇圧回路、降圧回路、及び、図示しない複数の電圧供給線を備える。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従い、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＲは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。例えば、書込動作又は消去動作の実行に際して、書込動作又は消去動作が正常に終了したか否かを示す情報をステータスデータとして出力する。
入出力制御回路Ｉ／Ｏは、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７と、これらデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に接続されたシフトレジスタと、このシフトレジスタに接続されたＦＩＦＯバッファと、を備える。入出力制御回路Ｉ／Ｏは、論理回路ＣＴＲからの内部制御信号に応じて、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７から入力されたデータを、センスアンプモジュールＳＡＭ内のデータラッチＸＤＬ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力する。また、データラッチＸＤＬ又はステータスレジスタＳＴＲから入力されたデータを、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ７に出力する。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥを介してコントロールダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
次に、図６〜図９を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図６は、本実施形態に係る半導体記憶装置の模式的な平面図である。図７は、図６のＡで示した部分の模式的な拡大図である。図８は、図７に示す構造をＢ−Ｂ´線で切断し、矢印の方向に見た模式的な断面図である。図９は、図８の模式的な拡大図である。尚、図６〜図９は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図６〜図９においては、一部の構成が省略されている。
図６に示す通り、本実施形態に係る半導体記憶装置は、半導体基板１００を備える。図示の例において、半導体基板１００にはＸ方向に並ぶ２つのメモリセルアレイＭＣＡが設けられている。また、メモリセルアレイＭＣＡのＸ方向の両端部に沿ってＹ方向に延伸する領域にはロウデコーダＲＤが設けられている。また、メモリセルアレイＭＣＡのＹ方向の端部に沿ってＸ方向に延伸する領域にはセンスアンプモジュールＳＡＭが設けられている。センスアンプモジュールＳＡＭが設けられた領域のＸ方向の両端部近傍の領域には、ドライバ回路ＤＲＶが設けられている。また、これらの領域の外側の領域には、電圧生成回路ＶＧ、シーケンサＳＱＣ、入出力制御回路Ｉ／Ｏ及び論理回路ＣＴＲが設けられている。
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＭＢを備える。本実施形態においては、複数のメモリブロックＭＢに含まれるメモリセルＭＣに、多値のデータが記録される。しかしながら、一部のメモリブロックＭＢに含まれるメモリセルＭＣには２値のデータが記録される。この様なメモリセルＭＣは、バッファＳＬＣＢとして利用される。
メモリブロックＭＢは、図７に示す様に、Ｙ方向に並ぶ２つのブロック構造ＢＳを備える。また、Ｙ方向において隣り合う２つのブロック構造ＢＳの間には、Ｘ方向に延伸するブロック間絶縁層ＳＴが設けられる。２つのメモリブロックＭＢに含まれるワード線ＷＬは、ブロック間絶縁層ＳＴを介して電気的に絶縁されている。
ブロック構造ＢＳは、Ｙ方向に並ぶ２つのサブブロックＳＢと、これら２つのサブブロックＳＢの間に設けられたサブブロック間絶縁層ＳＨＥと、を備える。
サブブロックＳＢは、図８に例示する様に、半導体基板１００の上方に設けられた複数の導電層１１０と、複数の半導体層１２０と、複数の導電層１１０及び複数の半導体層１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。また、導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１１１が設けられている。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース選択線ＳＧＳ（図３）及びこれに接続された複数のソース選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン選択線ＳＧＤ及びこれに接続された複数のドレイン選択トランジスタＳＴＤ（図３）のゲート電極として機能する。
半導体層１２０は、図７に例示する様に、Ｘ方向及びＹ方向に複数配設される。半導体層１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体層１２０は、例えば図８に例示する様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２１が設けられている。また、半導体層１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体層１２０の下端部は、ノンドープの単結晶シリコン等の半導体層１２２を介して半導体基板１００のＰ型ウェルに接続される。半導体層１２２は、酸化シリコン等の絶縁層１２３を介して導電層１１０に対向する。半導体層１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む半導体層１２４、コンタクトＣｈ及びＣｂを介してビット線ＢＬに接続される。半導体層１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。半導体層１２２は、ソース選択トランジスタＳＴＳの一部のチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図９に示す通り、半導体層１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体層１２０の外周面に沿ってＺ方向に延伸する。
尚、図９には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
［メモリセルＭＣのしきい値電圧］
次に、図１０を参照して、メモリセルＭＣのしきい値電圧について説明する。図１０（ａ）は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図１０（ｂ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。図１０（ｃ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの他の例である。
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書込動作が行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。図１０（ａ）には、８通りのステートに制御されたメモリセルＭＣのしきい値電圧の分布を示している。例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、図１０（ａ）の読出電圧ＶＣＧＡＲ及びベリファイ電圧ＶＶＦＹＡより大きく、読出電圧ＶＣＧＢＲ及びベリファイ電圧ＶＶＦＹＢより小さい。また、全てのメモリセルＭＣのしきい値電圧は、図１０（ａ）の読出パス電圧ＶＲＥＡＤより小さい。
本実施形態においては、メモリセルＭＣを８通りのステートに調整することにより、各メモリセルＭＣに３ビットのデータを記録する。
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ａステートに対応するメモリセルＭＣには、例えば、データ“１０１”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｂステートに対応するメモリセルＭＣには、例えば、データ“００１”が割り当てられる。
以下同様に、図中のＣステート〜Ｇステートは、Ｂステート〜Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“０１１”，“０１０”，“１１０”，“１００”，“０００”が割り当てられる。
尚、図１０（ｂ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＢＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１−３−３コードと呼ぶ場合がある。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
例えば、図１０（ｃ）に例示した様な割り当ての場合、下位ビットのデータは１つの読出電圧ＶＣＧＤＲによって判別可能であり、中位ビットのデータは２つの読出電圧ＶＣＧＢＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは３つの読出電圧ＶＣＧＡＲ，ＶＣＧＣＲ，ＶＣＧＥＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、１−２−４コードと呼ぶ場合がある。
［読出動作］
次に、図１０及び図１１を参照して、本実施形態に係る半導体記憶装置の読出動作について説明する。図１１は、読出動作について説明するための模式的な断面図である。尚、以下の説明においては、図１０（ｂ）の１−３−３コードに従ってデータが割り当てられる例について説明する。
下位ビットの読み出しに際しては、例えば図１１に示す様に、選択ページＰに含まれる複数の選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。例えば、選択ページＰに対応するドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＮ電圧ＶＯＮを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＮ状態とする。また、それ以外のドレイン選択線ＳＧＤ及びソース選択線ＳＧＳにＯＦＦ電圧ＶＯＦＦを供給して、選択トランジスタ（ＳＴＤ、ＳＴＳ）をＯＦＦ状態とする。また、非選択ページに対応する非選択ワード線ＷＬに読出パス電圧ＶＲＥＡＤを供給して、非選択ワード線ＷＬに接続された全てのメモリセルＭＣをＯＮ状態とする。
また、図１１に示す様に、選択ページＰに対応する選択ワード線ＷＬに読出電圧ＶＣＧＤＲを供給する。これにより、図１０（ａ）のＥｒステート〜Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート〜Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
また、センスアンプＳＡによって、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。例えば、図５の配線ＬＢＵＳを充電し、ノードＳＴＬを“Ｈ”状態として、データラッチＳＤＬに“Ｈ”を保持させる。また、ノードＨＬＬ，ＢＬＸ及びＢＬＣを“Ｈ”状態とし、ビット線ＢＬ及びセンスノードＳＥＮの充電を開始する。また、ノードＨＬＬを“Ｈ”状態から“Ｌ”状態に切り替え、ノードＸＸＬを“Ｌ”状態から“Ｈ”状態に切り替えて、センスノードＳＥＮの電荷をビット線ＢＬに放出する。ここで、ＯＮ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧は比較的大きく減少する。一方、ＯＦＦ状態のメモリセルＭＣに対応するビット線ＢＬに接続されたセンスノードＳＥＮの電圧はあまり大きく減少しない。従って、所定のタイミングでノードＳＴＢを“Ｈ”状態として配線ＬＢＵＳの電荷を放出又は維持し、ノードＳＴＬを再度“Ｈ”状態とすることにより、ＯＮ状態及びＯＦＦ状態の選択メモリセルＭＣに対応するデータラッチＳＤＬには、それぞれ、“Ｌ”及び“Ｈ”がラッチされる。
その後、データラッチＳＤＬにラッチされたデータを出力する。例えば、データラッチＳＤＬにラッチされたデータを、配線ＬＢＵＳ、データラッチＸＤＬ、バスＤＢ及び入出力制御回路Ｉ／Ｏを介して、コントロールダイＣＤに転送する。コントロールダイＣＤはこのデータに対して、ビット誤り検出／訂正等を行った上で、ホストコンピュータ２０に転送する。
中位ビットの読み出しに際しては、例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬに読出電圧ＶＣＧＡＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、データラッチＳＤＬのデータをデータラッチＡＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＣＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、データラッチＳＤＬのデータをデータラッチＢＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＦＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、データラッチＳＤＬのデータをデータラッチＣＤＬに転送する。次に、論理回路ＯＰによって排他的論理和等の演算処理を行い、選択メモリセルＭＣの中位ビットのデータを算出する。その後、算出されたデータを出力する。
上位ビットの読み出しに際しては、例えば、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬに読出電圧ＶＣＧＢＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、データラッチＳＤＬのデータをデータラッチＡＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＥＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、データラッチＳＤＬのデータをデータラッチＢＤＬに転送する。同様に、選択ワード線ＷＬに読出電圧ＶＣＧＧＲを供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、データラッチＳＤＬのデータをデータラッチＣＤＬに転送する。次に、論理回路ＯＰによって排他的論理和等の演算処理を行い、選択メモリセルＭＣの上位ビットのデータを算出する。その後、算出されたデータを出力する。
［書込動作］
次に、図１２及び図１３を参照して、半導体記憶装置の書込動作について説明する。図１２は、書込動作について説明するための模式的なフローチャートである。図１３は、書込動作について説明するための模式的な断面図である。
ステップＳ１０１では、ループ回数ｎを１に設定する。ループ回数ｎは、レジスタ等に記録される。
ステップＳ１０２では、プログラム動作を行う。
プログラム動作に際しては、例えば、しきい値電圧の調整を行うメモリセルＭＣに接続されたビット線ＢＬと、しきい値電圧の調整を行わないメモリセルＭＣに接続されたビット線ＢＬと、に異なる電圧を供給する。例えば、前者に対応するデータラッチＳＤＬ（図５）のノードＬＡＴを“Ｈ”とし、後者に対応するデータラッチＳＤＬのノードＬＡＴを“Ｌ”とする。また、ノードＢＬＸ，ＢＬＨを“Ｈ”とする。前者に対応するビット線ＢＬには、例えば、ノードＮ０を介して接地電圧を供給する。後者に対応するビット線ＢＬには、例えば、ノードＮ１を介して所定のプログラム禁止電圧を供給する。
また、図１３に示す様に、しきい値電圧の調整を行うメモリセルＭＣを、選択的にビット線ＢＬと導通させる。例えば、選択ページＰに対応するドレイン選択線ＳＧＤにＯＮ電圧ＶＯＮ´を供給し、それ以外のドレイン選択線ＳＧＤにＯＦＦ電圧ＶＯＦＦを供給する。ＯＮ電圧ＶＯＮ´は、例えば、図１１のＯＮ電圧ＶＯＮより小さくても良い。これにより、接地電圧が供給されたビット線ＢＬに対応するドレイン選択トランジスタＳＴＤはＯＮ状態となり、プログラム禁止電圧が供給されたビット線ＢＬに対応するドレイン選択トランジスタＳＴＤはＯＦＦ状態となる。また、非選択ページに対応する非選択ワード線ＷＬに書込パス電圧ＶＰＡＳＳを供給する。書込パス電圧ＶＰＡＳＳは、例えば、図１１の読出パス電圧ＶＲＥＡＤより大きくても良い。
また、図１３に示す様に、選択ワード線ＷＬにプログラム電圧ＶＰＧＭを供給する。プログラム電圧ＶＰＧＭは、書込パス電圧ＶＰＡＳＳよりも大きい。これにより、所望のメモリセルＭＣの電荷蓄積膜１３２（図９）に電子が蓄積され、メモリセルＭＣのしきい値電圧が増大する。
尚、１回のプログラム動作においては、選択ワード線ＷＬに、お互いに異なる大きさの複数のプログラム電圧ＶＰＧＭを順次供給しても良い。例えば、選択ページＰにＡステート〜Ｇステートに対応する複数のメモリセルＭＣが含まれている場合等には、１回のプログラム動作において、ビット線ＢＬの電圧調整によるメモリセルＭＣの選択、選択ワード線ＷＬへのプログラム電圧ＶＰＧＭの供給、及び、プログラム電圧ＶＰＧＭの調整を、複数回繰り返し行っても良い。
ステップＳ１０３（図１２）では、ベリファイ動作を行う。ベリファイ動作に際しては、例えば読出動作と同様に、選択メモリセルＭＣを、選択的にビット線ＢＬ及びソース線ＳＬと導通させる。次に、例えば、選択ワード線ＷＬにベリファイ電圧ＶＶＦＹＡ，ＶＶＦＹＢ，ＶＶＦＹＣ，ＶＶＦＹＤ，ＶＶＦＹＥ，ＶＶＦＹＦ又はＶＶＦＹＧ（図１０（ａ））を供給し、選択メモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出し、データラッチＳＤＬのデータをデータラッチＸＤＬに転送する。
尚、１回のベリファイ動作においては、選択ワード線ＷＬに、お互いに異なる大きさの複数のベリファイ電圧を順次供給しても良い。例えば、選択ページＰにＡステート〜Ｇステートに対応する複数のメモリセルＭＣが含まれている場合等には、１回のベリファイ動作において、ビット線ＢＬの電圧調整によるメモリセルＭＣの選択、選択ワード線ＷＬへのベリファイ電圧の供給、及び、ベリファイ電圧の選択を、複数回繰り返し行っても良い。
ステップＳ１０４では、ベリファイ動作の結果を判定する。例えば、データラッチＸＤＬに保持されたデータに“Ｌ”が含まれている場合等にはベリファイＮＧと判定し、ステップＳ１０５に進む。一方、データラッチＸＤＬに保持されたデータが全て“Ｈ”である場合等にはベリファイＯＫと判定し、ステップＳ１０７に進む。
ステップＳ１０５では、ループ回数ｎが所定の回数Ｎに達したか否かを判定する。達していなかった場合にはステップＳ１０６に進む。達していた場合にはステップＳ１０８に進む。
ステップＳ１０６では、ループ回数ｎに１を加算して、ステップＳ１０２に進む。
ステップＳ１０７では、ステータスレジスタＳＴＲ（図２）に、書込動作が正常に終了した旨のステータスデータを格納し、コントロールダイＣＤ（図１）に出力し、書込動作を終了する。
ステップＳ１０８では、ステータスレジスタＳＴＲ（図２）に、書込動作が正常に終了しなかった旨のステータスデータを格納し、コントロールダイＣＤ（図１）に出力し、書込動作を終了する。このように書込動作にはプログラム動作とベリファイ動作が含まれる。
［書込シーケンス］
以上、半導体記憶装置の書込動作について説明した。以下においては、メモリブロックＭＢにおける書込動作の実行順序として、いくつかの方法を例示する。尚、以下においては、この様な方法を「書込シーケンス」等と呼ぶこととする。
［フルシーケンス書込］
図１４は、書込シーケンスのうちの一つを説明するための模式的なヒストグラムである。以下、図１４に示す書込シーケンスを、「フルシーケンス書込」と呼ぶ。
図中の点線は、消去状態のページにおけるメモリセルＭＣのしきい値電圧の分布を示している。消去状態のページにおいては、全てのメモリセルＭＣがＥｒステートに制御されている。
図中の実線は、フルシーケンス書込実行後のページにおけるメモリセルＭＣのしきい値電圧の分布を示している。フルシーケンス書込の実行後においては、メモリセルＭＣが、８通りのステートに制御される。
図１５は、フルシーケンス書込において書込動作が実行される順番を示す模式的な図である。図１５中に示した番号は、書込動作が実行される順番を示している。
図１５の例では、１番目〜４番目の書込動作として、最下層のワード線ＷＬに対応するページに書込動作を実行する。次に、５番目〜８番目の書込動作として、２層目のワード線ＷＬに対応するページに書込動作を実行する。以下同様に、９番目〜２０番目の書込動作として、３層目〜最上層のワード線ＷＬに対応するページに書込動作を実行する。
この様な方法では、例えば図１５の５番目の書込動作を実行すると、例えば図１６に示す様に、１番目の書込動作が実行されたページに含まれるメモリセルＭＣのしきい値電圧の分布が広がってしまう場合がある。これは、５番目の書込動作において生じるフリンジ電界により、電荷蓄積膜１３２のワード線ＷＬ間に相当する部分（図９のＡで示した部分）に電子が注入されてしまうためと考えられる。以下、この様な現象を、ＮＷＩ（Neighboring Word Line Interference）と呼ぶ。
メモリセルＭＣのしきい値電圧の分布が広がってしまうと、例えばＡステートに制御されたメモリセルＭＣのしきい値電圧が読出電圧ＶＣＧＢＲよりも大きくなってしまい、Ｂステートとして読み出されてしまう等、ビット誤りが増大してしまう場合がある。ビット誤り率が一定以上の大きさとなった場合、コントロールダイＣＤ（図１）におけるビット誤り検出／訂正が困難な状況となり、データを正常に読み出すことが出来なくなってしまう場合がある。
また、ＮＷＩは、ワード線間の距離が減少するほど、より顕著に表れる。しかしながら、半導体記憶装置の高集積化に伴い、Ｚ方向に隣接するワード線ＷＬ間の距離は減少する傾向がある。
［フォギーファイン書込］
図１７及び図１８は、他の書込シーケンスを説明するための模式的なヒストグラムである。以下、図１７及び図１８に示す書込シーケンスを、「フォギーファイン書込」と呼ぶ。
フォギーファイン書込では、ＮＷＩの影響を抑制すべく、メモリセルＭＣのしきい値電圧の制御を、「フォギー書込動作」及び「ファイン書込動作」の２段階に分けて実行する。フォギー書込動作では、図１７に示す様に、メモリセルＭＣのしきい値電圧が最終的な狙いのしきい値電圧の大きさよりも小さくなる様な制御を行う。例えば、ベリファイ動作（図１２のステップＳ１０３）において選択メモリセルＭＣに供給される電圧を、通常のベリファイ電圧よりも低く設定する。ファイン書込動作では、図１８に示す様に、メモリセルＭＣのしきい値電圧をより正確に制御する。
尚、図１７においては、フォギー書込実行後のＥｒステート〜Ｇステートに対応するメモリセルＭＣのしきい値分布を、それぞれ、ＦｏｇＥｒ〜ＦｏｇＧと示している。同様に、ファイン書込実行後のＥｒステート〜Ｇステートに対応するメモリセルＭＣのしきい値分布を、それぞれ、ＦｉｎｅＥｒ〜ＦｉｎｅＧと示している。
以下、フォギー書込動作のベリファイ動作におけるベリファイ電圧ＶＶＦＹＡ〜ＶＶＦＹＧを、フォギーベリファイ電圧ＶＦＯＧＶＡ〜ＶＦＯＧＶＧ等と表記する場合がある。また、ファイン書込動作のベリファイ動作におけるベリファイ電圧ＶＶＦＹＡ〜ＶＶＦＹＧを、ファインベリファイ電圧ＶＦＩＮＶＡ〜ＶＦＩＮＶＧ等と表記する場合がある。フォギーベリファイ電圧ＶＦＯＧＶＡ〜ＶＦＯＧＶＧは、それぞれ、ファインベリファイ電圧ＶＦＩＮＶＡ〜ＶＦＩＮＶＧよりも小さい。また、ファインベリファイ電圧ＶＦＩＮＶＡ〜ＶＦＩＮＶＧは、それぞれ、フルシーケンス書込等において用いられるベリファイ電圧ＶＶＦＹＡ〜ＶＶＦＹＧと同程度の大きさを有する。
図１９は、フォギー書込動作及びファイン書込動作が実行される順番を示す模式的な図である。図１９中に示した番号は、書込動作が実行される順番を示している。
図１９の例では、１番目〜４番目の書込動作として、最下層のワード線ＷＬに対応するページにフォギー書込動作を実行する。次に、５番目〜１２番目の書込動作として、２層目のワード線ＷＬに対応するページへのフォギー書込動作と、１層目のワード線ＷＬに対応するページへのファイン書込動作と、を交互に実行する。同様に、１３番目〜３６番目の書込動作として、３層目〜最上層のワード線ＷＬに対応するページへのフォギー書込動作と、２層目〜最上層の１つ下のワード線ＷＬに対応するページへのファイン書込動作と、を交互に実行する。その後、３７番目〜４０番目の書込動作として、最上層のワード線ＷＬに対応するページへのファイン書込動作を実行する。
この様な方法では、例えば５番目のフォギー書込動作が実行されると、１番目のフォギー書込動作が実行されたページに対して、ＮＷＩの影響が生じる。しかしながら、１番目のフォギー書込動作では、メモリセルＭＣのしきい値電圧が最終的な大きさよりも低めの大きさに制御されている。従って、ＮＷＩの影響が生じても、最終的なしきい値電圧が許容範囲を大きく超えることを抑制可能である。従って、５番目のフォギー書込動作が終了した後で６番目のファイン書込動作を実行することにより、５番目のフォギー書込動作によるＮＷＩの影響を大幅に抑制可能である。
また、この様な方法では、例えば１４番目のファイン書込が実行されると、６番目のファイン書込動作が実行されたページに対して、ＮＷＩの影響が生じる。しかしながら、１４番目のファイン書込動作が実行されるページに対しては、既にフォギー書込動作が行われている。従って、１４番目のファイン書込動作に際してワード線ＷＬに供給されるプログラム電圧ＶＰＧＭの大きさ又は印加時間は、フルシーケンス書込における書込動作と比較して小さい。従って、６番目のファイン書込動作が実行されたページに対するＮＷＩの影響を、フルシーケンス書込の場合と比較して大幅に抑制可能である。
以上の通り、フォギーファイン書込によれば、フルシーケンス書込と比較して、ＮＷＩの影響を大幅に抑制可能である。
しかしながら、フォギーファイン書込ではフルシーケンス書込と比較してステップ数が多く、処理の高速化が難しい場合がある。
また、フルシーケンス書込では、下位ビット、中位ビット及び上位ビットに対応するデータを取得すれば書込動作が実行可能となり、書込動作の実行後は読出動作が実行可能となる。一方、フォギーファイン書込では、ファイン書込動作を実行するまで読出動作が実行可能とならない。図１９の例では、５番目の書込動作に対応するフォギー書込動作が実行されるまでファイン書込動作が実行可能とならない。従って、それまでに入力されたデータは、全てバッファメモリＳＬＣＢ（図６）等に書き込んでおく必要がある。従って、バッファメモリＳＬＣＢ等の面積の増大を招いてしまう場合がある。
［２ステージ書込］
図２０及び図２１は、他の書込シーケンスを説明するための模式的なヒストグラムである。以下、図２０及び図２１に示す書込シーケンスを、「２ステージ書込」と呼ぶ。
２ステージ書込では、ＮＷＩの影響を抑制すべく、メモリセルＭＣのしきい値電圧の制御を、「１ｓｔステージ書込動作」及び「２ｎｄステージ書込動作」の２段階に分けて実行する。１ｓｔステージ書込動作では、図２０に示す様に、下位ステート（図１０のＥｒステート〜Ｃステート）に対応するメモリセルＭＣをＬステートとし、上位ステート（図１０のＤステート〜Ｇステート）に対応するメモリセルＭＣをＭステートとする。例えば、ベリファイ動作（図１２のステップＳ１０３）において選択メモリセルＭＣに供給される電圧を、ベリファイ電圧ＶＶＦＹＤよりも小さい所定のベリファイ電圧ＶＶＦＹＭに設定し、上位ステートに対応するメモリセルＭＣに書込動作を実行する。２ｎｄステージ書込動作では、図２１に示す様に、メモリセルＭＣのしきい値電圧をより正確に制御する。２ｎｄステージ書込動作におけるベリファイ電圧ＶＶＦＹＡ〜ＶＶＦＹＧは、それぞれ、フルシーケンス書込等において用いられるベリファイ電圧ＶＶＦＹＡ〜ＶＶＦＹＧと同程度の大きさを有する。
２ステージ書込は、例えば、図１９に示す様に、フォギーファイン書込と同様の順番で実行される。
２ステージ書込によれば、フォギーファイン書込と比較して、大幅な高速化が可能である。これは、フォギー書込動作ではメモリセルＭＣのしきい値電圧を８通りに制御しているのに対し、１ｓｔステージ書込動作ではメモリセルＭＣのしきい値電圧を２通りにしか制御しないためである。
しかしながら、１ｓｔステージ書込動作においては、上位ステートに対応するメモリセルＭＣのしきい値電圧が読出電圧ＶＣＧＥＲ（図１０）よりも小さくなる様に制御される。上位ステートに対応するメモリセルＭＣには、Ｄステートに対応するものも含まれているためである。従って、２ｎｄステージ書込動作においては、Ｇステートに対応するメモリセルＭＣのしきい値電圧を、読出電圧ＶＣＧＥＲ以下の大きさからベリファイ電圧ＶＶＦＹＧ以上の大きさまで制御する必要がある。このため、２ｎｄステージ書込動作においてワード線ＷＬに供給されるプログラム電圧ＶＰＧＭの大きさ又は印加時間は、ファイン書込動作と比較して大きくなってしまう。従って、例えば図１９の１４番目の書込動作として２ｎｄステージ書込動作を実行すると、６番目の書込動作として２ｎｄステージ書込動作が実行されたメモリセルＭＣにおいて、ＮＷＩの影響が比較的大きく生じてしまう場合がある。
［ファストフォギーファイン書込］
図２２Ａは、他の書込シーケンスを説明するための模式的なフローチャートである。以下において説明する書込シーケンスを、「ファストフォギーファイン書込」と呼ぶ。
ファストフォギーファイン書込では、ＮＷＩの影響を抑制すべく、メモリセルＭＣのしきい値電圧の制御を、「ファストフォギー書込動作」及び「ファイン書込動作」の２段階に分けて実行する。
ファストフォギー書込動作では、ベリファイ動作を含まずに、１回のプログラム動作で書き込み対象のメモリセルＭＣが狙いのしきい電圧値を有するように書き込みを完了させる。換言すれば、ファストフォギー書込動作では、書き込み対象のメモリセルＭＣに対する書き込みを、プログラム動作のみを用いて行う。尚、ベリファイ動作は、書き込み対象のメモリセルＭＣが狙いのしきい電圧値に書き込まれたあと、確認として一回のみ行う場合がある。この様なベリファイ動作は、書き込み対象のメモリセルＭＣに対する書き込みに用いられている訳では無い。
ファストフォギー書込動作では、図１２を参照して説明した書込動作と異なり、図２２Ａに示す様に、ベリファイＮＧであった場合であっても、プログラム動作を１回のみ、ベリファイ動作を１回以下のみしか実行しない。従って、ループ回数ｎの設定及び判定に関するステップＳ１０１，Ｓ１０５，Ｓ１０６を有しておらず、ベリファイＮＧの場合にはステップＳ１０８に進む。たとえば、ベリファイＮＧの場合は、追加で書き込むことは行わず、そのメモリセルＭＣを不良セルとする。
また、ファストフォギー書込動作では、例えば図１７に示す様に、メモリセルＭＣの狙いのしきい値電圧を最終的な狙いのしきい値電圧の大きさよりも低めの大きさに制御する。例えば、フォギー書き込みにおける狙いのしきい値電圧に書けるようにプログラム電圧を調整する。以下、ある選択メモリセルＭＣにＣステートのフォギー書き込みを行う順番について例示する。
ファストフォギー書込動作のステップＳ１０２では、例えば、図２２Ｂに示す様に、Ａステートに対応するプログラム電圧ＶＦＯＧＰＡ〜Ｇステートに対応するプログラム電圧ＶＦＯＧＰＧまでが順次選択ワード線ＷＬに供給される。Ｃステートに対応するメモリセルＭＣには、まず、Ａステートのフォギー書き込みを行うためのプログラム電圧ＶＦＯＧＰＡを供給してＡステートのフォギー書き込みを行い、次にＢステートのフォギー書き込みを行うためのプログラム電圧ＶＦＯＧＰＡを供給してＢステートのフォギー書き込みを行う。最後にＣステートのフォギー書き込みを行うためのプログラム電圧ＶＦＯＧＰＣを供給してＣステートのフォギー書き込みを行う。これにより、選択メモリセルＭＣにＣステートのフォギー書き込みが行われる。この場合、ある選択メモリセルＭＣにはＡステートからＣステートまでが上書きされていく。尚、プログラム電圧ＶＦＯＧＰＤ〜ＶＦＯＧＰＧが供給されるタイミングにおいて、Ｃステートに対応するメモリセルＭＣに接続されたビット線ＢＬにはプログラム禁止電圧が供給される。
尚、選択ワード線ＷＬにプログラム電圧ＶＦＯＧＰＡ、ＶＦＯＧＰＢが供給されている間、Ｃステートに対応するメモリセルＭＣに接続されたビット線ＢＬにはプログラム禁止電圧が供給されても良い。この場合、ある選択メモリセルＭＣにはプログラム電圧ＶＦＯＧＰＣにより一回でＣステートのフォギー書き込みが行われる。
Ａステート〜Ｇステートに対応するその他のメモリセルＭＣについても、同様の方法によってフォギー書き込みを行う。この間、ベリファイ動作によるしきい値電圧の確認は行わなくてもよい。ベリファイ動作によるしきい値電圧の確認は、すべてのフォギー書き込みの終了後に一回行ってもよい。
尚、ファストフォギー書込動作によって書き込まれたメモリセルＭＣには、ファイン書込動作が行われる。例えば、図２２Ｃに例示する様に、プログラム動作（図１２のステップＳ１０２）及びベリファイ動作（図１２のステップＳ１０３）を交互に実行し、Ａステートに対応するメモリセルＭＣのしきい値電圧を、最終的な狙いのしきい値電圧まで調整する。次に、プログラム動作及びベリファイ動作を交互に実行し、Ｂステートに対応するメモリセルＭＣのしきい値電圧を、最終的な狙いのしきい値電圧まで調整する。以下同様に、Ｃステート〜Ｇステートに対応するメモリセルＭＣのしきい値電圧を、最終的な狙いのしきい値電圧まで調整する。ファストフォギー書込動作に用いられるプログラム電圧ＶＦＯＧＰＡ〜ＶＦＯＧＰＧは、それぞれ、ファイン書込動作に用いられるプログラム電圧ＶＦＩＮＰＡ〜ＶＦＩＮＰＧよりも小さい。尚、図２２ＣのΔＰＧは、ループ回数ｎ（図１２）の増大に伴うプログラム電圧ＶＦＯＧＰＡの増加量を示している。
また、ファストフォギーファイン書込は、例えば、図１９に示す様な順番で実行可能である。
［書込シーケンスの比較］
発明者らは、上述した４つの書込シーケンスの比較のために、実験を行った。実験では、上述した４つの書込シーケンスを実行し、実行開始から終了までに要した時間、及び、実行後のしきい値分布を比較した。また、実験では、２種類のサンプルを使用した。２つ目のサンプルとしては、１つ目のサンプルよりも、ワード線ＷＬのＺ方向の厚みが小さいものを使用した。
実行開始から終了までに要した時間を比較した結果、フルシーケンス書込が最も短く、フォギーファイン書込が最も長かった。２ステージ書込とファストフォギーファイン書込は同程度であった。
図２３〜図２６は、しきい値分布の比較結果を示すヒストグラムである。図２３及び図２４は、１つ目のサンプルに対応しており、図２３は高温で行った実験の結果を、図２４は低温で行った実験の結果を示している。図２５及び図２６は、２つ目のサンプルに対応しており、図２５は高温で行った実験の結果を、図２６は低温で行った実験の結果を示している。
図２３〜図２６に示す通り、フルシーケンス書込においてはＮＷＩの影響が最も大きく表れており、特に２つ目のサンプルではこの様な影響が顕著に表れていた。一方、ファストフォギーファイン書込においてはＮＷＩの影響が最も小さかった。特に２つ目のサンプルでは、フルシーケンス書込及び２ステージ書込と比較して、ＮＷＩの影響が極めて小さくなった。
以上の結果から、ファストフォギーファイン書込によれば、比較的高速な処理によって、ＮＷＩの影響を大幅に削減可能であることが分かった。また、この様な効果は、半導体記憶装置の微細化に伴い、より顕著に表れることが分かった。以上より、ファストフォギーファイン書込によれば、微細化の容易な半導体記憶装置を実現可能である。
［プログラム電圧の省略］
ファストフォギーファイン書込では、ファストフォギー書込動作における一又は複数のプログラム電圧の供給を省略することにより、更なる高速化を実現可能である。
例えば、Ａステートに対応するプログラム電圧の供給を省略しても良いし、図２７及び図２８に示す様に、Ａステート及びＢステートに対応するプログラム電圧の供給を省略しても良いし、図２９及び図３０に示す様に、Ａステート〜Ｃステートに対応するプログラム電圧の供給を省略しても良い。
これにより、ファストフォギーファイン書込の更なる高速化を実現可能である。また、ファイン書込動作における下位ステートのプログラム動作においては、選択ワード線ＷＬに比較的小さいプログラム電圧しか供給されない。従って、この様なプログラム電圧の供給を省略しても、ＮＷＩを好適に抑制可能であると考えられる。
また、例えば、下位ステート（Ａステート〜Ｃステート）に対応するプログラム電圧の供給を省略して上位ステート（Ｄステート〜Ｇステート）に対応するプログラム電圧の供給を行う場合、図２９に示す通り、ファストフォギー書込動作が行われた時点で、下位ステートに対応するしきい値分布ＦｏｇＥｒと、Ｄステートに対応するしきい値分布ＦｏｇＤとの間に、一定の電圧差が生じる。従って、例えば、図１０（ａ）を参照して説明した１−３−３コードや、図１０（ｂ）を参照して説明した１−２−４コード等による割り当てを行うことにより、ファストフォギー書込動作が行われた時点で読出動作を実行可能にすることが出来る。この様な読出動作においては、例えば、選択ワード線ＷＬに、しきい値分布ＦｏｇＥｒとＤステートに対応するしきい値分布ＦｏｇＤとの間の電圧ＶＳＬＣが供給される。これにより、バッファメモリＳＬＣＢに下位ビットのデータを記録する必要が無くなる。従って、メモリセルアレイＭＣＡにおけるバッファメモリＳＬＣＢの面積を削減可能である。
尚、この様な方法では、ファストフォギー書込動作が実行されたメモリセルＭＣが、バッファメモリの一部として機能する。従って、ファイン書込動作の実行に際しては、中位ビット及び上位ビットのデータがバッファメモリＳＬＣＢから読み出され、下位ビットのデータが選択ページから読み出されることとなる。この様な読み出しは、上述の読出動作とほぼ同様に行われる。ただし、この様な読み出しによって読み出された下位ビット、中位ビット及び上位ビットのデータは、コントロールダイＣＤ等に出力されなくても良い。ファイン書込動作は、この様な読み出しの後に実行される。
また、ファストフォギーファイン書込においては、複数のステートに対応するメモリセルＭＣに同時にプログラム電圧を供給することにより、更なる高速化を実現可能である。
例えば、複数の下位ステートに対応するメモリセルＭＣに、同一の大きさのプログラム電圧を供給しても良い。図３１及び図３２に示す例では、Ａステート〜Ｃステートに対応するメモリセルＭＣに、同一の大きさのプログラム電圧を供給している。これにより、ファストフォギーファイン書込の更なる高速化を実現可能である。また、ＮＷＩを好適に抑制可能であると考えられる。また、バッファメモリＳＬＣＢの面積を削減可能である。
また、例えば、ビット線ＢＬの電圧を複数通りの電圧に制御することにより、複数のステートに対応するメモリセルＭＣに、異なる大きさのプログラム電圧を同時に供給しても良い。図３３及び図３４に示す例では、Ａステート及びＢステートのプログラム電圧が同時に供給され、Ｃステート及びＤステートのプログラム電圧が同時に供給され、Ｅステート及びＦステートのプログラム電圧が同時に供給される。
尚、ビット線ＢＬの電圧は、種々の方法によって調整可能である。例えば、ビット線ＢＬの充電等に際して所定のステートのビット線ＢＬに対応するデータラッチＳＤＬのデータを“Ｈ”から“Ｌ”又は“Ｌ”から“Ｈ”に切り替えても良いし、センスアンプＳＡのノードＮ０及びノードＮ１の少なくとも一方を２種類の電圧供給線に接続しても良い。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、ファストフォギーファイン書込等の書込シーケンスは、図１９に例示した様な順序で実行可能である。しかしながら、例えば図３５に例示する様に、最下層のワード線ＷＬに対応するページにファストフォギー書込動作等を実行し、２層目のワード線ＷＬに対応するページにファストフォギー書込動作等を実行し、最下層のワード線ＷＬに対応するページにファイン書込動作を実行し、３層目のワード線ＷＬに対応するページにファストフォギー書込動作等を実行し、２層目のワード線ＷＬに対応するページにファイン書込動作を実行し、以下同様に、ワード線ＷＬごとに交互にファストフォギー書込動作及びファイン書込動作を交互に行っても良い。
また、以上の説明は、例えば図１０（ａ）に示す様に、メモリセルＭＣのしきい値電圧を８通りのステートに制御して、各メモリセルＭＣに３ビットのデータを記録する例について説明した。しかしながら、２ビット以上の複数ビットのデータであれば、メモリセルＭＣに記録するデータの数は適宜変更可能である。尚、例えばメモリセルＭＣにｋ（ｋは２以上の整数）ビットのデータを記録する場合、メモリセルＭＣは、２ｋのステートに制御される。
例えば、図３６（ａ）に示す様に、各メモリセルＭＣのしきい値電圧を１６通りのステートに制御して、各メモリセルＭＣに４ビットのデータを記憶させても良い。また、この様な場合であっても、例えば図３６（ｂ）に示す様に、１ビット目のデータが１つの読出電圧によって判別可能であり、２ビット目のデータが２つの読出電圧によって判別可能であり、３ビット目のデータが４つの読出電圧によって判別可能であり、４ビット目のデータが８つの読出電圧によって判別可能である様な割り当てを行っても良い。この様なデータの割り当て方法を、１−２−４−８コードと呼ぶ場合がある。この様な場合であっても、例えば図２９〜図３２に例示した様な方法と組合わせることにより、バッファメモリＳＬＣＢの面積を削減可能である。
また、上述の１−３−３コード（図１０（ｂ））、１−２−４コード（図１０（ｃ））、１−２−４−８コード（図３６（ｂ））等は、いずれも、下位ビットデータが１の読出電圧によって判別可能となる様な割り当てを有していた。しかしながら、例えば、３−１−３コードや３−３−１コード等、下位ビット以外のデータが１の読出電圧によって判別可能となるような割り当てを行うことも可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＭＣ…メモリセル（メモリトランジスタ）、ＷＬ…ワード線、ＶＰＧＭ…プログラム電圧、ＶＶＦＹ…ベリファイ電圧。

Claims (4)

  1. 複数のしきい値電圧を有する第１メモリトランジスタ及び第２メモリトランジスタを含むメモリストリングと、
    前記第１メモリトランジスタのゲート電極に接続された第１ワード線と、
    前記第２メモリトランジスタのゲート電極に接続された第２ワード線と、
    前記第１メモリトランジスタ及び前記第２メモリトランジスタにプログラム動作とベリファイ動作とを含む書込動作と、読出動作とを行うコントローラと
    を備え、
    前記第１メモリトランジスタを第１のしきい値電圧にプログラム動作のみを用いて書き込む第１書込動作と、
    前記第２メモリトランジスタを第２のしきい値電圧にプログラム動作のみを用いて書き込む第１書込動作と、
    前記第１メモリトランジスタを前記第１のしきい値電圧よりも高い第３のしきい値電圧にプログラム動作とベリファイ動作とを用いて書き込む第２書込動作と、
    前記第２メモリトランジスタを前記第２のしきい値電圧よりも高い第４のしきい値電圧にプログラム動作とベリファイ動作とを用いて書き込む第２書込動作と、
    がこの順番で実行されるように前記コントローラが制御する半導体記憶装置。
  2. 前記第１書込動作の終了後、前記ベリファイ動作が実行され、前記第１書込動作が正常に終了したか否かを示す情報が出力される
    請求項１記載の半導体記憶装置。
  3. 前記第１メモリトランジスタ及び前記第２メモリトランジスタには、ｋ（ｋは２以上の整数）ビットのデータがそれぞれ記録され、
    前記ｋビットのデータに対応する２ｋのステートのうち、所定のしきい値電圧より小さい全てのステート、及び、前記所定のしきい値電圧より大きい全てのステートの、一方には前記ｋビットのうちの所定のビットの“０”が割り当てられ、他方には前記所定のビットの“１”が割り当てられ、
    前記第１のしきい値電圧及び前記第２のしきい値電圧は、前記所定のしきい値電圧であり、
    前記第２メモリトランジスタに対する前記第１書込動作の実行後、前記第１メモリトランジスタに対する前記第２書込動作の実行前に、前記第１メモリトランジスタの前記所定のビットを読み出す読出動作が行われる請求項１又は２記載の半導体記憶装置。
  4. 前記第１書込動作において前記第１ワード線又は前記第２ワード線に供給されるプログラム電圧の数は、２ｋ−１よりも少ない
    請求項３記載の半導体記憶装置。
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