TWI827025B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態，係提供一種可適當地進行控制之半導體記憶裝置。 其中一個實施形態之半導體記憶裝置，係具備有：記憶體字串；和感測放大器，係被與記憶體字串作連接；和第1閂鎖電路、第2閂鎖電路、第3閂鎖電路以及第4閂鎖電路；和第1配線，係被與感測放大器、第1閂鎖電路以及第2閂鎖電路作連接；和第2配線，係被與第3閂鎖電路作連接；和第3配線，係被與第4閂鎖電路作連接；和第1開關電晶體，係將第1配線與第3配線可電性切離地作連接；和第2開關電晶體，係將第1配線與第2配線可電性切離地作連接；和第3開關電晶體，係將第2配線與第3配線可電性切離地作連接。

Description

半導體記憶裝置
本實施形態，係有關於半導體記憶裝置。 [關連申請案]
本申請案，係享受以日本專利申請2022-026486號(申請日：2022年2月24日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
係周知有下述一般之半導體記憶裝置，其係具備有：記憶體胞陣列，係具備複數之記憶體胞、以及被與複數之記憶體胞作連接之複數之位元線；和複數之感測放大器單元，係分別被與複數之位元線作連接。
本實施形態，係提供一種可適當地進行控制之半導體記憶裝置。
其中一個實施形態之半導體記憶裝置，係具備有：記憶體字串；和位元線，係被與記憶體字串作連接；和感測放大器，係被與位元線作連接；和第1閂鎖電路、第2閂鎖電路、第3閂鎖電路以及第4閂鎖電路，係被與感測放大器作電性連接；和第1配線，係被與感測放大器、第1閂鎖電路以及第2閂鎖電路作連接；和第2配線，係被與第3閂鎖電路作連接；和第3配線，係被與第4閂鎖電路作連接；和第1開關電晶體，係將第1配線與第3配線可電性切離地作連接；和第2開關電晶體，係將第1配線與第2配線可電性切離地作連接；和第3開關電晶體，係將第2配線與第3配線可電性切離地作連接。
接著，參考圖面，對實施形態之半導體記憶裝置作詳細說明。另外，以下之實施形態，係僅為其中一例，而並非為對於本發明之範圍作限定者。
又，在本說明書中，在提及「半導體記憶裝置」的情況時，係會有指記憶體晶粒的情況，也會有指記憶體晶片、記憶卡、SSD(固態硬碟，Solid State Drive)等之包含有控制器晶粒之記憶體系統的情況。進而，也會有指智慧型手機、平板型終端、個人電腦等之包含有主機電腦之構成的情況。
又，在本說明書中，當提到第1構成為與第2構成「電性連接」的情況時，係可指第1構成為與第2構成直接作連接，亦可指第1構成為經由配線、半導體構件或電晶體等而與第2構成作連接。例如，在將3個的電晶體串聯地作了連接的情況時，就算是第2個的電晶體乃身為OFF狀態，第1個的電晶體和第3個的電晶體亦係被「電性連接」。
又，在本說明書中，當提到第1構成為在第2構成與第3構成「之間而被作連接」的情況時，係會有指第1構成、第2構成以及第3構成為被串聯地作連接並且第1構成為被設置在第2構成以及第3構成之電流路徑處的情況。
又，在本說明書中，當提到電路等將2個的配線等「導通」的情況時，例如，係會有代表「此電路等係包含電晶體等，此電晶體等係被設置於2個的配線之間之電流路徑處，此電晶體等係成為ON狀態」的情形。
[第1實施形態]
[記憶體系統10]
圖1，係為對於第1實施形態的記憶體系統10之構成作展示之示意性區塊圖。
記憶體系統10，係因應於從主機電腦20所送訊而來之訊號，而進行使用者資料之讀出、寫入、刪除等。亦即是，係實行讀出動作、寫入動作、刪除動作。記憶體系統10，例如，係身為記憶體晶片、記憶卡、SSD或者是其他之能夠記憶使用者資料之系統。記憶體系統10，係具備有：記憶使用者資料之複數之記憶體晶粒MD、和被與此些之複數之記憶體晶粒MD以及主機電腦20作連接之控制器晶粒CD。控制器晶粒CD，例如，係具備有處理器、RAM、ROM、ECC電路等，並進行邏輯位址與物理位址之轉換、位元錯誤檢測/訂正、耗損平均等之處理。
圖2，係為對於第1實施形態的記憶體晶粒MD之構成作展示之示意性之區塊圖。圖3~圖5，係為對於記憶體晶粒MD之一部分的構成作展示之示意性之電路圖。
如同在圖2中所示一般，記憶體晶粒MD，係具備有記憶資料之記憶體胞陣列MCA、和被與記憶體胞陣列MCA作連接之周邊電路PC。
[記憶體胞陣列MCA]
記憶體胞陣列MCA，係具備有複數之記憶體區塊MB。此些之複數之記憶體區塊MB，係如同圖3中所示一般，分別具備有複數之字串單元SU。此些之複數之字串單元SU，係分別具備有複數之記憶體字串MS。此些之複數之記憶體字串MS之其中一端，係分別經由位元線BL而被與周邊電路PC作連接。又，此些之複數之記憶體字串MS之另外一端，係分別經由共通之源極線SL而被與周邊電路PC作連接。
記憶體字串MS，係具備有在位元線BL以及源極線SL之間而被作了串聯連接之汲極側選擇電晶體STD、複數之記憶體胞MC、以及源極側選擇電晶體STS。以下，係會有將汲極側選擇電晶體STD以及源極側選擇電晶體STS單純稱作選擇電晶體(STD、STS)的情形。
本實施形態之記憶體胞MC，係為場效型之電晶體(記憶體電晶體)，並具備有作為通道區域而起作用之半導體層、包含電荷積蓄膜之閘極絕緣膜、以及閘極電極。記憶體胞MC之臨限值電壓，係因應於電荷積蓄膜中之電荷量而改變。記憶體胞MC，係記憶1位元或複數位元之資料。另外，在對應於1個的記憶體字串MS之複數之記憶體胞MC之閘極電極處，係分別被連接有字元線WL。此些之字元線WL，係分別被與1個的記憶體區塊MB中之全部的記憶體字串MS作共通連接。
選擇電晶體(STD、STS)，係為場效型之電晶體，並具備有作為通道區域而起作用之半導體層、閘極絕緣層、以及閘極電極。在選擇電晶體(STD、STS)之閘極電極處，係分別被連接有選擇閘極線(SGD、SGS)。汲極側選擇閘極線SGD，係與字串單元SU相對應地而被作設置，並被與1個的字串單元SU中之全部的記憶體字串MS作共通連接。源極側選擇閘極線SGS，係被與1個的記憶體區塊MB中之全部的記憶體字串MS作共通連接。
[周邊電路PC]
周邊電路PC，係如同圖2中所示一般，具備有行解碼器RD、感測放大器模組SAM、快取記憶體CM、電壓產生電路VG、序列器SQC。又，周邊電路PC，係具備有位址暫存器ADR、指令暫存器CMR、狀態暫存器STR。又，周邊電路PC，係具備有輸入輸出控制電路I/O、邏輯電路CTR、輸出緩衝OB。
行解碼器RD，例如，係具備有解碼電路以及開關電路。解碼電路，係將被保持在位址暫存器ADR中之行位址RA作解碼。開關電路，係因應於解碼電路之輸出訊號，來使對應於行位址RA之字元線WL以及選擇閘極線(SGD、SGS)與所對應之電壓供給線作導通。
感測放大器模組SAM，係如同圖4中所示一般，具備有與複數之位元線BL相對應之複數之感測放大器單元SAU。複數之感測放大器單元SAU，係分別具備有被與位元線BL作連接之感測放大器SA、被與感測放大器SA作連接之配線LBUS1、被與配線LBUS1作連接之閂鎖電路SDL、BDL、CDL、TDL、被與配線LBUS1作連接之預充電用之充電電晶體55(圖5)、被與配線LBUS1作連接之開關電晶體DSW1、DSW2。又，複數之感測放大器單元SAU，係分別具備有被與開關電晶體DSW2作連接之配線LBUS2、被與配線LBUS2作連接之閂鎖電路ADL、被與配線LBUS2作連接之預充電用之充電電晶體56(圖5)、被與配線LBUS2作連接之開關電晶體DSW3。又，在配線DBUS處，係被連接有預充電用之充電電晶體60。
配線LBUS1以及配線DBUS，係藉由開關電晶體DSW1而被可電性切離地作連接。亦即是，當開關電晶體DSW1為ON狀態時，配線LBUS1以及配線DBUS係被作電性導通，當開關電晶體DSW1為OFF狀態時，配線LBUS1以及配線DBUS係被作電性切離。
配線LBUS1以及配線LBUS2，係藉由開關電晶體DSW2而被可電性切離地作連接。亦即是，當開關電晶體DSW2為ON狀態時，配線LBUS1以及配線LBUS2係被作電性導通，當開關電晶體DSW2為OFF狀態時，配線LBUS1以及配線LBUS2係被作電性切離。
配線LBUS2以及配線DBUS，係藉由開關電晶體DSW3而被可電性切離地作連接。亦即是，當開關電晶體DSW3為ON狀態時，配線LBUS2以及配線DBUS係被作電性導通，當開關電晶體DSW3為OFF狀態時，配線LBUS2以及配線DBUS係被作電性切離。
感測放大器SA，係如同圖5中所示一般，具備有因應於在位元線BL處所流動之電流而將配線LBUS1之電荷作放電的感測電晶體31。感測電晶體31之源極電極，係被與接地電壓供給端子作連接。汲極電極，係經由開關電晶體32而被與配線LBUS1作連接。閘極電極，係經由感測節點SEN、放電電晶體33、節點COM、夾鉗電晶體34以及耐壓電晶體35，而被與位元線BL作連接。感測節點SEN，係經由充電電晶體36以及充電電晶體37而被與供給電壓V DD之電壓供給線作連接，並經由電容器38而被與內部控制訊號CLK作連接。節點COM，係經由充電電晶體39以及充電電晶體37而被與供給電壓V DD之電壓供給線作連接，並經由放電電晶體40而被與供給電壓V SRC之電壓供給線作連接。
感測電晶體31、開關電晶體32、放電電晶體33、夾鉗電晶體34、充電電晶體36、充電電晶體39以及放電電晶體40，例如，係為增強(enhancement)型之NMOS電晶體。耐壓電晶體35，例如，係為空乏型之NMOS電晶體。充電電晶體36，例如，係為PMOS電晶體。
開關電晶體32之閘極電極，係經由訊號線STB而被與序列器SQC作連接。放電電晶體33之閘極電極，係經由訊號線XXL而被與序列器SQC作連接。夾鉗電晶體34之閘極電極，係經由訊號線BLC而被與序列器SQC作連接。耐壓電晶體35之閘極電極，係經由訊號線BLS而被與序列器SQC作連接。充電電晶體36之閘極電極，係經由訊號線HLL而被與序列器SQC作連接。充電電晶體37之閘極電極，係被與閂鎖電路SDL之節點INV作連接。充電電晶體39之閘極電極，係經由訊號線BLX而被與序列器SQC作連接。放電電晶體40之閘極電極，係被與閂鎖電路SDL之節點INV作連接。
閂鎖電路SDL，係具備有節點LAT以及INV、和被與此些之節點LAT以及INV並聯地作連接之反向器41以及42、和被與節點LAT以及配線LBUS1作連接之開關電晶體43、和被與節點INV以及配線LBUS1作連接之開關電晶體44。開關電晶體43以及44，例如，係為NMOS電晶體。開關電晶體43之閘極電極，係經由訊號線STI而被與序列器SQC作連接。開關電晶體44之閘極電極，係經由訊號線STL而被與序列器SQC作連接。
閂鎖電路ADL、BDL、CDL、TDL，係與閂鎖電路SDL略相同地而被構成。然而，閂鎖電路SDL之節點LAT或者是節點INV雖係被與感測放大器SA作連接，但是閂鎖電路ADL、BDL、CDL、TDL中之對應於節點LAT或者是節點INV之構成，係並未被與感測放大器SA作連接。
開關電晶體DSW1，例如，係為增強型之NMOS電晶體。開關電晶體DSW1，係被連接於配線LBUS1以及配線DBUS之間。開關電晶體DSW1之閘極電極，係經由訊號線DBS1而被與序列器SQC作連接。
開關電晶體DSW2、DSW3，例如，係為增強型之NMOS電晶體。開關電晶體DSW2，係被連接於配線LBUS1以及配線LBUS2之間。開關電晶體DSW3，係被連接於配線LBUS2以及配線DBUS之間。開關電晶體DSW2、DSW3之閘極電極，係分別經由訊號線DBS2、DBS3而被與序列器SQC作連接。
如同在圖4中所例示一般，上述之訊號線STB、XXL、BLC、BLS、HLL、BLX，係分別在被包含於感測放大器模組SAM中之全部的感測放大器單元SAU之間而被作共通連接。又，上述之供給電壓V DD以及電壓V SRC之電壓供給線，係分別在被包含於感測放大器模組SAM中之全部的感測放大器單元SAU之間而被作共通連接。
又，閂鎖電路SDL之訊號線STI以及訊號線STL，係分別在被包含於感測放大器模組SAM中之全部的感測放大器單元SAU之間而被作共通連接。同樣的，閂鎖電路ADL、BDL、CDL、TDL中之對應於訊號線STI以及訊號線STL的訊號線ATI、ATL、BTI、BTL、CTI、CTL、TTI、TTL，係分別在被包含於感測放大器模組SAM中之全部的感測放大器單元SAU之間而被作共通連接。
又，上述之訊號線DBS1、DBS3，係分別因應於被包含於感測放大器模組SAM中之全部的感測放大器單元SAU而被作複數之設置，並對於全部的感測放大器單元SAU而被獨立地作連接。又，訊號線DBS2，係分別在被包含於感測放大器模組SAM中之全部的感測放大器單元SAU之間而被作共通連接。
快取記憶體CM(圖2)，係具備有複數之閂鎖電路XDL(圖5)。閂鎖電路XDL，係被與雙方向匯流排YIO(圖2以及圖5)作連接。閂鎖電路XDL，係將從輸入輸出控制電路I/O而經由雙方向匯流排YIO所送訊而來的寫入資料暫時性地作保持。又，閂鎖電路XDL，係將從閂鎖電路CDL或閂鎖電路ADL而經由配線LBUS1、DBUS或者是經由配線LBUS2、DBUS所送訊而來的讀出資料暫時性地作保持。
電壓產生電路VG(圖2)，例如，係具備有被與電源端子以及接地端子作了連接的電荷泵電路等之升壓電路、調整器(regulator)等之降壓電路、以及未圖示之複數之電壓供給線。又，上述升壓電路以及降壓電路，係分別被與電源電壓供給端子V CC、V SS作連接。電壓產生電路VG，係依循於從序列器SQC而來之內部控制訊號，而將電源電壓供給端子V CC-V SS間之電壓作升壓或降壓以產生在進行針對記憶體胞陣列MCA之讀出動作、寫入動作以及刪除動作時所被供給至位元線BL、源極線SL、閘極線WL以及選擇閘極線(SGD、SGS)處的複數種之動作電壓，並從複數之電壓供給線而同時作輸出。
序列器SQC，係將被保持於指令暫存器CMR處之指令資料CMD依序作解碼，來對於行解碼器RD、感測放大器模組SAM以及電壓產生電路VG輸出內部控制訊號。又，序列器SQC，係適宜將代表自身之狀態的狀態資料對於狀態暫存器STR作輸出。例如，在寫入動作或者是刪除動作之實行時。係將代表寫入動作或者是刪除動作是否正常地結束一事之資訊，作為狀態資料來輸出。又，序列器SQC，係將準備/繁忙訊號RB對於輸出緩衝OB作輸出。準備/繁忙訊號RB，係為用以將「是身為能夠受理從控制器晶粒CD而來之指令之準備(READY)狀態還是身為無法受理指令之繁忙(BUSY)狀態」一事對於控制器晶粒CD作通知之訊號。
輸入輸出控制電路I/O，係具備有資料訊號輸入輸出端子DQ0~DQ7、和雙態觸變(toggle)訊號輸入輸出端子DQS、/DQS、和複數之輸入電路、和複數之輸出電路、和移位暫存器、以及緩衝電路。
經由資料訊號輸入輸出端子DQ0~DQ7而被作了輸入的資料，係因應於從邏輯電路CTR而來之內部控制訊號，來從緩衝電路而被輸出至快閃記憶體CM、位址暫存器ADR或者是指令暫存器CMR處。又，經由資料訊號輸入輸出端子DQ0~DQ7而被作輸出的資料，係因應於從邏輯電路CTR而來之內部控制訊號，來從快閃記憶體CM或狀態暫存器STR而被輸入至緩衝電路處。
複數之輸入電路，例如，係包含有被與資料訊號輸入輸出端子DQ0~DQ7之任一者或者是被與雙態觸變訊號輸入輸出端子DQS、/DQS之雙方作了連接之比較器。複數之輸出電路，例如，係包含有被與資料訊號輸入輸出端子DQ0~DQ7之任一者或者是被與雙態觸變訊號輸入輸出端子DQS、/DQS之任一者作了連接之OCD(Off Chip Driver)電路。
邏輯電路CTR，係經由外部控制端子/CEn、CLE、ALE、/WE、/RE、RE來從記憶體晶粒CD而收訊外部控制訊號，並因應於此而對於輸入輸出控制電路I/O輸出內部控制訊號。輸出緩衝OB，係將從序列器SQC所輸出的準備/繁忙訊號RB經由外部輸出端子RBn來對於控制器晶粒CD作輸出。另外，外部輸出端子RBn之“H”狀態，係代表準備狀態，“L”狀態，係代表繁忙狀態。
接著，參考圖6以及圖7，針對本實施形態之半導體記憶裝置之構成例作說明。圖6，係為本實施形態之半導體記憶裝置之示意性的立體圖。圖7，係為對於圖6之一部分之構成作展示的示意性之擴大圖。另外，圖6以及圖7，係為對於示意性之構成作展示者，具體性之構成係可適宜作變更。另外，在圖6以及圖7中，係將一部分的構成省略。
如同圖6中所示一般，記憶體晶粒MD，係具備有半導體基板100、和被設置在半導體基板100上之電晶體層L TR、和被設置在電晶體層L TR之上方處的記憶體胞陣列層L MCA。
半導體基板100，例如係為包含有P型之雜質之單晶矽(Si)等之半導體基板。在半導體基板100之表面的一部分處，係被設置有包含磷(P)等之N型雜質之N型井。又，在N型井之表面的一部分處，係被設置有包含硼(B)等之P型雜質之P型井。又，在半導體基板100之表面之一部分處，係被設置有絕緣區域100I。
在電晶體層L TR處，係被設置有構成周邊電路PC之複數之電晶體Tr。電晶體Tr之源極區域、汲極區域以及通道區域，係被設置在半導體基板100之表面處。電晶體Tr之閘極電極gc，係被設置在電晶體層L TR中。在此些之複數之電晶體Tr之源極區域、汲極區域以及閘極電極gc處，係被設置有接點CS。此些之複數之接點CS，係經由電晶體層L TR中之配線D0、D1、D2，而被與其他之電晶體Tr、記憶體胞陣列層L MCA中之構成等作連接。
記憶體胞陣列層L MCA，係具備有在Y方向上而交互並排的複數之記憶體區塊BLK以及複數之區塊間構造ST。記憶體區塊BLK，係具備有在Z方向上而交互地並排的複數之導電層110以及複數之絕緣層101、和在Z方向上而延伸之複數之半導體柱120、和分別被設置在複數之導電層110以及複數之半導體柱120之間的複數之閘極絕緣膜130。
導電層110，係為於X方向上而延伸之略板狀之導電層，並在Z方向上作複數之並排。導電層110，例如，係亦可包含有氮化鈦(TiN)以及鎢(W)之層積膜等，亦可包含有包含磷(P)或硼(B)等的雜質之多晶矽等。
複數之導電層110之中之位置在最下層處之一或複數之導電層110，係作為源極側選擇閘極線SGS(圖3)以及被與此作了連接的複數之源極側選擇電晶體STS之閘極電極而起作用。又，位置在較此而更上方處之複數之導電層110，係作為字元線WL(圖3)以及被與其作了連接的複數之記憶體胞MC(圖3)之閘極電極而起作用。又，位置在較此而更上方處之一或複數之導電層110，係作為汲極側選擇閘極線SGD以及被與其作了連接的複數之汲極側選擇電晶體STD(圖3)之閘極電極而起作用。
在導電層110之下方，係被設置有導電層112。導電層112，係具備有被與半導體柱120之下端作了連接的半導體層113、和被與半導體層113之下面作了連接的導電層114。半導體層113，例如，係亦可包含有包含磷(P)或硼(B)等的雜質之多晶矽等。導電層114，例如，係亦可包含有鎢(W)等之金屬、鎢矽化物等之導電層或其他之導電層。又，在導電層112以及導電層110之間，係被設置有氧化矽(SiO 2)等之絕緣層101。
導電層112，係作為源極線SL(圖3)而起作用。源極線SL，例如，係針對在記憶體胞陣列MCA(圖3)中所包含之全部的記憶體區塊BLK而被共通地作設置。
半導體柱120，係在X方向以及Y方向上作複數之並排。半導體柱120，例如，係為無摻雜(non dope)之多晶矽(Si)等之半導體膜。半導體柱120，係具備有略圓筒狀之形狀，在中心部分處係被設置有氧化矽等之絕緣膜125。又，半導體柱120之外周面，係分別被導電層110所包圍。半導體柱120之下端部，係被與上述導電層112之半導體層113作連接。半導體柱120之上端部，係經由包含磷(P)等之N型雜質之雜質區域121以及接點Ch、Cb，而被與位元線BL作連接。半導體柱120，係分別作為在1個的記憶體字串MS(圖3)中所包含之複數之記憶體胞MC以及選擇電晶體STD、STS之通道區域而起作用。
閘極絕緣膜130，例如係如同圖7中所示一般，具備有被層積於半導體柱120以及導電層110之間之穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133。穿隧絕緣膜131以及阻隔絕緣膜133，例如，係為氧化矽等之絕緣膜。電荷積蓄膜132，例如，係為氮化矽(SiN)等之能夠積蓄電荷之膜。穿隧絕緣膜131、電荷積蓄膜132以及阻隔絕緣膜133，係具備有略圓筒狀之形狀，並沿著半導體柱120之外周面而在Z方向上延伸。
另外，在圖7中，雖係針對閘極絕緣膜130為具備有氮化矽等之電荷積蓄膜132之例來作了展示，但是，閘極絕緣膜130，例如，係亦可具備有包含N型或P型之雜質的多晶矽等之浮動閘極。
區塊間構造ST，例如係如同圖6中所示一般，於X方向以及Z方向上延伸。區塊間構造ST，例如係亦可包含氧化矽(SiO 2)等之絕緣層。又，區塊間構造ST，例如係亦可包含有在X方向以及Z方向上而延伸並且被與導電層112作連接之導電層、和被設置在此導電層之Y方向上之兩側面處的氧化矽(SiO 2)等之絕緣層。
[記憶體胞MC之臨限值電壓]
接著，參照圖8，針對記憶體胞MC之臨限值電壓作說明。圖8(a)，係為用以針對記憶體胞MC之臨限值電壓作說明之示意性的直方圖。橫軸係代表字元線WL之電壓，縱軸係代表記憶體胞MC之數量。圖8(b)，係為記憶體胞MC之臨限值電壓以及被記錄在記憶體胞MC中之資料之其中一例。
如同上述一般，記憶體胞陣列MCA，係具備有複數之記憶體胞MC。當對於此些之複數之記憶體胞MC而進行有寫入動作的情況時，此些之記憶體胞MC之臨限值電壓，係被控制為複數種的狀態。在圖8(a)中，係對於被控制為8種的狀態之記憶體胞MC之臨限值電壓之分布作展示。例如，被控制為A狀態之記憶體胞MC之臨限值電壓，係較圖8(a)之讀出電壓V CGAR而更大，並較讀出電壓V CGBR而更小。又，所有的記憶體胞MC之臨限值電壓，係均為較圖8(a)之讀出旁通電壓V READ而更小。
在本實施形態中，係藉由將記憶體胞MC調整為8種的狀態，而在各記憶體胞MC處記憶3位元之資料。
例如，Er狀態，係對應於最低的臨限值電壓(刪除狀態之記憶體胞MC之臨限值電壓)。在對應於Er狀態之記憶體胞MC處，例如，係被分配有資料“111”。
又，A狀態，係對應於較與上述Er狀態相對應的臨限值電壓而更高之臨限值電壓。在對應於A狀態之記憶體胞MC處，例如，係被分配有資料“110”。
又，B狀態，係對應於較與上述A狀態相對應的臨限值電壓而更高之臨限值電壓。在對應於B狀態之記憶體胞MC處，例如，係被分配有資料“100”。
以下，同樣的，圖中之C狀態~G狀態，係對應於較與B狀態~F狀態相對應的臨限值電壓而更高之臨限值電壓。在對應於此些之分布的記憶體胞MC處，例如，係被分配有資料“000”、“010”、“011”、“001”、“101”。
另外，在如同圖8(b)中所例示一般之分配的情況時，下位位元之資料，係能夠藉由2個的讀出電壓V CGAR、V CGER來作判別，中位位元之資料，係能夠藉由3個的讀出電壓V CGBR、V CGDR、V CGFR來作判別，上位位元之資料，係能夠藉由2個的讀出電壓V CGCR、V CGGR來作判別。係會有將此種資料分配稱作2-3-2編碼的情況。
另外，記錄在記憶體胞MC中之資料之位元數、狀態之數量、針對各狀態之資料之分配等，係可適宜作變更。
[讀出動作]
接著，針對本實施形態之半導體記憶裝置之讀出動作進行說明。
圖9，係為用以對於讀出動作作說明之示意性的剖面圖。另外，在以下之說明中，係針對「各記憶體胞MC為記憶複數位元之資料，在進行讀出動作時係被使用有複數種類之讀出電壓」之例來進行說明。
另外，在以下之說明中，係會有將正成為動作之對象的字元線WL稱作選擇字元線WL S並將其以外之字元線WL稱作非選擇字元線WL U的情況。又，在以下之說明中，係針對對於「在正成為動作之對象的字串單元SU中所包含之複數之記憶體胞MC之中之被與選擇字元線WL S作了連接者(以下，係會有稱作「選擇記憶體胞MC」的情況)」而實行讀出動作之例作說明。又，在以下之說明中，係會有將此種之包含有複數之選擇記憶體胞MC之構成，稱作選擇頁面PG的情況。
在讀出動作中，例如，係對於位元線BL供給電壓V DD。例如，係在圖5之閂鎖電路SDL處而將“H”作閂鎖，並將訊號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、H、H”。藉由此，在位元線BL以及感測節點SEN處係被供給有電壓V DD。又，係對於源極線SL而供給電壓V SRC。電壓V SRC，係可較接地電壓V SS而更大，亦可與接地電壓V SS相等。電壓V DD，係較電壓V SRC而更大。
又，在讀出動作中，係對於汲極側選擇閘極線SGD供給電壓V SG。電壓V SG，係較電壓V DD而更大。又，電壓V SG與電壓V DD之間之電壓差，係較當使汲極側選擇電晶體STD作為NMOS電晶體來起作用時的臨限值電壓而更大。故而，在汲極側選擇電晶體STD之通道區域處，係被形成有電子之通道，電壓V DD係被作傳輸。
又，在讀出動作中，係對於源極側選擇閘極線SGS、SGSb供給電壓V SG。電壓V SG，係較電壓V SRC而更大。又，電壓V SG與電壓V SRC之間之電壓差，係較當使源極側選擇電晶體STS、STSb作為NMOS電晶體來起作用時的臨限值電壓而更大。故而，在源極側選擇電晶體STS、STSb之通道區域處，係被形成有電子之通道，電壓V SRC係被作傳輸。
又，在讀出動作中，係對於非選擇字元線WL U而供給讀出旁通電壓V READ。讀出旁通電壓V READ，係較電壓V DD、V SRC而更大。又，讀出旁通電壓V READ與電壓V DD、V SRC之間之電壓差，係無關於被記錄在記憶體胞MC中之資料地，而均為較當使記憶體胞MC作為NMOS電晶體來起作用時的臨限值電壓而更大。故而，在非選擇記憶體胞MC之通道區域處，係被形成有電子之通道，電壓V DD、V SRC係被傳輸至選擇記憶體胞MC處。
又，在讀出動作中，係對於選擇字元線WL S而供給讀出電壓V CGR。讀出電壓V CGR，係較讀出旁通電壓V READ而更小。讀出電壓V CGR，係為參照圖8所作了說明的讀出電壓V CGAR~V CGGR之其中一者。讀出電壓V CGR與電壓V SRC之間之電壓差，係較被記錄有一部分之資料的記憶體胞MC之臨限值電壓而更大。故而，被記錄有一部分之資料的記憶體胞MC，係成為ON狀態。故而，在被與此種記憶體胞MC作了連接之位元線BL處，電流係流動。另一方面，讀出電壓V CGR與電壓V SRC之間之電壓差，係較被記錄有一部分之資料的記憶體胞MC之臨限值電壓而更小。故而，被記錄有一部分之資料的記憶體胞MC，係成為OFF狀態。故而，在被與此種記憶體胞MC作了連接之位元線BL處，電流係並不會流動。
又，在讀出動作中，係藉由感測放大器SA (圖5)，來檢測出在位元線BL處是否流動有電流，並藉由此來檢測出記憶體胞MC之ON狀態/OFF狀態。以下，將此種動作稱作「感測動作」。在感測動作中，例如，在對於位元線BL(圖3)而供給有電壓V DD之狀態下，係將訊號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、H、H、H、L、L”。藉由此，係使感測放大器SA(圖5)之感測節點SEN與位元線BL作導通。又，在經過一定期間之後，係將訊號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、L”。藉由此，係將感測放大器SA(圖5)之感測節點SEN從位元線BL而作電性切離。在感測動作之實行後，感測電晶體31係與配線LBUS1(圖5)作導通，配線LBUS1之電荷係被放電或者是被作維持。又，感測放大器單元SAU內之其中一者之閂鎖電路係與配線LBUS1作導通，藉由此閂鎖電路，配線LBUS1之資料係被作閂鎖。
又，在讀出動作中，因應於需要，係對於代表上述記憶體胞MC之狀態之資料而被實行有AND、OR等之演算處理，藉由此，被記錄在記憶體胞MC中之資料係被作算出。又，此資料，係經由配線LBUS1(圖5)、開關電晶體DSW1、或者是開關電晶體DSW2、DSW3以及配線LBUS2、還有配線DBUS，而被傳輸至快取記憶體CM(圖2)內之閂鎖電路XDL(圖5)處。
[快取讀取]
本實施形態之半導體記憶裝置，係構成為除了通常之讀出動作以外，亦能夠實行快取讀取。快取讀取，基本上，係與通常之讀出動作相同地而被實行。但是，如同參照圖11而於後再述一般，通常之讀出動作之實行中，外部輸出端子RBn係成為"L"狀態。另一方面，在快取讀取之實行中，基本上，外部輸出端子RBn係成為"H"狀態。
[硬位元讀取以及軟位元讀取]
圖10，係為用以對於硬位元讀取以及軟位元讀取作說明之示意性之圖。如同參照圖8所作了說明一般地，在讀出動作中，藉由將讀出電壓V GCR(讀出電壓V CGAR~V CGGR之其中一者)供給至選擇字元線WL S處，記憶體胞MC之ON狀態/OFF狀態之檢測係被進行。讀出電壓V CGR，係被設定於將記憶體胞MC之臨限值電壓之分布作區分的邊界處。
然而，記憶體胞MC之臨限值電壓之分布，係會有並未被正確地區分的情況。如同在圖10中所示一般，實際之臨限值電壓之分布(藉由圖10之點線所示之分布)，係會有較理想性之臨限值電壓之分布(藉由圖10之實線所示之分布)而更作了特定電壓值之偏移的情況。又，實際的臨限值電壓之分布之寬幅係較理想性之臨限值電壓之分布之寬幅而更廣，而會有實際之臨限值電壓之分布為與相鄰之臨限值電壓之分布相互重疊的情況。於此情況，在一部分的記憶體胞MC處，係會有讀出與被作了寫入的資料相異之資料之虞。
因此，在讀出動作中，為了提升錯誤訂正之精確度，係進行有硬位元讀取以及軟位元讀取。係會有將藉由硬位元讀取所讀出之資料稱作「讀出資料HB」的情況。所謂「讀出資料HB」，例如，係為藉由「字元線WL之施加電壓準位為標準準位」所得到之資料。又，係會有將藉由軟位元讀取所讀出之資料稱作「讀出資料SB」的情況。所謂「讀出資料SB」，例如，係為藉由「將字元線WL之施加電壓準位作改變」等所得到之「讀出資料之精確度驗證用之資料」。
在硬位元讀取中，係使用被設定於將臨限值電壓之分布作區分的邊界處之1種類的讀出電壓，來進行讀出動作，並判定記憶體胞MC之臨限值電壓是否為較讀出電壓而更高。亦即是，硬位元讀取，係與通常之讀出動作(通常讀取)相同。
在軟位元讀取中，係藉由與硬位元讀取相異之條件來進行讀出動作。控制器晶粒CD，係基於硬位元讀取以及軟位元讀取之讀出資料，來將存在有錯誤的可能性之位元抽出，並進行錯誤訂正。
在本實施形態中，硬位元讀取，係對於選擇字元線WL S而施加某一讀出電壓(圖10之記載為「V HB」之電壓)，並進行特定時間之感測動作。又，軟位元讀取，係對於選擇字元線WL S而施加與硬位元讀取的情況時相同之讀出電壓(「V HB」)，並進行相異時間之感測動作。更具體而言，在軟位元讀取中，係將在緊接於此之前所被實行了的硬位元讀取中而對於選擇字元線WL S所施加之讀出電壓(「V HB」)作保持，並使感測動作之時間(感測時間)被作變更。
藉由將感測時間增長，由於在感測動作中從感測節點SEN(圖5)而來之放電量係變多，因此，記憶體胞MC係成為容易被判定為係為ON。此係等價性地相當於「將施加於選擇字元線WL S處之電壓增高」。又，藉由將感測時間縮短，由於在感測動作中從感測節點SEN(圖5)而來之放電量係變少，因此，記憶體胞MC係成為容易被判定為係為OFF。此係等價性地相當於「將施加於選擇字元線WL S處之電壓降低」。亦即是，藉由對於感測動作進行調整，係可得到如同將施加於選擇字元線WL S處之讀出電壓虛擬性地作了變更一般之效果。
亦即是，實施形態之軟位元讀取，係能夠並不將硬位元讀取之讀出電壓直接性地作變更地，而虛擬性地得到與藉由相異之讀出電壓來進行讀出動作的情況時相同之結果。具體而言，藉由將感測放大器SA之感測時間縮短，係得到與藉由較標準之讀出電壓而更低之讀出電壓(圖10之記載為「V SB-」之電壓)來進行讀出動作的情況時相同之結果。又，藉由將感測放大器SA之感測時間增長，係得到與藉由較標準之讀出電壓而更高之讀出電壓(圖10之記載為「V SB+」之電壓)來進行讀出動作的情況時相同之結果。
另外，在軟位元讀取中，係亦可對於選擇字元線WL S而施加與硬位元讀取之讀出電壓相異的讀出電壓。於此情況，硬位元讀取與軟位元讀取之感測時間，係亦可為相同。又，在硬位元讀取以及軟位元讀取中，係亦可使讀出電壓以及感測時間之雙方均互為相異。
[感測放大器模組SAM之動作]
接著，參考圖11~圖24，針對感測放大器模組SAM之動作進行說明。
圖11，係為對於感測放大器模組SAM之動作之時序作展示的圖表(diagram)。圖12~圖24，係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。
另外，在本實施形態之讀出動作中，係如同在圖11中所示一般，對應於記憶體胞MC之各狀態，而被實行有與硬位元讀取(圖10之電壓V HB)以及正側之軟位元讀取(圖10之電壓V SB+)相對應之2次的感測動作。又，如同參照圖4以及圖5所作了說明一般，在配線LBUS1處係被連接有感測放大器SA，但是，在圖12~圖24中係將感測放大器SA作省略。又，在以下之說明中，係針對依循於圖8(b)之2-3-2編碼來使資料被作分配的例子而進行說明。
又，在以下之說明中，係會有將被輸入至8個的資料訊號輸入輸出端子DQ0~DQ7處之8位元之資料使用2個位數之16進位數來作表現的情況。例如，當在8個的資料訊號輸入輸出端子DQ0~DQ7處被輸入有“0，0，0，0，0，0，0，0”的情況時，係會有將此資料表現為資料00h等的情況。又，當被輸入有“1，1，1，1，1，1，1，1”的情況時，係會有將此資料表現為資料FFh等的情況。
若是讀出動作被開始，則控制器晶粒CD，係將下達讀出動作之指示的指令組(以下，係會有稱作讀出動作用之讀取指令的情況)，經由資料訊號輸入輸出端子DQ0~DQ7來輸出至記憶體晶粒MD處。讀出動作用之讀取指令，係如同在圖11中所示一般，包含有資料00h、ADD、30h。
資料00h，係為被輸入至指令暫存器CMR處之指令資料CMD。此資料00h，係在讀出動作之開始時被作輸入。資料ADD，係為被輸入至位址暫存器ADR處之資料。此資料ADD，係包含有列位址CA以及行位址RA。資料ADD，例如，係亦可將8位元之資料作5個循環~6個循環之量的包含。資料30h，係為被輸入至指令暫存器CMR處之指令資料CMD。此資料30h，係為代表「讀出動作用之指令組之輸入為結束」一事的資料。
序列器SQC，係因應於讀出動作用之讀取指令之輸入，而將外部輸出端子RBn從"H"狀態而控制為"L"狀態。伴隨於此，對於記憶體晶粒MD之存取係被禁止。又，在記憶體晶粒MD處，讀出動作係被實行。
圖11中之“True busy”，係代表「對於感測放大器模組SAM之存取為被禁止」之狀態或者是代表「對於記憶體胞陣列MCA而正在實行寫入動作、讀出動作、刪除動作等」之狀態。在感測放大器模組SAM處，於讀出動作被作了開始的時間點處，“True busy”係從“H”狀態而成為“L”狀態。圖11中之“tR”，係代表正被實行有讀出動作之期間。
如同圖11中所示一般，在讀出動作中，序列器SQC，係對於選擇字元線WL S而供給讀出旁通電壓V READ。
又，序列器SQC，係對於選擇字元線WL S而供給讀出電壓V CGER。藉由此，對應於圖8(a)之Er狀態~D狀態之記憶體胞MC係成為ON狀態，對應於E狀態~G狀態之記憶體胞MC係成為OFF狀態。又，序列器SQC，係將位元線BL作充電。又，序列器SQC，係藉由對於預充電用之充電電晶體55(圖5)進行控制，而將配線LBUS1作充電。此時，開關電晶體DSW1、DSW2、DSW3，係均為OFF狀態。
又，序列器SQC，係實行對應於硬位元讀取之感測動作(圖11中之“sense ER(HB)”)。於此，如同上述一般，硬位元讀取之讀出電壓V CGER(圖10之電壓V HB)，係與通常之讀出動作之讀出電壓V CGER(圖8)相同。故而，在對應於硬位元讀取之感測動作中，被供給至選擇字元線WL S處之讀出電壓V CGER以及感測時間，係被設定為與在通常之讀出動作中之讀出電壓V CGER以及感測時間相同之大小。藉由對應於硬位元讀取之感測動作之實行，感測放大器SA，係取得對應於讀出電壓V CGER之讀出資料(讀出資料HB(ER))。
圖12，係對於在圖11之時序t1處的讀出資料HB(ER)之流動作展示。如同在圖12中所示一般，藉由感測動作而被取得的讀出資料HB(ER)，係經由配線LBUS1而被傳輸至閂鎖電路CDL處。閂鎖電路CDL，係將讀出資料HB(ER)作保持。
又，序列器SQC，係實行對應於軟位元讀取之感測動作(圖11中之“sense ER(SB+)”)。在軟位元讀取中，係虛擬性地或者是直接性地，而施加與硬位元讀取之讀出電壓V CGER(圖10之電壓V HB)相異的電壓。在圖11之例中，係對於選擇字元線WL S而供給電壓V HB，並且將在軟位元讀取中之感測時間設為較在硬位元讀取中之感測時間而更長。藉由此，來將感測節點SEN(圖5)之放電時間增長，而能夠實質地得到與「對於選擇字元線WL S而供給電壓V SB+」一事相同之效果。藉由對應於軟位元讀取之感測動作之實行，感測放大器SA，係取得對應於讀出電壓V CGER之讀出資料(讀出資料SB(ER))。
圖13，係對於在圖11之時序t2處的讀出資料SB(ER)之流動作展示。如同在圖13中所示一般，藉由感測動作而被取得的讀出資料SB(ER)，係經由配線LBUS1而被傳輸至閂鎖電路BDL處。閂鎖電路BDL，係將讀出資料SB(ER)作保持。
接著，序列器SQC，係對於選擇字元線WL S而供給讀出電壓V CGAR。藉由此，對應於圖8(a)之Er狀態之記憶體胞MC係成為ON狀態，對應於A狀態~G狀態之記憶體胞MC係成為OFF狀態。
又，序列器SQC，係實行對應於硬位元讀取之感測動作(圖11中之“sense AR(HB)”)。藉由此，感測放大器SA，係取得對應於讀出電壓V CGAR之讀出資料(讀出資料HB(AR))。
圖14，係對於在圖11之時序t3處的讀出資料HB(AR)之流動作展示。如同在圖14中所示一般，藉由感測動作而被取得的讀出資料HB(AR)，係被傳輸至配線LBUS1處。此時，在閂鎖電路CDL處，係被保持有讀出資料HB(ER)。感測放大器SA，係對於讀出資料HB(ER)與讀出資料HB(AR)而進行特定之邏輯演算。閂鎖電路CDL，係將此邏輯演算之結果HB(ER/AR)作保持。此邏輯演算之結果HB(ER/AR)，係身為下位位元(下位頁面)之讀出資料HB[LP]。
又，序列器SQC，係實行對應於軟位元讀取之感測動作(圖11中之“sense AR(SB+)”)。藉由此，感測放大器SA，係取得對應於讀出電壓V CGAR之讀出資料(讀出資料SB(AR))。
圖15，係對於在圖11之時序t4處的讀出資料SB(AR)之流動作展示。如同在圖15中所示一般，藉由感測動作而被取得的讀出資料SB(AR)，係被傳輸至配線LBUS1處。此時，在閂鎖電路BDL處，係被保持有讀出資料SB(ER)。感測放大器SA，係對於讀出資料SB(ER)與讀出資料SB(AR)而進行特定之邏輯演算。閂鎖電路BDL，係將此邏輯演算之結果SB(ER/AR)作保持。此邏輯演算之結果SB(ER/AR)，係身為下位位元(下位頁面)之讀出資料SB[LP]。
序列器SQC，係對於選擇字元線WL S而供給讀出旁通電壓V READ。
圖16，係對於在圖11之時序t5處的讀出資料HB[LP]之流動作展示。在時序t5之前，序列器SQC，係藉由對於預充電用之充電電晶體60(圖5)進行控制，而將配線DBUS作充電。又，序列器SQC，係將開關電晶體DSW1控制為ON狀態，並將開關電晶體DSW2、DSW3控制為OFF狀態。如同在圖16中所示一般，讀出資料HB[LP]，係經由配線LBUS1、DBUS而被從閂鎖電路CDL來傳輸至閂鎖電路XDL處。閂鎖電路XDL，係將讀出資料HB[LP]作保持。
圖17，係對於在圖11之時序t6處的讀出資料SB[LP]之流動作展示。在時序t6之前，序列器SQC，係藉由對於預充電用之充電電晶體56(圖5)進行控制，而將配線LBUS2作充電。又，序列器SQC，係將開關電晶體DSW1控制為OFF狀態，並將開關電晶體DSW2控制為ON狀態，並且將DSW3控制為OFF狀態。如同在圖17中所示一般，讀出資料SB[LP]，係經由配線LBUS1、LBUS2而被從閂鎖電路BDL來傳輸至閂鎖電路ADL處。閂鎖電路XDL，係將讀出資料HB[LP]作保持。
另外，在圖11所示之例中，於時序t3處，讀出資料HB[LP]係被保持於閂鎖電路CDL處，於時序t4處，讀出資料SB[LP]係被保持於閂鎖電路BDL處，之後，在時序t5處，被保持於閂鎖電路CDL處之讀出資料HB[LP]係被傳輸至閂鎖電路XDL處。然而，係亦可在「於時序t4處，讀出資料SB[LP]係被保持於閂鎖電路BDL處」之前，而使被保持於閂鎖電路CDL處之讀出資料HB[LP]被傳輸至閂鎖電路XDL處。
之後，序列器SQC，係對於選擇字元線WL S而供給接地電壓V SS。
接著，記憶體晶粒MD，係將外部輸出端子RBn從“L”狀態(繁忙狀態)而控制為“H”狀態(準備狀態)。
在圖11之例中，在外部輸出端子RBn從"L"狀態而成為了"H"狀態之後，控制器晶粒CD，係將下達快取讀取之指示的指令組(以下，係會有稱作快取讀取用之讀取指令的情況)，經由資料訊號輸入輸出端子DQ0~DQ7來輸出至記憶體晶粒MD處。快取讀取用之讀取指令，係如同在圖11中所示一般，包含有資料00h、ADD、31h。
資料00h以及資料ADD，係為與讀取指令之資料00h以及資料ADD相同之資料。資料31h，係為被輸入至指令暫存器CMR處之指令資料CMD。此資料31h，係為代表「快取讀取用之指令組之輸入為結束」一事的資料。
序列器SQC，係因應於快取讀取用之指令組之輸入，而將外部輸出端子RBn從"H"狀態而控制為"L"狀態。藉由此，對於記憶體晶粒MD之存取係被禁止。又，在記憶體晶粒MD處，快取讀取係被實行。此時，圖11中之“True busy”亦係從“H”狀態而成為“L”狀態。
於此，在通常的讀出動作中，下達通常之讀出動作之指示的指令組係被受理，外部輸出端子RBn係從“H”狀態而成為“L”狀態，之後，當被保持於感測放大器SA內之閂鎖電路BDL、CDL處的讀出資料被傳輸至了閂鎖電路ADL、XDL處時，外部輸出端子RBn係被從“L”狀態而控制為“H”狀態。亦即是，在通常之讀出動作中，外部輸出端子RBn之狀態，係與圖11中之“True busy”相互一致。另一方面，在快取讀取中，下達快取讀取之指示的指令組係被受理，外部輸出端子RBn係從“H”狀態而成為“L”狀態，之後，在較「被保持於感測放大器SA內之閂鎖電路BDL、CDL處的讀出資料被傳輸至閂鎖電路ADL、XDL處」而更之前，外部輸出端子RBn便被從“L”狀態而控制為“H”狀態。亦即是，在快取讀取中，外部輸出端子RBn之狀態，係與圖11中之“True busy”並不一致。更具體而言，在快取讀取中，在藉由記憶體晶粒MD而受理了下達快取讀取之指示的指令組之後，外部輸出端子RBn係暫時性地從“H”狀態而成為“L”狀態，並立即再度回復為“H”狀態。當進而作為後續之動作而受理下達快取讀取之指示的指令組，而快取讀取動作為連續進行的情況時，係成為在完成了之前的快取讀取動作之後，再開始接下來的快取讀取動作。於此情況，在下達第2個的快取讀取之指示的指令組被受理之後，外部輸出端子RBn係從“H”狀態而成為“L”狀態，並在第2個的快取讀取動作被開始之後，回復為“H”狀態。
在圖11之例中，在記憶體晶粒MD為了展現「受理了下達快取讀取之指示的指令組」一事而使外部輸出端子RBn以"H"狀態、"L"狀態、"H"狀態之順序來作了變化之後，控制器晶粒CD，係將下達資料送出(data out)之指示的指令組(以下，係會有稱作資料送出指令的情況)，經由資料訊號輸入輸出端子DQ0~DQ7來輸出至記憶體晶粒MD處。資料送出指令，係如同在圖11中所示一般，包含有資料05h、ADD、E0h。
資料05h，係為被輸入至指令暫存器CMR處之指令資料CMD。此資料05h，係在資料送出之開始時被作輸入。資料ADD，係為與讀取指令之資料ADD相同之資料。資料E0h，係為被輸入至指令暫存器CMR處之指令資料CMD。此資料E0h，係為代表「資料送出指令之輸入為結束」一事的資料。
圖18，係對於在圖11之時序t7處的讀出資料之流動作展示。如同在圖18中所示一般，序列器SQC，係將所有的開關電晶體DSW1、DSW2、DSW3控制為OFF狀態。在圖11之例中，當資料送出指令被作輸入時，感測放大器SA內之閂鎖電路間的資料傳輸等係並不會被進行。但是，係亦能夠與資料送出指令之輸入並行地，而進行感測放大器SA內之閂鎖電路間的資料傳輸等。
圖19，係對於在圖11之時序t8處的讀出資料HB[LP]之流動作展示。如同在圖19中所示一般，序列器SQC，係因應於資料送出指令之輸入，而將正被保持於閂鎖電路XDL處之讀出資料HB[LP]，經由雙方向匯流排YIO、輸入輸出控制電路I/O以及資料訊號輸入輸出端子DQ0~DQ7來輸出至控制器晶粒CD處。
與「正被保持於閂鎖電路XDL處之讀出資料HB[LP]之對於控制器晶粒CD之輸出」並行地，如同圖11中所示一般，在讀出動作中，序列器SQC，係對於選擇字元線WL S而供給讀出旁通電壓V READ。
序列器SQC，係對於選擇字元線WL S而供給讀出電壓V CGFR。藉由此，對應於圖8(a)之Er狀態~E狀態之記憶體胞MC係成為ON狀態，對應於F狀態~G狀態之記憶體胞MC係成為OFF狀態。又，序列器SQC，係將位元線BL作充電。又，序列器SQC，係藉由對於預充電用之充電電晶體55(圖5)進行控制，而將配線LBUS1作充電。此時，開關電晶體DSW1、DSW2、DSW3，係均為OFF狀態。
又，序列器SQC，係實行對應於硬位元讀取之感測動作(圖11中之“sense FR(HB)”)。藉由此，感測放大器SA，係取得對應於讀出電壓V CGFR之讀出資料(讀出資料HB(FR))。
圖20，係對於在圖11之時序t9處的讀出資料HB(FR)之流動作展示。如同在圖20中所示一般，藉由感測動作而被取得的讀出資料HB(FR)，係經由配線LBUS1而被傳輸至閂鎖電路CDL處。閂鎖電路CDL，係將讀出資料HB(FR)作保持。
又，序列器SQC，係實行對應於軟位元讀取之感測動作(圖11中之“sense FR(SB+)”)。藉由此，感測放大器SA，係取得對應於讀出電壓V CGFR之讀出資料(讀出資料SB(FR))。
圖21，係對於在圖11之時序t10處的讀出資料SB(FR)之流動作展示。如同在圖21中所示一般，藉由感測動作而被取得的讀出資料SB(FR)，係經由配線LBUS1而被傳輸至閂鎖電路BDL處。閂鎖電路BDL，係將讀出資料SB(FR)作保持。
接著，序列器SQC，係對於選擇字元線WL S而供給讀出電壓V CGDR。藉由此，對應於圖8(a)之Er狀態~C狀態之記憶體胞MC係成為ON狀態，對應於D狀態~G狀態之記憶體胞MC係成為OFF狀態。
在圖11之例中，若是資料送出結束，則控制器晶粒CD，係將下達讀出資料之傳輸之指示的指令組(以下，係會有稱作傳輸指令的情況)，經由資料訊號輸入輸出端子DQ0~DQ7來輸出至記憶體晶粒MD處。傳輸指令，係如同在圖11中所示一般，為資料XXh之指令。
另外，構成資料XXh之8位元之資料，係分別可為“0”亦可為“1”。又，在構成資料XXh之8位元之資料之中，第1位元~第4位元之資料與第5位元~第8位元之資料，係可為相互一致，亦可為相異。
圖22，係對於在圖11之時序t11處的讀出資料SB[LP]之流動作展示。如同在圖22中所示一般，序列器SQC，係因應於傳輸指令之輸入，而將開關電晶體DSW1、DSW2控制為OFF狀態，並將開關電晶體DSW3控制為ON狀態。又，序列器SQC，係將外部輸出端子RBn從"H"狀態而控制為"L"狀態。之後，序列器SQC，係將被保持於閂鎖電路ADL處之讀出資料SB[LP]，經由配線LBUS2、DBUS而傳輸至閂鎖電路XDL處。閂鎖電路XDL，係將讀出資料SB[LP]作保持。
與「從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸」並行地，在圖11之時序t11處，序列器SQC，係實行對應於硬位元讀取之感測動作(圖11中之“sense DR(HB)”)。藉由此，感測放大器SA，係取得對應於讀出電壓V CGDR之讀出資料(讀出資料HB(DR))。
在本實施形態中，配線LBUS1以及配線LBUS2，係因應於開關電晶體DSW2之ON狀態或OFF狀態，而被作電性連接或者是電性分離。又，配線LBUS2以及配線DBUS，係因應於開關電晶體DSW3之ON狀態或OFF狀態，而被作電性連接或者是電性分離。又，配線LBUS2，係被與閂鎖電路ADL作連接。故而，感測放大器模組SAM，係就算是在對應於硬位元讀取或者是軟位元讀取的感測動作、讀出資料之對於閂鎖電路CDL、BDL之傳輸動作等之實行中，也能夠並行地實行「在此之前而被儲存在閂鎖電路ADL中之讀出資料的對於閂鎖電路XDL之傳輸動作」。
圖23，係對於在圖11之時序t12處的讀出資料HB(DR)之流動作展示。序列器SQC，若是從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸結束，則係將所有的開關電晶體DSW1、DSW2、DSW3控制為OFF狀態。記憶體晶粒MD，若是從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸結束，則係將外部輸出端子RBn從"L"狀態而控制為"H"狀態。
如同在圖23中所示一般，藉由感測動作而被取得的讀出資料HB(DR)，係被傳輸至配線LBUS1處。此時，在閂鎖電路CDL處，係被保持有讀出資料HB(FR)。感測放大器SA，係對於讀出資料HB(FR)與讀出資料HB(DR)而進行特定之邏輯演算。閂鎖電路CDL，係將此邏輯演算之結果HB(FR/DR)作保持。
又，序列器SQC，係實行對應於軟位元讀取之感測動作(圖11中之“sense DR(SB+)”)。藉由此，感測放大器SA，係取得對應於讀出電壓V CGDR之讀出資料(讀出資料SB(DR))。
圖24，係對於在圖11之時序t13、t14處的讀出資料SB(DR)、SB[LP]之流動作展示。在時序t13處，如同在圖24中所示一般，藉由感測動作而被取得的讀出資料SB(DR)，係被傳輸至配線LBUS1處。此時，在閂鎖電路BDL處，係被保持有讀出資料SB(FR)。感測放大器SA，係對於讀出資料SB(FR)與讀出資料SB(DR)而進行特定之邏輯演算。閂鎖電路BDL，係將此邏輯演算之結果SB(FR/DR)作保持。
在圖11之例中，在傳輸動作結束之後，控制器晶粒CD，係將資料送出指令，經由資料訊號輸入輸出端子DQ0~DQ7來輸出至記憶體晶粒MD處。
在時序t14處，如同在圖24中所示一般，序列器SQC，係因應於資料送出指令之輸入，而將正被保持於閂鎖電路XDL處之讀出資料SB[LP]，經由雙方向匯流排YIO、輸入輸出控制電路I/O以及資料訊號輸入輸出端子DQ0~DQ7來輸出至控制器晶粒CD處。
控制器晶粒CD，係針對從記憶體晶粒MD所輸出之資料，而進行位元錯誤檢測/訂正等，之後，傳輸至主機電腦20(圖1)處。
接著，序列器SQC，係對於選擇字元線WL S而供給讀出電壓V CGBR。又，序列器SQC，係實行對應於硬位元讀取之感測動作(圖11中之“sense BR(HB)”)。在時序t15處，藉由感測動作而被取得的讀出資料HB(BR)，係被傳輸至配線LBUS1處。此時，在閂鎖電路CDL處，係被保持有讀出資料HB(FR/DR)。感測放大器SA，係對於讀出資料HB(FR/DR)與讀出資料HB(BR)而進行特定之邏輯演算。閂鎖電路CDL，係將此邏輯演算之結果HB(FR/DR/ BR)作保持。此邏輯演算之結果HB(FR/DR/BR)，係身為中位位元(中位頁面)之讀出資料HB[MP]。
又，序列器SQC，係實行對應於軟位元讀取之感測動作(圖11中之“sense BR(SB+)”)。在時序t16處，藉由感測動作而被取得的讀出資料SB(BR)，係被傳輸至配線LBUS1處。此時，在閂鎖電路BDL處，係被保持有讀出資料SB(FR/DR)。感測放大器SA，係對於讀出資料SB(FR/ DR)與讀出資料SB(BR)而進行特定之邏輯演算。閂鎖電路BDL，係將此邏輯演算之結果SB(FR/DR/BR)作保持。此邏輯演算之結果SB(FR/DR/BR)，係身為中位位元(中位頁面)之讀出資料SB[MP]。
之後，讀出資料HB[MP]，係經由配線LBUS1、DBUS而被傳輸至閂鎖電路XDL處。被保持於閂鎖電路XDL處之讀出資料HB[MP]，係因應於資料送出指令之輸入，而經由雙方向匯流排YIO來被作資料送出。又，讀出資料SB[MP]，係經由配線LBUS1、LBUS2而被傳輸至閂鎖電路ADL處，並經由配線LBUS2、DBUS而被傳輸至閂鎖電路XDL處。被保持於閂鎖電路XDL處之讀出資料SB[MP]，係因應於資料送出指令之輸入，而經由雙方向匯流排YIO來被作資料送出。
另外，在圖11~圖24之例中，雖係針對下位位元以及中位位元之讀出動作而作了例示，但是，係亦能夠實行上位位元之讀出動作。上位位元之讀出動作，基本上，係與下位位元以及中位位元之讀出動作相同地而被進行。但是，在上位位元之讀出動作中，首先，讀出電壓V CGGR係被供給至選擇字元線WL S處，對應於硬位元讀取以及軟位元讀取之感測動作係被進行。之後，藉由感測動作而被取得的讀出資料之傳輸係被進行。接著，讀出電壓V CGCR係被供給至選擇字元線WL S處，對應於硬位元讀取以及軟位元讀取之感測動作係被進行。之後，藉由感測動作而被取得的讀出資料之傳輸係被進行。
[比較例]
接著，參考圖25以及圖26，針對比較例之感測放大器模組SAM之動作進行說明。
圖25，係為對於比較例之感測放大器模組SAM之動作之時序作展示的圖表(diagram)。圖26，係為用以針對比較例之複數之閂鎖電路間之資料之交換作說明之區塊圖。在圖25以及圖26中，對於與圖11~圖24之構成相同的構成，係附加相同之元件符號，並省略其說明。
如同圖26中所示一般，在比較例之感測放大器模組處，所有的閂鎖電路SDL、ADL、BDL、CDL、TDL，係被與配線LBUS1作連接。又，在比較例之感測放大器模組處，係並未被設置有配線LBUS2、開關電晶體DSW2、DSW3。故而，被保持於閂鎖電路SDL、ADL、BDL、CDL、TDL處之資料，係僅經由包含有配線LBUS1以及配線DBUS之1個的路徑而被傳輸至閂鎖電路XDL處。
[感測放大器模組SAM之動作]
在圖25之例中，若是資料送出結束，則控制器晶粒CD，係將傳輸指令，經由資料訊號輸入輸出端子DQ0~DQ7來輸出至記憶體晶粒MD處。
在時序t21處，序列器SQC，係因應於傳輸指令之輸入，而將開關電晶體DSW1控制為ON狀態。又，序列器SQC，係將外部輸出端子RBn從"H"狀態而控制為"L"狀態。又，序列器SQC，係將感測放大器模組SAM之讀出動作中斷。之後，序列器SQC，係將被保持於閂鎖電路ADL處之讀出資料SB[LP]，經由配線LBUS1、DBUS而傳輸至閂鎖電路XDL處。閂鎖電路XDL，係將讀出資料SB[LP]作保持。
在比較例之感測放大器模組SAM中，藉由感測動作而被取得的讀出資料，係經由配線LBUS1而被傳輸至閂鎖電路(例如閂鎖電路CDL或BDL)處。又，被保持於閂鎖電路ADL處之讀出資料SB[LP]，係經由配線LBUS1、DBUS而被傳輸至閂鎖電路XDL處。如此這般，從感測放大器SA而至閂鎖電路之讀出資料之傳輸、以及從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸，由於係均使用有配線LBUS1，因此，係並無法同時地進行此些之動作(處理)。故而，序列器SQC，在接收了傳輸指令的情況時，係必須要將讀出動作中斷，直到從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸結束為止(時序t21~t22之期間)。或者是，序列器SQC，在接收了傳輸指令的情況時，係必須要使從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸作等待，直到讀出動作結束為止。
於此情況，讀出動作係會變慢。或者是，控制器晶粒CD之經由閂鎖電路XDL、雙方向匯流排YIO、輸入輸出控制電路I/O以及資料訊號輸入輸出端子DQ0~DQ7而進行的讀出資料SB[LP]之接收係會變慢。
[第1實施形態之效果]
在第1實施形態之感測放大器模組SAM處，就算是在讀出動作之實行中，亦能夠因應於傳輸指令之輸入，而立即進行從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸。亦即是，係能夠將感測放大器之感測動作等的讀出動作與從閂鎖電路ADL而至閂鎖電路XDL之讀出資料SB[LP]之傳輸動作平行地實行。故而，記憶體晶粒MD，係能夠並不將在感測放大器模組SAM處之讀出動作中斷地而將讀出資料HB[LP]以及SB[LP]較為高速地提供至控制器晶粒CD處。結果而言，主機電腦20(亦即是使用者)，係能夠較為高速地取得讀出資料。
又，第1實施形態之感測放大器模組SAM，係並不追加閂鎖電路地來藉由追加2個的開關電晶體DSW2、DSW3而實現之。故而，在感測放大器模組SAM處，起因於元件之追加所導致的對於元件區域之影響係被作抑制。
[第2實施形態]
圖27，係為對於第2實施形態之半導體記憶裝置的一部分之構成作展示之示意性之區塊圖。在圖27中，係對於在第2實施形態中之半導體記憶裝置的感測放大器單元SAU中所包含之複數之閂鎖電路之構成作展示。另外，在圖27中，對於與圖11~圖24之構成相同的構成，係附加相同之元件符號，並省略其說明。
第2實施形態之半導體記憶裝置，基本上係與第1實施形態之半導體記憶裝置相同地而被構成。但是，如同參照圖5等所作了說明一般，在第1實施形態之感測放大器單元SAU中，於配線LBUS2處，係僅被連接有1個的閂鎖電路ADL。另一方面，在第2實施形態之感測放大器單元SAU中，於配線LBUS2處，係被連接有2個的閂鎖電路ADL1、ADL2。
於此種構成的情況時，感測放大器SA，係能夠實行硬位元讀取、正側之軟位元讀取以及負側之軟位元讀取之3次的感測動作。藉由對應於硬位元讀取之感測動作而被取得的讀出資料HB，係亦可保持在閂鎖電路CDL處。藉由對應於正側之軟位元讀取之感測動作而被取得的讀出資料SB+，係亦可保持在閂鎖電路BDL處。藉由對應於負側之軟位元讀取之感測動作而被取得的讀出資料SB-，例如係亦可保持在閂鎖電路SDL或閂鎖電路TDL處。
又，被保持於閂鎖電路CDL處之讀出資料HB，係亦可經由配線DBUS而被傳輸至閂鎖電路XDL處。被保持於閂鎖電路BDL處之讀出資料SB+，係亦可經由配線LBUS1、LBUS2而被傳輸至閂鎖電路ADL1處。被保持於閂鎖電路SDL或者是閂鎖電路TDL處之讀出資料SB-，係亦可經由配線LBUS1、LBUS2而被傳輸至閂鎖電路ADL2處。在使被保持於閂鎖電路XDL處之讀出資料HB被資料送出至控制器晶粒CD處之後，被保持於閂鎖電路ADL1處之讀出資料SB+，係亦可經由配線LBUS2、DBUS而被傳輸至閂鎖電路XDL處。又，被保持於閂鎖電路ADL2處之讀出資料SB-，係亦可經由配線LBUS2、DBUS而被傳輸至閂鎖電路XDL處。閂鎖電路XDL，係亦可將從閂鎖電路ADL1而被傳輸而來之讀出資料SB+與讀出資料SB-之間之邏輯演算(例如XNOR)之結果作保持。之後，被保持於閂鎖電路XDL處之資料，係被資料送出至控制器晶粒CD處。
若依據此種構成，則記憶體晶粒MD，係能夠對資料量作抑制，並且能夠將包含有正側以及負側之資訊的資料作為讀出資料SB來輸出。
[第3實施形態]
圖28，係為對於第3實施形態之半導體記憶裝置的一部分之構成作展示之示意性之區塊圖。在圖28中，係對於在第3實施形態之半導體記憶裝置的感測放大器單元SAU中所包含之複數之閂鎖電路之構成作展示。另外，在圖28中，對於與圖11~圖24之構成相同的構成，係附加相同之元件符號，並省略其說明。
第3實施形態之半導體記憶裝置，基本上係與第1實施形態之半導體記憶裝置相同地而被構成。但是，在第3實施形態之感測放大器模組SAM處，於開關電晶體DSW3與配線DBUS之間，係被設置有開關電晶體DSW4以及配線LBUS3。在配線LBUS3處，係被連接有閂鎖電路DDL、和預充電用之充電電晶體57。開關電晶體DSW4，係被與配線DBUS作連接。
於此種構成的情況時，與第2實施形態相同的，感測放大器SA，係能夠實行硬位元讀取、正側之軟位元讀取以及負側之軟位元讀取之3次的感測動作。又，例如，係亦可使閂鎖電路ADL保持正側之讀出資料SB+，並使閂鎖電路DDL保持負側之讀出資料SB-。於此情況，序列器SQC，係可將正側之讀出資料SB+與負側之讀出資料SB-個別地傳輸至閂鎖電路XDL處，並個別地輸出至控制器晶粒CD處。
[第4實施形態]
圖29，係為對於半導體記憶裝置的一部分之構成作展示之示意性之區塊圖。圖27中，係為對於在第2實施形態之半導體記憶裝置的感測放大器單元SAU中所包含之第4實施形態之半導體記憶裝置之感測放大器模組SAM的構成作展示之示意性之區塊圖。另外，在圖29中，對於與圖11~圖24之構成相同的構成，係附加相同之元件符號，並省略其說明。
第4實施形態之半導體記憶裝置，基本上係與第1實施形態之半導體記憶裝置相同地而被構成。但是，第4實施形態之感測放大器模組SAM，係具備有與第4實施形態之感測放大器模組SAM相異之構成。
第4實施形態之感測放大器模組SAM，係如同圖29中所示一般，具備有與複數之位元線BL相對應之複數之感測放大器單元SAU1~SAUn。複數之感測放大器單元SAU1~SAUn，係分別為與參照圖5所作了說明的感測放大器單元SAU相同之構成。
於此，在圖示之例中，複數之感測放大器單元SAU1~SAUn之中之第k(k為1以上n-1以下之整數)個的感測放大器單元SAUk之配線LBUS2與第k+1個的感測放大器單元SAUk+1之配線LBUS2，係經由配線LBUS4以及開關電晶體DSW5(k)而被作電性連接。又，在感測放大器單元SAU1之配線LBUS2處，係被連接有壓縮電路200。
另外，壓縮電路200，係亦可被與感測放大器單元SAU1以外的感測放大器單元之配線LBUS2作連接。又，壓縮電路200，係亦可被與配線LBUS4作連接。又，壓縮電路200，係可被設置在感測放大器模組SAM內，亦可被設置在感測放大器模組SAM外。
在上述一般之構成中，被保持於各感測放大器單元SAU1~SAUn之閂鎖電路ADL處之讀出資料SB，係在被傳輸至閂鎖電路XDL處之前，先被傳輸至壓縮電路200處。例如，當使被保持於感測放大器單元SAU2之閂鎖電路ADL處之讀出資料SB被傳輸至壓縮電路200處的情況時，開關電晶體DSW5(1)係被控制為ON狀態。又，當使被保持於感測放大器單元SAU3之閂鎖電路ADL處之讀出資料SB被傳輸至壓縮電路200處的情況時，開關電晶體DSW5(1)、DSW5(2)係被控制為ON狀態。
例如，藉由配線LBUS4而被作連接之感測放大器單元SAU1~SAUn之數量，假設係為16個(n=16)。於此情況，讀出資料SB，係藉由從各感測放大器單元SAU1~ SAU16而被傳輸至壓縮電路200處，而成為16位元單位之資料。壓縮電路200，係將16位元單位之資料例如壓縮為4位元之資料。
例如，各感測放大器單元SAU1~SAU16，係將讀出資料HB以及讀出資料SB傳輸至壓縮電路200處。壓縮電路，例如，係包含有XOR電路以及計數器。壓縮電路200，例如，係將16位元之讀出資料HB之資料和16位元之讀出資料SB之資料作比較。當讀出資料SB之第k個的位元係與讀出資料HB之第k個的位元相互一致的情況時，係將計數器值作增數，當並未相互一致的情況時，係將計數器值作輸出。藉由此，壓縮電路200，係能夠辨識出16位元之讀出資料SB之資料之中之第幾位元係為與讀出資料SB之資料相異。
壓縮電路200，係亦可將作了壓縮的資料傳輸至閂鎖電路XDL處。另外，藉由配線LBUS4而被作連接之感測放大器單元SAU1~SAUn之數量，係並不被限定於16個(n=16)，而亦可為64個(n=64)、128個(n=128)、256個(n=256)等。於此情況，壓縮電路200，係實行64位元單位、128位元單元、256位元單位之資料之壓縮動作。
若依據此種構成，則係能夠對於從閂鎖電路XDL所被輸出的讀出資料SB之資料量作抑制。
[其他實施形態]
以上，係針對實施形態之半導體記憶裝置而作了說明。然而，以上之說明，係僅為例示，上述之構成和方法等係可適宜作調整。
例如，第1實施形態之半導體記憶裝置，係亦可實行硬位元讀取、正側之軟位元讀取以及負側之軟位元讀取之3次的感測動作。於此情況，閂鎖電路BDL，係將對應於正側之軟位元讀取之感測動作的感測結果(讀出資料SB+)與對應於負側之軟位元讀取之感測動作的感測結果(讀出資料SB-)之間之邏輯演算(例如XNOR)之結果作保持。之後，被保持於閂鎖電路BDL處之資料，係被傳輸至閂鎖電路XDL處。
又，在上述之說明中，作為第1實施形態~第4實施形態之讀出動作，係針對實行對應於硬位元讀取以及軟位元讀取之感測動作的例子來作了展示。然而，此種動作方法，係僅為例示，具體性之動作方法、利用方法等，係可適宜作調整。例如，記憶體系統10，係會有具備有「將下位頁面、中位頁面以及上位頁面之資料整批地讀出」之所謂的被稱作循序讀取(Sequential Read)之功能的情況。在循序讀取中，於TLC(Triple Level Cell)的情況時，係在下位頁面、中位頁面以及上位頁面之3個頁面之量的資料均備齊的時間點處，將資料作輸出。
例如，當在第3實施形態之感測放大器模組SAM處而適用循序讀取的情況時，係亦可構成為：閂鎖電路CDL，係保持下位頁面之資料，閂鎖電路ADL，係保持中位頁面之資料，閂鎖電路DDL，係保持上位頁面之資料。又，係亦可將被保持於閂鎖電路CDL、ADL、DDL處之資料，依序傳輸至閂鎖電路XDL處。
又，第1實施形態~第4實施形態之感測放大器模組SAM，雖係以讀出動作為例來作了說明，但是，係並不被限定於此種構成，而亦可對於寫入動作、驗證(verify)動作等作適用。例如，係會有進行「針對1個的臨限值準位而設定複數之驗證電壓，並使程式化(program)電壓作變更」之快速通過寫入(quick pass write，QPW)動作的情況。於此情況，係亦可使用被與「能夠與配線LBUS1作電性切離之配線(LBUS2等)」作了連接的閂鎖電路(ADL等)，來與驗證動作平行地而進行閂鎖電路(ADL等)與閂鎖電路XDL之間之資料傳輸。
又，第1實施形態~第4實施形態之記憶體系統10，雖係針對使用有TLC之記憶體胞MC之構成來作了說明，但是，係亦可採用使用有SLC(Single Level Cell)、MLC(Multi Level Cell)、QLC(Quad Level Cell)、PLC(Penta Level Cell)之記憶體胞之構成。
[其他]
雖係針對本發明之數種實施形態作了說明，但是，該些實施形態，係僅為作為例子所提示者，而並非為對於本發明之範圍作限定者。此些之新穎的實施形態，係可藉由其他之各種形態來實施，在不脫離發明之要旨的範圍內，係可進行各種之省略、置換、變更。此些之實施形態或其變形，係亦被包含於發明之範圍或要旨中，並且亦被包含在申請專利範圍中所記載的發明及其均等範圍內。
BL:位元線 SA:感測放大器 SAU:感測放大器單元 SAM:感測放大器模組 ADL,ADL1:閂鎖電路(第3閂鎖電路) ADL2:閂鎖電路(第5閂鎖電路) BDL:閂鎖電路(第2閂鎖電路) CDL:閂鎖電路(第1閂鎖電路) DDL:閂鎖電路(第6閂鎖電路) XDL:閂鎖電路(第4閂鎖電路) LBUS1:配線(第1配線) LBUS2:配線(第2配線) LBUS3:配線(第4配線) LBUS4:配線 DBUS:配線(第3配線) DSW1:開關電晶體(第1開關電晶體) DSW2:開關電晶體(第2開關電晶體) DSW3:開關電晶體(第3開關電晶體) DSW4:開關電晶體(第4開關電晶體) SQC:序列器(控制電路) 55,56,57,60:充電電晶體 200:壓縮電路
[圖1]係為對於第1實施形態的記憶體系統10之構成作展示之示意性之區塊圖。 [圖2]係為對於記憶體晶粒MD之構成作展示的示意性之區塊圖。 [圖3]係為對於記憶體胞陣列MCA之構成作展示之示意性之電路圖。 [圖4]係為對於感測放大器模組SAM之構成作展示的示意性之區塊圖。 [圖5]係為對於感測放大器單元SAU之構成作展示之示意性之電路圖。 [圖6]係為對於記憶體晶粒MD之構成作展示之示意性之立體圖。 [圖7]係為對於圖6之一部分之構成作展示的示意性之擴大圖。 [圖8](a)、(b)係為用以針對被記錄在記憶體胞MC中的資料作說明之示意性之圖。 [圖9]係為用以對於讀出動作作說明之示意性的剖面圖。 [圖10]係為用以對於硬位元讀取以及軟位元讀取作說明之示意性之圖。 [圖11]係為對於感測放大器模組SAM之動作之時序作展示的圖表(diagram)。 [圖12]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖13]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖14]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖15]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖16]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖17]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖18]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖19]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖20]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖21]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖22]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖23]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖24]係為用以針對複數之閂鎖電路間之資料之交換作說明之示意性之區塊圖。 [圖25]係為對於比較例之感測放大器模組SAM之動作之時序作展示的圖表(diagram)。 [圖26]係為用以針對比較例之複數之閂鎖電路間之資料之交換作說明之區塊圖。 [圖27]係為對於第2實施形態之半導體記憶裝置的一部分之構成作展示之示意性之區塊圖。 [圖28]係為對於第3實施形態之半導體記憶裝置的一部分之構成作展示之示意性之區塊圖。 [圖29]係為對於第4實施形態之半導體記憶裝置的一部分之構成作展示之示意性之區塊圖。
31:感測電晶體 32:開關電晶體 33:放電電晶體 34:夾鉗電晶體 35:耐壓電晶體 36:充電電晶體 37:充電電晶體 38:電容器 39:充電電晶體 40:放電電晶體 41,42:反向器 43,44:開關電晶體 55,56,60:充電電晶體 BL:位元線 SA:感測放大器 SAU:感測放大器單元 ADL:閂鎖電路 BDL:閂鎖電路 CDL:閂鎖電路 TDL:閂鎖電路 XDL:閂鎖電路 LBUS1:配線 LBUS2:配線 DBUS:配線 DSW1:開關電晶體 DSW2:開關電晶體 DSW3:開關電晶體 INV:節點 LAT:節點 STI:訊號線 SDL:閂鎖電路 STL:訊號線 STB:訊號線 SEN:感測節點 HLL:訊號線 CLK:內部控制訊號 XXL:訊號線 COM:節點 BLX:訊號線 BLC:訊號線 BLS:訊號線 DBS1,DBS2,DBS3:訊號線 YIO:雙方向匯流排 V DD:電壓 V SRC:電壓

Claims (7)

  1. 一種半導體記憶裝置，係具備有：記憶體字串；和位元線，係被與前述記憶體字串作連接；和感測放大器，係被與前述位元線作連接；和第1閂鎖電路、第2閂鎖電路、第3閂鎖電路以及第4閂鎖電路，係被與前述感測放大器作電性連接；和第1配線，係被與前述感測放大器、前述第1閂鎖電路以及前述第2閂鎖電路作連接；和第2配線，係被與前述第3閂鎖電路作連接；和第3配線，係被與前述第4閂鎖電路作連接；和第1開關電晶體，係將前述第1配線與前述第3配線可電性切離地作連接；和第2開關電晶體，係將前述第1配線與前述第2配線可電性切離地作連接；和第3開關電晶體，係將前述第2配線與前述第3配線可電性切離地作連接，在讀出動作之第1時序處，前述第1閂鎖電路，係因應於前述感測放大器之輸出而保持第1資料，在較前述第1時序而更之後的第2時序處，前述第2閂鎖電路，係因應於前述感測放大器之輸出而保持第2資料，在較前述第2時序而更之後的第3時序處，前述第1資料，係經由前述第1配線以及前述第3配線，而被從前述第 1閂鎖電路來傳輸至前述第4閂鎖電路處，在較前述第3時序而更之後的第4時序處，前述第2資料，係經由前述第1配線以及前述第2配線，而被從前述第2閂鎖電路來傳輸至前述第3閂鎖電路處，在較前述第4時序而更之後的第5時序處，前述第2資料，係經由前述第2配線以及前述第3配線，而被從前述第3閂鎖電路來傳輸至前述第4閂鎖電路處。
  2. 如請求項1所記載之半導體記憶裝置，其中，係因應於傳輸指令之輸入，而將前述第2資料從前述第3閂鎖電路來傳輸至前述第4閂鎖電路處。
  3. 如請求項1所記載之半導體記憶裝置，其中，係具備有分別被與前述第1配線、前述第2配線以及前述第3配線作連接之預充電用的第1充電電晶體、第2充電電晶體以及第3充電電晶體。
  4. 如請求項1~3中之任一項所記載之半導體記憶裝置，其中，係具備有被與前述第2配線作連接之第5閂鎖電路。
  5. 如請求項1~3中之任一項所記載之半導體記憶裝置，其中，係具備有：第6閂鎖電路，係被與前述感測放大器作電性連接；和第4配線，係被與前述第6閂鎖電路作連接；和 第4開關電晶體，係將前述第4配線與前述第3配線可電性切離地作連接，前述第3開關電晶體，係將前述第2配線與前述第4配線可電性切離地作連接。
  6. 如請求項1~3中之任一項所記載之半導體記憶裝置，其中，係具備有：壓縮電路，係被與前述第2配線作連接，並構成為能夠將被保持於前述第3閂鎖電路處之資料作壓縮。
  7. 如請求項6所記載之半導體記憶裝置，其中，前述壓縮電路，係被與和複數之前述感測放大器相對應之複數之前述第2配線作連接。
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