CN116705091A - 半导体存储装置 - Google Patents

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CN116705091A
CN116705091A CN202210611499.4A CN202210611499A CN116705091A CN 116705091 A CN116705091 A CN 116705091A CN 202210611499 A CN202210611499 A CN 202210611499A CN 116705091 A CN116705091 A CN 116705091A
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Abstract

实施方式提供能够良好地进行控制的半导体存储装置。一个实施方式的半导体存储装置具备：存储串；与存储串连接的感测放大器；第一锁存电路、第二锁存电路、第三锁存电路以及第四锁存电路；与感测放大器、第一锁存电路以及第二锁存电路连接的第一布线；与第三锁存电路连接的第二布线；与第四锁存电路连接的第三布线；将第一布线与第三布线可电断开地连接的第一开关晶体管；将第一布线与第二布线可电断开地连接的第二开关晶体管；以及将第二布线与第三布线可电断开地连接的第三开关晶体管。

Description

半导体存储装置
相关申请
本申请享有以日本专利申请2022-026486号(申请日：2022年2月24日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及半导体存储装置。
背景技术
已知有具备存储单元阵列和多个感测放大器单元的半导体存储装置，该存储单元阵列具备多个存储单元及与多个存储单元连接的多个位线，该多个感测放大器单元与多个位线分别连接。
发明内容
本实施方式提供能够良好地进行控制的半导体存储装置。
一个实施方式所涉及的半导体存储装置具备：存储串；与存储串连接的位线；与位线连接的感测放大器；与感测放大器电连接的第一锁存电路、第二锁存电路、第三锁存电路以及第四锁存电路；与感测放大器、第一锁存电路以及第二锁存电路连接的第一布线；与第三锁存电路连接的第二布线；与第四锁存电路连接的第三布线；将第一布线与第三布线可电断开地连接的第一开关晶体管；将第一布线与第二布线可电断开地连接的第二开关晶体管；以及将第二布线与第三布线可电断开地连接的第三开关晶体管。
附图说明
图1是示出第一实施方式所涉及的存储系统10的构成的示意性框图。
图2是示出存储器裸片MD的构成的示意性框图。
图3是示出存储单元阵列MCA的构成的示意性电路图。
图4是示出感测放大器模块SAM的构成的示意性框图。
图5是示出感测放大器单元SAU的构成的示意性电路图。
图6是示出存储器裸片MD的构成的示意性立体图。
图7是示出图6的一部分构成的示意性放大图。
图8的(a)、(b)是用于说明记录在存储单元MC中的数据的示意图。
图9是用于说明读取动作的示意性截面图。
图10是用于说明硬比特读取和软比特读取的示意图。
图11是示出感测放大器模块SAM的动作的定时的图。
图12是用于说明多个锁存电路之间的数据交换的示意性框图。
图13是用于说明多个锁存电路之间的数据交换的示意性框图。
图14是用于说明多个锁存电路之间的数据交换的示意性框图。
图15是用于说明多个锁存电路之间的数据交换的示意性框图。
图16是用于说明多个锁存电路之间的数据交换的示意性框图。
图17是用于说明多个锁存电路之间的数据交换的示意性框图。
图18是用于说明多个锁存电路之间的数据交换的示意性框图。
图19是用于说明多个锁存电路之间的数据交换的示意性框图。
图20是用于说明多个锁存电路之间的数据交换的示意性框图。
图21是用于说明多个锁存电路之间的数据交换的示意性框图。
图22是用于说明多个锁存电路之间的数据交换的示意性框图。
图23是用于说明多个锁存电路之间的数据交换的示意性框图。
图24是用于说明多个锁存电路之间的数据交换的示意性框图。
图25是示出比较例所涉及的感测放大器模块SAM的动作的定时的图。
图26是用于说明比较例所涉及的多个锁存电路之间的数据交换的框图。
图27是示出第二实施方式所涉及的半导体存储装置的一部分构成的示意性框图。
图28是示出第三实施方式所涉及的半导体存储装置的一部分构成的示意性框图。
图29是示出第四实施方式所涉及的半导体存储装置的一部分构成的示意性框图。
具体实施方式
接着，参照附图详细说明实施方式所涉及的半导体存储装置。另外，以下的实施方式只不过是一个例子，并不是以限定本发明的意图来示出的。
另外，在本说明书中，在提及“半导体存储装置”的情况下，有时意味着存储器裸片，有时意味着存储器芯片、存储卡、SSD等包含控制器裸片的存储系统。进一步地，有时也意味着智能手机、平板终端、个人计算机等包含主机的构成。
另外，在本说明书中，在提及第一构成与第二构成“电连接”的情况下，可以是第一构成与第二构成直接连接，也可以是第一构成经由布线、半导体构件或晶体管等与第二构成连接。例如，在将3个晶体管串联连接的情况下，即使第2个晶体管为截止状态，第1个晶体管也是与第3个晶体管“电连接”。
另外，在本说明书中，在提及第一构成“连接在”第二构成以及第三构成“之间”的情况下，有时意味着第一构成、第二构成及第三构成串联连接，且第一构成设置在第二构成及第三构成的电流路径上。
另外，在本说明书中，在提及电路等使两条布线等“导通”的情况下，有时意味着，例如该电路等包含晶体管等，该晶体管等设置在两条布线之间的电流路径上，该晶体管等成为导通状态。
[第一实施方式]
[存储系统10]
图1是示出第一实施方式所涉及的存储系统10的构成的示意性框图。
存储系统10根据从主机20发送的信号，进行用户数据的读取、写入、擦除等。即，执行读取动作、写入动作、擦除动作。存储系统10例如是存储器芯片、存储卡、SSD或其它能够存储用户数据的系统。存储系统10包括存储用户数据的多个存储器裸片MD、和与该多个存储器裸片MD及主机20连接的控制器裸片CD。控制器裸片CD例如具有处理器、RAM、ROM、ECC电路等，进行逻辑地址与物理地址的转换、比特误码检测/纠正、损耗均衡等处理。
图2是示出第一实施方式所涉及的存储器裸片MD的构成的示意性框图。图3～图5是示出存储器裸片MD的一部分构成的示意性电路图。
如图2所示，存储器裸片MD具备存储数据的存储单元阵列MCA、以及与存储单元阵列MCA连接的周边电路PC。
[存储单元阵列MCA]
存储单元阵列MCA具备多个存储区块MB。如图3所示，这些多个存储区块MB分别具备多个串单元SU。这些多个串单元SU分别具备多个存储串MS。这些多个存储串MS的一端分别通过位线BL与周边电路PC连接。另外，这些多个存储串MS的另一端分别通过共用的源极线SL与周边电路PC连接。
存储串MS具备串联连接在位线BL和源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC以及源极侧选择晶体管STS。以下，有时将漏极侧选择晶体管STD和源极侧选择晶体管STS简称为选择晶体管(STD、STS)。
本实施方式所涉及的存储单元MC是具备作为沟道区域发挥作用的半导体层、包含电荷储存膜的栅极绝缘膜、以及栅电极的场效应晶体管(存储晶体管)。存储单元MC的阈值电压根据电荷储存膜中的电荷量而变化。存储单元MC存储1位或多位数据。另外，与1个存储串MS对应的多个存储单元MC的栅电极上分别连接有字线WL。这些字线WL分别与1个存储区块MB中的所有存储串MS共通地连接。
选择晶体管(STD、STS)是具备作为沟道区域发挥作用的半导体层、栅极绝缘膜以及栅电极的场效应晶体管。选择晶体管(STD、STS)的栅电极上分别连接有选择栅极线(SGD、SGS)。漏极侧选择栅极线SGD对应于串单元SU而设置，与1个串单元SU中的所有存储串MS共通地连接。源极侧选择栅极线SGS分别与1个存储区块MB中的所有存储串MS共通地连接。
[周边电路PC]
如图2所示，周边电路PC具备行解码器RD、感测放大器模块SAM、缓冲存储器CM、电压生成电路VG和定序器SQC。另外，周边电路PC具备地址寄存器ADR、命令寄存器CMR和状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、逻辑电路CTR和输出缓冲器OB。
行解码器RD例如具备解码电路和开关电路。解码电路对地址寄存器ADR中保持的行地址RA进行解码。开关电路根据解码电路的输出信号，使与行地址RA对应的字线WL以及选择栅极线(SGD、SGS)与对应的电压供给线导通。
如图4所示，感测放大器模块SAM具备与多个位线BL对应的多个感测放大器单元SAU。多个感测放大器单元SAU分别具备：与位线BL连接的感测放大器SA、与感测放大器SA连接的布线LBUS1、与布线LBUS1连接的锁存电路SDL、BDL、CDL、TDL、与布线LBUS1连接的预充电用的充电晶体管55(图5)、与布线LBUS1连接的开关晶体管DSW1、DSW2。另外，多个感测放大器单元SAU分别具备：与开关晶体管DSW2连接的布线LBUS2、与布线LBUS2连接的锁存电路ADL、与布线LBUS2连接的预充电用的充电晶体管56(图5)、与布线LBUS2连接的开关晶体管DSW3。另外，布线DBUS上连接有预充电用的充电晶体管60。
布线LBUS1与布线DBUS通过开关晶体管DSW1而可电断开地连接。即，在开关晶体管DSW1为导通状态时，布线LBUS1与布线DBUS电导通，在开关晶体管DSW1为截止状态时，布线LBUS1与布线DBUS电断开。
布线LBUS1与布线LBUS2通过开关晶体管DSW2而可电断开地连接。即，在开关晶体管DSW2为导通状态时，布线LBUS1与布线LBUS2电导通，在开关晶体管DSW2为截止状态时，布线LBUS1与布线LBUS2电断开。
布线LBUS2与布线DBUS通过开关晶体管DSW3而可电断开地连接。即，在开关晶体管DSW3为导通状态时，布线LBUS2与布线DBUS电导通，在开关晶体管DSW3为截止状态时，布线LBUS2与布线DBUS电断开。
如图5所示，感测放大器SA具备感测晶体管31，其根据流过位线BL的电流对布线LBUS1的电荷进行放电。感测晶体管31的源电极与接地电压供给端子连接。漏电极经由开关晶体管32与布线LBUS1连接。栅电极经由感测节点SEN、放电晶体管33、节点COM、钳位晶体管34以及耐压晶体管35与位线BL连接。感测节点SEN经由充电晶体管36及充电晶体管37与供给电压VDD的电压供给线连接，并经由电容器38与内部控制信号CLK连接。节点COM经由充电晶体管39及充电晶体管37与供给电压VDD的电压供给线连接，并经由放电晶体管40与供给电压VSRC的电压供给线连接。
感测晶体管31、开关晶体管32、放电晶体管33、钳位晶体管34、充电晶体管36、充电晶体管39和放电晶体管40例如是增强型NMOS晶体管。耐压晶体管35例如是耗尽型NMOS晶体管。充电晶体管36例如是PMOS晶体管。
开关晶体管32的栅电极经由信号线STB与定序器SQC连接。放电晶体管33的栅电极经由信号线XXL与定序器SQC连接。钳位晶体管34的栅电极经由信号线BLC与定序器SQC连接。耐压晶体管35的栅电极经由信号线BLS与定序器SQC连接。充电晶体管36的栅电极经由信号线HLL与定序器SQC连接。充电晶体管37的栅电极与锁存电路SDL的节点INV连接。充电晶体管39的栅电极经由信号线BLX与定序器SQC连接。放电晶体管40的栅电极与锁存电路SDL的节点INV连接。
锁存电路SDL具备：节点LAT以及INV；与这些节点LAT以及INV并联连接的反相器41以及42；与节点LAT以及布线LBUS1连接的开关晶体管43；与节点INV以及布线LBUS1连接的开关晶体管44。开关晶体管43以及44例如是NMOS晶体管。开关晶体管43的栅电极经由信号线STI与定序器SQC连接。开关晶体管44的栅电极经由信号线STL与定序器SQC连接。
锁存电路ADL、BDL、CDL、TDL具有与锁存电路SDL几乎相同的构成。只是，虽然锁存电路SDL的节点LAT或节点INV与感测放大器SA连接，但是锁存电路ADL、BDL、CDL、TDL中与节点LAT或节点INV对应的构成不与感测放大器SA连接。
开关晶体管DSW1例如是增强型NMOS晶体管。开关晶体管DSW1连接在布线LBUS1与布线DBUS之间。开关晶体管DSW1的栅电极经由信号线DBS1与定序器SQC连接。
开关晶体管DSW2、DSW3例如是增强型NMOS晶体管。开关晶体管DSW2连接在布线LBUS1与布线LBUS2之间。开关晶体管DSW3连接在布线LBUS2与布线DBUS之间。开关晶体管DSW2、DSW3的栅电极分别经由信号线DBS2、DBS3与定序器SQC连接。
如图4所例示那样，上述的信号线STB、XXL、BLC、BLS、HLL、BLX分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。另外，供给上述的电压VDD以及电压VSRC的电压供给线分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。
另外，锁存电路SDL的信号线STI以及信号线STL分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。同样地，锁存电路ADL、BDL、CDL、TDL中分别与信号线STI以及信号线STL对应的信号线ATI、ATL、BTI、BTL、CTI、CTL、TTI、TTL分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。
另外，上述的信号线DBS1、DBS3分别根据感测放大器模块SAM中包含的所有感测放大器单元SAU而设置有多个，并与所有感测放大器单元SAU独立连接。另外，信号线DBS2分别在感测放大器模块SAM中包含的所有感测放大器单元SAU之间共通地连接。
缓冲存储器CM(图2)具备多个锁存电路XDL(图5)。锁存电路XDL与双向总线YIO(图2以及图5)连接。锁存电路XDL暂时保持从输入输出控制电路I/O经由双向总线YIO发送的写入数据。另外，锁存电路XDL暂时保持从锁存电路CDL或锁存电路ADL经由布线LBUS1、DBUS或布线LBUS2、DBUS发送的读取数据。
电压生成电路VG(图2)例如具备与电源端子以及接地端子连接的电荷泵电路等升压电路、调节器等降压电路以及未图示的多个电压供给线。另外，上述升压电路和降压电路分别与电源电压供给端子VCC、VSS连接。电压生成电路VG按照来自定序器SQC的内部控制信号使电源电压供给端子VCC-VSS间的电压升压或降压，在针对存储单元阵列MCA的读取动作、写入动作及擦除动作时，生成向位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS)供给的多个动作电压，并从多个电压供给线同时输出。
定序器SQC对保持在命令寄存器CMR中的命令数据CMD依次进行解码，并将内部控制信号输出到行解码器RD、感测放大器模块SAM以及电压生成电路VG。另外，定序器SQC适当地将示出自身的状态的状态数据输出到状态寄存器STR。例如，在执行写入动作或擦除动作时，将示出写入动作或擦除动作是否正常结束的信息作为状态数据输出。另外，定序器SQC将就绪/忙信号RB输出到输出缓冲器OB。就绪/忙信号RB是向控制器裸片CD通知是处于能够接受来自控制器裸片CD的命令的就绪状态还是处于不接受命令的忙状态的信号。
输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、触发信号输入输出端子DQS、/DQS、多个输入电路、多个输出电路、移位寄存器和缓冲器电路。
经由数据信号输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲器电路输出到缓冲存储器CM、地址寄存器ADR或命令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲存储器CM或状态寄存器STR输入到缓冲器电路。
多个输入电路例如包含与数据信号输入输出端子DQ0～DQ7中的某一个或者触发信号输入输出端子DQS、/DQS两者连接的比较器。多个输出电路例如包含与数据信号输入输出端子DQ0～DQ7中的某一个或者触发信号输入输出端子DQS、/DQS中的某一个连接的OCD(Off Chip Driver)电路。
逻辑电路CTR经由外部控制端子/CEn、CLE、ALE、/WE、/RE、RE从控制器裸片CD接收外部控制信号，并与其相应地向输入输出控制电路I/O输出内部控制信号。输出缓冲器OB经由外部输出端子RBn向控制器裸片CD输出从定序器SQC输出的就绪/忙信号RB。另外，外部输出端子RBn的“H”状态示出就绪状态，“L”状态示出忙状态。
接着，参照图6以及图7，对本实施方式所涉及的半导体存储装置的构成例进行说明。图6是本实施方式所涉及的半导体存储装置的示意性立体图。图7是示出图6的一部分构成的示意性放大图。另外，图6以及图7示出的是示意性构成，具体的构成可以适当变更。另外，在图6以及图7中，省略了一部分构成。
如图6所示，存储器裸片MD具备半导体基板100、设置在半导体基板100上的晶体管层LTR和设置在晶体管层LTR上方的存储单元阵列层LMCA。
半导体基板100例如是含有P型杂质的单晶硅(Si)等的半导体基板。在半导体基板100的表面的一部分上设置有含磷(P)等N型杂质的N型阱。另外，在N型阱的表面的一部分上设置有含硼(B)等P型杂质的P型阱。另外，在半导体基板100的表面的一部分上设置有绝缘区域100I。
在晶体管层LTR中，设置有构成周边电路PC的多个晶体管Tr。晶体管Tr的源极区域、漏极区域和沟道区域设置在半导体基板100的表面上。晶体管Tr的栅电极gc设置在晶体管层LTR中。在这些多个晶体管Tr的源极区域、漏极区域和栅电极gc上设置有触头CS。这些多个触头CS经由晶体管层LTR中的布线D0、D1、D2与其他晶体管Tr、存储单元阵列层LMCA中的构成等连接。
存储单元阵列层LMCA具备在Y方向上交替排列的多个存储区块BLK以及多个区块间构造ST。存储区块BLK具备在Z方向上交替排列的多个导电层110和多个绝缘层101、在Z方向上延伸的多个半导体柱120、以及分别设置在多个导电层110和多个半导体柱120之间的多个栅极绝缘膜130。
导电层110是沿X方向延伸的大致板状的导电层，其沿Z方向排列有多个。导电层110例如可以包含氮化钛(TiN)和钨(W)的层叠膜等，也可以包含含有磷或硼等杂质的多晶硅等。
在多个导电层110中，位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图3)以及与其连接的多个源极侧选择晶体管STS的栅电极发挥作用。另外，位于其上方的多个导电层110作为字线WL(图3)以及与其连接的多个存储单元MC(图3)的栅电极发挥作用。另外，位于其上方的一个或多个导电层110作为漏极侧选择栅极线SGD以及与其连接的多个漏极侧选择晶体管STD(图3)的栅电极发挥作用。
在导电层110的下方设置有导电层112。导电层112具备与半导体柱120的下端连接的半导体层113、以及与半导体层113的下表面连接的导电层114。半导体层113例如也可以包含含有磷(P)或硼(B)等杂质的多晶硅等。导电层114例如也可以包含钨(W)等金属、硅化钨等导电层或其他导电层。另外，在导电层112和导电层110之间设置有氧化硅(SiO2)等绝缘层101。
导电层112作为源极线SL(图3)发挥作用。源极线SL例如对于存储单元阵列MCA(图3)中包含的所有存储区块BLK而共通地设置。
半导体柱120在X方向和Y方向上排列有多个。半导体柱120例如是非掺杂的多晶硅(Si)等半导体膜。半导体柱120具有大致圆筒状的形状，在中心部分设置有氧化硅等绝缘膜125。另外，半导体柱120的外周面分别被导电层110包围。半导体柱120的下端部与上述导电层112的半导体层113连接。半导体柱120的上端部经由含有磷(P)等N型杂质的杂质区域121以及触头Ch、Cb与位线BL连接。半导体柱120分别作为一个存储串MS(图3)中包含的多个存储单元MC以及选择晶体管STD、STS的沟道区域发挥作用。
例如，如图7所示，栅极绝缘膜130具备层叠在半导体柱120和导电层110之间的隧道绝缘膜131、电荷储存膜132和阻挡绝缘膜133。隧道绝缘膜131和阻挡绝缘膜133例如是氧化硅等绝缘膜。电荷储存膜132例如是氮化硅(SiN)等能够储存电荷的膜。隧道绝缘膜131、电荷储存膜132以及阻挡绝缘膜133具有大致圆筒状的形状，且沿着半导体柱120的外周面在Z方向上延伸。
另外，在图7中，示出了栅极绝缘膜130具备氮化硅等电荷储存膜132的例子，但栅极绝缘膜130例如也可以具备含有N型或P型杂质的多晶硅等浮栅。
区块间构造ST例如如图6所示，在X方向和Z方向上延伸。区块间构造ST例如也可以包含氧化硅(SiO2)等绝缘层。另外，区块间构造ST例如也可以包含在X方向和Z方向上延伸并与导电层112连接的导电层、以及设置在该导电层的Y方向上的两侧面上的氧化硅(SiO2)等绝缘层。
[存储单元MC的阈值电压]
接着，参照图8，对存储单元MC的阈值电压进行说明。图8的(a)是用于说明存储单元MC的阈值电压的示意性直方图。横轴示出字线WL的电压，纵轴示出存储单元MC的数量。图8的(b)是存储单元MC的阈值电压和记录在存储单元MC中的数据的一例。
如上所述，存储单元阵列MCA具备多个存储单元MC。在对这些多个存储单元MC进行了写入动作的情况下，这些存储单元MC的阈值电压被控制为多种状态。图8的(a)示出被控制为8种状态的存储单元MC的阈值电压的分布。例如，被控制为A状态的存储单元MC的阈值电压比图8的(a)的读取电压VCGAR大，比读取电压VCGBR小。此外，所有存储单元MC的阈值电压都小于图8的(a)的读取导通电压VREAD。
在本实施方式中，通过将存储单元MC调整为8种状态，在各存储单元MC中记录3位的数据。
例如，Er状态对应于最低阈值电压(擦除状态的存储单元MC的阈值电压)。对应于Er状态的存储单元MC例如被分配数据“111”。
另外，A状态对应于比对应于上述Er状态的阈值电压高的阈值电压。对应于A状态的存储单元MC例如被分配数据“110”。
另外，B状态对应于比对应于上述A状态的阈值电压高的阈值电压。对应于B状态的存储单元MC例如被分配数据“100”。
以下同样，图中的C状态～G状态对应于比对应于B状态～F状态的阈值电压高的阈值电压。对应于这些分布的存储单元MC例如被分配数据“000”、“010”、“011”、“001”、“101”。
另外，在图8的(b)所例示那样的分配的情况下，低位比特的数据能够通过两个读取电压VCGAR、VCGER来判别，中位比特的数据能够通过三个读取电压VCGBR、VCGDR、VCGFR来判别，高位比特的数据能够通过两个读取电压VCGCR、VCGGR来判别。有时将这样的数据分配称为2-3-2码。
另外，存储单元MC中记录的数据的位数、状态的数量、针对各状态的数据分配等可以适当变更。
[读取动作]
接着，对本实施方式所涉及的半导体存储装置的读取动作进行说明。
图9是用于说明读取动作的示意性截面图。另外，在以下的说明中，说明各存储单元MC存储多位的数据，并在读取动作时使用多种读取电压的例子。
另外，在以下的说明中，有时将成为动作对象的字线WL称为选择字线WLS，将除此以外的字线WL称为非选择字线WLU。另外，在以下的说明中，说明对成为动作对象的串单元SU所包含的多个存储单元MC中的、与选择字线WLS连接的存储单元(以下，有时称为“选择存储单元MC”。)执行读取动作的例子。另外，在以下的说明中，有时将包含这样的多个选择存储单元MC的构成称为选择页PG。
在读取动作中，例如向位线BL供给电压VDD。例如，使图5的锁存电路SDL锁存“H”，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、H、H”。由此，向位线BL和感测节点SEN供给电压VDD。另外，向源极线SL供给电压VSRC。电压VSRC可以大于接地电压VSS，也可以与接地电压VSS相等。电压VDD大于电压VSRC。
另外，在读取动作中，向漏极侧选择栅极线SGD供给电压VSG。电压VSG大于电压VDD。另外，电压VSG与电压VDD之间的电压差比使漏极侧选择晶体管STD作为NMOS晶体管发挥作用时的阈值电压大。因此，在漏极侧选择晶体管STD的沟道区域形成电子的沟道，传送电压VDD。
另外，在读取动作中，向源极侧选择栅极线SGS、SGSb供给电压VSG。电压VSG大于电压VSRC。另外，电压VSG与电压VSRC之间的电压差比使源极侧选择晶体管STS、STSb作为NMOS晶体管发挥作用时的阈值电压大。因此，在源极侧选择晶体管STS、STSb的沟道区域形成电子的沟道，传送电压VSRC。
另外，在读取动作中，向非选择字线WLU供给读取导通电压VREAD。读取导通电压VREAD大于电压VDD、VSRC。另外，无论存储单元MC中记录的数据如何，读取导通电压VREAD与电压VDD、VSRC之间的电压差都比使存储单元MC作为NMOS晶体管发挥作用时的阈值电压大。因此，在非选择存储单元MC的沟道区域形成电子的沟道，向选择存储单元MC传送电压VDD、VSRC。
另外，在读取动作中，向选择字线WLS供给读取电压VCGR。读取电压VCGR小于读取导通电压VREAD。读取电压VCGR是参照图8说明的读取电压VCGAR～VCGGR中的某一个。读取电压VCGR与电压VSRC之间的电压差大于记录有一部分数据的存储单元MC的阈值电压。因此，记录有一部分数据的存储单元MC成为导通状态。因此，电流在与这样的存储单元MC连接的位线BL中流过。另一方面，读取电压VCGR与电压VSRC之间的电压差小于记录有一部分数据的存储单元MC的阈值电压。因此，记录有一部分数据的存储单元MC成为截止状态。因此，电流不在与这样的存储单元MC连接的位线BL中流过。
另外，在读取动作中，通过感测放大器SA(图5)检测电流是否流过位线BL，由此检测存储单元MC的导通状态/截止状态。以下，将这样的动作称为“感测动作”。在感测动作中，例如在向位线BL(图3)供给电压VDD的状态下，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、H、H、H、L、L”。由此，使感测放大器SA(图5)的感测节点SEN与位线BL导通。另外，在经过一定期间后，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、L、L”。由此，将感测放大器SA(图5)的感测节点SEN从位线BL电断开。在执行感测动作之后，感测晶体管31与布线LBUS1(图5)导通，布线LBUS1的电荷被放电或维持。另外，感测放大器单元SAU内的某一个锁存电路与布线LBUS1导通，通过该锁存电路对布线LBUS1的数据进行锁存。
另外，在读取动作中，根据需要，对示出上述存储单元MC的状态的数据执行AND、OR等运算处理，由此计算出存储单元MC中记录的数据。另外，该数据经由布线LBUS1(图5)、开关晶体管DSW1、或者开关晶体管DSW2、DSW3及布线LBUS2、以及布线DBUS被传送到缓冲存储器CM(图2)内的锁存电路XDL(图5)。
[缓存读取]
本实施方式所涉及的半导体存储装置构成为除了通常的读取动作之外还能够执行缓存读取。缓存读取基本上与通常的读取动作同样地执行。只是，如后面参照图11所述，在通常的读取动作的执行过程中，外部输出端子RBn成为“L”状态。另一方面，在缓存读取的执行过程中，基本上外部输出端子RBn成为“H”状态。
[硬比特读取(hard bit read)以及软比特读取(soft bit read)]
图10是用于说明硬比特读取和软比特读取的示意图。如参照图8说明的那样，在读取动作中，通过向选择字线WLS供给读取电压VCGR(读取电压VCGAR～VCGGR中的某一个)，进行存储单元MC的导通状态/截止状态的检测。读取电压VCGR被设定为划分存储单元MC的阈值电压的分布的边界。
然而，有时存储单元MC的阈值电压分布不是准确分布的。如图10所示，有时实际的阈值电压的分布(图10的虚线所示的分布)会相对于理想的阈值电压的分布(图10的实线所示的分布)偏离规定电压值。另外，有时实际的阈值电压的分布的宽度比理想的阈值电压的分布的宽度宽，从而实际的阈值电压的分布与相邻的阈值电压的分布重叠。在该情况下，恐怕会在一部分存储单元MC中读取到与所写入的数据不同的数据。
在此，在读取动作中，执行硬比特读取和软比特读取以提高误码纠正精度。有时将在硬比特读取中读取的数据称为“读取数据HB”。“读取数据HB”是指，例如在标准电平下得到字线WL的施加电压电平的数据。有时将在软比特读取中读取的数据称为“读取数据SB”。“读取数据SB”是指，例如改变字线WL的施加电压电平等而得到的、读取数据的精度验证用的数据。
在硬比特读取中，使用在划分阈值电压的分布的边界上设定的一种读取电压来进行读取动作，并判定存储单元MC的阈值电压是否高于读取电压。即，硬比特读取与通常的读取动作(正常读取)相同。
在软比特读取中，在与硬比特读取不同的条件下进行读取动作。控制器裸片CD基于硬比特读取和软比特读取的读取数据来提取可能错误的位，并执行误码纠正。
在本实施方式中，硬比特读取中，对选择字线WLS施加某读取电压(图10的记为“VHB”的电压)，并进行规定时间的感测动作。另外，软比特读取中，对选择字线WLS施加与硬比特读取的情况下相同的读取电压(“VHB”)，进行不同时间的感测动作。更具体而言，在软比特读取中，保持在即将进行软比特读取之前执行的硬比特读取中施加到选择字线WLS的读取电压(“VHB”)，同时变更感测动作的时间(感测时间)。
通过延长感测时间，在感测动作中来自感测节点SEN(图5)的放电量会增多，所以容易判定为存储单元MC导通。等效而言，这相当于提高施加在选择字线WLS上的电压。另外，通过缩短感测时间，在感测动作中来自感测节点SEN(图5)的放电量会减少，所以容易判定为存储单元MC截止。等效而言，这相当于降低施加在选择字线WLS上的电压。即，通过调整感测动作，能够得到使施加在选择字线WLS上的读取电压假性变更的效果。
即，实施方式的软比特读取得到的是，与并非直接变更硬比特读取的读取电压、而是以假性不同的读取电压进行读取动作的情况相同的结果。具体而言，通过缩短感测放大器SA的感测时间，得到与以低于标准的读取电压的读取电压(图10的记为“VSB-”的电压)进行读取动作的情况相同的结果。另外，通过延长感测放大器SA的感测时间，得到与以高于标准的读取电压的读取电压(图10的记为“VSB+”的电压)进行读取动作的情况相同的结果。
另外，在软比特读取中，也可以对选择字线WLS施加与硬比特读取的读取电压不同的读取电压。在该情况下，硬比特读取与软比特读取的感测时间也可以是相同的。此外，在硬比特读取和软比特读取中，读取电压和感测时间双方也可以彼此不同。
[感测放大器模块SAM的动作]
接着，参照图11～图24，对感测放大器模块SAM的动作进行说明。
图11是示出感测放大器模块SAM的动作的定时的图。图12～图24是用于说明多个锁存电路之间的数据交换的示意性框图。
另外，在本实施方式所涉及的读取动作中，如图11所示，对应于存储单元MC的各状态，执行与硬比特读取(图10的电压VHB)以及正侧的软比特读取(图10的电压VSB+)对应的两次感测动作。另外，如参照图4及图5所说明的那样，布线LBUS1上连接有感测放大器SA，但在图12～图24中省略了感测放大器SA。另外，在以下的说明中，说明按照图8的(b)的2-3-2码分配数据的例子。
另外，在以下的说明中，有时使用2数位的16进制数来表现输入到8个数据信号输入输出端子DQ0～DQ7的8位的数据。例如，在对8个数据信号输入输出端子DQ0～DQ7输入“0，0，0，0，0，0，0，0”的情况下，有时将该数据表现为数据00h等。另外，在输入“1，1，1，1，1，1，1，1”的情况下，有时将该数据表现为数据FFh等。
当开始读取动作时，控制器裸片CD经由数据信号输入输出端子DQ0～DQ7向存储器裸片MD输出指示读取动作的命令集(以下，有时称为读取动作用的读取命令。)。如图11所示，读取动作用的读取命令包含数据00h、ADD、30h。
数据00h是输入到命令寄存器CMR的命令数据CMD。该数据00h在读取动作开始时被输入。数据ADD是输入到地址寄存器ADR的数据。该数据ADD包含列地址CA和行地址RA。数据ADD例如可以包含5个周期～6个周期的8位数据。数据30h是输入到命令寄存器CMR的命令数据CMD。该数据30h是示出读取动作用的命令集的输入已结束的数据。
定序器SQC根据读取动作用的读取命令的输入，将外部输出端子RBn从“H”状态控制为“L”状态。伴随于此，对存储器裸片MD的访问被禁止。另外，在存储器裸片MD中执行读取动作。
图11中的“True busy”示出对感测放大器模块SAM的访问被禁止、或者正对存储单元阵列MCA执行写入动作、读取动作、擦除动作等的状态。在感测放大器模块SAM中开始读取动作的时刻，“True busy”从“H”状态变为“L”状态。图11中的“tR”意味着执行读取动作的期间。
如图11所示，在读取动作中，定序器SQC向选择字线WLS供给读取导通电压VREAD。
另外，定序器SQC向选择字线WLS供给读取电压VCGER。由此，与图8的(a)的Er状态～D状态对应的存储单元MC成为导通状态，与E状态～G状态对应的存储单元MC成为截止状态。另外，定序器SQC对位线BL进行充电。另外，定序器SQC通过控制预充电用的充电晶体管55(图5)，对布线LBUS1进行充电。此时，开关晶体管DSW1、DSW2、DSW3都处于截止状态。
另外，定序器SQC执行与硬比特读取对应的感测动作(图11中的“sense ER(HB)”)。在此，如上所述，硬比特读取的读取电压VCGER(图10的电压VHB)与通常的读取动作的读取电压VCGER(图8)相同。因此，在与硬比特读取对应的感测动作中，向选择字线WLS供给的读取电压VCGER以及感测时间被设定为与通常的读取动作中的读取电压VCGER以及感测时间相同的大小。通过执行与硬比特读取对应的感测动作，感测放大器SA取得与读取电压VCGER对应的读取数据(读取数据HB(ER))。
图12示出在图11的定时t1下的读取数据HB(ER)的流动。如图12所示，通过感测动作取得的读取数据HB(ER)经由布线LBUS1被传送到锁存电路CDL。锁存电路CDL对读取数据HB(ER)进行保持。
另外，定序器SQC执行与软比特读取对应的感测动作(图11中的“sense ER(SB+)”)。在软比特读取中，假性或直接地施加与硬比特读取的读取电压VCGER(图10的电压VHB)不同的电压。在图11的例子中，向选择字线WLS供给电压VHB，并使软比特读取的读取时间比硬比特读取的读取时间长。由此，能够延长感测节点SEN(图5)的放电时间，得到实质上与向选择字线WLS供给电压VSB+的情况相同的效果。通过执行与软比特读取对应的感测动作，感测放大器SA取得与读取电压VCGER对应的读取数据(读取数据SB(ER))。
图13示出在图11的定时t2下的读取数据SB(ER)的流动。如图13所示，通过感测动作取得的读取数据SB(ER)经由布线LBUS1被传送到锁存电路BDL。锁存电路BDL对读取数据SB(ER)进行保持。
接着，定序器SQC向选择字线WLS供给读取电压VCGAR。由此，与图8的(a)的Er状态对应的存储单元MC成为导通状态，与A状态～G状态对应的存储单元MC成为截止状态。
另外，定序器SQC执行与硬比特读取对应的感测动作(图11中的“sense AR(HB)”)。由此，感测放大器SA取得与读取电压VCGAR对应的读取数据(读取数据HB(AR))。
图14示出在图11的定时t3下的读取数据HB(AR)的流动。如图14所示，通过感测动作取得的读取数据HB(AR)经由布线LBUS1而传送。此时，锁存电路CDL中保持有读取数据HB(ER)。感测放大器SA对读取数据HB(ER)和读取数据HB(AR)进行规定的逻辑运算。锁存电路CDL对该逻辑运算的结果HB(ER/AR)进行保持。该逻辑运算的结果HB(ER/AR)是低位比特(低位页)的读取数据HB[LP]。
另外，定序器SQC执行与软比特读取对应的感测动作(图11中的“sense AR(SB+)”)。由此，感测放大器SA取得与读取电压VCGAR对应的读取数据(读取数据SB(AR))。
图15示出在图11的定时t4下的读取数据SB(AR)的流动。如图15所示，通过感测动作取得的读取数据SB(AR)经由布线LBUS1而传送。此时，锁存电路BDL中保持有读取数据SB(ER)。感测放大器SA对读取数据SB(ER)和读取数据SB(AR)进行规定的逻辑运算。锁存电路BDL对该逻辑运算的结果SB(ER/AR)进行保持。该逻辑运算的结果SB(ER/AR)是低位比特(低位页)的读取数据SB[LP]。
定序器SQC向选择字线WLS供给读取导通电压VREAD。
图16示出在图11的定时t5下的读取数据HB[LP]的流动。在定时t5之前，定序器SQC通过控制预充电用的充电晶体管60(图5)，对布线DBUS进行充电。另外，定序器SQC将开关晶体管DSW1控制为导通状态，将开关晶体管DSW2、DSW3控制为截止状态。如图16所示，读取数据HB[LP]经由布线LBUS1、DBUS被从锁存电路CDL传送到锁存电路XDL。锁存电路XDL对读取数据HB[LP]进行保持。
图17示出在图11的定时t6下的读取数据SB[LP]的流动。在定时t6之前，定序器SQC通过控制预充电用的充电晶体管56(图5)，对布线LBUS2进行充电。另外，定序器SQC将开关晶体管DSW1控制为截止状态，将开关晶体管DSW2控制为导通状态，将DSW3控制为截止状态。如图17所示，读取数据SB[LP]经由布线LBUS1、LBUS2被从锁存电路BDL传送到锁存电路ADL。锁存电路XDL对读取数据HB[LP]进行保持。
另外，在图11所示的例子中，在定时t3下，读取数据HB[LP]被保持在锁存电路CDL中，在定时t4，读取数据SB[LP]被保持在锁存电路BDL中，之后，在定时t5，保持在锁存电路CDL中的读取数据HB[LP]被传送到锁存电路XDL。然而，也可以在定时t4下读取数据SB[LP]被保持在锁存电路BDL中之前，使保持在锁存电路CDL中的读取数据HB[LP]传送到锁存电路XDL。
然后，定序器SQC向选择字线WLS供给接地电压VSS。
接着，存储器裸片MD将外部输出端子RBn从“L”状态(忙状态)控制为“H”状态(就绪状态)。
在图11的例子中，在外部输出端子RBn从“L”状态变为“H”状态之后，控制器裸片CD经由数据信号输入输出端子DQ0～DQ7向存储器裸片MD输出指示缓存读取的命令集(以下，有时称为缓存读取用的读取命令。)。如图11所示，缓存读取用的读取命令包含数据00h、ADD、31h。
数据00h以及数据ADD是与读取命令的数据00h以及数据ADD相同的数据。数据31h是输入到命令寄存器CMR的命令数据CMD。该数据31h是示出缓存读取用的命令集的输入已结束的数据。
定序器SQC根据缓存读取用的命令集的输入，将外部输出端子RBn从“H”状态控制为“L”状态。由此，对存储器裸片MD的访问被禁止。另外，在存储器裸片MD中执行缓存读取。此时，图11中的“True busy”也从“H”状态变为“L”状态。
在此，在通常的读取动作中，接受指示通常的读取动作的命令集，在外部输出端子RBn从“H”状态变为“L”状态后，在保持在感测放大器SA内的锁存电路BDL、CDL中的读取数据被传送到锁存电路ADL、XDL时，外部输出端子RBn被从“L”状态控制为“H”状态。即，在通常的读取动作中，外部输出端子RBn的状态与图11中的“True busy”一致。另一方面，在缓存读取中，接受指示缓存读取的命令集，在外部输出端子RBn从“H”状态变为“L”状态后，在保持在感测放大器SA内的锁存电路BDL、CDL中的读取数据被传送到锁存电路ADL、XDL之前，外部输出端子RBn被从“L”状态控制为“H”状态。即，在缓存读取中，外部输出端子RBn的状态与图11中的“True busy”不一致。更具体而言，在缓存读取中，在由存储器裸片MD接受了指示缓存读取的命令集之后，外部输出端子RBn暂时从“H”状态变为“L”状态，并且立即又返回到“H”状态。进一步地，作为下一个动作，接受指示缓存读取的命令集，在缓存读取动作连续的情况下，在前一个缓存读取动作完成后开始下一个缓存读取动作。在该情况下，在接受了第2个指示缓存读取的命令集之后，外部输出端子RBn从“H”状态变为“L”状态，并在第2个缓存读取动作开始后返回到“H”状态。
在图11的例子中，在外部输出端子RBn按照“H”状态、“L”状态、“H”状态的顺序变化以示出存储器裸片MD接受了指示缓存读取的命令集之后，控制器裸片CD经由数据信号输入输出端子DQ0～DQ7向存储器裸片MD输出指示数据输出的命令集(以下，有时称为数据输出命令。)。如图11所示，数据输出命令包含数据05h、ADD、E0h。
数据05h是输入到命令寄存器CMR的命令数据CMD。该数据05h在数据输出开始时被输入。数据ADD是与读取命令的数据ADD相同的数据。数据E0h是输入到命令寄存器CMR的命令数据CMD。该数据E0h是示出数据输出命令的输入已结束的数据。
图18示出在图11的定时t7下的读取数据的流动。如图18所示，定序器SQC将所有开关晶体管DSW1、DSW2、DSW3控制为截止状态。在图11的例子中，在数据输出命令被输入时，不进行感测放大器SA内的锁存电路之间的数据传送等。但是，也可以与数据输出命令的输入并行地进行感测放大器SA内的锁存电路之间的数据传送等。
图19示出在图11的定时t8下的读取数据HB[LP]的流动。如图19所示，定序器SQC根据数据输出命令的输入，经由双向总线YIO、输入输出控制电路I/O以及数据信号输入输出端子DQ0～DQ7，将保持在锁存电路XDL中的读取数据HB[LP]输出到控制器裸片CD。
如图11所示，与保持在锁存电路XDL中的读取数据HB[LP]向控制器裸片CD的输出并行地，在读取动作中，定序器SQC向选择字线WLS供给读取导通电压VREAD。
定序器SQC向选择字线WLS供给读取电压VCGFR。由此，与图8的(a)的Er状态～E状态对应的存储单元MC成为导通状态，与F状态～G状态对应的存储单元MC成为截止状态。另外，定序器SQC对位线BL进行充电。另外，定序器SQC通过控制预充电用的充电晶体管55(图5)，对布线LBUS1进行充电。此时，开关晶体管DSW1、DSW2、DSW3都处于截止状态。
另外，定序器SQC执行与硬比特读取对应的感测动作(图11中的“sense FR(HB)”)。由此，感测放大器SA取得与读取电压VCGFR对应的读取数据(读取数据HB(FR))。
图20示出在图11的定时t9下的读取数据HB(FR)的流动。如图20所示，通过感测动作取得的读取数据HB(FR)经由布线LBUS1被传送到锁存电路CDL。锁存电路CDL对读取数据HB(FR)进行保持。
另外，定序器SQC执行与软比特读取对应的感测动作(图11中的“sense FR(SB+)”)。由此，感测放大器SA取得与读取电压VCGFR对应的读取数据(读取数据SB(FR))。
图21示出在图11的定时t10下的读取数据SB(FR)的流动。如图21所示，通过感测动作取得的读取数据SB(FR)经由布线LBUS1被传送到锁存电路BDL。锁存电路BDL对读取数据SB(FR)进行保持。
接着，定序器SQC向选择字线WLS供给读取电压VCGDR。由此，与图8的(a)的Er状态～C状态对应的存储单元MC成为导通状态，与D状态～G状态对应的存储单元MC成为截止状态。
在图11的例子中，当数据输出结束时，控制器裸片CD经由数据信号输入输出端子DQ0～DQ7向存储器裸片MD输出指示读取数据的传送的命令(以下，有时称为传送命令。)。如图11所示，传送命令是数据XXh的命令。
另外，构成数据XXh的8位数据可以分别是“0”，也可以是“1”。另外，在构成数据XXh的8位数据中，从第1位到第4位的数据与从第5位到第8位的数据可以一致，也可以不同。
图22示出在图11的定时t11下的读取数据SB[LP]的流动。如图22所示，定序器SQC根据传送命令的输入，将开关晶体管DSW1、DSW2控制为截止状态，将开关晶体管DSW3控制为导通状态。另外，定序器SQC将外部输出端子RBn从“H”状态控制为“L”状态。并且，定序器SQC经由布线LBUS2、DBUS将保持在锁存电路ADL中的读取数据SB[LP]传送到锁存电路XDL。锁存电路XDL对读取数据SB[LP]进行保持。
与从锁存电路ADL向锁存电路XDL传送读取数据SB[LP]并行地，在图11的定时t11下，定序器SQC执行与硬比特读取对应的感测动作(图11中的“sense DR(HB))。由此，感测放大器SA取得与读取电压VCGDR对应的读取数据(读取数据HB(DR))。
在本实施方式中，布线LBUS1和布线LBUS2根据开关晶体管DSW2的导通状态或截止状态而被电连接或电分离。另外，布线LBUS2和布线DBUS根据开关晶体管DSW3的导通状态或截止状态而被电连接或电分离。另外，布线LBUS2与锁存电路ADL连接。因此，感测放大器模块SAM即使在与硬比特读取或软比特读取对应的感测动作、读取数据向锁存电路CDL、BDL的传送动作等的执行过程中，也能够并行地执行此前存储在锁存电路ADL中的读取数据向锁存电路XDL的传送动作。
图23示出在图11的定时t12下的读取数据HB(DR)的流动。定序器SQC在读取数据SB[LP]从锁存电路ADL向锁存电路XDL的传送结束时，将所有的开关晶体管DSW1、DSW2、DSW3控制为截止状态。存储器裸片MD在读取数据SB[LP]从锁存电路ADL向锁存电路XDL的传送结束时，将外部输出端子从“L”状态控制为“H”状态。
如图23所示，通过感测动作取得的读取数据HB(DR)经由布线LBUS1而传送。此时，锁存电路CDL中保持有读取数据HB(FR)。感测放大器SA对读取数据HB(FR)和读取数据HB(DR)进行规定的逻辑运算。锁存电路CDL对该逻辑运算的结果HB(FR/DR)进行保持。
另外，定序器SQC执行与软比特读取对应的感测动作(图11中的“sense DR(SB+)”)。由此，感测放大器SA取得与读取电压VCGDR对应的读取数据(读取数据SB(DR))。
图24示出在图11的定时t13、t14下的读取数据SB(DR)、SB[LP]的流动。如图24所示，在定时t13下，通过感测动作取得的读取数据SB(DR)被传送到布线LBUS1。此时，锁存电路BDL中保持有读取数据SB(FR)。感测放大器SA对读取数据SB(FR)和读取数据SB(DR)进行规定的逻辑运算。锁存电路BDL对该逻辑运算的结果SB(FR/DR)进行保持。
在图11的例子中，当传送动作结束之后，控制器裸片CD经由数据信号输入输出端子DQ0～DQ7向存储器裸片MD输出数据输出命令。
如图24所示，在定时t14下，定序器SQC根据数据输出命令的输入，经由双向总线YIO、输入输出控制电路I/O以及数据信号输入输出端子DQ0～DQ7，将保持在锁存电路XDL中的读取数据SB[LP]输出到控制器裸片CD。
控制器裸片CD对从存储器裸片MD输出的数据进行比特误码检测/纠正等，然后将其传送到主机20(图1)。
接着，定序器SQC向选择字线WLS供给读取电压VCGBR。另外，定序器SQC执行与硬比特读取对应的感测动作(图11中的“sense BR(HB)”)。在定时t15下，通过感测动作取得的读取数据HB(BR)被传送到布线LBUS1。此时，锁存电路CDL中保持有读取数据HB(FR/DR)。感测放大器SA对读取数据HB(FR/DR)和读取数据HB(BR)进行规定的逻辑运算。锁存电路CDL对该逻辑运算的结果HB(FR/DR/BR)进行保持。该逻辑运算的结果HB(FR/DR/BR)是中位比特(中位页)的读取数据HB[MP]。
另外，定序器SQC执行与软比特读取对应的感测动作(图11中的“sense BR(SB+)”)。在定时t16下，通过感测动作取得的读取数据SB(BR)被传送到布线LBUS1。此时，锁存电路BDL中保持有读取数据SB(FR/DR)。感测放大器SA对读取数据SB(FR/DR)和读取数据SB(BR)进行规定的逻辑运算。锁存电路BDL对该逻辑运算的结果SB(FR/DR/BR)进行保持。该逻辑运算的结果SB(FR/DR/BR)是中位比特(中位页)的读取数据SB[MP]。
然后，读取数据HB[MP]经由布线LBUS1、DBUS被传送到锁存电路XDL。保持在锁存电路XDL中的读取数据HB[MP]根据数据输出命令的输入而经由双向总线YIO被进行数据输出。另外，读取数据SB[MP]经由布线LBUS1、LBUS2被传送到锁存电路ADL，并经由布线LBUS2、DBUS被传送到锁存电路XDL。保持在锁存电路XDL中的读取数据SB[MP]根据数据输出命令的输入而经由双向总线YIO被进行数据输出。
另外，虽然在图11～图24的例子中例示了低位比特以及中位比特的读取动作，但也能够执行高位比特的读取动作。高位比特的读取动作基本上与低位比特以及中位比特的读取动作同样地进行。只是，在高位比特的读取动作中，首先，向选择字线WLS供给读取电压VCGGR，进行与硬比特读取以及软比特读取对应的感测动作。然后，进行通过感测动作取得的读取数据的传送。接着，向选择字线WLS供给读取电压VCGCR，进行与硬比特读取以及软比特读取对应的感测动作。然后，进行通过感测动作取得的读取数据的传送。
[比较例]
接着，参照图25以及图26，对比较例所涉及的感测放大器模块SAM的动作进行说明。
图25是示出比较例所涉及的感测放大器模块SAM的动作的定时的图。图26是用于说明比较例所涉及的多个锁存电路之间的数据交换的框图。在图25及图26中，对与图11～图24的构成相同的构成赋予相同的符号，并省略其说明。
如图26所示，在比较例所涉及的感测放大器模块中，所有的锁存电路SDL、ADL、BDL、CDL、TDL均与布线LBUS1连接。另外，在比较例所涉及的感测放大器模块中，没有设置布线LBUS2、开关晶体管DSW2、DSW3。因此，保持在锁存电路SDL、ADL、BDL、CDL、TDL中的数据仅经由包括布线LBUS1及布线DBUS在内的一个路径传送到锁存电路XDL。
[感测放大器模块SAM的动作]
在图25的例子中，当数据输出结束时，控制器裸片CD经由数据信号输入输出端子DQ0～DQ7向存储器裸片MD输出传送命令。
在定时t21下，定序器SQC根据传送命令的输入，将开关晶体管DSW1控制为导通状态。另外，定序器SQC将外部输出端子RBn从“H”状态控制为“L”状态。另外，定序器SQC中断感测放大器模块SAM的读取动作。并且，定序器SQC经由布线LBUS1、DBUS将保持在锁存电路ADL中的读取数据SB[LP]传送到锁存电路XDL。锁存电路XDL对读取数据SB[LP]进行保持。
在比较例所涉及的感测放大器模块SAM中，通过感测动作取得的读取数据经由布线LBUS1被传送到锁存电路(例如锁存电路CDL或BDL)。另外，保持在锁存电路ADL中的读取数据SB[LP]经由布线LBUS1、DBUS被传送到锁存电路XDL。这样一来，读取数据从感测放大器SA向锁存电路的传送、以及读取数据SB[LP]从锁存电路ADL向锁存电路XDL的传送均使用布线LBUS1，所以无法同时进行这些动作(处理)。因此，定序器SQC在接收到传送命令的情况下，必须在读取数据SB[LP]从锁存电路ADL向锁存电路XDL的传送结束之前(定时t21～t22的期间)中断读取动作。或者，定序器SQC在接收到传送命令的情况下，必须在读取动作结束之前，等待读取数据SB[LP]从锁存电路ADL向锁存电路XDL的传送。
在该情况下，读取动作会变慢。或者，经由锁存电路XDL、双向总线YIO、输入输出控制电路I/O以及数据信号输入输出端子DQ0～DQ7，控制器裸片CD对读取数据SB[LP]的接收变慢。
[第一实施方式的效果]
在第一实施方式所涉及的感测放大器模块SAM中，即使在读取动作的执行过程中，也能够根据传送命令的输入，立即进行读取数据SB[LP]从锁存电路ADL向锁存电路XDL的传送。即，能够并行执行感测放大器的感测动作等读取动作、以及读取数据SB[LP]从锁存电路ADL向锁存电路XDL的传送动作。因此，存储器裸片MD能够相对快速地向控制器裸片CD提供读取数据HB[LP]和SB[LP]，而不中断感测放大器模块SAM中的读取动作。结果是，主机20(即用户)能够相对快速地取得读取数据。
另外，第一实施方式所涉及的感测放大器模块SAM通过不追加锁存电路而是追加两个开关晶体管DSW2、DSW3来实现。因此，在感测放大器模块SAM中，抑制了元件的追加对元件区域的影响。
[第二实施方式]
图27是示出第二实施方式所涉及的半导体存储装置的一部分构成的示意性框图。图27示出第二实施方式所涉及的半导体存储装置的感测放大器单元SAU中包含的多个锁存电路的构成。另外，在图27中，对与图11～图24的构成相同的构成赋予相同的符号，并省略其说明。
第二实施方式所涉及的半导体存储装置基本上与第一实施方式所涉及的半导体存储装置同样地构成。只是，如参照图5等说明的那样，在第一实施方式所涉及的感测放大器单元SAU中，在布线LBUS2上仅连接有一个锁存电路ADL。另一方面，在第二实施方式所涉及的感测放大器单元SAU中，在布线LBUS2上连接有两个锁存电路ADL1、ADL2。
在这样的构成的情况下，感测放大器SA能够执行硬比特读取、正侧的软比特读取以及负侧的软比特读取这三次感测动作。通过与硬比特读取对应的感测动作而取得的读取数据HB也可以保持在锁存电路CDL中。通过与正侧的软比特读取对应的感测动作而取得的读取数据SB+也可以保持在锁存电路BDL中。通过与负侧的软比特读取对应的感测动作而取得的读取数据SB-例如也可以保持在锁存电路SDL或锁存电路TDL中。
并且，保持在锁存电路CDL中的读取数据HB也可以经由布线DBUS传送到锁存电路XDL。保持在锁存电路BDL中的读取数据SB+也可以经由布线LBUS1、LBUS2传送到锁存电路ADL1。保持在锁存电路SDL或锁存电路TDL中的读取数据SB-也可以经由布线LBUS1、LBUS2传送到锁存电路ADL2。也可以是，在保持在锁存电路XDL中的读取数据HB被数据输出到控制器裸片CD后，保持在锁存电路ADL1中的读取数据SB+经由布线LBUS2、DBUS传送到锁存电路XDL。另外，保持在锁存电路ADL2中的读取数据SB-也可以经由布线LBUS2、DBUS传送到锁存电路XDL。锁存电路XDL也可以保持从锁存电路ADL1传送的读取数据SB+与读取数据SB-的逻辑运算(例如XNOR)的结果。然后，将保持在锁存电路XDL中的数据向控制器裸片CD进行数据输出。
根据这样的构成，存储器裸片MD能够在抑制数据量的同时，输出包括正侧和负侧信息的数据作为读取数据SB。
[第三实施方式]
图28是示出第三实施方式所涉及的半导体存储装置的一部分构成的示意性框图。图28示出第三实施方式所涉及的半导体存储装置的感测放大器单元SAU中包含的多个锁存电路的构成。另外，在图28中，对与图11～图24的构成相同的构成赋予相同的符号，并省略其说明。
第三实施方式所涉及的半导体存储装置基本上与第一实施方式所涉及的半导体存储装置同样地构成。只是，在第三实施方式所涉及的感测放大器模块SAM中，在开关晶体管DSW3与布线DBUS之间设置有开关晶体管DSW4以及布线LBUS3。布线DBUS上连接有锁存电路DDL以及预充电用的充电晶体管57。开关晶体管DSW4与布线DBUS连接。
在这样的构成的情况下，与第二实施方式同样地，感测放大器SA能够执行硬比特读取、正侧的软比特读取以及负侧的软比特读取这三次感测动作。另外，例如，也可以使锁存电路ADL保持正侧的读取数据SB+，使锁存电路DDL保持负侧的读取数据SB-。在该情况下，定序器SQC能够将正侧的读取数据SB+和负侧的读取数据SB-分别传送到锁存电路XDL，并分别输出到控制器裸片CD。
[第四实施方式]
图29是示出半导体存储装置的一部分构成的示意性框图。图27是示出第二实施方式所涉及的半导体存储装置的感测放大器单元SAU中包含的第四实施方式所涉及的半导体存储装置的感测放大器模块SAM的构成的示意性框图。另外，在图29中，对与图11～图24的构成相同的构成赋予相同的符号，并省略其说明。
第四实施方式所涉及的半导体存储装置基本上与第一实施方式所涉及的半导体存储装置同样地构成。只是，第四实施方式所涉及的感测放大器模块SAM具备与第四实施方式所涉及的感测放大器模块SAM不同的构成。
如图29所示，第四实施方式所涉及的感测放大器模块SAM具备与多个位线BL对应的多个感测放大器单元SAU1～SAUn。多个感测放大器单元SAU1～SAUn分别是与参照图5说明的感测放大器单元SAU相同的构成。
在此，在图示的例子中，多个感测放大器单元SAU1～SAUn中的第k(k是1以上n-1以下的整数)个感测放大器单元SAUk的布线LBUS2、与第k+1个感测放大器单元SAUk+1的布线LBUS2经由布线LBUS4以及开关晶体管DSW5(k)电连接。另外，在感测放大器单元SAU1的布线LBUS2上连接有压缩电路200。
另外，压缩电路200也可以与感测放大器单元SAU1以外的感测放大器单元的布线LBUS2连接。另外，压缩电路200也可以与布线LBUS4连接。另外，压缩电路200可以设置在感测放大器模块SAM内，也可以设置在感测放大器模块SAM外。
在上述那样的构成中，各感测放大器单元SAU1～SAUn的锁存电路ADL中保持的读取数据SB在被传送到锁存电路XDL之前，被传送到压缩电路200。例如，在保持在感测放大器单元SAU2的锁存电路ADL中的读取数据SB被传送到压缩电路200的情况下，开关晶体管DSW5(1)被控制为导通状态。另外，在保持在感测放大器单元SAU3的锁存电路ADL中的读取数据SB被传送到压缩电路200的情况下，开关晶体管DSW5(1)、DSW5(2)被控制为导通状态。
例如，假设通过布线LBUS4连接的感测放大器单元SAU1～SAUn的数量为16个(n＝16)。在该情况下，读取数据SB通过从各感测放大器单元SAU1～SAU16传送到压缩电路200而成为以16位为单位的数据。压缩电路200将以16位为单位的数据压缩为例如4位的数据。
例如，各感测放大器单元SAU1～SAU16将读取数据HB和读取数据SB传送到压缩电路200。压缩电路例如包含XOR电路和计数器。压缩电路200例如将16位的读取数据HB的数据与16位的读取数据SB的数据进行比较。在读取数据SB的第k位与读取数据HB的第k位一致的情况下，使计数值增量，在不一致的情况下，输出计数值。由此，压缩电路200能够识别16位的读取数据SB的数据中的第几位与读取数据HB的数据不同。
压缩电路200也可以将压缩数据传送到锁存电路XDL。另外，通过布线LBUS4连接的感测放大器单元SAU1～SAUn的数量不限于16个(n＝16)，也可以是64个(n＝64)、128个(n＝128)、256个(n＝256)等。在该情况下，压缩电路200执行以64位为单位、以128位为单位、以256位为单位的数据的压缩动作。
根据这样的构成，能够抑制从锁存电路XDL输出的读取数据SB的数据量。
[其他实施方式]
以上，对实施方式所涉及的半导体存储装置进行了说明。然而，以上的说明只不过是例示，上述的构成、方法等可以适当调整。
例如，第一实施方式所涉及的半导体存储装置也可以执行与硬比特读取、正侧的软比特读取以及负侧的软比特读取对应的三次感测动作。在该情况下，锁存电路BDL保持与正侧的软比特读取对应的感测动作的感测结果(读取数据SB+)、和与负侧的软比特读取对应的感测动作的感测结果(读取数据SB-)的逻辑运算(例如XNOR)的结果。然后，将保持在锁存电路BDL中的数据传送到锁存电路XDL。
另外，在上述说明中，作为第一实施方式～第四实施方式所涉及的读取动作，示出了执行与硬比特读取以及软比特读取对应的感测动作的例子。然而，这样的动作方法只不过是例示而已，具体的动作方法、利用方法等可以适当调整。例如，存储系统10有时具备一并读取低位页、中位页以及高位页的数据的顺序读取这样的功能。在顺序读取中，在TLC(Triple Level Cell)的情况下，在低位页、中位页以及高位页这三页的量齐备的时刻，输出数据。
例如，在第三实施方式所涉及的感测放大器模块SAM中，在应用顺序读取的情况下，可以是，锁存电路CDL保持低位页的数据，锁存电路ADL保持中位页的数据，锁存电路DDL保持高位页的数据。并且，也可以将保持在锁存电路CDL、ADL、DDL中的数据依次传送到锁存电路XDL。
另外，虽然第一实施方式～第四实施方式所涉及的感测放大器模块SAM以读取动作为例进行了说明，但不限于这样的构成，也可以适用于写入动作、校验动作等。例如，有时进行针对一个阈值电平设定多个校验电压、并变更编程电压的快速通过写入动作。在该情况下，也可以使用以可电断开的布线(LBUS2等)与布线LBUS1连接的锁存电路(ADL等)，与校验动作并行地进行锁存电路(ADL等)和锁存电路XDL的数据传送。
另外，第一实施方式～第四实施方式所涉及的存储系统10说明了使用TLC的存储单元MC的构成，但也可以是使用SLC(Single Level Cell)、MLC(Multi Level Cell)、QLC(Quad Level Cell)、PLC(Penta Level Cell)的存储单元的构成。
[其他]
虽然说明了本发明的若干个实施方式，但这些实施方式是作为例子而呈现的，并不意味着限定发明的范围。这些新的实施方式能够以其他各种方式实施，在不脱离发明的主旨的范围内，能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围、主旨中，并且包含在与权利要求书所记载的发明均等的范围中。
[符号说明]
BL：位线，SA：感测放大器，SAU：感测放大器单元，SAM：感测放大器模块，ADL、ADL1：锁存电路(第三锁存电路)，ADL2：锁存电路(第五锁存电路)，BDL：锁存电路(第二锁存电路)，CDL：锁存电路(第一锁存电路)，DDL：锁存电路(第六锁存电路)，XDL：锁存电路(第四锁存电路)，LBUS1：布线(第一布线)，LBUS2：布线(第二布线)，LBUS3：布线(第四布线)，LBUS4：布线，DBUS：布线(第三布线)，DSW1：开关晶体管(第一开关晶体管)，DSW2：开关晶体管(第二开关晶体管)，DSW3：开关晶体管(第三开关晶体管)，DSW4：开关晶体管(第四开关晶体管)，SQC：定序器(控制电路)，55、56、57、60：充电晶体管，200：压缩电路。

Claims (8)

1.一种半导体存储装置，具备：
存储串；
与所述存储串连接的位线；
与所述位线连接的感测放大器；
与所述感测放大器电连接的第一锁存电路、第二锁存电路、第三锁存电路以及第四锁存电路；
与所述感测放大器、所述第一锁存电路以及所述第二锁存电路连接的第一布线；
与所述第三锁存电路连接的第二布线；
与所述第四锁存电路连接的第三布线；
将所述第一布线与所述第三布线可电断开地连接的第一开关晶体管；
将所述第一布线与所述第二布线可电断开地连接的第二开关晶体管；以及
将所述第二布线与所述第三布线可电断开地连接的第三开关晶体管。
2.根据权利要求1所述的半导体存储装置，其中，
在读取动作的第一定时，所述第一锁存电路根据所述感测放大器的输出保持第一数据，
在读取动作的比所述第一定时晚的第二定时，所述第二锁存电路根据所述感测放大器的输出保持第二数据，
在读取动作的比所述第二定时晚的第三定时，所述第一数据经由所述第一布线以及所述第三布线从所述第一锁存电路被传送到所述第四锁存电路，
在读取动作的比所述第三定时晚的第四定时，所述第二数据经由所述第一布线以及所述第二布线从所述第二锁存电路被传送到所述第三锁存电路，
在读取动作的比所述第四定时晚的第五定时，所述第二数据经由所述第二布线以及所述第三布线从所述第三锁存电路被传送到所述第四锁存电路。
3.根据权利要求2所述的半导体存储装置，其中，
根据传送命令的输入，使所述第二数据从所述第三锁存电路传送到所述第四锁存电路。
4.根据权利要求1所述的半导体存储装置，其中，
具备与所述第一布线、所述第二布线以及所述第三布线分别连接的预充电用的第一充电晶体管、第二充电晶体管以及第三充电晶体管。
5.根据权利要求1至4中任一项所述的半导体存储装置，其中，
具备与所述第二布线连接的第五锁存电路。
6.根据权利要求1至4中任一项所述的半导体存储装置，其中，
具备：
与所述感测放大器电连接的第六锁存电路；
与所述第六锁存电路连接的第四布线；以及
将所述第四布线与所述第三布线可电断开地连接的第四开关晶体管，
所述第三开关晶体管将所述第二布线与所述第四布线可电断开地连接。
7.根据权利要求1至4中任一项所述的半导体存储装置，其中，
具备压缩电路，其与所述第二布线连接，且构成为能够对保持在所述第三锁存电路中的数据进行压缩。
8.根据权利要求7所述的半导体存储装置，其中，
所述压缩电路与对应于多个所述感测放大器的多个所述第二布线连接。
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