JP2023122783A - 半導体記憶装置 - Google Patents

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仁 志賀
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Abstract

【課題】好適に制御可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、メモリストリングと、メモリストリングに接続されたセンスアンプと、第１ラッチ回路、第２ラッチ回路、第３ラッチ回路及び第４ラッチ回路と、センスアンプ、第１ラッチ回路及び第２ラッチ回路に接続された第１配線と、第３ラッチ回路に接続された第２配線と、第４ラッチ回路に接続された第３配線と、第１配線及び第３配線を電気的に切り離し可能に接続する第１スイッチトランジスタと、第１配線及び第２配線を電気的に切り離し可能に接続する第２スイッチトランジスタと、第２配線及び第３配線を電気的に切り離し可能に接続する第３スイッチトランジスタと、を備える。【選択図】図５

Description

本実施形態は、半導体記憶装置に関する。
複数のメモリセル及び複数のメモリセルに接続された複数のビット線を備えるメモリセルアレイと、複数のビット線にそれぞれ接続された複数のセンスアンプユニットと、を備える半導体記憶装置が知られている。
特開２０１５－１７６３０９号公報
好適に制御可能な半導体記憶装置を提供する。
一の実施形態に係る半導体記憶装置は、メモリストリングと、メモリストリングに接続されたビット線と、ビット線に接続されたセンスアンプと、センスアンプに電気的に接続された第１ラッチ回路、第２ラッチ回路、第３ラッチ回路及び第４ラッチ回路と、センスアンプ、第１ラッチ回路及び第２ラッチ回路に接続された第１配線と、第３ラッチ回路に接続された第２配線と、第４ラッチ回路に接続された第３配線と、第１配線及び第３配線を電気的に切り離し可能に接続する第１スイッチトランジスタと、第１配線及び第２配線を電気的に切り離し可能に接続する第２スイッチトランジスタと、第２配線及び第３配線を電気的に切り離し可能に接続する第３スイッチトランジスタと、を備える。
第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。 メモリダイＭＤの構成を示す模式的なブロック図である。 メモリセルアレイＭＣＡの構成を示す模式的な回路図である。 センスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。 センスアンプユニットＳＡＵの構成を示す模式的な回路図である。 メモリダイＭＤの構成を示す模式的な斜視図である。 図６の一部の構成を示す模式的な拡大図である。 メモリセルＭＣに記録されるデータについて説明するための模式的な図である。 読み出し動作について説明するための模式的な断面図である。 ハードビットリード及びソフトビットリードを説明するための模式的な図である。 センスアンプモジュールＳＡＭの動作のタイミングを示すダイアグラムである。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。 比較例に係るセンスアンプモジュールＳＡＭの動作のタイミングを示すダイアグラムである。 比較例に係る複数のラッチ回路間のデータのやり取りを説明するためのブロック図である。 第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。 第３実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。 第４実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイを意味する事もあるし、メモリチップ、メモリカード、ＳＳＤ等の、コントローラダイを含むメモリシステムを意味する事もある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第１の構成が第２の構成及び第３の構成の電流経路に設けられていることを意味する場合がある。
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、ユーザデータの読み出し、書き込み、消去等を行う。すなわち、読み出し動作、書き込み動作、消去動作を実行する。メモリシステム１０は、例えば、メモリチップ、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリダイＭＤと、これら複数のメモリダイＭＤ及びホストコンピュータ２０に接続されるコントローラダイＣＤと、を備える。コントローラダイＣＤは、例えば、プロセッサ、ＲＡＭ、ＲＯＭ、ＥＣＣ回路等を備え、論理アドレスと物理アドレスの変換、ビット誤り検出／訂正、ウェアレベリング等の処理を行う。
図２は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図３～図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。
図２に示す通り、メモリダイＭＤは、データを記憶するメモリセルアレイＭＣＡと、メモリセルアレイＭＣＡに接続された周辺回路ＰＣと、を備える。
［メモリセルアレイＭＣＡ］
メモリセルアレイＭＣＡは、複数のメモリブロックＭＢを備える。これら複数のメモリブロックＭＢは、図３に示す様に、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリストリングＭＳは、ビット線ＢＬ及びソース線ＳＬの間に直列に接続されたドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
本実施形態に係るメモリセルＭＣは、チャネル領域として機能する半導体層、電荷蓄積膜を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタ（メモリトランジスタ）である。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリストリングＭＳに共通に接続される。
［周辺回路ＰＣ］
周辺回路ＰＣは、図２に示す通り、ロウデコーダＲＤと、センスアンプモジュールＳＡＭと、キャッシュメモリＣＭと、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、出力バッファＯＢと、を備える。
ロウデコーダＲＤは、例えば、デコード回路及びスイッチ回路を備える。デコード回路は、アドレスレジスタＡＤＲに保持されたロウアドレスＲＡをデコードする。スイッチ回路は、デコード回路の出力信号に応じて、ロウアドレスＲＡに対応するワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）を、対応する電圧供給線と導通させる。
センスアンプモジュールＳＡＭは、図４に示す通り、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵを備える。複数のセンスアンプユニットＳＡＵは、それぞれ、ビット線ＢＬに接続されたセンスアンプＳＡと、センスアンプＳＡに接続された配線ＬＢＵＳ１と、配線ＬＢＵＳ１に接続されたラッチ回路ＳＤＬ，ＢＤＬ，ＣＤＬ，ＴＤＬと、配線ＬＢＵＳ１に接続されたプリチャージ用の充電トランジスタ５５（図５）と、配線ＬＢＵＳ１に接続されたスイッチトランジスタＤＳＷ１，ＤＳＷ２と、を備える。また、複数のセンスアンプユニットＳＡＵは、それぞれ、スイッチトランジスタＤＳＷ２に接続された配線ＬＢＵＳ２と、配線ＬＢＵＳ２に接続されたラッチ回路ＡＤＬと、配線ＬＢＵＳ２に接続されたプリチャージ用の充電トランジスタ５６（図５）と、配線ＬＢＵＳ２に接続されたスイッチトランジスタＤＳＷ３と、を備える。また、配線ＤＢＵＳには、プリチャージ用の充電トランジスタ６０が接続されている。
配線ＬＢＵＳ１及び配線ＤＢＵＳは、スイッチトランジスタＤＳＷ１によって電気的に切り離し可能に接続されている。即ち、スイッチトランジスタＤＳＷ１がＯＮ状態のときは、配線ＬＢＵＳ１及び配線ＤＢＵＳが電気的に導通し、スイッチトランジスタＤＳＷ１がＯＦＦ状態のときは、配線ＬＢＵＳ１及び配線ＤＢＵＳが電気的に切り離される。
配線ＬＢＵＳ１及び配線ＬＢＵＳ２は、スイッチトランジスタＤＳＷ２によって電気的に切り離し可能に接続されている。即ち、スイッチトランジスタＤＳＷ２がＯＮ状態のときは、配線ＬＢＵＳ１及び配線ＬＢＵＳ２が電気的に導通し、スイッチトランジスタＤＳＷ２がＯＦＦ状態のときは、配線ＬＢＵＳ１及び配線ＬＢＵＳ２が電気的に切り離される。
配線ＬＢＵＳ２及び配線ＤＢＵＳは、スイッチトランジスタＤＳＷ３によって電気的に切り離し可能に接続されている。即ち、スイッチトランジスタＤＳＷ３がＯＮ状態のときは、配線ＬＢＵＳ２及び配線ＤＢＵＳが電気的に導通し、スイッチトランジスタＤＳＷ３がＯＦＦ状態のときは、配線ＬＢＵＳ２及び配線ＤＢＵＳが電気的に切り離される。
センスアンプＳＡは、図５に示す通り、ビット線ＢＬに流れる電流に応じて配線ＬＢＵＳ１の電荷を放電するセンストランジスタ３１を備える。センストランジスタ３１のソース電極は接地電圧供給端子に接続される。ドレイン電極は、スイッチトランジスタ３２を介して配線ＬＢＵＳ１に接続される。ゲート電極は、センスノードＳＥＮ、放電トランジスタ３３、ノードＣＯＭ、クランプトランジスタ３４及び耐圧トランジスタ３５を介してビット線ＢＬに接続される。センスノードＳＥＮは充電トランジスタ３６及び充電トランジスタ３７を介して電圧ＶＤＤを供給する電圧供給線に接続され、キャパシタ３８を介して内部制御信号ＣＬＫに接続される。ノードＣＯＭは、充電トランジスタ３９及び充電トランジスタ３７を介して電圧ＶＤＤを供給する電圧供給線に接続され、放電トランジスタ４０を介して電圧ＶＳＲＣを供給する電圧供給線に接続される。
センストランジスタ３１、スイッチトランジスタ３２、放電トランジスタ３３、クランプトランジスタ３４、充電トランジスタ３６、充電トランジスタ３９及び放電トランジスタ４０は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。耐圧トランジスタ３５は、例えば、デプレッション型のＮＭＯＳトランジスタである。充電トランジスタ３６は、例えば、ＰＭＯＳトランジスタである。
スイッチトランジスタ３２のゲート電極は、信号線ＳＴＢを介してシーケンサＳＱＣに接続されている。放電トランジスタ３３のゲート電極は、信号線ＸＸＬを介してシーケンサＳＱＣに接続されている。クランプトランジスタ３４のゲート電極は、信号線ＢＬＣを介してシーケンサＳＱＣに接続されている。耐圧トランジスタ３５のゲート電極は、信号線ＢＬＳを介してシーケンサＳＱＣに接続されている。充電トランジスタ３６のゲート電極は、信号線ＨＬＬを介してシーケンサＳＱＣに接続されている。充電トランジスタ３７のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶに接続されている。充電トランジスタ３９のゲート電極は、信号線ＢＬＸを介してシーケンサＳＱＣに接続されている。放電トランジスタ４０のゲート電極は、ラッチ回路ＳＤＬのノードＩＮＶに接続されている。
ラッチ回路ＳＤＬは、ノードＬＡＴ及びＩＮＶと、これらノードＬＡＴ及びＩＮＶに並列に接続されたインバータ４１及び４２と、ノードＬＡＴ及び配線ＬＢＵＳ１に接続されたスイッチトランジスタ４３と、ノードＩＮＶ及び配線ＬＢＵＳ１に接続されたスイッチトランジスタ４４と、を備える。スイッチトランジスタ４３及び４４は、例えば、ＮＭＯＳトランジスタである。スイッチトランジスタ４３のゲート電極は、信号線ＳＴＩを介してシーケンサＳＱＣに接続されている。スイッチトランジスタ４４のゲート電極は、信号線ＳＴＬを介してシーケンサＳＱＣに接続されている。
ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＴＤＬは、ラッチ回路ＳＤＬとほぼ同様に構成されている。ただし、ラッチ回路ＳＤＬのノードＬＡＴ又はノードＩＮＶはセンスアンプＳＡに接続されているものの、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＴＤＬ中のノードＬＡＴ又はノードＩＮＶに対応する構成は、センスアンプＳＡに接続されていない。
スイッチトランジスタＤＳＷ１は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷ１は、配線ＬＢＵＳ１及び配線ＤＢＵＳの間に接続されている。スイッチトランジスタＤＳＷ１のゲート電極は、信号線ＤＢＳ１を介してシーケンサＳＱＣに接続されている。
スイッチトランジスタＤＳＷ２，ＤＳＷ３は、例えば、エンハンスメント型のＮＭＯＳトランジスタである。スイッチトランジスタＤＳＷ２は、配線ＬＢＵＳ１及び配線ＬＢＵＳ２の間に接続されている。スイッチトランジスタＤＳＷ３は、配線ＬＢＵＳ２及び配線ＤＢＵＳの間に接続されている。スイッチトランジスタＤＳＷ２，ＤＳＷ３のゲート電極は、それぞれ、信号線ＤＢＳ２，ＤＢＳ３を介してシーケンサＳＱＣに接続されている。
図４に例示する様に、上述の信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。また、上述の電圧ＶＤＤ及び電圧ＶＳＲＣを供給する電圧供給線は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。
また、ラッチ回路ＳＤＬの信号線ＳＴＩ及び信号線ＳＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。同様に、ラッチ回路ＡＤＬ，ＢＤＬ，ＣＤＬ，ＴＤＬ中の信号線ＳＴＩ及び信号線ＳＴＬに対応する信号線ＡＴＩ，ＡＴＬ，ＢＴＩ，ＢＴＬ，ＣＴＩ，ＣＴＬ，ＴＴＩ，ＴＴＬは、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。
また、上述の信号線ＤＢＳ１，ＤＢＳ３は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵに応じて複数設けられ、全てのセンスアンプユニットＳＡＵに独立して接続されている。また、信号線ＤＢＳ２は、それぞれ、センスアンプモジュールＳＡＭに含まれる全てのセンスアンプユニットＳＡＵの間で共通に接続されている。
キャッシュメモリＣＭ（図２）は、複数のラッチ回路ＸＤＬ（図５）を備える。ラッチ回路ＸＤＬは、双方向バスＹＩＯ（図２及び図５）に接続される。ラッチ回路ＸＤＬは、入出力制御回路Ｉ／Ｏから双方向バスＹＩＯを介して送信された書き込みデータを一時的に保持する。また、ラッチ回路ＸＤＬは、ラッチ回路ＣＤＬ又はラッチ回路ＡＤＬから配線ＬＢＵＳ１，ＤＢＵＳ又は配線ＬＢＵＳ２，ＤＢＵＳを介して送信された読み出しデータを一時的に保持する。
電圧生成回路ＶＧ（図２）は、例えば、電源端子及び接地端子に接続されたチャージポンプ回路等の昇圧回路、レギュレータ等の降圧回路、及び、図示しない複数の電圧供給線を備える。また、上記昇圧回路及び降圧回路は、それぞれ、電源電圧供給端子ＶＣＣ，ＶＳＳに接続されている。電圧生成回路ＶＧは、シーケンサＳＱＣからの内部制御信号に従って電源電圧供給端子ＶＣＣ－ＶＳＳ間の電圧を昇圧又は降圧して、メモリセルアレイＭＣＡに対する読み出し動作、書き込み動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ）に供給される複数通りの動作電圧を生成し、複数の電圧供給線から同時に出力する。
シーケンサＳＱＣは、コマンドレジスタＣＭＲに保持されたコマンドデータＣＭＤを順次デコードし、ロウデコーダＲＤ、センスアンプモジュールＳＡＭ、及び、電圧生成回路ＶＧに内部制御信号を出力する。また、シーケンサＳＱＣは、適宜自身の状態を示すステータスデータをステータスレジスタＳＴＲに出力する。例えば、書き込み動作又は消去動作の実行に際して、書き込み動作又は消去動作が正常に終了したか否かを示す情報をステータスデータとして出力する。また、シーケンサＳＱＣは、レディ／ビジー信号ＲＢを出力バッファＯＢに出力する。レディ／ビジー信号ＲＢは、コントローラダイＣＤからのコマンドを受け付け可能なレディ状態であるか、コマンドを受け付けないビジー状態であるかを、コントローラダイＣＤに通知する信号である。
入出力制御回路Ｉ／Ｏは、データ信号入出力端子ＤＱ０～ＤＱ７と、トグル信号入出力端子ＤＱＳ，／ＤＱＳと、複数の入力回路と、複数の出力回路と、シフトレジスタと、バッファ回路と、を備える。
データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ又はコマンドレジスタＣＭＲに出力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ又はステータスレジスタＳＴＲからバッファ回路に入力される。
複数の入力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳの双方に接続されたコンパレータを含む。複数の出力回路は、例えば、データ信号入出力端子ＤＱ０～ＤＱ７のいずれか、又は、トグル信号入出力端子ＤＱＳ，／ＤＱＳのいずれかに接続されたＯＣＤ（Off Chip Driver）回路を含む。
論理回路ＣＴＲは、外部制御端子／ＣＥｎ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥを介してコントローラダイＣＤから外部制御信号を受信し、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。出力バッファＯＢは、シーケンサＳＱＣから出力されたレディ／ビジー信号ＲＢを、外部出力端子ＲＢｎを介してコントローラダイＣＤに出力する。尚、外部出力端子ＲＢｎの“Ｈ”状態はレディ状態を示し、“Ｌ”状態はビジー状態を示す。
次に、図６及び図７を参照して、本実施形態に係る半導体記憶装置の構成例について説明する。図６は、本実施形態に係る半導体記憶装置の模式的な斜視図である。図７は、図６の一部の構成を示す模式的な拡大図である。尚、図６及び図７は模式的な構成を示すものであり、具体的な構成は適宜変更可能である。また、図６及び図７においては、一部の構成が省略されている。
図６に示す通り、メモリダイＭＤは、半導体基板１００と、半導体基板１００上に設けられたトランジスタ層ＬＴＲと、トランジスタ層ＬＴＲの上方に設けられたメモリセルアレイ層ＬＭＣＡと、を備える。
半導体基板１００は、例えば、Ｐ型の不純物を含む単結晶シリコン（Ｓｉ）等の半導体基板である。半導体基板１００の表面の一部には、リン（Ｐ）等のＮ型の不純物を含むＮ型ウェルが設けられている。また、Ｎ型ウェルの表面の一部には、ホウ素（Ｂ）等のＰ型の不純物を含むＰ型ウェルが設けられている。また、半導体基板１００の表面の一部には、絶縁領域１００Ｉが設けられている。
トランジスタ層ＬＴＲには、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。トランジスタＴｒのソース領域、ドレイン領域及びチャネル領域は、半導体基板１００の表面に設けられている。トランジスタＴｒのゲート電極ｇｃは、トランジスタ層ＬＴＲ中に設けられている。これら複数のトランジスタＴｒのソース領域、ドレイン領域及びゲート電極ｇｃには、コンタクトＣＳが設けられている。これら複数のコンタクトＣＳは、トランジスタ層ＬＴＲ中の配線Ｄ０，Ｄ１，Ｄ２を介して、他のトランジスタＴｒ、メモリセルアレイ層ＬＭＣＡ中の構成等に接続されている。
メモリセルアレイ層ＬＭＣＡは、Ｙ方向に交互に並ぶ複数のメモリブロックＢＬＫ及び複数のブロック間構造ＳＴを備える。メモリブロックＢＬＫは、Ｚ方向に交互に並ぶ複数の導電層１１０及び複数の絶縁層１０１と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
導電層１１０は、Ｘ方向に延伸する略板状の導電層であり、Ｚ方向に複数並んでいる。導電層１１０は、例えば、窒化チタン（ＴｉＮ）及びタングステン（Ｗ）の積層膜等を含んでいても良いし、リン又はホウ素等の不純物を含む多結晶シリコン等を含んでいても良い。
複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図３）及びこれに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。また、これよりも上方に位置する複数の導電層１１０は、ワード線ＷＬ（図３）及びこれに接続された複数のメモリセルＭＣ（図３）のゲート電極として機能する。また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図３）のゲート電極として機能する。
導電層１１０の下方には、導電層１１２が設けられている。導電層１１２は、半導体柱１２０の下端に接続された半導体層１１３と、半導体層１１３の下面に接続された導電層１１４と、を備える。半導体層１１３は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。導電層１１４は、例えば、タングステン（Ｗ）等の金属、タングステンシリサイド等の導電層又はその他の導電層を含んでいても良い。また、導電層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
導電層１１２は、ソース線ＳＬ（図３）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡ（図３）に含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
半導体柱１２０は、Ｘ方向及びＹ方向に複数並ぶ。半導体柱１２０は、例えば、ノンドープの多結晶シリコン（Ｓｉ）等の半導体膜である。半導体柱１２０は、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁膜１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲われている。半導体柱１２０の下端部は、上記導電層１１２の半導体層１１３に接続される。半導体柱１２０の上端部は、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１、及び、コンタクトＣｈ，Ｃｂを介してビット線ＢＬに接続される。半導体柱１２０は、それぞれ、１つのメモリストリングＭＳ（図３）に含まれる複数のメモリセルＭＣ及び選択トランジスタＳＴＤ，ＳＴＳのチャネル領域として機能する。
ゲート絶縁膜１３０は、例えば図７に示す通り、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３を備える。トンネル絶縁膜１３１及びブロック絶縁膜１３３は、例えば、酸化シリコン等の絶縁膜である。電荷蓄積膜１３２は、例えば、窒化シリコン（ＳｉＮ）等の電荷を蓄積可能な膜である。トンネル絶縁膜１３１、電荷蓄積膜１３２、及び、ブロック絶縁膜１３３は略円筒状の形状を有し、半導体柱１２０の外周面に沿ってＺ方向に延伸する。
尚、図７には、ゲート絶縁膜１３０が窒化シリコン等の電荷蓄積膜１３２を備える例を示したが、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
ブロック間構造ＳＴは、例えば図６に示す通り、Ｘ方向及びＺ方向に延伸する。ブロック間構造ＳＴは、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層を含んでいても良い。また、ブロック間構造ＳＴは、例えば、Ｘ方向及びＺ方向に延伸し導電層１１２に接続された導電層と、この導電層のＹ方向における両側面に設けられた酸化シリコン（ＳｉＯ２）等の絶縁層と、を含んでいても良い。
［メモリセルＭＣのしきい値電圧］
次に、図８を参照して、メモリセルＭＣのしきい値電圧について説明する。図８（ａ）は、メモリセルＭＣのしきい値電圧について説明するための模式的なヒストグラムである。横軸はワード線ＷＬの電圧を示しており、縦軸はメモリセルＭＣの数を示している。図８（ｂ）は、メモリセルＭＣのしきい値電圧及びメモリセルＭＣに記録されるデータの一例である。
上述の通り、メモリセルアレイＭＣＡは、複数のメモリセルＭＣを備える。これら複数のメモリセルＭＣに書き込み動作が行われた場合、これらメモリセルＭＣのしきい値電圧は複数通りのステートに制御される。図８（ａ）には、８通りのステートに制御されたメモリセルＭＣのしきい値電圧の分布を示している。例えば、Ａステートに制御されたメモリセルＭＣのしきい値電圧は、図８（ａ）の読み出し電圧ＶＣＧＡＲより大きく、読み出し電圧ＶＣＧＢＲより小さい。また、全てのメモリセルＭＣのしきい値電圧は、図８（ａ）の読み出しパス電圧ＶＲＥＡＤより小さい。
本実施形態においては、メモリセルＭＣを８通りのステートに調整することにより、各メモリセルＭＣに３ビットのデータを記録する。
例えば、Ｅｒステートは、最も低いしきい値電圧（消去状態のメモリセルＭＣのしきい値電圧）に対応している。Ｅｒステートに対応するメモリセルＭＣには、例えば、データ“１１１”が割り当てられる。
また、Ａステートは、上記Ｅｒステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ａステートに対応するメモリセルＭＣには、例えば、データ“１１０”が割り当てられる。
また、Ｂステートは、上記Ａステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。Ｂステートに対応するメモリセルＭＣには、例えば、データ“１００”が割り当てられる。
以下同様に、図中のＣステート～Ｇステートは、Ｂステート～Ｆステートに対応するしきい値電圧よりも高いしきい値電圧に対応している。これらの分布に対応するメモリセルＭＣには、例えば、データ“０００”，“０１０”，“０１１”，“００１”，“１０１”が割り当てられる。
尚、図８（ｂ）に例示した様な割り当ての場合、下位ビットのデータは２つの読み出し電圧ＶＣＧＡＲ，ＶＣＧＥＲによって判別可能であり、中位ビットのデータは３つの読み出し電圧ＶＣＧＢＲ，ＶＣＧＤＲ，ＶＣＧＦＲによって判別可能であり、上位ビットのデータは２つの読み出し電圧ＶＣＧＣＲ，ＶＣＧＧＲによって判別可能である。この様なデータの割り当てを、２－３－２コードと呼ぶ場合がある。
尚、メモリセルＭＣに記録するデータのビット数、ステートの数、各ステートに対するデータの割り当て等は、適宜変更可能である。
［読み出し動作］
次に、本実施形態に係る半導体記憶装置の読み出し動作について説明する。
図９は、読み出し動作について説明するための模式的な断面図である。尚、以下の説明においては、各メモリセルＭＣが複数ビットのデータを記憶し、読み出し動作に際して複数通りの読み出し電圧が使用される例について説明する。
尚、以下の説明では、動作の対象となっているワード線ＷＬを選択ワード線ＷＬＳと呼び、それ以外のワード線ＷＬを非選択ワード線ＷＬＵと呼ぶ場合がある。また、以下の説明では、動作の対象となっているストリングユニットＳＵに含まれる複数のメモリセルＭＣのうち、選択ワード線ＷＬＳに接続されたもの（以下、「選択メモリセルＭＣ」と呼ぶ場合がある。）に対して読み出し動作を実行する例について説明する。また、以下の説明では、この様な複数の選択メモリセルＭＣを含む構成を、選択ページＰＧと呼ぶ場合がある。
読み出し動作においては、例えば、ビット線ＢＬに、電圧ＶＤＤを供給する。例えば、図５のラッチ回路ＳＤＬに“Ｈ”をラッチさせ、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｈ，Ｈ”とする。これにより、ビット線ＢＬ及びセンスノードＳＥＮに電圧ＶＤＤが供給される。また、ソース線ＳＬに、電圧ＶＳＲＣを供給する。電圧ＶＳＲＣは、接地電圧ＶＳＳより大きくても良いし、接地電圧ＶＳＳと等しくても良い。電圧ＶＤＤは、電圧ＶＳＲＣよりも大きい。
また、読み出し動作においては、ドレイン側選択ゲート線ＳＧＤに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＤＤよりも大きい。また、電圧ＶＳＧと電圧ＶＤＤとの電圧差は、ドレイン側選択トランジスタＳＴＤをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ドレイン側選択トランジスタＳＴＤのチャネル領域には電子のチャネルが形成され、電圧ＶＤＤが転送される。
また、読み出し動作においては、ソース側選択ゲート線ＳＧＳ、ＳＧＳｂに電圧ＶＳＧを供給する。電圧ＶＳＧは、電圧ＶＳＲＣよりも大きい。また、電圧ＶＳＧと電圧ＶＳＲＣとの電圧差は、ソース側選択トランジスタＳＴＳ，ＳＴＳｂをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、ソース側選択トランジスタＳＴＳ，ＳＴＳｂのチャネル領域には電子のチャネルが形成され、電圧ＶＳＲＣが転送される。
また、読み出し動作においては、非選択ワード線ＷＬＵに読み出しパス電圧ＶＲＥＡＤを供給する。読み出しパス電圧ＶＲＥＡＤは、電圧ＶＤＤ，ＶＳＲＣよりも大きい。また、読み出しパス電圧ＶＲＥＡＤと電圧ＶＤＤ，ＶＳＲＣとの電圧差は、メモリセルＭＣに記録されたデータに拘わらず、メモリセルＭＣをＮＭＯＳトランジスタとして機能させる際のしきい値電圧よりも大きい。従って、非選択メモリセルＭＣのチャネル領域には電子のチャネルが形成され、選択メモリセルＭＣに、電圧ＶＤＤ，ＶＳＲＣが転送される。
また、読み出し動作においては、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＲを供給する。読み出し電圧ＶＣＧＲは、読み出しパス電圧ＶＲＥＡＤよりも小さい。読み出し電圧ＶＣＧＲは、図８を参照して説明した読み出し電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれかである。読み出し電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも大きい。従って、一部のデータが記録されたメモリセルＭＣはＯＮ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れる。一方、読み出し電圧ＶＣＧＲと電圧ＶＳＲＣとの電圧差は、一部のデータが記録されたメモリセルＭＣのしきい値電圧よりも小さい。従って、一部のデータが記録されたメモリセルＭＣはＯＦＦ状態となる。従って、この様なメモリセルＭＣに接続されたビット線ＢＬには電流が流れない。
また、読み出し動作においては、センスアンプＳＡ（図５）によって、ビット線ＢＬに電流が流れるか否かを検出し、これによってメモリセルＭＣのＯＮ状態／ＯＦＦ状態を検出する。以下、この様な動作を、「センス動作」と呼ぶ。センス動作では、例えば、ビット線ＢＬ（図３）に電圧ＶＤＤを供給している状態において、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｈ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、センスアンプＳＡ（図５）のセンスノードＳＥＮをビット線ＢＬと導通させる。また、一定期間の経過後、信号線ＳＴＢ，ＸＸＬ，ＢＬＣ，ＢＬＳ，ＨＬＬ，ＢＬＸの状態を“Ｌ，Ｌ，Ｈ，Ｈ，Ｌ，Ｌ”とする。これにより、センスアンプＳＡ（図５）のセンスノードＳＥＮを、ビット線ＢＬから電気的に切り離す。センス動作の実行後には、センストランジスタ３１が配線ＬＢＵＳ１（図５）と導通し、配線ＬＢＵＳ１の電荷が放電又は維持される。また、センスアンプユニットＳＡＵ内のいずれかのラッチ回路が配線ＬＢＵＳ１と導通し、このラッチ回路によって配線ＬＢＵＳ１のデータがラッチされる。
また、読み出し動作においては、必要に応じて、上記メモリセルＭＣの状態を示すデータにＡＮＤ、ＯＲ等の演算処理が実行され、これによってメモリセルＭＣに記録されていたデータが算出される。また、このデータは、配線ＬＢＵＳ１（図５）、スイッチトランジスタＤＳＷ１、又は、スイッチトランジスタＤＳＷ２，ＤＳＷ３及び配線ＬＢＵＳ２、並びに、配線ＤＢＵＳを介してキャッシュメモリＣＭ（図２）内のラッチ回路ＸＤＬ（図５）に転送される。
［キャッシュリード］
本実施形態に係る半導体記憶装置は、通常の読み出し動作に加え、キャッシュリードを実行可能に構成されている。キャッシュリードは、基本的には、通常の読み出し動作と同様に実行される。ただし、図１１を参照して後述する通り、通常の読み出し動作の実行中は、外部出力端子ＲＢｎが“Ｌ”状態となる。一方、キャッシュリードの実行中は、基本的に、外部出力端子ＲＢｎが“Ｈ”状態となる。
［ハードビットリード及びソフトビットリード］
図１０は、ハードビットリード及びソフトビットリードを説明するための模式的な図である。図８を参照して説明した様に、読み出し動作においては、読み出し電圧ＶＣＧＲ（読み出し電圧ＶＣＧＡＲ～ＶＣＧＧＲのいずれか）を選択ワード線ＷＬＳに供給することで、メモリセルＭＣのＯＮ状態／ＯＦＦ状態の検出が行われる。読み出し電圧ＶＣＧＲは、メモリセルＭＣのしきい値電圧の分布を分ける境界に設定されている。
しかしながら、メモリセルＭＣのしきい値電圧の分布は、正確に分かれていない場合がある。図１０に示す様に、実際のしきい値電圧の分布（図１０の点線で示す分布）は、理想的なしきい値電圧の分布（図１０の実線で示す分布）よりも所定電圧値ずれている場合がある。また、実際のしきい値電圧の分布の幅が理想的なしきい値電圧の分布の幅よりも広く、実際のしきい値電圧の分布が隣のしきい値電圧の分布と重なっている場合がある。この場合、一部のメモリセルＭＣにおいて、書き込まれたデータと異なるデータが読み出されるおそれがある。
そこで、読み出し動作において、誤り訂正の精度を向上させるために、ハードビットリード及びソフトビットリードが行われる。ハードビットリードで読み出されたデータを「読み出しデータＨＢ」と呼ぶ場合がある。「読み出しデータＨＢ」とは、例えば、ワード線ＷＬの印加電圧レベルが標準レベルで得られるデータである。また、ソフトビットリードで読み出されたデータを「読み出しデータＳＢ」と呼ぶ場合がある。「読み出しデータＳＢ」とは、例えば、ワード線ＷＬの印加電圧レベルを変えるなどして得られる、読み出しデータの精度検証用のデータである。
ハードビットリードでは、しきい値電圧の分布を分ける境界に設定された１種類の読み出し電圧を用いて読み出し動作が行われ、メモリセルＭＣのしきい値電圧が読み出し電圧より高いか否かが判定される。即ち、ハードビットリードは、通常の読み出し動作（ノーマルリード）と同じである。
ソフトビットリードでは、ハードビットリードとは異なる条件で読み出し動作が行われる。コントローラダイＣＤは、ハードビットリード及びソフトビットリードの読み出しデータに基づいて、誤りの可能性のあるビットを抽出し、誤り訂正を行う。
本実施形態においては、ハードビットリードは、ある読み出し電圧（図１０の「ＶＨＢ」と記す電圧）を選択ワード線ＷＬＳに印加して、所定時間のセンス動作を行う。また、また、ソフトビットリードは、ハードビットリードの場合と同一の読み出し電圧（「ＶＨＢ」）を選択ワード線ＷＬＳに印加して、異なる時間のセンス動作を行う。より具体的には、ソフトビットリードにおいては、直前に実行されたハードビットリードにおいて選択ワード線ＷＬＳに印加された読み出し電圧（「ＶＨＢ」）を保持しつつ、センス動作の時間（センス時間）が変更される。
センス時間を長くすることにより、センス動作においてセンスノードＳＥＮ（図５）からの放電量が多くなるため、メモリセルＭＣがオンしていると判定されやすくなる。これは、等価的に、選択ワード線ＷＬＳに印加する電圧を高くすることに相当する。また、センス時間を短くすることにより、センス動作においてセンスノードＳＥＮ（図５）からの放電量が少なくなるため、メモリセルＭＣがオフしていると判定されやすくなる。これは、等価的に、選択ワード線ＷＬＳに印加する電圧を低くすることに相当する。すなわち、センス動作を調整することで、選択ワード線ＷＬＳに印加する読み出し電圧を疑似的に変更させたような効果を得ることができる。
すなわち、実施形態のソフトビットリードは、ハードビットリードの読み出し電圧を直接的に変更することなく、疑似的に異なる読み出し電圧で読み出し動作を行う場合と同様の結果を得る。具体的には、センスアンプＳＡのセンス時間を短くすることで、標準の読み出し電圧よりも低い読み出し電圧（図１０の「ＶＳＢ－」と記す電圧）で読み出し動作を行う場合と同様の結果を得る。また、センスアンプＳＡのセンス時間を長くすることで、標準の読み出し電圧よりも高い読み出し電圧（図１０の「ＶＳＢ＋」と記す電圧）で読み出し動作を行う場合と同様の結果を得る。
尚、ソフトビットリードにおいて、ハードビットリードの読み出し電圧とは異なる読み出し電圧を選択ワード線ＷＬＳに印加してもよい。この場合、ハードビットリードとソフトビットリードのセンス時間は、同一であっても良い。また、ハードビットリード及びソフトビットリードにおいて、読み出し電圧とセンス時間の両方が、互いに異なっていても良い。
［センスアンプモジュールＳＡＭの動作］
次に、図１１～図２４を参照して、センスアンプモジュールＳＡＭの動作について説明する。
図１１は、センスアンプモジュールＳＡＭの動作のタイミングを示すダイアグラムである。図１２～図２４は、複数のラッチ回路間のデータのやり取りを説明するための模式的なブロック図である。
尚、本実施形態に係る読み出し動作においては、図１１に示す様に、メモリセルＭＣの各ステートに対応して、ハードビットリード（図１０の電圧ＶＨＢ）及びプラス側のソフトビットリード（図１０の電圧ＶＳＢ＋）に対応する２回のセンス動作が実行される。また、図４及び図５を参照して説明した様に、配線ＬＢＵＳ１にはセンスアンプＳＡが接続されているが、図１２～図２４においてはセンスアンプＳＡを省略している。また、以下の説明では、図８（ｂ）の２－３－２コードに従ってデータが割り当てられる例について説明する。
また、以下の説明では、８つのデータ信号入出力端子ＤＱ０～ＤＱ７に入力される８ビットのデータを、２桁の１６進数を使用して表現する場合がある。例えば、８つのデータ信号入出力端子ＤＱ０～ＤＱ７に“０，０，０，０，０，０，０，０”が入力される場合、このデータを、データ００ｈ等と表現する場合がある。また、“１，１，１，１，１，１，１，１”が入力される場合、このデータを、データＦＦｈ等と表現する場合がある。
読み出し動作が開始されると、コントローラダイＣＤは、読み出し動作を指示するコマンドセット（以下、読み出し動作用のリードコマンドと呼ぶ場合がある。）を、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力する。読み出し動作用のリードコマンドは、図１１に示す様に、データ００ｈ，ＡＤＤ，３０ｈを含む。
データ００ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＣＭＤである。このデータ００ｈは、読み出し動作の開始時に入力される。データＡＤＤは、アドレスレジスタＡＤＲに入力されるデータである。このデータＡＤＤは、カラムアドレスＣＡ及びロウアドレスＲＡを含む。データＡＤＤは、例えば、８ビットのデータを、５サイクル～６サイクル分含んでいても良い。データ３０ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＣＭＤである。このデータ３０ｈは、読み出し動作用のコマンドセットの入力が終了したことを示すデータである。
シーケンサＳＱＣは、読み出し動作用のリードコマンドの入力に応じて、外部出力端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。これに伴い、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいて読み出し動作が実行される。
図１１中の“True busy”は、センスアンプモジュールＳＡＭへのアクセスが禁止されている、又はメモリセルアレイＭＣＡに対して書き込み動作、読み出し動作、消去動作等が実行中である状態を示している。センスアンプモジュールＳＡＭにおいて読み出し動作が開始された時点で、“True busy”が“Ｈ”状態から“Ｌ”状態となる。図１１中の“ｔＲ”は、読み出し動作が実行されている期間を意味する。
図１１に示す様に、読み出し動作においてシーケンサＳＱＣは、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給する。
また、シーケンサＳＱＣは、選択ワード線ＷＬＳに、読み出し電圧ＶＣＧＥＲを供給する。これにより、図８（ａ）のＥｒステート～Ｄステートに対応するメモリセルＭＣはＯＮ状態となり、Ｅステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。また、シーケンサＳＱＣは、ビット線ＢＬを充電する。また、シーケンサＳＱＣは、プリチャージ用の充電トランジスタ５５（図５）を制御することにより、配線ＬＢＵＳ１を充電する。このとき、スイッチトランジスタＤＳＷ１，ＤＳＷ２，ＤＳＷ３は、いずれもＯＦＦ状態である。
また、シーケンサＳＱＣは、ハードビットリードに対応するセンス動作（図１１中の“sense ER(HB)”）を実行する。ここで、上述した様に、ハードビットリードの読み出し電圧ＶＣＧＥＲ（図１０の電圧ＶＨＢ）は、通常の読み出し動作の読み出し電圧ＶＣＧＥＲ（図８）と同一である。従って、ハードビットリードに対応するセンス動作では、選択ワード線ＷＬＳに供給される読み出し電圧ＶＣＧＥＲ及びセンス時間が、通常の読み出し動作における読み出し電圧ＶＣＧＥＲ及びセンス時間と同一の大きさに設定される。ハードビットリードに対応するセンス動作の実行により、センスアンプＳＡは、読み出し電圧ＶＣＧＥＲに対応する読み出しデータ（読み出しデータＨＢ（ＥＲ））を取得する。
図１２は、図１１のタイミングｔ１における読み出しデータＨＢ（ＥＲ）の流れを示している。図１２に示す様に、センス動作によって取得された読み出しデータＨＢ（ＥＲ）は、配線ＬＢＵＳ１を介してラッチ回路ＣＤＬに転送される。ラッチ回路ＣＤＬは、読み出しデータＨＢ（ＥＲ）を保持する。
また、シーケンサＳＱＣは、ソフトビットリードに対応するセンス動作（図１１中の“sense ER(SB+)”）を実行する。ソフトビットリードにおいては、疑似的にまたは直接的に、ハードビットリードの読み出し電圧ＶＣＧＥＲ（図１０の電圧ＶＨＢ）と異なる電圧を印加する。図１１の例では、選択ワード線ＷＬＳに電圧ＶＨＢを供給するとともに、ソフトビットリードにおけるセンス時間を、ハードビットリードにおけるセンス時間よりも長くしている。これにより、センスノードＳＥＮ（図５）の放電時間を長くして、実質的に選択ワード線ＷＬＳに電圧ＶＳＢ＋を供給することと同様の効果を得ることが可能である。ソフトビットリードに対応するセンス動作の実行により、センスアンプＳＡは、読み出し電圧ＶＣＧＥＲに対応する読み出しデータ（読み出しデータＳＢ（ＥＲ））を取得する。
図１３は、図１１のタイミングｔ２における読み出しデータＳＢ（ＥＲ）の流れを示している。図１３に示す様に、センス動作によって取得された読み出しデータＳＢ（ＥＲ）は、配線ＬＢＵＳ１を介してラッチ回路ＢＤＬに転送される。ラッチ回路ＢＤＬは、読み出しデータＳＢ（ＥＲ）を保持する。
次に、シーケンサＳＱＣは、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＡＲを供給する。これにより、図８（ａ）のＥｒステートに対応するメモリセルＭＣはＯＮ状態となり、Ａステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
また、シーケンサＳＱＣは、ハードビットリードに対応するセンス動作（図１１中の“sense AR(HB)”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＡＲに対応する読み出しデータ（読み出しデータＨＢ（ＡＲ））を取得する。
図１４は、図１１のタイミングｔ３における読み出しデータＨＢ（ＡＲ）の流れを示している。図１４に示す様に、センス動作によって取得された読み出しデータＨＢ（ＡＲ）は、配線ＬＢＵＳ１に転送される。このとき、ラッチ回路ＣＤＬには、読み出しデータＨＢ（ＥＲ）が保持されている。センスアンプＳＡは、読み出しデータＨＢ（ＥＲ）と読み出しデータＨＢ（ＡＲ）とに所定の論理演算を行う。ラッチ回路ＣＤＬは、この論理演算の結果ＨＢ（ＥＲ／ＡＲ）を保持する。この論理演算の結果ＨＢ（ＥＲ／ＡＲ）は、下位ビット（下位ページ）の読み出しデータＨＢ［ＬＰ］である。
また、シーケンサＳＱＣは、ソフトビットリードに対応するセンス動作（図１１中の“sense AR(SB+)”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＡＲに対応する読み出しデータ（読み出しデータＳＢ（ＡＲ））を取得する。
図１５は、図１１のタイミングｔ４における読み出しデータＳＢ（ＡＲ）の流れを示している。図１５に示す様に、センス動作によって取得された読み出しデータＳＢ（ＡＲ）は、配線ＬＢＵＳ１に転送される。このとき、ラッチ回路ＢＤＬには、読み出しデータＳＢ（ＥＲ）が保持されている。センスアンプＳＡは、読み出しデータＳＢ（ＥＲ）と読み出しデータＳＢ（ＡＲ）とに所定の論理演算を行う。ラッチ回路ＢＤＬは、この論理演算の結果ＳＢ（ＥＲ／ＡＲ）を保持する。この論理演算の結果ＳＢ（ＥＲ／ＡＲ）は、下位ビット（下位ページ）の読み出しデータＳＢ［ＬＰ］である。
シーケンサＳＱＣは、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給する。
図１６は、図１１のタイミングｔ５における読み出しデータＨＢ［ＬＰ］の流れを示している。タイミングｔ５の前に、シーケンサＳＱＣは、プリチャージ用の充電トランジスタ６０（図５）を制御することにより、配線ＤＢＵＳを充電する。また、シーケンサＳＱＣは、スイッチトランジスタＤＳＷ１をＯＮ状態に制御し、スイッチトランジスタＤＳＷ２，ＤＳＷ３をＯＦＦ状態に制御する。図１６に示す様に、読み出しデータＨＢ［ＬＰ］は、配線ＬＢＵＳ１，ＤＢＵＳを介してラッチ回路ＣＤＬからラッチ回路ＸＤＬに転送される。ラッチ回路ＸＤＬは、読み出しデータＨＢ［ＬＰ］を保持する。
図１７は、図１１のタイミングｔ６における読み出しデータＳＢ［ＬＰ］の流れを示している。タイミングｔ６の前に、シーケンサＳＱＣは、プリチャージ用の充電トランジスタ５６（図５）を制御することにより、配線ＬＢＵＳ２を充電する。また、シーケンサＳＱＣは、スイッチトランジスタＤＳＷ１をＯＦＦ状態に制御し、スイッチトランジスタＤＳＷ２をＯＮ状態に制御し、ＤＳＷ３をＯＦＦ状態に制御する。図１７に示す様に、読み出しデータＳＢ［ＬＰ］は、配線ＬＢＵＳ１，ＬＢＵＳ２を介してラッチ回路ＢＤＬからラッチ回路ＡＤＬに転送される。ラッチ回路ＸＤＬは、読み出しデータＨＢ［ＬＰ］を保持する。
尚、図１１に示す例では、タイミングｔ３において読み出しデータＨＢ［ＬＰ］がラッチ回路ＣＤＬに保持され、タイミングｔ４において読み出しデータＳＢ［ＬＰ］がラッチ回路ＢＤＬに保持された後、タイミングｔ５においてラッチ回路ＣＤＬに保持された読み出しデータＨＢ［ＬＰ］がラッチ回路ＸＤＬに転送されている。しかしながら、タイミングｔ４において読み出しデータＳＢ［ＬＰ］がラッチ回路ＢＤＬに保持される前に、ラッチ回路ＣＤＬに保持された読み出しデータＨＢ［ＬＰ］がラッチ回路ＸＤＬに転送されても良い。
その後、シーケンサＳＱＣは、選択ワード線ＷＬＳに接地電圧ＶＳＳを供給する。
次に、メモリダイＭＤは、外部出力端子ＲＢｎを“Ｌ”状態（ビジー状態）から“Ｈ”状態（レディ状態）に制御する。
図１１の例では、外部出力端子ＲＢｎが“Ｌ”状態から“Ｈ”状態になった後、コントローラダイＣＤが、キャッシュリードを指示するコマンドセット（以下、キャッシュリード用のリードコマンドと呼ぶ場合がある。）を、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力している。キャッシュリード用のリードコマンドは、図１１に示す様に、データ００ｈ，ＡＤＤ，３１ｈを含む。
データ００ｈ及びデータＡＤＤは、リードコマンドのデータ００ｈ及びデータＡＤＤと同じデータである。データ３１ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＣＭＤである。このデータ３１ｈは、キャッシュリード用のコマンドセットの入力が終了したことを示すデータである。
シーケンサＳＱＣは、キャッシュリード用のコマンドセットの入力に応じて、外部出力端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。これにより、メモリダイＭＤへのアクセスが禁止される。また、メモリダイＭＤにおいてキャッシュリードが実行される。この際、図１１中の“True busy”も“Ｈ”状態から“Ｌ”状態となる。
ここで、通常の読み出し動作では、通常の読み出し動作を指示するコマンドセットが受け付けられ、外部出力端子ＲＢｎが“Ｈ”状態から“Ｌ”状態になった後、センスアンプＳＡ内のラッチ回路ＢＤＬ，ＣＤＬに保持された読み出しデータがラッチ回路ＡＤＬ，ＸＤＬに転送された時に、外部出力端子ＲＢｎが“Ｌ”状態から“Ｈ”状態に制御される。すなわち、通常の読み出し動作では、外部出力端子ＲＢｎの状態は、図１１中の“True busy”と一致している。一方、キャッシュリードでは、キャッシュリードを指示するコマンドセットが受け付けられ、外部出力端子ＲＢｎが“Ｈ”状態から“Ｌ”状態になった後、センスアンプＳＡ内のラッチ回路ＢＤＬ，ＣＤＬに保持された読み出しデータがラッチ回路ＡＤＬ，ＸＤＬに転送されるよりも前に、外部出力端子ＲＢｎが“Ｌ”状態から“Ｈ”状態に制御される。すなわち、キャッシュリードでは、外部出力端子ＲＢｎの状態は、図１１中の“True busy”と一致していない。より具体的には、キャッシュリードでは、メモリダイＭＤによってキャッシュリードを指示するコマンドセットが受け付けられたあと、外部出力端子ＲＢｎが一時的に“Ｈ”状態から“Ｌ”状態になり、すぐにまた “Ｈ”状態に戻る。さらに次の動作としてキャッシュリードを指示するコマンドセットが受け付けられ、キャッシュリード動作が連続する場合は、先のキャッシュリード動作が完了した後に次のキャッシュリード動作を開始することになる。この場合は２つ目のキャッシュリードを指示するコマンドセットが受け付けられたあと、外部出力端子ＲＢｎが“Ｈ”状態から“Ｌ”状態になり、２つ目のキャッシュリード動作が開始された後に“Ｈ”状態に戻る。
図１１の例では、メモリダイＭＤがキャッシュリードを指示するコマンドセットを受け付けたことを示すために外部出力端子ＲＢｎが “Ｈ”状態、“Ｌ”状態、“Ｈ”状態の順に変化した後で、コントローラダイＣＤが、データアウトを指示するコマンドセット（以下、データアウトコマンドと呼ぶ場合がある。）を、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力している。データアウトコマンドは、図１１に示す様に、データ０５ｈ，ＡＤＤ，Ｅ０ｈを含む。
データ０５ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＣＭＤである。このデータ０５ｈは、データアウトの開始時に入力される。データＡＤＤは、リードコマンドのデータＡＤＤと同じデータである。データＥ０ｈは、コマンドレジスタＣＭＲに入力されるコマンドデータＣＭＤである。このデータＥ０ｈは、データアウトコマンドの入力が終了したことを示すデータである。
図１８は、図１１のタイミングｔ７における読み出しデータの流れを示している。図１８に示す様に、シーケンサＳＱＣは、全てのスイッチトランジスタＤＳＷ１，ＤＳＷ２，ＤＳＷ３をＯＦＦ状態に制御する。図１１の例では、データアウトコマンドが入力される時に、センスアンプＳＡ内のラッチ回路間のデータ転送などは行われない。しかし、データアウトコマンドの入力と並行して、センスアンプＳＡ内のラッチ回路間のデータ転送などが行われていてもよい。
図１９は、図１１のタイミングｔ８における読み出しデータＨＢ［ＬＰ］の流れを示している。図１９に示す様に、シーケンサＳＱＣは、データアウトコマンドの入力に応じて、ラッチ回路ＸＤＬに保持されている読み出しデータＨＢ［ＬＰ］を、双方向バスＹＩＯ、入出力制御回路Ｉ／Ｏ及びデータ信号入出力端子ＤＱ０～ＤＱ７を介してコントローラダイＣＤに出力する。
ラッチ回路ＸＤＬに保持されている読み出しデータＨＢ［ＬＰ］のコントローラダイＣＤへの出力と並行して、図１１に示す様に、読み出し動作においてシーケンサＳＱＣは、選択ワード線ＷＬＳに読み出しパス電圧ＶＲＥＡＤを供給する。
シーケンサＳＱＣは、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＦＲを供給する。これにより、図８（ａ）のＥｒステート～Ｅステートに対応するメモリセルＭＣはＯＮ状態となり、Ｆステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。また、シーケンサＳＱＣは、ビット線ＢＬを充電する。また、シーケンサＳＱＣは、プリチャージ用の充電トランジスタ５５（図５）を制御することにより、配線ＬＢＵＳ１を充電する。このとき、スイッチトランジスタＤＳＷ１，ＤＳＷ２，ＤＳＷ３は、いずれもＯＦＦ状態である。
また、シーケンサＳＱＣは、ハードビットリードに対応するセンス動作（図１１中の“sense FR(HB)”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＦＲに対応する読み出しデータ（読み出しデータＨＢ（ＦＲ））を取得する。
図２０は、図１１のタイミングｔ９における読み出しデータＨＢ（ＦＲ）の流れを示している。図２０に示す様に、センス動作によって取得された読み出しデータＨＢ（ＦＲ）は、配線ＬＢＵＳ１を介してラッチ回路ＣＤＬに転送される。ラッチ回路ＣＤＬは、読み出しデータＨＢ（ＦＲ）を保持する。
また、シーケンサＳＱＣは、ソフトビットリードに対応するセンス動作（図１１中の“sense FR(SB+)”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＦＲに対応する読み出しデータ（読み出しデータＳＢ（ＦＲ））を取得する。
図２１は、図１１のタイミングｔ１０における読み出しデータＳＢ（ＦＲ）の流れを示している。図２１に示す様に、センス動作によって取得された読み出しデータＳＢ（ＦＲ）は、配線ＬＢＵＳ１を介してラッチ回路ＢＤＬに転送される。ラッチ回路ＢＤＬは、読み出しデータＳＢ（ＦＲ）を保持する。
次に、シーケンサＳＱＣは、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＤＲを供給する。これにより、図８（ａ）のＥｒステート～Ｃステートに対応するメモリセルＭＣはＯＮ状態となり、Ｄステート～Ｇステートに対応するメモリセルＭＣはＯＦＦ状態となる。
図１１の例では、データアウトが終了すると、コントローラダイＣＤが、読み出しデータの転送を指示するコマンド（以下、転送コマンドと呼ぶ場合がある。）を、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力している。転送コマンドは、図１１に示す様に、データＸＸｈのコマンドである。
尚、データＸＸｈを構成する８ビットのデータは、それぞれ、“０”でも良いし“１”でも良い。また、データＸＸｈを構成する８ビットのデータのうち、１ビット目から４ビット目までのデータと、５ビット目から８ビット目までのデータとは、一致していても良いし、異なっていても良い。
図２２は、図１１のタイミングｔ１１における読み出しデータＳＢ［ＬＰ］の流れを示している。図２２に示す様に、シーケンサＳＱＣは、転送コマンドの入力に応じて、スイッチトランジスタＤＳＷ１，ＤＳＷ２をＯＦＦ状態に制御し、スイッチトランジスタＤＳＷ３をＯＮ状態に制御する。また、シーケンサＳＱＣは、外部出力端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。そして、シーケンサＳＱＣは、ラッチ回路ＡＤＬに保持されている読み出しデータＳＢ［ＬＰ］を、配線ＬＢＵＳ２，ＤＢＵＳを介してラッチ回路ＸＤＬに転送する。ラッチ回路ＸＤＬは、読み出しデータＳＢ［ＬＰ］を保持する。
ラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送と並行して、図１１のタイミングｔ１１において、シーケンサＳＱＣは、ハードビットリードに対応するセンス動作（図１１中の“sense DR(HB)”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＤＲに対応する読み出しデータ（読み出しデータＨＢ（ＤＲ））を取得する。
本実施形態においては、配線ＬＢＵＳ１及び配線ＬＢＵＳ２は、スイッチトランジスタＤＳＷ２のＯＮ状態又はＯＦＦ状態に応じて、電気的に接続又は分離される。また、配線ＬＢＵＳ２及び配線ＤＢＵＳは、スイッチトランジスタＤＳＷ３のＯＮ状態又はＯＦＦ状態に応じて、電気的に接続又は分離される。また、配線ＬＢＵＳ２は、ラッチ回路ＡＤＬと接続されている。従って、センスアンプモジュールＳＡＭは、ハードビットリードまたはソフトビットリードに対応するセンス動作、読み出しデータのラッチ回路ＣＤＬ，ＢＤＬへの転送動作などの実行中であっても、それ以前にラッチ回路ＡＤＬに格納されている読み出しデータのラッチ回路ＸＤＬへの転送動作を、並行して実行することができる。
図２３は、図１１のタイミングｔ１２における読み出しデータＨＢ（ＤＲ）の流れを示している。シーケンサＳＱＣは、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送が終了すると、全てのスイッチトランジスタＤＳＷ１，ＤＳＷ２，ＤＳＷ３をＯＦＦ状態に制御する。メモリダイＭＤは、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送が終了すると、外部出力端子ＲＢｎを“Ｌ”状態から“Ｈ”状態に制御する。
図２３に示す様に、センス動作によって取得された読み出しデータＨＢ（ＤＲ）は、配線ＬＢＵＳ１に転送される。このとき、ラッチ回路ＣＤＬには、読み出しデータＨＢ（ＦＲ）が保持されている。センスアンプＳＡは、読み出しデータＨＢ（ＦＲ）と読み出しデータＨＢ（ＤＲ）とに所定の論理演算を行う。ラッチ回路ＣＤＬは、この論理演算の結果ＨＢ（ＦＲ／ＤＲ）を保持する。
また、シーケンサＳＱＣは、ソフトビットリードに対応するセンス動作（図１１中の“sense DR(SB+)”）を実行する。これにより、センスアンプＳＡは、読み出し電圧ＶＣＧＤＲに対応する読み出しデータ（読み出しデータＳＢ（ＤＲ））を取得する。
図２４は、図１１のタイミングｔ１３，ｔ１４における読み出しデータＳＢ（ＤＲ），ＳＢ［ＬＰ］の流れを示している。タイミングｔ１３において、図２４に示す様に、センス動作によって取得された読み出しデータＳＢ（ＤＲ）は、配線ＬＢＵＳ１に転送される。このとき、ラッチ回路ＢＤＬには、読み出しデータＳＢ（ＦＲ）が保持されている。センスアンプＳＡは、読み出しデータＳＢ（ＦＲ）と読み出しデータＳＢ（ＤＲ）とに所定の論理演算を行う。ラッチ回路ＢＤＬは、この論理演算の結果ＳＢ（ＦＲ／ＤＲ）を保持する。
図１１の例では、転送動作が終了した後に、コントローラダイＣＤが、データアウトコマンドを、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力している。
タイミングｔ１４において、図２４に示す様に、シーケンサＳＱＣは、データアウトコマンドの入力に応じて、ラッチ回路ＸＤＬに保持されている読み出しデータＳＢ［ＬＰ］を、双方向バスＹＩＯ、入出力制御回路Ｉ／Ｏ及びデータ信号入出力端子ＤＱ０～ＤＱ７を介してコントローラダイＣＤに出力する。
コントローラダイＣＤは、メモリダイＭＤから出力されたデータに対して、ビット誤り検出／訂正等を行った上で、ホストコンピュータ２０（図１）に転送する。
次に、シーケンサＳＱＣは、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＢＲを供給する。また、シーケンサＳＱＣは、ハードビットリードに対応するセンス動作（図１１中の“sense BR(HB)”）を実行する。タイミングｔ１５において、センス動作によって取得された読み出しデータＨＢ（ＢＲ）は、配線ＬＢＵＳ１に転送される。このとき、ラッチ回路ＣＤＬには、読み出しデータＨＢ（ＦＲ／ＤＲ）が保持されている。センスアンプＳＡは、読み出しデータＨＢ（ＦＲ／ＤＲ）と読み出しデータＨＢ（ＢＲ）とに所定の論理演算を行う。ラッチ回路ＣＤＬは、この論理演算の結果ＨＢ（ＦＲ／ＤＲ／ＢＲ）を保持する。この論理演算の結果ＨＢ（ＦＲ／ＤＲ／ＢＲ）は、中位ビット（中位ページ）の読み出しデータＨＢ［ＭＰ］である。
また、シーケンサＳＱＣは、ソフトビットリードに対応するセンス動作（図１１中の“sense BR(SB+)”）を実行する。タイミングｔ１６において、センス動作によって取得された読み出しデータＳＢ（ＢＲ）は、配線ＬＢＵＳ１に転送される。このとき、ラッチ回路ＢＤＬには、読み出しデータＳＢ（ＦＲ／ＤＲ）が保持されている。センスアンプＳＡは、読み出しデータＳＢ（ＦＲ／ＤＲ）と読み出しデータＳＢ（ＢＲ）とに所定の論理演算を行う。ラッチ回路ＢＤＬは、この論理演算の結果ＳＢ（ＦＲ／ＤＲ／ＢＲ）を保持する。この論理演算の結果ＳＢ（ＦＲ／ＤＲ／ＢＲ）は、中位ビット（中位ページ）の読み出しデータＳＢ［ＭＰ］である。
その後、読み出しデータＨＢ［ＭＰ］が配線ＬＢＵＳ１，ＤＢＵＳを介してラッチ回路ＸＤＬに転送される。ラッチ回路ＸＤＬに保持された読み出しデータＨＢ［ＭＰ］は、データアウトコマンドの入力に応じて、双方向バスＹＩＯを介してデータアウトされる。また、読み出しデータＳＢ［ＭＰ］が配線ＬＢＵＳ１，ＬＢＵＳ２を介してラッチ回路ＡＤＬに転送され、配線ＬＢＵＳ２，ＤＢＵＳを介してラッチ回路ＸＤＬに転送される。ラッチ回路ＸＤＬに保持された読み出しデータＳＢ［ＭＰ］は、データアウトコマンドの入力に応じて、双方向バスＹＩＯを介してデータアウトされる。
尚、図１１～図２４の例では、下位ビット及び中位ビットの読み出し動作を例示したが、上位ビットの読み出し動作を実行することも可能である。上位ビットの読み出し動作は、基本的には、下位ビット及び中位ビットの読み出し動作と同様に行われる。ただし、上位ビットの読み出し動作では、まず、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＧＲが供給され、ハードビットリード及びソフトビットリードに対応するセンス動作が行われる。そして、センス動作によって取得された読み出しデータの転送が行われる。次に、選択ワード線ＷＬＳに読み出し電圧ＶＣＧＣＲが供給され、ハードビットリード及びソフトビットリードに対応するセンス動作が行われる。そして、センス動作によって取得された読み出しデータの転送が行われる。
［比較例］
次に、図２５及び図２６を参照して比較例に係るセンスアンプモジュールＳＡＭの動作について説明する。
図２５は、比較例に係るセンスアンプモジュールＳＡＭの動作のタイミングを示すダイアグラムである。図２６は、比較例に係る複数のラッチ回路間のデータのやり取りを説明するためのブロック図である。図２５及び図２６において、図１１～図２４の構成と同一構成については同一符号を付し、その説明を省略する。
図２６に示す様に、比較例に係るセンスアンプモジュールにおいては、全てのラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＴＤＬが、配線ＬＢＵＳ１と接続されている。また、比較例に係るセンスアンプモジュールには、配線ＬＢＵＳ２、スイッチトランジスタＤＳＷ２，ＤＳＷ３が設けられていない。従って、ラッチ回路ＳＤＬ，ＡＤＬ，ＢＤＬ，ＣＤＬ，ＴＤＬに保持されたデータは、配線ＬＢＵＳ１及び配線ＤＢＵＳを含む１つのルートのみを介してラッチ回路ＸＤＬに転送される。
［センスアンプモジュールＳＡＭの動作］
図２５の例では、データアウトが終了すると、コントローラダイＣＤが、転送コマンドを、データ信号入出力端子ＤＱ０～ＤＱ７を介してメモリダイＭＤに出力する。
タイミングｔ２１において、シーケンサＳＱＣは、転送コマンドの入力に応じて、スイッチトランジスタＤＳＷ１をＯＮ状態に制御する。また、シーケンサＳＱＣは、外部出力端子ＲＢｎを“Ｈ”状態から“Ｌ”状態に制御する。また、シーケンサＳＱＣは、センスアンプモジュールＳＡＭの読み出し動作を中断する。そして、シーケンサＳＱＣは、ラッチ回路ＡＤＬに保持されている読み出しデータＳＢ［ＬＰ］を、配線ＬＢＵＳ１，ＤＢＵＳを介してラッチ回路ＸＤＬに転送する。ラッチ回路ＸＤＬは、読み出しデータＳＢ［ＬＰ］を保持する。
比較例に係るセンスアンプモジュールＳＡＭにおいては、センス動作によって取得された読み出しデータが、配線ＬＢＵＳ１を介してラッチ回路（例えばラッチ回路ＣＤＬ又はＢＤＬ）に転送される。また、ラッチ回路ＡＤＬに保持されている読み出しデータＳＢ［ＬＰ］は、配線ＬＢＵＳ１，ＤＢＵＳを介してラッチ回路ＸＤＬに転送される。この様に、センスアンプＳＡからラッチ回路への読み出しデータの転送、及びラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送は、いずれも配線ＬＢＵＳ１が使用されるので、これらの動作（処理）を同時に行うことができない。従って、シーケンサＳＱＣは、転送コマンドを受け取った場合、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送が終了するまで（タイミングｔ２１～ｔ２２の期間）、読み出し動作を中断しなければならない。又は、シーケンサＳＱＣは、転送コマンドを受け取った場合、読み出し動作が終了するまで、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送を待たなければならない。
この場合、読み出し動作が遅くなってしまう。又は、ラッチ回路ＸＤＬ、双方向バスＹＩＯ、入出力制御回路Ｉ／Ｏ及びデータ信号入出力端子ＤＱ０～ＤＱ７を介して、コントローラダイＣＤが読み出しデータＳＢ［ＬＰ］を受け取るのが遅くなってしまう。
［第１実施形態の効果］
第１実施形態に係るセンスアンプモジュールＳＡＭにおいては、読み出し動作の実行中であっても、転送コマンドの入力に応じて、直ちにラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送を行うことができる。即ち、センスアンプのセンス動作などの読み出し動作と、ラッチ回路ＡＤＬからラッチ回路ＸＤＬへの読み出しデータＳＢ［ＬＰ］の転送動作と、を並列に実行することができる。従って、メモリダイＭＤは、センスアンプモジュールＳＡＭにおける読み出し動作を中断することなく、読み出しデータＨＢ［ＬＰ］及びＳＢ［ＬＰ］を比較的高速にコントローラダイＣＤに提供することができる。結果的に、ホストコンピュータ２０（即ちユーザ）は、読み出しデータを比較的高速に取得することができる。
また、第１実施形態に係るセンスアンプモジュールＳＡＭは、ラッチ回路を追加することなく、２つのスイッチトランジスタＤＳＷ２，ＤＳＷ３を追加することで実現している。従って、センスアンプモジュールＳＡＭにおいて、素子の追加による素子領域への影響が抑制される。
［第２実施形態］
図２７は、第２実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。図２７には、第２実施形態に係る半導体記憶装置のセンスアンプユニットＳＡＵに含まれる複数のラッチ回路の構成を示す。尚、図２７において、図１１～図２４の構成と同一構成については同一符号を付し、その説明を省略する。
第２実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、図５等を参照して説明した様に、第１実施形態に係るセンスアンプユニットＳＡＵでは、配線ＬＢＵＳ２に、１つのラッチ回路ＡＤＬのみが接続されている。一方、第２実施形態に係るセンスアンプユニットＳＡＵでは、配線ＬＢＵＳ２に、２つのラッチ回路ＡＤＬ１，ＡＤＬ２が接続されている。
この様な構成の場合、センスアンプＳＡは、ハードビットリード、プラス側のソフトビットリード、及びマイナス側のソフトビットリードの３回のセンス動作を実行可能である。ハードビットリードに対応するセンス動作によって取得された読み出しデータＨＢは、ラッチ回路ＣＤＬに保持しても良い。プラス側のソフトビットリードに対応するセンス動作によって取得された読み出しデータＳＢ＋は、ラッチ回路ＢＤＬに保持しても良い。マイナス側のソフトビットリードに対応するセンス動作によって取得された読み出しデータＳＢ－は、例えばラッチ回路ＳＤＬ又はラッチ回路ＴＤＬに保持しても良い。
そして、ラッチ回路ＣＤＬに保持された読み出しデータＨＢは、配線ＤＢＵＳを介してラッチ回路ＸＤＬに転送されても良い。ラッチ回路ＢＤＬに保持された読み出しデータＳＢ＋は、配線ＬＢＵＳ１，ＬＢＵＳ２を介してラッチ回路ＡＤＬ１に転送されても良い。ラッチ回路ＳＤＬ又はラッチ回路ＴＤＬに保持された読み出しデータＳＢ－は、配線ＬＢＵＳ１，ＬＢＵＳ２を介してラッチ回路ＡＤＬ２に転送されても良い。ラッチ回路ＸＤＬに保持された読み出しデータＨＢがコントローラダイＣＤにデータアウトされた後、ラッチ回路ＡＤＬ１に保持された読み出しデータＳＢ＋は、配線ＬＢＵＳ２，ＤＢＵＳを介してラッチ回路ＸＤＬに転送されても良い。また、ラッチ回路ＡＤＬ２に保持された読み出しデータＳＢ－は、配線ＬＢＵＳ２，ＤＢＵＳを介してラッチ回路ＸＤＬに転送しても良い。ラッチ回路ＸＤＬは、ラッチ回路ＡＤＬ１から転送される読み出しデータＳＢ＋と読み出しデータＳＢ－との論理演算（例えばＸＮＯＲ）の結果を保持しても良い。その後、ラッチ回路ＸＤＬに保持されたデータは、コントローラダイＣＤにデータアウトされる。
この様な構成によれば、メモリダイＭＤは、データ量を抑えつつ、プラス側及びマイナス側の情報を含むデータを読み出しデータＳＢとして出力することができる。
［第３実施形態］
図２８は、第３実施形態に係る半導体記憶装置の一部の構成を示す模式的なブロック図である。図２８には、第３実施形態に係る半導体記憶装置のセンスアンプユニットＳＡＵに含まれる複数のラッチ回路の構成を示す。尚、図２８において、図１１～図２４の構成と同一構成については同一符号を付し、その説明を省略する。
第３実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第３実施形態に係るセンスアンプモジュールＳＡＭでは、スイッチトランジスタＤＳＷ３と配線ＤＢＵＳとの間に、スイッチトランジスタＤＳＷ４及び配線ＬＢＵＳ３が設けられている。配線ＬＢＵＳ３には、ラッチ回路ＤＤＬと、プリチャージ用の充電トランジスタ５７と、が接続されている。スイッチトランジスタＤＳＷ４は、配線ＤＢＵＳに接続されている。
この様な構成の場合、第２実施形態と同様に、センスアンプＳＡは、ハードビットリード、プラス側のソフトビットリード、及びマイナス側のソフトビットリードの３回のセンス動作を実行可能である。また、例えば、ラッチ回路ＡＤＬにプラス側の読み出しデータＳＢ＋を保持させ、ラッチ回路ＤＤＬがマイナス側の読み出しデータＳＢ－を保持させても良い。この場合、シーケンサＳＱＣは、プラス側の読み出しデータＳＢ＋とマイナス側の読み出しデータＳＢ－とを別々にラッチ回路ＸＤＬに転送し、別々にコントローラダイＣＤに出力することができる。
［第４実施形態］
図２９は、半導体記憶装置の一部の構成を示す模式的なブロック図である。図２７には、第２実施形態に係る半導体記憶装置のセンスアンプユニットＳＡＵに含まれる第４実施形態に係る半導体記憶装置のセンスアンプモジュールＳＡＭの構成を示す模式的なブロック図である。尚、図２９において、図１１～図２４の構成と同一構成については同一符号を付し、その説明を省略する。
第４実施形態に係る半導体記憶装置は、基本的には、第１実施形態に係る半導体記憶装置と同様に構成されている。ただし、第４実施形態に係るセンスアンプモジュールＳＡＭは、第４実施形態に係るセンスアンプモジュールＳＡＭと異なる構成を備える。
第４実施形態に係るセンスアンプモジュールＳＡＭは、図２９に示す通り、複数のビット線ＢＬに対応する複数のセンスアンプユニットＳＡＵ１～ＳＡＵｎを備える。複数のセンスアンプユニットＳＡＵ１～ＳＡＵｎは、それぞれ、図５を参照して説明したセンスアンプユニットＳＡＵと同じ構成である。
ここで、図示の例では、複数のセンスアンプユニットＳＡＵ１～ＳＡＵｎのうちの、ｋ（ｋは１以上ｎ－１以下の整数）番目のセンスアンプユニットＳＡＵｋの配線ＬＢＵＳ２と、ｋ＋１番目のセンスアンプユニットＳＡＵｋ＋１の配線ＬＢＵＳ２とが、配線ＬＢＵＳ４及びスイッチトランジスタＤＳＷ５（ｋ）を介して、電気的に接続されている。また、センスアンプユニットＳＡＵ１の配線ＬＢＵＳ２には、圧縮回路２００が接続されている。
尚、圧縮回路２００は、センスアンプユニットＳＡＵ１以外のセンスアンプユニットの配線ＬＢＵＳ２に接続されても良い。また、圧縮回路２００は、配線ＬＢＵＳ４に接続されても良い。また、圧縮回路２００は、センスアンプモジュールＳＡＭ内に設けられても良く、センスアンプモジュールＳＡＭ外に設けられても良い。
上記の様な構成において、各センスアンプユニットＳＡＵ１～ＳＡＵｎのラッチ回路ＡＤＬに保持された読み出しデータＳＢは、ラッチ回路ＸＤＬに転送される前に、圧縮回路２００に転送される。例えば、センスアンプユニットＳＡＵ２のラッチ回路ＡＤＬに保持された読み出しデータＳＢが圧縮回路２００に転送される場合、スイッチトランジスタＤＳＷ５（１）がＯＮ状態に制御される。また、センスアンプユニットＳＡＵ３のラッチ回路ＡＤＬに保持された読み出しデータＳＢが圧縮回路２００に転送される場合、スイッチトランジスタＤＳＷ５（１），ＤＳＷ５（２）がＯＮ状態に制御される。
例えば、配線ＬＢＵＳ４で接続されるセンスアンプユニットＳＡＵ１～ＳＡＵｎの数が、１６個（ｎ＝１６）であるものとする。この場合、読み出しデータＳＢは、各センスアンプユニットＳＡＵ１～ＳＡＵ１６から圧縮回路２００に転送されることにより、１６ビット単位のデータとなる。圧縮回路２００は、１６ビット単位のデータを、例えば４ビットのデータに圧縮する。
例えば、各センスアンプユニットＳＡＵ１～ＳＡＵ１６は、読み出しデータＨＢ及び読み出しデータＳＢを圧縮回路２００に転送する。圧縮回路は、例えば、ＸＯＲ回路及びカウンタを含む。圧縮回路２００は、例えば、１６ビットの読み出しデータＨＢのデータと、１６ビットの読み出しデータＳＢのデータとを比較する。読み出しデータＳＢのｋ番目のビットが読み出しデータＨＢのｋ番目のビットと一致していた場合には、カウンタ値をインクリメントし、一致していない場合には、カウンタ値を出力する。これにより、圧縮回路２００は、１６ビットの読み出しデータＳＢのデータうち、何ビット目が読み出しデータＨＢのデータと異なるかについて認識することができる。
圧縮回路２００は、圧縮したデータをラッチ回路ＸＤＬに転送しても良い。尚、配線ＬＢＵＳ４によって接続されるセンスアンプユニットＳＡＵ１～ＳＡＵｎの数は、１６個（ｎ＝１６）に限られず、６４個（ｎ＝６４）、１２８個（ｎ＝１２８）、２５６個（ｎ＝２５６）などであっても良い。この場合、圧縮回路２００は、６４ビット単位、１２８ビット単位、２５６ビット単位のデータの圧縮動作を実行する。
この様な構成によれば、ラッチ回路ＸＤＬから出力される読み出しデータＳＢのデータ量を抑制することができる。
［その他の実施形態］
以上、実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、上述した構成や方法等は適宜調整可能である。
例えば、第１実施形態に係る半導体記憶装置は、ハードビットリード、プラス側のソフトビットリード、及びマイナス側のソフトビットリードに対応する３回のセンス動作を実行しても良い。この場合、ラッチ回路ＢＤＬは、プラス側のソフトビットリードに対応するセンス動作のセンス結果（読み出しデータＳＢ＋）と、マイナス側のソフトビットリードに対応するセンス動作のセンス結果（読み出しデータＳＢ－）との論理演算（例えばＸＮＯＲ）の結果を保持する。その後、ラッチ回路ＢＤＬに保持されたデータは、ラッチ回路ＸＤＬに転送される。
また、上述の説明では、第１実施形態～第４実施形態に係る読み出し動作として、ハードビットリード及びソフトビットリードに対応するセンス動作を実行する例を示した。しかしながら、この様な動作方法はあくまでも例示に過ぎず、具体的な動作方法、利用方法等は、適宜調整可能である。例えば、メモリシステム１０は、下位ページ、中位ページ及び上位ページのデータを一括して読み出す、シーケンシャルリードという機能を備えている場合がある。シーケンシャルリードにおいて、ＴＬＣ（Triple Level Cell）の場合、下位ページ、中位ページ及び上位ページの３ページ分が揃った時点で、データを出力する。
例えば、第３実施形態に係るセンスアンプモジュールＳＡＭにおいて、シーケンシャルリードを適用する場合、ラッチ回路ＣＤＬは、下位ページのデータを保持し、ラッチ回路ＡＤＬは、中位ページのデータを保持し、ラッチ回路ＤＤＬは、上位ページのデータを保持しても良い。そして、ラッチ回路ＣＤＬ，ＡＤＬ，ＤＤＬに保持されたデータを順次ラッチ回路ＸＤＬに転送しても良い。
また、第１実施形態～第４実施形態に係るセンスアンプモジュールＳＡＭは、読み出し動作を例に説明したが、この様な構成に限らず、書き込み動作、ベリファイ動作などに適用してもよい。例えば、１つのしきい値レベルに対して複数のベリファイ電圧を設定し、プログラム電圧を変更させる、クイックパスライト動作が行われる場合がある。この場合、配線ＬＢＵＳ１と電気的に切り離し可能な配線（ＬＢＵＳ２等）に接続されたラッチ回路（ＡＤＬ等）を使用して、ベリファイ動作と並列に、ラッチ回路（ＡＤＬ等）とラッチ回路ＸＤＬとのデータ転送を行っても良い。
また、第１実施形態～第４実施形態に係るメモリシステム１０は、ＴＬＣのメモリセルＭＣを用いた構成を説明していたが、ＳＬＣ（Single Level Cell）、ＭＬＣ（Multi Level Cell）、ＱＬＣ（Quad Level Cell）、ＰＬＣ（Penta Level Cell）のメモリセルを用いた構成でも良い。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＢＬ…ビット線、ＳＡ…センスアンプ、ＳＡＵ…センスアンプユニット、ＳＡＭ…センスアンプモジュール、ＡＤＬ，ＡＤＬ１…ラッチ回路（第３ラッチ回路）、ＡＤＬ２…ラッチ回路（第５ラッチ回路）、ＢＤＬ…ラッチ回路（第２ラッチ回路）、ＣＤＬ…ラッチ回路（第１ラッチ回路）、ＤＤＬ…ラッチ回路（第６ラッチ回路）、ＸＤＬ…ラッチ回路（第４ラッチ回路）、ＬＢＵＳ１…配線（第１配線）、ＬＢＵＳ２…配線（第２配線）、ＬＢＵＳ３…配線（第４配線）、ＬＢＵＳ４…配線、ＤＢＵＳ…配線（第３配線）、ＤＳＷ１…スイッチトランジスタ（第１スイッチトランジスタ）、ＤＳＷ２…スイッチトランジスタ（第２スイッチトランジスタ）、ＤＳＷ３…スイッチトランジスタ（第３スイッチトランジスタ）、ＤＳＷ４…スイッチトランジスタ（第４スイッチトランジスタ）、ＳＱＣ…シーケンサ（制御回路）、５５，５６，５７，６０…充電トランジスタ、２００…圧縮回路。

Claims (8)

  1. メモリストリングと、
    前記メモリストリングに接続されたビット線と、
    前記ビット線に接続されたセンスアンプと、
    前記センスアンプに電気的に接続された第１ラッチ回路、第２ラッチ回路、第３ラッチ回路及び第４ラッチ回路と、
    前記センスアンプ、前記第１ラッチ回路及び前記第２ラッチ回路に接続された第１配線と、
    前記第３ラッチ回路に接続された第２配線と、
    前記第４ラッチ回路に接続された第３配線と、
    前記第１配線及び前記第３配線を電気的に切り離し可能に接続する第１スイッチトランジスタと、
    前記第１配線及び前記第２配線を電気的に切り離し可能に接続する第２スイッチトランジスタと、
    前記第２配線及び前記第３配線を電気的に切り離し可能に接続する第３スイッチトランジスタと、
    を備える半導体記憶装置。
  2. 読み出し動作の、
    第１のタイミングにおいて、前記第１ラッチ回路は、前記センスアンプの出力に応じて第１データを保持し、
    前記第１のタイミングよりも後の第２のタイミングにおいて、前記第２ラッチ回路は、前記センスアンプの出力に応じて第２データを保持し、
    前記第２のタイミングよりも後の第３のタイミングにおいて、前記第１データは、前記第１配線及び前記第３配線を介して、前記第１ラッチ回路から前記第４ラッチ回路に転送され、
    前記第３のタイミングよりも後の第４のタイミングにおいて、前記第２データは、前記第１配線及び前記第２配線を介して、前記第２ラッチ回路から前記第３ラッチ回路に転送され、
    前記第４のタイミングよりも後の第５のタイミングにおいて、前記第２データは、前記第２配線及び前記第３配線を介して、前記第３ラッチ回路から前記第４ラッチ回路に転送される
    請求項１記載の半導体記憶装置。
  3. 転送コマンドの入力に応じて、前記第２データを前記第３ラッチ回路から前記第４ラッチ回路に転送させる
    請求項２記載の半導体記憶装置。
  4. 前記第１配線、前記第２配線及び前記第３配線にそれぞれ接続されたプリチャージ用の第１充電トランジスタ、第２充電トランジスタ及び第３充電トランジスタを備える
    請求項１～３のいずれか１項に記載の半導体記憶装置。
  5. 前記第２配線に接続された第５ラッチ回路を備える
    請求項１～４のいずれか１項に記載の半導体記憶装置。
  6. 前記センスアンプに電気的に接続された第６ラッチ回路と、
    前記第６ラッチ回路に接続された第４配線と、
    前記第４配線及び前記第３配線を電気的に切り離し可能に接続する第４スイッチトランジスタと、を備え、
    前記第３スイッチトランジスタは、前記第２配線及び前記第４配線を電気的に切り離し可能に接続する
    請求項１～４のいずれか１項に記載の半導体記憶装置。
  7. 前記第２配線に接続され、前記第３ラッチ回路に保持されたデータを圧縮可能に構成された圧縮回路を備える
    請求項１～６のいずれか１項に記載の半導体記憶装置。
  8. 前記圧縮回路は、複数の前記センスアンプに対応する複数の前記第２配線に接続される
    請求項７記載の半導体記憶装置。
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