TWI776636B - 半導體記憶裝置 - Google Patents

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Abstract

實施形態之半導體記憶裝置具備：基板；第1導電層，其於第1方向上與基板分開，於第2方向延伸；第2導電層及第3導電層，其等於第1方向上與基板及第1導電層分開，排列於第2方向；第1半導體層，其與第1導電層及第2導電層對向；第2半導體層，其與第1導電層及第3導電層對向；第1位元線，其電性連接於第1半導體層；及第2位元線，其電性連接於第2半導體層。對與第1導電層對應之記憶胞執行特定動作時之動作參數之至少一部分，不同於對與第2導電層及第3導電層對應之記憶胞執行特定動作時之動作參數之至少一部分。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備：基板；複數個導電層，其等在與該基板之表面交叉之方向積層；半導體層，其與該等複數個導電層對向；及閘極絕緣層，其設置於導電層及半導體層之間。閘極絕緣層具備例如氮化矽(Si 3N 4)等絕緣性電荷蓄積層或浮動閘極等導電性電荷蓄積層等可記憶資料之記憶體部。
實施形態提供一種較佳地進行動作之半導體記憶裝置。
一實施形態之半導體記憶裝置具備：基板：第1導電層，其於與基板之表面交叉之第1方向上與基板分開，於與第1方向交叉之第2方向延伸；第2導電層，其於第1方向上與基板及第1導電層分開，於第2方向延伸；第3導電層，其於第1方向上與基板及第1導電層分開，於第2方向延伸，且與第2導電層排列於第2方向，與第2導電層電性連接；第1半導體層，其於第1方向延伸，與第1導電層及第2導電層對向；第1電荷蓄積部，其設置於第1導電層及第1半導體層之間；第2電荷蓄積部，其設置於第2導電層及第1半導體層之間；第2半導體層，其於第1方向延伸，與第1導電層及第3導電層對向；第3電荷蓄積部，其設置於第1導電層及第2半導體層之間；第4電荷蓄積部，其設置於第3導電層及第2半導體層之間；第1位元線，其電性連接於第1半導體層；及第2位元線，其電性連接於第2半導體層。例如，將對包含第1電荷蓄積部之第1記憶胞執行特定動作時之、供給至第1導電層之一個或複數個電壓之大小及供給時間、供給至第1位元線之一個或複數個電壓之大小及供給時間、感測開始前之等待穩定時間、以及感測時間，設為第1動作參數。又，將對包含第2電荷蓄積部之第2記憶胞執行特定動作時之、供給至第2導電層及第3導電層之一個或複數個電壓之大小及供給時間、供給至第1位元線之一個或複數個電壓之大小及供給時間、感測開始前之等待穩定時間、以及感測時間，設為第2動作參數。此種情形時，第2動作參數之至少一部分與第1動作參數之至少一部分不同。
一實施形態之半導體記憶裝置具備：基板：第1導電層，其於與基板之表面交叉之第1方向上與基板分開，於與第1方向交叉之第2方向延伸；第2導電層，其於第1方向上與基板及第1導電層分開，於第2方向延伸；第3導電層，其於第1方向上與基板及第1導電層分開，於第2方向延伸，與第2導電層排列於第2方向，且與第2導電層電性連接；第1半導體層，其於第1方向延伸，與第1導電層及第2導電層對向；第2半導體層，其於第1方向延伸，與第1導電層及第3導電層對向；第1配線，其電性連接於第1導電層、第2導電層及第3導電層；動作電壓輸出電路，其電性連接於第1配線；及可變電阻電路，其設置於第1配線與動作電壓輸出電路之間之電流路徑。
一實施形態之半導體記憶裝置具備：基板：第1導電層，其於與基板之表面交叉之第1方向上與基板分開，於與第1方向交叉之第2方向延伸；第2導電層，其於第1方向上與基板及第1導電層分開，於第2方向延伸；第3導電層，其於第1方向上與基板及第1導電層分開，於第2方向延伸，與第2導電層排列於第2方向，且與第2導電層電性連接；第1半導體層，其於第1方向延伸，與第1導電層及第2導電層對向；第2半導體層，其於第1方向延伸，與第1導電層及第3導電層對向；第4導電層，其設置於基板與第1導電層之間，連接於第1半導體層之一端、及第2半導體層之一端；第1配線，其設置於基板與第4導電層之間，電性連接於第2導電層及第3導電層；第1接點，其於第1方向延伸，第1方向之一端較第4導電層更靠近基板，第1方向之另一端較第2導電層距基板更遠，且設置於第2導電層及第1配線之電流路徑；及第2接點，其於第1方向延伸，第1方向之一端較第4導電層更靠近基板，第1方向之另一端較第3導電層距基板更遠，且設置於第3導電層及第1配線之電流路徑。
接著，參考圖式，詳細說明實施形態之半導體記憶裝置。另，以下之實施形態僅為一例，並非意欲限定本發明而顯示者。又，以下之圖式係模式性者，有為方便說明而省略一部分構成等之情形。又，有對複數個實施形態共通之部分標註相同符號，省略說明之情形。
又，本說明書中，提及「半導體記憶裝置」之情形時，有時意指記憶體晶粒，有時意指記憶體晶片、記憶卡、SSD(Solid State Drive：固態驅動器)等包含控制器晶粒之記憶體系統。再者，有時亦意指智慧型手機、平板終端、個人電腦等包含主機電腦之構成。
又，本說明書中，提及「控制電路」之情形時，有時意指設置於記憶體晶粒之序列發生器等之周邊電路，有時意指連接於記憶體晶粒之控制器晶粒或控制器晶片等，有時意指包含該等兩者之構成。
又，本說明書中，提及第1構成「電性連接」於第2構成之情形時，第1構成可直接連接於第2構成，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，將3個電晶體串聯連接之情形時，即使第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」於第3個電晶體。
又，本說明書中，提及於第2構成及第3構成「之間連接有」第1構成情形時，有意指第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接於第3構成之情形。
又，本說明書中，提及電路等使2條配線等「導通」之情形時，有時意指例如該電路等包含有電晶體等，該電晶體等設置於2條配線之間之電流路徑，該電晶體等成為接通(ON)狀態。
又，本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行，且相對於X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿特定面之方向稱為第1方向，將沿該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表述以基板為基準。例如，將沿上述Z方向離開基板之方向稱為上，將沿Z方向靠近基板之方向稱為下。又，就某構成提及下表面或下端之情形時，意指該構成之基板側之面或端部，提及上表面或上端之情形時，意指該構成之與基板為相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施形態] [記憶體系統10] 圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主機電腦20發送之信號，進行使用者資料之讀出、寫入、抹除等。記憶體系統10例如為記憶體晶片、記憶卡、SSD或其他可記憶使用者資料之系統。記憶體系統10具備複數個記憶體晶粒MD與控制器晶粒CD。
記憶體晶粒MD記憶使用者資料。記憶體晶粒MD具備複數個記憶體區塊BLK。記憶體區塊BLK具備複數個頁面PG。記憶體區塊BLK亦可為抹除動作之執行單位。頁面PG亦可為讀出動作及寫入動作之執行單位。
控制器晶粒CD如圖1所示，連接於複數個記憶體晶粒MD及主機電腦20。控制器晶粒CD具備例如邏輯轉換表21、FAT(File Allocation Table：檔案分配表)22、抹除次數保持部23、ECC(Error Correcting Code：錯誤校正碼)電路24及MPU(Micro Processor Unit：微處理器單元)25。
邏輯轉換表21將自主機電腦20接收到之邏輯位址、與分配於記憶體晶粒MD中之頁面PG之實體位址建立對應並保持。邏輯轉換表21藉由例如未圖示之RAM(Random Access Memory：隨機存取記憶體)等實現。
FAT22保持顯示各頁面PG之狀態之FAT資訊。作為此種FAT資訊，例如有顯示「有效」、「無效」、「已抹除」之資訊。例如，「有效」之頁面PG記憶根據來自主機電腦20之命令讀出之有效資料。又，「無效」之頁面PG記憶未根據來自主機電腦20之命令讀出之無效資料。又，「已抹除」之頁面PG中，執行抹除處理後未記憶資料。FAT22藉由例如未圖示之RAM等實現。
抹除次數保持部23將與記憶體區塊BLK對應之實體位址，與對記憶體區塊BLK執行之抹除動作之次數建立對應並保持。抹除次數保持部23藉由例如未圖示之RAM等實現。
ECC電路24檢測自記憶體晶粒MD讀出之資料之錯誤，且於可能之情形時，進行資料校正。
MPU25參考邏輯轉換表21、FAT22、抹除次數保持部23及ECC電路24，進行邏輯位址與實體位址之轉換、位元錯誤檢測/校正、垃圾收集(壓縮)、損耗均衡等處理。
[記憶體晶粒MD之電路構成] 圖2係顯示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖3～圖9係顯示記憶體晶粒MD之一部分構成之模式性電路圖。
另，圖2中圖示出複數個控制端子等。有該等複數個控制端子作為與高態有效信號(正邏輯信號)對應之控制端子顯示之情形。又，有複數個控制端子作為與低態有效信號(負邏輯信號)對應之控制端子顯示之情形。又，有複數個控制端子作為與高態有效信號及低態有效信號之兩者對應之控制端子顯示之情形。圖2中，與低態有效信號對應之控制端子之符號包含上劃線(上線)。本說明書中，與低態有效信號對應之控制端子之符號包含斜槓(“/”)。另，圖2之記載為例示，具體態樣可適當調整。例如，亦可將部分或全部高態有效信號設為低態有效信號，或將部分或全部低態有效信號設為高態有效信號。
如圖2所示，記憶體晶粒MD具備記憶胞陣列MCA與周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、及序列發生器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O與邏輯電路CTR。
[記憶胞陣列MCA之電路構成] 記憶胞陣列MCA如圖3所示，具備上述之複數個記憶體區塊BLK。該等複數個記憶體區塊BLK各自具備複數個串單元SU。該等複數個串單元SU各自具備複數個記憶體串MS。該等複數個記憶體串MS之一端分別經由位元線BL連接於周邊電路PC。又，該等複數個記憶體串MS之另一端分別經由共通之源極線SL連接於周邊電路PC。
記憶體串MS具備汲極側選擇電晶體STD、複數個記憶胞MC(記憶體電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。汲極側選擇電晶體STD、複數個記憶胞MC、源極側選擇電晶體STS及源極側選擇電晶體STSb串聯連接於位元線BL及源極線SL之間。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC為場效電晶體。記憶胞MC具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。閘極絕緣膜包含電荷蓄積膜。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之資料。另，在與1個記憶體串MS對應之複數個記憶胞MC之閘極電極，分別連接字元線WL。該等字元線WL分別共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
選擇電晶體(STD、STS、STSb)為場效電晶體。選擇電晶體(STD、STS、STSb)具備半導體層、閘極絕緣膜及閘極電極。半導體層作為通道區域發揮功能。於選擇電晶體(STD、STS、STSb)之閘極電極，分別連接選擇閘極線(SGD、SGS、SGSb)。1條汲極側選擇閘極線SGD共通連接於1個串單元SU中之所有記憶體串MS。1條源極側選擇閘極線SGS共通連接於1個記憶體區塊BLK中之所有記憶體串MS。1條源極側選擇閘極線SGSb共通連接於1個記憶體區塊BLK中之所有記憶體串MS。
[電壓產生電路VG之電路構成] 電壓產生電路VG(圖2)例如如圖4所示，具備複數個電壓產生單元vg1～vg3。電壓產生單元vg1～vg3於讀出動作、寫入動作及抹除動作中，產生特定大小之電壓，並經由電壓供給線L VG輸出。例如，電壓產生單元vg1於寫入動作中，輸出後述之編程電壓V PGM。又，電壓產生單元vg2於讀出動作中，輸出後述之讀出通路電壓V READ。又，電壓產生單元vg2於寫入動作中，輸出後述之寫入通路電壓V PASS。又，電壓產生單元vg3於讀出動作中，輸出後述之讀出電壓。又，電壓產生單元vg3於寫入動作中，輸出後述之驗證電壓。電壓產生單元vg1～vg3例如可為電荷泵電路等升壓電路，亦可為調節器等降壓電路。該等降壓電路及升壓電路分別連接於電壓供給線L P。對電壓供給線L P供給電源電壓V CC或接地電壓V SS(圖2)。該等電壓供給線L P例如連接於焊墊電極P。根據來自序列發生器SQC之控制信號，適當調整自電壓產生電路VG輸出之動作電壓。
電壓產生電路VG中之電荷泵電路32例如如圖5所示，具備電壓輸出電路32a、分壓電路32b及比較器32c。電壓輸出電路32a對電壓供給線L VG輸出電壓V OUT。分壓電路32b連接於電壓供給線L VG。比較器32c根據自分壓電路32b輸出之電壓V OUT’與參考電壓V REF之大小關係，對電壓輸出電路32a輸出反饋信號FB。
電壓輸出電路32a如圖6所示，具備複數個電晶體32a2a、32a2b。複數個電晶體32a2a、32a2b交替連接於電壓供給線L VG及電壓供給線L P之間。對圖示之電壓供給線L P供給電源電壓V CC。串聯連接之複數個電晶體32a2a、32a2b之閘極電極連接於各個汲極電極及電容器32a3。又，電壓輸出電路32a具備AND電路32a4、位準移位器32a5a及位準移位器32a5b。AND電路32a4輸出時脈信號CLK及反饋信號FB之邏輯和。位準移位器32a5a將AND電路32a4之輸出信號升壓並輸出。位準移位器32a5a之輸出端子經由電容器32a3，連接於電晶體32a2a之閘極電極。位準移位器32a5b將AND電路32a4之輸出信號之反轉信號升壓並輸出。位準移位器32a5b之輸出端子經由電容器32a3，連接於電晶體32a2b之閘極電極。
反饋信號FB為“H(高)”狀態之情形時，自AND電路32a4輸出時脈信號CLK。伴隨於此，將電子自電壓供給線L VG移送至電壓供給線L P，電壓供給線L VG之電壓增大。另一方面，反饋信號FB為“L(低)”狀態之情形時，不自AND電路32a4輸出時脈信號CLK。因此，電壓供給線L VG之電壓不增大。
分壓電路32b如圖5所示，具備電阻元件32b2與可變電阻元件32b4。電阻元件32b2連接於電壓供給線L VG及分壓端子32b1之間。可變電阻元件32b4串聯連接於分壓端子32b1及電壓供給線L P之間。對該電壓供給線L P供給接地電壓V SS。可變電阻元件32b4之電阻值可根據動作電壓控制信號V CTRL調整。因此，分壓端子32b1之電壓V OUT’之大小可根據動作電壓控制信號V CTRL調整。
可變電阻元件32b4如圖7所示，具備複數條電流路徑32b5。複數條電流路徑32b5並聯連接於分壓端子32b1及電壓供給線L P之間。複數條電流路徑32b5各自具備串聯連接之電阻元件32b6及電晶體32b7。設置於各電流路徑32b5之電阻元件32b6之電阻值可互不相同。對電晶體32b7之閘極電極分別輸入動作電壓控制信號V CTRL之不同位元。又，可變電阻元件32b4亦可具有不包含電晶體32b7之電流路徑32b8。
比較器32c如圖5所示，輸出反饋信號FB。反饋信號FB例如於分壓端子32b1之電壓V OUT’大於參考電壓V REF之情形時，成為“L”狀態。又，反饋信號FB例如於電壓V OUT’小於參考電壓V REF之情形時，成為“H”狀態。
[列解碼器RD之電路構成] 列解碼器RD例如如圖4所示，具備區塊解碼器BLKD、字元線解碼器WLD、驅動器電路DRV及未圖示之位址解碼器。
區塊解碼器BLKD具備複數個區塊解碼單元blkd。複數個區塊解碼單元blkd與記憶胞陣列MCA中之複數個記憶體區塊BLK對應。區塊解碼單元blkd具備複數個電晶體T BLK。複數個電晶體T BLK與記憶體區塊BLK中之複數個字元線WL對應。電晶體T BLK例如為場效型NMOS(N-Metal-Oxide-Semiconductor：N型金屬氧化物半導體)電晶體。電晶體T BLK之汲極電極連接於字元線WL。電晶體T BLK之源極電極連接於配線CG。配線CG連接於區塊解碼器BLKD中之所有區塊解碼單元blkd。電晶體T BLK之閘極電極連接於信號線BLKSEL。信號線BLKSEL與所有區塊解碼單元blkd對應設置複數個。又，信號線BLKSEL連接於區塊解碼單元blkd中之所有電晶體T BLK。
讀出動作、寫入動作等中，例如與位址暫存器ADR(圖2)中之區塊位址對應之一條信號線BLKSEL成為“H”狀態，其他信號線BLKSEL成為“L”狀態。例如，對一條信號線BLKSEL供給具有正值大小之特定之驅動電壓，對其他信號線BLKSEL供給接地電壓V SS等。藉此，與該區塊位址對應之一個記憶體區塊BLK中之所有字元線WL與所有配線CG導通。又，其他記憶體區塊BLK中之所有字元線WL成為浮動狀態。
字元線解碼器WLD具備複數個字元線解碼單元wld。複數個字元線解碼單元wld與記憶體串MS中之複數個記憶胞MC對應。圖示之例中，字元線解碼單元wld具備2個電晶體T WLS、T WLU。電晶體T WLS、T WLU例如為場效型NMOS電晶體。電晶體T WLS、T WLU之汲極電極連接於配線CG。電晶體T WLS之源極電極連接於配線CG S。電晶體T WLU之源極電極連接於配線CG U。電晶體T WLS之閘極電極連接於信號線WLSEL S。電晶體T WLU之閘極電極連接於信號線WLSEL U。信號線WLSEL S與所有字元線解碼單元wld所含之一電晶體T WLS對應設置複數個。信號線WLSEL U與所有字元線解碼單元wld所含之另一電晶體T WLU對應設置複數個。
於讀出動作、寫入動作等中，例如與一個字元線解碼單元wld對應之信號線WLSEL S成為“H”狀態，與其對應之WLSEL U成為“L”狀態，且所述一個字元線解碼單元wld與位址暫存器ADR(圖2)中之頁面位址對應。又，與除此以外之字元線解碼單元wld對應之信號線WLSEL S成為“L”狀態，與其對應之WLSEL U成為“H”狀態。又，對配線CG S供給與選擇字元線WL對應之電壓。又，對配線CG U供給與非選擇字元線WL對應之電壓。藉此，對與上述頁面位址對應之一個字元線WL供給與選擇字元線WL對應之電壓。又，對其他字元線WL供給與非選擇字元線WL對應之電壓。
驅動器電路DRV例如具備6個電晶體T DRV1～T DRV6。電晶體T DRV1～T DRV6例如為場效型NMOS電晶體。電晶體T DRV1～T DRV4之汲極電極連接於配線CG S。電晶體T DRV5、T DRV6之汲極電極連接於配線CG U。電晶體T DRV1之源極電極經由電壓供給線L VG1，連接於電壓產生單元vg1之輸出端子。電晶體T DRV2、T DRV5之源極電極經由電壓供給線L VG2，連接於電壓產生單元vg2之輸出端子。電晶體T DRV3之源極電極經由電壓供給線L VG3，連接於電壓產生單元vg3之輸出端子。電晶體T DRV4、T DRV6之源極電極經由電壓供給線L P連接於焊墊電極P。對電晶體T DRV1～T DRV6之閘極電極分別連接信號線VSEL1～VSEL6。
於讀出動作、寫入動作等中，例如與配線CG S對應之複數條信號線VSEL1～VSEL4中之一者成為“H”狀態、其餘者成為“L”狀態。又，與配線CG U對應之2條信號線VSEL5、VSEL6中之一者成為“H”狀態、另一者成為“L”狀態。
未圖示之位址解碼器例如依照來自序列發生器SQC(圖2)之控制信號，依序參考位址暫存器ADR(圖2)之列位址RA。列位址RA包含上述之區塊位址及頁面位址。位址解碼器將上述信號線BLKSEL、WLSEL S、WLSEL U之電壓控制為“H”狀態或“L”狀態。
另，圖4之例中，於列解碼器RD，對1個記憶體區塊BLK逐一設置區塊解碼單元blkd。然而，該構成可適當變更。例如，亦可對2個以上記憶體區塊BLK逐一設置區塊解碼單元blkd。
[感測放大器模組SAM之電路構成] 感測放大器模組SAM(圖2)例如如圖8所示，具備複數個感測放大器單元SAU。複數個感測放大器單元SAU與複數個位元線BL對應。感測放大器單元SAU各自具備感測放大器SA、配線LBUS、及鎖存電路SDL、DL0～DLn L(n L為自然數)。對配線LBUS連接預充電用之充電電晶體55(圖9)。配線LBUS經由開關電晶體DSW連接於配線DBUS。
感測放大器SA如圖9所示，具備感測電晶體41。感測電晶體41根據流過位元線BL之電流，將配線LBUS之電荷放電。感測電晶體41之源極電極連接於被供給接地電壓V SS之電壓供給線。汲極電極經由開關電晶體42連接於配線LBUS。閘極電極經由感測節點SEN、放電電晶體43、節點COM、箝位電晶體44及耐壓電晶體45，連接於位元線BL。另，感測節點SEN經由電容器48連接於內部控制信號線CLKSA。
又，感測放大器SA具備電壓傳輸電路。電壓傳輸電路根據鎖存至鎖存電路SDL之資料，使節點COM及感測節點SEN與被供給電壓V DD之電壓供給線或被供給電壓V SRC之電壓供給線選擇性導通。電壓傳輸電路具備節點N1、充電電晶體46、充電電晶體49、充電電晶體47、及放電電晶體50。充電電晶體46連接於節點N1及感測節點SEN之間。充電電晶體49連接於節點N1及節點COM之間。充電電晶體47連接於節點N1及被供給電壓V DD之電壓供給線之間。放電電晶體50連接於節點N1及被供給電壓V SRC之電壓供給線之間。另，充電電晶體47及放電電晶體50之閘極電極共通連接於鎖存電路SDL之節點INV_S。
另，感測電晶體41、開關電晶體42、放電電晶體43、箝位電晶體44、充電電晶體46、充電電晶體49及放電電晶體50例如為增強型NMOS電晶體。耐壓電晶體45例如為耗盡型NMOS電晶體。充電電晶體47例如為PMOS(P-Metal-Oxide-Semiconductor：P型金屬氧化物半導體)電晶體。
又，開關電晶體42之閘極電極連接於信號線STB。放電電晶體43之閘極電極連接於信號線XXL。箝位電晶體44之閘極電極連接於信號線BLC。耐壓電晶體45之閘極電極連接於信號線BLS。充電電晶體46之閘極電極連接於信號線HLL。充電電晶體49之閘極電極連接於信號線BLX。該等信號線STB、XXL、BLC、BLS、HLL、BLX連接於序列發生器SQC。
鎖存電路SDL具備節點LAT_S、INV_S、反相器51、反相器52、開關電晶體53、及開關電晶體54。反相器51具備連接於節點LAT_S之輸出端子及連接於節點INV_S之輸入端子。反相器52具備連接於節點LAT_S之輸入端子及連接於節點INV_S之輸出端子。開關電晶體53設置於節點LAT_S及配線LBUS之間之電流路徑。開關電晶體54設置於節點INV_S及配線LBUS之間之電流路徑。開關電晶體53、54例如為NMOS電晶體。開關電晶體53之閘極電極經由信號線STL連接於序列發生器SQC。開關電晶體54之閘極電極經由信號線STI連接於序列發生器SQC。
鎖存電路DL0～DLn L與鎖存電路SDL大致同樣地構成。但，如上所述，鎖存電路SDL之節點INV_S與感測放大器SA中之充電電晶體47及放電電晶體50之閘極電極導通。鎖存電路DL0～DLn L於該點上與鎖存電路SDL不同。
開關電晶體DSW例如為NMOS電晶體。開關電晶體DSW連接於配線LBUS及配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS連接於序列發生器SQC。
另，如圖8所例示，上述信號線STB、HLL、XXL、BLX、BLC、BLS分別於感測放大器模組SAM所含之所有感測放大器單元SAU之間共通地連接。又，被供給上述電壓V DD之電壓供給線及被供給電壓V SRC之電壓供給線分別於感測放大器模組SAM所含之所有感測放大器單元SAU之間共通地連接。又，鎖存電路SDL之信號線STI及信號線STL分別於感測放大器模組SAM所含之所有感測放大器單元SAU之間共通地連接。同樣地，與鎖存電路DL0～DLn L中之信號線STI及信號線STL對應之信號線TI0～TIn L、TL0～TLn L分別於感測放大器模組SAM所含之所有感測放大器單元SAU之間共通地連接。另一方面，上述信號線DBS分別與感測放大器模組SAM所含之所有感測放大器單元SAU對應設置複數個。
[快取記憶體CM之電路構成] 快取記憶體CM(圖2)具備複數個鎖存電路。複數個鎖存電路經由配線DBUS連接於感測放大器模組SAM內之鎖存電路。該等複數個鎖存電路所含之資料DAT依序被傳輸至感測放大器模組SAM或輸入輸出控制電路I/O。
又，對快取記憶體CM連接未圖示之解碼電路及開關電路。解碼電路將位址暫存器ADR中保持之行位址CA解碼。開關電路根據解碼電路之輸出信號，使與行位址CA對應之鎖存電路與匯流排DB(圖2)導通。
[序列發生器SQC之電路構成] 序列發生器SQC(圖2)依照保持於指令暫存器CMR之指令資料D CMD，將內部控制信號輸出至列解碼器RD、感測放大器模組SAM及電壓產生電路VG。又，序列發生器SQC將適當顯示自身狀態之狀態資料D ST輸出至狀態暫存器STR。
又，序列發生器SQC產生就緒/忙碌信號，並輸出至端子RY//BY。端子RY//BY為“L”狀態期間(忙碌期間)，基本禁止存取記憶體晶粒MD。又，端子RY//BY為“H”狀態期間(就緒期間)，允許存取記憶體晶粒MD。
[輸入輸出控制電路I/O之電路構成] 輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、觸發信號輸入輸出端子DQS、/DQS、複數個輸入電路、複數個輸出電路、位移暫存器、及緩衝器電路。複數個輸入電路、複數個輸出電路、位移暫存器及緩衝器電路分別連接於被供給電源電壓V CCQ及接地電壓V SS之端子。
根據來自邏輯電路CTR之內部控制信號，將經由資料信號輸入輸出端子DQ0～DQ7輸入之資料自緩衝器電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，根據來自邏輯電路CTR之內部控制信號，將經由資料信號輸入輸出端子DQ0～DQ7輸出之資料自快取記憶體CM或狀態暫存器STR輸入至緩衝器電路。
複數個輸入電路包含例如連接於資料信號輸入輸出端子DQ0～DQ7中之任一者，或觸發信號輸入輸出端子DQS、/DQS之兩者之比較器。複數個輸出電路包含例如連接於資料信號輸入輸出端子DQ0～DQ7中之任一者，或觸發信號輸入輸出端子DQS、/DQS中之任一者之OCD(Off Chip Driver：片外驅動器)電路。
[邏輯電路CTR之電路構成] 邏輯電路CTR(圖2)經由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE，自控制器晶粒CR接收外部控制信號，與此相應，對輸入輸出控制電路I/O輸出內部控制信號。
[記憶體晶粒MD之構造] 圖10係記憶體晶粒MD之模式性俯視圖。圖11係記憶體晶粒MD之模式性剖視圖。另，圖11係用以對記憶體晶粒MD之模式性構成進行說明之圖，並非顯示具體構成之數量、形狀、配置等者。圖12係圖10中以A所示之部分之模式性放大圖。但，圖12中，省略圖10之一部分構成(後述之第1連接(hookup)區域R HU1)。圖13～圖16係省略圖12所示構造之一部分之模式性俯視圖。圖17係圖10中以B所示之部分之模式性放大圖。圖18係圖17中以C所示之部分之模式性放大圖。圖19係圖11中以D所示之部分之模式性放大圖。圖20係圖12之模式性放大圖。圖21係將圖20所示之構造沿E-E’線切斷，沿箭頭方向觀察之模式性剖視圖。
另，圖13～圖16圖示出圖12所記載之複數個導電層110中，設置於特定之高度位置者(導電層200、導電層210、導電層220或導電層230)。又，圖13～圖16中，省略於Y方向排列之複數個記憶體區塊BLK中，自Y方向負側數起，第2個及第4個記憶體區塊BLK所含之構成。
記憶體晶粒MD例如如圖10所示，具備半導體基板100。圖示之例中，於半導體基板100，設置於X方向及Y方向排列之4個記憶胞陣列區域R MCA。又，記憶胞陣列區域R MCA具備：於X方向排列之2個記憶體孔區域R MH；於該等間於X方向排列之2個第1連接區域R HU1；及設置於該等間之第2連接區域R HU2。
記憶體晶粒MD例如如圖11所示，具備：半導體基板100；電晶體層L TR，其設置於半導體基板100上；配線層D0，其設置於電晶體層L TR之上方；配線層D1，其設置於配線層D0之上方；配線層D2，其設置於配線層D1之上方；記憶胞陣列層L MCA1，其設置於配線層D2之上方；記憶胞陣列層L MCA2，其設置於記憶胞陣列層L MCA1之上方；配線層M0，其設置於記憶胞陣列層L MCA2之上方；及未圖示之配線層，其設置於配線層M0之上方。
[半導體基板100之構造] 半導體基板100例如為包含含有硼(B)等P型雜質之P型矽(Si)之半導體基板。於半導體基板100之表面，設置有包含磷(P)等N型雜質之N型井區域、包含硼(B)等P型雜質之P型井區域、未設置N型井區域及P型井區域之半導體基板區域、及絕緣區域100I。
[電晶體層L TR之構造] 例如如圖11所示，於半導體基板100之上表面，介隔未圖示之絕緣層設置有配線層GC。配線層GC包含與半導體基板100之表面對向之複數個電極gc。又，半導體基板100之各區域及配線層GC所含之複數個電極gc分別連接於接點CS。
半導體基板100之N型井區域、P型井區域及半導體基板區域分別作為構成周邊電路PC之複數個電晶體Tr之通道區域、及複數個電容器之一電極等發揮功能。
配線層GC所含之複數個電極gc分別作為構成周邊電路PC之複數個電晶體Tr之閘極電極、及複數個電容器之另一電極等發揮功能。
接點CS於Z方向延伸，下端連接於半導體基板100或電極gc之上表面。於接點CS與半導體基板100之連接部分，設置有包含N型雜質或P型雜質之雜質區域。接點CS例如亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[配線層D0、D1、D2之構造] 例如如圖11所示，配線層D0、D1、D2所含之複數條配線電性連接於記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。
配線層D0、D1、D2各自包含複數條配線d0、d1、d2。該等複數條配線d0、d1、d2亦可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
[記憶胞陣列層L MCA1、L MCA2之記憶體孔區域R MH之構造] 例如如圖12所示，於記憶胞陣列層L MCA1、L MCA2，設置有於Y方向排列之複數個記憶體區塊BLK。記憶體區塊BLK例如如圖17所示，具備於Y方向排列之複數個串單元SU。於Y方向上相鄰之2個記憶體區塊BLK之間，設置氧化矽(SiO 2)等區塊間絕緣層ST。於Y方向上相鄰之2個串單元SU之間，例如如圖18所示，設置氧化矽(SiO 2)等串單元間絕緣層SHE。
記憶體區塊BLK例如如圖11所示，具備：複數個導電層110，其等於Z方向排列；及複數個半導體層120，其等於Z方向延伸。又，記憶體區塊BLK例如如圖19所示，具備分別設置於複數個導電層110及複數個半導體層120之間之複數個閘極絕緣膜130。
導電層110為於X方向延伸之大致板狀之導電層。導電層110可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。於Z方向排列之複數個導電層110之間，設置有氧化矽(SiO 2)等絕緣層101(圖19)。
於導電層110之下方，例如如圖11所示，設置有導電層111。導電層111亦可包含例如含有磷(P)或硼(B)等雜質之多晶矽等。又，於導電層111及導電層110之間，設置有氧化矽(SiO 2)等絕緣層。
於導電層111之下方，設置有導電層112。導電層112亦可包含例如含有磷(P)或硼(B)等雜質之多結晶矽等。又，導電層112亦可包含例如鎢(W)等金屬、矽化鎢等導電層或其他導電層。又，於導電層112及導電層111之間，設置有氧化矽(SiO 2)等絕緣層。
導電層112作為源極線SL(圖3)發揮功能。導電層112設置於記憶胞陣列層L MCA1。導電層112例如對記憶胞陣列區域R MCA(圖10)所含之所有記憶體區塊BLK共通地設置。
導電層111作為源極側選擇閘極線SGSb(圖3)、及連接於其之複數個源極側選擇電晶體STSb之閘極電極發揮功能。導電層111設置於記憶胞陣列層L MCA1，遍佈於X方向排列之2個記憶體孔區域R MH、設置於該等之間之2個第1連接區域R HU1、及設置於該等之間之第2連接區域R HU2，於X方向延伸。導電層111對於每個記憶體區塊BLK電性獨立。
又，複數個導電層110中，位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS(圖3)、及連接於其之複數個源極側電晶體STS之閘極電極發揮功能。該等導電層110設置於記憶胞陣列層L MCA1，遍佈於X方向排列之2個記憶體孔區域R MH、設置於該等之間之2個第1連接區域R HU1、及設置於該等之間之第2連接區域R HU2，於X方向延伸。該等複數個導電層110對於每個記憶體區塊BLK電性獨立。
又，位於較其上方之複數個導電層110作為字元線WL(圖3)之一部分，及連接於其之複數個記憶胞MC(圖3)之閘極電極發揮功能。該等複數個導電層110例如如圖13所例示，設置於記憶胞陣列層L MCA1，遍佈於X方向排列之2個記憶體孔區域R MH、設置於該等間之2個第1連接區域R HU1(圖13中省略。參考圖10)、及設置於該等間之第2連接區域R HU2，於X方向延伸。該等複數個導電層110具備設置於2個記憶體孔區域R MH之2個部分201，與連接於該等2個部分201之兩者之部分202。2個部分201經由部分202電性連接。又，該等複數個導電層110於每個記憶體區塊BLK中電性獨立。另，以下之說明中，有將此種導電層110稱為導電層200之情形。
又，於較其上方，於Z方向積層有於X方向排列之一對導電層110之組。該等複數個導電層110之組作為字元線WL(圖3)之一部分及連接於其之複數個記憶胞MC(圖3)之閘極電極發揮功能。該等複數個導電層110之組設置於記憶胞陣列層L MCA1。該等2個導電層110例如如圖14所例示，分別遍佈一個或另一個記憶體孔區域R MH、一個或另一個第1連接區域R HU1(圖14中省略。參考圖10)、及第2連接區域R HU2之一部分，於X方向延伸。該等2個導電層110經由接點CC及配線電性連接。又，該等複數個導電層110對於每個記憶體區塊BLK電性獨立。另，以下之說明中，有將此種導電層110稱為導電層210之情形。
又，位於較其上方之複數個導電層110作為字元線WL(圖3)之一部分、及連接於其之複數個記憶胞MC(圖3)之閘極電極發揮功能。該等複數個導電層110例如如圖15所例示，設置於記憶胞陣列層L MCA2，遍佈於X方向排列之2個記憶體孔區域R MH、設置於該等之間之2個第1連接區域R HU1(圖15中省略。參考圖10)、及設置於該等之間之第2連接區域R HU2，於X方向延伸。該等複數個導電層110具備設置於2個記憶體孔區域R MH之2個部分221、與連接於該等2個部分221之兩者之部分222。2個部分221經由部分222電性連接。又，該等複數個導電層110於對每個記憶體區塊BLK電性獨立。另，以下之說明中，有將此種導電層110稱為導電層220之情形。
又，於較其上方，於Z方向積層有於X方向排列之一對導電層110之組。該等複數個導電層110之組作為字元線WL(圖3)之一部分、及連接於其之複數個記憶胞MC(圖3)之閘極電極發揮功能。該等複數個導電層110之組設置於記憶胞陣列層L MCA2。該等2個導電層110例如如圖16所例示，分別遍佈一個或另一個記憶體孔區域R MH、一個或另一個第1連接區域R HU1(圖16中省略。參考圖10)、及第2連接區域R HU2之一部分，於X方向延伸。該等2個導電層110經由接點CC及配線電性連接。又，該等複數個導電層110對於每個記憶體區塊BLK電性獨立。另，以下之說明中，有將此種導電層110稱為導電層230之情形。
又，位於較其上方之一個或複數個導電層110設置於記憶胞陣列層L MCA2，作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖3)之閘極電極發揮功能。該等複數個導電層110例如如圖17所例示，Y方向之寬度較其他導電層110小。又，於Y方向上相鄰之2個導電層110之間，例如如圖18所例示，設置有串單元間絕緣層SHE。該等複數個導電層110對於每個串單元SU分別電性獨立。
半導體層120例如如圖18所示，於X方向及Y方向以特定圖案排列。半導體層120作為1個記憶體串MS(圖3)所含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體層120例如為多晶矽(Si)等半導體層。半導體層120例如具有大致圓筒狀形狀，於中心部分設置有氧化矽等絕緣層125(圖19)。
半導體層120例如如圖11所示，具備記憶胞陣列層L MCA1所包含之半導體區域120 L、及記憶胞陣列層L MCA2所包含之半導體區域120 U。半導體層120之下端連接於導電層112。半導體層120之上端經由接點Ch、Vy，連接於位元線BL。
半導體區域120 L為於Z方向延伸之大致圓筒狀區域。半導體區域120 L之外周面分別由記憶胞陣列層L MCA1所包含之複數個導電層110及導電層111包圍，與該等複數個導電層110及導電層111對向。另，半導體區域120 L之下端部(例如，位於較記憶胞陣列層L MCA1所包含之複數個導電層110及導電層111下方之部分)之直徑，小於半導體區域120 L之上端部(例如，位於較記憶胞陣列層L MCA1所包含之複數個導電層110上方之部分)之直徑。
半導體區域120 U為於Z方向延伸之大致圓筒狀區域。半導體區域120 U之外周面分別由記憶胞陣列層L MCA2所包含之複數個導電層110包圍，與該等複數個導電層110對向。另，半導體區域120 U之下端部(例如，位於較記憶胞陣列層L MCA2所包含之複數個導電層110下方之部分)之直徑，小於半導體區域120 U之上端部(例如，位於較記憶胞陣列層L MCA2所包含之複數個導電層110上方之部分)之直徑、及上述半導體區域120 L之上端部之直徑。
閘極絕緣膜130(圖19)具有覆蓋半導體層120之外周面之大致圓筒狀形狀。閘極絕緣膜130具備積層於半導體層120及導電層110之間之隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。隧道絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO 2)等絕緣膜。電荷蓄積膜132例如為可蓄積氮化矽(Si 3N 4)等電荷之膜。隧道絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀形狀，沿除半導體層120與導電層112之接觸部以外之半導體層120之外周面，於Z方向延伸。
另，圖19顯示閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。然而，閘極絕緣膜130亦可具備例如包含N型或P型雜質之多晶矽等浮動閘極。
[記憶胞陣列層L MCA1、L MCA2之第1連接區域R HU1之構造] 如圖17所示，於第1連接區域R HU1，分別設置有與記憶體區塊BLK對應設置之接點連接小區域r CC1。又，在與一部分記憶體區塊BLK對應之區域，設置有接點連接區域R C4T。
於接點連接小區域r CC1，設置有作為汲極側選擇閘極線SGD發揮功能之複數個導電層110之X方向之端部。又，於接點連接小區域r CC1，設置有自Z方向觀察，矩陣狀排列之複數個接點CC。該等複數個接點CC於Z方向延伸，下端與導電層110連接。接點CC亦可包含例如氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
於X方向排列之接點CC中，最靠近記憶體孔區域R MH者與自上方數起第1個導電層110連接。又，第2接近記憶體孔區域R MH者與自上方數起第2個導電層110連接。以下同樣，第a(a為自然數)接近記憶體孔區域R MH者與自上方數起與第a個導電層110連接。該等複數個接點CC經由配線層M0等之配線m0等、接點C4、配線層D0、D1、D2中之配線d0、d1、d2及接點CS，連接於電晶體Tr之汲極電極。
又，於第1連接區域R HU1，設置有設置於接點CC附近之支持構造HR。支持構造HR例如於Z方向延伸，下端與導電層112連接。支持構造HR例如包含氧化矽(SiO 2)。
於接點連接區域R C4T，於Y方向排列之2個區塊間絕緣層ST之間，設置有於Y方向排列之2個絕緣層ST O。又，於該等2個絕緣層ST O之間，設置有接點連接小區域r C4T。又，於區塊間絕緣層ST與絕緣層ST O之間，設置有導電層連接小區域r 110。該等區域沿區塊間絕緣層ST於X方向延伸。
絕緣層ST O於Z方向延伸，下端與導電層112(圖11)連接。絕緣層ST O例如包含氧化矽(SiO 2)。
接點連接小區域r C4T例如如圖11所示，具備於Z方向排列之複數個絕緣層110A、與於Z方向延伸之複數個接點C4。
絕緣層110A為於X方向延伸之大致板狀之絕緣層。絕緣層110A亦可包含氮化矽(SiN)等絕緣層。在於Z方向排列之複數個絕緣層110A之間，設置有氧化矽(SiO 2)等絕緣層。
接點C4於X方向排列複數個。接點C4亦可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。例如如圖11所示，接點C4之外周面分別由絕緣層110A及絕緣層101包圍，與該等絕緣層110A及絕緣層101連接。接點C4於Z方向延伸，上端與配線層M0中之配線m0連接，下端與配線層D2中之配線d2連接。
導電層連接小區域r 110例如如圖17所示，具備於Z方向排列之複數個導電層110之窄幅部110 C4T。
[記憶胞陣列層L MCA1、L MCA2之第2連接區域R HU2之構造] 如圖12所示，於第2連接區域R HU2，與複數個記憶體區塊BLK對應，設置有複數個接點連接小區域r CC2、與複數個上述接點連接區域R C4T。
於接點連接小區域r CC2，設置有作為字元線WL或源極側閘極線SGS發揮功能之複數個導電層110之一部分。又，於接點連接小區域r CC2，設置有自Z方向觀察，於X方向排列之複數個接點CC。如圖21所示，該等複數個接點CC分別連接於導電層110。又，如圖20所示，該等複數個接點CC經由配線層M0等之配線m0等、接點C4、配線層D0、D1、D2中之配線d0、d1、d2及接點CS，連接於電晶體Tr之汲極電極。
另，如圖13所示，導電層200之部分202具備設置於接點連接小區域r CC2之窄幅部110 CC2。又，於Y方向上與該窄幅部110 CC2相鄰之區域，設置有開口102 CC2。窄幅部110 CC2與接點連接區域R C4T中之窄幅部110 C4T一起，使X方向上相鄰之2個部分201導通。又，於導電層200僅連接有1個接點CC。於開口102 CC2，設置與設置於更下方之導電層110連接之接點CC。
又，如圖14所示，於在X方向排列之2個導電層210之間，未設置如圖13所例示之窄幅部110 CC2。又，於該等2個導電層210，分別連接有接點CC。又，於該等2個導電層210之間，設置有開口102 CC2。於開口102 CC2，設置與設置於更下方之導電層110連接之接點CC。
又，如圖15所示，導電層220之部分222具備設置於接點連接小區域r CC2之窄幅部110 CC2。又，於Y方向上與該窄幅部110 CC2相鄰之區域，設置有開口102 CC2。窄幅部110 CC2與接點連接區域R C4T中之窄幅部110 C4T一起，使X方向上相鄰之2個部分221導通。又，於導電層220僅連接有1個接點CC。於開口102 CC2，設置與設置於更下方之導電層110連接之接點CC。
又，如圖16所示，在於X方向排列之2個導電層230之間，未設置如圖15所例示之窄幅部110 CC2。又，於該等2個導電層230，分別連接有接點CC。又，於該等2個導電層230之間，設置有開口102 CC2。於開口102 CC2，設置與設置於更下方之導電層110連接之接點CC。
[配線層M0等之構造] 如圖11所示，配線層M0所含之複數條配線例如電性連接於記憶胞陣列層L MCA1、L MCA2中之構成、及電晶體層L TR中之構成之至少一者。
配線層M0包含複數條配線m0。該等複數條配線m0亦可包含例如氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。
複數條配線m0中之一部分作為位元線BL(圖3)發揮功能。位元線BL例如如圖18所示，於X方向以及Y方向延伸。又，該等複數個位元線BL分別與各串單元SU所含之1個半導體層120連接。
又，複數條配線m0中之一部分作為圖13～圖16所例示之配線m0a發揮功能。配線m0a為設置於上述之接點CC與接點C4之間之電流路徑之配線，於Y方向延伸。
又，如上所述，於配線層M0之上方，進而設置有配線層。該等配線層各自包含複數條配線。該等複數條配線亦可包含例如氮化鈦(TiN)、氮化鉭(TaN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。
該等複數條配線中之一部分作為圖14及圖16所例示之配線m1a發揮功能。配線m1a為設置於上述之接點CC與接點C4之間之電流路徑之配線，於X方向延伸。
[記憶胞MC之閾值電壓] 接著，參考圖22A、圖22B及圖22C，對記憶胞MC之閾值電壓進行說明。
圖22A係用以對記錄3位元之資料之記憶胞MC之閾值電壓進行說明之模式性直方圖。橫軸顯示字元線WL之電壓，縱軸顯示記憶胞MC之數量。圖22B係顯示記錄3位元之資料之記憶胞MC之閾值電壓及記錄之資料之關係之一例之表。圖22C係顯示記錄3位元之資料之記憶胞MC之閾值電壓及記錄之資料之關係之另一例之表。
圖22A之例中，將記憶胞MC之閾值電壓控制為8種狀態。控制為Er狀態之記憶胞MC之閾值電壓小於抹除驗證電壓V VFYEr。又，例如控制為A狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYA，小於驗證電壓V VFYB。又，例如控制為B狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYB，小於驗證電壓V VFYC。以下同樣，控制為C狀態～F狀態之記憶胞MC之閾值電壓分別大於驗證電壓V VFYC～驗證電壓V VFYF，小於驗證電壓V VFYD～驗證電壓V VFYG。又，例如控制為G狀態之記憶胞MC之閾值電壓大於驗證電壓V VFYG，小於讀出通路電壓V READ。
又，圖22A之例中，於與Er狀態對應之閾值分佈和與A狀態對應之閾值分佈之間，設定有讀出電壓V CGAR。又，於與A狀態對應之閾值分佈和與B狀態對應之閾值分佈之間，設定有讀出電壓V CGBR。以下同樣地，於與B狀態對應之閾值分佈和與C狀態對應之閾值分佈之間～於與F狀態對應之閾值分佈和與G狀態對應之閾值分佈之間，分別設定有讀出電壓V CGBR～讀出電壓V CGGR。
例如，Er狀態與最低之閾值電壓對應。Er狀態之記憶胞MC例如為抹除狀態之記憶胞MC。對Er狀態之記憶胞MC分配例如資料“111”。
又，A狀態與高於與上述Er狀態對應之閾值電壓之閾值電壓對應。對A狀態之記憶胞MC分配例如資料“101”。
又，B狀態與高於與上述A狀態對應之閾值電壓之閾值電壓對應。對B狀態之記憶胞MC分配例如資料“001”。
以下同樣地，圖中之C狀態～G狀態與高於與B狀態～F狀態對應之閾值電壓之閾值電壓對應。對該等狀態之記憶胞MC分配例如資料“011”、“010”、“110”、“100”、“000”。
另，如圖22B所例示之分配之情形時，下階位元之資料可藉由1個讀出電壓V CGDR判別，中階位元之資料可藉由3個讀出電壓V CGAR、V CGCR、V CGFR判別，上階位元之資料可藉由3個讀出電壓V CGBR、V CGER、V CGGR判別。
另，記錄於記憶胞MC之資料之位元數、狀態數、對各狀態之資料之分配等可適當變更。
例如，如圖22C所例示之分配之情形時，下階位元之資料可藉由1個讀出電壓V CGDR判別，中階位元之資料可藉由2個讀出電壓V CGBR、V CGFR判別，上階位元之資料可藉由4個讀出電壓V CGAR、V CGCR、V CGER、V CGGR判別。
[讀出動作] 接著，對本實施形態之半導體記憶裝置之讀出動作進行說明。
圖23係用以對讀出動作進行說明之模式性剖視圖。圖24係用以對讀出動作進行說明之時序圖。
另，以下之說明中，有將動作對象之字元線WL稱為選擇字元線WL S，將除此以外之字元線WL稱為非選擇字元線WL U之情形。又，以下之說明中，說明對動作對象之串單元SU所含之複數個記憶胞MC中，連接於選擇字元線WL S者(以下，有稱為「選擇記憶胞MC」之情形。)執行讀出動作之例。又，以下之說明中，有將此種包含複數個選擇記憶胞MC之構成稱為選擇頁面PG之情形。
於讀出動作之時序t101，例如如圖24所示，對非選擇字元線WL U供給讀出通路電壓V READ，將非選擇記憶胞MC設為接通狀態。又，對選擇字元線WLs供給用於讀出之讀出電壓(參考圖22A說明之讀出電壓V CGAR～V CGGR中之任一者)或較其大之電壓。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG。電壓V SG具有於選擇電晶體(STD、STS、STSb)之通道區域形成電子通道，藉此，使選擇電晶體(STD、STS、STSb)成為接通狀態程度之大小。
於讀出動作之時序t101～時序t102之間，設置有等待時間Ta。等待時間Ta例如為用以將選擇字元線WL S充電之等待時間。
於讀出動作之時序t102，對選擇字元線WL S供給用於讀出之讀出電壓(參考圖22A說明之讀出電壓V CGAR～V CGGR中之任一者)。藉此，例如如圖23所示，一部分選擇記憶胞MC成為接通狀態，剩餘之選擇記憶胞MC成為斷開狀態。
於讀出動作之時序t103，例如進行位元線BL之充電等。例如，使圖9之鎖存電路SDL鎖存“H”，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、H、H”。藉此，對位元線BL及感測節點SEN供給電壓V DD，開始該等之充電。又，例如對源極線SL(圖3)供給電壓V SRC，開始該等之充電。電壓V SRC例如具有與接地電壓V SS相同程度之大小。電壓V SRC亦可為例如略微大於接地電壓V SS，且充分小於電壓V DD之電壓。
於讀出動作之時序t103～時序t104之間，設置有等待時間Tb。等待時間Tb例如為用以使位元線BL之電流收斂之等待時間。
於讀出動作之時序t104，例如使信號線BLC之電壓減少。此時，信號線BLC之電壓被調整為將連接於信號線BLC之箝位電晶體44(圖9)維持接通狀態之程度之電壓。伴隨於此，位元線BL之電壓減少。
於讀出動作之時序t104～時序t105(圖24)之間，設置有等待時間Tc。等待時間Tc例如為用以使位元線BL之電流穩定之等待時間。以下，有將等待時間Tc稱為「等待穩定時間」之情形。
於讀出動作之時序t105，藉由感測放大器模組SAM(圖2)，檢測記憶胞MC之接通狀態/斷開狀態，取得顯示該記憶胞MC之狀態之資料。以下，有將此種動作稱為感測動作之情形。感測動作中，例如將信號線STB、XXL、BLC、BLS、HLL、BLX(圖9)之狀態設為“L、H、H、H、L、L”。藉此，連接於接通狀態之選擇記憶胞MC之感測節點SEN之電荷經由位元線BL釋放，該感測節點之電壓降低。另一方面，維持連接於斷開狀態之選擇記憶胞MC之感測節點SEN之電荷，維持該感測節點之電壓。
於讀出動作之時序t105～時序t106(圖24)之間，設置有等待時間Td。等待時間Td例如為用以檢測記憶胞MC之狀態之等待時間。以下，有將等待時間Td稱為「感測時間」之情形。
於讀出動作之時序t106，結束感測動作。例如，將信號線STB、XXL、BLC、BLS、HLL、BLX(圖9)之狀態設為“L、L、L、L、L、L”。藉此，將感測節點SEN自位元線BL電性切離。又，結束對位元線BL供給電流。
另，雖省略圖示，但於讀出動作之時序t106之後的特定時序，藉由充電電晶體55(圖9)將配線LBUS充電，其後，將信號線STB暫時設為“H”狀態。此處，感測電晶體41根據感測節點SEN之電荷，成為=接通狀態或斷開狀態。因此，配線LBUS之電壓根據感測節點SEN之電荷，成為“H”狀態或“L”狀態。其後，藉由鎖存電路SDL或鎖存電路DL0～DLn L中之任一者，將配線LBUS之資料鎖存。
於讀出動作之時序t107，對選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
另，圖24中，說明於讀出動作中，對選擇字元線WL S僅供給一個讀出電壓V CGDR，於該狀態下執行1次感測動作之例。此種動作例如於如圖22B所示之態樣中被分配資料，且於判別下階位元之資料之情形時執行。
例如，若要判別中階位元之資料，對選擇字元線WL S供給讀出電壓V CGAR，於該狀態下執行1次感測動作。又，對選擇字元線WL S供給讀出電壓V CGCR，於該狀態下執行1次感測動作。又，對選擇字元線WL S供給讀出電壓V CGFR，於該狀態下執行1次感測動作。
例如，若要判別上階位元之資料，對選擇字元線WL S供給讀出電壓V CGBR，於該狀態下執行1次感測動作。又，對選擇字元線WL S供給讀出電壓V CGER，於該狀態下執行1次感測動作。又，對選擇字元線WL S供給讀出電壓V CGGR，於該狀態下執行1次感測動作。
[讀出動作之配線電阻之差異] 如參考圖13及圖15所說明，導電層200、220具備設置於2個記憶體孔區域R MH之2個部分201、221、及連接於該等2個部分201、221之兩者之部分202、222。又，2個部分201、221經由部分202、222電性連接。
又，如參考圖14及圖16所說明，於X方向排列之2個導電層210或於X方向排列之2個導電層230於X方向上分開，經由接點CC及配線m0a、m1a電性連接。
此處，為製造步驟之方便起見，複數個導電層110包含鎢(W)或鉬(Mo)等高耐熱性材料。另一方面，配線m0a、m1a包含銅(Cu)等高導電性材料。此種構成中，例如導電層200之2個部分201之間之配線電阻、及導電層220之2個部分221之間之配線電阻，大於X方向上排列之2個導電層210之間之配線電阻、及X方向上排列之2個導電層230之間之配線電阻。
此處，例如考慮導電層200或導電層220為選擇字元線WL S時，設定讀出動作之動作參數之情形時，任一個導電層210或任一個導電層230變為選擇字元線WL S之情形時，有將應判定為斷開狀態之選擇記憶胞MC判定為接通狀態之情形。
[動作參數之調整] 第1實施形態中，導電層200或導電層220為選擇字元線WL S之情形時，於讀出動作中使用動作參數A。又，導電層210或導電層230為選擇字元線WL S之情形時，於讀出動作中使用動作參數B。動作參數B之至少一部分與動作參數A不同。
動作參數A、B中包含例如參考圖24等說明之等待時間Ta、Tb、Tc、Td。
動作參數B之等待時間亦可短於動作參數A之等待時間Ta。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可抑制選擇字元線WL S之過度充電。另，動作參數B之等待時間Ta亦可與動作參數A之等待時間Ta相同。
動作參數B之等待時間Tb亦可長度於動作參數A之等待Tb。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可將位元線BL之電流抑制至抵消選擇字元線WL S之過度充電之影響為止之程度。另，動作參數B之等待時間Tb亦可與動作參數A之等待時間Tb相同。
動作參數B之等待時間Tc亦可長於動作參數A之等待Tc。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可使胞電流穩定至抵消選擇字元線WL S之過度充電之影響為止之程度。另，動作參數B之等待時間Tc亦可與動作參數A之等待時間Tc相同。
動作參數B之等待時間Td(感測時間)亦可短於動作參數A之等待時間Td(感測時間)。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可將感測節點SEN之電荷減少量抑制為抵消選擇字元線WL S之過度充電之影響為止之程度。另，動作參數B之等待時間Td亦可與動作參數A之等待時間Td相同。
又，動作參數A、B中，例如包含於時序t101～t102之間供給至選擇字元線WL S之電壓。例如，使用動作參數A之情形時，該電壓亦可為電壓Va0。又，使用動作參數B之情形時，該電壓亦可為電壓Va1。電壓Va0、Va1具有讀出電壓(圖24之例中，為讀出電壓V CGDR)以上之大小。電壓Va1亦可小於電壓Va0。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可抑制選擇字元線WL S之過度充電。另，電壓Va1亦可與電壓Va0相同。
又，動作參數A、B中，例如包含於時序t103～t104之間供給至信號線BL C之電壓。例如，使用動作參數A之情形時，該電壓亦可為電壓Vb0。又，使用動作參數B之情形時，該電壓亦可為電壓Vb1。電壓Vb1亦可小於電壓Vb0。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可將位元線BL之電流抑制至抵消選擇字元線WL S之過度充電之影響為止之程度。另，電壓Vb1亦可與電壓Vb0相同。
本實施形態中，進行如下之調整：使導電層210或導電層230為選擇字元線WL S時之讀出動作之動作參數B，與導電層200或導電層220為選擇字元線WL S時之動作參數A不同。藉此，該等情形之讀出動作與胞特性一致，半導體記憶裝置之品質提高。
另，動作參數A、B中，使等待時間Ta不同，或使電壓Va0、Va1之大小不同之情形時，無須使動作參數B之等待時間Tc長於動作參數A之等待時間Tc。因此，可縮小導電層210或導電層230為選擇字元線WL S時之讀出動作所需要之時間。
[第2實施形態] 接著，參考圖25，對第2實施形態之半導體記憶裝置進行說明。圖25係用以說明該半導體記憶裝置之讀出動作之時序圖。
第1實施形態中，參考圖24，例示讀出動作之執行方法。然而，此種方法只不過為例示，讀出動作之執行方法可適當調整。
例如，第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣地構成。又，第2實施形態之讀出動作基本上與第1實施形態之讀出動作同樣地執行。
但，第2實施形態之讀出動作中，於時序t101，對選擇字元線WL S供給讀出通路電壓V READ。
又，第2實施形態之讀出動作中，於時序t102，對選擇字元線WL S供給讀出電壓(圖25之例中，為讀出電壓V CGDR)以下之電壓。
又，第2實施形態之讀出動作中，於時序t102～時序t103之間，設置有等待時間Te。等待時間Te例如為用以將選擇字元線WL S之電荷放電之等待時間。
又，第2實施形態之讀出動作中，於時序t103，對選擇字元線WL S供給讀出電壓。
又，第2實施形態之動作參數A、B中，例如包含等待時間Te。
動作參數B之等待時間Te亦可短於動作參數A之等待時間Te。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可抑制選擇字元線WL S之過度放電。另，於動作參數A、B之間，時間Te以外之參數不同之情形時，動作參數B之等待時間Te亦可與動作參數A之等待時間Te相同。
又，第2實施形態之動作參數A、B中，例如包含於時序t102～t103之間供給至選擇字元線WL S之電壓。例如，使用動作參數A之情形時，該電壓亦可為電壓Ve0。又，使用動作參數B之情形時，該電壓亦可為電壓Ve1。電壓Ve0、Ve1具有讀出電壓(圖25之例中，為讀出電壓V CGDR)以下之大小。電壓Ve1亦可大於電壓Ve0。藉此，導電層210或導電層230為選擇字元線WL S時之讀出動作中，可抑制選擇字元線WL S之過度放電。另，電壓Ve1亦可與電壓Ve0相同。
[第3實施形態] 接著，參考圖26～圖30，對第3實施形態之半導體記憶裝置進行說明。
第1實施形態及第2實施形態中，已對調整用於讀出動作之動作參數之例進行說明。然而，此種態樣只不過為例示，調整哪個動作中使用之動作參數可適當調整。
例如，第3實施形態之半導體記憶裝置基本上與第1實施形態或第2實施形態之半導體記憶裝置同樣地構成。但，第3實施形態之半導體記憶裝置中，調整寫入動作中使用之動作參數。另，第3實施形態之半導體記憶裝置之讀出動作時，可以與第1實施形態或第2實施形態相同之態樣調整動作參數，亦可不調整動作參數。
[寫入動作] 接著，對本實施形態之半導體記憶裝置之寫入動作進行說明。
圖26係用以說明寫入動作之流程圖。圖27係用以對寫入動作所包含之編程動作進行說明之模式性剖視圖。圖28係用以對寫入動作所包含之驗證動作進行說明之模式性剖視圖。圖29及圖30係用以對寫入動作進行說明之流程圖。
步驟S101中，例如如圖26所示，將循環(loop)次數n W設定為1。循環次數n W係表示寫入循環次數之變數。又，例如將寫入至記憶胞MC之使用者資料鎖存至感測放大器單元SAU(圖9)之鎖存電路DL0～DLn L。
步驟S102中，執行編程動作。編程動作係對選擇字元線WL S供給編程電壓，使記憶胞MC之閾值電壓增大之動作。該動作例如於圖29之時序t121至時序t125執行。
於編程動作之時序t121，例如對連接於複數個選擇記憶胞MC中進行閾值電壓調整者之位元線BL W供給電壓V SRC，對連接於複數個選擇記憶胞MC中不進行閾值電壓調整者之位元線BL P供給電壓V DD。例如，使與位元線BL W對應之鎖存電路SDL(圖9)鎖存“L”，使與位元線BL P對應之鎖存電路SDL(圖9)鎖存“H”。又，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、H”。以下，有將複數個選擇記憶胞MC中進行閾值電壓調整者稱為「寫入記憶胞MC」，將不進行閾值電壓調整者稱為「禁止記憶胞MC」之情形。
於編程動作之時序t122，對選擇字元線WL S及非選擇字元線WL U供給寫入通路電壓V PASS。又，對汲極側選擇閘極線SGD供給電壓V SGD。寫入通路電壓V PASS例如具有參考圖22A說明之讀出通路電壓V READ以上之大小。電壓V SGD具有小於參考圖23、圖24說明之電壓V SG，且根據位元線BL之電壓使汲極側選擇電晶體STD成為接通狀態或斷開狀態之程度之大小。
於編程動作之時序t123，對選擇字元線WL S供給編程電壓V PGM。編程電壓V PGM大於寫入通路電壓V PASS。
此處，例如如圖27所示，對連接於位元線BL W之半導體層120之通道供給電壓V SRC。於此種半導體層120與選擇字元線WL S間產生相對較大之電場。藉此，半導體層120之通道中之電子經由隧道絕緣膜131(圖19)，穿隧至電荷蓄積膜132(圖19)中。藉此，寫入記憶胞MC之閾值電壓增大。
又，連接於位元線BL P之半導體層120之通道成為電性浮動狀態，該通道之電位藉由與非選擇字元線WL U之電容耦合，而上升至寫入通路電壓V PASS左右。於此種半導體層120與選擇字元線WL S間，僅產生小於上述任一電場之電場。因此，半導體層120之通道中之電子未穿隧至電荷蓄積膜132(圖19)中。因此，禁止記憶胞MC之閾值電壓不增大。
於編程動作之時序t123～時序t124之間，設置有等待時間Tf。等待時間Tf例如為用以增大寫入記憶胞MC之閾值電壓之等待時間。
於編程動作之時序t124，對選擇字元線WL S及非選擇字元線WL U供給寫入通路電壓V PASS。
於編程動作之時序t125，對選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
步驟S103(圖26)中，進行驗證動作。
於驗證動作之時序t131，例如如圖29所示，對選擇字元線WL S及非選擇字元線WL U供給讀出通路電壓V READ，將所有記憶胞MC設為接通狀態。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，將選擇電晶體(STD、STS、STSb)設為接通狀態。
於驗證動作之時序t132，對選擇字元線WL S供給特定驗證電壓(參考圖22A說明之驗證電壓V VFYA～V VFYG中之任一者)。藉此，例如如圖28所示，一部分選擇記憶胞MC成為接通狀態，剩餘之選擇記憶胞MC成為斷開狀態。
又，於時序t132，例如進行位元線BL之充電等。此時，例如基於鎖存電路DL0～DLn L內之資料，對連接在與特定狀態(圖29之例中，為A狀態)對應之記憶胞MC之位元線BL(圖29之例中，為位元線BL A)供給電壓V DD，對其他位元線BL供給電壓V SRC。
於驗證動作之時序t133～時序t134，例如如圖29所示，執行感測動作。此時，亦可使鎖存電路DL0～DLn L鎖存顯示記憶胞MC之接通狀態/斷開狀態之資料等。
於驗證動作之時序t135～時序t137，對其他狀態之記憶胞MC(圖29之例中，為B狀態)進行與時序t132～時序t134同樣之處理。另，圖29中，將連接在與B狀態對應之記憶胞MC之位元線BL記作位元線BL B。
於驗證動作之時序t138～時序t140，對其他狀態之記憶胞MC(圖29之例中，為C狀態)進行與時序t132～時序t134同樣之處理。另，圖29中，將連接在與C狀態對應之記憶胞MC之位元線BL記作位元線BL C。
於時序t141，對選擇字元線WL S及非選擇字元線WL U供給讀出通路電壓V READ，將所有記憶胞MC設為接通狀態。又，對選擇閘極線(SGD、SGS、SGSb)供給電壓V SG，將選擇電晶體(STD、STS、STSb)設為接通狀態。
於驗證動作之時序t142，對選擇字元線WL S、非選擇字元線WL U及選擇閘極線(SGD、SGS、SGSb)供給接地電壓V SS。
其後，將鎖存於鎖存電路SDL中之資料傳輸至未圖示之計數器電路。計數器電路計數閾值電壓達到目標值之記憶胞MC之數量，或閾值電壓未達到目標值之記憶胞MC之數量。
另，圖29之例中，顯示驗證動作中對選擇字元線WL S供給3種驗證電壓V VFYA、V VFYB、V VFYC之例。然而，驗證動作中供給至選擇字元線WL S之驗證電壓之數量可為2種以下，亦可為4種以上，例如亦可如圖30所例示，根據循環次數n W而變化。
步驟S104(圖26)中，判定驗證動作之結果。例如，參考上述計數器電路，閾值電壓未達到目標值之記憶胞MC之數量為一定數量以上之情形等時，判定為驗證失敗(FAIL)，進入步驟S105。另一方面，閾值電壓未達到目標值之記憶胞MC之數量為一定數量以下之情形等時，判定為驗證通過(PASS)，進入步驟S107。
步驟S105中，判定循環次數n W是否達到特定次數N W。未達到之情形時，進入步驟S106。達到之情形時，進入步驟S108。
步驟S106中，對循環次數n W加上1，進入步驟S102。又，步驟S106中，例如對編程電壓V PGM加上特定電壓dV。因此，例如如圖30所示，編程電壓V PGM 隨著循環次數n W之增大而增大。
步驟S107中，於狀態暫存器STR(圖2)中存儲寫入動作正常結束之主旨之狀態資料D ST，結束寫入動作。另，狀態資料D ST根據狀態讀取動作輸出至控制器晶粒CD(圖1)。
步驟S108中，於狀態暫存器STR(圖2)中存儲寫入動作未正常結束之主旨之狀態資料D ST，結束寫入動作。
[寫入動作之配線電阻之差異] 如上所述，導電層200之2個部分201(圖13)之間之配線電阻、及導電層220之2個部分221(圖15)之間之配線電阻大於X方向上排列之2個導電層210(圖14)之間之配線電阻、及X方向上排列之2個導電層230(圖16)之間之配線電阻。
此處，例如考慮導電層200或導電層220為選擇字元線WL S時，設定寫入動作之動作參數之情形時，任一導電層210或任一導電層230為選擇字元線WL S之情形時，有使得選擇記憶胞MC之閾值電壓增大至所需以上之情形。
[動作參數之調整] 第3實施形態之半導體記憶裝置中，導電層200或導電層220為選擇字元線WL S之情形時，於寫入動作中，使用動作參數C。又，導電層210或導電層230為選擇字元線WL S之情形時，於讀出動作中，使用動作參數D。動作參數D之至少一部分與動作參數C不同。
動作參數C、D中包含例如參考圖29說明之等待時間Tf。
動作參數D之等待時間Tf亦可短於動作參數C之等待時間Tf。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可抑制選擇記憶胞MC之閾值電壓之增大量。另，動作參數D之等待時間Tf亦可與動作參數C之等待時間Tf相同。
又，動作參數C、D中包含例如編程電壓V PGM之初始值(循環次數n W為1時之編程電壓V PGM)。例如如圖30所示，使用動作參數C之情形時，該電壓亦可為電壓Vf0。又，使用動作參數D之情形時，該電壓亦可為電壓Vf1。電壓Vf1亦可小於電壓Vf0。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可抑制選擇記憶胞MC之閾值電壓之增大量。另，電壓Vf1亦可與電壓Vf0相同。
[第4實施形態] 接著，參考圖31，對第4實施形態之半導體記憶裝置進行說明。圖31係用以對該半導體記憶裝置之寫入動作進行說明之時序圖。
第3實施形態中，已參考圖26～圖30，例示寫入動作之執行方法。然而，此種方法只不過為例示，寫入動作之執行方法可適當調整。
例如，第4實施形態之半導體記憶裝置基本上與第3實施形態之半導體記憶裝置同樣地構成。但，第4實施形態之寫入動作與第3實施形態之寫入動作不同。第4實施形態之寫入動作基本上與第3實施形態之寫入動作同樣地執行。
但，第4實施形態之寫入動作中，於時序t132，對選擇字元線WL S供給驗證動作中最初使用之驗證電壓(圖31之例中，為驗證電壓V VFYA)或小於其之電壓。
又，第4實施形態之寫入動作中，於時序t132～時序t231之間，設置有等待時間Te’。等待時間Te’例如為用以將選擇字元線WL S之電荷放電之等待時間。
又，第4實施形態之寫入動作中，於時序t231、t233、t235，對選擇字元線WL S供給驗證電壓(圖31之例中，為驗證電壓V VFYA、V VFYB、V VFYC)。
又，第4實施形態之寫入動作中，於時序t132～時序t232之間、時序t135～時序t234之間、時序t138～時序t236之間，設置有等待時間Tb’。等待時間Tb’例如為用以使位元線BL之電流收斂之等待時間。
又，第4實施形態之寫入動作中，於時序t232、t234、t236，使信號線BLC之電壓減少。此時，信號線BLC之電壓被調整為將連接於信號線BLC之箝位電晶體44(圖9)維持接通狀態程度之電壓。
又，第4實施形態之寫入動作中，於時序t232～時序t133之間、時序t234～時序t136之間、及時序t236～時序t139之間，設置有等待時間Tc’。等待時間Tc’例如為用以使位元線BL之電流穩定之等待時間。以下，有將等待時間Tc’稱為「等待穩定時間」之情形。
又，第4實施形態之寫入動作中，於時序t133～時序t134之間、時序t136～時序t137之間、及時序t139～時序t140之間，設置有等待時間Td’。等待時間Td’例如為用以檢測記憶胞MC之狀態之等待時間。以下，有將等待時間Td’稱為「感測時間」之情形。
又，第4實施形態之寫入動作中，於時序t135、t138，對選擇字元線WL S供給驗證動作中接下來使用之驗證電壓(圖31之例中，為驗證電壓V VFYB、V VFYC)或較其大之電壓。
又，第4實施形態之寫入動作中，於時序t135～時序t233之間、及時序t138～時序t235之間，設置有等待時間Ta’。等待時間Ta’例如為用以將選擇字元線WL S充電之等待時間。
又，第4實施形態之動作參數C、D中，包含例如等待時間Ta’、Tb’、Tc’、Td’、Te’。
動作參數D之等待時間Ta’亦可短於動作參數C之等待時間Ta’。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可抑制選擇字元線WL S之過度充電。另，動作參數D之等待時間Ta’亦可與動作參數C之等待時間Ta’相同。
動作參數D之等待時間Tb’亦可長度於動作參數C之等待時間Tb’。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可將位元線BL之電流抑制至抵消選擇字元線WLS之過度充電之影響為止之程度。另，動作參數D之等待時間Tb’亦可與動作參數C之等待時間Tb’相同。
動作參數D之等待時間Tc’亦可長度於動作參數C之等待時間Tc’。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可使胞電流穩定至抵消選擇字元線WL S之過度充電之影響為止之程度。另，動作參數D之等待時間Tc’亦可與動作參數C之等待時間Tc’相同。
動作參數D之等待時間Td’(感測時間)亦可短於動作參數C之等待時間Td’(感測時間)。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可將感測節點SEN之電荷減少量抑制至抵消選擇字元線WL S之過度充電之影響為止之程度。另，動作參數D之等待時間Td’亦可與動作參數C之等待時間Td’相同。
動作參數D之等待時間Te’亦可短於動作參數C之等待時間Te’。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可抑制選擇字元線WL S之過度放電。另，動作參數D之等待時間Te’亦可與動作參數C之等待時間Te’相同。
又，動作參數C、D中，例如包含於時序t132～t231之間供給至選擇字元線WL S之電壓。例如，使用動作參數D時之電壓亦可大於使用動作參數C時之電壓。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可抑制選擇字元線WL S之過度放電。另，該等電壓亦可相同。
又，動作參數C、D中，例如包含於時序t132～時序t232之間供給至信號線BLC之電壓。例如，使用動作參數D時之電壓亦可小於使用動作參數C時之電壓。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可將位元線BL之電流增加至抵消選擇字元線WL S之過度放電之影響為止之程度。另，該等電壓亦可相同。
又，動作參數C、D中，例如包含於時序t135～時序t234之間、及時序t138～時序t236之間供給至信號線BLC之電壓。例如，使用動作參數D時之電壓亦可大於使用動作參數C時之電壓。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可將位元線BL之電流抑制至抵消選擇字元線WL S之過度充電之影響為止之程度。另，該等電壓亦可相同。
又，動作參數C、D中，例如包含於時序t135～時序t233之間、及時序t138～時序t235之間供給至選擇字元線WL S之電壓。例如，使用動作參數D時之電壓亦可小於使用動作參數C時之電壓。藉此，導電層210或導電層230為選擇字元線WL S時之寫入動作中，可抑制選擇字元線WL S之過度充電。另，該等電壓亦可相同。
[第5實施形態] 接著，參考圖32，對第5實施形態之半導體記憶裝置進行說明。圖32係顯示該半導體記憶裝置之一部分構成之模式性電路圖。
第5實施形態之半導體記憶裝置基本上與第1實施形態～第4實施形態中之任一半導體記憶裝置同樣地構成。但，第5實施形態之半導體記憶裝置中，例如如圖32所示，於電壓產生單元vg1與電晶體T DRV1之間之電流路徑，設置有可變電阻電路VR1。又，於電壓產生單元vg3與電晶體T DRV3之間之電流路徑，設置有可變電阻電路VR3。
圖33係顯示可變電阻電路VR1之構成之模式性電路圖。可變電阻電路VR1具備串聯連接於電壓產生單元vg1與電晶體T DRV1之間之N個電阻單元U VR。該等複數個電阻單元U VR具備並聯連接於輸入端子與輸出端子之間之電晶體S VR及電阻元件R VR。N個電晶體S VR之閘極電極分別連接於信號線S 1～信號線S N。N個電阻元件R VR亦可具備全不相同之電阻值。可變電阻電路VR1之電阻值例如可根據輸入至信號線S 1～S N之N位元之資料，而控制為2 N種。雖省略圖示，但可變電阻電路VR3具備與可變電阻電路VR1同樣之構成。
第5實施形態之動作參數A、B中，例如包含於讀出動作之時序t101～t102(圖24)之間、時序t102～t103之間、及時序t103～t106之間，輸入至可變電阻電路VR3之N位元之資料。例如，使用動作參數B時之可變電阻電路VR3之電阻值亦可大於使用動作參數A時之可變電阻電路VR3之電阻值。另，使用動作參數B時之可變電阻電路VR3之電阻值亦可與使用動作參數A時之可變電阻電路VR3之電阻值相同。
又，第5實施形態之動作參數C、D中，例如包含於寫入動作之時序t123～t124(圖29)之間，輸入至可變電阻電路VR1之N位元之資料。例如，使用動作參數D時之可變電阻電路VR1之電阻值亦可大於使用動作參數C時之可變電阻電路VR1之電阻值。另，使用動作參數D時之可變電阻電路VR1之電阻值亦可與使用動作參數C時之可變電阻電路VR1之電阻值相同。
又，第5實施形態之動作參數C、D中，例如包含於寫入動作之時序t131～t132(圖29)之間、時序t132～t231之間(圖31)、時序t132～t134之間(圖31)、時序t135～t233之間(圖31)、時序t234～t137之間(圖31)、時序t138～t235之間(圖31)、及時序t236～t140之間(圖31)，輸入至可變電阻電路VR3之N位元之資料。例如，使用動作參數D時之可變電阻電路VR3之電阻值亦可大於使用動作參數C時之可變電阻電路VR3之電阻值。另，使用動作參數D時之可變電阻電路VR3之電阻值亦可與使用動作參數C時之可變電阻電路VR3之電阻值相同。
另，第5實施形態中，可調整第1實施形態～第4實施形態中例示之任一動作參數，亦可不調整。
又，如圖32及圖33所示之電路構成只不過為例示，具體構成可適當調整。例如，圖32之例中，亦可省略可變電阻電路VR1、VR3中之任一者。又，例如圖32之例中，於驅動器電路DRV內之電晶體T DRV1、T DRV3、與電壓產生單元vg1、vg3之間之電流路徑，設置有可變電阻電路VR1、VR3。然而，可變電阻電路只要設置於電壓產生單元vg1、vg3與導電層110之間之電流路徑即可。例如，可變電阻電路亦可設置於驅動器電路DRV內之電晶體T DRV1、T DRV3與配線CG S之間之電流路徑。
[第6實施形態] 接著，參考圖34及圖35，對第6實施形態之半導體記憶裝置進行說明。圖34係顯示該半導體記憶裝置之一部分構成之模式性俯視圖。圖35係省略圖34之一部分構成而顯示之模式性俯視圖。
第1實施形態～第5實施形態中，藉由調整讀出動作及寫入動作之至少一者之動作參數，抑制配線電阻差異之影響。然而，此種方法只不過為例示，抑制配線電阻差異之方法可適當調整。
例如，第6實施形態之半導體記憶裝置基本上與第1實施形態～第5實施形態中之任一半導體記憶裝置同樣地構成。
但，例如如參考圖20所說明，第1實施形態～第5實施形態之半導體記憶裝置中，於X方向排列之2個導電層210經由於X方向延伸之低電阻配線m1a，連接於一個接點C4，經由該一個接點C4，連接於電晶體Tr。同樣地，於X方向排列之2個導電層230經由於X方向延伸之低電阻配線m1a，連接於一個接點C4，經由該一個接點C4，連接於電晶體Tr。
另一方面，例如如圖34所示，第6實施形態之半導體記憶裝置中，於X方向排列之2個導電層230分別經由接點CC，連接至於Y方向延伸之配線m0a，經由該等連接於不同之接點C4。又，於X方向排列之2個導電層210分別經由接點CC，連接至於Y方向延伸之配線m0a，經由該等連接於不同之接點C4。又，例如如圖35所示，第6實施形態之半導體記憶裝置中，於X方向排列之2個導電層230經由2個接點C4，連接至於X方向延伸之配線d0、d1、d2之至少任一者。又，於X方向排列之2個導電層210經由2個接點C4，連接至於X方向延伸之配線d0、d1、d2之至少任一者。
此處，如參考圖11等所說明，配線d0、d1、d2與導電層110同樣，包含鎢(W)等高耐熱性材料。因此，根據此種構成，可抑制導電層200之2個部分201之間之配線電阻及導電層220之2個部分221之間之配線電阻、與在X方向排列之2個導電層210之間之配線電阻及在X方向排列之2個導電層230之間之配線電阻的差。
另，第6實施形態中，可調整第1實施形態～第5實施形態中例示之任一動作參數，亦可不調整。
又，如圖34及圖35所示之構成只不過為例示，具體構成可適當調整。例如，圖35之例中，用以將於X方向排列之2個導電層210電性連接之配線d0、d1、d2具備於X方向延伸之大致直線狀之形狀。同樣地，用以將於X方向排列之2個導電層230電性連接之配線d0、d1、d2具備於X方向延伸之大致直線狀之形狀。然而，例如如圖36所示，此種配線d0、d1、d2亦可具備於Y方向延伸且於X方向排列之複數個大致直線狀之部分dy。又，例如如圖37所示，此種配線d0、d1、d2亦可具備於X方向延伸且於Y方向排列之複數個大致直線狀之部分dx。根據此種構成，可進而增大於X方向排列之2個導電層210之間之配線電阻、及於X方向排列之2個導電層230之間之配線電阻。
[其他實施形態] 以上，已對第1實施形態～第6實施形態之半導體記憶裝置進行說明。然而，如以上說明之構成及動作只不過為例示，具體構成及動作可適當調整。
例如，第1實施形態～第6實施形態之記憶胞陣列MCA如參考圖11所說明，具備於Z方向排列之2個記憶胞陣列層L MCA1、L MCA2。又，記憶胞陣列層L MCA1所含之複數個導電層110中之一部分導電層200(圖13)具備於X方向排列之2個部分201及連接於該等之部分202，於較其上方設置有於X方向排列之一對導電層210之組(圖14)。又，記憶胞陣列層L MCA2所含之複數個導電層110中之一部分導電層220(圖15)具備於X方向排列之2個部分221及連接於該等之部分222，於較其上方設置有於X方向排列之一對導電層230之組(圖16)。
然而，此種構成只不過為例示，具體構成可適當調整。
例如，第1實施形態～第6實施形態之記憶胞陣列MCA中，亦可省略記憶胞陣列層L MCA2。此種情形時，記憶胞陣列層L MCA1亦可具備作為汲極側選擇閘極線SGD等發揮功能之複數個導電層110(圖17)。
又，例如第1實施形態～第6實施形態之記憶胞陣列MCA中，亦可於記憶胞陣列層L MCA1與記憶胞陣列層L MCA2之間，設置1個以上記憶胞陣列層。此種記憶胞陣列層亦可各自包含複數個導電層110。又，該等複數個導電層110之一部分亦可具備於X方向排列之2個部分及連接於該等之部分。又，亦可於較其上方，設置於X方向排列之一對導電層110。
又，例如於第1實施形態～第6實施形態之半導體記憶裝置之說明中，例示了具有NAND連接之複數個記憶體電晶體之構成，作為記憶胞陣列MCA之構成。然而，此種構成只不過為例示，記憶體電晶體之連接方法可適當調整。例如，亦可採用具有NOR連接之複數個記憶體電晶體之構成，作為記憶胞陣列MCA之構成。
又，例如，於以上之例中，例示了閘極絕緣中包含絕緣性或導電性電荷蓄積部之構成，作為記憶體電晶體。然而，此種構成只不過為例示，記憶體電晶體之閘極絕緣膜所含之構成可適當調整。例如，亦可採用閘極絕緣膜中包含強介電質之構成，作為記憶體電晶體。
又，例如，於以上之例中，例示了具有複數個記憶體電晶體之構成，作為記憶胞陣列MCA之構成。然而，此種構成只不過為例示，具體構成可適當調整。例如，亦可採用具有記憶體電晶體以外之構成，作為記憶胞陣列MCA之構成。
例如，記憶胞陣列MCA亦可為DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)。DRAM具備一個或複數個電容器及一個或複數個電晶體。DRAM於寫入動作及讀出動作時，進行向電容器之充放電。字元線連接於電晶體之閘極電極，位元線連接於電晶體之源極或汲極。記憶胞陣列MCA之構成例如具有於Z方向排列之複數個字元線、或於Z方向排列之複數個位元線。
又，例如記憶胞陣列MCA亦可為SRAM(Static Random Access Memory：靜態隨機存取記憶體)。SRAM具備2個CMOS(Complementary Metal Oxide Semiconductor：互補金屬氧化物半導體)反相器。一輸入端子連接於另一輸出端子，一輸出端子連接於另一輸入端子。
又，記憶胞陣列MCA亦可為MRAM(Magnetoresistive Random Access Memory：磁阻隨機存取記憶體)或STT-MRAM(Spin Transfer Torque：自旋轉移力矩MRAM)等磁阻記憶體。MRAM及STT-MRAM包含一對強磁性膜與隧道絕緣膜。一對強磁性膜對向配置。隧道絕緣膜設置於一對強磁性膜之間。強磁性之磁化方向膜根據寫入動作而變化。
又，記憶胞陣列MCA亦可為ReRAM(Resistive Random Access Memory：電阻式隨機存取記憶體)等電阻變化記憶體。ReRAM包含一對電極與金屬氧化物等。金屬氧化物等設置於一對電極之間。於金屬氧化物等中，根據寫入動作形成氧缺陷等導電細絲。一對電極經由該氧缺陷等導電細絲導通或切離。
又，記憶胞陣列MCA亦可為PCRAM(Phase Change Random Access Memory：相變隨機存取記憶體)或PCM(Phase Change Memory：相變記憶體)等相變記憶體。相變記憶體亦可包含GeSbTe等硫化物膜。硫化物膜之結晶狀態亦可根據寫入動作而變化。
又，圖36之例中，用以將於X方向排列之2個導電層210及於X方向排列之2個導電層230電性連接之配線d0、d1、d2具備於Y方向延伸且於X方向排列之複數個大致直線狀之部分dy。又，圖37之例中，用以將於X方向排列之2個導電層210及於X方向排列之2個導電層230電性連接之配線d0、d1、d2具備於X方向延伸且於Y方向排列之複數個大致直線狀之部分dx。然而，此種構成只不過為例示，具體構成可適當調整。例如，圖20之例中，用以將於X方向排列之2個導電層210、及於X方向排列之2個導電層230電性連接之配線m0a、m1a具備於Y方向延伸且於X方向排列之複數個大致直線狀之部分。同樣地，圖20之例中，用以將於X方向排列之2個導電層210、及於X方向排列之2個導電層230電性連接之配線m0a、m1a具備於X方向延伸且於Y方向排列之複數個大致直線狀之部分。
[其他] 雖已說明本發明之若干實施形態，但該等實施形態係作為例示提示者，未意欲限定發明之範圍。該等新穎之實施形態可以其他各種形態實施，可於不脫離發明主旨之範圍內，進行各種省略、置換、變更。該等實施形態或其變化包含於發明範圍或主旨內，且包含於申請專利範圍所記載之發明及其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案2021-10074號(申請日：2021年1月26日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之全部內容。
10:記憶體系統 20:主機電腦 21:邏輯轉換表 22:FAT 23:抹除次數保持部 24:ECC電路 25:MPU 32:電荷泵電路 32a:電壓輸出電路 32a2a:電晶體 32a2b:電晶體 32a3:電容器 32a4:AND電路 32a5a:位準移位器 32a5b:位準移位器 32b:分壓電路 32b1:分壓端子 32b2:電阻元件 32b4:可變電阻元件 32b5:電流路徑 32b6:電阻元件 32b7:電晶體 32b8:電流路徑 32c:比較器 41:感測電晶體 42:開關電晶體 43:放電電晶體 44:箝位電晶體 45:耐壓電晶體 46:充電電晶體 47:充電電晶體 48:電容器 49:充電電晶體 50:放電電晶體 51:反相器 52:反相器 53:開關電晶體 54:開關電晶體 55:充電電晶體 100:半導體基板 100I:絕緣區域 101:絕緣層 102 CC2:開口 110:導電層 110A:絕緣層 110 C4T:窄幅部 110 CC2:窄幅部 111:導電層 112:導電層 120:半導體層 120 L:半導體區域 120 U:半導體區域 125:絕緣層 130:閘極絕緣膜 131:隧道絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 200:導電層 201:部分 202:部分 210:導電層 220:導電層 221:部分 222:部分 230:導電層 A～G:狀態 ADR:位址暫存器 ALE:外部控制端子 BL:位元線 BL A:位元線 BL B:位元線 BL C:位元線 BLC:信號線 BLK:記憶體區塊 blkd:區塊解碼單元 BLKD:區塊解碼器 BLKSEL:信號線 BL P:位元線 BLS:信號線 BL W:位元線 BLX:信號線 C4:接點 CA:行位址 CC:接點 CD:控制器晶粒 /CEn:外部控制端子 CG:配線 CG U:配線 CG S:配線 Ch:接點 CLE:外部控制端子 CLK:時脈信號 CLKSA:內部控制信號線 CM:快取記憶體 CMR:指令暫存器 COM:節點 CS:接點 CTR:邏輯電路 d0:配線 d1:配線 d2:配線 D0:配線層 D1:配線層 D2:配線層 DAT:資料 DB:匯流排 DBS:信號線 DBUS:配線 D CMD:指令資料 DL 0～DLn L:鎖存電路 DQ0～DQ7:輸入輸出端子 DQS:觸發信號輸入輸出端子 /DQS:觸發信號輸入輸出端子 DRV:驅動器電路 D ST:狀態資料 DSW:開關電晶體 dV:電壓 dx:部分 dy:部分 Er:狀態 FB:反饋信號 GC:配線層 gc:電極 HLL:信號線 HR:支持構造 INV_S:節點 I/O:輸入輸出控制電路 LAT_S:節點 LBUS:配線 L MCA1:記憶胞陣列層 L MCA2:記憶胞陣列層 L P:電壓供給線 L TR:電晶體層 L VG:電壓供給線 L VG1:電壓供給線 L VG2:電壓供給線 L VG3:電壓供給線 M0:配線層 m0:配線 m0a:配線 m1a:配線 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MS:記憶體串 N1:節點 P:焊墊電極 PC:周邊電路 PG:頁面 r 110:導電層連接小區域 RA:列位址 R C4T:接點連接區域 r C4T:接點連接區域 r CC1:接點連接小區域 r CC2:接點連接小區域 RD:列解碼器 RE:外部控制端子 /RE:外部控制端子 R HU1:第1連接區域 R HU2:第2連接區域 R MCA:記憶胞陣列區域 R MH:記憶體孔區域 R VR:電阻元件 RY//BY:端子 S1:信號線 S2:信號線 S101～S108:步驟 S1～SN:信號線 SA:感測放大器 SAM:感測放大器模組 SAU:感測放大器單元 SDL:鎖存電路 SEN:感測節點 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SHE:串單元間絕緣層 SL:源極線 SQC:序列發生器 ST:區塊間絕緣層 STB:信號線 STD:汲極側選擇電晶體 STI:信號線 STL:信號線 ST O:絕緣層 STR:狀態暫存器 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 S VR:電晶體 t101～t107:時序 t121～t125:時序 t131～t142:時序 t144:時序 t147:時序 t150:時序 t231～t236:時序 Ta:等待時間 Ta':等待時間 Tb:等待時間 Tb':等待時間 T BLK:電晶體 Tc:等待時間 Tc':等待時間 Td:等待時間 Td':等待時間 T DRV1～T DRV6:電晶體 Te:等待時間 Te':等待時間 Tf:等待時間 TI 0～TIn L:信號線 TL 0～TLn L:信號線 Tr:電晶體 T WLS:電晶體 T WLU:電晶體 U VR:電阻單元 Va0:電壓 Va1:電壓 Vb0:電壓 Vb1:電壓 V CC:電源電壓 V CCQ:電源電壓 V CGAR:讀出電壓 V CGBR:讀出電壓 V CGCR:讀出電壓 V CGDR:讀出電壓 V CGFR:讀出電壓 V CGGR:讀出電壓 V CTRL:動作電壓控制信號 V DD:電壓 Vf0:電壓 Vf1:電壓 VG:電壓產生電路 Vg1:電壓產生單元 Vg2:電壓產生單元 Vg3:電壓產生單元 V OUT:電壓 V OUT':電壓 V PASS:寫入通路電壓 V PGM:編程電壓 V READ:讀出通路電壓 V REF:參考電壓 VR1:可變電阻電路 VR3:可變電阻電路 VSEL1～VSEL6:信號線 V SG:電壓 V SGD:電壓 V SRC:電壓 V SS:接地電壓 V VFYA:驗證電壓 V VFYB:驗證電壓 V VFYC:驗證電壓 V VFYD:驗證電壓 V VFYE:驗證電壓 V VFYEr:抹除驗證電壓 V VFYF:驗證電壓 V VFYG:驗證電壓 Vy:接點 /WE:外部控制端子 WL:字元線 WLD:字元線解碼器 wld:字元線解碼單元 WL S:選擇字元線 WLSEL S:信號線 WLSEL U:信號線 WL U:非選擇字元線 XXL:信號線
圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。 圖2係顯示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。 圖3係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖4係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖5係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖6係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖7係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖8係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖9係顯示記憶體晶粒MD之一部分構成之模式性電路圖。 圖10係記憶體晶粒MD之模式性俯視圖。 圖11係記憶體晶粒MD之模式性剖視圖。 圖12係圖10之以A所示之部分之模式性放大圖。 圖13係省略圖12所示之構造之一部分而顯示之模式性俯視圖。 圖14係省略圖12所示之構造之一部分而顯示之模式性俯視圖。 圖15係省略圖12所示之構造之一部分而顯示之模式性俯視圖。 圖16係省略圖12所示之構造之一部分而顯示之模式性俯視圖。 圖17係圖10之以B所示之部分之模式性放大圖。 圖18係圖17之以C所示之部分之模式性放大圖。 圖19係圖11之以D所示之部分之模式性放大圖。 圖20係圖12之模式性放大圖。 圖21係將圖20所示之構造沿E-E’線切斷，沿箭頭方向觀察之模式性剖視圖。 圖22A係用以對記錄3位元之資料之記憶胞MC之閾值電壓進行說明之模式性直方圖。 圖22B係顯示記錄3位元之資料之記憶胞MC之閾值電壓及記錄之資料之關係之一例的表。 圖22C係顯示記錄3位元之資料之記憶胞MC之閾值電壓及記錄之資料之關係之另一例的表。 圖23係用以對讀出動作進行說明之模式性剖視圖。 圖24係用以對讀出動作進行說明之時序圖。 圖25係用以對第2實施形態之半導體記憶裝置之讀出動作進行說明之時序圖。 圖26係用以對第3實施形態之半導體記憶裝置之寫入動作進行說明之流程圖。 圖27係用以對寫入動作中包含之編程動作進行說明之模式性剖視圖。 圖28係用以對寫入動作中包含之驗證動作進行說明之模式性剖視圖。 圖29係用以對寫入動作進行說明之時序圖。 圖30係用以對寫入動作進行說明之時序圖。 圖31係用以對第4實施形態之半導體記憶裝置之寫入動作進行說明之時序圖。 圖32係顯示第5實施形態之半導體記憶裝置之一部分構成之模式性電路圖。 圖33係顯示可變電阻電路VR1之構成之模式性電路圖。 圖34係顯示第6實施形態之半導體記憶裝置之一部分構成之模式性俯視圖。 圖35係省略圖34之一部分構成而顯示之模式性俯視圖。 圖36係用以對第6實施形態之半導體記憶裝置之變化例進行說明之模式性俯視圖。 圖37係用以對第6實施形態之半導體記憶裝置之變化例進行說明之模式性俯視圖。
BL:位元線 BLC:信號線 SGD:汲極側選擇閘極線 t101～t107:時序 Ta:等待時間 Tb:等待時間 Tc:等待時間 Td:等待時間 Va0:電壓 Va1:電壓 Vb0:電壓 Vb1:電壓 V CGDR:讀出電壓 V READ:讀出通路電壓 V SG:電壓 V SS:接地電壓 WL S:選擇字元線 WL U:非選擇字元線 XXL:信號線

Claims (19)

  1. 一種半導體記憶裝置，其具備： 基板： 第1導電層，其於與上述基板之表面交叉之第1方向上與上述基板分開，於與上述第1方向交叉之第2方向延伸； 第2導電層，其於上述第1方向上與上述基板及上述第1導電層分開，於上述第2方向延伸； 第3導電層，其於上述第1方向上與上述基板及上述第1導電層分開，於上述第2方向延伸，與上述第2導電層排列於上述第2方向，且與上述第2導電層電性連接； 第1半導體層，其於上述第1方向延伸，與上述第1導電層及上述第2導電層對向； 第1電荷蓄積部，其設置於上述第1導電層及上述第1半導體層之間； 第2電荷蓄積部，其設置於上述第2導電層及上述第1半導體層之間； 第2半導體層，其於上述第1方向延伸，與上述第1導電層及上述第3導電層對向； 第3電荷蓄積部，其設置於第1導電層及第2半導體層之間； 第4電荷蓄積部，其設置於上述第3導電層及上述第2半導體層之間； 第1位元線，其電性連接於上述第1半導體層；及 第2位元線，其電性連接於上述第2半導體層；且 將對包含上述第1電荷蓄積部之第1記憶胞執行特定動作時之、供給至上述第1導電層之一個或複數個電壓之大小及供給時間、供給至上述第1位元線之一個或複數個電壓之大小及供給時間、感測開始前之等待穩定時間、以及感測時間，設為第1動作參數， 將對包含上述第2電荷蓄積部之第2記憶胞執行上述特定動作時之、供給至上述第2導電層及上述第3導電層之一個或複數個電壓之大小及供給時間、供給至上述第1位元線之一個或複數個電壓之大小及供給時間、感測開始前之等待穩定時間、以及感測時間，設為第2動作參數， 上述第2動作參數之至少一部分與上述第1動作參數之至少一部分不同。
  2. 如請求項1之半導體記憶裝置，其中 對上述第2記憶胞執行上述特定動作時之、供給至上述第2導電層及上述第3導電層之一個或複數個電壓之大小及供給時間之至少一者，小於對上述第1記憶胞執行上述特定動作時之、供給至上述第1導電層之一個或複數個電壓之大小及供給時間之至少一者。
  3. 如請求項1之半導體記憶裝置，其中 對上述第2記憶胞執行上述特定動作時之、供給至上述第1位元線之一個或複數個電壓之大小及供給時間之至少一者，大於對上述第1記憶胞執行上述特定動作時之、供給至上述第1位元線之一個或複數個電壓之大小及供給時間之至少一者。
  4. 如請求項1之半導體記憶裝置，其中 對上述第2記憶胞執行上述特定動作時之感測開始前之等待穩定時間，大於對上述第1記憶胞執行上述特定動作時之感測開始前之等待穩定時間。
  5. 如請求項1之半導體記憶裝置，其中 對上述第2記憶胞執行上述特定動作時之感測時間，小於對上述第1記憶胞執行上述特定動作時之感測時間。
  6. 如請求項1之半導體記憶裝置，其中 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第1時序，對上述第1導電層供給第1電壓， 於較上述第1時序之後之第2時序，對上述第1導電層供給小於上述第1電壓之第2電壓， 於針對上述第2記憶胞之上述讀出動作之 第3時序，對上述第2導電層及上述第3導電層供給第3電壓， 於較上述第3時序之後之第4時序，對上述第2導電層及上述第3導電層供給小於上述第3電壓之第4電壓， 上述第3時序至上述第4時序之時間，短於上述第1時序至上述第2時序之時間。
  7. 如請求項1之半導體記憶裝置，其中 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第1時序，對上述第1導電層供給第1電壓， 於較上述第1時序之後之第2時序，對上述第1導電層供給小於上述第1電壓之第2電壓， 於針對上述第2記憶胞之上述讀出動作之 第3時序，對上述第2導電層及上述第3導電層供給第3電壓， 於較上述第3時序之後之第4時序，對上述第2導電層及上述第3導電層供給小於上述第3電壓或為相同值之第4電壓， 上述第3電壓小於上述第1電壓。
  8. 如請求項1之半導體記憶裝置，其中 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第1時序，對上述第1導電層供給第1電壓， 於較上述第1時序之後之第2時序，對上述第1導電層供給小於上述第1電壓之第2電壓， 於上述第1時序與上述第2時序之間之第5時序，對上述第1導電層供給小於上述第2電壓之第5電壓， 於針對上述第2記憶胞之上述讀出動作之 第3時序，對上述第2導電層及上述第3導電層供給第3電壓， 於較上述第3時序之後之第4時序，對上述第2導電層及上述第3導電層供給小於上述第3電壓之第4電壓， 於上述第3時序與上述第4時序之間之第6時序，對上述第2導電層及上述第3導電層供給小於上述第4電壓之第6電壓， 上述第6時序至上述第4時序之時間，短於上述第5時序至上述第2時序之時間。
  9. 如請求項1之半導體記憶裝置，其中 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第1時序，對上述第1導電層供給第1電壓， 於較上述第1時序之後之第2時序，對上述第1導電層供給小於上述第1電壓之第2電壓， 於上述第1時序與上述第2時序之間之第5時序，對上述第1導電層供給小於上述第2電壓之第5電壓， 於針對上述第2記憶胞之上述讀出動作之 第3時序，對上述第2導電層及上述第3導電層供給第3電壓， 於較上述第3時序之後之第4時序，對上述第2導電層及上述第3導電層供給小於上述第3電壓之第4電壓， 於上述第3時序與上述第4時序之間之第6時序，對上述第2導電層及上述第3導電層供給小於上述第4電壓或為相同值之第6電壓， 上述第6電壓大於上述第5電壓。
  10. 如請求項1之半導體記憶裝置，其中 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第7時序，對上述第1位元線供給第7電壓， 於較上述第7時序之後之第8時序，對上述第1位元線供給小於上述第7電壓之第8電壓， 於針對上述第2記憶胞之上述讀出動作之 第9時序，對上述第1位元線供給第9電壓， 於較上述第9時序之後之第10時序，對上述第1位元線供給小於上述第9電壓之第10電壓， 上述第9時序至上述第10時序之時間，長於上述第7時序至上述第8時序之時間。
  11. 如請求項1之半導體記憶裝置，其中 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第7時序，對上述第1位元線供給第7電壓， 於較上述第7時序之後之第8時序，對上述第1位元線供給小於上述第7電壓之第8電壓， 於針對上述第2記憶胞之上述讀出動作之 第9時序，對上述第1位元線供給第9電壓， 於較上述第9時序之後之第10時序，對上述第1位元線供給小於上述第9電壓之第10電壓， 上述第9電壓小於大述第7電壓。
  12. 如請求項1之半導體記憶裝置，其具備： 第1電晶體，其具備電性連接於上述第1位元線之閘極電極；及 第2電晶體，其設置於上述第1電晶體與上述第1位元線之間；且 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第7時序，對上述第2電晶體之閘極電極供給第11電壓， 於較上述第7時序之後之第8時序，對上述第2電晶體之閘極電極供給小於上述第11電壓之第12電壓， 於針對上述第2記憶胞之上述讀出動作之 第9時序，對上述第2電晶體之閘極電極供給第13電壓， 於較上述第9時序之後之第10時序，對上述第2電晶體之閘極電極供給小於上述第13電壓之第14電壓， 上述第9時序至上述第10時序之時間，長於上述第7時序至上述第8時序之時間。
  13. 如請求項1之半導體記憶裝置，其具備： 第1電晶體，其具備電性連接於上述第1位元線之閘極電極；及 第2電晶體，其設置於上述第1電晶體與上述第1位元線之間之電流路徑；且 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第7時序，對上述第2電晶體之閘極電極供給第11電壓， 於較上述第7時序之後之第8時序，對上述第2電晶體之閘極電極供給小於上述第11電壓之第12電壓， 於針對上述第2記憶胞之上述讀出動作之 第9時序，對上述第2電晶體之閘極電極供給第13電壓， 於較上述第9時序之後之第10時序，對上述第2電晶體之閘極電極供給小於上述第13電壓之第14電壓， 上述第13電壓大於上述第11電壓。
  14. 如請求項1之半導體記憶裝置，其中 上述特定動作為讀出動作， 於針對上述第1記憶胞之上述讀出動作之 第8時序，對上述第1位元線供給第8電壓， 於較上述第8時序之後之第11時序，開始第1感測動作， 於針對上述第2記憶胞之上述讀出動作之 第10時序，對上述第1位元線供給第10電壓， 於較上述第10時序之後之第12時序，開始第2感測動作， 上述第10時序至上述第12時序之時間，長於上述第8時序至上述第11時序之時間。
  15. 如請求項1之半導體記憶裝置，其中 上述特定動作為寫入動作， 上述寫入動作包含複數次編程動作， 於針對上述第1記憶胞之上述寫入動作之第1次上述編程動作之第13時序，對上述第1導電層供給第15電壓， 於較上述第13時序之後之第14時序，對上述第1導電層供給小於上述第15電壓之第16電壓， 於針對上述第2記憶胞之上述寫入動作之第1次上述編程動作之 第15時序，對上述第2導電層及上述第3導電層供給第17電壓， 於較上述第15時序之後之第16時序，對上述第2導電層及上述第3導電層供給小於上述第17電壓之第18電壓， 上述第15時序至上述第16時序之時間，短於上述第13時序至上述第14時序之時間。
  16. 如請求項1之半導體記憶裝置，其中 上述特定動作為寫入動作， 上述寫入動作包含複數次編程動作， 於針對上述第1記憶胞之上述寫入動作之第1次上述編程動作之 第13時序，對上述第1導電層供給第15電壓， 於較上述第13時序之後之第14時序，對上述第1導電層供給小於上述第15電壓之第16電壓， 於針對上述第2記憶胞之上述寫入動作之第1次上述編程動作之 第15時序，對上述第2導電層及上述第3導電層供給第17電壓， 於較上述第15時序之後之第16時序，對上述第2導電層及上述第3導電層供給小於上述第17電壓之第18電壓， 上述第17電壓小於上述第15電壓。
  17. 一種半導體記憶裝置，其具備： 基板： 第1導電層，其於與上述基板之表面交叉之第1方向上與上述基板分開，於與上述第1方向交叉之第2方向延伸； 第2導電層，其於上述第1方向上與上述基板及上述第1導電層分開，於上述第2方向延伸； 第3導電層，其於上述第1方向上與上述基板及上述第1導電層分開，於上述第2方向延伸，與上述第2導電層排列於上述第2方向，且與上述第2導電層電性連接； 第1半導體層，其於上述第1方向延伸，與上述第1導電層及上述第2導電層對向； 第2半導體層，其於上述第1方向延伸，與上述第1導電層及上述第3導電層對向； 第1配線，其電性連接於上述第1導電層、上述第2導電層及上述第3導電層； 動作電壓輸出電路，其電性連接於上述第1配線；及 可變電阻電路，其設置於上述第1配線與上述動作電壓輸出電路之間之電流路徑。
  18. 一種半導體記憶裝置，其具備： 基板： 第1導電層，其於與上述基板之表面交叉之第1方向上與上述基板分開，於與上述第1方向交叉之第2方向延伸； 第2導電層，其於上述第1方向上與上述基板及上述第1導電層分開，於上述第2方向延伸； 第3導電層，其於上述第1方向上與上述基板及上述第1導電層分開，於上述第2方向延伸，與上述第2導電層排列於上述第2方向，且與上述第2導電層電性連接； 第1半導體層，其於上述第1方向延伸，與上述第1導電層及上述第2導電層對向； 第2半導體層，其於上述第1方向延伸，與上述第1導電層及上述第3導電層對向； 第4導電層，其設置於上述基板與上述第1導電層之間，連接於上述第1半導體層之一端、及上述第2半導體層之一端； 第1配線，其設置於上述基板與上述第4導電層之間，電性連接於上述第2導電層及上述第3導電層； 第1接點，其於上述第1方向延伸，上述第1方向之一端較上述第4導電層更靠近上述基板，上述第1方向之另一端較上述第2導電層距上述基板更遠，且設置於上述第2導電層及上述第1配線之電流路徑；及 第2接點，其於上述第1方向延伸，上述第1方向之一端較上述第4導電層更靠近上述基板，上述第1方向之另一端較上述第3導電層距上述基板更遠，且設置於上述第3導電層及上述第1配線之電流路徑。
  19. 如請求項18之半導體記憶裝置，其中 上述第1配線具備複數個第1部分， 若將與上述第1方向及上述第2方向交叉之特定方向設為第3方向，則 上述複數個第1部分於上述第2方向延伸且排列於上述第3方向，或於上述第3方向延伸且排列於上述第2方向。
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