CN116978421A - 半导体存储装置 - Google Patents

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CN116978421A CN202310194337.XA CN202310194337A CN116978421A CN 116978421 A CN116978421 A CN 116978421A CN 202310194337 A CN202310194337 A CN 202310194337A CN 116978421 A CN116978421 A CN 116978421A
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Abstract

本发明提供一种能得当地运行的半导体存储装置。本发明的半导体存储装置包含：导电层，具备第1范围及第2范围；第1半导体层，在第1范围内与导电层对向；第2半导体层，在第2范围内与导电层对向；第1位线，电连接于第1半导体层的一端；及第2位线，电连接于第2半导体层的一端。若将对包含第1电荷累积部的第1存储单元执行指定动作时第1位线的感测时间设为第1动作参数，将对包含第2电荷累积部的第2存储单元执行指定动作时第2位线的感测时间设为第2动作参数，则第2动作参数与第1动作参数不同。

Description

半导体存储装置
[相关申请]
本申请享有以日本专利申请2022-074383号(申请日：2022年4月28日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的所有内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知一种半导体存储装置，具备衬底、沿着与该衬底的表面交叉的方向积层的多个导电层、与这多个导电层对向的半导体层、及设置在导电层与半导体层之间的栅极绝缘层。栅极绝缘层例如具备氮化硅(Si3N4)等绝缘性电荷累积层、浮动栅极等导电性电荷累积层等可存储数据的存储器部。
发明内容
本发明提供一种能得当地运行的半导体存储装置。
一实施方式的半导体存储装置包含：导电层，在第1方向上排列有多个，沿着与第1方向交叉的第2方向延伸，且具备从第1方向观察与感测放大器区域重叠的第1导电层、及从第1方向观察不与感测放大器区域重叠的第2导电层；第1半导体层，沿着第1方向延伸，与第1导电层对向；第2半导体层，沿着第1方向延伸，与第2导电层对向；第1电荷累积部，设置在第1导电层与第1半导体层之间；第2电荷累积部，设置在第2导电层与第2半导体层之间；第1位线，电连接于第1半导体层的一端；第2位线，电连接于第2半导体层的一端；第1驱动器电路，控制向第1导电层供给的电压；及第2驱动器电路，控制向第2导电层供给的电压。若将对包含第1电荷累积部的第1存储单元执行指定动作时向第1导电层供给的一个或多个电压的大小及供给时间设为第1动作参数，将对包含第2电荷累积部的第2存储单元执行指定动作时向第2导电层供给的一个或多个电压的大小及供给时间设为第2动作参数，则第2动作参数的至少一部分与第1动作参数的至少一部分不同。
附图说明
图1是表示第1实施方式的存储系统10的构成的示意性框图。
图2是表示第1实施方式的存储器裸片MD的构成的示意性框图。
图3是表示存储器裸片MD的一部分构成的示意性电路图。
图4是表示图3的串单元SU的构成的示意性电路图。
图5是表示电压产生电路VG、CG(Channel Gate，通道栅极)驱动器电路DRV及行解码器RD的构成的示意性电路图。
图6是表示电压产生电路VG中的电荷泵电路32的构成的示意性电路图。
图7是表示电压输出电路32a的构成的示意性电路图。
图8是表示可变电阻元件32b4的构成的示意性电路图。
图9是表示行控制电路RowC及块解码器BLKD的构成的示意性框图。
图10是表示感测放大器模块SAM的构成的示意性框图。
图11是表示感测放大器单元SAU的构成的示意性电路图。
图12是存储器裸片MD的示意性俯视图。
图13是存储器裸片MD的示意性剖视图。
图14是图12的A所示部分的示意性放大图。
图15是将图14所示结构的一部分省略而展示的示意性俯视图。
图16是将图14所示结构的一部分省略而展示的示意性俯视图。
图17是将图14所示结构的一部分省略而展示的示意性俯视图。
图18是将图14所示结构的一部分省略而展示的示意性俯视图。
图19是图12的B所示部分的示意性放大图。
图20是图19的C所示部分的示意性放大图。
图21是图13的D所示部分的示意性放大图。
图22是图14的示意性放大图。
图23是将图22所示的结构沿着E-E′线切断，然后沿着箭头方向所见的示意性剖视图。
图24A是用来说明记录3比特数据的存储单元MC的阈值电压的示意性柱状图。
图24B是表示记录3比特数据的存储单元MC的阈值电压与所记录数据的关系的一例的表。
图24C是表示记录3比特数据的存储单元MC的阈值电压与所记录数据的关系的另一例的表。
图25是用来说明读出动作的示意性剖视图。
图26是用来说明读出动作的时序图。
图27是用来说明第1实施方式的选择字线WLS的动作参数的调整的示意图。
图28A是用来说明第1实施方式的位线BL及源极线SL1、SL2的动作参数的调整的示意图。
图28B是表示定序器SQC与感测放大器模块SAM(1)、SAM(2)之间的控制信号SGL1、SGL2的信号线的图。
图29是用来说明第2实施方式的半导体存储装置的读出动作的时序图。
图30是用来说明第3实施方式的半导体存储装置的写入动作的流程图。
图31是用来说明写入动作中包含的编程动作的示意性剖视图。
图32是用来说明写入动作中包含的验证动作的示意性剖视图。
图33是用来说明写入动作的时序图。
图34是用来说明写入动作的时序图。
图35是用来说明第4实施方式的半导体存储装置的写入动作的时序图。
图36是表示第5实施方式的半导体存储装置的构成例的示意性分解立体图。
图37是表示芯片CM的构成例的示意性仰视图。
图38是表示第5实施方式的存储器裸片MD的一部分构成的示意性剖视图。
图39是表示第5实施方式的存储器裸片MD的一部分构成的示意性剖视图。
图40是表示芯片CP的构成例的示意性俯视图。
图41是将图40所示的结构沿着F-F′线切断，然后沿着箭头方向所见的示意性剖视图。
图42是将图40所示的结构沿着G-G′线切断，然后沿着箭头方向所见的示意性剖视图。
图43是用来说明第5实施方式的选择字线WLS的动作参数的调整的示意图。
图44是用来说明第5实施方式的位线BL及源极线SL1、SL2的动作参数的调整的示意图。
图45是用来说明第6实施方式的选择字线WLS的动作参数的调整的示意图。
图46是用来说明第6实施方式的位线BL及源极线SL1、SL2的动作参数的调整的示意图。
图47是表示三维型NOR(Not Or，或非)闪速存储器的构成例的示意性电路图。
图48是表示第7实施方式的半导体存储装置900的构成例的示意性框图。
图49是表示三维型NOR闪速存储器的另一构成例的示意性电路图。
图50是表示三维型DRAM(Dynamic Random Access Memory，动态随机存取存储器)的构成例的示意性电路图。
图51是表示三维型DRAM的另一构成例的示意性电路图。
图52是表示第9实施方式的半导体存储装置1000的构成例的示意性框图。
图53是表示包含感测放大器电路sac的感测放大器sa的构成例的电路图。
图54是表示DRAM的构成的示意性XY剖视图。
图55是将图54所示的结构沿着C-C′线切断，然后沿着箭头方向所见的示意性剖视图。
图56是表示第10实施方式的存储器裸片MD的一部分构成的示意性剖视图。
图57是表示第10实施方式的芯片CP的构成例的示意性俯视图。
图58是表示贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及CG驱动器电路DRV的连接关系的示意图。
图59是表示贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及源极线驱动器电路SDRV的连接关系的示意图。
图60是表示贴合电极PI2(VSS)及感测放大器模块SAM的连接关系的示意图。
图61是表示贴合电极PI2(VCC)、PI2(VSS)、输入输出控制电路I/O及电压产生电路VG的构成的示意性电路图。
图62是表示贴合电极PI2(VCC)、PI2(VSS)及电压产生电路VG的构成的示意性电路图。
图63是表示第11实施方式的芯片CP2的构成例的示意性俯视图。
图64是表示外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及源极线驱动器电路SDRV的连接关系的示意图。
图65是表示外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及源极线驱动器电路SDRV的连接关系的示意图。
图66是表示外部焊垫电极PX(VSS)、贴合电极PI2(VSS)及感测放大器模块SAM的连接关系的示意图。
图67是表示外部焊垫电极PX(VSS)、贴合电极PI2(VSS)及感测放大器模块SAM的连接关系的变化例的示意图。
图68是表示第12实施方式的存储系统10的构成例的示意性俯视图。
图69是表示第12实施方式的封装体1000A的构成例的示意性俯视图。
图70是表示第12实施方式的封装体1000B的构成例的示意性俯视图。
图71是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、输入输出控制电路I/O及电压产生电路VG的构成的示意性电路图。
图72是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)及电压产生电路VG的构成的示意性电路图。
图73是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、输入输出控制电路I/O及电压产生电路VG的构成的示意性电路图。
图74是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)及电压产生电路VG的构成的示意性电路图。
具体实施方式
接下来，参照附图，详细地对实施方式的半导体存储装置进行说明。此外，以下实施方式归根到底也不过是一例，并非意欲限定本发明而展示的内容。另外，以下附图是示意图，为了便于说明，有时会省略一部分构成等。另外，对多个实施方式中共通的部分标注相同的符号，且有时会省略说明。
另外，在本说明书中，提及“半导体存储装置”的情况下，有时是指存储器裸片，有时是指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储系统。进而，有时是指智能手机、平板终端、个人计算机等包含主计算机的构成。
另外，在本说明书中，提及“控制电路”的情况下，有时是指设置在存储器裸片的定序器等周边电路，有时是指连接于存储器裸片的控制器裸片或控制器芯片等，有时是指包含这两者的构成。
另外，在本说明书中，提及第1构成“电连接于”第2构成的情况下，可为第1构成直接连接于第2构成，也可为第1构成经由配线、半导体部件或晶体管等连接于第2构成。例如，在将3个晶体管串联连接的情况下，即便第2个晶体管为关断状态，第1个晶体管依然会“电连接于”第3个晶体管。
另外，在本说明书中，提及第1构成“连接在”第2构成与第3构成“之间”的情况下，有时是指第1构成、第2构成及第3构成串联连接，且第2构成经由第1构成连接于第3构成。
另外，在本说明书中，提及电路等使2个配线等“导通”的情况下，例如有时是指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径上，且该晶体管等成为接通状态。
另外，在本说明书中，将与衬底的上表面平行的指定方向称为X方向，将与衬底的上表面平行且与X方向垂直的方向称为Y方向，将与衬底的上表面垂直的方向称为Z方向。
另外，在本说明书中，有时将沿着指定面的方向称为第1方向，将沿着该指定面与第1方向交叉的方向称为第2方向，将与该指定面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向任一者对应，也可不与它们对应。
另外，在本说明书中，“上”或“下”等表述以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，将沿着Z方向靠近衬底的方向称为下。另外，提及某构成的下表面或下端的情况下，是指该构成的衬底侧的面或端部，提及其上表面或上端的情况下，是指该构成的与衬底为相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面等。
[第1实施方式]
[存储系统10]
图1是表示第1实施方式的存储系统10的构成的示意性框图。
存储系统10根据从主计算机20发送来的信号，进行用户数据的读出、写入、抹除等。存储系统10例如为存储器芯片、存储卡、SSD或其他可存储用户数据的系统。存储系统10具备多个存储器裸片MD及控制器裸片CD。
存储器裸片MD存储用户数据。存储器裸片MD具备多个存储块BLK。存储块BLK具备多个页PG。存储块BLK可为抹除动作的执行单位。页PG可为读出动作及写入动作的执行单位。
控制器裸片CD如图1所示，连接于多个存储器裸片MD及主计算机20。控制器裸片CD例如具备逻辑/物理转换表21、FAT(File Allocation Table，文件分配表)22、抹除次数保存部23、ECC(Error Correction Code，错误校正码)电路24及MPU(Micro Processor Unit，微处理器)25。
逻辑/物理转换表21将从主计算机20接收到的逻辑地址与分配给存储器裸片MD中的页PG的物理地址配对保存。逻辑/物理转换表21例如通过未图示的RAM(Random AccessMemory，随机存取存储器)等来实现。
FAT22保存表示各页PG的状态的FAT信息。作为这种FAT信息，例如有表示“有效”、“无效”、“已抹除”的信息。例如，“有效”的页PG存储有根据来自主计算机20的命令而被读出的有效数据。另外，“无效”的页PG存储有根据来自主计算机20的命令未被读出的无效数据。另外，“已抹除”的页PG是被执行抹除处理后尚未存储数据。FAT22例如通过未图示的RAM等来实现。
抹除次数保存部23将和存储块BLK对应的物理地址与已对存储块BLK执行的抹除动作的次数配对保存。抹除次数保存部23例如通过未图示的RAM等来实现。
ECC电路24检测从存储器裸片MD读出的数据的错误，可能的情况下进行数据的校正。
MPU25查阅逻辑/物理转换表21、FAT22、抹除次数保存部23及ECC电路24，进行逻辑地址与物理地址的转换、比特错误检测/校正、垃圾回收(压缩)、耗损均衡等处理。
[存储器裸片MD的电路构成]
图2是表示第1实施方式的存储器裸片MD的构成的示意性框图。图3是表示存储器裸片MD的一部分构成的示意性电路图。图4是表示图3的串单元SU的构成的示意性电路图。图5是表示电压产生电路VG、CG驱动器电路DRV及行解码器RD的构成的示意性电路图。图6是表示电压产生电路VG中的电荷泵电路32的构成的示意性电路图。图7是表示电压输出电路32a的构成的示意性电路图。图8是表示可变电阻元件32b4的构成的示意性电路图。图9是表示行控制电路RowC及块解码器BLKD的构成的示意性框图。图10是表示感测放大器模块SAM的构成的示意性框图。图11是表示感测放大器单元SAU的构成的示意性电路图。
此外，图2中示出了多个控制端子等。这多个控制端子有时被示为与高电平有效信号(正逻辑信号)对应的控制端子。另外，多个控制端子有时被示为与低电平有效信号(负逻辑信号)对应的控制端子。另外，多个控制端子有时被示为与高电平有效信号及低电平有效信号两者对应的控制端子。在图2中，与低电平有效信号对应的控制端子的符号标有上划线(overline)。在本说明书中，与低电平有效信号对应的控制端子的符号标有斜杠(“/”)。此外，图2的记载只是例示，具体形态可酌情调整。例如，也可使一部分或全部高电平有效信号成为低电平有效信号，或使一部分或全部低电平有效信号成为高电平有效信号。
如图2所示，存储器裸片MD具备存储单元阵列MCA及周边电路PC。周边电路PC具备电压产生电路VG、行解码器RD、感测放大器模块SAM及定序器SQC。另外，周边电路PC具备高速缓冲存储器CM、地址寄存器ADR、指令寄存器CMR及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O及逻辑电路CTR。另外，周边电路PC具备源极线驱动器电路SDRV(图28A)。
[存储单元阵列MCA的电路构成]
存储单元阵列MCA如图3所示，具备所述多个存储块BLK。这多个存储块BLK分别具备多个串单元SU。这多个串单元SU分别具备多个存储器串MS。这多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这多个存储器串MS的另一端分别经由共通的源极线SL(下述分割范围DU1内的共通的源极线SL1及下述分割范围DU2内的共通的源极线SL2；参照图4)连接于周边电路PC。
存储器串MS具备漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、源极侧选择晶体管STS及源极侧选择晶体管STSb。漏极侧选择晶体管STD、多个存储单元MC、源极侧选择晶体管STS及源极侧选择晶体管STSb串联连接在位线BL与源极线SL之间。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC是场效型晶体管。存储单元MC具备半导体层、栅极绝缘膜及栅极电极。半导体层作为通道区域发挥功能。栅极绝缘膜包含电荷累积膜。存储单元MC的阈值电压根据电荷累积膜中的电荷量而变化。存储单元MC存储1比特或多比特数据。此外，在与1个存储器串MS对应的多个存储单元MC的栅极电极分别连接着字线WL。这些字线WL分别共通连接于1个存储块BLK中的所有存储器串MS。
选择晶体管(STD、STS、STSb)是场效型晶体管。选择晶体管(STD、STS、STSb)具备半导体层、栅极绝缘膜及栅极电极。半导体层作为通道区域发挥功能。在选择晶体管(STD、STS、STSb)的栅极电极分别连接着选择栅极线(SGD、SGS、SGSb)。1个漏极侧选择栅极线SGD共通连接于1个串单元SU中的所有存储器串MS。1个源极侧选择栅极线SGS共通连接于1个存储块BLK中的所有存储器串MS。1个源极侧选择栅极线SGSb共通连接于1个存储块BLK中的所有存储器串MS。
[字线WL的分割范围DU1、DU2]
如图4所示，多个字线WL分别通过下述接线区域RHU1、RHU2(图12等)物理或虚拟分割成2个分割范围DU1、DU2。而且，例如在多个字线WL的分割范围DU1、DU2分别连接着与1个字线WL(例如字线WL0)连接的多个存储单元MC中的一半存储单元MC。
在图4的例子中，串单元SU具备n个字线WL0～WLn－1，且具备2m个位线BL0～BL2m－1。另外，在2m个位线BL0～BL2m－1连接着2m个存储器串MS0～MS2m－1。n及m为1以上的整数。该情况下，在n个字线WL0～WLn－1的分割范围DU1分别连接着m个存储单元MC。另外，在n个字线WL0～WLn－1的分割范围DU2也分别连接着m个存储单元MC。此外，有时将连接于n个字线WL0～WLn－1的2m个存储单元MC分别称为存储单元MC0～MCn－1。
如图4所示，2m个存储器串MS0～MS2m－1中，分割范围DU1内的m个存储器串MS0～MSm－1的一端分别经由分割范围DU1内的m个位线BL0～BLm－1连接于周边电路PC。另外，2m个存储器串MS0～MS2m－1中，分割范围DU2内的m个存储器串MSm～MS2m－1的一端分别经由分割范围DU2内的m个位线BLm～BL2m－1连接于周边电路PC。
源极线SL1、SL2如图4所示，与分割范围DU1、DU2对应而设置。2m个存储器串MS0～MS2m－1中，分割范围DU1内的m个存储器串MS0～MSm－1的另一端分别经由分割范围DU1内的共通的源极线SL1连接于周边电路PC。另外，2m个存储器串MS0～MS2m－1中，分割范围DU2内的m个存储器串MSm～MS2m－1的另一端分别经由分割范围DU2内的共通的源极线SL2连接于周边电路PC。
此外，如上所述，多个字线WL0～WLn－1物理或虚拟分割成2个分割范围DU1、DU2，如下所述，1个字线WL(分割范围DU1、DU2)经由与该字线WL对应的配线及接点CC连接于字线开关WLSW。从而，1个字线WL(分割范围DU1、DU2)在相同的时序被供给相同的电压。
另一方面，分割范围DU1内包含的多个位线BL与分割范围DU2内包含的多个位线BL可在不同的时序被供给不同的电压。另外，和分割范围DU1对应的源极线SL1与和分割范围DU2对应的源极线SL2也可在不同的时序被供给不同的电压。
此外，选择栅极线(SGD、SGS、SGSb)与字线WL同样地，物理或虚拟分割成2个分割范围DU1、DU2。选择栅极线(SGD、SGS、SGSb)经由配线及接点CC连接于字线开关WLSW。从而，选择栅极线(SGD、SGS、SGSb)分别在相同的时序被供给相同的电压。
[电压产生电路VG的电路构成]
例如，如图5所示，电压产生电路VG(图2)具备多个电压产生单元vg1～vg3。电压产生单元vg1～vg3在读出动作、写入动作及抹除动作中，产生指定大小的电压，并经由电压供给线LVG将其输出。例如，电压产生单元vg1在写入动作中，输出下述编程电压VPGM。另外，电压产生单元vg2在读出动作中，输出下述读出路径电压VREAD。另外，电压产生单元vg2在写入动作中，输出下述写入路径电压VPASS。另外，电压产生单元vg3在读出动作中，输出下述读出电压。另外，电压产生单元vg3在写入动作中，输出下述验证电压。电压产生单元vg1～vg3例如可为电荷泵电路等升压电路，也可为调节器等降压电路。所述降压电路及升压电路分别连接于电压供给线LP。向电压供给线LP供给电源电压VCC或接地电压VSS(图2)。这些电压供给线LP例如连接于焊垫电极P。从电压产生电路VG输出的动作电压按照来自定序器SQC的控制信号而酌情调整。
例如，如图6所示，电压产生电路VG中的电荷泵电路32具备电压输出电路32a、分压电路32b及比较器32c。电压输出电路32a向电压供给线LVG输出电压VOUT。分压电路32b连接于电压供给线LVG。比较器32c根据从分压电路32b输出的电压VOUT′与参照电压VREF的大小关系，向电压输出电路32a输出反馈信号FB。
电压输出电路32a如图7所示，具备多个晶体管32a2a、32a2b。多个晶体管32a2a、32a2b交替连接在电压供给线LVG与电压供给线LP之间。向图示的电压供给线LP供给电源电压VCC。串联连接的多个晶体管32a2a、32a2b的栅极电极连接于各自的漏极电极及电容器32a3。另外，电压输出电路32a具备AND(And，与)电路32a4、电平移位器32a5a及电平移位器32a5b。AND电路32a4输出时钟信号CLK及反馈信号FB的逻辑和。电平移位器32a5a将AND电路32a4的输出信号升压后输出。电平移位器32a5a的输出端子经由电容器32a3连接于晶体管32a2a的栅极电极。电平移位器32a5b将AND电路32a4的输出信号的反相信号升压后输出。电平移位器32a5b的输出端子经由电容器32a3连接于晶体管32a2b的栅极电极。
反馈信号FB为“H(High，高)”状态的情况下，从AND电路32a4输出时钟信号CLK。随之，电子从电压供给线LVG向电压供给线LP移送，电压供给线LVG的电压增大。另一方面，反馈信号FB为“L(Low，低)”状态的情况下，不从AND电路32a4输出时钟信号CLK。从而，电压供给线LVG的电压不增大。
分压电路32b如图6所示，具备电阻元件32b2及可变电阻元件32b4。电阻元件32b2连接在电压供给线LVG与分压端子32b1之间。可变电阻元件32b4串联连接在分压端子32b1与电压供给线LP之间。向该电压供给线LP供给接地电压VSS。可变电阻元件32b4的电阻值可根据动作电压控制信号VCTRL而调整。从而，分压端子32b1的电压VOUT′的大小可根据动作电压控制信号VCTRL而调整。
可变电阻元件32b4如图8所示，具备多个电流路径32b5。多个电流路径32b5并联连接在分压端子32b1与电压供给线LP之间。多个电流路径32b5分别具备串联连接的电阻元件32b6及晶体管32b7。设置在各电流路径32b5的电阻元件32b6的电阻值可互不相同。向晶体管32b7的栅极电极分别输入动作电压控制信号VCTRL的不同比特。另外，可变电阻元件32b4也可具有不含晶体管32b7的电流路径32b8。
比较器32c如图6所示，输出反馈信号FB。反馈信号FB例如在分压端子32b1的电压VOUT′大于参照电压VREF的情况下成为“L”状态。另外，反馈信号FB例如在电压VOUT′小于参照电压VREF的情况下成为“H”状态。
此外，参照所述图5～图8所说明的电压产生电路VG(图2)是产生向字线WL(配线CG)施加的编程电压VPGM、读出路径电压VREAD、写入路径电压VPASS、读出电压及验证电压的构成。但电压产生电路VG不仅能产生向字线WL施加的动作电压，还能产生对存储单元阵列MCA执行读出动作、写入动作及抹除动作时向位线BL、源极线SL及选择栅极线(SGD、SGS、SGSb)施加的多种动作电压，并将它们向多个电压供给线输出。这些动作电压按照来自定序器SQC的控制信号而酌情调整。
[行解码器RD的电路构成]
例如，如图5所示，行解码器RD具备行控制电路RowC、字线解码器WLD、CG驱动器电路DRV及未图示的地址解码器。例如，如图9所示，行控制电路RowC具备多个块解码器单元blkd及块解码器BLKD。
多个块解码器单元blkd与存储单元阵列MCA中的多个存储块BLK对应。块解码器单元blkd具备多个字线开关WLSW。多个字线开关WLSW与存储块BLK中的多个字线WL对应。字线开关WLSW例如为场效型NMOS(N-Channel Metal Oxide Semiconductor，N通道金氧半导体)晶体管。字线开关WLSW的漏极电极连接于字线WL。字线开关WLSW的源极电极连接于配线CG。配线CG连接于行控制电路RowC中的所有块解码器单元blkd。字线开关WLSW的栅极电极连接于信号供给线BLKSEL。信号供给线BLKSEL与所有块解码器单元blkd对应而设置有多个。另外，信号供给线BLKSEL连接于块解码器单元blkd中的所有字线开关WLSW。
块解码器BLKD在执行读出动作、写入动作等时，解码块地址。在读出动作、写入动作等中，例如与地址寄存器ADR(图2)中的块地址对应的一个信号线BLKSEL成为“H”状态，其他信号线BLKSEL成为“L”状态。例如，向一个信号线BLKSEL供给具有正值大小的指定的驱动电压，向其他信号线BLKSEL供给接地电压VSS等。由此，与该块地址对应的一个存储块BLK中的所有字线WL和所有配线CG导通。另外，其他存储块BLK中的所有字线WL成为浮动状态。
字线解码器WLD具备多个字线解码单元wld。多个字线解码单元wld与存储器串MS中的多个存储单元MC对应。在图示的例子中，字线解码单元wld具备2个晶体管TWLS、TWLU。晶体管TWLS、TWLU例如为场效型NMOS晶体管。晶体管TWLS、TWLU的漏极电极连接于配线CG。晶体管TWLS的源极电极连接于配线CGS。晶体管TWLU的源极电极连接于配线CGU。晶体管TWLS的栅极电极连接于信号线WLSELS。晶体管TWLU的栅极电极连接于信号线WLSELU。信号线WLSELS与所有字线解码单元wld中包含的一晶体管TWLS对应而设置有多个。信号线WLSELU与所有字线解码单元wld中包含的另一晶体管TWLU对应而设置有多个。
在读出动作、写入动作等中，例如与对应于地址寄存器ADR(图2)中的页地址的一个字线解码单元wld对应的信号线WLSELS成为“H”状态，与它对应的WLSELU成为“L”状态。另外，与其他字线解码单元wld对应的信号线WLSELS成为“L”状态，与它对应的WLSELU成为“H”状态。另外，向配线CGS供给与选择字线WL对应的电压。另外，向配线CGU供给与非选择字线WL对应的电压。由此，向与所述页地址对应的一个字线WL供给与选择字线WL对应的电压。另外，向其他字线WL供给与非选择字线WL对应的电压。
CG驱动器电路DRV例如具备6个晶体管TDRV1～TDRV6。晶体管TDRV1～TDRV6例如为场效型NMOS晶体管。晶体管TDRV1～TDRV4的漏极电极连接于配线CGS。晶体管TDRV5、TDRV6的漏极电极连接于配线CGU。晶体管TDRV1的源极电极经由电压供给线LVG1连接于电压产生单元vg1的输出端子。晶体管TDRV2、TDRV5的源极电极经由电压供给线LVG2连接于电压产生单元vg2的输出端子。晶体管TDRV3的源极电极经由电压供给线LVG3连接于电压产生单元vg3的输出端子。晶体管TDRV4、TDRV6的源极电极经由电压供给线LP连接于焊垫电极P。在晶体管TDRV1～TDRV6的栅极电极分别连接着信号线VSEL1～VSEL6。
在读出动作、写入动作等中，例如与配线CGS对应的多个信号线VSEL1～VSEL4中的一个信号线成为“H”状态，其他信号线成为“L”状态。另外，与配线CGU对应的2个信号线VSEL5、VSEL6中的一者成为“H”状态，另一者成为“L”状态。
未图示的地址解码器例如按照来自定序器SQC(图2)的控制信号，依次查阅地址寄存器ADR(图2)的行地址RA。行地址RA包含所述块地址及页地址。地址解码器将所述信号线BLKSEL、WLSELS、WLSELU的电压控制为“H”状态或“L”状态。
此外，在图5的例子中，行解码器RD为每1个存储块BLK各设置有1个块解码器单元blkd。但该构成可酌情变更。例如，也可为每2个以上的存储块BLK各设置1个块解码器单元blkd。
[感测放大器模块SAM的电路构成]
例如，如图10所示，感测放大器模块SAM(图2)具备多个感测放大器单元SAU。多个感测放大器单元SAU与多个位线BL对应。感测放大器单元SAU分别具备感测放大器SA、配线LBUS及锁存电路SDL、DL0～DLnL(nL为自然数)。在感测放大器模块SAM(图2)设置有用于预充电的充电晶体管55(图11)。充电晶体管55的栅极连接于信号线LBP，充电晶体管55的一端连接于配线LBUS。充电晶体管55的另一端被供给电压VHLB。信号线LBP连接于定序器SQC。配线LBUS经由开关晶体管DSW连接于配线DBUS。
感测放大器SA如图11所示，具备感测晶体管41。感测晶体管41根据位线BL中流通的电流，将配线LBUS的电荷放电。感测晶体管41的源极电极连接于供给接地电压VSS的电压供给线。漏极电极经由开关晶体管42连接于配线LBUS。栅极电极经由感测节点SEN、放电晶体管43、节点COM、箝位晶体管44及耐压晶体管45连接于位线BL。此外，感测节点SEN经由电容器48连接于内部控制信号线CLKSA。
另外，感测放大器SA具备电压传输电路。电压传输电路根据锁存电路SDL中锁存的数据，使节点COM及感测节点SEN选择性地与供给电压VDD的电压供给线、或供给电压VSRC的电压供给线导通。电压传输电路具备节点N1、充电晶体管46、充电晶体管49、充电晶体管47及放电晶体管50。充电晶体管46连接在节点N1与感测节点SEN之间。充电晶体管49连接在节点N1与节点COM之间。充电晶体管47连接在节点N1与供给电压VDD的电压供给线之间。放电晶体管50连接在节点N1与供给电压VSRC的电压供给线之间。此外，充电晶体管47及放电晶体管50的栅极电极共通连接于锁存电路SDL的节点INV_S。
此外，感测晶体管41、开关晶体管42、放电晶体管43、箝位晶体管44、充电晶体管46、充电晶体管49及放电晶体管50例如为增强型NMOS晶体管。耐压晶体管45例如为耗尽型NMOS晶体管。充电晶体管47例如为PMOS(P-Channel Metal Oxide Semiconductor，P通道金氧半导体)晶体管。
另外，开关晶体管42的栅极电极连接于信号线STB。放电晶体管43的栅极电极连接于信号线XXL。箝位晶体管44的栅极电极连接于信号线BLC。耐压晶体管45的栅极电极连接于信号线BLS。充电晶体管46的栅极电极连接于信号线HLL。充电晶体管49的栅极电极连接于信号线BLX。这些信号线STB、XXL、BLC、BLS、HLL、BLX连接于定序器SQC。
锁存电路SDL具备节点LAT_S、INV_S、反相器51、反相器52、开关晶体管53及开关晶体管54。反相器51具备连接于节点LAT_S的输出端子、及连接于节点INV_S的输入端子。反相器52具备连接于节点LAT_S的输入端子、及连接于节点INV_S的输出端子。开关晶体管53设置在节点LAT_S与配线LBUS之间的电流路径上。开关晶体管54设置在节点INV_S与配线LBUS之间的电流路径上。开关晶体管53、54例如为NMOS晶体管。开关晶体管53的栅极电极经由信号线STL连接于定序器SQC。开关晶体管54的栅极电极经由信号线STI连接于定序器SQC。
锁存电路DL0～DLnL与锁存电路SDL大致同样地构成。但如上所述，锁存电路SDL的节点INV_S与感测放大器SA中的充电晶体管47及放电晶体管50的栅极电极导通。而锁存电路DL0～DLnL在这一点上与锁存电路SDL不同。
开关晶体管DSW例如为NMOS晶体管。开关晶体管DSW连接在配线LBUS与配线DBUS之间。开关晶体管DSW的栅极电极经由信号线DBS连接于定序器SQC。
此外，如图10所例示的那样，所述信号线STB、HLL、XXL、BLX、BLC、BLS分别共通连接在感测放大器模块SAM中包含的所有感测放大器单元SAU之间。另外，所述内部控制信号线CLKSA共通连接在感测放大器模块SAM中包含的所有感测放大器单元SAU之间。另外，所述供给电压VDD的电压供给线及供给电压VSRC的电压供给线分别共通连接在感测放大器模块SAM中包含的所有感测放大器单元SAU之间。另外，锁存电路SDL的信号线STI及信号线STL分别共通连接在感测放大器模块SAM中包含的所有感测放大器单元SAU之间。同样地，锁存电路DL0～DLnL中的与信号线STI及信号线STL对应的信号线TI0～TInL、TL0～TLnL分别共通连接在感测放大器模块SAM中包含的所有感测放大器单元SAU之间。另一方面，所述信号线DBS分别与感测放大器模块SAM中包含的所有感测放大器单元SAU对应而设置有多个。
此外，关于感测放大器模块SAM，设置有与字线WL的分割范围DU1、DU2对应的2个感测放大器模块SAM(1)、SAM(2)(下述图30)。2个感测放大器模块SAM(1)、SAM(2)的构成与参照图10及图11所说明的感测放大器模块SAM相同。
[源极线驱动器电路SDRV的构成]
源极线驱动器电路SDRV(下述图28A)是将来自电压产生电路VG的电压向源极线SL1、SL2供给的电路。源极线驱动器电路SDRV经由电压供给线与电压产生电路VG连接，并且与源极线SL1、SL2连接。
[高速缓冲存储器CM的电路构成]
高速缓冲存储器CM(图2)具备多个锁存电路。多个锁存电路经由配线DBUS连接于感测放大器模块SAM内的锁存电路。这多个锁存电路中包含的数据DAT依次向感测放大器模块SAM或输入输出控制电路I/O传输。
另外，在高速缓冲存储器CM连接着未图示的解码电路及开关电路。解码电路解码地址寄存器ADR中保存的列地址CA。开关电路根据解码电路的输出信号，使和列地址CA对应的锁存电路与总线DB(图2)导通。
[定序器SQC的电路构成]
定序器SQC(图2)按照指令寄存器CMR中保存的指令数据DCMD，向行解码器RD、感测放大器模块SAM及电压产生电路VG输出内部控制信号。另外，定序器SQC酌情将表示自身状态的状态数据DST向状态寄存器STR输出。
另外，定序器SQC产生就绪/忙碌信号，并将其向端子RY//BY输出。在端子RY//BY为“L”状态的期间(忙碌期间)，基本禁止对存储器裸片MD的访问。另外，在端子RY//BY为“H”状态的期间(就绪期间)，允许对存储器裸片MD的访问。
[输入输出控制电路I/O的电路构成]
输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、切换信号输入输出端子DQS、/DQS、多个输入电路、多个输出电路、移位寄存器及缓冲电路。多个输入电路、多个输出电路、移位寄存器及缓冲电路分别连接于供给电源电压VCCQ及接地电压VSS的端子。
经由数据信号输入输出端子DQ0～DQ7而输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲电路向高速缓冲存储器CM、地址寄存器ADR或指令寄存器CMR输出。另外，经由数据信号输入输出端子DQ0～DQ7而输出的数据根据来自逻辑电路CTR的内部控制信号，从高速缓冲存储器CM或状态寄存器STR向缓冲电路输入。
多个输入电路例如包含与数据信号输入输出端子DQ0～DQ7任一者或切换信号输入输出端子DQS、/DQS两者连接的比较器。多个输出电路例如包含与数据信号输入输出端子DQ0～DQ7任一者或切换信号输入输出端子DQS、/DQS任一者连接的OCD(Off Chip Driver，芯片外驱动器)电路。
[逻辑电路CTR的电路构成]
逻辑电路CTR(图2)经由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE从控制器裸片CD接收外部控制信号，并据此向输入输出控制电路I/O输出内部控制信号。
[存储器裸片MD的结构]
图12是存储器裸片MD的示意性俯视图。图13是存储器裸片MD的示意性剖视图。此外，图13是用来说明存储器裸片MD的示意性构成的图，并非展示具体的构成数量、形状、配置等的图。图14是图12的A所示部分的示意性放大图。但图14中省略了图12的一部分构成(下述第1接线区域RHU1)。图15～图18是将图14所示结构的一部分省略而展示的示意性俯视图。图19是图12的B所示部分的示意性放大图。图20是图19的C所示部分的示意性放大图。图21是图13的D所示部分的示意性放大图。图22是图14的示意性放大图。图23是将图22所示的结构沿着E-E′线切断，然后沿着箭头方向所见的示意性剖视图。
此外，图15～图18示出了图14中记载的多个导电层110内设置在指定高度位置的导电层(导电层200、导电层210、导电层220或导电层230)。另外，图15～图18中省略了沿着Y方向排列的多个存储块BLK内从Y方向的负侧数起第2个及第4个存储块BLK中包含的构成。
例如，如图12所示，存储器裸片MD具备半导体衬底100。图示的例子中，在半导体衬底100设置有沿着X方向及Y方向排列的4个存储单元阵列区域RMCA。另外，存储单元阵列区域RMCA具备沿着X方向排列的2个存储孔区域RMH、沿着X方向排列在它们之间的2个第1接线区域RHU1、及设置在它们之间的第2接线区域RHU2。
此外，所述字线WL的分割范围DU1例如为与沿着X方向排列的2个存储孔区域RMH中的X方向负侧的存储孔区域RMH对应的字线WL的范围。另外，所述字线WL的分割范围DU2例如为与沿着X方向排列的2个存储孔区域RMH中的X方向正侧的存储孔区域RMH对应的字线WL的范围。
例如，如图13所示，存储器裸片MD具备半导体衬底100、设置在半导体衬底100上的晶体管层LTR、设置在晶体管层LTR的上方的配线层D0、设置在配线层D0的上方的配线层D1、设置在配线层D1的上方的配线层D2、设置在配线层D2的上方的存储单元阵列层LMCA1、设置在存储单元阵列层LMCA1的上方的存储单元阵列层LMCA2、设置在存储单元阵列层LMCA2的上方的配线层M0、及设置在配线层M0的上方的未图示的配线层。
[半导体衬底100的结构]
半导体衬底100例如为由包含硼(B)等P型杂质的P型硅(Si)形成的半导体衬底。在半导体衬底100的表面设置有包含磷(P)等N型杂质的N型井区域、包含硼(B)等P型杂质的P型井区域、未设置N型井区域及P型井区域的半导体衬底区域、以及绝缘区域100I。
[晶体管层LTR的结构]
例如，如图13所示，在半导体衬底100的上表面隔着未图示的绝缘层设置有配线层GC。配线层GC包含与半导体衬底100的表面对向的多个电极gc。另外，半导体衬底100的各区域及配线层GC中包含的多个电极gc分别连接于接点CS。
半导体衬底100的N型井区域、P型井区域及半导体衬底区域分别作为构成周边电路PC的多个晶体管Tr的通道区域、及多个电容器的一电极等发挥功能。
配线层GC中包含的多个电极gc分别作为构成周边电路PC的多个晶体管Tr的栅极电极、及多个电容器的另一电极等发挥功能。
接点CS沿着Z方向延伸，且下端连接于半导体衬底100或电极gc的上表面。在接点CS与半导体衬底100的连接部分设置有包含N型杂质或P型杂质的杂质区域。接点CS例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
[配线层D0、D1、D2的结构]
例如，如图13所示，配线层D0、D1、D2中包含的多个配线电连接于存储单元阵列MCA中的构成及周边电路PC中的构成至少一者。
配线层D0、D1、D2分别包含多个配线d0、d1、d2。这多个配线d0、d1、d2例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
[存储单元阵列层LMCA1、LMCA2的存储孔区域RMH的结构]
例如，如图14所示，在存储单元阵列层LMCA1、LMCA2设置有沿着Y方向排列的多个存储块BLK。例如，如图19所示，存储块BLK具备沿着Y方向排列的多个串单元SU。在沿着Y方向相邻的2个存储块BLK之间设置有氧化硅(SiO2)等块间绝缘层ST。例如，如图20所示，在沿着Y方向相邻的2个串单元SU之间设置有氧化硅(SiO2)等串单元间绝缘层SHE。
例如，如图13所示，存储块BLK具备沿着Z方向排列的多个导电层110、及沿着Z方向延伸的多个半导体层120。另外，例如，如图21所示，存储块BLK具备分别设置在多个导电层110与多个半导体层120之间的多个栅极绝缘膜130。
导电层110为沿着X方向延伸的大致板状的导电层。导电层110也可包含氮化钛(TiN)等障壁导电膜及钨(W)、钼(Mo)等金属膜的积层膜等。另外，导电层110例如也可包含具有磷(P)或硼(B)等杂质的多晶硅等。在沿着Z方向排列的多个导电层110之间设置有氧化硅(SiO2)等绝缘层101(图21)。
例如，如图13所示，在导电层110的下方设置有导电层111。导电层111例如也可包含具有磷(P)或硼(B)等杂质的多晶硅等。另外，在导电层111与导电层110之间设置有氧化硅(SiO2)等绝缘层。
在导电层111的下方设置有导电层112。导电层112例如也可包含具有磷(P)或硼(B)等杂质的多晶硅等。另外，导电层112例如也可包含钨(W)等金属、钨矽化物等导电层或其他导电层。另外，在导电层112与导电层111之间设置有氧化硅(SiO2)等绝缘层。
导电层112作为源极线SL(图3)发挥功能。导电层112设置在存储单元阵列层LMCA1。导电层112例如相对存储单元阵列区域RMCA中包含的2个存储孔区域RMH内与分割范围DU1对应的存储孔区域RMH而共通设置，相对与分割范围DU2对应的存储孔区域RMH而共通设置(图12)。
导电层111作为源极侧选择栅极线SGSb(图3)、及与它连接的多个源极侧选择晶体管STSb的栅极电极发挥功能。导电层111设置在存储单元阵列层LMCA1，遍及在X方向上排列的2个存储孔区域RMH、设置在它们之间的2个第1接线区域RHU1、及设置在它们之间的第2接线区域RHU2沿着X方向延伸。导电层111在每个存储块BLK中电独立。
另外，多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS(图3)、及与它连接的多个源极侧选择晶体管STS的栅极电极发挥功能。这些导电层110设置在存储单元阵列层LMCA1，遍及在X方向上排列的2个存储孔区域RMH、设置在它们之间的2个第1接线区域RHU1、及设置在它们之间的第2接线区域RHU2沿着X方向延伸。这多个导电层110在每个存储块BLK中电独立。
另外，位于比它靠上方的位置的多个导电层110作为字线WL(图3)的一部分、及与它连接的多个存储单元MC(图3)的栅极电极发挥功能。例如，如图15所例示的那样，这多个导电层110设置在存储单元阵列层LMCA1，遍及在X方向上排列的2个存储孔区域RMH、设置在它们之间的2个第1接线区域RHU1(图15中省略了。参照图12)、及设置在它们之间的第2接线区域RHU2沿着X方向延伸。这多个导电层110具备设置在2个存储孔区域RMH的2个部分201、及与这2个部分201均连接的部分202。2个部分201经由部分202电连接。另外，这多个导电层110在每个存储块BLK中电独立。此外，在以下说明中，有时将这种导电层110称为导电层200。
另外，在比它靠上方的位置，沿着X方向排列的一对导电层110构成的组在Z方向上积层。这多个导电层110构成的组作为字线WL(图3)的一部分、及与它连接的多个存储单元MC(图3)的栅极电极发挥功能。这多个导电层110构成的组设置在存储单元阵列层LMCA1。例如，如图16所例示的那样，这2个导电层110分别遍及一存储孔区域RMH或另一存储孔区域RMH、一第1接线区域RHU1或另一第1接线区域RHU1(图16中省略了。参照图12)、及第2接线区域RHU2的一部分沿着X方向延伸。这2个导电层110经由接点CC及配线电连接。另外，这多个导电层110在每个存储块BLK中电独立。此外，在以下说明中，有时将这种导电层110称为导电层210。
另外，位于比它靠上方的位置的多个导电层110作为字线WL(图3)的一部分、及与它连接的多个存储单元MC(图3)的栅极电极发挥功能。例如，如图17所例示的那样，这多个导电层110设置在存储单元阵列层LMCA2，遍及在X方向上排列的2个存储孔区域RMH、设置在它们之间的2个第1接线区域RHU1(图17中省略了。参照图12)、及设置在它们之间的第2接线区域RHU2沿着X方向延伸。这多个导电层110具备设置在2个存储孔区域RMH的2个部分221、及与这2个部分221均连接的部分222。2个部分221经由部分222电连接。另外，这多个导电层110在每个存储块BLK中电独立。此外，在以下说明中，有时将这种导电层110称为导电层220。
另外，在比它靠上方的位置，沿着X方向排列的一对导电层110构成的组在Z方向上积层。这多个导电层110构成的组作为字线WL(图3)的一部分、及与它连接的多个存储单元MC(图3)的栅极电极发挥功能。这多个导电层110构成的组设置在存储单元阵列层LMCA2。例如，如图18所例示的那样，这2个导电层110分别遍及一存储孔区域RMH或另一存储孔区域RMH、一第1接线区域RHU1或另一第1接线区域RHU1(图18中省略了。参照图12)、及第2接线区域RHU2的一部分沿着X方向延伸。这2个导电层110经由接点CC及配线电连接。另外，这多个导电层110在每个存储块BLK中电独立。此外，在以下说明中，有时将这种导电层110称为导电层230。
另外，位于比它靠上方的位置的一个或多个导电层110设置在存储单元阵列层LMCA2，作为漏极侧选择栅极线SGD、及与它连接的多个漏极侧选择晶体管STD(图3)的栅极电极发挥功能。例如，如图19所例示的那样，这多个导电层110相比其他导电层110来说，Y方向的宽度更小。另外，例如，如图20所例示的那样，在沿着Y方向相邻的2个导电层110之间设置有串单元间绝缘层SHE。这多个导电层110分别在每个串单元SU中电独立。
例如，如图20所示，半导体层120沿着X方向及Y方向呈指定图案排列。半导体层120作为1个存储器串MS(图3)中包含的多个存储单元MC及选择晶体管(STD、STS、STSb)的通道区域发挥功能。半导体层120例如为多晶硅(Si)等半导体层。半导体层120例如具有大致圆筒状的形状，且在中心部分设置有氧化硅等绝缘层125(图21)。
例如，如图13所示，半导体层120具备存储单元阵列层LMCA1中包含的半导体区域120L、及存储单元阵列层LMCA2中包含的半导体区域120U。半导体层120的下端连接于导电层112。半导体层120的上端经由接点Ch、Vy连接于位线BL。
半导体区域120L为沿着Z方向延伸的大致圆筒状的区域。半导体区域120L的外周面分别被存储单元阵列层LMCA1中包含的多个导电层110及导电层111包围，且与这多个导电层110及导电层111对向。此外，半导体区域120L的下端部(例如，位于比存储单元阵列层LMCA1中包含的多个导电层110及导电层111靠下方的位置的部分)的直径小于半导体区域120L的上端部(例如，位于比存储单元阵列层LMCA1中包含的多个导电层110靠上方的位置的部分)的直径。
半导体区域120U为沿着Z方向延伸的大致圆筒状的区域。半导体区域120U的外周面分别被存储单元阵列层LMCA2中包含的多个导电层110包围，且与这多个导电层110对向。此外，半导体区域120U的下端部(例如，位于比存储单元阵列层LMCA2中包含的多个导电层110靠下方的位置的部分)的直径小于半导体区域120U的上端部(例如，位于比存储单元阵列层LMCA2中包含的多个导电层110靠上方的位置的部分)的直径及所述半导体区域120L的上端部的直径。
栅极绝缘膜130(图21)具有覆盖半导体层120的外周面的大致圆筒状的形状。栅极绝缘膜130具备积层在半导体层120与导电层110之间的隧道绝缘膜131、电荷累积膜132及块绝缘膜133。隧道绝缘膜131及块绝缘膜133例如为氧化硅(SiO2)、氮氧化硅(SiON)等绝缘膜。电荷累积膜132例如为氮化硅(Si3N4)等可储存电荷的膜。隧道绝缘膜131、电荷累积膜132及块绝缘膜133具有大致圆筒状的形状，且沿着除了半导体层120与导电层112的接触部以外的半导体层120的外周面在Z方向上延伸。
此外，图21中示出了栅极绝缘膜130具备氮化硅等电荷累积膜132的例子。但栅极绝缘膜130例如也可具备包含N型或P型杂质的多晶硅等浮动栅极。
[存储单元阵列层LMCA1、LMCA2的第1接线区域RHU1的结构]
如图19所示，在第1接线区域RHU1分别设置有与存储块BLK对应而设置的接点连接小区域rCC1。另外，在与一部分存储块BLK对应的区域设置有接点连接区域RC4T。
在接点连接小区域rCC1设置有作为漏极侧选择栅极线SGD发挥功能的多个导电层110的X方向上的端部。另外，在接点连接小区域rCC1设置有从Z方向观察呈矩阵状排列的多个接点CC。这多个接点CC沿着Z方向延伸，且下端与导电层110连接。接点CC例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
沿着X方向排列的多个接点CC中距存储孔区域RMH最近的接点CC连接于从上方数起第1个导电层110。另外，距存储孔区域RMH第2近的接点CC连接于从上方数起第2个导电层110。以下同样地，距存储孔区域RMH第a(a为自然数)近的接点CC连接于从上方数起第a个导电层110。这多个接点CC经由配线层M0等的配线m0等、接点C4、配线层D0、D1、D2中的配线d0、d1、d2及接点CS，连接于晶体管Tr的漏极电极。
另外，在第1接线区域RHU1设置有设置在接点CC附近的支撑结构HR。支撑结构HR例如沿着Z方向延伸，且下端连接于导电层112。支撑结构HR例如包含氧化硅(SiO2)。
在接点连接区域RC4T设置有沿着Y方向排列在沿着Y方向排列的2个块间绝缘层ST之间的2个绝缘层STO。另外，在这2个绝缘层STO之间设置有接点连接小区域rC4T。另外，在块间绝缘层ST与绝缘层STO之间设置有导电层连接小区域r110。这些区域沿着块间绝缘层ST在X方向上延伸。
绝缘层STO沿着Z方向延伸，且下端连接于导电层112(图13)。绝缘层STO例如包含氧化硅(SiO2)。
例如，如图13所示，接点连接小区域rC4T具备沿着Z方向排列的多个绝缘层110A、及沿着Z方向延伸的多个接点C4。
绝缘层110A是沿着X方向延伸的大致板状的绝缘层。绝缘层110A也可包含氮化硅(SiN)等绝缘层。在沿着Z方向排列的多个绝缘层110A之间设置有氧化硅(SiO2)等绝缘层。
接点C4沿着X方向排列有多个。接点C4也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。例如，如图13所示，接点C4的外周面分别被绝缘层110A及绝缘层101包围，且连接于这些绝缘层110A及绝缘层101。接点C4沿着Z方向延伸，且上端与配线层M0中的配线m0连接，下端与配线层D2中的配线d2连接。
例如，如图19所示，导电层连接小区域r110具备沿着Z方向排列的多个导电层110的窄幅部110C4T。
[存储单元阵列层LMCA1、LMCA2的第2接线区域RHU2的结构]
如图14所示，在第2接线区域RHU2，与多个存储块BLK对应而设置有多个接点连接小区域rCC2及多个所述接点连接区域RC4T。
在接点连接小区域rCC2设置有作为字线WL或源极侧选择栅极线SGS发挥功能的多个导电层110的一部分。另外，在接点连接小区域rCC2设置有从Z方向观察沿着X方向排列的多个接点CC。如图23所示，这多个接点CC分别连接于导电层110。另外，如图22所示，这多个接点CC经由配线层M0等的配线m0等、接点C4、配线层D0、D1、D2中的配线d0、d1、d2及接点CS，连接于晶体管Tr的漏极电极。
此外，如图15所示，导电层200的部分202具备设置在接点连接小区域rCC2的窄幅部110CC2。另外，在沿着Y方向与该窄幅部110CC2相邻的区域设置有开口102CC2。窄幅部110CC2与接点连接区域RC4T中的窄幅部110C4T一起，使在X方向上相邻的2个部分201导通。另外，在导电层200仅连接着1个接点CC。在开口102CC2设置有与更靠下方设置的导电层110连接的接点CC。
另外，如图16所示，在沿着X方向排列的2个导电层210之间未设置如图15所例示那样的窄幅部110CC2。另外，在这2个导电层210分别连接着接点CC。另外，在这2个导电层210之间设置有开口102CC2。在开口102CC2设置有与更靠下方设置的导电层110连接的接点CC。
另外，如图17所示，导电层220的部分222具备设置在接点连接小区域rCC2的窄幅部110CC2。另外，在沿着Y方向与该窄幅部110CC2相邻的区域设置有开口102CC2。窄幅部110CC2与接点连接区域RC4T中的窄幅部110C4T一起，使在X方向上相邻的2个部分221导通。另外，在导电层220仅连接着1个接点CC。在开口102CC2设置有与更靠下方设置的导电层110连接的接点CC。
另外，如图18所示，在沿着X方向排列的2个导电层230之间未设置如图17所例示那样的窄幅部110CC2。另外，在这2个导电层230分别连接着接点CC。另外，在这2个导电层230之间设置有开口102CC2。在开口102CC2设置有与更靠下方设置的导电层110连接的接点CC。
[配线层M0等的结构]
如图13所示，配线层M0中包含的多个配线例如电连接于存储单元阵列层LMCA1、LMCA2中的构成及晶体管层LTR中的构成至少一者。
配线层M0包含多个配线m0。这多个配线m0例如也可包含氮化钛(TiN)等障壁导电膜及铜(Cu)等金属膜的积层膜等。
多个配线m0中的一部分作为位线BL(图3)发挥功能。例如，如图20所示，位线BL沿着X方向排列，且沿着Y方向延伸。另外，这多个位线BL分别连接于各串单元SU中包含的1个半导体层120。
另外，多个配线m0中的一部分作为图15～图18所例示的配线m0a发挥功能。配线m0a为设置在所述接点CC与接点C4之间的电流路径上的配线，沿着Y方向延伸。
另外，如上所述，在配线层M0的上方进而设置有配线层。这些配线层分别包含多个配线。这多个配线例如也可包含氮化钛(TiN)、氮化钽(TaN)等障壁导电膜及铜(Cu)等金属膜的积层膜等。
这多个配线中的一部分作为图16及图18所例示的配线m1a发挥功能。配线m1a为设置在所述接点CC与接点C4之间的电流路径上的配线，沿着X方向延伸。
[存储单元MC的阈值电压]
接下来，参照图24，对存储单元MC的阈值电压进行说明。
图24A是用来说明记录3比特数据的存储单元MC的阈值电压的示意性柱状图。横轴表示字线WL的电压，纵轴表示存储单元MC的数量。图24B是表示记录3比特数据的存储单元MC的阈值电压与所记录数据的关系的一例的表。图24C是表示记录3比特数据的存储单元MC的阈值电压与所记录数据的关系的另一例的表。
在图24A的例子中，存储单元MC的阈值电压被控制为8种状态。被控制为Er状态的存储单元MC的阈值电压小于抹除验证电压VVFYEr。另外，例如被控制为A状态的存储单元MC的阈值电压大于验证电压VVFYA，小于验证电压VVFYB。另外，例如被控制为B状态的存储单元MC的阈值电压大于验证电压VVFYB，小于验证电压VVFYC。以下同样地，被控制为C状态～F状态的存储单元MC的阈值电压分别大于验证电压VVFYC～验证电压VVFYF，小于验证电压VVFYD～验证电压VVFYG。另外，例如被控制为G状态的存储单元MC的阈值电压大于验证电压VVFYG，小于读出路径电压VREAD。
另外，图24A的例子中，在和Er状态对应的阈值分布与和A状态对应的阈值分布之间设定有读出电压VCGAR。另外，在和A状态对应的阈值分布与和B状态对应的阈值分布之间设定有读出电压VCGBR。以下同样地，在和B状态对应的阈值分布与和C状态对应的阈值分布之间～和F状态对应的阈值分布与和G状态对应的阈值分布之间分别设定有读出电压VCGCR～读出电压VCGGR。
例如，Er状态与最低的阈值电压对应。Er状态的存储单元MC例如为抹除状态的存储单元MC。对Er状态的存储单元MC例如分配数据“111”。
另外，A状态与比对应于所述Er状态的阈值电压高的阈值电压对应。对A状态的存储单元MC例如分配数据“101”。
另外，B状态与比对应于所述A状态的阈值电压高的阈值电压对应。对B状态的存储单元MC例如分配数据“001”。
以下同样地，图中的C状态～G状态与比对应于B状态～F状态的阈值电压高的阈值电压对应。对这些状态的存储单元MC例如分配数据“011”、“010”、“110”、“100”、“000”。
此外，如图24B所例示的那样分配的情况下，下位比特的数据可通过1个读出电压VCGDR而判别，中位比特的数据可通过3个读出电压VCGAR、VCGCR、VCGFR而判别，上位比特的数据可通过3个读出电压VCGBR、VCGER、VCGGR而判别。
此外，存储单元MC中记录的数据的比特数、状态数、对各状态的数据分配等可酌情变更。
例如，如图24C所例示的那样分配的情况下，下位比特的数据可通过1个读出电压VCGDR而判别，中位比特的数据可通过2个读出电压VCGBR、VCGFR而判别，上位比特的数据可通过4个读出电压VCGAR、VCGCR、VCGER、VCGGR而判别。
[读出动作]
接下来，对本实施方式的半导体存储装置的读出动作进行说明。
图25是用来说明读出动作的示意性剖视图。图26是用来说明读出动作的时序图。
此外，在以下说明中，有时将作为动作对象的字线WL称为选择字线WLS，将其他字线WL称为非选择字线WLU。另外，在以下说明中，说明对作为动作对象的串单元SU中包含的多个存储单元MC内连接于选择字线WLS的存储单元MC(以下，有时将其称为“选择存储单元MC”)执行读出动作的例子。另外，在以下说明中，有时将包含所述多个选择存储单元MC的构成称为选择页PG。
另外，在图25中，字线WL分割成分割范围DU1、DU2。在图25的例子中，分割范围DU1是字线WL的X方向负侧的范围，分割范围DU2是字线WL的X方向正侧的范围。源极线SL也与分割范围DU1、DU2对应地，分割成源极线SL1、SL2。
例如，如图25及图26所示，在读出动作的时序t101，向非选择字线WLU供给读出路径电压VREAD，使非选择存储单元MC成为接通状态。另外，向选择字线WLS供给用于读出的读出电压(参照图24所说明的读出电压VCGAR～VCGGR任一者)或比它大的电压。另外，向选择栅极线(SGD、SGS、SGSb)供给电压VSG。电压VSG具有足以在选择晶体管(STD、STS、STSb)的通道区域形成电子的通道，由此使选择晶体管(STD、STS、STSb)成为接通状态的大小。
在读出动作的时序t101～时序t102之间设置有等待时间Ta。等待时间Ta例如为用来给选择字线WLS充电的等待时间。
在读出动作的时序t102，向选择字线WLS供给用于读出的读出电压(参照图24所说明的读出电压VCGAR～VCGGR任一者)。由此，例如，如图25所示，一部分选择存储单元MC成为接通状态，剩余的选择存储单元MC成为关断状态。
在读出动作的时序t103，例如向源极线SL1、SL2供给电压VS，开始源极线SL1、SL2的充电。
在读出动作的时序t104，例如进行位线BL的充电等。例如，使图11的锁存电路SDL中锁存“H”，使信号线STB、XXL、BLC、BLS、HLL、BLX的状态成为“L、L、H、H、H、H”。由此，向位线BL及感测节点SEN供给电压VDD，开始它们的充电。
在读出动作的时序t103～时序t105之间设置有等待时间Ts。等待时间Ts例如为用来使源极线SL的电流收敛的等待时间。
在读出动作的时序t104～时序t105之间设置有等待时间Tb。等待时间Tb例如为用来使位线BL的电流收敛的等待时间。
在读出动作的时序t105，例如使信号线BLC的电压减少，向位线BL供给电压VDD。这时，信号线BLC的电压调整为足以使连接于信号线BLC的箝位晶体管44(图11)维持接通状态不变的电压。
另外，在读出动作的时序t105，例如使源极线SL1、SL2的电压减少，向源极线SL1、SL2供给电压VSRC。电压VSRC例如具有与接地电压VSS大体相同的大小。电压VSRC例如也可为比接地电压VSS略大，且比电压VDD小得多的电压。
在读出动作的时序t105～时序t106之间设置有等待时间Tc。等待时间Tc例如为用来使位线BL的电流稳定下来的等待时间。以下，有时将等待时间Tc称为“稳定等待时间”。
在读出动作的时序t106，通过感测放大器模块SAM(图2)，检测存储单元MC的接通状态/关断状态，取得表示该存储单元MC的状态的数据。以下，有时将这种动作称为感测动作。在感测动作中，例如使信号线STB、XXL、BLC、BLS、HLL、BLX(图11)的状态成为“L、H、H、H、L、L”。由此，连接于接通状态的选择存储单元MC的感测节点SEN的电荷经由位线BL而释放，该感测节点的电压下降。另一方面，连接于关断状态的选择存储单元MC的感测节点SEN的电荷维持不变，该感测节点的电压维持不变。
在读出动作的时序t106～时序t107(图26)之间设置有等待时间Td。等待时间Td例如为用来检测存储单元MC的状态的等待时间。以下，有时将等待时间Td称为“感测时间”。
在读出动作的时序t107，结束感测动作。例如，使信号线STB、XXL、BLC、BLS、HLL、BLX(图11)的状态成为“L、L、L、L、L、L”。由此，感测节点SEN与位线BL电分离。另外，向位线BL的电流供给结束。
此外，在读出动作的时序t106以后的指定时序，通过充电晶体管55(图11)给配线LBUS充电，之后使信号线STB暂时成为“H”状态，但相关图示省略了。这里，感测晶体管41根据感测节点SEN的电荷而为接通状态或关断状态。从而，配线LBUS的电压根据感测节点SEN的电荷而成为“H”状态或“L”状态。之后，通过锁存电路SDL或锁存电路DL0～DLnL任一者，锁存配线LBUS的数据。
在读出动作的时序t108，向选择字线WLS、非选择字线WLU及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
此外，图26中所说明的例子是，在读出动作中，向选择字线WLS仅供给一个读出电压VCGDR，在此状态下执行1次感测动作。这种动作例如以如图24B所示的形态分配数据，且是在判别下位比特的数据的情况下执行的。
例如，判别中位比特的数据的情况下，向选择字线WLS供给读出电压VCGAR，在此状态下执行1次感测动作。另外，向选择字线WLS供给读出电压VCGCR，在此状态下执行1次感测动作。另外，向选择字线WLS供给读出电压VCGFR，在此状态下执行1次感测动作。
例如，判别上位比特的数据的情况下，向选择字线WLS供给读出电压VCGBR，在此状态下执行1次感测动作。另外，向选择字线WLS供给读出电压VCGER，在此状态下执行1次感测动作。另外，向选择字线WLS供给读出电压VCGGR，在此状态下执行1次感测动作。
[读出动作中的配线电阻的偏差]
如参照图15及图17所说明的那样，导电层200、220具备设置在2个存储孔区域RMH的2个部分201、221、及与这2个部分201、221均连接的部分202、222。另外，2个部分201、221经由部分202、222电连接。
另外，如参照图16及图18所说明的那样，沿着X方向排列的2个导电层210或沿着X方向排列的2个导电层230在X方向上彼此分隔，经由接点CC及配线m0a、m1a电连接。
这里，出于制造步骤方面的考虑，多个导电层110包含钨(W)或钼(Mo)等耐热性高的材料。而配线m0a、m1a包含铜(Cu)等导电性高的材料。在这种构成中，例如导电层200的2个部分201之间的配线电阻、及导电层220的2个部分221之间的配线电阻大于沿着X方向排列的2个导电层210之间的配线电阻、及沿着X方向排列的2个导电层230之间的配线电阻。
另外，由于如上所述的连接结构及配线材料等的差异，字线WL的分割范围DU1与字线开关WLSW之间的配线电阻和字线WL的分割范围DU2与字线开关WLSW之间的配线电阻有时会产生特殊的差。
例如图15所示的从Y方向的负侧数起第3个导电层200在接线区域RHU2的X方向正侧的位置与接点CC连接。另外，该导电层200的窄幅部110C4T设置在接线区域RHU2的X方向负侧。另外，该导电层200的窄幅部110CC2设置在接线区域RHU2的X方向正侧。该情况下，若将导电层200(字线WL)的X方向负侧的分割范围(例如分割范围DU1)与字线开关WLSW之间的配线电阻设为配线电阻RW(1)，将导电层200(字线WL)的X方向正侧的分割范围(例如分割范围DU2)与字线开关WLSW之间的配线电阻设为配线电阻RW(2)，则配线电阻RW(1)与配线电阻RW(2)的电阻值为大致相同的大小。例如，配线电阻RW(1)、RW(2)分别与下述图27及图28A的字线WL135的配线电阻RW135(1)、RW135(2)对应。
另外，例如图17所示的从Y方向的负侧数起第1个导电层220在接线区域RHU2的X方向的中央位置与接点CC连接。另外，该导电层220的窄幅部110CC2设置在接线区域RHU2的X方向负侧。另外，该导电层220的窄幅部110C4T设置在接线区域RHU2的X方向正侧。而且，就导电层220的宽度来说，窄幅部110CC2比窄幅部110C4T窄。另外，窄幅部110CC2比窄幅部110C4T长。该情况下，若将导电层220(字线WL)的X方向负侧的分割范围(例如分割范围DU1)与字线开关WLSW之间的配线电阻设为配线电阻RW(11)，将导电层220(字线WL)的X方向正侧的分割范围(例如分割范围DU2)与字线开关WLSW之间的配线电阻设为配线电阻RW(12)，则配线电阻RW(11)的电阻值大于配线电阻RW(12)的电阻值。此外，配线电阻RW(11)、RW(12)的电阻值的差较大。例如，配线电阻RW(11)、RW(12)分别与下述图27及图28A的字线WL156的配线电阻RW156(1)、RW156(2)对应。
此外，有时将图17的窄幅部110CC2称为第3范围，将图17的窄幅部110C4T称为第4范围。
另外，例如图18所示的从Y方向的正侧数起第4个导电层230在接线区域RHU2的X方向负侧的位置及中央位置与2个接点CC连接。另外，2个接点CC经由配线层M0的配线m0a与接点C4连接。该情况下，若将导电层230(字线WL)的X方向负侧的分割范围(例如分割范围DU1)与字线开关WLSW之间的配线电阻设为配线电阻RW(21)，将导电层230(字线WL)的X方向正侧的分割范围(例如分割范围DU2)与字线开关WLSW之间的配线电阻设为配线电阻RW(22)，则配线电阻RW(21)的电阻值小于配线电阻RW(22)的电阻值。此外，配线电阻RW(21)、RW(22)的电阻值的差较大。例如，配线电阻RW(21)、RW(22)分别与下述图27及图28A的字线WL157的配线电阻RW157(1)、RW157(2)对应。
如此，产生分割范围DU1、DU2与字线开关WLSW之间的配线电阻RW的差时，在读出动作中，会发生本应判定为关断状态的选择存储单元MC被判定为接通状态的情况等。
[动作参数的调整]
[选择字线WLS的动作参数的调整]
读出动作中的选择字线WLS的动作参数包含图26的等待时间Ta、及在图26的时序t101～t102之间向选择字线WLS供给的电压Va。电压Va具有读出电压(在图26的例子中，为读出电压VCGDR)以上的大小。
图27是用来说明第1实施方式的选择字线WLS的动作参数的调整的示意图。图27的字线WL135、WL156、WL157相当于图4的n为136、157、158时的字线WLn－1。另外，图27的“8k”表示各字线WL135、WL156、WL157的分割范围DU1、DU2的存储容量分别为8k字节(byte)。从而，在各字线WL135、WL156、WL157的分割范围DU1、DU2连接着与读出对象8k字节的存储容量对应的个数的存储单元MC。因此，在各字线WL135、WL156、WL157分别连接着与读出对象16k字节的存储容量对应的个数的存储单元MC。此外，图27的数值仅为一例，并不限定于这种数值。
如图27所示，各字线WL135、WL156、WL157分别经由字线开关WLSW以配线CG与CG驱动器电路DRV连接。此外，在字线开关WLSW与CG驱动器电路DRV之间设置有字线解码器WLD等(图5)，但图27中省略了。CG驱动器电路DRV按照来自定序器SQC的控制信号SGL0，对字线WL(配线CG)执行电压供给动作。控制信号SGL0包含图5的信号线VSEL1～VSEL6的信号。
配线电阻RW135(1)、RW156(1)、RW157(1)分别为字线WL135、WL156、WL157的分割范围DU1与字线开关WLSW之间的各种配线及接点CC的电阻。另外，配线电阻RW135(2)、RW156(2)、RW157(2)分别为字线WL135、WL156、WL157的分割范围DU2与字线开关WLSW之间的各种配线及接点CC的电阻。例如，配线电阻RW135(1)、RW135(2)、RW156(2)、RW157(2)为“中”(图中记作“Medium”)电阻值。配线电阻RW156(1)为“大”(图中记作“Large”)电阻值。配线电阻RW157(1)为“小”(图中记作“Small”)电阻值。
如上所述，1个字线WL(分割范围DU1、DU2)在相同的时序被供给相同的电压。该情况下，选择字线WLS的动作参数(等待时间Ta、电压Va)以字线WL为单位进行调整。
例如，选择字线WLS是配线电阻RW为“小”的字线WL(例如，图27的字线WL157)的情况下，相比选择字线WLS是配线电阻RW为“中”程度的字线WL(例如，图27的字线WL135)的情况来说，将等待时间Ta缩短，将电压Va缩小。另外，选择字线WLS是配线电阻RW为“大”的字线WL(例如，图27的字线WL156)的情况下，相比选择字线WLS是配线电阻RW为“中”程度的字线WL(例如，图27的字线WL135)的情况来说，将等待时间Ta延长，将电压Va增大。此外，也可仅调整选择字线WLS的动作参数(等待时间Ta、电压Va)中的任一者。通过这种动作参数的调整，在读出动作中，能根据选择字线WLS的配线电阻RW，进行选择字线WLS的得当充电。也就是说，能向选择字线WLS供给与配线电阻RW匹配的电压，从而能防止充电过剩或充电不足。结果，读出动作的可靠性提高。
此外，在图27中，字线WL的2个分割范围DU1、DU2任一者不为读出对象，仅另一者成为读出对象的情况下，也可根据选择字线WLS的作为读出对象的分割范围的配线电阻RW，来调整选择字线WLS的动作参数(等待时间Ta、电压Va)。
[位线BL及源极线SL1、SL2的动作参数的调整]
读出动作中的位线BL的动作参数包含图26的等待时间Tb、在图26的时序t104～t105之间向位线BL供给的电压Vb、图26的等待时间Tc及图26的等待时间Td。
另外，读出动作中的源极线SL1、SL2的动作参数包含图26的等待时间Ts、及在图26的时序t103～t105之间向源极线SL1、SL2供给的电压VS。
图28A是用来说明第1实施方式的位线BL及源极线SL1、SL2的动作参数的调整的示意图。此外，图28A的字线WL135、WL156、WL157及图28A的“8k”的含义与图27中所说明的含义相同。另外，图28A的字线WL135、WL156、WL157的配线电阻RW的大小也与图27中所说明的大小相同。
如图28A所示，分割范围DU1的位线BL连接于感测放大器模块SAM(1)。分割范围DU2的位线BL连接于感测放大器模块SAM(2)。感测放大器模块SAM(1)按照来自定序器SQC的控制信号SGL1，对位线BL执行电压供给动作及感测动作。感测放大器模块SAM(2)按照来自定序器SQC的控制信号SGL2，对位线BL执行电压供给动作及感测动作。控制信号SGL1、SGL均包含信号线STB、XXL、BLC、BLS、HLL、BLX、CLKSA、LBP的信号。
感测时间(图26的等待时间Td)通过信号线XXL的信号来控制。作为分离控制的方法，可考虑如下所述的典型方法。具有：将定序器SQC与感测放大器模块SAM(1)连接，供XXL信号通过的配线(图28B的信号线XXL1)；及将定序器SQC与感测放大器模块SAM(2)连接，供XXL信号通过的配线(图28B的信号线XXL2)。定序器SQC将控制信号SGL1中包含的信号线XXL1的信号与控制信号SGL2中包含的信号线XXL2的信号分离加以控制。
另外，如图28A所示，与分割范围DU1对应的源极线SL1连接于源极线驱动器电路SDRV(1)。与分割范围DU2对应的源极线SL2连接于源极线驱动器电路SDRV(2)。源极线驱动器电路SDRV(1)按照来自定序器SQC的控制信号SGL11，对源极线SL1执行电压供给动作。源极线驱动器电路SDRV(2)按照来自定序器SQC的控制信号SGL12，对源极线SL2执行电压供给动作。
等待时间Ts及电压VS(图26)通过源极线驱动器电路SDRV来控制。定序器SQC通过将控制信号SGL11中包含的信号与控制信号SGL12中包含的信号分离加以控制，而将分割范围DU1的源极线SL的等待时间Ts及电压Vs与分割范围DU2的源极线SL的等待时间Ts及电压Vs分离加以控制。此外，也可结合对位线BL的动作参数的控制，来控制源极线SL的动作参数。或者，也可结合对源极线SL的动作参数的控制，来控制位线BL的动作参数。该情况下，通过控制所述信号线BLC、BLX等的信号，位线BL的动作参数得到控制。
如上所述，分割范围DU1内包含的多个位线BL与分割范围DU2内包含的多个位线BL可在不同的时序被供给不同的电压。该情况下，位线BL的动作参数(等待时间Tb、电压Vb、等待时间Tc、等待时间Td)以字线WL的分割范围DU1、DU2为单位进行调整。
例如，选择字线WLS为字线WL157的情况下，该字线WL157的分割范围DU1(配线电阻RW157(1)为“小”的分割范围)的位线BL的动作参数(等待时间Tb、电压Vb、等待时间Tc、等待时间Td)相比字线WL157的分割范围DU2(配线电阻RW157(2)为“中”的分割范围)的位线BL的动作参数来说，将等待时间Tb缩短，将电压Vb缩小，将等待时间Tc延长，将等待时间Td(感测时间)延长。
另外，选择字线WLS为字线WL156的情况下，该字线WL156的分割范围DU1(配线电阻RW156(1)为“大”的分割范围)的位线BL的动作参数相比字线WL156的分割范围DU2(配线电阻RW156(2)为“中”的分割范围)的位线BL的动作参数来说，将等待时间Tb延长，将电压Vb增大，将等待时间Tc延长，将等待时间Td(感测时间)缩短。
此外，也可调整位线BL的动作参数(等待时间Tb、电压Vb、等待时间Tc、等待时间Td)中的任一者或多者。通过这种动作参数的调整，在读出动作中，能根据选择字线WLS的分割范围DU1、DU2的配线电阻RW，进行处于分割范围DU1、DU2内的位线BL的得当充电及感测动作。结果，读出动作的可靠性提高。
另外，如上所述，和分割范围DU1对应的源极线SL1与和分割范围DU2对应的源极线SL2可在不同的时序被供给不同的电压。该情况下，源极线SL1、SL2的动作参数(等待时间Ts、电压Vs)以字线WL的分割范围DU1、DU2为单位进行调整。
例如，选择字线WLS为字线WL157的情况下，该字线WL157的分割范围DU1(配线电阻RW157(1)为“小”的分割范围)的源极线SL1的动作参数(等待时间Ts、电压Vs)相比字线WL157的分割范围DU2(配线电阻RW157(2)为“中”的分割范围)的源极线SL2的动作参数来说，将等待时间Ts缩短，将电压Vs缩小。
另外，选择字线WLS为字线WL156的情况下，该字线WL156的分割范围DU1(配线电阻RW156(1)为“大”的分割范围)的源极线SL1的动作参数相比字线WL156的分割范围DU2(配线电阻RW156(2)为“中”的分割范围)的源极线SL2的动作参数来说，将等待时间Ts延长，将电压Vs增大。
此外，也可仅调整源极线SL1、SL2的动作参数(等待时间Ts、电压Vs)中的一者。通过这种动作参数的调整，在读出动作中，能根据选择字线WLS的分割范围DU1、DU2的配线电阻RW，进行处于分割范围DU1、DU2内的源极线SL1、SL2的得当充电。结果，读出动作的可靠性提高。
[第2实施方式]
接下来，参照图29，对第2实施方式的半导体存储装置进行说明。图29是用来说明该半导体存储装置的读出动作的时序图。
第1实施方式中，参照图26～图28，例示了读出动作的执行方法。但这种方法归根到底也不过是例示，读出动作的执行方法可酌情调整。
例如，第2实施方式的半导体存储装置基本与第1实施方式的半导体存储装置同样地构成。另外，第2实施方式的读出动作基本与第1实施方式的读出动作同样地执行。
但第2实施方式的读出动作中，在时序t101，向选择字线WLS供给读出路径电压VREAD。
另外，第2实施方式的读出动作中，在时序t102，向选择字线WLS供给读出电压(在图29的例子中，为读出电压VCGDR)以下的电压Ve。
另外，第2实施方式的读出动作中，在时序t102～时序t103之间设置有等待时间Te。等待时间Te例如为用来使选择字线WLS的电荷放电的等待时间。
另外，第2实施方式的读出动作中，在时序t103，向选择字线WLS供给读出电压。
第2实施方式的选择字线WLS的动作参数例如包含等待时间Te。另外，第2实施方式的选择字线WLS的动作参数例如包含在时序t102～t103之间向选择字线WLS供给的电压Ve。等待时间Te及电压Ve以字线WL为单位进行调整。
例如，选择字线WLS是配线电阻RW为“小”的字线WL(例如，图27的字线WL157)的情况下，相比选择字线WLS是配线电阻RW为“中”程度的字线WL(例如，图27的字线WL135)的情况来说，将等待时间Te缩短，将电压Ve增大。另外，选择字线WLS是配线电阻RW为“大”的字线WL(例如，图27的字线WL156)的情况下，相比选择字线WLS是配线电阻RW为“中”程度的字线WL(例如，图27的字线WL135)的情况来说，将等待时间Te延长，将电压Ve缩小。此外，也可仅调整选择字线WLS的动作参数(等待时间Te、电压Ve)中的任一者。通过这种动作参数的调整，在读出动作中，能根据选择字线WLS的配线电阻RW，进行选择字线WLS的得当的电荷放电。结果，读出动作的可靠性提高。
此外，在图27中，字线WL的2个分割范围DU1、DU2任一者不为读出对象，仅另一者成为读出对象的情况下，也可根据选择字线WLS的作为读出对象的分割范围的配线电阻RW，来调整选择字线WLS的动作参数(等待时间Te、电压Ve)。
[第3实施方式]
接下来，参照图30～图34，对第3实施方式的半导体存储装置进行说明。
第1实施方式及第2实施方式中，对调整读出动作中使用的动作参数的例子进行了说明。相对于此，第3实施方式中，对调整写入动作中使用的动作参数的例子进行说明。
第3实施方式的半导体存储装置基本与第1实施方式或第2实施方式的半导体存储装置同样地构成。此外，第3实施方式的半导体存储装置执行读出动作时，可采用与第1实施方式或第2实施方式相同的形态调整动作参数，也可不调整动作参数。
[写入动作]
下面，对本实施方式的半导体存储装置的写入动作进行说明。
图30是用来说明写入动作的流程图。图31是用来说明写入动作中包含的编程动作的示意性剖视图。图32是用来说明写入动作中包含的验证动作的示意性剖视图。图33及图34是用来说明写入动作的时序图。
例如，如图30所示，在步骤S101中，将循环次数nW设定为1。循环次数nW是表示写入循环的次数的变量。另外，例如在感测放大器单元SAU(图11)的锁存电路DL0～DLnL锁存要向存储单元MC写入的用户数据。
在步骤S102中，执行编程动作。编程动作是向选择字线WLS供给编程电压，使存储单元MC的阈值电压增大的动作。该动作的执行例如从图33的时序t121开始到时序t125结束。
在编程动作的时序t121，例如向与多个选择存储单元MC中要进行阈值电压调整的选择存储单元MC连接的位线BLW供给电压VSRC，向与多个选择存储单元MC中不进行阈值电压调整的选择存储单元MC连接的位线BLP供给电压VDD。例如，使与位线BLW对应的锁存电路SDL(图11)中锁存“L”，使与位线BLP对应的锁存电路SDL(图11)中锁存“H”。另外，使信号线STB、XXL、BLC、BLS、HLL、BLX的状态成为“L、L、H、H、L、H”。以下，有时将多个选择存储单元MC中要进行阈值电压调整的选择存储单元MC称为“写入存储单元MC”，将不进行阈值电压调整的选择存储单元MC称为“禁止存储单元MC”。
在编程动作的时序t122，向选择字线WLS及非选择字线WLU供给写入路径电压VPASS。另外，向漏极侧选择栅极线SGD供给电压VSGD。写入路径电压VPASS例如具有参照图24所说明的读出路径电压VREAD以上的大小。电压VSGD具有小于参照图25、图26所说明的电压VSG，且足以根据位线BL的电压使漏极侧选择晶体管STD成为接通状态或关断状态的大小。
在编程动作的时序t123，向选择字线WLS供给编程电压VPGM。编程电压VPGM大于写入路径电压VPASS。
这里，例如，如图31所示，向连接于位线BLW的半导体层120的通道供给电压VSRC。在这种半导体层120与选择字线WLS之间会产生相对较大的电场。由此，半导体层120的通道中的电子隔着隧道绝缘膜131(图21)向电荷累积膜132(图21)中穿隧。由此，写入存储单元MC的阈值电压增大。
另外，连接于位线BLP的半导体层120的通道为电浮动状态，该通道的电位通过与非选择字线WLU的电容耦合而上升到写入路径电压VPASS左右。在这种半导体层120与选择字线WLS之间只会产生比所述任一电场都小的电场。从而，半导体层120的通道中的电子不会向电荷累积膜132(图21)中穿隧。从而，禁止存储单元MC的阈值电压不会增大。
在编程动作的时序t123～时序t124之间设置有等待时间Tf。等待时间Tf例如为用来使写入存储单元MC的阈值电压增大的等待时间。
在编程动作的时序t124，向选择字线WLS及非选择字线WLU供给写入路径电压VPASS。
在编程动作的时序t125，向选择字线WLS、非选择字线WLU及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
在步骤S103(图30)中，进行验证动作。
在验证动作的时序t131，例如，如图33所示，向选择字线WLS及非选择字线WLU供给读出路径电压VREAD，使所有存储单元MC均成为接通状态。另外，向选择栅极线(SGD、SGS、SGSb)供给电压VSG，使选择晶体管(STD、STS、STSb)成为接通状态。
在验证动作的时序t132，向选择字线WLS供给指定的验证电压(参照图24所说明的验证电压VVFYA～VVFYG任一者)。由此，例如，如图32所示，一部分选择存储单元MC成为接通状态，剩余的选择存储单元MC成为关断状态。
另外，在时序t132，例如进行位线BL的充电等。这时，例如基于锁存电路DL0～DLnL内的数据，向与对应于指定状态(在图33的例子中，为A状态)的存储单元MC连接的位线BL(在图33的例子中，为位线BLA)供给电压VDD，向其他位线BL供给电压VSRC。
在验证动作的时序t133～时序t134，例如，如图33所示，执行感测动作。这时，也可使锁存电路DL0～DLnL中锁存表示存储单元MC的接通状态/关断状态的数据等。
在验证动作的时序t135～时序t137，对另一状态的存储单元MC(在图33的例子中，为B状态)进行与时序t132～时序t134相同的处理。此外，图33中将与对应于B状态的存储单元MC连接的位线BL记为位线BLB。
在验证动作的时序t138～时序t140，对另一状态的存储单元MC(在图33的例子中，为C状态)进行与时序t132～时序t134相同的处理。此外，图33中将与对应于C状态的存储单元MC连接的位线BL记为位线BLC。
在时序t141，向选择字线WLS及非选择字线WLU供给读出路径电压VREAD，使所有存储单元MC均成为接通状态。另外，向选择栅极线(SGD、SGS、SGSb)供给电压VSG，使选择晶体管(STD、STS、STSb)成为接通状态。
在验证动作的时序t142，向选择字线WLS、非选择字线WLU及选择栅极线(SGD、SGS、SGSb)供给接地电压VSS。
之后，将锁存电路SDL中锁存的数据向未图示的计数器电路传输。计数器电路计数阈值电压到达目标值的存储单元MC的数量、或阈值电压未达目标值的存储单元MC的数量。
此外，图33的例子中展示的是，在验证动作中向选择字线WLS供给3种验证电压VVFYA、VVFYB、VVFYC的例子。但在验证动作中向选择字线WLS供给的验证电压的种数也可为2种以下，还可为4种以上，例如，如图34所例示的那样，可根据循环次数nW而变化。
在步骤S104(图30)中，判定验证动作的结果。例如，查阅所述计数器电路，在阈值电压未达目标值的存储单元MC的数量为一定数量以上等情况下，判定为未通过验证，而进入步骤S105。另一方面，在阈值电压未达目标值的存储单元MC的数量为一定数量以下等情况下，判定为通过验证，而进入步骤S107。
在步骤S105中，判定循环次数nW是否达到了指定次数NW。若未达到则进入步骤S106。若达到了则进入步骤S108。
在步骤S106中，使循环次数nW加上1，而进入步骤S102。另外，在步骤S106中，例如使编程电压VPGM加上指定电压dV。从而，例如，如图34所示，编程电压VPGM随着循环次数nW的增大而增大。
在步骤S107中，向状态寄存器STR(图2)储存表示写入动作已正常结束的状态数据DST，结束写入动作。此外，状态数据DST是对应于状态读取动作而向控制器裸片CD(图1)输出的。
在步骤S108中，向状态寄存器STR(图2)储存表示写入动作未正常结束的状态数据DST，结束写入动作。
[写入动作中的配线电阻的偏差]
如上所述，导电层200的2个部分201(图15)之间的配线电阻、及导电层220的2个部分221(图17)之间的配线电阻大于沿着X方向排列的2个导电层210(图16)之间的配线电阻、及沿着X方向排列的2个导电层230(图18)之间的配线电阻。
另外，由于如上所述的连接结构及配线材料等的差异，字线WL的分割范围DU1与字线开关WLSW之间的配线电阻和字线WL的分割范围DU2与字线开关WLSW之间的配线电阻有时会产生特殊的差。
该情况下，在写入动作中，选择存储单元MC的阈值电压有时会超出必要程度地增大。
[选择字线WLS的动作参数的调整]
写入动作中的选择字线WLS的动作参数包含图33的等待时间Tf及图34的编程电压VPGM的初始电压Vf(循环次数nW为1时的编程电压VPGM)。
例如，选择字线WLS是配线电阻RW为“小”的字线WL(例如，图27的字线WL157)的情况下，相比选择字线WLS是配线电阻RW为“中”程度的字线WL(例如，图27的字线WL135)的情况来说，将等待时间Tf缩短，将电压Vf缩小。另外，选择字线WLS是配线电阻RW为“大”的字线WL(例如，图27的字线WL156)的情况下，相比选择字线WLS是配线电阻RW为“中”程度的字线WL(例如，图27的字线WL135)的情况来说，将等待时间Tf延长，将电压Vf增大。此外，也可仅调整写入动作中的选择字线WLS的动作参数(等待时间Tf、电压Vf)中的任一者。通过这种动作参数的调整，在写入动作中，能根据选择字线WLS的配线电阻RW，抑制选择存储单元MC的阈值电压的增大量。结果，写入动作的可靠性提高。
此外，在图27中，字线WL的2个分割范围DU1、DU2任一者不为写入对象，仅另一者成为写入对象的情况下，也可根据选择字线WLS的作为读出对象的分割范围的配线电阻RW，来调整选择字线WLS的动作参数(等待时间Tf、电压Vf)。
[第4实施方式]
接下来，参照图35，对第4实施方式的半导体存储装置进行说明。图35是用来说明该半导体存储装置的写入动作的时序图。
第3实施方式中，参照图30～图34，例示了写入动作的执行方法。但这种方法归根到底也不过是例示，写入动作的执行方法可酌情调整。
例如，第4实施方式的半导体存储装置基本与第3实施方式的半导体存储装置同样地构成。但第4实施方式的写入动作与第3实施方式的写入动作不同。第4实施方式的写入动作基本与第3实施方式的写入动作同样地执行。
但第4实施方式的写入动作中，在时序t132，向选择字线WLS供给验证动作中最初使用的验证电压(在图35的例子中，为验证电压VVFYA)或比它小的电压。
另外，第4实施方式的写入动作中，在时序t132～时序t231之间设置有等待时间Te′。等待时间Te′例如为用来使选择字线WLS的电荷放电的等待时间。
另外，第4实施方式的写入动作中，在时序t231、t233、t235，向选择字线WLS供给验证电压(在图35的例子中，为验证电压VVFYA、VVFYB、VVFYC)。
另外，第4实施方式的写入动作中，在时序t132～时序t232之间、时序t135～时序t234之间及时序t138～时序t236之间设置有等待时间Tb′。等待时间Tb′例如为用来使位线BL的电流收敛的等待时间。
另外，第4实施方式的写入动作中，在时序t232、t234、t236，使信号线BLC的电压(位线BL的电压)减少。这时，信号线BLC的电压调整为足以使连接于信号线BLC的箝位晶体管44(图11)维持接通状态不变的电压。
另外，第4实施方式的写入动作中，在时序t232～时序t133之间、时序t234～时序t136之间及时序t236～时序t139之间设置有等待时间Tc′。等待时间Tc′例如为用来使位线BL的电流稳定下来的等待时间。以下，有时将等待时间Tc′称为“稳定等待时间”。
另外，第4实施方式的写入动作中，在时序t133～时序t134之间、时序t136～时序t137之间及时序t139～时序t140之间设置有等待时间Td′。等待时间Td′例如为用来检测存储单元MC的状态的等待时间。以下，有时将等待时间Td′称为“感测时间”。
另外，第4实施方式的写入动作中，在时序t135、t138，向选择字线WLS供给验证动作中接下来使用的验证电压(在图35的例子中，为验证电压VVFYB、VVFYC)或比它大的电压。
另外，第4实施方式的写入动作中，在时序t135～时序t233之间及时序t138～时序t235之间设置有等待时间Ta′。等待时间Ta′例如为用来给选择字线WLS充电的等待时间。
此外，第4实施方式的写入动作中的选择字线WLS的动作参数以字线WL为单位进行调整。另外，第4实施方式的写入动作中的位线BL的动作参数以字线WL的分割范围DU1、DU2为单位进行调整。
第4实施方式的写入动作中的选择字线WLS的动作参数例如包含等待时间Ta′及等待时间Te′。另外，第4实施方式的写入动作中的位线BL的动作参数包含等待时间Tb′、等待时间Tc′及等待时间Td′。
通过调整动作参数中的等待时间Ta′，能抑制选择字线WLS的过度充电。另外，通过调整动作参数中的等待时间Tb′，能将位线BL的电流抑制到抵销选择字线WLS的过度充电的影响的程度。另外，通过调整动作参数中的等待时间Tc′，能使单元电流稳定到抵销选择字线WLS的过度充电的影响的程度。另外，通过调整动作参数中的等待时间Td′(感测时间)，能将感测节点SEN中的电荷减少量抑制到抵销选择字线WLS的过度充电的影响的程度。另外，通过调整动作参数中的等待时间Te′，能抑制选择字线WLS的过度放电。
另外，写入动作中的选择字线WLS的动作参数例如包含在时序t132～t231之间向选择字线WLS供给的电压。通过调整该动作参数，能抑制选择字线WLS的过度放电。
另外，写入动作中的位线BL的动作参数例如包含在时序t132～时序t232之间向信号线BLC供给的电压(位线BL的电压)。通过调整该动作参数，能将位线BL的电流增加到抵销选择字线WLS的过度放电的影响的程度。
另外，写入动作中的位线BL的动作参数例如包含在时序t135～时序t234之间及时序t138～时序t236之间向信号线BLC供给的电压(位线BL的电压)。通过调整该动作参数，能将位线BL的电流抑制到抵销选择字线WLS的过度充电的影响的程度。
另外，写入动作中的选择字线WLS的动作参数例如包含在时序t135～时序t233之间及时序t138～时序t235之间向选择字线WLS供给的电压。通过调整该动作参数，能抑制选择字线WLS的过度充电。
[第5实施方式]
接下来，对第5实施方式的半导体存储装置进行说明。
[存储器裸片MD的结构]
图36是表示本实施方式的半导体存储装置的构成例的示意性分解立体图。如图36所示，存储器裸片MD具备存储单元阵列MCA侧的芯片CM及周边电路PC侧的芯片CP。
在芯片CM的上表面设置有可连接于未图示的键合线的多个外部焊垫电极PX。另外，在芯片CM的下表面设置有多个贴合电极PI1。另外，在芯片CP的上表面设置有多个贴合电极PI2。以下，关于芯片CM，将设置有多个贴合电极PI1的面称为正面，将设置有多个外部焊垫电极PX的面称为背面。另外，关于芯片CP，将设置有多个贴合电极PI2的面称为正面，将正面的相反侧的面称为背面。图示的例子中，芯片CP的正面设置在比芯片CP的背面靠上方的位置，芯片CM的背面设置在比芯片CM的正面靠上方的位置。
芯片CM及芯片CP以芯片CM的正面与芯片CP的正面对向的方式配置。多个贴合电极PI1是与多个贴合电极PI2分别对应而设置，配置在可贴合于多个贴合电极PI2的位置。贴合电极PI1与贴合电极PI2作为用来将芯片CM与芯片CP贴合，且使它们电导通的贴合电极发挥功能。
此外，在图36的例子中，芯片CM的角部a1、a2、a3、a4分别与芯片CP的角部b1、b2、b3、b4对应。
图37是表示芯片CM的构成例的示意性仰视图。图37中省略了贴合电极PI1等一部分构成。图38及图39是表示存储器裸片MD的一部分构成的示意性剖视图。图40是表示芯片CP的构成例的示意性俯视图。图40中省略了贴合电极PI2等一部分构成。
[芯片CM的结构]
在图37的例子中，芯片CM具备沿着X方向排列的4个存储面MP。另外，这4个存储面MP分别具备沿着Y方向排列的多个存储块BLK。另外，在图37的例子中，多个存储块BLK分别具备设置在X方向的两端部的接线区域RHU3、及设置在它们之间的存储孔区域RMH3。另外，在图37的例子中，存储孔区域RMH3沿着X方向分割成2个区域RMH3U。这2个区域RMH3U的X方向上的宽度可全部相同，也可互不相同。此外，2个区域RMH3U中的一者与分割范围DU1对应，另一者与分割范围DU2对应。另外，芯片CM具备比4个存储面MP更靠Y方向的一端侧而设置的周边区域RP。
此外，图示的例子中，接线区域RHU3设置在存储面MP的X方向的两端部。但这种构成不过是例示，具体构成可酌情调整。例如，接线区域RHU3也可设置在存储面MP的X方向的一端部，而非X方向的两端部。另外，接线区域RHU3也可设置在存储面MP的X方向的中央位置或中央附近的位置。
例如，如图38所示，芯片CM具备基体层LSB、设置在基体层LSB的下方的存储单元阵列层LMCA、设置在存储单元阵列层LMCA的下方的接点层CH、设置在接点层CH的下方的多个配线层M10、M11、及设置在配线层M10、M11的下方的芯片贴合电极层MB。
[芯片CM的基体层LSB的结构]
例如，如图38所示，基体层LSB具备设置在存储单元阵列层LMCA的上表面的导电层500、设置在导电层500的上表面的绝缘层501、设置在绝缘层501的上表面的背面配线层MA、及设置在背面配线层MA的上表面的绝缘层502。
导电层500例如可包含注入有磷(P)等N型杂质或硼(B)等P型杂质的硅(Si)等半导体层，也可包含钨(W)等金属，还可包含钨矽化物(WSi)等矽化物。
导电层500作为源极线SL1、SL2(图4)的一部分发挥功能。导电层500与4个存储面MP(图37)对应而设置有4个。在存储面MP的X方向及Y方向的端部设置有不含导电层500的区域VZ。
绝缘层501例如包含氧化硅(SiO2)等。
背面配线层MA包含多个配线ma。这多个配线ma例如也可包含铝(Al)等。
多个配线ma中的一部分作为源极线SL1、SL2(图4)的一部分发挥功能。该配线ma与4个存储面MP(图37)对应而设置有4个。该配线ma分别电连接于导电层500。
另外，多个配线ma中的一部分作为外部焊垫电极PX发挥功能。该配线ma设置在周边区域RP。该配线ma在不含导电层500的区域VZ，连接于存储单元阵列层LMCA中的接点CC。另外，配线ma的一部分经由设置在绝缘层502的开口TV而露出于存储器裸片MD的外部。
绝缘层502例如为由聚酰亚胺等绝缘材料形成的钝化层。
[芯片CM的存储单元阵列层LMCA的存储孔区域RMH3的结构]
第5实施方式的存储孔区域RMH3的结构与参照图13、图20及图21等所说明的第1实施方式的存储单元阵列层LMCA1、LMCA2的存储孔区域RMH的结构相同，因此省略重复的说明。该情况下，将图13等的导电层110替换成图38等的导电层510，将图13等的绝缘层101替换成图38等的绝缘层501，将图13等的半导体层120替换成图38等的半导体层520。此外，第1实施方式中，位线BL设置在Z方向正侧，源极线SL1、SL2设置在Z方向负侧，而第5实施方式中，位线BL设置在Z方向负侧，源极线SL1、SL2设置在Z方向正侧。
[芯片CM的存储单元阵列层LMCA的接线区域RHU3的结构]
如图39所示，在接线区域RHU3设置有多个接点CC。这多个接点CC分别沿着Z方向延伸，且上端连接于导电层510。
[芯片CM的存储单元阵列层LMCA的周边区域RP的结构]
例如，如图38所示，在周边区域RP，与外部焊垫电极PX对应而设置有多个接点CC。这多个接点CC的上端连接于外部焊垫电极PX。
[接点层CH的结构]
接点层CH中包含的多个接点ch例如电连接于存储单元阵列层LMCA中的构成及芯片CP中的构成至少一者。
接点层CH包含多个接点ch作为多个配线。这多个接点ch例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。接点ch是与多个半导体层520对应而设置，连接于多个半导体层520的下端。
[芯片CM的配线层M10、M11的结构]
配线层M10、M11中包含的多个配线例如电连接于存储单元阵列层LMCA中的构成及芯片CP中的构成至少一者。
配线层M10包含多个配线m10。这多个配线m10例如也可包含氮化钛(TiN)等障壁导电膜及铜(Cu)等金属膜的积层膜等。此外，多个配线m10中的一部分作为位线BL发挥功能。位线BL沿着X方向排列，且沿着Y方向延伸。
例如，如图38所示，配线层M11包含多个配线m11。这多个配线m11例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。另外，多个配线m11例如也可为铜(Cu)等金属膜。此外，关于配线层M11中的配线图案，将在下文加以叙述。
[芯片贴合电极层MB的结构]
芯片贴合电极层MB中包含的多个配线例如电连接于存储单元阵列层LMCA中的构成及芯片CP中的构成至少一者。
芯片贴合电极层MB包含多个贴合电极PI1。这多个贴合电极PI1例如也可包含氮化钛(TiN)等障壁导电膜pI1B及铜(Cu)等金属膜pI1M的积层膜等。
[芯片CP的结构]
例如，如图40所示，芯片CP与存储面MP对应地具备沿着X方向排列的4个周边电路区域RPC。在这4个周边电路区域RPC的X方向上的两端部分别设置有行控制电路区域RRC。另外，在这2个行控制电路区域RRC之间设置有沿着X方向排列的2个块解码器区域RBD。另外，在这2个块解码器区域RBD之间设置有沿着X方向及Y方向排列的4个感测放大器区域RSA。另外，在周边电路区域RPC中的其他区域也配置了电路，但相关图示省略了。另外，在芯片CP的与周边区域RP对向的区域设置有电路区域RC。
在行控制电路区域RRC设置有参照图9所说明的多个块解码器单元blkd(构成块解码器单元blkd的字线开关WLSW)。在块解码器区域RBD设置有参照图9所说明的块解码器BLKD。在感测放大器区域RSA设置有参照图11所说明的与位线BL对应的感测放大器SA等。在电路区域RC设置有未图示的输入输出电路。该输入输出电路经由参照图38所说明的接点CC等连接于外部焊垫电极PX。
另外，图40中以虚线表示从Z方向观察与接线区域RHU3(图37)重叠的区域。另外，如上所述，存储孔区域RMH3沿着X方向分割成2个区域RMH3U(图37)。
在图40的例子中，行控制电路区域RRC的一部分设置在从Z方向观察与接线区域RHU3(图37)重叠的区域。另外，行控制电路区域RRC的一部分设置在从Z方向观察与存储孔区域RMH3(图37)重叠的区域。另外，在图40的例子中，行控制电路区域RRC的X方向上的宽度大于接线区域RHU3(图37)的X方向上的宽度。
另外，例如，如图38所示，芯片CP具备半导体衬底600、设置在半导体衬底600的上方的电极层GC0、设置在电极层GC0的上方的配线层D10、D11、D12、D13、D14、及设置在配线层D10、D11、D12、D13、D14的上方的芯片贴合电极层DB。
如图40所示，沿着X方向延伸的多个一般信号通过配线ISL遍及与4个存储面MP对应地沿着X方向排列的4个周边电路区域RPC而设置。这多个一般信号通过配线ISL例如形成在芯片CP的配线层D10～D14。
[芯片CP的半导体衬底600的结构]
半导体衬底600例如包含具有硼(B)等P型杂质的P型硅(Si)。在半导体衬底600的表面例如设置有包含磷(P)等N型杂质的N型井区域600N、包含硼(B)等P型杂质的P型井区域600P、未设置N型井区域600N及P型井区域600P的半导体衬底区域600S、以及绝缘区域600I。P型井区域600P的一部分设置在半导体衬底区域600S，P型井区域600P的一部分设置在N型井区域600N。N型井区域600N、设置在N型井区域600N及半导体衬底区域600S的P型井区域600P、以及半导体衬底区域600S分别作为构成周边电路PC的多个晶体管Tr及多个电容器等的一部分发挥功能。
[芯片CP的电极层GC0的结构]
在半导体衬底600的上表面隔着绝缘层600G设置有电极层GC0。电极层GC0包含与半导体衬底600的表面对向的多个电极gc。另外，半导体衬底600的各区域及电极层GC0中包含的多个电极gc分别连接于接点CS。
半导体衬底600的N型井区域600N、设置在N型井区域600N及半导体衬底区域600S的P型井区域600P、以及半导体衬底区域600S分别作为构成周边电路PC的多个晶体管Tr的通道区域及多个电容器的一电极等发挥功能。
电极层GC0中包含的多个电极gc分别作为构成周边电路PC的多个晶体管Tr的栅极电极及多个电容器的另一电极等发挥功能。
接点CS沿着Z方向延伸，且下端连接于半导体衬底600或电极gc的上表面。在接点CS与半导体衬底600的连接部分设置有包含N型杂质或P型杂质的杂质区域。接点CS例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
[芯片CP的配线层D10、D11、D12、D13、D14的结构]
例如，如图38所示，D10、D11、D12、D13、D14中包含的多个配线例如电连接于存储单元阵列层LMCA中的构成及芯片CP中的构成至少一者。
配线层D10、D11、D12分别包含多个配线d10、d11、d12。这多个配线d10、d11、d12例如也可包含氮化钛(TiN)等障壁导电膜及钨(W)等金属膜的积层膜等。
配线层D13、D14分别包含多个配线d13、d14。这多个配线d13、d14例如也可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等障壁导电膜及铜(Cu)等金属膜的积层膜等。
[芯片贴合电极层DB的结构]
芯片贴合电极层DB中包含的多个配线例如电连接于存储单元阵列层LMCA中的构成及芯片CP中的构成至少一者。
芯片贴合电极层DB包含多个贴合电极PI2。这多个贴合电极PI2例如也可包含氮化钛(TiN)、氮化钽(TaN)、氮化钽(TaN)与钽(Ta)的积层膜等障壁导电膜pI2B及铜(Cu)等金属膜pI2M的积层膜等。
[配线层M11中的配线图案]
如参照图9等所说明的那样，在字线WL分别连接着字线开关WLSW。这里，有时会向字线WL供给相对较大的电压，因此使用高耐压的晶体管作为字线开关WLSW。这里，高耐压的晶体管有时会相对较大。由于这个原因，参照图40所说明的行控制电路区域RRC的面积有时会变得相对较大。
这里，行控制电路区域RRC的面积大于接线区域RHU3的面积的情况下，也可考虑将行控制电路区域RRC的一部分设置在从Z方向观察与接线区域RHU3重叠的区域，将剩余一部分设置在从Z方向观察不与存储面MP重叠的区域。但该情况下，周边电路区域RPC整体的面积有时会变得比存储面MP的面积大，从而导致存储器裸片MD的电路面积增大。
因此，第5实施方式中，如参照图40所说明的那样，将行控制电路区域RRC的一部分设置在从Z方向观察与接线区域RHU3重叠的区域，将剩余一部分设置在从Z方向观察与存储孔区域RMH3重叠的区域。
采用这种结构的情况下，一部分位线BL便设置在从Z方向观察与行控制电路区域RRC或块解码器区域RBD重叠的位置，而非与感测放大器区域RSA重叠的位置。
因此，第5实施方式中，在配线层M11设置有沿着X方向延伸的配线m11a，经由该配线m11a将一部分位线BL与感测放大器区域RSA中的构成电连接。根据这种构成，能抑制存储器裸片MD的电路面积随着行控制电路区域RRC的面积增大而增大，从而能提供一种可高集成化的半导体存储装置。
[读出动作中的配线电阻的偏差]
图41是将图40所示的结构沿着F-F′线切断，然后沿着箭头方向所见的示意性剖视图。图42是将图40所示的结构沿着G-G′线切断，然后沿着箭头方向所见的示意性剖视图。图41及图42是简化的剖视图。此外，在图41及图42中，对与图37～图40的构成相同的构成标注相同的符号，从而省略重复的说明。
如参照图40所说明的那样，一部分位线BL经由配线层M11中的配线m11a，与感测放大器区域RSA中的感测放大器SA电连接。该情况下，如图41所示，作为将在X方向上和感测放大器区域RSA近接的行控制电路区域RRC的字线开关WLSW与字线WL(以下，称为指定字线WLt)电连接的配线，不可使用配线层M11中的配线m11a，而需使用配线层D10、D11、D12中的配线d10、d11、d12。另一方面，如图42所示，作为将指定字线WLt以外的字线WL与字线开关WLSW电连接的配线，使用配线层M11中的配线m11a。
这里，字线WL的2个分割范围DU1、DU2任一者(仅分割范围DU1或仅分割范围DU2)不良的情况下，可使不同字线WL的非不良的分割范围组合，来确保读出对象16k字节的存储容量。该情况下，也可使指定字线WLt的分割范围与指定字线WLt以外的字线WL的分割范围组合。从而，指定字线WLt的分割范围与字线开关WLSW之间的配线电阻和指定字线WLt以外的字线WL的分割范围与字线开关WLSW之间的配线电阻有时会产生特殊的差。
此外，使指定字线WLt的分割范围与指定字线WLt以外的字线WL的分割范围组合的情况下，有时将指定字线WLt或其分割范围称为第1导电层，将指定字线WLt以外的字线WL或其分割范围称为第2导电层。第1导电层是从Z方向观察与感测放大器区域RSA重叠的导电层，第2导电层是从Z方向观察不与感测放大器区域RSA重叠的导电层。
[动作参数的调整]
[读出动作中的选择字线WLS的动作参数的调整]
第5实施方式的读出动作中的选择字线WLS的动作参数与第1实施方式(图26)及第2实施方式(图29)中所说明的动作参数相同。也就是说，读出动作中的选择字线WLS的动作参数包含图26的等待时间Ta、及在图26的时序t101～t102之间向选择字线WLS供给的电压Va。另外，读出动作中的选择字线WLS的动作参数包含图29的等待时间Te、及在图29的时序t102～t103之间向选择字线WLS供给的电压Ve。
图43是用来说明第5实施方式的选择字线WLS的动作参数的调整的示意图。此外，图43的“8k”的含义与图27中所说明的含义相同。
图43的字线WL135i与字线WL135o是不同的字线，使这些字线WL135i、WL135o的分割范围组合，而构成读出对象16k字节。同样地，使字线WL156i、WL156o的分割范围组合，而构成读出对象16k字节，使字线WL157i、WL157o的分割范围组合，而构成读出对象16k字节。此外，图43的字线WL135i、135o、WL156i、WL156o、WL157i、WL157o的配线电阻RW的大小与图27中所说明的大小相同。
如图43所示，各字线WL135i、WL156i、WL157i的分割范围DU1分别经由字线开关WLSW以配线CG与CG驱动器电路DRV(1)连接。另外，各字线WL135o、WL156o、WL157o的分割范围DU2分别经由字线开关WLSW以配线CG与CG驱动器电路DRV(2)连接。如此，在每个分割范围DU1、DU2连接着字线开关WLSW。此外，在字线开关WLSW与CG驱动器电路DRV(1)、DRV(2)之间设置有字线解码器WLD等(图5)，但图43中省略了。
CG驱动器电路DRV(1)、DRV(2)分别按照来自定序器SQC的控制信号SGL31、SGL32，对字线WL(配线CG)的分割范围DU1、DU2执行电压供给动作。控制信号SGL31、SGL32分别包含图5的信号线VSEL1～VSEL6的信号。
第1实施方式(图27)及第2实施方式(图29)中，选择字线WLS的动作参数(等待时间Ta、电压Va、等待时间Te、电压Ve)以字线WL为单位进行调整。相对于此，第5实施方式(图43)中，选择字线WLS的动作参数(等待时间Ta、电压Va、等待时间Te、电压Ve)以字线WL的分割范围DU1、DU2为单位进行调整。
例如，选择字线WLS为字线WL157i、WL157o的情况下，该字线WL157i的分割范围DU1(配线电阻RW157(1)为“小”的分割范围)的动作参数(等待时间Ta、电压Va、等待时间Te、电压Ve)相比字线WL157o的分割范围DU2(配线电阻RW157(2)为“中”的分割范围)的动作参数来说，将等待时间Ta缩短，将电压Va缩小，将等待时间Te缩短，将电压Ve增大。另外，选择字线WLS为字线WL156i、WL156o的情况下，该字线WL156i的分割范围DU1(配线电阻RW156(1)为“大”的分割范围)的动作参数相比字线WL156o的分割范围DU2(配线电阻RW156(2)为“中”的分割范围)的动作参数来说，将等待时间Ta延长，将电压Va增大，将等待时间Te延长，将电压Ve缩小。此外，也可调整分割范围DU1、DU2的动作参数(等待时间Ta、电压Va、等待时间Te、电压Ve)中的任一者或多者。通过这种动作参数的调整，在读出动作中，能根据选择字线WLS的分割范围DU1、DU2的配线电阻RW，在选择字线WLS的分割范围DU1、DU2逐一进行得当充电。
[写入动作中的选择字线WLS的动作参数的调整]
第5实施方式的写入动作中的选择字线WLS的动作参数与第3实施方式(图33、图34)及第4实施方式(图35)中所说明的动作参数相同。也就是说，写入动作中的选择字线WLS的动作参数包含图33的等待时间Tf及图34的电压Vf。另外，写入动作中的选择字线WLS的动作参数包含图35的等待时间Ta′及等待时间Te′。
例如，选择字线WLS为字线WL157i、WL157o的情况下，该字线WL157i的分割范围DU1(配线电阻RW157(1)为“小”的分割范围)的动作参数(等待时间Tf、电压Vf、等待时间Ta′、等待时间Te′)相比字线WL157o的分割范围DU2(配线电阻RW157(2)为“中”的分割范围)的动作参数来说，将等待时间Tf缩短，将电压Vf缩小，将等待时间Ta′缩短，将等待时间Te′缩短。另外，选择字线WLS为字线WL156i、WL156o的情况下，该字线WL156i的分割范围DU1(配线电阻RW156(1)为“大”的分割范围)的动作参数相比字线WL156o的分割范围DU2(配线电阻RW156(2)为“中”的分割范围)的动作参数来说，将等待时间Tf延长，将电压Vf增大，将等待时间Ta′延长，将等待时间Te′延长。此外，也可调整分割范围DU1、DU2的动作参数(等待时间Tf、电压Vf、等待时间Ta′、等待时间Te′)中的任一者或多者。通过这种动作参数的调整，在写入动作中，能根据选择字线WLS的分割范围DU1、DU2的配线电阻RW，在选择字线WLS的分割范围DU1、DU2逐一进行得当充电。
[位线BL及源极线SL1、SL2的动作参数的调整]
第5实施方式的读出动作中的位线BL的动作参数与第1实施方式(图26)及第2实施方式(图29)中所说明的动作参数相同。也就是说，读出动作中的位线BL的动作参数包含图26及图29的等待时间Tb、在图26及图29的时序t104～t105之间向位线BL供给的电压Vb、图26及图29的等待时间Tc、以及图26及图29的等待时间Td。
另外，第5实施方式的读出动作中的源极线SL1、SL2的动作参数与第1实施方式(图26)及第2实施方式(图29)中所说明的动作参数相同。也就是说，读出动作中的源极线SL1、SL2的动作参数包含图26及图29的等待时间Ts、以及在图26及图29的时序t103～t105之间向源极线SL1、SL2供给的电压VS。
图44是用来说明第5实施方式的位线BL及源极线SL1、SL2的动作参数的调整的示意图。此外，图44的字线WL135i、WL135o、WL156i、WL156o、WL157i、WL157o的含义与图43中所说明的含义相同。图44的“8k”的含义与图27中所说明的含义相同。另外，图44的字线WL135i、WL135o、WL156i、WL156o、WL157i、WL157o的配线电阻RW的大小也与图27中所说明的大小相同。
图44所示的构成基本与图28所示的构成相同。但图44所示的构成中，在每个分割范围DU1、DU2连接着字线开关WLSW。另外，第5实施方式的位线BL及源极线SL1、SL2的动作参数的调整与第1实施方式及第4实施方式的位线BL及源极线SL1、SL2的动作参数的调整相同。
例如，选择字线WLS为字线WL157i、WL157o的情况下，该字线WL157i的分割范围DU1(配线电阻RW157(1)为“小”的分割范围)的位线BL的动作参数(等待时间Tb、电压Vb、等待时间Tc、等待时间Td)相比字线WL157o的分割范围DU2(配线电阻RW157(2)为“中”的分割范围)的位线BL的动作参数来说，将等待时间Tb缩短，将电压Vb缩小，将等待时间Tc延长，将等待时间Td(感测时间)延长。
另外，选择字线WLS为字线WL156i、WL156o的情况下，该字线WL156i的分割范围DU1(配线电阻RW156(1)为“大”的分割范围)的位线BL的动作参数相比字线WL156o的分割范围DU2(配线电阻RW156(2)为“中”的分割范围)的位线BL的动作参数来说，将等待时间Tb延长，将电压Vb增大，将等待时间Tc延长，将等待时间Td(感测时间)缩短。
此外，也可调整位线BL的动作参数(等待时间Tb、电压Vb、等待时间Tc、等待时间Td)中的任一者或多者。通过这种动作参数的调整，在读出动作中，能根据选择字线WLS的分割范围DU1、DU2的配线电阻RW，进行处于分割范围DU1、DU2内的位线BL的得当充电及感测动作。结果，读出动作的可靠性提高。
例如，选择字线WLS为字线WL157i、WL157o的情况下，该字线WL157i的分割范围DU1(配线电阻RW157(1)为“小”的分割范围)的源极线SL1的动作参数(等待时间Ts、电压Vs)相比字线WL157o的分割范围DU2(配线电阻RW157(2)为“中”的分割范围)的源极线SL2的动作参数来说，将等待时间Ts缩短，将电压Vs缩小。
另外，选择字线WLS为字线WL156i、WL156o的情况下，该字线WL156i的分割范围DU1(配线电阻RW156(1)为“大”的分割范围)的源极线SL1的动作参数相比字线WL156o的分割范围DU2(配线电阻RW156(2)为“中”的分割范围)的源极线SL2的动作参数来说，将等待时间Ts延长，将电压Vs增大。
此外，也可仅调整源极线SL1、SL2的动作参数(等待时间Ts、电压Vs)中的一者。通过这种动作参数的调整，在读出动作中，能根据选择字线WLS的分割范围DU1、DU2的配线电阻RW，进行处于分割范围DU1、DU2内的源极线SL1、SL2的得当充电。结果，读出动作的可靠性提高。
[第6实施方式]
所述第1实施方式～第5实施方式中，多个字线WL分别物理或虚拟分割成2个分割范围DU1、DU2。相对于此，第6实施方式中，多个字线WL分别物理或虚拟分割成4个分割范围DU21、DU22、DU23、DU24。
图45是用来说明第6实施方式的选择字线WLS的动作参数的调整的示意图。图45的字线WL156i、WL156o、WL156p、WL156q是使4个不同字线的分割范围组合。同样地，WL157i、WL157o、WL156p、WL156q是使4个不同字线的分割范围组合。
另外，图45的“4k”表示各字线WL156i、WL156o、WL156p、WL156q、WL157i、WL157o、WL157p、WL157q的分割范围DU21、DU22、DU23、DU24的存储容量分别为4k字节。从而，在各字线WL156i、WL156o、WL156p、WL156q的分割范围DU21、DU22、DU23、DU24的组合连接着与读出对象4k字节的存储容量对应的个数的存储单元MC。另外，在各字线WL157i、WL157o、WL157p、WL157q的分割范围DU21、DU22、DU23、DU24连接着与读出对象4k字节的存储容量对应的个数的存储单元MC。因此，在各字线WL156i、WL156o、WL156p、WL156q连接着与读出对象16k字节的存储容量对应的个数的存储单元MC。另外，在各字线WL157i、WL157o、WL157p、WL157q连接着与读出对象16k字节的存储容量对应的个数的存储单元MC。此外，图45的数值仅为一例，并不限定于这种数值。
如图45所示，各字线WL156i、WL156o、WL156p、WL156q的分割范围DU21、DU22、DU23、DU24分别经由字线开关WLSW以配线CG与CG驱动器电路DRV(1)、DRV(2)、DRV(3)、DRV(4)连接。另外，各字线WL157i、WL157o、WL157p、WL157q的分割范围DU21、DU22、DU23、DU24分别经由字线开关WLSW以配线CG与CG驱动器电路DRV(1)、DRV(2)、DRV(3)、DRV(4)连接。
CG驱动器电路DRV(1)、DRV(2)、DRV(3)、DRV(4)分别按照来自定序器SQC的控制信号SGL41、SGL42、SGL43、SGL44，对字线WL(配线CG)的分割范围DU21、DU22、DU23、DU24执行电压供给动作。控制信号SGL41、SGL42、SGL43、SGL44分别包含图5的信号线VSEL1～VSEL6的信号。
第6实施方式(图45)中，选择字线WLS的动作参数(等待时间Ta、电压Va、等待时间Te、电压Ve)以字线WL的分割范围DU21、DU22、DU23、DU24为单位进行调整。此外，选择字线WLS的动作参数的调整如上所述，因此省略详细说明。
图46是用来说明第6实施方式的位线BL及源极线SL1、SL2的动作参数的调整的示意图。如图46所示，分割范围DU21、DU22、DU23、DU24的位线BL分别连接于感测放大器模块SAM(1)、SAM(2)、SAM(3)、SAM(4)。感测放大器模块SAM(1)、SAM(2)、SAM(3)、SAM(4)按照来自定序器SQC的控制信号SGL51、SGL52、SGL53、SGL54，对分割范围DU21、DU22、DU23、DU24的位线BL执行电压供给动作及感测动作。控制信号SGL51、SGL52、SGL53、SGL54均包含信号线STB、XXL、BLC、BLS、HLL、BLX、CLKSA、LBP的信号。
此外，图46中省略了源极线驱动器电路SDRV。但其实与分割范围DU21、DU22、DU23、DU24对应的源极线SL(例如源极线SL1、SL2、SL3、SL4)分别连接于源极线驱动器电路SDRV(1)、SDRV(2)、SDRV(3)、SDRV(4)。源极线驱动器电路SDRV(1)、SDRV(2)、SDRV(3)、SDRV(4)按照来自定序器SQC的分割范围DU21、DU22、DU23、DU24各自的控制信号，对与分割范围DU21、DU22、DU23、DU24对应的源极线SL执行电压供给动作。
第6实施方式(图46)中，源极线SL的动作参数(电压Vs)以字线WL的分割范围DU21、DU22、DU23、DU24为单位进行调整。此外，源极线SL的动作参数的调整如上所述，因此省略详细说明。
[第7实施方式]
以上实施方式中，对应用于NAND(Not And，与非)闪速存储器的例子进行了说明。但本说明书中所说明的技术也可应用于例如三维型NOR闪速存储器等NAND闪速存储器以外的构成。
图47是表示三维型NOR闪速存储器的构成例的示意性电路图。图47所例示的NOR闪速存储器具备多个存储器层MLNOR。这多个存储器层MLNOR沿着与衬底垂直的方向排列。另外，这多个存储器层MLNOR分别具备字线WLNOR、及连接于字线WLNOR的多个存储单元MCNOR。
存储单元MCNOR与参照图3所说明的存储单元MC同样地，为场效型晶体管。另外，存储单元MCNOR具备半导体层、栅极绝缘膜及栅极电极。另外，半导体层作为通道区域发挥功能。另外，栅极绝缘膜包含电荷累积膜。存储单元MC的阈值电压根据电荷累积膜中的电荷量而变化。
存储单元MCNOR的栅极电极连接于字线WLNOR。存储单元MCNOR的漏极电极连接于位线BLNOR。存储单元MCNOR的源极电极连接于源极线SLNOR。位线BLNOR及源极线SLNOR分别与存储器层MLNOR中设置的多个存储单元MCNOR对应而设置有多个。另外，位线BLNOR及源极线SLNOR分别连接于多个存储器层MLNOR中的存储单元MCNOR。
另外，如图47所示，多个存储器层MLNOR分别连接于多个字线开关WLSW。另外，这多个字线开关WLSW与多个字线WLNOR对应而设置。多个字线WLNOR与多个字线开关WLSW之间的配线电阻RW例如为“大”、“中”、“小”。
多个字线WLNOR物理或虚拟分割成2个分割范围DU1、DU2。例如，在多个字线WLNOR中的第k－1个字线WLNOR(1)连接着与读出对象Ak字节的存储容量对应的个数的存储单元MCNOR，在字线WLNOR(2)连接着与读出对象Bk字节的存储容量对应的个数的存储单元MCNOR。此外，A及B为任意数。从而，在第k－1个字线WLNOR(1)、WLNOR(2)连接着与读出对象(A+B)k字节的存储容量对应的个数的存储单元MCNOR。同样地，在第k个字线WLNOR(1)、WLNOR(2)连接着与读出对象(A+B)k字节的存储容量对应的个数的存储单元MCNOR，在第k+1个字线WLNOR(1)、WLNOR(2)连接着与读出对象(A+B)k字节的存储容量对应的个数的存储单元MCNOR。
[三维型NOR闪速存储器的动作]
图48是表示第7实施方式的半导体存储装置900的构成例的示意性框图。第7实施方式的半导体存储装置900是三维型NOR闪速存储器。
如图48所示，半导体存储装置900包含存储单元阵列901、行控制电路902、列控制电路903、地址寄存器904、数据缓冲器905、输入输出移位寄存器906、电压产生电路907及定序器908。
存储单元阵列901包含多个存储单元MCNOR。在半导体存储装置900中，各存储单元MCNOR的栅极连接于多个字线WLNOR中对应的1个字线WLNOR。各存储单元MCNOR的电流路径的一端连接于多个位线BLNOR中对应的1个位线BLNOR。各存储单元MCNOR的电流路径的另一端连接于源极线SLNOR，且例如接地。多个存储单元MCNOR呈二维阵列状或三维阵列状排列。
存储单元MCNOR是具有电荷累积层的叠层栅结构的电场效应晶体管。电荷累积层可为浮动栅极电极，也可为电荷捕获膜。
行控制电路902(1)与处于图47所示的分割范围DU1内的多个字线WLNOR(1)连接，行控制电路902(2)与处于图47所示的分割范围DU2内的多个字线WLNOR(2)连接。行控制电路902(1)、902(2)具备与多个字线WLNOR对应的多个字线开关WLSW。行控制电路902(1)、902(2)选择多个字线WLNOR中符合地址信息的字线。行控制电路902(1)、902(2)根据写入序列、读出序列及抹除序列等，对所选字线(及未选字线)施加指定电压。
列控制电路903(1)与处于图47所示的分割范围DU1内的多个位线BLNOR连接，列控制电路903(2)与处于图47所示的分割范围DU2内的多个位线BLNOR连接。列控制电路903(1)、903(2)选择多个位线BLNOR中符合地址信息的位线。列控制电路903(1)、903(2)根据写入序列、读出序列及抹除序列等，对所选位线(及未选位线)施加指定电压。
地址寄存器904暂时存储来自输入输出移位寄存器906的地址信息。地址寄存器904将地址信息向行控制电路902(1)、902(2)及列控制电路903(1)、903(2)传送。
数据缓冲器905暂时存储来自存储单元阵列901的读出数据、及来自输入输出移位寄存器906的写入数据。
输入输出移位寄存器906暂时存储在存储单元阵列901与半导体存储装置900的外部之间传输的信号DQ。信号DQ可包含读出数据、写入数据及(或)地址信息等。输入输出移位寄存器906将地址信息向地址寄存器904发送。输入输出移位寄存器906将写入数据向数据缓冲器905发送。输入输出移位寄存器906将从存储单元阵列901供给来的读出数据向主计算机20发送。输入输出移位寄存器906能进行信号DQ的并行-串行转换。
电压产生电路907产生分别用于写入序列、读出序列及抹除序列的多个电压。电压产生电路907将产生的电压向行控制电路902(1)、902(2)及列控制电路903(1)、903(2)等供给。
定序器908基于重设信号RESETn、保持信号HOLDn及写保护信号Wn等各种控制信号，控制半导体存储装置900整体的动作。定序器908可通过对行控制电路902(1)、902(2)、列控制电路903(1)、903(2)及电压产生电路907输出控制信号，而控制向字线WLNOR及位线BLNOR供给的电压、供给时间及等待时间。
此外，半导体存储装置900可包含状态寄存器等其他构成要素。状态寄存器暂时存储表示半导体存储装置900的内部动作状况及动作序列的执行结果的状态信号。
在这种构成中，也根据字线WLNOR与字线开关WLSW之间的配线电阻RW，在分割范围DU1、DU2逐一进行读出动作及写入动作中的动作参数的调整。由此，能执行得当的读出动作及写入动作。
[第8实施方式]
三维型NOR闪速存储器的构成并不限定于参照图47所说明的构成。图49是表示三维型NOR闪速存储器的另一构成例的示意性电路图。第8实施方式中，在沿着水平方向延伸的位线BLk－2～BLk+2(k为2以上的整数)与源极线SLk－2～SLk+2之间并联连接着多个存储单元MCNOR，沿着垂直方向配置的多个存储单元MCNOR被垂直延伸的字线WL0～WL4共通驱动。另外，多个字线WL0～WL4物理或虚拟分割成2个分割范围DU1、DU2。此外，图49中省略了字线开关。此外，在图49所示的三维型NOR闪速存储器中，也可应用图48所示的构成。
在这种构成中，也根据字线WL与字线开关之间的配线电阻RW，在分割范围DU1、DU2逐一进行读出动作及写入动作中的动作参数的调整。由此，能执行得当的读出动作及写入动作。
[第9实施方式]
本说明书中所说明的技术例如也可应用于三维型DRAM等闪速存储器以外的构成。
图50是表示三维型DRAM的构成例的示意性电路图。如图50所示，存储单元阵列1201具备多个存储器层MLD。这多个存储器层MLD沿着与衬底垂直的方向排列。另外，这多个存储器层MLD分别具备位线BLD、连接于位线BLD的多个晶体管TrD、连接于这多个晶体管TrD的多个电容器Cap、及共通连接于这多个电容器Cap的极板线PL。晶体管TrD的源极电极连接于位线BLD。晶体管TrD的漏极电极连接于电容器Cap。晶体管TrD的栅极电极连接于字线WLD。另外，字线WLD及极板线PL分别连接于多个存储器层MLD中的晶体管TrD。
对字线WLD施加低电平或高电平的电压，对位线BL施加低电平或高电平的电压后，晶体管TrD成为接通状态或关断状态。由此，电荷被储存到电容器Cap，或储存的电荷放电。
在DRAM中，与电容器Cap中储存的电荷配对地保存数据。另外，在DRAM中，为了维持电容器Cap中储存的电荷，会通过更新电路定期进行更新电容器Cap的电荷的处理。为了便于说明，省略了更新电路等。
所述字线WLD分割成多个分割范围。此外，图50中省略了字线开关。
图51是表示三维型DRAM的另一构成例的示意性电路图。如图51所示，存储单元阵列1201′具备多个存储器层MLD′。这多个存储器层MLD′沿着与衬底垂直的方向排列。另外，这多个存储器层MLD′分别具备字线WLD′、连接于字线WLD′的多个晶体管TrD′、连接于这多个晶体管TrD′的多个电容器Cap、及共通连接于这多个电容器Cap的极板线PL。晶体管TrD′的源极电极连接于位线BLD′。晶体管TrD′的漏极电极连接于电容器Cap。晶体管TrD′的栅极电极连接于字线WLD′。另外，位线BLD′及极板线PL分别连接于多个存储器层MLD′中的晶体管TrD′。
所述字线WLD′也分割成多个分割范围。此外，图51中省略了字线开关。在这种构成中，也根据字线WLD′与字线开关之间的配线电阻RW，在多个分割范围逐一进行读出动作及写入动作中的动作参数的调整。由此，能执行得当的读出动作及写入动作。
[三维型DRAM的动作]
图52是表示第9实施方式的半导体存储装置1000的构成例的示意性框图。第9实施方式的半导体存储装置1000为三维型DRAM。此外，在以下说明中，存储单元阵列为图50所示的存储单元阵列1201。
如图52所示，第9实施方式的半导体存储装置1000具备存储单元阵列1201、输入输出电路1210、字线驱动器1220(1)、1220(2)(图52中记作WLD(1)、WLD(2))、行解码器1222、读写放大器1233、指令解码器1241、感测单元1250(1)、1250(2)、列解码器1251、指令地址输入电路1260、时钟输入电路1271、内部时钟发生电路1272及电压发生电路1280。
另外，半导体存储装置1000具备时钟端子CK、/CK、指令/地址端子CAT、数据端子DQT、数据掩模端子DMT及电源端子VPP、VDD、VSS、VDDQ、VSSQ等多个外部端子。
此外，本实施方式中，有时将半导体存储装置1000中的存储单元阵列1201以外的构成称为周边电路。
存储单元阵列1201为参照图50所说明的构成。如上所述，字线WLD物理或虚拟分割成多个分割范围(例如2个分割范围DU1、DU2)。
感测放大器sa如图53所示，感测从存储单元MC读出的数据。感测放大器sa与成对的位线BLD(图53的BLD-T、BLD-C)对应而配置。感测单元1250具备多个感测放大器sa。
存储单元阵列1201内的多个存储单元MC分别与存储器地址建立了对应关系。多个外部端子中的指令/地址端子CAT例如从主计算机等外部装置接收存储器地址。指令/地址端子CAT接收到的存储器地址向指令地址输入电路1260传送。指令地址输入电路1260接收到存储器地址后，将经解码后的行地址XADD向行解码器1222发送，将经解码后的列地址YADD向列解码器1251发送。
另外，指令/地址端子CAT例如从主计算机等外部装置接收指令。指令/地址端子CAT接收到的指令向指令地址输入电路1260传送。指令地址输入电路1260接收到指令后，将接收到的指令作为内部指令ICMD向指令解码器1241发送。
指令解码器1241包含解码内部指令ICMD，产生用来执行内部指令的信号的电路。指令解码器1241例如将被激活后的指令ACT及更新指令AREF向行解码器1222发送。行解码器1222按照从指令解码器1241接收到的指令ACT及更新指令AREF选择字线WLD。行解码器1222将表示所选字线WLD的信号向字线驱动器1220发送。
字线驱动器1220(1)连接于分割范围(例如DU1)的多个字线WLD。字线驱动器1220(2)连接于分割范围(例如DU2)的多个字线WLD。此外，有时将字线驱动器1220(1)、1220(2)简称为字线驱动器1220。字线驱动器1220接收来自行解码器1222的信号，对该信号所指示的字线WLD施加低电平或高电平的电压。此外，在字线驱动器1220设置有与字线WLD对应的字线开关。
另外，指令解码器1241例如将读/写指令R/W向列解码器1251发送。列解码器1251按照从指令解码器1241接收到的读/写指令R/W选择位线BLD。列解码器1251将表示所选位线BLD的信号向感测单元1250发送。
感测单元1250(1)连接于分割范围(例如DU1)的多个位线BLD。感测单元1250(2)连接于分割范围(例如DU2)的多个位线BLD。此外，有时将感测单元1250(1)、1250(2)简称为感测单元1250。感测单元1250接收来自列解码器1251的信号，对该信号所指示的位线BLD施加低电平或高电平的电压。
读出数据时，指令/地址端子CAT接收读取指令及存储器地址。以此，从由存储器地址指定的存储单元阵列1201内的存储单元MC读出数据。读出数据经由感测单元1250、读写放大器1233及输入输出电路1210从数据端子DQT向外部输出。
写入数据时，指令/地址端子CAT接收写入指令及存储器地址，数据端子DQT接收写入数据。另外，根据需要，数据掩模端子DMT接收数据掩模。写入数据经由输入输出电路1210、读写放大器1233及感测单元1250向存储单元阵列1201发送。由此，写入数据被写入到由存储器地址指定的存储单元MC。
读写放大器1233具备暂时保存读出数据及写入数据的各种锁存电路。
电压发生电路1280被从电源端子VPP、VDD、VSS供给电源电压。电压发生电路1280基于电源电压产生各种内部电压VOD、VARY、VPERI。内部电压VOD、VARY主要用在感测放大器sa中，内部电压VPERI用在其他周边电路中。
另外，输入输出电路1210被从电源端子VDDQ、VSSQ供给电源电压。向电源端子VDDQ、VSSQ供给专用的电源电压，以免输入输出电路1210中产生的电源噪音传递到其他电路块。此外，向电源端子VDDQ、VSSQ供给的电源电压也可为与向电源端子VDD、VSS供给的电源电压相同的电压。
向时钟端子CK、/CK输入互补的外部时钟信号。外部时钟信号向时钟输入电路1271供给。时钟输入电路1271产生内部时钟信号ICLK。内部时钟信号ICLK向内部时钟发生电路1272及指令解码器1241供给。
内部时钟发生电路1272通过来自指令地址输入电路1260的时钟启动信号而启动，产生各种内部时钟信号LCLK。内部时钟信号LCLK用来计测各种内部动作的时序。例如，内部时钟信号LCLK向输入输出电路1210输出。输入输出电路1210基于输入的内部时钟信号LCLK，从数据端子DQT接收数据或向数据端子DQT发送数据。
[感测放大器的构成]
接下来，参照图53，对感测放大器sa的构成例进行说明。图53是表示包含感测放大器电路sac的感测放大器sa的构成例的电路图。
如图53所示，与存储单元阵列1201内的存储单元MC连接的位线BLD-T、及与位线BLD-T成对的位线BLD-C分别连接于感测放大器电路sac。
感测放大器电路sac包含晶体管TR51～TR54。晶体管TR51、TR53为低耐压P通道MOS(Metal Oxide Semiconductor，金氧半导体)晶体管，晶体管TR52、TR54为低耐压N通道MOS晶体管。
晶体管TR51的一端子连接于供给感测信号SAP的信号线，晶体管TR51的另一端子连接于晶体管TR52的一端子。晶体管TR52的另一端子连接于供给感测信号SAN的信号线。另外，在晶体管TR51、TR52之间(晶体管TR51的另一端子与晶体管TR52的一端子的连接点)连接着位线BLD-T。
晶体管TR53的一端子连接于供给感测信号SAP的信号线，晶体管TR53的另一端子连接于晶体管TR54的一端子。晶体管TR54的另一端子连接于供给感测信号SAN的信号线。另外，在晶体管TR53、TR54之间(晶体管TR53的另一端子与晶体管TR54的一端子的连接点)连接着位线BLD-C。
另外，晶体管TR51、TR52的栅极端子(栅极电极)连接在晶体管TR53、TR54之间，晶体管TR53、TR54的栅极端子(栅极电极)连接在晶体管TR51、TR52之间。
在比感测放大器电路sac靠下游侧的位线BLD-T、BLD-C连接着列开关YSW。列开关YSW包含晶体管TR71、TR72。晶体管TR71、TR72为低耐压N通道MOS晶体管。
晶体管TR71的一端子连接于位线BLD-T，晶体管TR71的另一端子连接于局域输入输出线LIOT。晶体管TR72的一端子连接于位线BLD-C，晶体管TR72的另一端子连接于局域输入输出线LIOB。晶体管TR71、TR72的栅极端子(栅极电极)连接于供给列选择信号YS的信号线。
如此，感测放大器电路sac经由列开关YSW连接于局域输入输出线LIOT、LIOB。传输栅极TG连接于局域输入输出线LIOT、LIOB，并且连接于主输入输出线MIOT、MIOB。传输栅极TG作为开关发挥功能。主输入输出线MIOT、MIOB连接于读写放大器1233。
比列开关YSW靠下游侧的位线BLD-T、BLD-C与均衡电路EQ连接。均衡电路EQ包含晶体管TR81～TR83。晶体管TR81～TR83为低耐压N通道MOS晶体管。
晶体管TR81的一端子连接于位线BLD-T，晶体管TR81的另一端子连接于晶体管TR82的一端子。晶体管TR82的另一端子连接于位线BLD-C。另外，在晶体管TR81、TR82之间连接着供给均衡电压VBLEQ的电源线。均衡电压VBLEQ的大小为感测放大器sa用的电源电压VDDSA的1/2。
晶体管TR83的一端子连接于位线BLD-T，晶体管TR83的另一端子连接于位线BLD-C。晶体管TR81～TR83的栅极端子(栅极电极)连接于供给均衡信号BLEQ的信号线。
[感测放大器的动作]
下面，对包含所述感测放大器电路sac的感测放大器sa的动作进行说明。
通常，在稳定状态下，均衡信号BLEQ会被驱动到高电平。由此，均衡电路EQ的晶体管TR81～TR83成为接通状态，位线BLD-T、BLD-C被均衡到预充电电位。
有效指令ACT发布后，均衡被解除，并且基于输入的行地址XADD，对应的字线WLD被字线驱动器1220驱动到VPP电平。均衡的解除，也就是均衡电路EQ的非活性状态从有效指令ACT发布起一直持续到预充电指令发布为止。
字线WLD被驱动到VPP电平，对应的存储单元MC的晶体管TrD成为接通状态。因此，该存储单元MC的电容器Cap连接于位线BLD-T及位线BLD-C。结果，根据存储单元MC的电容器Cap的电荷，位线BLD-T或位线BLD-C的电位略微变化。在图53的例子中，示出了位线BLD-T的电位略微上升的情况。
之后，在指定时序，感测信号SAN、SAP分别变成低电平及高电平，感测放大器电路sac被激活。结果，位线BLD-T、BLD-C的电位差增大。在图53的例子中，示出了位线BLD-C被驱动到低电平，位线BLD-T被驱动到高电平的情况。
接着，读取指令发布后，按照与读取指令同步输入的列地址YADD，对应的列选择信号YS变成高电平。在列选择信号YS激活之前的时点，局域输入输出线LIOT、LIOB被预充电到电源电压VCC。
列选择信号YS激活后，列开关YSW的晶体管TR71、TR72成为接通状态，因此位线BLD-T、BLD-C连接于对应的局域输入输出线LIOT、LIOB。结果，局域输入输出线LIOT维持在预充电电平不变，局域输入输出线LIOB从预充电电平下降到低电平。
传输栅极TG成为接通状态后，局域输入输出线LIOT、LIOB连接于主输入输出线MIOT、MIOB。结果，主输入输出线MIOT维持在预充电电平不变，主输入输出线MIOB从预充电电平下降到低电平。
通过以上动作，从存储单元MC读出数据。
此外，在图52及图53中，也可应用图51的存储单元阵列1201′替代图50所示的存储单元阵列1201。
[DRAM的读出动作中的动作参数的调整]
字线WLD(例如字线WLD(1))与字线驱动器1220(字线开关)之间的配线电阻较大的情况下，通过字线驱动器1220对字线WLD(1)施加的充电时的电压的上升变慢(图53)，因此将位线BLD的稳定等待时间Tg延长。另一方面，字线WLD(例如字线WLD(2))与字线驱动器1220(字线开关)之间的配线电阻较小的情况下，通过字线驱动器1220对字线WLD施加的充电时的电压的上升变快(图53)，因此将位线BLD的稳定等待时间Tg缩短。
[三维型DRAM的结构例]
接着，对三维型DRAM的结构例进行说明。
图54是表示DRAM的构成的示意性XY剖视图。图55是将图54所示的结构沿着C-C′线切断，然后沿着箭头方向所见的示意性剖视图。
例如，如图55所示，存储单元阵列1201具备沿着Z方向交替排列的多个存储器层MLD及氧化硅(SiO2)等绝缘层701。另外，在这多个存储器层MLD及绝缘层701的上方设置有氧化硅(SiO2)等绝缘层705。
如图54所示，存储器层MLD具备设置在存储单元区域RMC且沿着Y方向交替排列的多个电容器结构710及氧化硅(SiO2)等绝缘层702。电容器结构710具备电极711、712及设置在它们之间的绝缘层713。
电极711作为电容器Cap的一电极发挥功能。电极711沿着X方向延伸。电极711的X方向上的一端部连接于极板线PL。电极711、712例如可包含多晶硅(Poly-Si)、钨(W)、氮化钨(WN)、硅化钨(WSi)、氮硅化钨(WSiN)、钼(Mo)、氮化钼(MoN)、铱(Ir)、氧化铱(IrO)、钌(Ru)、氧化钌(RuO)、氮化钽(TaN)、氮化钛(TiN)、氮硅化钛(TiSiN)、氮化钌钛(RuTiN)等，也可包含其他导电性材料，还可包含多种导电性材料的积层膜。
此外，极板线PL沿着Y方向及Z方向延伸，且在X方向上将多个存储器层MLD分断。极板线PL的X方向上的一侧及另一侧的侧面分别连接于多个存储器层MLD及与多个电容器结构710对应的多个电极711。极板线PL例如也可包含与电极711相同的材料。
电极712作为电容器Cap的另一电极发挥功能。电极712与电极711的外周面(上下表面及Y方向的两侧面)对向，沿着电极711的外周面在X方向上延伸。电极712的X方向上的一端部连接于下述半导体层721。电极712例如也可包含与电极711相同的材料。
绝缘层713设置在电极711、712之间。绝缘层713使电极711、712绝缘。绝缘层713例如可包含氧化铝(AlO)、氧化锆(ZrO)、氧化铪(HfO)、氧化铌(NbO)、氧化钽(TaO)、钛酸钡锶(BST)、钛酸锆酸铅(PZT)、钽酸铋酸锶(SBT)或其他绝缘性金属氧化物，也可包含其他绝缘性材料，还可为ZrHfO、ZrAlO、ZrNbO等这些混合物。另外，绝缘层713也可包含氧化锆、氧化铝、氧化锆的积层膜(ZAZ)、ZrHfO、ZrAlO、ZrNbO的积层膜等多种绝缘性材料的积层膜。另外，绝缘层713也可为铁电体。
另外，如图54所示，存储器层MLD具备设置在字线连接区域RWL且沿着Y方向排列的多个晶体管结构720。晶体管结构720具备半导体层721。另外，在字线连接区域RWL设置有导电层722、及设置在该导电层722的外周面的绝缘层723。
半导体层721作为晶体管TrD的通道区域等发挥功能。半导体层721沿着X方向延伸。半导体层721例如可包含硅(Si)、锗(Ge)、碳(C)、氧化锌锡(ZnSnO：一般称为“ZTO”)、氧化铟锌(InZnO：一般称为“IZO”)、氧化铟镓锌(InGaZnO：一般称为“IGZO”)、氧化铟镓硅(InGaSiO：一般称为“IGSO”)、氧化铟钨(InWO：一般称为“IWO”)或其他半导体材料，也可包含多种半导体材料的积层膜。
导电层722作为沿着Z方向排列的多个晶体管TrD的栅极电极及字线WLD发挥功能。导电层722与沿着Y方向排列的多个晶体管结构720对应而设置有多个。导电层722例如可包含多晶硅(Poly-Si)、钨(W)、氮化钨(WN)、硅化钨(WSi)、氮硅化钨(WSiN)、钼(Mo)、氮化钼(MoN)、铱(Ir)、氧化铱(IrO)、钌(Ru)、氧化钌(RuO)、氮化钽(TaN)、氮化钛(TiN)、氮硅化钛(TiSiN)、氮化钌钛(RuTiN)等，也可包含其他导电性材料，也可包含多种导电性材料的积层膜。
绝缘层723作为晶体管TrD的栅极绝缘膜发挥功能。绝缘层723具备覆盖导电层722的外周面的部分、及设置在半导体层721与导电层722之间的部分。绝缘层723使半导体层721与导电层722绝缘。绝缘层723例如可包含氧化铝(AlO)、氧化锆(ZrO)、氧化铪(HfO)、氧化铌(NbO)、氧化钽(TaO)、钛酸钡锶(BST)、钛酸锆酸铅(PZT)、钽酸铋酸锶(SBT)或其他绝缘性金属氧化物，也可包含其他绝缘性材料，还可为ZrHfO、ZrAlO、ZrNbO等这些混合物。绝缘层723也可包含多种绝缘性材料的积层膜。绝缘层723例如也可包含与绝缘层713相同的材料。
另外，如图54所示，存储器层MLD具备设置在字线连接区域RWL且沿着X方向排列，沿着Y方向延伸的2个导电层730。另外，在沿着X方向排列的2个导电层730之间设置有氧化硅(SiO2)等绝缘层703。
导电层730作为位线BL发挥功能。导电层730例如可包含多晶硅(Poly-Si)、钨(W)、氮化钨(WN)、硅化钨(WSi)、氮硅化钨(WSiN)、钼(Mo)、氮化钼(MoN)、铱(Ir)、氧化铱(IrO)、钌(Ru)、氧化钌(RuO)、氮化钽(TaN)、氮化钛(TiN)、氮硅化钛(TiSiN)、氮化钌钛(RuTiN)等，也可包含其他导电性材料，还可包含氮化钛(TiN)与钨(W)的积层膜等多种导电性材料的积层膜。
另外，如图54所示，存储器层MLD具备设置在位线连接区域RBL且沿着X方向延伸的导电层740。另外，在导电层740的Y方向的侧面设置有氧化硅(SiO2)等绝缘层704。
在图54的例子中，导电层740连接于导电层730的Y方向的端部。导电层740例如也可包含与导电层730相同的材料。此外，在图54的例子中，沿着X方向排列的多个导电层740在每个存储单元区域RMC中电独立。
在这种构成中，也根据字线WLD与字线开关之间的配线电阻RW，在多个分割范围逐一进行读出动作及写入动作中的动作参数的调整。由此，能执行得当的读出动作及写入动作。
[第10实施方式]
所述第1实施方式～第9实施方式中，根据字线WL的分割范围DU1、DU2与字线开关WLSW之间的配线电阻，在多个分割范围DU1、DU2逐一进行了读出动作及写入动作中的动作参数的调整。相对于此，第10实施方式中，根据外部焊垫电极PX与驱动器电路等(CG驱动器电路DRV、源极线驱动器电路SDRV、感测放大器模块SAM)之间的配线电阻，在多个分割范围DU1、DU2逐一进行读出动作及写入动作中的动作参数的调整。
图56是表示第10实施方式的存储器裸片MD的一部分构成的示意性剖视图。此外，图56是与图38对应的图。
如图56所示，基体层LSB具备设置在绝缘层501的上表面的背面配线层MA。背面配线层MA包含多个配线ma1。这多个配线ma1沿着Y方向延伸。这多个配线ma1例如也可包含铝(Al)等。
另外，多个配线ma1中的一部分作为外部焊垫电极PX发挥功能。该外部焊垫电极PX设置在周边区域RP(图37)。该配线ma1在不含导电层500的区域VZ，连接于存储单元阵列层LMCA中的接点CC。另外，配线ma1的一部分经由设置在绝缘层502的开口TV而露出于存储器裸片MD的外部。
在图56的例子中，外部焊垫电极PX是连接着电源电压VCC的外部焊垫电极PX(以下，记作外部焊垫电极PX(VCC))或连接着接地电压VSS的外部焊垫电极PX(以下，记作外部焊垫电极PX(VSS))。另外，在图56的例子中，多个配线ma1是传送从外部焊垫电极PX(VCC)或PX(VSS)供给的电源电压VCC或接地电压VSS的电压供给线(电源线)。
多个接点CC经由配线层M10、M11的配线m10、m11连接于芯片贴合电极层MB的多个贴合电极PI1。多个贴合电极PI1分别连接于芯片CP的芯片贴合电极层DB中的多个贴合电极PI2。
此外，图56中的其他构成与图38中所说明的构成相同，因此省略重复的说明。
图57是表示第10实施方式的芯片CP的构成例的示意性俯视图。图57是与图40对应的图。如图57所示，芯片CP具备设置在Y方向的一端侧的电路区域RC。在电路区域RC设置有输入输出控制电路I/O(图2)。另外，在电路区域RC上的芯片贴合电极层DB设置有沿着X方向排列的多个贴合电极PI2。
在图57所示的例子中，与4个周边电路区域RPC(4个存储面MP)对应而设置有4组贴合电极PI2(VCC)和贴合电极PI2(VSS)。贴合电极PI2(VCC)与连接于电源电压VCC(图2)的外部焊垫电极PX(VCC)电连接。另外，贴合电极PI2(VSS)与连接于接地电压VSS(图2)的外部焊垫电极PX(VSS)电连接。此外，贴合电极PI2(VCC)及贴合电极PI2(VSS)以外的贴合电极PI2例如与连接于电源电压VCCQ(图2)或数据信号输入输出端子DQ0～DQ7(图2)等的外部焊垫电极PX电连接。
4个周边电路区域RPC分别沿着X方向分割成2个区域RPCU。在多个区域RPCU(在图57的例子中，为8个区域RPCU)的Y方向负侧分别设置有电压产生电路VG及CG驱动器电路DRV。另外，在多个区域RPCU(在图57的例子中，为8个区域RPCU)的Y方向正侧分别设置有电压产生电路VG及源极线驱动器电路SDRV。此外，图57中省略了电压产生电路VG(参照图5、图58及图59)。
此外，图57中的其他构成与图40中所说明的构成相同，因此省略重复的说明。
图58是表示贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及CG驱动器电路DRV的连接关系的示意图。图58是与图43对应的图。此外，图58中省略了定序器SQC。
如图58所示，贴合电极PI2(VCC)连接于电压供给线LP1，该电压供给线LP1分支而连接于电压产生电路VG(1)、VG(2)。电压产生电路VG(1)连接于CG驱动器电路DRV(1)，电压产生电路VG(2)连接于CG驱动器电路DRV(2)。贴合电极PI2(VCC)与电压产生电路VG(1)(CG驱动器电路DRV(1))之间的电压供给线LP1的配线电阻为RCC(1)。贴合电极PI2(VCC)与电压产生电路VG(2)(CG驱动器电路DRV(2))之间的电压供给线LP1的配线电阻为RCC(1)+RCC(2)。如此，电压供给线LP1的配线电阻根据电压供给线LP1的距离而增大。由此，电压产生电路VG(2)(CG驱动器电路DRV(2))的从贴合电极PI2(VCC)供给的电源电压VCC比起电压产生电路VG(1)(CG驱动器电路DRV(1))有所下降。
另外，贴合电极PI2(VSS)连接于电压供给线LP2，该电压供给线LP2分支而连接于电压产生电路VG(1)、VG(2)。电压产生电路VG(1)连接于CG驱动器电路DRV(1)，电压产生电路VG(2)连接于CG驱动器电路DRV(2)。贴合电极PI2(VSS)与电压产生电路VG(1)(CG驱动器电路DRV(1))之间的电压供给线LP2的配线电阻为RSS(1)。贴合电极PI2(VSS)与电压产生电路VG(2)(CG驱动器电路DRV(2))之间的电压供给线LP2的配线电阻为RSS(1)+RSS(2)。如此，电压供给线LP2的配线电阻根据电压供给线LP2的距离而增大。由此，电压产生电路VG(2)(CG驱动器电路DRV(2))的从贴合电极PI2(VSS)供给的电源电压VSS比起电压产生电路VG(1)(CG驱动器电路DRV(1))有所上升。
电压供给线LP1、LP2如图56所示，具备配线层D10～D14的配线d10～d14、将这些配线d10～d14电连接的接点、及接点CS。在以下所说明的电压供给线LP11、LP12(图59)及电压供给线LP21(图60)中也同样如此。
图59是表示贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及源极线驱动器电路SDRV的连接关系的示意图。图59是与图44对应的图。此外，图59中省略了定序器SQC。
如图59所示，贴合电极PI2(VCC)连接于电压供给线LP11，该电压供给线LP11分支而连接于电压产生电路VG(11)、VG(12)。电压产生电路VG(11)连接于源极线驱动器电路SDRV(1)，电压产生电路VG(12)连接于源极线驱动器电路SDRV(2)。
贴合电极PI2(VCC)与电压产生电路VG(11)(源极线驱动器电路SDRV(1))之间的电压供给线LP11的配线电阻为RCC(11)。贴合电极PI2(VCC)与电压产生电路VG(12)(源极线驱动器电路SDRV(2))之间的电压供给线LP11的配线电阻为RCC(11)+RCC(12)。如此，电压供给线LP11的配线电阻根据电压供给线LP11的距离而增大。由此，电压产生电路VG(12)(源极线驱动器电路SDRV(2))的从贴合电极PI2(VCC)供给的电源电压VCC比起电压产生电路VG(11)(源极线驱动器电路SDRV(1))有所下降。
另外，贴合电极PI2(VSS)连接于电压供给线LP12，该电压供给线LP12分支而连接于电压产生电路VG(11)、VG(12)。
贴合电极PI2(VSS)与电压产生电路VG(11)(源极线驱动器电路SDRV(1))之间的电压供给线LP12的配线电阻为RSS(11)。贴合电极PI2(VSS)与电压产生电路VG(12)(源极线驱动器电路SDRV(2))之间的电压供给线LP12的配线电阻为RSS(11)+RSS(12)。如此，电压供给线LP12的配线电阻根据电压供给线LP12的距离而增大。由此，电压产生电路VG(12)(源极线驱动器电路SDRV(2))的从贴合电极PI2(VSS)供给的电源电压VSS比起电压产生电路VG(11)(源极线驱动器电路SDRV(1))有所上升。
图60是表示贴合电极PI2(VCC)、PI2(VSS)及感测放大器模块SAM的连接关系的示意图。图60是与图44对应的图。此外，图60中省略了定序器SQC。
如图60所示，贴合电极PI2(VSS)连接于电压供给线LP21，该电压供给线LP21分支而连接于感测放大器模块SAM(1)、SAM(2)。贴合电极PI2(VSS)与感测放大器模块SAM(1)之间的电压供给线LP21的配线电阻为RSS(21)。贴合电极PI2(VSS)与感测放大器模块SAM(2)之间的电压供给线LP21的配线电阻为RSS(22)+RSS(23)。如此，电压供给线LP21的配线电阻根据电压供给线LP21的距离而增大。由此，感测放大器模块SAM(2)的从贴合电极PI2(VSS)供给的电源电压VSS比起感测放大器模块SAM(1)有所上升。此外，在图59的例子中，向感测放大器模块SAM(1)、SAM(2)供给的电压VSRC为接地电压VSS。
图61是表示贴合电极PI2(VCC)、PI2(VSS)、输入输出控制电路I/O及电压产生电路VG的构成的示意性电路图。如图61所示，输入输出控制电路I/O经由电压供给线LP1、LP2连接在贴合电极PI2(VCC)、PI2(VSS)之间。连接于输入输出控制电路I/O的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，设置在从Z方向观察与输入输出控制电路I/O重叠的位置的贴合电极PI2(VCC)、PI2(VSS)。也就是说，连接于输入输出控制电路I/O的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，从X方向的负侧数起第3个贴合电极PI2(VCC)、PI2(VSS)。
电压产生电路VG(1)、VG(2)经由电压供给线LP1、LP2，与输入输出控制电路I/O并联连接在贴合电极PI2(VCC)、PI2(VSS)之间。贴合电极PI2(VCC)与输入输出控制电路I/O之间的配线电阻为RA。贴合电极PI2(VCC)与电压产生电路VG(1)之间的配线电阻为RA+RB。贴合电极PI2(VCC)与电压产生电路VG(2)之间的配线电阻为RA+RB+RC。贴合电极PI2(VSS)与输入输出控制电路I/O之间的配线电阻为RD。贴合电极PI2(VSS)与电压产生电路VG(1)之间的配线电阻为RD+RE。贴合电极PI2(VSS)与电压产生电路VG(2)之间的配线电阻为RD+RE+RF。此外，配线电阻RB与图58的配线电阻RCC(1)对应，配线电阻RC与图58的配线电阻RCC(2)对应，配线电阻RE与图58的配线电阻RSS(1)对应，配线电阻RF与图58的配线电阻RSS(2)对应。
输入输出控制电路I/O及电压产生电路VG(1)、VG(2)运行时，输入输出控制电路I/O及电压产生电路VG(1)、VG(2)中流通的电流分别为I1(1)、I2(1)、I3(1)。这时，输入输出控制电路I/O的贴合电极PI2(VCC)侧及贴合电极PI2(VSS)侧的电位分别为VCC(1)′及VSS(1)′。电压产生电路VG(1)的贴合电极PI2(VCC)侧及贴合电极PI2(VSS)侧的电位分别为VCC(1)″及VSS(1)″。电压产生电路VG(2)的贴合电极PI2(VCC)侧及贴合电极PI2(VSS)侧的电位分别为VCC(1)″′及VSS(1)″′。
图62是表示贴合电极PI2(VCC)、PI2(VSS)及电压产生电路VG的构成的示意性电路图。如图62所示，在贴合电极PI2(VCC)、PI2(VSS)之间未设置输入输出控制电路I/O。图62的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，设置在从Z方向观察不与输入输出控制电路I/O重叠的位置的贴合电极PI2(VCC)、PI2(VSS)。也就是说，图62的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，从X方向的负侧数起第1个、第2个或第4个贴合电极PI2(VCC)、PI2(VSS)。图62中的其他构成与图61的构成相同，因此省略重复的说明。
电压产生电路VG(1)、VG(2)运行时，电压产生电路VG(1)、VG(2)中流通的电流分别为I2(2)、I3(2)。这时，电压产生电路VG(1)的贴合电极PI2(VCC)侧及贴合电极PI2(VSS)侧的电位分别为VCC(2)″及VSS(2)″。电压产生电路VG(2)的贴合电极PI2(VCC)侧及贴合电极PI2(VSS)侧的电位分别为VCC(2)″′及VSS(2)″′。
图62的情况下，输入输出控制电路I/O未连接于贴合电极PI2(VCC)、PI2(VSS)，因此无论输入输出控制电路I/O是否运行，电压产生电路VG(1)、VG(2)中流通的电流I2(2)、I3(2)固定不变。相对于此，图61的情况下，随着输入输出控制电路I/O的运行，输入输出控制电路I/O中流通电流I1(1)，电压产生电路VG(1)、VG(2)中流通的电流I2(1)、I3(1)减小。由此，图61的情况下，对电压产生电路VG(1)施加的电压(电位差VCC(1)″－VSS(1)″)下降，对电压产生电路VG(2)施加的电压(电位差VCC(1)″′－VSS(1)″′)下降。也就是说，从贴合电极PI2(VCC)向电压产生电路VG(1)、VG(2)供给的电源电压VCC下降，从贴合电极PI2(VSS)向电压产生电路VG(1)、VG(2)供给的接地电压VSS上升。
[动作参数的调整]
如参照图58～图60所说明的那样，在同一存储面MP内，电压供给线LP的配线电阻根据贴合电极PI2(VCC)、PI2(VSS)与电压产生电路VG及驱动器电路等(CG驱动器电路DRV、源极线驱动器电路SDRV、感测放大器模块SAM)之间的电压供给线LP的距离而变化，从而向电压产生电路VG及驱动器电路等供给的电压变动。另外，如参照图61及图62所说明的那样，距输入输出控制电路I/O近的存储面MP的电压产生电路VG及驱动器电路等与输入输出控制电路I/O共享电压供给线LP，因此随着输入输出控制电路I/O中的数据输入输出动作的进行，向电压产生电路VG及驱动器电路等供给的电压变动。此外，距输入输出控制电路I/O远的存储面MP的电压产生电路VG及驱动器电路等不与输入输出控制电路I/O共享电压供给线LP，因此即便进行输入输出控制电路I/O中的数据输入输出动作，向电压产生电路VG及驱动器电路等供给的电压也不会变动。
如此，向同一存储面MP内的不同电压产生电路VG及驱动器电路等供给的电压变动。另外，在距输入输出控制电路I/O近的存储面MP与距输入输出控制电路I/O远的存储面MP中，向电压产生电路VG及驱动器电路等供给的电压变动。
若向电压产生电路VG及驱动器电路等供给的电压变动，则从电压产生电路VG及驱动器电路等供给的各种电压的电压值也有可能变动。因此，根据向电压产生电路VG及驱动器电路等供给的电压的变动，进行读出动作及写入动作中的动作参数的调整。
此外，图57是在1个存储面MP设置有1组电极PI2(VCC)、PI2(VSS)，但也可在多个(例如2个)存储面MP设置1组电极PI2(VCC)、PI2(VSS)。该情况下，1组电极PI2(VCC)、PI2(VSS)与多个存储面MP的电压产生电路VG及驱动器电路等以多个电压供给线LP连接。该情况下，在多个存储面MP每一者中，电压供给线LP的距离变化，电压供给线LP的配线电阻变化。从而，在多个存储面MP每一者中，向电压产生电路VG及驱动器电路等供给的电压变动。
[读出动作中的动作参数的调整]
读出动作中的选择字线WLS的动作参数包含图26的等待时间Ta、及在图26的时序t101～t102之间向选择字线WLS供给的电压Va。另外，读出动作中的选择字线WLS的动作参数包含图29的等待时间Te、及在图29的时序t102～t103之间向选择字线WLS供给的电压Ve。例如，向电压产生电路VG供给的电源电压VCC下降的情况下，从电压产生电路VG向CG驱动器电路DRV供给的读出路径电压VREAD、读出电压等各种电压的电压值下降。因此，将等待时间Ta延长，将电压Va增大，将等待时间Te延长，将电压Ve增大。另外，向CG驱动器电路DRV供给的接地电压VSS上升的情况下，对存储单元阵列MCA内的存储单元等有执行力地施加的电压变小。因此，将等待时间Ta延长，将电压Va增大，将等待时间Te延长，将电压Ve增大。
另外，读出动作中的位线BL的动作参数包含图26的等待时间Tb、在图26的时序t104～t105之间向位线BL供给的电压Vb、图26的等待时间Tc及图26的等待时间Td。例如，向感测放大器模块SAM供给的接地电压VSS(电压VSRC)上升的情况下，将等待时间Tb延长，将电压Vb增大，将等待时间Tc缩短，将等待时间Td(感测时间)延长。
另外，读出动作中的源极线SL1、SL2的动作参数包含图26的等待时间Ts、及在图26的时序t103～t105之间向源极线SL1、SL2供给的电压VS。例如，向源极线驱动器电路SDRV供给的电源电压VCC下降的情况下，将等待时间Ts延长，将电压Vs增大。另外，向源极线驱动器电路SDRV供给的接地电压VSS上升的情况下，将等待时间Ts缩短，电压Vs缩小。
[写入动作中的动作参数的调整]
写入动作中的选择字线WLS的动作参数包含图33的等待时间Tf、及图34的编程电压VPGM的初始电压Vf(循环次数nW为1时的编程电压VPGM)。另外，写入动作中的选择字线WLS的动作参数包含图35的等待时间Ta′及等待时间Te′。例如，向电压产生电路VG供给的电源电压VCC下降的情况下，从电压产生电路VG向CG驱动器电路DRV供给的编程电压VPGM、写入路径电压VPASS等各种电压的电压值下降。因此，将等待时间Tf延长，将电压Vf增大，将等待时间Ta′延长，将等待时间Te′延长。另外，向CG驱动器电路DRV供给的接地电压VSS上升的情况下，将等待时间Tf延长，将电压Vf增大，将等待时间Ta′延长，将等待时间Te′延长。
另外，写入动作中的位线BL的动作参数包含图35的等待时间Tb′、等待时间Tc′及等待时间Td′。例如，向感测放大器模块SAM供给的接地电压VSS(电压VSRC)上升的情况下，将等待时间Tb′延长，将等待时间Tc′缩短，将等待时间Td′延长。
此外，在图57～图60中，为1个存储面MP各设置有1个贴合电极PI2(VCC)及贴合电极PI2(VSS)，但也可为1个存储面MP各设置2个以上的贴合电极PI2(VCC)及贴合电极PI2(VSS)。另外，还可为多个存储面MP各设置1个贴合电极PI2(VCC)及贴合电极PI2(VSS)。
另外，图57中，在芯片CP的Y方向负侧的区域(电路区域RC)设置有多个贴合电极PI2，但也可在芯片CP的Y方向负侧及正侧的区域设置多个贴合电极PI2。
[第11实施方式]
图63是表示第11实施方式的芯片CP2的构成例的示意性俯视图。图57中，与4个周边电路区域RPC(4个存储面MP)对应而设置有4组贴合电极PI2(VCC)和贴合电极PI2(VSS)。相对于此，图63中，在4个周边电路区域RPC(4个存储面MP)的交界附近设置有3组贴合电极PI2(VCC)和贴合电极PI2(VSS)，在从X方向的负侧数起第1个周边电路区域RPC(存储面MP)的X方向负侧的端部设置有1组贴合电极PI2(VCC)和贴合电极PI2(VSS)，在从X方向的负侧数起第4个周边电路区域RPC(存储面MP)的X方向正侧的端部设置有1组贴合电极PI2(VCC)和贴合电极PI2(VSS)。
如此，在各存储面MP的X方向上的两端(负侧及正侧)设置有贴合电极PI2(VCC)及贴合电极PI2(VSS)。2个存储面MP的交界附近的贴合电极PI2(VCC)及贴合电极PI2(VSS)为这2个存储面MP所共有。此外，贴合电极PI2(VCC)及贴合电极PI2(VSS)以外的贴合电极PI2例如与连接于电源电压VCCQ(图2)或数据信号输入输出端子DQ0～DQ7(图2)等的外部焊垫电极PX电连接。
此外，图63中的其他构成与图40及图57中所说明的构成相同，因此省略重复的说明。
图64是表示外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及源极线驱动器电路SDRV的连接关系的示意图。图64是与图43及图58对应的图。此外，图64中省略了定序器SQC。
如图64所示，设置在存储面MP的X方向负侧的贴合电极PI2(VCC)连接于电压供给线LP31，该电压供给线LP31连接于电压产生电路VG(1)。电压产生电路VG(1)连接于CG驱动器电路DRV(1)。贴合电极PI2(VCC)与电压产生电路VG(1)(CG驱动器电路DRV(1))之间的电压供给线LP31的配线电阻为RCC(31)。
另外，设置在存储面MP的X方向负侧的贴合电极PI2(VCC)连接于电压供给线LP32，该电压供给线LP32连接于外部焊垫电极PX(VCC)。贴合电极PI2(VCC)与外部焊垫电极PX(VCC)之间的电压供给线LP32的配线电阻为RCC(32)。外部焊垫电极PX(VCC)与电压产生电路VG(1)(CG驱动器电路DRV(1))之间的电压供给线LP31、LP32的配线电阻为RCC(31)+RCC(32)。
电压供给线LP31如图56所示，具备配线层D10～D14的配线d10～d14、将这些配线d10～d14电连接的接点、及接点CS。在以下所说明的电压供给线LP33、LP41、LP43(图64)、电压供给线LP51、LP53、LP61、LP63(图65)及电压供给线LP71、LP81(图66)中也同样如此。
另外，电压供给线LP32如图56所示，具备贴合电极PI1、配线层M11、M10的配线m11、m10、接点CC及背面配线层MA的配线ma1。在以下所说明的电压供给线LP34、LP42、LP44(图64)、电压供给线LP52、LP54、LP62、LP64(图65)及电压供给线LP72、LP82(图66)中也同样如此。
如图64所示，设置在存储面MP的X方向负侧的贴合电极PI2(VSS)连接于电压供给线LP33，该电压供给线LP33连接于电压产生电路VG(1)。电压产生电路VG(1)连接于CG驱动器电路DRV(1)。贴合电极PI2(VSS)与电压产生电路VG(1)(CG驱动器电路DRV(1))之间的电压供给线LP33的配线电阻为RSS(31)。
另外，设置在存储面MP的X方向负侧的贴合电极PI2(VSS)连接于电压供给线LP34，该电压供给线LP34连接于外部焊垫电极PX(VSS)。贴合电极PI2(VSS)与外部焊垫电极PX(VSS)之间的电压供给线LP34的配线电阻为RSS(32)。外部焊垫电极PX(VSS)与电压产生电路VG(1)(CG驱动器电路DRV(1))之间的电压供给线LP33、LP34的配线电阻为RSS(31)+RSS(32)。
如图64所示，设置在存储面MP的X方向正侧的贴合电极PI2(VCC)连接于电压供给线LP41，该电压供给线LP41连接于电压产生电路VG(2)。电压产生电路VG(2)连接于CG驱动器电路DRV(2)。贴合电极PI2(VCC)与电压产生电路VG(2)(CG驱动器电路DRV(2))之间的电压供给线LP41的配线电阻为RCC(41)。
另外，设置在存储面MP的X方向正侧的贴合电极PI2(VCC)连接于电压供给线LP42，该电压供给线LP42连接于外部焊垫电极PX(VCC)。贴合电极PI2(VCC)与外部焊垫电极PX(VCC)之间的电压供给线LP42的配线电阻为RCC(42)。外部焊垫电极PX(VCC)与电压产生电路VG(2)(CG驱动器电路DRV(2))之间的电压供给线LP41、LP42的配线电阻为RCC(41)+RCC(42)。
如图64所示，设置在存储面MP的X方向正侧的贴合电极PI2(VSS)连接于电压供给线LP43，该电压供给线LP43连接于电压产生电路VG(2)。电压产生电路VG(2)连接于CG驱动器电路DRV(2)。贴合电极PI2(VSS)与电压产生电路VG(2)(CG驱动器电路DRV(2))之间的电压供给线LP43的配线电阻为RSS(41)。
另外，设置在存储面MP的X方向正侧的贴合电极PI2(VSS)连接于电压供给线LP44，该电压供给线LP44连接于外部焊垫电极PX(VSS)。贴合电极PI2(VSS)与外部焊垫电极PX(VSS)之间的电压供给线LP44的配线电阻为RSS(42)。外部焊垫电极PX(VSS)与电压产生电路VG(2)(CG驱动器电路DRV(2))之间的电压供给线LP43、LP44的配线电阻为RSS(41)+RSS(42)。
如上所述，配线电阻根据外部焊垫电极PX(VCC)、PX(VSS)与电压产生电路VG(1)及CG驱动器电路DRV(1)之间的电压供给线LP31、LP32、LP33、LP34的距离而增大。另外，配线电阻根据外部焊垫电极PX(VCC)、PX(VSS)与电压产生电路VG(2)及CG驱动器电路DRV(2)之间的电压供给线LP41、LP42、LP43、LP44的距离而增大。由此，从外部焊垫电极PX(VCC)、PX(VSS)向电压产生电路VG(1)及CG驱动器电路DRV(1)供给的电源电压VCC及接地电压VSS根据配线电阻而变动。另外，从外部焊垫电极PX(VCC)、PX(VSS)向电压产生电路VG(2)及CG驱动器电路DRV(2)供给的电源电压VCC及接地电压VSS也根据配线电阻而变动。根据向电压产生电路VG及CG驱动器电路DRV供给的电压的变动，进行读出动作及写入动作中的动作参数的调整。动作参数的调整与第10实施方式中所说明的调整相同，因此省略说明。
图65是表示外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG及源极线驱动器电路SDRV的连接关系的示意图。图65是与图44及图59对应的图。此外，图65中省略了定序器SQC。
如图65所示，设置在存储面MP的X方向负侧的贴合电极PI2(VCC)连接于电压供给线LP51，该电压供给线LP51连接于电压产生电路VG(11)。电压产生电路VG(11)连接于源极线驱动器电路SDRV(1)。贴合电极PI2(VCC)与电压产生电路VG(11)(源极线驱动器电路SDRV(1))之间的电压供给线LP51的配线电阻为RCC(51)。
另外，设置在存储面MP的X方向负侧的贴合电极PI2(VCC)连接于电压供给线LP52，该电压供给线LP52连接于外部焊垫电极PX(VCC)。贴合电极PI2(VCC)与外部焊垫电极PX(VCC)之间的电压供给线LP52的配线电阻为RCC(52)。外部焊垫电极PX(VCC)与电压产生电路VG(11)(源极线驱动器电路SDRV(1))之间的电压供给线LP51、LP52的配线电阻为RCC(51)+RCC(52)。
如图65所示，设置在存储面MP的X方向负侧的贴合电极PI2(VSS)连接于电压供给线LP53，该电压供给线LP53连接于电压产生电路VG(11)。电压产生电路VG(11)连接于源极线驱动器电路SDRV(1)。贴合电极PI2(VSS)与电压产生电路VG(11)(源极线驱动器电路SDRV(1))之间的电压供给线LP53的配线电阻为RSS(51)。
另外，设置在存储面MP的X方向负侧的贴合电极PI2(VSS)连接于电压供给线LP54，该电压供给线LP54连接于外部焊垫电极PX(VSS)。贴合电极PI2(VSS)与外部焊垫电极PX(VSS)之间的电压供给线LP54的配线电阻为RSS(52)。外部焊垫电极PX(VSS)与电压产生电路VG(11)(源极线驱动器电路SDRV(1))之间的电压供给线LP53、LP54的配线电阻为RSS(51)+RSS(52)。
如图65所示，设置在存储面MP的X方向正侧的贴合电极PI2(VCC)连接于电压供给线LP61，该电压供给线LP61连接于电压产生电路VG(12)。电压产生电路VG(12)连接于源极线驱动器电路SDRV(2)。贴合电极PI2(VCC)与电压产生电路VG(12)(源极线驱动器电路SDRV(2))之间的电压供给线LP61的配线电阻为RCC(61)。
另外，设置在存储面MP的X方向正侧的贴合电极PI2(VCC)连接于电压供给线LP62，该电压供给线LP62连接于外部焊垫电极PX(VCC)。贴合电极PI2(VCC)与外部焊垫电极PX(VCC)之间的电压供给线LP62的配线电阻为RCC(62)。外部焊垫电极PX(VCC)与电压产生电路VG(12)(源极线驱动器电路SDRV(2))之间的电压供给线LP61、LP62的配线电阻为RCC(61)+RCC(62)。
如图65所示，设置在存储面MP的X方向正侧的贴合电极PI2(VSS)连接于电压供给线LP63，该电压供给线LP63连接于电压产生电路VG(12)。电压产生电路VG(12)连接于源极线驱动器电路SDRV(2)。贴合电极PI2(VSS)与电压产生电路VG(12)(源极线驱动器电路SDRV(2))之间的电压供给线LP63的配线电阻为RSS(61)。
另外，设置在存储面MP的X方向正侧的贴合电极PI2(VSS)连接于电压供给线LP64，该电压供给线LP64连接于外部焊垫电极PX(VSS)。贴合电极PI2(VSS)与外部焊垫电极PX(VSS)之间的电压供给线LP64的配线电阻为RSS(62)。外部焊垫电极PX(VSS)与电压产生电路VG(12)(源极线驱动器电路SDRV(2))之间的电压供给线LP63、LP64的配线电阻为RSS(61)+RSS(62)。
此外，外部焊垫电极PX(VCC)、PX(VSS)连接于背面配线层MA的配线ma1，配线ma1从存储面MP的Y方向负侧的端部向Y方向正侧的端部延伸。在存储面MP的Y方向正侧的端部连接着配线ma1与接点CC，接点CC经由配线层M10、M11的配线m10、m11连接于贴合电极PI1。贴合电极PI1连接于贴合电极PI2(VCC)、PI2(VSS)。如此，在图65的例子中，电压供给线LP52、LP54、LP62、LP64的距离较长，配线电阻RCC(52)、RSS(52)、RCC(62)、RSS(62)较大。
如上所述，配线电阻根据外部焊垫电极PX(VCC)、PX(VSS)与电压产生电路VG(11)及源极线驱动器电路SDRV(1)之间的电压供给线LP51、LP52、LP53、LP54的距离而增大。另外，配线电阻根据外部焊垫电极PX(VCC)、PX(VSS)与电压产生电路VG(12)及源极线驱动器电路SDRV(2)之间的电压供给线LP61、LP62、LP63、LP64的距离而增大。由此，从外部焊垫电极PX(VCC)、PX(VSS)向电压产生电路VG(11)及源极线驱动器电路SDRV(1)供给的电源电压VCC及接地电压VSS根据配线电阻而变动。另外，从外部焊垫电极PX(VCC)、PX(VSS)向电压产生电路VG(12)及源极线驱动器电路SDRV(2)供给的电源电压VCC及接地电压VSS也根据配线电阻而变动。根据向电压产生电路VG及源极线驱动器电路SDRV供给的电压的变动，进行读出动作及写入动作中的动作参数的调整。动作参数的调整与第10实施方式中所说明的调整相同，因此省略说明。
图66是表示外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)及感测放大器模块SAM的连接关系的示意图。图66是与图44及图60对应的图。此外，图66中省略了定序器SQC。
如图66所示，设置在存储面MP的X方向负侧的贴合电极PI2(VSS)连接于电压供给线LP71，该电压供给线LP71连接于感测放大器模块SAM(1)。贴合电极PI2(VSS)与感测放大器模块SAM(1)之间的电压供给线LP71的配线电阻为RSS(71)。设置在存储面MP的X方向负侧的贴合电极PI2(VSS)连接于电压供给线LP72，该电压供给线LP72连接于外部焊垫电极PX(VSS)。贴合电极PI2(VSS)与外部焊垫电极PX(VSS)之间的电压供给线LP72的配线电阻为RSS(72)。外部焊垫电极PX(VSS)与感测放大器模块SAM(1)之间的电压供给线LP71、LP72的配线电阻为RSS(71)+RSS(72)。
另外，如图66所示，设置在存储面MP的X方向正侧的贴合电极PI2(VSS)连接于电压供给线LP81，该电压供给线LP81连接于感测放大器模块SAM(2)。贴合电极PI2(VSS)与感测放大器模块SAM(2)之间的电压供给线LP81的配线电阻为RSS(81)。设置在存储面MP的X方向正侧的贴合电极PI2(VSS)连接于电压供给线LP82，该电压供给线LP82连接于外部焊垫电极PX(VSS)。贴合电极PI2(VSS)与外部焊垫电极PX(VSS)之间的电压供给线LP82的配线电阻为RSS(82)。外部焊垫电极PX(VSS)与感测放大器模块SAM(2)之间的电压供给线LP81、LP82的配线电阻为RSS(81)+RSS(82)。
此外，在所述实施方式的说明中，分割范围是通过将存储面MP(例如存储孔区域RMH3)沿着X方向分割而构成的。例如，如参照图37所说明的那样，存储孔区域RMH3沿着X方向分割成2个区域RMH3U。但也可如图67所示的分割范围DU31、DU32那样，通过将存储面MP(例如存储孔区域RMH3)沿着Y方向分割而构成分割范围。在图67中，感测放大器模块SAM(11)设置在Y方向负侧的感测放大器区域RSA，感测放大器模块SAM(12)设置在Y方向正侧的感测放大器区域RSA。该情况下，设置在Y方向负侧的端部的贴合电极PI2(VSS)与感测放大器模块SAM(11)以电压供给线LP91连接。电压供给线LP91的配线电阻为RSS(91)。另外，设置在Y方向正侧的端部的贴合电极PI2(VSS)与感测放大器模块SAM(12)以电压供给线LP101连接。电压供给线LP101的配线电阻为RSS(101)。
该情况下，设置在Y方向负侧的端部的外部焊垫电极PX(VSS)与设置在Y方向负侧的端部的贴合电极PI2(VSS)以电压供给线LP92连接。电压供给线LP92具备接点CC、配线层M10、M11的配线m10、m11、及贴合电极PI1。电压供给线LP92的配线电阻为RSS(92)。
另外，设置在Y方向负侧的端部的外部焊垫电极PX(VSS)与设置在Y方向正侧的端部的贴合电极PI2(VSS)以电压供给线LP102连接。电压供给线LP102具备背面配线层MA的配线ma1、接点CC、配线层M10、M11的配线m10、m11、及贴合电极PI1。具体来说，外部焊垫电极PX(VSS)连接于背面配线层MA的配线ma1，配线ma1从存储面MP的Y方向负侧的端部向Y方向正侧的端部延伸。在存储面MP的Y方向正侧的端部连接着配线ma1与接点CC，接点CC经由配线层M10、M11的配线m10、m11连接于贴合电极PI1。贴合电极PI1连接于贴合电极PI2(VSS)。电压供给线LP102的配线电阻为RSS(102)。电压供给线LP102的配线电阻RSS(102)大于电压供给线LP92的配线电阻RSS(92)。
如上所述，配线电阻根据外部焊垫电极PX(VSS)与感测放大器模块SAM(1)之间的电压供给线LP71、LP72的距离而增大。另外，配线电阻根据外部焊垫电极PX(VSS)与感测放大器模块SAM(2)之间的电压供给线LP81、LP82的距离而增大。由此，从外部焊垫电极PX(VSS)向感测放大器模块SAM(1)、SAM(2)供给的接地电压VSS根据配线电阻而变动。根据向感测放大器模块SAM(1)、SAM(2)供给的电压的变动，进行读出动作及写入动作中的动作参数的调整。动作参数的调整与第10实施方式中所说明的调整相同，因此省略说明。此外，在图67的构成中也同样如此。
此外，在图64～图66中，1个外部焊垫电极PX与1个贴合电极PI2以电压供给线LP连接。但也可为与1个外部焊垫电极PX连接的电压供给线LP分支而连接于2个贴合电极PI2。
[第12实施方式]
图68是表示第12实施方式的存储系统10的构成例的示意性俯视图。此外，图68所示的存储系统10的构成也可应用于第1实施方式～第11实施方式的存储系统10。
如图68所示，本实施方式的存储系统10具备安装衬底MSB、积层于安装衬底MSB的多个存储器裸片MD、及积层于存储器裸片MD的控制器裸片CD。在安装衬底MSB的上表面的Y方向的端部的区域设置有外部焊垫电极PX，另一部分区域经由粘接剂等粘接于存储器裸片MD的下表面。在存储器裸片MD的上表面的Y方向的端部的区域设置有外部焊垫电极PX，其他区域经由粘接剂等粘接于其他存储器裸片MD或控制器裸片CD的下表面。在控制器裸片CD的上表面的Y方向的端部的区域设置有外部焊垫电极PX。
另外，如图68所示，安装衬底MSB、多个存储器裸片MD及控制器裸片CD分别具备沿着X方向排列的多个外部焊垫电极PX。设置在安装衬底MSB、多个存储器裸片MD及控制器裸片CD的多个外部焊垫电极PX分别经由键合线B相互连接。
多个外部焊垫电极PX的一部分连接着电源电压VCC或接地电压VSS。连接着电源电压VCC的外部焊垫电极PX为外部焊垫电极PX(VCC)，连接着接地电压VSS的外部焊垫电极PX为外部焊垫电极PX(VSS)。此外，图3的焊垫电极P与图68的外部焊垫电极PX对应。
此外，图68所示的构成不过是例示，具体构成可酌情调整。例如，图68所示的例子中，在多个存储器裸片MD上积层有控制器裸片CD，且这些构成通过键合线B连接。在这种构成中，多个存储器裸片MD及控制器裸片CD包含在一个封装体内。但其实控制器裸片CD也可包含在与存储器裸片MD不同的封装体内。另外，多个存储器裸片MD及控制器裸片CD也可经由贯通电极等相互连接，而非经由键合线B相互连接。
图69是表示第12实施方式的封装体1000A的构成例的示意性俯视图。图69所示的封装体1000A是BGA(Ball Grid Array，球状栅格阵列)型封装体。在封装体1000A的印刷衬底上搭载有参照图1及图68所说明的存储系统10。如图69所示，在封装体1000A(印刷衬底)的X方向负侧及正侧的端部设置有多个端子(引脚)。图69的例子中，在封装体1000A的X方向负侧的端部设置有24个端子，在封装体1000A的X方向正侧的端部设置有24个端子。
例如，第11个、第23个、第26个及第38个端子是连接于电源电压VCC的电源端子PY(VCC)。这些电源端子PY(VCC)经由印刷衬底的配线或键合线B等连接于存储器裸片MD的外部焊垫电极PX(VCC)。另外，第12个、第24个、第25个及第37个端子是连接于接地电压VSS的电源端子PY(VSS)。这些电源端子PY(VSS)经由印刷衬底的配线或键合线B等连接于存储器裸片MD的外部焊垫电极PX(VSS)。
图70是表示第12实施方式的封装体1000B的构成例的示意性俯视图。也可使用封装体1000B替代图69所示的封装体1000A。此外，图70中示出了封装体1000B的印刷衬底的背面。图69所示的封装体1000A是BGA(Ball Grid Array)型封装体，而图70所示的封装体1000B是TSOP(Thin Small Outline Package，薄小外形封装)型封装体。在封装体1000B的印刷衬底的正面上搭载有参照图1及图68所说明的存储系统10。如图70所示，在封装体1000B的印刷衬底的背面设置有多个端子(球)。
例如，多个端子(球)中的4个端子是连接于电源电压VCC的电源端子PY(VCC)。这些电源端子PY(VCC)经由印刷衬底的配线或键合线B等连接于存储器裸片MD的外部焊垫电极PX(VCC)。另外，多个端子(球)中的4个端子是连接于接地电压VSS的电源端子PY(VSS)。这些电源端子PY(VSS)经由印刷衬底的配线或键合线B等连接于存储器裸片MD的外部焊垫电极PX(VSS)。
把将电源端子PY(VCC)与外部焊垫电极PX(VCC)连接的键合线B等的配线电阻设为RBCC，把将电源端子PY(VSS)与外部焊垫电极PX(VSS)连接的键合线B等的配线电阻设为RBSS的情况下(参照图71及图72)，与距安装衬底MSB近的存储器裸片MD相关的配线电阻RBCC及配线电阻RBSS和与距安装衬底MSB远的存储器裸片MD相关的配线电阻RBCC及配线电阻RBSS有时会产生差。该情况下，向电压产生电路VG或驱动器电路等(CG驱动器电路DRV、源极线驱动器电路SDRV、感测放大器模块SAM)供给的电源电压VCC及接地电压VSS变动。该情况下，也根据向电压产生电路VG或驱动器电路等供给的电压的变动，进行读出动作及写入动作中的动作参数的调整。动作参数的调整与第10实施方式中所说明的调整相同，因此省略说明。
图71是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、输入输出控制电路I/O及电压产生电路VG的构成的示意性电路图。此外，图71是与图61对应的图。在图71中，贴合电极PI2(VCC)、PI2(VSS)、电压产生电路VG(1)、VG(2)、电压供给线LP1、LP2、配线电阻RA、RB、RC、RD、RE、RF与参照图61及图62所说明的构成相同，因此省略重复的说明。
如图71所示，输入输出控制电路I/O与电压产生电路VG(1)、VG(2)经由不同的电压供给线LP151、LP152、LP1、LP2连接于贴合电极PI2(VCC)、PI2(VSS)。也就是说，输入输出控制电路I/O经由电压供给线LP151、LP152连接在贴合电极PI2(VCC)、PI2(VSS)之间。电压产生电路VG(1)、VG(2)经由电压供给线LP1、LP2连接在贴合电极PI2(VCC)、PI2(VSS)之间。
贴合电极PI2(VCC)与输入输出控制电路I/O之间的配线电阻为R1。贴合电极PI2(VSS)与输入输出控制电路I/O之间的配线电阻为R2。此外，连接于输入输出控制电路I/O的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，设置在从Z方向观察与输入输出控制电路I/O重叠的位置的贴合电极PI2(VCC)、PI2(VSS)。也就是说，连接于输入输出控制电路I/O的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，从X方向的负侧数起第3个贴合电极PI2(VCC)、PI2(VSS)。
贴合电极PI2(VCC)、PI2(VSS)分别经由电压供给线LP201、LP202连接于外部焊垫电极PX(VCC)、PX(VSS)。贴合电极PI2(VCC)与外部焊垫电极PX(VCC)之间的配线电阻为R3。贴合电极PI2(VSS)与外部焊垫电极PX(VSS)之间的配线电阻为R4。外部焊垫电极PX(VCC)、PX(VSS)分别经由电压供给线LP301、LP302连接于电源端子PY(VCC)、PY(VSS)。外部焊垫电极PX(VCC)与电源端子PY(VCC)之间的配线电阻为RBCC。外部焊垫电极PX(VSS)与电源端子PY(VSS)之间的配线电阻为RBSS。
图72是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)及电压产生电路VG的构成的示意性电路图。此外，图72是与图62对应的图。如图72所示，在贴合电极PI2(VCC)、PI2(VSS)之间未设置输入输出控制电路I/O。图72的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，设置在从Z方向观察不与输入输出控制电路I/O重叠的位置的贴合电极PI2(VCC)、PI2(VSS)。也就是说，图72的贴合电极PI2(VCC)、PI2(VSS)是如图57所示，从X方向的负侧数起第1个、第2个或第4个贴合电极PI2(VCC)、PI2(VSS)。图72中的其他构成与图71的构成相同，因此省略重复的说明。
如图71所示，将贴合电极PI2(VCC)、PI2(VSS)与输入输出控制电路I/O连接的电压供给线LP151、LP152和将贴合电极PI2(VCC)、PI2(VSS)与电压产生电路VG(1)、VG(2)连接的电压供给线LP1、LP2分离。从而，即便随着输入输出控制电路I/O的运行，电压供给线LP151、LP152的电流量变动，电压供给线LP1、LP2的电流量也不易变动。
但如图71所示，将贴合电极PI2(VCC)与电源端子PY(VCC)连接的电压供给线LP201、LP301在输入输出控制电路I/O与电压产生电路VG(1)、VG(2)中不分离。同样地，将贴合电极PI2(VSS)与电源端子PY(VSS)连接的电压供给线LP202、LP302在输入输出控制电路I/O与电压产生电路VG(1)、VG(2)中不分离。从而，随着输入输出控制电路I/O的运行，图71所示的电压供给线LP201、LP301、LP202、LP302的电流量相比图72所示的电压供给线LP201、LP301、LP202、LP302的电流量来说增大。由此，图71所示的贴合电极PI2(VCC)的电位相比图72所示的贴合电极PI2(VCC)的电位来说下降。另外，图71所示的贴合电极PI2(VSS)的电位相比图72所示的贴合电极PI2(VSS)的电位来说上升。
如此，随着输入输出控制电路I/O的运行，连接着输入输出控制电路I/O的贴合电极PI2(VCC)、PI2(VSS)的电压变动。根据该电压的变动，进行读出动作及写入动作中的动作参数的调整。动作参数的调整与第10实施方式中所说明的调整相同，因此省略说明。
[第13实施方式]
图73是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)、输入输出控制电路I/O及电压产生电路VG的构成的示意性电路图。此外，图73是与图61及图71对应的图。在图73中，电压产生电路VG(1)、VG(2)、电压供给线LP1、LP2及配线电阻RA、RB、RC、RD、RE、RF与参照图61及图62所说明的构成相同，因此省略重复的说明。另外，在图73中，电压供给线LP151、LP152、配线电阻R1、R2、外部焊垫电极PX(VCC)、PX(VSS)、电源端子PY(VCC)、PY(VSS)、电压供给线LP301、LP302及配线电阻RBCC、RBSS与参照图71及图72所说明的构成相同，因此省略重复的说明。
如图73所示，输入输出控制电路I/O与电压产生电路VG(1)、VG(2)经由不同的路径连接于外部焊垫电极PX(VCC)、PX(VSS)。也就是说，输入输出控制电路I/O经由电压供给线LP151、LP152连接在贴合电极PI2(2)(VCC)、PI2(2)(VSS)之间。贴合电极PI2(2)(VCC)经由电压供给线LP252连接于外部焊垫电极PX(VCC)，贴合电极PI2(2)(VSS)经由电压供给线LP254连接于外部焊垫电极PX(VSS)。电压产生电路VG(1)、VG(2)经由电压供给线LP1、LP2连接在贴合电极PI2(1)(VCC)、PI2(1)(VSS)之间。贴合电极PI2(1)(VCC)经由电压供给线LP251连接于外部焊垫电极PX(VCC)，贴合电极PI2(1)(VSS)经由电压供给线LP253连接于外部焊垫电极PX(VSS)。
有时把将电压产生电路VG(1)、VG(2)与外部焊垫电极PX(VCC)、PX(VSS)连接的路径(电压供给线LP1、LP2、贴合电极PI2(1)(VCC)、PI2(1)(VSS)、电压供给线LP251、LP253)称为第1路径。另外，有时把将输入输出控制电路I/O与外部焊垫电极PX(VCC)、PX(VSS)连接的路径(电压供给线LP151、LP152、贴合电极PI2(2)(VCC)、PI2(2)(VSS)、电压供给线LP252、LP254)称为第2路径。如此，以外部焊垫电极PX(VCC)、PX(VSS)为起点，连接于电压产生电路VG(1)、VG(2)的第1路径与连接于输入输出控制电路I/O的第2路径分离。
贴合电极PI2(1)(VCC)与外部焊垫电极PX(VCC)之间的配线电阻为R5。贴合电极PI2(2)(VCC)与外部焊垫电极PX(VCC)之间的配线电阻为R6。贴合电极PI2(1)(VSS)与外部焊垫电极PX(VSS)之间的配线电阻为R7。贴合电极PI2(2)(VSS)与外部焊垫电极PX(VSS)之间的配线电阻为R8。
此外，图73的贴合电极PI2(1)(VCC)、PI2(2)(VCC)相当于将图57的贴合电极PI2(VCC)分割成2个而成的贴合电极。另外，图73的贴合电极PI2(1)(VSS)、PI2(2)(VSS)相当于将图57的贴合电极PI2(VSS)分割成2个而成的贴合电极。
图74是表示电源端子PY(VCC)、PY(VSS)、外部焊垫电极PX(VCC)、PX(VSS)、贴合电极PI2(VCC)、PI2(VSS)及电压产生电路VG的构成的示意性电路图。此外，图74是与图62及图72对应的图。如图74所示，在外部焊垫电极PX(VCC)、PX(VSS)之间未设置输入输出控制电路I/O及第2路径。图74中的其他构成与图73的构成相同，因此省略重复的说明。
如图73所示，将外部焊垫电极PX(VCC)、PX(VSS)与电压产生电路VG(1)、VG(2)连接的第1路径和将外部焊垫电极PX(VCC)、PX(VSS)与输入输出控制电路I/O连接的第2路径分离。从而，即便随着输入输出控制电路I/O的运行，第2路径的电流量变动，第1路径的电流量也不易变动。
但如图73所示，将外部焊垫电极PX(VCC)与电源端子PY(VCC)连接的电压供给线LP301在输入输出控制电路I/O与电压产生电路VG(1)、VG(2)中不分离。同样地，将外部焊垫电极PX(VSS)与电源端子PY(VSS)连接的电压供给线LP302在输入输出控制电路I/O与电压产生电路VG(1)、VG(2)中不分离。从而，随着输入输出控制电路I/O的运行，图73所示的电压供给线LP301、LP302的电流量相比图74所示的电压供给线LP301、LP302的电流量来说增大。由此，图73所示的外部焊垫电极PX(VCC)的电位相比图74所示的外部焊垫电极PX(VCC)的电位来说下降。另外，图73所示的外部焊垫电极PX(VSS)的电位相比图74所示的外部焊垫电极PX(VSS)的电位来说上升。
如此，随着输入输出控制电路I/O的运行，连接着输入输出控制电路I/O的外部焊垫电极PX(VCC)、PX(VSS)的电压变动。根据该电压的变动，进行读出动作及写入动作中的动作参数的调整。动作参数的调整与第10实施方式中所说明的调整相同，因此省略说明。
本说明书中揭示了以下发明。
一种半导体存储装置，包含：
衬底；
导电层，在与所述衬底的表面交叉的第1方向上和所述衬底分隔，沿着与所述第1方向交叉的第2方向延伸，且具备沿着所述第2方向排列的第1范围及第2范围；
第1半导体层，沿着所述第1方向延伸，在所述第1范围内与所述导电层对向；
第2半导体层，沿着所述第1方向延伸，在所述第2范围内与所述导电层对向；
第1电荷累积部，设置在所述导电层与所述第1半导体层之间；
第2电荷累积部，设置在所述导电层与所述第2半导体层之间；
第1位线，电连接于所述第1半导体层的一端；
第2位线，电连接于所述第2半导体层的一端；及
驱动器电路，控制向所述导电层供给的电压；且
若将对包含所述第1电荷累积部的第1存储单元执行指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间、截至所述第1位线的感测开始之前的稳定等待时间、以及所述第1位线的感测时间设为第1动作参数，
将对包含所述第2电荷累积部的第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间、截至所述第2位线的感测开始之前的稳定等待时间、以及所述第2位线的感测时间设为第2动作参数，则
所述第2动作参数的至少一部分与所述第1动作参数的至少一部分不同。
所述半导体存储装置具备：
将所述第1范围与第1电路之间连接的第1配线、及将所述第2范围与第2电路之间连接的第2配线，
所述第1配线的电阻大于所述第2配线的电阻，且
对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间至少一者。
所述半导体存储装置具备：
将所述第1范围与第1电路之间连接的第1配线、及将所述第2范围与第2电路之间连接的第2配线，
所述第1配线的电阻大于所述第2配线的电阻，且
对所述第1存储单元执行所述指定动作时截至所述第1位线的感测开始之前的稳定等待时间长于对所述第2存储单元执行所述指定动作时截至所述第2位线的感测开始之前的稳定等待时间。
所述半导体存储装置具备：
将所述第1范围与第1电路之间连接的第1配线、及将所述第2范围与第2电路之间连接的第2配线，
所述第1配线的电阻大于所述第2配线的电阻，且
对所述第1存储单元执行所述指定动作时所述第1位线的感测时间短于对所述第2存储单元执行所述指定动作时所述第2位线的感测时间。
所述半导体存储装置具备：
第1源极线，电连接于所述第1半导体层的另一端；
第2源极线，电连接于所述第2半导体层的另一端；
第1配线，将所述第1范围与第1电路之间连接；及
第2配线，将所述第2范围与第2电路之间连接；且
所述第1配线的电阻大于所述第2配线的电阻，
对所述第1存储单元执行所述指定动作时向所述第1源极线供给的电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2源极线供给的电压的大小及供给时间至少一者。
所述半导体存储装置具备：
接点，连接于所述导电层；
第3范围，设置在所述第1范围与所述接点之间；及
第4范围，设置在所述第2范围与所述接点之间；且
所述第3范围比所述第4范围长，或所述第3范围的宽度比所述第4范围短。
另外，本说明书中揭示了以下发明。
一种半导体存储装置，包含：
第1导电层(WL)，在第1方向(Z方向)上排列有多个，沿着与所述第1方向交叉的第2方向(X方向)延伸；
第2导电层(WL)，在所述第1方向(Z方向)上排列有多个，沿着所述第2方向(X方向)延伸，且设置在所述第2方向或与所述第1方向及第2方向交叉的第3方向(Y方向)上；
第1半导体层(Si柱)，沿着所述第1方向(Z方向)延伸，与所述第1导电层对向；
第2半导体层(Si柱)，沿着所述第1方向(Z方向)延伸，与所述第2导电层对向；
第1电荷累积部，设置在所述第1导电层(WL)与所述第1半导体层(Si柱)之间；
第2电荷累积部，设置在所述第2导电层(WL)与所述第2半导体层(Si柱)之间；
第1位线(BL)，电连接于所述第1半导体层(Si柱)的一端；
第2位线(BL)，电连接于所述第2半导体层(Si柱)的一端；
第1电压产生电路(图58的电压产生电路VG(1))，产生向所述第1导电层供给的电压；
第2电压产生电路(图58的电压产生电路VG(2))，产生向所述第2导电层供给的电压；
第1驱动器电路(图58的CG驱动器电路DRV(1))，控制向所述第1导电层供给的电压；
第2驱动器电路(图58的CG驱动器电路DRV(2))，控制向所述第2导电层供给的电压；
第1电极(PX(VCC)、PI2(VCC))，被供给电源电压(VCC)；
第1电压供给线(图58的LP1)，将所述第1电极(PX(VCC)、PI2(VCC))与所述第1电压产生电路(图58的电压产生电路VG(1))电连接；及
第2电压供给线(图58的LP1)，将所述第1电极(PX(VCC)、PI2(VCC))与所述第2电压产生电路(图58的电压产生电路VG(2))电连接；且
若将对包含所述第1电荷累积部的第1存储单元执行指定动作时向所述第1导电层供给的一个或多个电压的大小及供给时间(图26的Va及Ta、图29的Ve及Te、图33的Tf、图34的Vf、图35的Ta′及Te′)设为第1动作参数，
将对包含所述第2电荷累积部的第2存储单元执行所述指定动作时向所述第2导电层供给的一个或多个电压的大小及供给时间设为第2动作参数，则
所述第2动作参数的至少一部分与所述第1动作参数的至少一部分不同。
所述半导体存储装置中，
所述第2电压供给线的电阻大于所述第1电压供给线的电阻(例如，图58的RCC(1)、RCC(1)+RCC(2))，且
对所述第1存储单元执行所述指定动作时向所述第1导电层供给的一个或多个电压的大小及供给时间至少一者小于对所述第2存储单元执行所述指定动作时向所述第2导电层供给的一个或多个电压的大小及供给时间至少一者。
所述半导体存储装置中，
所述第1动作参数包含对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间(图26的Vb及Tb)、截至所述第1位线的感测开始之前的稳定等待时间(图26的Tc、图35的Tc′)、以及所述第1位线的感测时间(图26的Td、图35的Td′)，
所述第2动作参数包含对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间、截至所述第2位线的感测开始之前的稳定等待时间、以及所述第2位线的感测时间。
所述半导体存储装置中，
所述第2电压供给线的电阻大于所述第1电压供给线的电阻(例如，图58的RCC(1)、RCC(1)+RCC(2))，且
对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间至少一者小于对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间至少一者。
所述半导体存储装置中
所述第2电压供给线的电阻大于所述第1电压供给线的电阻(例如，图58的RCC(1)、RCC(1)+RCC(2))，且
对所述第1存储单元执行所述指定动作时截至所述第1位线的感测开始之前的稳定等待时间长于对所述第2存储单元执行所述指定动作时截至所述第2位线的感测开始之前的稳定等待时间。
所述半导体存储装置具备：
第2电极(PX(VSS)、PI2(VSS))，被供给接地电压(VSS)；
第3电压供给线(图58的LP2)，将所述第2电极(PX(VSS)、PI2(VSS))与所述第1电压产生电路(图58的电压产生电路VG(1))电连接；及
第4电压供给线(图58的LP2)，将所述第2电极(PX(VSS)、PI2(VSS))与所述第2电压产生电路(图58的电压产生电路VG(2))电连接；且
所述第4电压供给线的电阻大于所述第3电压供给线的电阻(例如，图58的RSS(1)、RSS(1)+RSS(2))，
对所述第1存储单元执行所述指定动作时向所述第1导电层供给的一个或多个电压的大小及供给时间至少一者小于对所述第2存储单元执行所述指定动作时向所述第2导电层供给的一个或多个电压的大小及供给时间至少一者。
所述半导体存储装置具备：
第1源极线(SL1)，电连接于所述第1半导体层(Si柱)的另一端；
第2源极线(SL2)，电连接于所述第2半导体层(Si柱)的另一端；
第3电压产生电路(图59的电压产生电路VG(11))，产生向所述第1源极线供给的电压；
第4电压产生电路(图59的电压产生电路VG(12))，产生向所述第2源极线供给的电压；
第1源极线驱动器电路(图59的源极线驱动器电路SDRV(1))，控制向所述第1源极线供给的电压；
第2源极线驱动器电路(图59的源极线驱动器电路SDRV(2))，控制向所述第2源极线供给的电压；
第1电极(PX(VCC)、PI2(VCC))，被供给电源电压(VCC)；
第5电压供给线(图59的LP11)，将所述第1电极(PX(VCC)、PI2(VCC))与所述第3电压产生电路(图59的电压产生电路VG(11))电连接；及
第6电压供给线(图59的LP11)，将所述第1电极(PX(VCC)、PI2(VCC))与所述第4电压产生电路(图59的电压产生电路VG(12))电连接；且
所述第6电压供给线的电阻大于所述第5电压供给线的电阻(例如，图59的RCC(11)、RCC(11)+RCC(12))，
对所述第1存储单元执行所述指定动作时向所述第1源极线供给的电压的大小及供给时间(图26的Vs及Ts)至少一者小于对所述第2存储单元执行所述指定动作时向所述第2源极线供给的电压的大小及供给时间至少一者。
所述半导体存储装置具备：
第7电压供给线(图59的LP12)，将所述第2电极(PX(VSS)、PI2(VSS))与所述第3电压产生电路(图59的电压产生电路VG(11))电连接；及
第8电压供给线(图59的LP12)，将所述第2电极(PX(VSS)、PI2(VSS))与所述第4电压产生电路(图59的电压产生电路VG(12))电连接；且
所述第8电压供给线的电阻大于所述第7电压供给线的电阻(例如，图59的RSS(11)、RSS(11)+RSS(12))，
对所述第1存储单元执行所述指定动作时向所述第1源极线供给的电压的大小及供给时间(图26的Vs及Ts)至少一者小于对所述第2存储单元执行所述指定动作时向所述第2源极线供给的电压的大小及供给时间至少一者。
所述半导体存储装置具备：
第1感测放大器(图60的感测放大器模块SAM(1))，连接于所述第1位线；
第2感测放大器(图60的感测放大器模块SAM(2))，连接于所述第2位线；
第9电压供给线(图60的LP21)，将所述第2电极(PX(VSS)、PI2(VSS))与所述第1感测放大器(图60的感测放大器模块SAM(1))电连接；及
第10电压供给线(图60的LP21)，将所述第2电极(PX(VSS)、PI2(VSS))与所述第2感测放大器(图60的感测放大器模块SAM(2))电连接；且
所述第10电压供给线的电阻大于所述第9电压供给线的电阻(例如，图60的RSS(21)、RSS(22)+RSS(23))，
对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间至少一者小于对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间至少一者。
所述半导体存储装置中，
所述第10电压供给线的电阻大于所述第9电压供给线的电阻(例如，图60的RSS(21)、RSS(22)+RSS(23))，且
对所述第1存储单元执行所述指定动作时截至所述第1位线的感测开始之前的稳定等待时间长于对所述第2存储单元执行所述指定动作时截至所述第2位线的感测开始之前的稳定等待时间。
[其他实施方式]
以上，对第1实施方式～第9实施方式的半导体存储装置进行了说明。但以上所说明的构成及动作归根到底也不过是例示，具体的构成及动作可酌情调整。
例如，在第1实施方式～第5实施方式及第7实施方式～第9实施方式中，将字线WL分割成2个分割范围DU1、DU2，在第6实施方式中，将字线WL分割成4个分割范围DU1～DU4。但也可将字线WL分割成3个分割范围、或5个以上的分割范围。
另外，例如第1实施方式～第9实施方式中，多个分割范围是相同大小(存储单元MC的个数)的范围，但其实多个分割范围也可分别为不同大小的范围。
另外，本实施方式中，随着字线WL(分割范围DU1、DU2)与字线开关WLSW之间的配线(包括接点CC)的材料、配线的宽度、配线的长度、配线的高度、字线WL的充电方向的差异、面的位置等至少一部分不同，配线电阻RW的电阻值不同。
另外，一般来说，读出动作及写入动作是以页PG为执行单位而执行的。该情况下，例如可通过1个字线WL的多个分割范围构成页PG，也可通过多个字线(例如，字线WLi、WLo)的分割范围(例如，字线WLi的分割范围DU1、字线WLo的分割范围DU2)构成页PG。另外，还可通过不同块的字线(例如，块(1)的字线WLi、块(2)的字线WLo)的分割范围(例如字线WLi的分割范围DU1、字线WLo的分割范围DU2)构成页PG。另外，也可通过不同面的指定块的字线(例如，面(1)的块(11)的字线WLi、面(2)的块(21)的字线WLo)的分割范围(例如字线WLi的分割范围DU1、字线WLo的分割范围DU2)构成页PG。这种构成中，也能在分割范围逐一进行动作参数的调整。
例如，第1实施方式～第4实施方式的存储单元阵列MCA如参照图13所说明的那样，具备沿着Z方向排列的2个存储单元阵列层LMCA1、LMCA2。另外，存储单元阵列层LMCA1中包含的多个导电层110内，一部分导电层200(图15)具备沿着X方向排列的2个部分201、及连接于它们的部分202，且在比它靠上方的位置设置有沿着X方向排列的一对导电层210构成的组(图16)。另外，存储单元阵列层LMCA2中包含的多个导电层110内，一部分导电层220(图17)具备沿着X方向排列的2个部分221、及连接于它们的部分222，且在比它靠上方的位置设置有沿着X方向排列的一对导电层230构成的组(图18)。
但这种构成归根到底也不过是例示，具体构成可酌情调整。
例如，在第1实施方式～第4实施方式的存储单元阵列MCA中，也可省略存储单元阵列层LMCA2。这种情况下，存储单元阵列层LMCA1也可具备作为漏极侧选择栅极线SGD等发挥功能的多个导电层110(图19)。
另外，例如第1实施方式～第4实施方式的存储单元阵列MCA中，也可在存储单元阵列层LMCA1与存储单元阵列层LMCA2之间设置1个以上的存储单元阵列层。这种存储单元阵列层也可分别包含多个导电层110。另外，这多个导电层110的一部分也可具备沿着X方向排列的2个部分、及连接于它们的部分。另外，也可在比它靠上方的位置设置沿着X方向排列的一对导电层110。
另外，例如以上例子中，作为存储晶体管，例示了在栅极绝缘膜包含绝缘性或导电性电荷累积部的构成。但这种构成归根到底也不过是例示，存储晶体管的栅极绝缘膜中包含的构成可酌情调整。例如，作为存储晶体管，也可采用在栅极绝缘膜包含铁电体的构成。
另外，例如以上例子中，作为存储单元阵列MCA的构成，例示了具有多个存储晶体管的构成。但这种构成归根到底也不过是例示，具体构成可酌情调整。例如，作为存储单元阵列MCA的构成，也可采用具有存储晶体管以外的元件的构成。
另外，例如存储单元阵列MCA也可为SRAM(Static Random Access Memory，静态随机存取存储器)。SRAM具备2个CMOS(Complementary Metal Oxide Semiconductor，互补金氧半导体)反相器。一者的输入端子连接于另一者的输出端子，一者的输出端子连接于另一者的输入端子。
另外，存储单元阵列MCA也可为MRAM(Magnetoresistive Random Access Memory，磁阻式随机存取存储器)或STT-MRAM(Spin Transfer Torque MRAM，自旋转移矩磁阻式随机存取存储器)等磁阻存储器。MRAM及STT-MRAM包含一对铁磁性膜及隧道绝缘膜。一对铁磁性膜对向配置。隧道绝缘膜设置在一对铁磁性膜之间。铁磁性膜的磁化方向根据写入动作而变化。
另外，存储单元阵列MCA也可为ReRAM(Resistive Random Access Memory，电阻式随机存取存储器)等阻变存储器。ReRAM包含一对电极及金属氧化物等。金属氧化物等设置在一对电极之间。根据写入动作，金属氧化物等中会形成氧缺陷等线缺陷。一对电极经由该氧缺陷等线缺陷而导通或分离。
另外，存储单元阵列MCA也可为PCRAM(Phase Change Random Access Memory，相变随机存取存储器)或PCM(Phase Change Memory，相变存储器)等相变存储器。相变化存储器也可包含GeSbTe等硫属化物膜。硫属化物膜的结晶状态也可根据写入动作而变化。
[其他]
对本发明的若干实施方式进行了说明，但这些实施方式只是作为例子而提出的，并未意欲限定发明的范围。这些新颖的实施方式可采用其他各种方式来实施，在不脱离发明主旨的范围内，可进行各种省略、替换、变更。这些实施方式及其变形包含在发明的范围及主旨中，并且包含在权利要求书中记载的发明及其等同的范围内。
[符号的说明]
110,200,210,220,230,510,722:导电层(字线)
120,520,721:半导体层
130:栅极绝缘膜
WL:字线
BL:位线
DU1、DU2,DU3,DU4:分割范围。

Claims (20)

1.一种半导体存储装置，包含：
导电层，在第1方向上排列有多个，沿着与所述第1方向交叉的第2方向延伸，且具备从所述第1方向观察与感测放大器区域重叠的第1导电层、及从所述第1方向观察不与所述感测放大器区域重叠的第2导电层；
第1半导体层，沿着所述第1方向延伸，与所述第1导电层对向；
第2半导体层，沿着所述第1方向延伸，与所述第2导电层对向；
第1电荷累积部，设置在所述第1导电层与所述第1半导体层之间；
第2电荷累积部，设置在所述第2导电层与所述第2半导体层之间；
第1位线，电连接于所述第1半导体层的一端；
第2位线，电连接于所述第2半导体层的一端；
第1驱动器电路，控制向所述第1导电层供给的电压；及
第2驱动器电路，控制向所述第2导电层供给的电压；且
若将对包含所述第1电荷累积部的第1存储单元执行指定动作时向所述第1导电层供给的一个或多个电压的大小及供给时间设为第1动作参数，
将对包含所述第2电荷累积部的第2存储单元执行所述指定动作时向所述第2导电层供给的一个或多个电压的大小及供给时间设为第2动作参数，则
所述第2动作参数的至少一部分与所述第1动作参数的至少一部分不同。
2.根据权利要求1所述的半导体存储装置，其
具备将所述第1导电层与第1电路之间连接的第1配线、及将所述第2导电层与第2电路之间连接的第2配线，
所述第1配线的电阻大于所述第2配线的电阻，且
对所述第1存储单元执行所述指定动作时向所述第1导电层供给的一个或多个电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2导电层供给的一个或多个电压的大小及供给时间至少一者。
3.根据权利要求1所述的半导体存储装置，其中
所述第1动作参数包含对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间、截至所述第1位线的感测开始之前的稳定等待时间、以及所述第1位线的感测时间，
所述第2动作参数包含对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间、截至所述第2位线的感测开始之前的稳定等待时间、以及所述第2位线的感测时间。
4.根据权利要求3所述的半导体存储装置，其
具备将所述第1导电层与第1电路之间连接的第1配线、及将所述第2导电层与第2电路之间连接的第2配线，
所述第1配线的电阻大于所述第2配线的电阻，且
对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间至少一者。
5.根据权利要求3所述的半导体存储装置，其
具备将所述第1导电层与第1电路之间连接的第1配线、及将所述第2导电层与第2电路之间连接的第2配线，
所述第1配线的电阻大于所述第2配线的电阻，且
对所述第1存储单元执行所述指定动作时截至所述第1位线的感测开始之前的稳定等待时间长于对所述第2存储单元执行所述指定动作时截至所述第2位线的感测开始之前的稳定等待时间。
6.根据权利要求3所述的半导体存储装置，其
具备将所述第1导电层与第1电路之间连接的第1配线、及将所述第2导电层与第2电路之间连接的第2配线，
所述第1配线的电阻大于所述第2配线的电阻，且
对所述第1存储单元执行所述指定动作时所述第1位线的感测时间短于对所述第2存储单元执行所述指定动作时所述第2位线的感测时间。
7.根据权利要求1所述的半导体存储装置，其具备：
第1源极线，电连接于所述第1半导体层的另一端；
第2源极线，电连接于所述第2半导体层的另一端；
第1配线，将所述第1导电层与第1电路之间连接；及
第2配线，将所述第2导电层与第2电路之间连接；且
所述第1配线的电阻大于所述第2配线的电阻，
对所述第1存储单元执行所述指定动作时向所述第1源极线供给的电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2源极线供给的电压的大小及供给时间至少一者。
8.根据权利要求2所述的半导体存储装置，其中
所述第1配线相比所述第2配线来说，由铜形成的配线层中的配线长度更短。
9.一种半导体存储装置，包含：
导电层，在第1方向上排列有多个，沿着与所述第1方向交叉的第2方向延伸，且具备从所述第1方向观察与感测放大器区域重叠的第1导电层、及从所述第1方向观察不与所述感测放大器区域重叠的第2导电层；
第1半导体层，沿着所述第1方向延伸，与所述第1导电层对向；
第2半导体层，沿着所述第1方向延伸，与所述第2导电层对向；
第1电荷累积部，设置在所述第1导电层与所述第1半导体层之间；
第2电荷累积部，设置在所述第2导电层与所述第2半导体层之间；
第1位线，电连接于所述第1半导体层的一端；
第2位线，电连接于所述第2半导体层的一端；
第1驱动器电路，控制向所述第1导电层供给的电压；
第2驱动器电路，控制向所述第2导电层供给的电压；
第1配线，将所述第1导电层与第1电路之间连接；及
第2配线，将所述第2导电层与第2电路之间连接；且
所述第1配线的电阻大于所述第2配线的电阻，
若将对包含所述第1电荷累积部的第1存储单元执行指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间、截至所述第1位线的感测开始之前的稳定等待时间、以及所述第1位线的感测时间设为所述第1动作参数，
将对包含所述第2电荷累积部的第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间、截至所述第2位线的感测开始之前的稳定等待时间、以及所述第2位线的感测时间设为所述第2动作参数，则
所述第2动作参数的至少一部分与所述第1动作参数的至少一部分不同。
10.根据权利要求9所述的半导体存储装置，其中
对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间至少一者。
11.根据权利要求9所述的半导体存储装置，其中
对所述第1存储单元执行所述指定动作时截至所述第1位线的感测开始之前的稳定等待时间长于对所述第2存储单元执行所述指定动作时截至所述第2位线的感测开始之前的稳定等待时间。
12.根据权利要求9所述的半导体存储装置，其中
对所述第1存储单元执行所述指定动作时所述第1位线的感测时间短于对所述第2存储单元执行所述指定动作时所述第2位线的感测时间。
13.根据权利要求9所述的半导体存储装置，其具备：
第1源极线，电连接于所述第1半导体层的另一端；及
第2源极线，电连接于所述第2半导体层的另一端；且
对所述第1存储单元执行所述指定动作时向所述第1源极线供给的电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2源极线供给的电压的大小及供给时间至少一者。
14.根据权利要求2或9所述的半导体存储装置，其中
所述第1配线与所述第2配线之材料、宽度、高度及长度至少一者不同。
15.一种半导体存储装置，包含：
第1导电层及第2导电层，在第1方向上排列有多个，沿着与所述第1方向交叉的第2方向延伸，且沿着与所述第1方向及所述第2方向交叉的第3方向排列；
第1半导体层，沿着所述第1方向延伸，与所述第1导电层对向；
第2半导体层，沿着所述第1方向延伸，与所述第2导电层对向；
第1电荷累积部，设置在所述第1导电层与所述第1半导体层之间；
第2电荷累积部，设置在所述第2导电层与所述第2半导体层之间；
第1位线，电连接于所述第1半导体层的一端；及
第2位线，电连接于所述第2半导体层的一端；且
若将对包含所述第1电荷累积部的第1存储单元执行指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间、截至所述第1位线的感测开始之前的稳定等待时间、以及所述第1位线的感测时间设为所述第1动作参数，
将对包含所述第2电荷累积部的第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间、截至所述第2位线的感测开始之前的稳定等待时间、以及所述第2位线的感测时间设为所述第2动作参数，则
所述第2动作参数的至少一部分与所述第1动作参数的至少一部分不同。
16.根据权利要求15所述的半导体存储装置，其
还具备电连接于所述第1半导体层及所述第2半导体层的另一端的源极线。
17.根据权利要求15所述的半导体存储装置，其还具备：
第1驱动器电路，控制向所述第1导电层供给的电压；
第2驱动器电路，控制向所述第2导电层供给的电压；
第1配线，将所述第1导电层与第1电路之间连接；及
第2配线，将所述第2导电层与第2电路之间连接；且
所述第1配线的电阻大于所述第2配线的电阻。
18.根据权利要求15所述的半导体存储装置，其中
对所述第1存储单元执行所述指定动作时向所述第1位线供给的一个或多个电压的大小及供给时间至少一者大于对所述第2存储单元执行所述指定动作时向所述第2位线供给的一个或多个电压的大小及供给时间至少一者。
19.根据权利要求15所述的半导体存储装置，其中
对所述第1存储单元执行所述指定动作时截至所述第1位线的感测开始之前的稳定等待时间长于对所述第2存储单元执行所述指定动作时截至所述第2位线的感测开始之前的稳定等待时间。
20.根据权利要求15所述的半导体存储装置，其中
对所述第1存储单元执行所述指定动作时所述第1位线的感测时间短于对所述第2存储单元执行所述指定动作时所述第2位线的感测时间。
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