CN113990375A - 半导体存储装置 - Google Patents

半导体存储装置 Download PDF

Info

Publication number
CN113990375A
CN113990375A CN202110148091.3A CN202110148091A CN113990375A CN 113990375 A CN113990375 A CN 113990375A CN 202110148091 A CN202110148091 A CN 202110148091A CN 113990375 A CN113990375 A CN 113990375A
Authority
CN
China
Prior art keywords
voltage
verify
write sequence
write
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110148091.3A
Other languages
English (en)
Inventor
柳平康辅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Publication of CN113990375A publication Critical patent/CN113990375A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5628—Programming or writing circuits; Data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5671—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge trapping in an insulator
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/32—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04042—Bonding areas specifically adapted for wire connectors, e.g. wirebond pads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48145—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06506—Wire or wire-like electrical connections between devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06555—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking
    • H01L2225/06562—Geometry of the stack, e.g. form of the devices, geometry to facilitate stacking at least one device in the stack being rotated or offset
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

实施方式提供一种不使可靠性降低且可谋求写入序列的高速化的半导体存储装置。实施方式的半导体存储装置具备存储晶体管、及连接到存储晶体管的栅极电极的字线。在写入序列的第n次写入循环的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后且开始第k+1次验证动作前，对字线供给对应于第1次验证动作的验证电压或比其大的电压。从重新开始写入序列到开始第k+1次验证动作的时间，短于从第n次写入循环的第1次验证动作开始到第k次验证动作结束的时间。

Description

半导体存储装置
[相关申请案]
本申请案享有以日本专利申请案第2020-87180号(申请日：2020年5月19日)为基础申请案的优先权。本申请案通过参考所述基础申请案而包含基础申请案的所有内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，具备衬底、在与所述衬底的表面交叉的方向上积层的多个栅极电极、与所述多个栅极电极对向的半导体层、以及设置在栅极电极及半导体层之间的栅极绝缘膜。栅极绝缘膜例如具备氮化硅(Si3N4)等绝缘性的电荷蓄积层或浮动栅极等导电性的电荷蓄积层等可存储数据的存储器部。
发明内容
实施方式提供一种可不使可靠性降低且谋求写入序列的高速化的半导体存储装置。
一实施方式的半导体存储装置具备存储晶体管、及连接到存储晶体管的栅极电极的字线。另外，所述半导体存储装置构成为可执行对存储晶体管执行多次写入循环的写入序列。写入循环包含对字线供给编程电压的编程动作、及对字线供给验证电压的至少1次验证动作。在从写入序列开始到结束的期间，写入序列未被中断的情况下，在第n(n为自然数)次写入循环中，执行1次编程动作，执行m(m为2以上的自然数)次验证动作。在写入序列的第n次写入循环的第k(k为小于m的自然数)次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后且开始第k+1次验证动作前，对字线供给对应于第1次验证动作的验证电压或比其大的电压。从重新开始写入序列到开始第k+1次验证动作的时间，短于从第n次写入循环的第1次验证动作开始到第k次验证动作结束的时间。
附图说明
图1是表示第1实施方式的存储系统10的构成的示意性框图。
图2是表示所述存储系统10的构成例的示意性侧视图。
图3是表示所述构成例的示意性俯视图。
图4是表示第1实施方式的存储器裸片(memory die)MD的构成的示意性框图。
图5是表示所述存储器裸片MD的一部分构成的示意性电路图。
图6是表示所述存储器裸片MD的一部分构成的示意性电路图。
图7是所述存储器裸片MD的示意性立体图。
图8是图7所示的构造的一部分的示意性放大图。
图9是用于对存储单元MC的阈值电压进行说明的示意性直方图。
图10是用于对读出动作进行说明的示意性波形图。
图11是用于对读出动作进行说明的示意性剖视图。
图12是用于对写入序列进行说明的示意性波形图。
图13是用于对写入序列进行说明的示意性流程图。
图14是用于对编程动作进行说明的示意性剖视图。
图15是用以对验证动作进行说明的示意性剖视图。
图16是用以对验证动作进行说明的示意性波形图。
图17是用以对验证动作进行说明的示意性表格。
图18是用以对写入序列的中断及重新开始进行说明的示意性波形图。
图19是用以对写入序列的中断及重新开始进行说明的示意性波形图。
图20是用以对写入序列的中断及重新开始进行说明的示意性波形图。
图21是用以对第1比较例的写入序列的中断及重新开始进行说明的示意性波形图。
图22是用以对第2比较例的写入序列的中断及重新开始进行说明的示意性波形图。
图23是用以对第2实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图24是用以对第3实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图25是用以对第4实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图26是用以对第5实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图27是用以对第6实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图28是用以对第7实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图29是用以对第8实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图30是用以对第8实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
图31是用以对第8实施方式的写入序列的中断及重新开始进行说明的示意性波形图。
具体实施方式
接着，参照附图详细地说明实施方式的半导体存储装置。另外，以下的实施方式只不过是一个例子，并非旨在限定本发明。另外，以下的附图为示意图，为了便于说明，有省略一部分构成等的情况。另外，有对多个实施方式中共同的部分附注相同符号，省略说明的情况。
另外，本说明书中，在提到“半导体存储装置”的情况时，有时也指存储器裸片，有时也指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制器裸片的存储系统。而且，有时也指智能手机、平板终端、个人计算机等包含主机的构成。
另外，本说明书中，在提到第1构成“电连接”到第2构成的情况时，第1构成可与第2构成直接连接，第1构成也可经由布线、半导体组件或晶体管等连接到第2构成。例如，在串联连接3个晶体管的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也“电连接”到第3个晶体管。
另外，本说明书中，在提到第1构成“连接到”第2构成及第3构成之间的情况时，有指第1构成、第2构成及第3构成串联连接，并且第2构成经由第1构成连接到底3构成的情况。
另外，本说明书中，在提到电路使2条布线等“导通”的情况时，例如有指所述电路包含晶体管等，所述晶体管等设置在2条配线间的电流路径上，所述晶体管等为接通(ON)状态的情况。
另外，本说明书中，将相对于衬底的上表面平行的特定方向称为X方向，将相对于衬底的上表面平行且与X方向垂直的方向称为Y方向，将相对于衬底的上表面垂直的方向称为Z方向。
另外，本说明书中，有时将沿着特定面的方向称为第1方向，将沿着所述特定面与第1方向交叉的方向称为第2方向，与所述面交叉的方向称为第3方向。所述第1方向、第2方向及第3方向可与X方向、Y方向及Z方向中的任何一个方向对应，也可不对应。
另外，本说明书中，“上”或“下”等表述以衬底为基准。例如，将沿着所述Z方向离开衬底的方向称为上，而且将沿着Z方向接近衬底的方向称为下。另外，就某构成提到下表面或下端的情况时，指所述构成的衬底侧的面或端部，提到上表面或上端的情况时，指所述构成与衬底相反侧的面或端部。另外，将与X方向或Y方向交叉的面称为侧面。
[第1实施方式]
[存储系统10]
图1是表示第1实施方式的存储系统10的构成的示意性框图。
存储系统10根据从主机20发送的信号，进行用户数据的读出、写入、删除等。存储系统10例如为存储器芯片、存储卡、SSD或其它可存储用户数据的系统。存储系统10具备存储用户数据的多个存储器裸片MD、及连接到所述多个存储器裸片MD及主机20的控制器裸片CD。控制器裸片CD例如具备处理器、RAM(Random Access Memory，随机存取存储器)等，进行逻辑地址与物理地址的转换、误码检测/校正、垃圾收集(压缩)、损耗均衡等处理。
图2是表示本实施方式的存储系统10的构成例的示意性侧视图。图3是表示所述构成例的示意性俯视图。为了便于说明，在图2及图3中省略一部分构成。
如图2所示，本实施方式的存储系统10具备安装衬底MSB、积层在安装衬底MSB的多个存储器裸片MD、积层在存储器裸片MD的控制器裸片CD。在安装衬底MSB上表面中的Y方向的端部区域，设置着焊垫电极P，其它一部分区域经由接着剂等接着到存储器裸片MD的下表面。在存储器裸片MD上表面中的Y方向的端部区域，设置着焊垫电极P，其它区域经由接着剂等接着到其它的存储器裸片MD或控制器裸片CD的下表面。在控制器裸片CD上表面中的Y方向的端部区域，设置着焊垫电极P。
如图3所示，安装衬底MSB、多个存储器裸片MD、及控制器裸片CD各自具备在X方向上排列的多个焊垫电极P。设置在安装衬底MSB、多个存储器裸片MD、及控制器裸片CD的多个焊垫电极P分别经由接合线B相互连接。
另，如2及图3所示的构成只不过是例示，具体的构成可适当调整。例如，在图2及图3所示的例中，在多个存储器裸片MD上积层控制器裸片CD，且所述构成由接合线B连接。此种构成中，多个存储器裸片MD及控制器裸片CD包含在一个封包内。但是，控制器裸片CD也可包含在与存储器裸片MD不同的封包内。另外，也可经由贯通电极等而不是接合线B将多个存储器裸片MD及控制器裸片CD相互连接。
[存储器裸片MD的电路构成]
图4是表示第1实施方式的存储器裸片MD的构成的示意性框图。图5及图6是表示存储器裸片MD的一部分构成的示意性电路图。
另外，图4中图示多个控制端子等。所述多个控制端子有作为与高有效信号(正逻辑信号)对应的控制端子描述的情况、作为与低有效信号(负逻辑信号)对应的控制端子描述的情况、及作为与高有效信号及低有效信号双方对应的控制端子描述的情况。图4中，与低有效信号对应的控制端子的符号包含上划线(overline)。本说明书中，与低有效信号对应的控制端子的符号包含斜杠(“/”)。
如图4所示，存储器裸片MD具备存储数据的存储单元阵列MCA、连接到存储单元阵列MCA的周边电路PC。周边电路PC具备电压产生电路VG、行解码器RD、感测放大器模块SAM、及序列器SQC。另外，周边电路PC具备高速缓冲存储器CM、地址寄存器ADR、命令寄存器CMR、及状态寄存器STR。另外，周边电路PC具备输入输出控制电路I/O、与逻辑电路CTR。
[存储单元阵列MCA的电路构成]
存储单元阵列MCA如图5所示具备多个存储块BLK。所述多个存储块BLK各自具备多个串单元SU。所述多个串单元SU各自具备多个存储串MS。所述多个存储串MS的一端分别经由位线BL连接到周边电路PC。另外，所述多个存储串MS的另一端分别经由共同的源极线SL连接到周边电路PC。
存储串MS具备：串联连接到位线BL及源极线SL之间的漏极侧选择晶体管STD、多个存储单元MC(存储晶体管)、源极侧选择晶体管STS、及源极侧选择晶体管STSb。以下，有时将漏极侧选择晶体管STD、源极侧选择晶体管STS及源极侧选择晶体管STSb简称为选择晶体管(STD、STS、STSb)。
存储单元MC为具备作为通道区域发挥作用的半导体层、包含电荷蓄积膜的栅极绝缘膜、及栅极电极的电场效应型晶体管。存储单元MC的阈值电压根据电荷蓄积膜中的电荷量变化。存储单元MC存储1位或多位数据。另外，在与1个存储串MS对应的多个存储单元MC的各个栅极电极连接着字线WL。所述字线WL分别共同地连接到1个存储块BLK中的所有存储串MS。
选择晶体管(STD、STS、STSb)为具备作为通道区域发挥作用的半导体层、栅极绝缘膜及栅极电极的电场效应型晶体管。在选择晶体管(STD、STS、STSb)的栅极电极分别连接着选择栅极线(SGD、SGS、SGSb)。漏极侧选择栅极线SGD与串单元SU对应设置，共同连接到1个串单元SU中的所有存储串MS。源极侧选择栅极线SGS共同连接到多个串单元SU中的所有存储串MS。源极侧选择栅极线SGSb共同连接到多个串单元SU中的所有存储串MS。
[电压产生电路VG的电路构成]
电压产生电路VG(图4)例如如图5所示连接到多条电压供给线31。电压产生电路VG例如包含调节器等降压电路及电荷泵电路32等升压电路。所述降压电路及升压电路分别连接到被供给电源电压VCC及接地电压VSS(图4)的电压供给线。所述电压供给线例如连接到参照图2、图3所说明的焊垫电极P。电压产生电路VG例如依照来自序列器SQC的控制信号，产生在针对存储单元阵列MCA的读出动作、写入序列及删除序列时施加到位线BL、源极线SL、字线WL及选择栅极线(SGD、SGS、SGSb)的多个动作电压，并同时输出到多条电压供给线31。从电压供给线31输出的动作电压依照来自序列器SQC的控制信号进行适当调整。
[行解码器RD的电路构成]
行解码器RD(图4)例如如图5所示具备：地址解码器22，解码地址数据DADD；以及块选择电路23及电压选择电路24，根据地址解码器22的输出信号将动作电压传送到存储单元阵列MCA。
地址解码器22具备多条块选择线BLKSEL及多条电压选择线33。地址解码器22例如依照来自序列器SQC的控制信号，依次参照地址寄存器ADR(图4)的行地址RA，将所述行地址RA解码，将与行地址RA对应的特定块选择晶体管35及电压选择晶体管37设为接通(ON)状态，将除此以外的块选择晶体管35及电压选择晶体管37设为断开状态。例如，将特定块选择线BLKSEL及电压选择线33的电压设为“H”状态，将除此以外的电压设为“L”状态。另外，在使用P通道型而不是N通道型晶体管的情况下，对所述布线施加相反电压。
另外，在图示的例子中，地址解码器22中，就1个存储块BLK逐条设置块选择线BLKSEL。但是，所述构成可适当变更。例如，也可就2个以上的存储块BLK，逐条设置块选择线BLKSEL。
块选择电路23具备与存储块BLK对应的多个块选择部34。所述多个块选择部34各自具备与字线WL及选择栅极线(SGD、SGS、SGSb)对应的多个块选择晶体管35。块选择晶体管35例如为场效型耐压晶体管。块选择晶体管35的漏极电极分别电连接到对应的字线WL或选择栅极线(SGD、SGS、SGSb)。源极电极分别经由布线CG及电压选择电路24电连接到电压供给线31。栅极电极共同连接到对应的块选择线BLKSEL。
另外，块选择电路23进一步具备未图示的多个晶体管。所述多个晶体管为连接到选择栅极线(SGD、SGS、SGSb)与被供给接地电压VSS的电压供给线之间的电场效应型晶体管。所述多个晶体管将接地电压VSS供给到非选择存储块BLK所包含的选择栅极线(SGD、SGS、SGSb)。
电压选择电路24具备与字线WL及选择栅极线(SGD、SGS、SGSb)对应的多个电压选择部36。所述多个电压选择部36各自具备多个电压选择晶体管37。电压选择晶体管37例如为电场效应型晶体管。电压选择晶体管37的漏极端子分别经由布线CG及块选择电路23电连接到对应的字线WL或选择栅极线(SGD、SGS、SGSb)。源极端子分别电连接到对应的电压供给线31。栅极电极分别连接到对应的电压选择线33。
另外，图示的例子中，已表示布线CG经由一个电压选择晶体管37连接到电压供给线31的例子。但是，此种构成只不过是例示，具体的构成可适当调整。例如，布线CG也可以经由2个以上的电压选择晶体管37连接到电压供给线31。
[感测放大器模块SAM的电路构成]
感测放大器模块SAM例如具备与多条位线BL对应的多个感测放大器单元SAU。感测放大器单元SAU如图6所示，各自具备连接到位线BL的感测放大器SA、连接到感测放大器SA的布线LBUS、连接到布线LBUS的锁存电路SDL、连接到布线LBUS的多个锁存电路DL、及连接到布线LBUS的预充电用的充电晶体管55。感测放大器单元SAU内的布线LBUS经由开关晶体管DSW连接到布线DBUS。
感测放大器SA如图6所示具备感测晶体管41，该感测晶体管41根据位线BL中流动的电流将布线LBUS的电荷放电。感测晶体管41的源极电极连接到被供给接地电压VSS的电压供给线。漏极电极经由开关晶体管42连接到布线LBUS。栅极电极经由感测节点SEN、放电晶体管43、节点COM、钳位晶体管44及耐压晶体管45连接到位线BL。另外，感测节点SEN经由电容器48连接到内部控制信号线CLKSA。
另外，感测放大器SA具备电压传送电路，所述电压传送电路根据锁存在锁存电路SDL的数据，使节点COM及感测节点SEN与被供给电压VDD的电压供给线或被供给电压VSRC的电压供给线选择性导通。所述电压传送电路具备：节点N1；充电晶体管46，连接到节点N1及感测节点SEN之间；充电晶体管49，连接到节点N1及节点COM之间；充电晶体管47，连接到节点N1及被供给电压VDD的电压供给线之间；及放电晶体管50，连接到节点N1及被供给电压VSRC的电压供给线之间。另外，充电晶体管47及放电晶体管50的栅极电极共同连接到锁存电路SDL的节点INV_S。
另外，感测晶体管41、开关晶体管42、放电晶体管43、钳位晶体管44、充电晶体管46、充电晶体管49及放电晶体管50例如为增强型NMOS晶体管。耐压晶体管45例如为耗尽型(depression type)NMOS晶体管。充电晶体管47例如为PMOS晶体管。
另外，开关晶体管42的栅极电极连接到信号线STB。放电晶体管43的栅极电极连接到信号线XXL。钳位晶体管44的栅极电极连接到信号线BLC。耐压晶体管45的栅极电极连接到信号线BLS。充电晶体管46的栅极电极连接到信号线HLL。充电晶体管49的栅极电极连接到信号线BLX。所述信号线STB、XXL、BLC、BLS、HLL、BLX连接到序列器SQC。
锁存电路SDL具备：节点LAT_S、INV_S、具备连接到节点LAT_S的输出端子及连接到节点INV_S的输入端子的反相器51、具备连接到节点LAT_S的输入端子及连接到节点INV_S的输出端子的反相器52、连接到节点LAT_S及布线LBUS的开关晶体管53、及连接到节点INV_S及布线LBUS的开关晶体管54。开关晶体管53、54例如为NMOS晶体管。开关晶体管53的栅极电极经由信号线STL连接到序列器SQC。开关晶体管54的栅极电极经由信号线STI连接到序列器SQC。
多个锁存电路DL分别与锁存电路SDL几乎相同地构成。但是，如上所述，锁存电路SDL的节点INV_S与感测放大器SA中的充电晶体管47及放电晶体管50的栅极电极导通。锁存电路DL在所述方面与锁存电路SDL不同。
开关晶体管DSW例如为NMOS晶体管。开关晶体管DSW连接到布线LBUS及布线DBUS之间。开关晶体管DSW的栅极电极经由信号线DBS连接到序列器SQC。
另外，所述信号线STB、HLL、XXL、BLX、BLC、BLS分别在感测放大器模块SAM所包含的所有感测放大器单元SAU之间共同连接。另外，被供给所述电压VDD的电压供给线及被供给电压VSRC的电压供给线分别在感测放大器模块SAM所包含的所有感测放大器单元SAU之间共同连接。另外，锁存电路SDL的信号线STI及信号线STL分别在感测放大器模块SAM所包含的所有感测放大器单元SAU间共同连接。同样，多个锁存电路DL中与信号线STI及信号线STL对应的信号线分别在感测放大器模块SAM所包含的所有感测放大器单元SAU间共同连接。
[高速缓冲存储器CM的电路构成]
高速缓冲存储器CM(图4)具备经由布线DBUS连接到感测放大器模块SAM内的锁存电路的多个锁存电路。所述多个锁存电路所包含的数据DAT依次被传送到感测放大器模块SAM或输入输出控制电路I/O。
另外，在高速缓冲存储器CM连接着未图示的解码电路及开关电路。解码电路将保存在地址寄存器ADR(图4)的列地址CA解码。开关电路根据解码电路的输出信号，使列地址CA所对应的锁存电路与总线DB(图4)导通。
[序列器SQC的电路构成]
序列器SQC(图4)依照保存在命令寄存器CMR的命令数据DCMD，将内部控制信号输出到行解码器RD、感测放大器模块SAM及电压产生电路VG。另外，序列器SQC将适当表示自身状态的状态数据DST输出到状态寄存器STR。另外，序列器SQC产生就绪/忙碌信号，输出到端子RY//BY。另外，端子RY//BY例如由参照图2、图3所说明的焊垫电极P实现。
[输入输出控制电路I/O的电路构成]
输入输出控制电路I/O具备数据信号输入输出端子DQ0～DQ7、时钟信号输入输出端子DQS、/DQS、连接到数据信号输入输出端子DQ0～DQ7的比较器等输入电路及OCD(OffChip Driver，片外驱动器)电路等输出电路。另外，输入输出电路I/O具备连接到所述输入电路及输出电路的移位寄存器与缓冲电路。输入电路、输出电路、移位寄存器及缓冲电路分别连接到被供给电源电压VCCQ及接地电压VSS的端子。数据信号输入输出端子DQ0～DQ7、时钟信号输入输出端子DQS、/DQS及被供给电源电压VCCQ的端子例如由参照图2、图3所说明的焊垫电极P实现。经由数据信号输入输出端子DQ0～DQ7输入的数据根据来自逻辑电路CTR的内部控制信号，从缓冲电路输出到高速缓冲存储器CM、地址寄存器ADR或命令寄存器CMR。另外，经由数据信号输入输出端子DQ0～DQ7输出的数据根据来自逻辑电路CTR的内部控制信号，从高速缓冲存储器CM或状态寄存器STR输入到缓冲电路。
[逻辑电路CTR的电路构成]
逻辑电路CTR(图4)经由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE从控制器裸片CD接收外部控制信号，对应于此，将内部控制信号输出到输入输出控制电路I/O。另外，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如由参照图2、图3所说明的焊垫电极P实现。
[存储器裸片MD的构造]
图7是存储器裸片MD的示意性立体图。图8是图7所示的构造的一部分示意放大图。另外，图7及图8是用以对存储器裸片MD的示意性构成进行说明的图，而不表示具体构成的数量、形状、配置等。
存储器裸片MD例如如图7所示具备：半导体衬底100、设置在半导体衬底100上的晶体管层LTR、设置在晶体管层LTR上方的布线层D0、D1、D2、设置在布线层D0、D1、D2上方的存储单元阵列层LMCA、及设置在存储单元阵列层LMCA上方的多个布线层。
半导体衬底100例如为包含P型硅(Si)的半导体衬底，该P型硅含有硼(B)等P型杂质。在半导体衬底100的表面，设置着半导体区域与绝缘区域STI。半导体区域分别作为构成周边电路PC的多个晶体管Tr的通道区域等发挥作用。
晶体管层LTR具备多个晶体管Tr的栅极电极与连接到多个晶体管Tr的接触件CS。这些栅极电极及接触件CS例如可包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。
布线层D0、D1、D2包含多条布线。所述多条布线电连接到存储单元阵列MCA中的构成及周边电路PC中的构成的至少一者。所述多条布线例如可包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。
存储单元阵列层LMCA具备在Z方向上排列的多个导电层110、在Z方向上延伸的多个半导体柱120、分别设置在多个导电层110及多个半导体柱120之间的多个栅极绝缘膜130。
导电层110为在X方向延伸的大致板状的导电层。多个导电层110中位于最下层的一个或多个导电层110作为源极侧选择栅极线SGS、SGSb(图5)及与其连接的多个源极侧选择晶体管STS、STSb的栅极电极发挥作用。另外，位于更上方的多个导电层110作为字线WL(图5)及与其连接的多个存储单元MC(图5)的栅极电极发挥作用。另外，位于更上方的一个或多个导电层110作为漏极侧选择栅极线SGD及与其连接的多个漏极侧选择晶体管STD(图5)的栅极电极发挥作用。导电层110可包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。另外，导电层110例如可包含含有磷(P)或硼(B)等杂质的多晶硅等。在Z方向上排列的多个导电层110之间，设置着氧化硅(SiO2)等绝缘层101。
在导电层110的下方，设置着导电层140。导电层140作为源极线SL(图5)发挥作用。导电层140具备连接到半导体柱120下端的半导体层141、及连接到半导体层141的下表面的导电层142。半导体层141例如可包含含有磷(P)或硼(B)等杂质的多晶硅等。导电层142例如可包含钨(W)等金属、硅化钨等导电层或其它导电层。另外，在导电层140及导电层110之间，设置着氧化硅(SiO2)等绝缘层101。
在导电层110、140连接着在Z方向延伸的接触件CC。接触件CC例如可包含氮化钛(TiN)等阻挡导电膜及钨(W)等金属膜的积层膜等。
半导体柱120在X方向及Y方向上以特定图案排列。半导体柱120作为1个存储串MS(图5)所包含的多个存储单元MC及选择晶体管(STD、STS、STSb)的通道区域发挥作用。半导体柱120例如为多晶硅(Si)等半导体层。半导体柱120具有大致有底圆筒状的形状，在中心部分设置着氧化硅等绝缘层125。另外，半导体柱120的外周面分别由导电层110包围，且与导电层110对向。
在半导体柱120的上端部设置着包含磷(P)等N型杂质的杂质区域121。杂质区域121经由接触件Ch及接触件Cb连接到位线BL。
在半导体柱120的下端部设置着包含磷(P)等N型杂质的杂质区域122。杂质区域122连接到所述导电层140的半导体层141。半导体柱120中位于杂质区域122正上方的部分作为源极侧选择晶体管STSb的通道区发挥作用。
栅极绝缘膜130具有覆盖半导体柱120的外周面的大致有底圆筒状的形状。栅极绝缘膜130例如如图8所示具备：积层在半导体柱120及导电层110间的穿遂绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133。穿遂绝缘膜131及阻挡绝缘膜133例如为氧化硅(SiO2)等绝缘膜。电荷蓄积膜132例如为氮化硅(Si3N4)等可蓄积电荷的膜。穿遂绝缘膜131、电荷蓄积膜132及阻挡绝缘膜133具有大致圆筒状的形状，沿着半导体柱120的外周面在Z方向上延伸。
另外，图8中已表示栅极绝缘膜130具备氮化硅等电荷蓄积膜132的例子。但是，栅极绝缘膜130例如也可以具备包含N型或P型杂质的多晶硅等浮动栅极。
设置在存储单元阵列层LMCA上方的多个布线层包含位线BL(图7)、与焊垫电极P(图2、图3)。
位线BL(图7)例如可包含氮化钛(TiN)等阻挡导电膜及铜(Cu)等金属膜的积层膜等。位线BL在X方向排列且在Y方向延伸。另外，所述多条位线BL分别连接到各串单元SU(图5)所包含的1个半导体柱120。
焊垫电极P(图2、图3)例如可包含氮化钛(TiN)等阻挡导电膜及铝(Al)等金属膜的积层膜等。
[存储单元MC的阈值电压]
接着，参照图9，对存储单元MC的阈值电压进行说明。
如上所述，存储单元阵列MCA具备多个存储单元MC。在所述多个存储单元MC进行写入序列的情况下，这些存储单元MC的阈值电压被控制为多个状态。
图9是用于对记录着4位数据的存储单元MC的阈值电压进行说明的示意性直方图。横轴表示字线WL的电压，纵轴表示存储单元阵列MCA中的存储单元MC的数量。
图9的例子中，存储单元MC的阈值电压被控制为16种状态。例如，Er状态对应于最低的阈值电压(删除状态的存储单元MC的阈值电压)。可对与Er状态对应的存储单元MC例如分配数据“1111”。另外，S1状态与比对应于所述Er状态的阈值电压高的阈值电压对应。可对与S1状态对应的存储单元MC例如分配数据“1110”。以下同样，图中的S2状态～S15状态分别与比对应于S1状态～S14状态的阈值电压高的阈值电压对应。对与这些分布对应的存储单元MC分别分配互不相同的4位数据。
例如，被控制为Er状态的存储单元MC的阈值电压小于图9的读出电压VCGS1R及验证电压VVFYS1。另外，例如，被控制为S1状态的存储单元MC的阈值电压大于图9的读出电压VCGS1R及验证电压VVFYS1，小于读出电压VCGS2R及验证电压VVFYS2。另外，例如，被控制为S2状态的存储单元MC的阈值电压大于图9的读出电压VCGS2R及验证电压VVFYS2，小于读出电压VCGS3R及验证电压VVFYS3。以下同样，被控制为图中的S3状态～S15状态的存储单元MC的阈值电压被控制为特定范围内。另外，所有存储单元MC的阈值电压均小于图9的读出路径电压VREAD。
[读出动作]
接着，参照图10及图11，对本实施方式的半导体存储装置的读出动作进行说明。
图10是用于对读出动作进行说明的示意性波形图。图10所示的信号波形表示存储器裸片MD的端子RY//BY(图4)的信号。
在时刻t101，存储器裸片MD的端子RY//BY(图4)为“H”状态。控制器裸片CD在时刻t101对存储器裸片MD输入命令C01，接着输入地址A01，接着输入命令C02。命令C01是意为执行读出动作的命令。输入命令C01时，例如，对数据信号输入输出端子DQ0～DQ7设置对应于命令C01的8位数据，对外部控制端子/CEn、CLE、ALE设置“L、H、L”，在所述状态下，将外部控制端子/WE从L状态上升为H状态。由此，命令C01作为所述命令数据DCMD(图4)被锁存到命令寄存器CMR。输入地址A01时，例如，对数据信号输入输出端子DQ0～DQ7依次设置地址A01中包含的8位数据，对外部控制端子/CEn、CLE、ALE设置“L、L、H”，在所述状态下，将外部控制端子/WE多次从L状态上升为H状态。由此，地址A01作为所述地址数据DADD(图4)被锁存到地址寄存器ADR。命令C02是意为开始读出动作的命令。命令C02的输入与命令C01的输入同样地进行。
在时刻t102，开始存储器裸片MD的读出动作，存储器裸片MD的端子RY//BY(图4)为“L”状态。
在时刻t103，存储器裸片MD的读出动作结束，存储器裸片MD的端子RY//BY(图4)为“H”状态。
在时刻t104，控制器裸片CD对存储器裸片MD输入命令C03，接着输入地址A01，接着输入命令C04。命令C03是意为输出由读出动作读出的数据的命令。命令C04是意为开始输出数据的命令。命令C03、C04的输入与命令C01的输入同样地进行。接着，控制器裸片CD从存储器裸片MD读出数据D01。读出数据D01时，例如，交替执行获取从数据信号输入输出端子DQ0～DQ7输出的8位数据、及输入到外部控制端子RE、/RE的信号切换。控制器裸片CD对所述数据进行误码检测/校正等，其后传送到主机20。另外，虽图10中予以省略，但读出数据D01时，也可再次输入命令及地址。
图11是用于对读出动作进行说明的示意性剖视图。另外，在以下的说明中，有将成为动作对象的字线WL称为选择字线WLS，将除此以外的字线WL称为非选择字线WLU的情况。另外，在以下的说明中，有将串单元SU所包含的多个存储单元MC中连接到选择字线WLS者称为“选择存储单元MC”的情况。
存储器裸片MD在读出动作时，例如进行位线BL的充电等。例如，使图6的锁存电路SDL锁存“H”，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、H、H”。由此，对位线BL及感测节点SEN供给电压VDD，开始对它们充电。另外，例如，对源极线SL(图5)供给电压VSRC，开始对它们充电。电压VSRC例如具有与接地电压VSS同程度的大小。电压VSRC例如大于接地电压VSS，小于电压VDD。
另外，例如如图11所示，使多个选择存储单元MC与位线BL及源极线SL导通。例如，对选择栅极线(SGD、SGS0、SGSb)供给电压VSG，将选择晶体管(STD、STS、STSb)设为接通状态。另外，对非选择字线WLU供给读出路径电压VREAD，将连接到非选择字线WLU的所有存储单元MC设为接通状态。
另外，如图11所示，对选择字线WLS供给与要读出的数据对应的任何一个读出电压VCGSR(图9的读出电压VCGS1R～VCGS15R中的任何一个)。由此，对应于图9的任何状态的存储单元MC成为接通状态，对应于任何状态的存储单元MC成为断开状态。
另外，由感测放大器模块SAM(图5)检测选择存储单元MC的接通状态/断开状态。例如，经由图6的充电晶体管55对布线LBUS充电。另外，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、H、H、H、L、H”，将感测节点SEN的电荷释放到位线BL。此处，连接到与接通状态的存储单元MC对应的位线BL的感测节点SEN的电压相对地大幅减少。另一方面，连接到与断开状态的存储单元MC对应的位线BL的感测节点SEN的电压并未减少太多。因此，在特定时刻，将信号线STB设为“H”状态，释放或维持布线LBUS的电荷，将信号线STL设为“H”状态，由此，将表示选择存储单元MC的状态的数据锁存到锁存电路SDL。另外，所述数据也可锁存到锁存电路SDL以外的任何锁存电路DL。
需要利用多个读出电压VCGSR进行读出动作的情况下，视需要，重复多次进行对选择字线WLS供给读出电压VCGSR、检测选择存储单元MC的接通状态/断开状态、及锁存检测出的数据。另外，对经锁存的数据进行运算处理，算出图10的数据D01。
其后，根据参照图10所说明的命令C04，输出数据D01(图10)。例如，将由感测放大器模块SAM检测、算出的数据D01经由高速缓冲存储器CM(图4)、总线DB及输入输出控制电路I/O传送到控制器裸片CD(图1)。
[写入序列]
接着，参照图12～图17，对半导体存储装置的写入序列进行说明。
图12是用以对写入序列进行说明的示意性波形图。图12所示的信号波形表示存储器裸片MD的端子RY//BY(图4)的信号。
在时刻t111，存储器裸片MD的端子RY//BY(图4)为“H”状态。控制器裸片CD在时刻t111对存储器裸片MD输入命令C11，接着输入地址A11，接着输入数据D11，接着输入命令C12。命令C11、C12是意为执行、开始写入序列的命令。命令C11、C12的输入与命令C01的输入同样地进行。地址A11的输入与地址A01的输入同样地进行。输入数据D11时，例如，依次对数据信号输入输出端子DQ0～DQ7设置数据D11所包含的8位数据，对外部控制端子/CEn、CLE、ALE设置“L、L、L”，在所述状态下，将外部控制端子/WE多次从L状态上升为H状态。由此，数据D11作为所述数据DAT(图4)被锁存到高速缓冲存储器CM。
在时刻t112，存储器裸片MD的写入序列开始，存储器裸片MD的端子RY//BY(图4)成为“L”状态。
在时刻t1113，存储器裸片MD的写入序列结束，存储器裸片MD的端子RY//BY(图4)成为“H”状态。
在时刻t114，控制器裸片CD对存储器裸片MD输入命令C13。命令C13是意为输出状态数据的命令。命令C13的输入与命令C01的输入同样地进行。接着，控制器裸片CD从存储器裸片MD读出数据D12。数据D12例如为状态数据DST(图4)。数据D12的读出与数据D01的读出同样地进行。
图13是用于对写入序列进行说明的示意性流程图。图14是用于对写入序列所包含的编程动作进行说明的示意性剖视图。图15是用于对写入序列所包含的验证动作进行说明的示意性剖视图。图16是用于对验证动作进行说明的示意性波形图。图17是用于对验证动作进行说明的示意性表格，表示各写入循环中执行的验证动作与状态S1～状态S11中的哪个状态对应。另外，图17所例示的表格中，仅表示与状态S1～状态S11对应的部分，省略与状态S12～状态S15对应的部分。
在步骤S101(图13)，将循环次数nW设定为1。循环次数nW被记录到寄存器等。另外，步骤S101中，可将与写入到各存储单元MC的数据对应的4位数据锁存到感测放大器单元SAU内的多个锁存电路DL。
在步骤S102进行编程动作。
编程动作时，例如如图14所示，判别是进行多个选择存储单元MC中的阈值电压的调整(以下，有称为“写入存储单元MC”的情况)，还是不进行多个选择存储单元MC中的阈值电压的调整(以下，有称为“禁止存储单元MC”的情况)。所述判别例如可基于锁存到感测放大器单元SAU(图6)内的多个锁存电路DL的数据进行。另外，对连接到写入存储单元MC的位线BL供给电压VSRC，对连接到禁止存储单元MC的位线BL供给电压VDD。例如，使对应于写入存储单元MC的锁存电路SDL(图6)锁存“L”，使对应于禁止存储单元MC的锁存电路SDL(图6)锁存“H”。另外，将信号线STB、XXL、BLC、BLS、HLL、BLX的状态设为“L、L、H、H、L、H”。
另外，使写入存储单元MC与位线BL导通，将禁止存储单元MC与位线BL切断。例如，对漏极侧选择栅极线SGD供给电压VSGD。电压VSGD例如小于图11的电压VSG。由此，被供给电压VSRC的位线BL所对应的漏极侧选择晶体管STD成为接通状态，被供给电压VDD的位线BL所对应的漏极侧选择晶体管STD为断开状态。另外，对非选择字线WLU供给写入路径电压VPASS。写入路径电压VPASS例如大于图11的读出路径电压VREAD。
另外，对选择字线WLS供给编程电压VPGM。编程电压VPGM大于写入路径电压VPASS。由此，将电子蓄积到期望的存储单元MC的电荷蓄积膜132(图8)，存储单元MC的阈值电压增大。
在步骤S103(图13)，进行验证动作。另外，在步骤S104(图13)，判定验证动作是否结束。在验证动作未结束的情况下，进入到步骤S103。在验证动作结束的情况下，进进入到步骤S105。
例如，在图16的例子中，在时刻t121开始与状态S1对应的验证动作(步骤S103)。伴随于此，对选择字线WLS供给验证电压VVFYS1。另外，信号线BLC、HLL、XXL、STB(图6)的状态成为“H、H、L、L”。伴随于此，对连接到与状态S1对应的存储单元MC的位线BL供给电压VDD，对其它位线BL供给电压VSRC。另外，例如，如图15所示，选择存储单元MC与位线BL及源极线SL导通。
另外，在时刻t122，信号线BLC、HLL、XXL、STB(图6)的状态为“H、L、H、L”。
另外，在时刻t123，信号线BLC、HLL、XXL、STB(图6)的状态为“H、L、L、H”，检测选择存储单元MC的接通状态/断开状态，将表示选择存储单元MC的状态的数据锁存到任一锁存电路DL。
另外，在时刻t124，对应于状态S1的验证动作(步骤S103)结束，在步骤S104中，进行意为验证动作未结束的判定，开始与状态S2对应的验证动作(步骤S103)。伴随于此，对选择字线WLS供给验证电压VVFYS2。另外，信号线BLC、HLL、XXL、STB(图6)的状态为“H、L、L、L”。
另外，在时刻t125，信号线BLC、HLL、XXL、STB(图6)的状态为“H、H、L、L”。伴随于此，对连接到与状态S2对应的存储单元MC的位线BL供给电压VDD，对其它位线BL供给电压VSRC。
另外，在时刻t126，信号线BLC、HLL、XXL、STB(图6)的状态为“H、L、H、L”。
另外，在时刻t127，信号线BLC、HLL、XXL、STB(图6)的状态为“H、L、L、H”，检测选择存储单元MC的接通状态/断开状态，将表示选择存储单元MC的状态的数据锁存到任一锁存电路DL。
另外，在时刻t128，信号线BLC、HLL、XXL、STB(图6)的状态为“H、L、L、L”。
另外，在时刻t129，对应于状态S2的验证动作(步骤S103)结束，在步骤S104中，进行意为验证动作结束的判定。伴随于此，对选择字线WLS供给接地电压VSS。另外，信号线BLC、HLL、XXL、STB(图6)的状态为“L、L、L、L”。
另外，在步骤S103、S104，基于在时刻t123、t127等获取的表示存储单元MC的状态的数据，判定各存储单元MC是否达到目标阈值电压。对判定达到目标阈值电压的存储单元MC，更新与所述存储单元MC对应的感测放大器单元SAU内的多个锁存电路DL内的数据。例如，将锁存电路DL内的数据更新为表示写入禁止的值。由此，在后续的写入序列中，将所述存储单元MC作为禁止存储单元MC处理。对判定未达到目标阈值电压的存储单元MC，维持与所述存储单元MC对应的感测放大器单元SAU内的多个锁存电路DL内的数据。
另外，各写入循环中执行的验证动作的次数等根据循环次数nW而调整。
例如，在图17所示的例子中，循环次数nW为1的情况下，在步骤S103、S104，执行与所述状态S1对应的验证动作。在与状态S1对应的验证动作中，例如，对连接到与状态S1对应的写入存储单元MC的位线BL充电，对选择字线WLS供给验证电压VVFYS1。
另外，循环次数nW为2的情况下，在步骤S103、S104，依次执行与所述状态S1、S2对应的验证动作。在与状态S2对应的验证动作中，例如，对连接到与状态S2对应的写入存储单元MC的位线BL充电，对选择字线WLS供给验证电压VVFYS2。
另外，循环次数nW为3的情况下，在步骤S103、S104，依次执行与所述状态S1～S3对应的验证动作。在与状态S3对应的验证动作中，例如，对连接到与状态S3对应的写入存储单元MC的位线BL充电，对选择字线WLS供给验证电压VVFYS3。
在步骤S105(图13)，判定验证动作的结果。例如在判定达到目标阈值电压的存储单元MC的数量小于一定数量的情况下，判定验证失败(FAIL)，进入到步骤S106。另一方面，在判定达到目标阈值电压的存储单元MC的数量为一定数量以上的情况下，判定验证通过(PASS)，进入到步骤S108。
在步骤S106，判定循环次数nW是否达到特定次数NW。在未达到的情况下进入到步骤S107。达到的情况下进入到步骤S109。
在步骤S107，将循环次数nW加1，进入到步骤S102。另外，在步骤S107，例如对编程电压VPGM加上特定电压ΔV。
在步骤S108，将意为写入序列正常结束的状态数据DST存储到状态寄存器STR(图2)，结束写入序列。
在步骤S109，将意为写入序列未正常结束的状态数据DST存储到状态寄存器STR(图2)，结束写入序列。
[写入序列的中断及重新开始]
接着，参照图18～图20，对半导体存储装置的写入序列的中断及重新开始进行说明。
图18是用于对写入序列的中断及重新开始进行说明的示意性波形图。图18所示的信号波形表示存储器裸片MD的端子RY//BY(图4)的信号。
在图18的例子中，在执行写入动作的时刻t115，控制器裸片CD对存储器裸片MD输入命令C21。命令C21是意为使写入动作中断的命令。命令C21的输入与命令C01的输入同样地进行。
另外，在图18的例子中，在后续的时刻t106中断写入动作，存储器裸片MD的端子RY//BY(图4)成为“H”状态。
另外，在图18的例子中，后续执行参照图10及图11所说明的读出动作。
另外，在图18的例子中，在后续的时刻t117，控制器裸片CD对存储器裸片MD输入命令C22。命令C22是意为使写入动作重新开始的命令。命令C22的输入与命令C01的输入同样地进行。
另外，在图18的例子中，在后续的时刻t118重新开始写入动作。
接着，参照图19及图20，对中断及重新开始写入序列时供给到选择字线WLS的电压等进行说明。另外，图19及图20中说明图13的循环次数nW为8，如图17所示，执行6次验证动作的例子。
首先，为作比较，参照图19，说明写入序列不中断的例子。
在图19所示的例子中，在时刻t131开始编程动作。也就是说，对选择字线WLS供给编程电压VPGM。另外，信号线HLL、XXL、STB(图6)的状态成为“L、L、L”。
另外，在时刻t132，编程动作结束。也就是说，对选择字线WLS供给接地电压VSS。另外，信号线HLL、XXL、STB(图6)的状态成为“L、L、L”。
另外，在时刻t133，开始对应于状态S3的验证动作。也就是说，对选择字线WLS供给验证电压VVFYS3。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t134，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t135，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
另外，在时刻t136，对应于状态S3的验证动作结束，开始对应于状态S4的验证动作。也就是说，对选择字线WLS供给验证电压VVFYS4。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t137，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t138，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
另外，在时刻t139，对应于状态S4的验证动作结束，开始对应于状态S5的验证动作。也就是说，对选择字线WLS供给验证电压VVFYS5。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t140，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t141，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
另外，在时刻t142，对应于状态S5的验证动作结束，开始对应于状态S6的验证动作。也就是说，对选择字线WLS供给验证电压VVFYS6。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t143，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t144，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
另外，在时刻t145，对应于状态S6的验证动作结束，开始对应于状态S7的验证动作。也就是说，对选择字线WLS供给验证电压VVFYS7。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t146，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t147，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
另外，在时刻t148，对应于状态S7的验证动作结束，开始对应于状态S8的验证动作。也就是说，对选择字线WLS供给验证电压VVFYS8。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t149，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t150，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
另外，在时刻t151，对应于状态S8的验证动作结束。也就是说，对选择字线WLS供给接地电压VSS。另外，信号线HLL、XXL、STB(图6)的状态成为“L、L、L”。
接着，参照图20，对进行写入序列的中断及重新开始的例子进行说明。本实施方式的半导体存储装置中，在写入序列的第k(k为小于m的自然数)次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在写入序列重新开始后，执行与第k次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，图17及图20中表示k＝4的例子。在图17中，与确认标记对应的验证动作对应于执行完毕的验证动作，与圆对应的验证动作对应于执行前的验证动作。另外，在图17的例子中，循环次数nW是8，k＝4的状态对应于已执行与状态S3～状态S6对应的4次验证动作，且未执行与状态S7及状态S8对应的2次验证动作的状态。
另外，虚拟验证动作可以与验证动作同样地进行。但是，虚拟验证动作中，可不将所述表示选择存储单元MC是接通状态还是断开状态的数据锁存到锁存电路。另外，虚拟验证动作中，可对位线BL供给电压，也可不对位线BL供给电压。另外，虚拟验证动作中，可使感测放大器模块SAM以与验证动作同样的形态进行动作，可也不使感测放大器模块SAM的一部分或全部进行动作。
在图20所示的例子中，在时刻t131～时刻t144，与图19所示的例子同样地执行写入序列。
另外，在时刻t245，对应于状态S6的验证动作结束，写入序列被中断。也就是说，对选择字线WLS供给接地电压VSS。另外，信号线HLL、XXL、STB(图6)的状态成为“L、L、L”。
另外，在时刻t242，重新开始写入序列，开始对应于状态S6的虚拟验证动作。也就是说，对被供给接地电压VSS的选择字线WLS供给验证电压VVFYS6。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t243，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t244，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
其后，对应于状态S6的虚拟验证动作结束，执行与写入序列的时刻t145以后对应的动作。
[第1比较例]
接着，参照图21，对比较例的半导体存储装置的写入序列的中断及重新开始进行说明。
在第1比较例的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在写入序列重新开始后，依次执行与第1次～第k次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，在图21中表示k＝4的例子。
图21所示的例子中，在时刻t131～时刻t144，与图19所示的例子同样地执行写入序列。
另外，在时刻t245，与状态S6对应的验证动作结束，写入序列被中断。也就是说，对选择字线WLS供给接地电压VSS。另外，信号线HLL、XXL、STB(图6)的状态成为“L、L、L”。
另外，在时刻t233重新开始写入序列。另外，在时刻t233～时刻t145，执行与状态S3～状态S6对应的虚拟验证动作。
其后，执行与写入序列的时刻t145以后对应的动作。
[第2比较例]
接着，参照图22，对比较例的半导体存储装置的写入序列的中断及重新开始进行说明。
在第2比较例的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在写入序列重新开始后，不执行虚拟验证动作，而在写入序列重新开始后紧接着执行第k+1次验证动作以后的动作。另外，在图22中表示k＝4的例子。
在图22所示的例子中，在时刻t131～时刻t144，与图19所示的例子同样地执行写入序列。
另外，在时刻t245，与状态S6对应的验证动作结束，写入序列被中断。也就是说，对选择字线WLS供给接地电压VSS。另外，信号线HLL、XXL、STB(图6)的状态成为“L、L、L”。
另外，在时刻t145重新开始写入序列，执行与写入序列的时刻t145以后对应的动作。
[第1实施方式的效果]
如上所述，在第1比较例的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行与第1次～第k次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。
此种方法中，从重新开始写入序列到第k+1次验证动作的时间(图21中从时刻t233到时刻t145的时间)延长，而有妨碍写入序列高速化的情况。
因此，如上所述，在第2比较例的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，不执行虚拟验证动作，而在写入序列重新开始后紧接着执行第k+1次验证动作以后的动作。
此种方法中，因在写入序列重新开始后立刻开始第k+1次验证动作，所以可实现写入序列的高速化。
但是，此种方法中，与第1比较例的方法相比，有在写入序列重新开始后紧接着执行的验证动作的可靠性降低的情况。认为这起因于如下现象。
也就是说，随着半导体存储装置的高集成化，作为字线WL发挥作用的导电层110的膜厚越来越小，导电层110越来越高电阻化。此外，Z方向上的导电层110间的距离也越来越短，导电层110中的静电电容也越来越大。结果，导电层110中的时间常数越来越大，字线WL全体的电压达到被供给到字线WL的电压所需的时间越来越长。
在所述状态下执行验证动作时，例如也可考虑对字线WL供给电压直到字线WL全体的电压饱和，在所述状态下获取表示存储单元MC是接通状态还是断开状态的数据。但是，此种方法中，验证动作所需的时间延长，而有妨碍写入序列高速化的情况。因此，为了实现写入序列的高速化，例如考虑在字线WL全体的电压饱和前获取所述数据。
此处，在第1比较例中，在写入序列被中断的情况、未被中断的情况下，均在即将第k+1次验证动作之前，对选择字线WLS供给验证电压VVFYS6，在第k+1次验证动作中，对选择字线WLS供给验证电压VVFYS7。因此，第k+1次验证动作中的选择字线WLS的电压不论写入序列是否中断，均可认为是相同程度的大小。
另一方面，在第2比较例中，在写入序列被中断的情况下，在即将第k+1次验证动作之前，对选择字线WLS供给接地电压VSS，在第k+1次验证动作中，对选择字线WLS供给验证电压VVFYS7。因此，认为中断写入序列时的第k+1次验证动作中的选择字线WLS的电压，小于未中断写入序列时的第k+1次验证动作中的选择字线WLS的电压。
此处，如上所述，在第1实施方式的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行与第k次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。
此种方法中，从重新开始写入序列到第k+1次验证动作的时间(图20中从时刻t242到时刻t145的时间)与第1比较例相比较短。
另外，此种方法中，在即将第k+1次验证动作之前，对选择字线WLS供给验证电压VVFYS6，在第k+1次验证动作中对选择字线WLS供给验证电压VVFYS7。因此，认为第k+1次验证动作中的选择字线WLS的电压，不论写入序列是否中断，均为相同程度的大小。
因此，根据第1实施方式的半导体存储装置，可不使写入序列的可靠性降低且谋求写入序列的高速化。
[第2实施方式]
接着，参照图23，对第2实施方式的半导体存储装置进行说明。第2实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但是，在第2实施方式的半导体存储装置中，中断写入序列后且重新开始写入序列后执行的动作与第1实施方式的半导体存储装置不同。
在第2实施方式的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，依次执行与第k-1次及第k次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，图23中表示k＝4的例子。
图23所示的例子中，基本上与参照图20所说明的动作同样地执行写入序列及读出动作。
但是，在图23所示的例子中，不在时刻t242而在时刻t239重新开始写入序列。
另外，在从重新开始写入序列的时刻t239到开始与状态S7对应的验证动作的时刻t145，依次执行与状态S5及状态S6对应的虚拟验证动作。
[第3实施方式]
接着，参照图24，对第3实施方式的半导体存储装置进行说明。第3实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但是，在第3实施方式的半导体存储装置中，中断写入序列后且重新开始写入序列后执行的动作与第1实施方式的半导体存储装置不同。
在第3实施方式的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行2次与第k次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，图24中表示k＝4的例子。
图24所示的例子中，基本上与参照图20所说明的动作同样地执行写入序列及读出动作。
但是，在图24所示的例子中，不在时刻t242而在时刻t239重新开始写入序列。
另外，在从重新开始写入序列的时刻t239到开始与状态S7对应的验证动作的时刻t145，执行2次与状态S6对应的虚拟验证动作。
[第4实施方式]
接着，参照图25，对第4实施方式的半导体存储装置进行说明。第4实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但是，在第4实施方式的半导体存储装置中，中断写入序列后且重新开始写入序列后执行的动作与第1实施方式的半导体存储装置不同。
在第4实施方式的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，依次执行与第k+1次及第k次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，图25中表示k＝4的例子。
图25所示的例子中，基本上与参照图20所说明的动作同样地执行写入序列及读出动作。
但是，在图25所示的例子中，不在时刻t242而在时刻t239重新开始写入序列。
另外，在从重新开始写入序列的时刻t239到开始与状态S7对应的验证动作的时刻t145，依次执行与状态S7及状态S6对应的虚拟验证动作。
[第5实施方式]
接着，参照图26，对第5实施方式的半导体存储装置进行说明。第5实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但是，在第5实施方式的半导体存储装置中，中断写入序列后且重新开始写入序列后执行的动作与第1实施方式的半导体存储装置不同。
在第5实施方式的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行与第k+1次验证动作对应的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，图26中表示k＝4的例子。
图26所示的例子中，基本上与参照图20所说明的动作同样地执行写入序列及读出动作。
但是，在图26所示的例子中，在从重新开始写入序列的时刻t242到开始与状态S7对应的验证动作的时刻t145，执行与状态S7对应的虚拟验证动作。
[第6实施方式]
接着，参照图27，对第6实施方式的半导体存储装置进行说明。第6实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但是，在第6实施方式的半导体存储装置中，中断写入序列后且重新开始写入序列后执行的动作与第1实施方式的半导体存储装置不同。
在第6实施方式的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行对选择字线WLS供给比对应于第k+1次验证动作的验证电压VVFYS7大的电压的虚拟验证动作，接着，执行对应于第k+1次验证动作的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，图27中表示k＝4的例子。
图27所示的例子中，基本上与参照图20所说明的动作同样地执行写入序列及读出动作。
但是，在图27所示的例子中，不在时刻t242而在时刻t239重新开始写入序列。
另外，在从重新开始写入序列的时刻t239到开始与状态S7对应的验证动作的时刻t145，依次执行所述2次的虚拟验证动作。另外，在图27的例子中，从时刻t239到时刻t242，对选择字线WLS供给对应于状态S8的验证电压VVFYS8。
[第7实施方式]
接着，参照图28，对第7实施方式的半导体存储装置进行说明。第7实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但是，在第7实施方式的半导体存储装置中，中断写入序列后且重新开始写入序列后执行的动作与第1实施方式的半导体存储装置不同。
在第7实施方式的半导体存储装置中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行对选择字线WLS供给比对应于第k+1次验证动作的验证电压VVFYS7大的电压的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。另外，图28中表示k＝4的例子。
图28所示的例子中，基本上与参照图20所说明的动作同样地执行写入序列及读出动作。
但是，在图28所示的例子中，从重新开始写入序列的时刻t242到开始与状态S7对应的验证动作的时刻t145，执行所述虚拟验证动作。另外，在图28的例子中，从时刻t242到时刻t145，对选择字线WLS供给对应于状态S8的验证电压VVFYS8。
[第8实施方式]
接着，参照图29～图31，对第8实施方式的半导体存储装置进行说明。第8实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样构成。但是，在第8实施方式的半导体存储装置中，验证动作的执行顺序与第1实施方式的半导体存储装置不同。
例如，在第1实施方式中，如参照图17、图19等所说明，在循环次数nW为8的情况下，在时刻t133～时刻t136，执行对应于状态S3的验证动作，在时刻t136～时刻t139，执行对应于状态S4的验证动作，以下同样，在时刻t139～时刻t151，依次执行对应于状态S5、S6、S7、S8的验证动作。也就是说，在各写入循环中执行多次验证动作的情况下，按照从对应于低阈值电压状态的验证动作到对应于高阈值电压状态的验证动作的顺序，执行验证动作。
另一方面，在第8实施方式中，如图29、图30所例示，在循环次数nW为8的情况下，在时刻t333～时刻t336，执行对应于状态S8的验证动作，在时刻t336～时刻t339，执行对应于状态S7的验证动作，以下同样，在时刻t339～时刻t351，依次执行对应于状态S6、S5、S4、S3的验证动作。也就是说，在各写入循环中执行多次验证动作的情况下，按照从对应于高阈值电压状态的验证动作到对应于低阈值电压状态的验证动作的顺序，执行验证动作。
另外，在第8实施方式中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，与第1实施方式同样地，在写入序列重新开始后，执行对应于第k次验证动作的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。
在图31所示的例子中，在时刻t131～时刻t344，与图30所示的例子同样地执行写入序列。
另外，在时刻t445，对应于状态S5的验证动作结束，写入序列被中断。也就是说，对选择字线WLS供给接地电压VSS。另外，信号线HLL、XXL、STB(图6)的状态成为“L、L、L”。
另外，在时刻t442，重新开始写入序列，开始对应于状态S5的虚拟验证动作。也就是说，对被供给接地电压VSS的选择字线WLS供给验证电压VVFYS5。另外，信号线HLL、XXL、STB(图6)的状态成为“H、L、L”。
另外，在时刻t443，信号线HLL、XXL、STB(图6)的状态成为“L、H、L”。
另外，在时刻t444，信号线HLL、XXL、STB(图6)的状态成为“L、L、H”。
其后，对应于状态S5的虚拟验证动作结束，执行对应于写入序列的时刻t345以后的动作。
另外，所述例子中，与第1实施方式同样，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行对应于第k次验证动作的虚拟验证动作，其后，执行第k+1次验证动作以后的动作。但是，此种功能方法只不过是例示，具体形态可适当调整。
例如，也可与第2实施方式(图23)同样，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，依次执行对应于第k-1次及第k次验证动作的虚拟验证动作。
另外，例如，也可与第3实施方式(图24)同样，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行2次对应于第k次验证动作的虚拟验证动作。
另外，例如，也可与第4实施方式(图25)同样，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，依次执行对应于第k+1次及第k次验证动作的虚拟验证动作。
另外，例如，也可与第5实施方式(图26)同样，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后，执行对应于第k+1次验证动作的虚拟验证动作。
[其它实施方式]
以上，已对第1实施方式～第8实施方式的半导体存储装置进行说明。但是，所述实施方式的半导体存储装置只不过是例示，具体的构成、动作等可适当调整。
例如，在第1实施方式～第8实施方式中，在写入序列的第k次验证动作结束后且第k+1次验证动作结束前，写入序列被中断的情况下，在重新开始写入序列后且开始第k+1次验证动作前，对选择字线WLS供给对应于状态S1～状态S15的验证电压VVFYS1～验证电压VVFYS15中的任何一个电压。但是，此种方法只不过是例示，具体地方法可适当调整。例如，可考虑在此时供给到选择字线WLS的电压是对应于第1次验证动作的验证电压以上的电压。另外，例如，可考虑将此时供给到选择字线WLS的电压设为对应于第k次验证动作的验证电压以上的电压，由此，可更适宜地调整选择字线WLS的电压。另外，可考虑此时供给到选择字线WLS的电压至少为小于编程电压VPGM的电压。
另外，例如，在第1实施方式～第8实施方式中，已表示验证动作的执行时间与虚拟验证动作的执行时间相同，重新开始写入序列后执行的虚拟验证动作的次数少于第1比较例(图21)的例子。但是，此种形态只不过是例示，具体的形态可适当调整。例如，可使虚拟验证动作的执行时间短于验证动作的执行时间。由此，可谋求写入序列的进一步高速化。
另外，例如，如上所述，在虚拟验证动作中，可对位线BL供给电压，亦可不供给。另外，对位线BL供给电压的情况下，对哪条位线BL供给电压可适当调整。例如，在所述例子中，对验证动作中判定达到目标阈值电压的存储单元MC，将与所述存储单元MC对应的感测放大器单元SAU内的多个锁存电路DL内的数据更新为表示写入禁止的值。此种情况下，认为在虚拟验证动作中，被供给电压的位线BL的数量少于验证动作中被供给电压的位线BL的数量。
但是此种形态只不过是例示，具体地方法可适当调整。例如，也可对验证动作中判定达到目标阈值电压的存储单元MC，在与所述存储单元MC对应的感测放大器单元SAU内，单独锁存验证路径标志，维持与所述存储单元MC对应的4位数据。另外，也可将虚拟验证动作中被供给电压的位线BL的数量设为与验证动作中被供给电压的位线BL的数量相同的数量。
[其它]
已说明本发明的若干个实施方式，但是所述实施方式只不过是作为例子而提示的，并非旨在限定发明的范围。所述新的实施方式可以其它各种方式实施，在不脱离发明主旨的范围内，可进行各种省略、置换、变更。所述实施方式或其变化均包含在发明范围或主旨内，同时，包含在权利要求范围所记载的发明及与其均等的范围内。
[符号的说明]
MC 存储单元
WL 字线
BL 位线。

Claims (5)

1.一种半导体存储装置，具备：
存储晶体管、及连接到所述存储晶体管的栅极电极的字线，且
构成为可执行对所述存储晶体管执行多次写入循环的写入序列，
所述写入循环包含对所述字线供给编程电压的编程动作、及对所述字线供给验证电压的至少1次验证动作，
在从所述写入序列开始到结束的期间，所述写入序列未被中断的情况下，在第n(n为自然数)次写入循环中，执行1次所述编程动作，执行m(m为2以上的自然数)次所述验证动作，
在所述写入序列的所述第n次写入循环的第k(k为小于m的自然数)次验证动作结束后且第k+1次验证动作结束前，所述写入序列被中断的情况下，
在重新开始所述写入序列后且开始所述第k+1次验证动作前，对所述字线供给对应于第1次验证动作的所述验证电压或比其大的电压，
从重新开始所述写入序列到开始所述第k+1次验证动作的时间，短于从所述第n次写入循环的第1次验证动作开始到所述第k次验证动作结束的时间。
2.根据权利要求1所述的半导体存储装置，其中
所述m为3以上的自然数，
所述k为2以上的自然数，
在重新开始所述写入序列后且开始所述第k+1次验证动作前，对所述字线供给第1验证电压，
所述第1验证电压为与从所述写入序列的所述第n次写入循环的所述第k次验证动作到所述第m次验证动作中的任何一个对应的所述验证电压。
3.根据权利要求2所述的半导体存储装置，其中
所述m为4以上的自然数，
所述k为3以上的自然数，
在重新开始所述写入序列后且对所述字线供给所述第1验证电压前，对所述字线供给所述第2验证电压，
所述第2验证电压为与从所述写入序列的所述第n次写入循环的第k-1次验证动作到所述第m次验证动作中的任何一个对应的所述验证电压。
4.根据权利要求1至3中任一项所述的半导体存储装置，其中
所述m为3以上的自然数，
所述k为2以上的自然数，
在重新开始所述写入序列后且开始所述第k+1次验证动作前，对所述字线供给与所述写入序列的所述第n次写入循环的所述第k次验证动作对应的所述验证电压或比其大的电压。
5.根据权利要求1至3中任一项所述的半导体存储装置，具备：
位线，电连接到所述存储晶体管；
感测晶体管，具备电连接到所述位线的栅极电极；及
第1晶体管，电连接到所述感测晶体管；且
在所述验证动作的第1时刻，供给到所述第1晶体管的栅极电极的电压上升，在比其更晚的第2时刻，供给到所述第1晶体管的栅极电极的电压下降，
在重新开始所述写入序列后且开始所述第k+1次验证动作前，在第3时刻，供给到所述第1晶体管的栅极电极的电压上升，在比其更晚的第4时刻，供给到所述第1晶体管的栅极电极的电压下降。
CN202110148091.3A 2020-05-19 2021-02-03 半导体存储装置 Pending CN113990375A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020087180A JP2021182458A (ja) 2020-05-19 2020-05-19 半導体記憶装置
JP2020-087180 2020-05-19

Publications (1)

Publication Number Publication Date
CN113990375A true CN113990375A (zh) 2022-01-28

Family

ID=78606681

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110148091.3A Pending CN113990375A (zh) 2020-05-19 2021-02-03 半导体存储装置

Country Status (4)

Country Link
US (2) US11694746B2 (zh)
JP (1) JP2021182458A (zh)
CN (1) CN113990375A (zh)
TW (1) TWI747704B (zh)

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4170952B2 (ja) * 2004-01-30 2008-10-22 株式会社東芝 半導体記憶装置
KR100927119B1 (ko) * 2007-05-10 2009-11-18 삼성전자주식회사 불 휘발성 반도체 메모리 장치 및 그것의 프로그램 방법
US7813188B2 (en) * 2007-09-10 2010-10-12 Hynix Semiconductor Inc. Non-volatile memory device and a method of programming a multi level cell in the same
TWI430275B (zh) * 2008-04-16 2014-03-11 Magnachip Semiconductor Ltd 用於程式化非揮發性記憶體裝置之方法
KR101596830B1 (ko) * 2009-04-02 2016-02-24 삼성전자주식회사 비휘발성 메모리 장치의 쓰기 방법
KR101022882B1 (ko) * 2009-06-12 2011-03-16 주식회사 하이닉스반도체 불휘발성 메모리 장치의 동작 방법
JP2015176620A (ja) * 2014-03-14 2015-10-05 株式会社東芝 半導体記憶装置
JP6581019B2 (ja) 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP2019029045A (ja) * 2017-07-26 2019-02-21 東芝メモリ株式会社 半導体記憶装置
KR20210105728A (ko) * 2020-02-19 2021-08-27 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법
KR20210135376A (ko) * 2020-05-04 2021-11-15 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치를 포함하는 스토리지 장치, 그리고 불휘발성 메모리 장치의 동작 방법

Also Published As

Publication number Publication date
JP2021182458A (ja) 2021-11-25
US20210366538A1 (en) 2021-11-25
TW202145213A (zh) 2021-12-01
TWI747704B (zh) 2021-11-21
US11694746B2 (en) 2023-07-04
US20230290406A1 (en) 2023-09-14
US11996142B2 (en) 2024-05-28

Similar Documents

Publication Publication Date Title
CN112447204B (zh) 半导体存储装置
US11437109B2 (en) Semiconductor storage device
CN113223594B (zh) 半导体存储装置
TWI788864B (zh) 半導體記憶裝置
TWI747704B (zh) 半導體記憶裝置
CN114078520A (zh) 半导体存储装置的动作条件的调整方法
JP2021150387A (ja) 半導体記憶装置
TWI785988B (zh) 半導體記憶體裝置
TWI776636B (zh) 半導體記憶裝置
TWI775654B (zh) 半導體記憶裝置
TWI810780B (zh) 半導體記憶裝置
TWI763279B (zh) 半導體記憶裝置
WO2022244281A1 (ja) 半導体記憶装置
CN114944182A (zh) 半导体存储装置
CN116978421A (zh) 半导体存储装置
CN113936719A (zh) 半导体存储装置
CN116844603A (zh) 半导体存储装置
JP2024014452A (ja) 半導体記憶装置及び選択ゲート線に対するプログラム動作方法
CN116737058A (zh) 存储器系统

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination