TW202145213A - 半導體記憶裝置 - Google Patents

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柳平康輔
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Abstract

實施形態提供一種不使可靠性降低且可謀求寫入順序之高速化之半導體記憶裝置。 實施形態之半導體記憶裝置具備記憶電晶體、與連接至記憶電晶體之閘極電極之字元線。於寫入順序之第n次寫入循環之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後且開始第k+1次驗證動作前，對字元線供給對應於第1次驗證動作之驗證電壓或較其大之電壓。自重啟寫入順序至開始第k+1次驗證動作之時間，較自第n次寫入循環之第1次驗證動作開始至第k次驗證動作結束之時間短。

Description

半導體記憶裝置
本實施形態係關於一種半導體記憶裝置。
已知有一種半導體記憶裝置，其具備基板、於與該基板之表面交叉之方向上積層之複數個閘極電極、與該等複數個閘極電極對向之半導體層、及設置於閘極電極及半導體層之間之閘極絕緣膜。閘極絕緣膜例如具備氮化矽(Si3 N4 )等絕緣性之電荷蓄積層或浮動閘極等導電性之電荷蓄積層等可記憶資料之記憶體部。
實施形態提供一種能不使可靠性降低且謀求寫入順序之高速化之半導體記憶裝置。
一實施形態之半導體記憶裝置具備記憶電晶體、及連接至記憶電晶體之閘極電極之字元線。另外，該半導體記憶裝置構成為可執行對記憶電晶體執行複數次寫入循環之寫入順序。寫入循環包含對字元線供給程式電壓之程式動作、及對字元線供給驗證電壓之至少1次驗證動作。在自寫入順序開始至結束之期間，寫入順序未被中斷之情形時，在第n(n為自然數)次寫入循環中，執行1次程式動作，執行m(m為2以上之自然數)次驗證動作。在寫入順序之第n次寫入循環之第k(k為小於m之自然數)次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，在重啟寫入順序後且開始第k+1次驗證動作前，對字元線供給對應於第1次驗證動作之驗證電壓或比其大之電壓。自重啟寫入順序至開始第k+1次驗證動作之時間，短於自第n次寫入循環之第1次驗證動作開始至第k次驗證動作結束之時間。
接著，參照圖式詳細地說明實施形態之半導體記憶裝置。另，以下之實施形態僅為一例，並非旨在限定本發明者。又，以下之圖式係模式圖，為了便於說明，有省略一部分構成等之情形。又，有對複數個實施形態中共通之部分標註相同符號，省略說明之情形。
另外，本說明書中，於提及「半導體記憶裝置」之情形時，有時亦指記憶體晶粒，有時亦指記憶體晶片、記憶卡、SSD(Solid State Drive：固態驅動器)等包含控制器晶粒之記憶體系統。再者，有時亦指智慧型手機、平板終端、個人電腦等包含主機之構成。
又，本說明書中，於提及將第1構成「電性連接」至第2構成之情形時，第1構成可與第2構成直接連接，第1構成亦可經由配線、半導體構件或電晶體等連接於第2構成。例如，於串聯連接3個電晶體之情形時，即便第2個電晶體為斷開(OFF)狀態，第1個電晶體亦「電性連接」至第3個電晶體。
又，本說明書中，於提及將第1構成「連接至」第2構成及第3構成之間之情形時，有指將第1構成、第2構成及第3構成串聯連接，且第2構成經由第1構成連接至第3構成之情形。
又，本說明書中，於提及電路等使2條配線等「導通」之情形時，例如有指該電路包含電晶體等，該電晶體等設置於2條配線間之電流路徑，該電晶體等為接通(ON)狀態之情形。
又，本說明書中，將相對於基板之上表面平行之特定方向稱為X方向，將相對於基板之上表面平行且與X方向垂直之方向稱為Y方向，將相對於基板之上表面垂直之方向稱為Z方向。
又，本說明書中，有時將沿著特定面之方向稱為第1方向，將沿著該特定面與第1方向交叉之方向稱為第2方向，將與該特定面交叉之方向稱為第3方向。該等第1方向、第2方向及第3方向可與X方向、Y方向及Z方向中之任一者對應，亦可不對應。
又，本說明書中，「上」或「下」等表述以基板為基準。例如，將沿著上述Z方向離開基板之方向稱為上，將沿著Z方向接近基板之方向稱為下。又，就某構成提及下表面或下端之情形時，意指該構成之基板側之面或端部，提及上表面或上端之情形時，意指該構成之與基板相反側之面或端部。又，將與X方向或Y方向交叉之面稱為側面等。
[第1實施形態] [記憶體系統10] 圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。
記憶體系統10根據自主機20發送之信號，進行使用者資料之讀出、寫入、刪除等。記憶體系統10例如為記憶體晶片、記憶卡、SSD或其它可記憶使用者資料之系統。記憶體系統10具備記憶使用者資料之複數個記憶體晶粒MD、及連接至該等複數個記憶體晶粒MD及主機20之控制器晶粒CD。控制器晶粒CD例如具備處理器、RAM(Random Access Memory：隨機存取記憶體)等，進行邏輯位址與實體位址之轉換、誤碼檢測/校正、垃圾收集(壓縮)、損耗均衡等處理。
圖2係顯示本實施形態之記憶體系統10之構成例之模式性側視圖。圖3係顯示同構成例之模式性俯視圖。為了便於說明，於圖2及圖3中省略一部分構成。
如圖2所示，本實施形態之記憶體系統10具備安裝基板MSB、積層於安裝基板MSB之複數個記憶體晶粒MD、及積層於記憶體晶粒MD之控制器晶粒CD。在安裝基板MSB上表面中之Y方向之端部區域，設置有焊墊電極P，其它一部分區域經由接著劑等接著至記憶體晶粒MD之下表面。在記憶體晶粒MD上表面中之Y方向之端部區域，設置有焊墊電極P，其它區域經由接著劑等接著至其它之記憶體晶粒MD或控制器晶粒CD之下表面。在控制器晶粒CD上表面中之Y方向之端部區域，設置有焊墊電極P。
如圖3所示，安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD各自具備在X方向上排列之複數個焊墊電極P。設置於安裝基板MSB、複數個記憶體晶粒MD、及控制器晶粒CD之複數個焊墊電極P分別經由接合線B相互連接。
另，圖2及圖3所示之構成僅為例示，具體之構成可適當調整。例如，於圖2及圖3所示之例中，於複數個記憶體晶粒MD上積層控制器晶粒CD，且該等構成由接合線B連接。此種構成中，複數個記憶體晶粒MD及控制器晶粒CD包含於一個封包內。然而，控制器晶粒CD亦可包含於與記憶體晶粒MD不同之封包內。又，亦可經由貫通電極等而非接合線B將複數個記憶體晶粒MD及控制器晶粒CD相互連接。
[記憶體晶粒MD之電路構成] 圖4係顯示第1實施形態之記憶體晶粒MD之構成之模式性方塊圖。圖5及圖6係顯示記憶體晶粒MD之一部分構成之模式性電路圖。
另，圖4中圖示複數個控制端子等。該等複數個控制端子有作為與高有效信號(正邏輯信號)對應之控制端子描述之情形、作為與低有效信號(負邏輯信號)對應之控制端子描述之情形、及作為與高有效信號及低有效信號雙方對應之控制端子描述之情形。圖4中，與低有效信號對應之控制端子之符號包含上劃線(overline)。本說明書中，與低有效信號對應之控制端子之符號包含斜杠(“/”)。
如圖4所示，記憶體晶粒MD具備記憶資料之記憶胞陣列MCA、與連接至記憶胞陣列MCA之周邊電路PC。周邊電路PC具備電壓產生電路VG、列解碼器RD、感測放大器模組SAM、及順序發生器SQC。又，周邊電路PC具備快取記憶體CM、位址暫存器ADR、指令暫存器CMR、及狀態暫存器STR。又，周邊電路PC具備輸入輸出控制電路I/O、與邏輯電路CTR。
[記憶胞陣列MCA之電路構成] 記憶胞陣列MCA如圖5所示，具備複數個記憶塊BLK。該等複數個記憶塊BLK各自具備複數個串單元SU。該等複數個串單元SU各自具備複數個記憶串MS。該等複數個記憶串MS之一端分別經由位元線BL連接至周邊電路PC。又，該等複數個記憶串MS之另一端分別經由共通之源極線SL連接至周邊電路PC。
記憶串MS具備：串聯連接至位元線BL及源極線SL之間之汲極側選擇電晶體STD、複數個記憶胞MC(記憶電晶體)、源極側選擇電晶體STS、及源極側選擇電晶體STSb。以下，有時將汲極側選擇電晶體STD、源極側選擇電晶體STS、及源極側選擇電晶體STSb簡稱為選擇電晶體(STD、STS、STSb)。
記憶胞MC為具備作為通道區域發揮功能之半導體層、包含電荷蓄積膜之閘極絕緣膜、及閘極電極之場效電晶體。記憶胞MC之閾值電壓根據電荷蓄積膜中之電荷量而變化。記憶胞MC記憶1位元或複數位元之資料。另，於與1個記憶串MS對應之複數個記憶胞MC之閘極電極分別連接有字元線WL。該等字元線WL分別共通地連接至1個記憶塊BLK中之所有記憶串MS。
選擇電晶體(STD、STS、STSb)為具備作為通道區域發揮功能之半導體層、閘極絕緣膜及閘極電極之場效電晶體。於選擇電晶體(STD、STS、STSb)之閘極電極分別連接有選擇閘極線(SGD、SGS、SGSb)。汲極側選擇閘極線SGD與串單元SU對應設置，共通連接至1個串單元SU中之所有記憶串MS。源極側選擇閘極線SGS共通連接至複數個串單元SU中之所有記憶串MS。源極側選擇閘極線SGSb共通連接至複數個串單元SU中之所有記憶串MS。
[電壓產生電路VG之電路構成] 電壓產生電路VG(圖4)例如如圖5所示連接至複數條電壓供給線31。電壓產生電路VG例如包含調節器等降壓電路及電荷泵電路32等升壓電路。該等降壓電路及升壓電路分別連接至被供給電源電壓VCC 及接地電壓VSS (圖4)之電壓供給線。該等電壓供給線例如連接至參照圖2、圖3所說明之焊墊電極P。電壓產生電路VG例如依照來自順序發生器SQC之控制信號，產生在針對記憶胞陣列MCA之讀出動作、寫入順序及刪除順序時施加至位元線BL、源極線SL、字元線WL及選擇閘極線(SGD、SGS、SGSb)之複數個動作電壓，同時輸出至複數條電壓供給線31。自電壓供給線31輸出之動作電壓依照來自順序發生器SQC之控制信號適當調整。
[列解碼器RD之電路構成] 列解碼器RD(圖4)例如如圖5所示具備：位址解碼器22，其解碼位址資料DADD ；以塊選擇電路23及電壓選擇電路24，其等根據位址解碼器22之輸出信號將動作電壓傳送至記憶胞陣列MCA。
位址解碼器22具備複數條塊選擇線BLKSEL及複數條電壓選擇線33。位址解碼器22例如依照來自順序發生器SQC之控制信號，依次參考位址暫存器ADR(圖4)之列位址RA，將該列位址RA解碼，將與列位址RA對應之特定塊選擇電晶體35及電壓選擇電晶體37設為接通狀態，將除此以外之塊選擇電晶體35及電壓選擇電晶體37設為斷開狀態。例如，將特定塊選擇線BLKSEL及電壓選擇線33之電壓設為“H”狀態，將除此以外之電壓設為“L”狀態。另，於使用P通道型而非N通道型之電晶體之情形時，對該等配線施加相反電壓。
另，於圖示之例中，位址解碼器22中，對1個記憶塊BLK逐一設置塊選擇線BLKSEL。然而，該構成可適當變更。例如，亦可對2個以上之記憶塊BLK，逐一具備塊選擇線BLKSEL。
塊選擇電路23具備與記憶塊BLK對應之複數個塊選擇部34。該等複數個塊選擇部34各自具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個塊選擇電晶體35。塊選擇電晶體35例如為場效型耐壓電晶體。塊選擇電晶體35之汲極電極分別電性連接至對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極電極分別經由配線CG及電壓選擇電路24電性連接至電壓供給線31。閘極電極共通連接至對應之塊選擇線BLKSEL。
另，塊選擇電路23進而具備未圖示之複數個電晶體。該等複數個電晶體為連接至選擇閘極線(SGD、SGS、SGSb)及被供給接地電壓VSS 之電壓供給線之間之場效電晶體。該等複數個電晶體將接地電壓VSS 供給至非選擇記憶塊BLK所包含之選擇閘極線(SGD、SGS、SGSb)。
電壓選擇電路24具備與字元線WL及選擇閘極線(SGD、SGS、SGSb)對應之複數個電壓選擇部36。該等複數個電壓選擇部36各自具備複數個電壓選擇電晶體37。電壓選擇電晶體37例如為場效電晶體。電壓選擇電晶體37之汲極端子分別經由配線CG及塊選擇電路23電性連接至對應之字元線WL或選擇閘極線(SGD、SGS、SGSb)。源極端子分別電性連接至對應之電壓供給線31。閘極電極分別連接至對應之電壓選擇線33。
另，圖示之例中，已顯示配線CG經由一個電壓選擇電晶體37連接至電壓供給線31之例。然而，此種構成僅為例示，具體之構成可適當調整。例如，配線CG亦可經由2個以上之電壓選擇電晶體37連接至電壓供給線31。
[感測放大器模組SAM之電路構成] 感測放大器模組SAM例如具備與複數條位元線BL對應之複數個感測放大器單元SAU。感測放大器單元SAU如圖6所示，各自具備連接至位元線BL之感測放大器SA、連接至感測放大器SA之配線LBUS、連接至配線LBUS之鎖存電路SDL、連接至配線LBUS之複數個鎖存電路DL、及連接至配線LBUS之預充電用之充電電晶體55。感測放大器單元SAU內之配線LBUS經由開關電晶體DSW連接至配線DBUS。
感測放大器SA如圖6所示具備：感測電晶體41，其根據位元線BL中流動之電流將配線LBUS之電荷放電。感測電晶體41之源極電極連接至被供給接地電壓VSS 之電壓供給線。汲極電極經由開關電晶體42連接至配線LBUS。閘極電極經由感測節點SEN、放電電晶體43、節點COM、鉗位電晶體44及耐壓電晶體45連接至位元線BL。另，感測節點SEN經由電容器48連接至內部控制信號線CLKSA。
又，感測放大器SA具備：電壓傳送電路，其根據鎖存於鎖存電路SDL之資料，使節點COM及感測節點SEN與被供給電壓VDD 之電壓供給線或被供給電壓VSRC 之電壓供給線選擇性導通。該電壓傳送電路具備：節點N1；充電電晶體46，其連接至節點N1及感測節點SEN之間；充電電晶體49，其連接至節點N1及節點COM之間；充電電晶體47，其連接至節點N1及被供給電壓VDD 之電壓供給線之間；及放電電晶體50，其連接至節點N1及被供給電壓VSRC 之電壓供給線之間。另，充電電晶體47及放電電晶體50之閘極電極共通連接至鎖存電路SDL之節點INV_S。
另，感測電晶體41、開關電晶體42、放電電晶體43、鉗位電晶體44、充電電晶體46、充電電晶體49及放電電晶體50例如為增強型NMOS電晶體。耐壓電晶體45例如為耗盡型(depression type)NMOS電晶體。充電電晶體47例如為PMOS電晶體。
另，開關電晶體42之閘極電極連接至信號線STB。放電電晶體43之閘極電極連接至信號線XXL。鉗位元電晶體44之閘極電極連接至信號線BLC。耐壓電晶體45之閘極電極連接至信號線BLS。充電電晶體46之閘極電極連接至信號線HLL。充電電晶體49之閘極電極連接至信號線BLX。該等信號線STB、XXL、BLC、BLS、HLL、BLX連接至順序發生器SQC。
鎖存電路SDL具備：節點LAT_S、INV_S、具備連接至節點LAT_S之輸出端子及連接至節點INV_S之輸入端子之反相器51、具備連接至節點LAT_S之輸入端子及連接至節點INV_S之輸出端子之反相器52、連接至節點LAT_S及配線LBUS之開關電晶體53、及連接至節點INV_S及配線LBUS之開關電晶體54。開關電晶體53、54例如為NMOS電晶體。開關電晶體53之閘極電極經由信號線STL連接至順序發生器SQC。開關電晶體54之閘極電極經由信號線STI連接至順序發生器SQC。
複數個鎖存電路DL分別與鎖存電路SDL大致同樣地構成。但，如上所述，鎖存電路SDL之節點INV_S與感測放大器SA中之充電電晶體47及放電電晶體50之閘極電極導通。鎖存電路DL在該點上與鎖存電路SDL不同。
開關電晶體DSW例如為NMOS電晶體。開關電晶體DSW連接至配線LBUS及配線DBUS之間。開關電晶體DSW之閘極電極經由信號線DBS連接至順序發生器SQC。
另，上述信號線STB、HLL、XXL、BLX、BLC、BLS分別在感測放大器模組SAM所包含之所有感測放大器單元SAU之間共通連接。又，被供給上述電壓VDD 之電壓供給線及被供給電壓VSRC 之電壓供給線分別在感測放大器模組SAM所包含之所有感測放大器單元SAU之間共通連接。又，鎖存電路SDL之信號線STI及信號線STL分別在感測放大器模組SAM所包含之所有感測放大器單元SAU間共通連接。同樣，複數個鎖存電路DL中與信號線STI及信號線STL對應之信號線分別在感測放大器模組SAM所包含之所有感測放大器單元SAU間共通連接。
[快取記憶體CM之電路構成] 快取記憶體CM(圖4)具備經由配線DBUS連接至感測放大器模組SAM內之鎖存電路之複數個鎖存電路。該等複數個鎖存電路所包含之資料DAT依次被傳送至感測放大器模組SAM或輸入輸出控制電路I/O。
又，於快取記憶體CM連接有未圖示之解碼電路及開關電路。解碼電路將保持於位址暫存器ADR(圖4)之行位址CA解碼。開關電路根據解碼電路之輸出信號，使行位址CA所對應之鎖存電路與匯流排DB(圖4)導通。
[順序發生器SQC之電路構成] 順序發生器SQC(圖4)依照保持於指令暫存器CMR之指令資料DCMD ，將內部控制信號輸出至列解碼器RD、感測放大器模組SAM及電壓產生電路VG。又，順序發生器SQC將適當表示自身狀態之狀態資料DST 輸出至狀態暫存器STR。又，順序發生器SQC產生就緒/忙碌信號，輸出至端子RY//BY。另，端子RY//BY例如由參照圖2、圖3所說明之焊墊電極P實現。
[輸入輸出控制電路I/O之電路構成] 輸入輸出控制電路I/O具備資料信號輸入輸出端子DQ0～DQ7、時脈信號輸入輸出端子DQS、/DQS、連接至資料信號輸入輸出端子DQ0～DQ7之比較器等之輸入電路及OCD(Off Chip Driver：晶片外驅動器)電路等之輸出電路。又，輸入輸出電路I/O具備連接至該等輸入電路及輸出電路之移位暫存器與緩衝電路。輸入電路、輸出電路、移位暫存器及緩衝電路分別連接至被供給電源電壓VCCQ 及接地電壓VSS 之端子。資料信號輸入輸出端子DQ0～DQ7、時脈信號輸入輸出端子DQS、/DQS及被供給電源電壓VCCQ 之端子例如由參照圖2、圖3所說明之焊墊電極P實現。經由資料信號輸入輸出端子DQ0～DQ7輸入之資料根據來自邏輯電路CTR之內部控制信號，自緩衝電路輸出至快取記憶體CM、位址暫存器ADR或指令暫存器CMR。又，經由資料信號輸入輸出端子DQ0～DQ7輸出之資料根據來自邏輯電路CTR之內部控制信號，自快取記憶體CM或狀態暫存器STR輸入至緩衝電路。
[邏輯電路CTR之電路構成] 邏輯電路CTR(圖4)經由外部控制端子/CEn、CLE、ALE、/WE、RE、/RE自控制器晶粒CD接收外部控制信號，對應於此，將內部控制信號輸出至輸入輸出控制電路I/O。另，外部控制端子/CEn、CLE、ALE、/WE、RE、/RE例如由參照圖2、圖3所說明之焊墊電極P實現。
[記憶體晶粒MD之構造] 圖7係記憶體晶粒MD之模式性立體圖。圖8係圖7所示之構造之一部分之模式性放大圖。另，圖7及圖8係用以對記憶體晶粒MD之模式性構成進行說明之圖，而非表示具體構成之數量、形狀、配置等者。
記憶體晶粒MD例如圖7所示具備：半導體基板100、設置於半導體基板100上之電晶體層LTR 、設置於電晶體層LTR 上方之配線層D0、D1、D2、設置於配線層D0、D1、D2上方之記憶胞陣列層LMCA 、及設置於記憶胞陣列層LMCA 上方之複數個配線層。
半導體基板100例如為包含P型矽(Si)之半導體基板，該P型矽含有硼(B)等P型雜質。於半導體基板100之表面，設置有半導體區域與絕緣區域STI。半導體區域分別作為構成周邊電路PC之複數個電晶體Tr之通道區域等發揮功能。
電晶體層LTR 具備複數個電晶體Tr之閘極電極與連接至複數個電晶體Tr之接觸件CS。該等閘極電極及接觸件CS例如可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
配線層D0、D1、D2包含複數條配線。該等複數條配線電性連接至記憶胞陣列MCA中之構成及周邊電路PC中之構成之至少一者。該等複數條配線例如可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
記憶胞陣列層LMCA 具備於Z方向排列之複數個導電層110、於Z方向延伸之複數個半導體柱120、分別設置於複數個導電層110及複數個半導體柱120之間之複數個閘極絕緣膜130。
導電層110為於X方向延伸之大致板狀之導電層。複數個導電層110中位於最下層之一個或複數個導電層110作為源極側選擇閘極線SGS、SGSb(圖5)及與其連接之複數個源極側選擇電晶體STS、STSb之閘極電極發揮功能。又，位於更上方之複數個導電層110作為字元線WL(圖5)及與其連接之複數個記憶胞MC(圖5)之閘極電極發揮功能。又，位於更上方之一個或複數個導電層110作為汲極側選擇閘極線SGD及與其連接之複數個汲極側選擇電晶體STD(圖5)之閘極電極發揮功能。導電層110可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。又，導電層110例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。在於Z方向排列之複數個導電層110之間，設置有氧化矽(SiO2 )等絕緣層101。
在導電層110之下方，設置有導電層140。導電層140作為源極線SL(圖5)發揮功能。導電層140具備連接至半導體柱120下端之半導體層141、及連接至半導體層141之下表面之導電層142。半導體層141例如可包含含有磷(P)或硼(B)等雜質之多晶矽等。導電層142例如可包含鎢(W)等金屬、矽化鎢等導電層或其它導電層。另外，在導電層140及導電層110之間，設置有氧化矽(SiO2 )等絕緣層101。
於導電層110、140連接有在Z方向延伸之接觸件CC。接觸件CC例如可包含氮化鈦(TiN)等障壁導電膜及鎢(W)等金屬膜之積層膜等。
半導體柱120於X方向及Y方向以特定圖案排列。半導體柱120作為1個記憶串MS(圖5)所包含之複數個記憶胞MC及選擇電晶體(STD、STS、STSb)之通道區域發揮功能。半導體柱120例如為多晶矽(Si)等半導體層。半導體柱120具有大致有底圓筒狀之形狀，於中心部分設置有氧化矽等絕緣層125。又，半導體柱120之外周面分別由導電層110包圍，且與導電層110對向。
於半導體柱120之上端部設置有包含磷(P)等N型雜質之雜質區域121。雜質區域121經由接觸件Ch及接觸件Cb連接至位元線BL。
於半導體柱120之下端部設置有包含磷(P)等N型雜質之雜質區域122。雜質區域122連接至上述導電層140之半導體層141。半導體柱120中位於雜質區域122正上方之部分作為源極側選擇電晶體STSb之通道區發揮功能。
閘極絕緣膜130具有覆蓋半導體柱120之外周面之大致有底圓筒狀之形狀。閘極絕緣膜130例如如圖8所示具備：積層於半導體柱120及導電層110間之穿遂絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133。穿遂絕緣膜131及阻擋絕緣膜133例如為氧化矽(SiO2 )等絕緣膜。電荷蓄積膜132例如為氮化矽(Si3 N4 )等可蓄積電荷之膜。穿遂絕緣膜131、電荷蓄積膜132及阻擋絕緣膜133具有大致圓筒狀之形狀，沿著半導體柱120之外周面於Z方向上延伸。
另，圖8中已顯示閘極絕緣膜130具備氮化矽等電荷蓄積膜132之例。然而，閘極絕緣膜130例如亦可具備包含N型或P型雜質之多晶矽等浮動閘極。
設置於記憶胞陣列層LMCA 上方之複數個配線層包含位元線BL(圖7)、與焊墊電極P(圖2、圖3)。
位元線BL(圖7)例如可包含氮化鈦(TiN)等障壁導電膜及銅(Cu)等金屬膜之積層膜等。位元線BL於X方向以及Y方向延伸。又，該等複數條位元線BL分別連接至各串單元SU(圖5)所包含之1個半導體柱120。
焊墊電極P(圖2、圖3)例如可包含氮化鈦(TiN)等障壁導電膜及鋁(Al)等金屬膜之積層膜等。
[記憶胞MC之閾值電壓] 接著，參照圖9，對記憶胞MC之閾值電壓進行說明。
如上所述，記憶胞陣列MCA具備複數個記憶胞MC。於對該等複數個記憶胞MC進行寫入順序之情形時，該等記憶胞MC之閾值電壓被控制為複數個狀態。
圖9係用以對記錄4位元資料之記憶胞MC之閾值電壓進行說明之模式性直方圖。橫軸表示字元線WL之電壓，縱軸表示記憶胞陣列MCA中之記憶胞MC之數量。
圖9之例中，記憶胞MC之閾值電壓被控制為16種狀態。例如，Er狀態對應於最低之閾值電壓(刪除狀態之記憶胞MC之閾值電壓)。可對與Er狀態對應之記憶胞MC例如分配資料“1111”。又，S1狀態與較對應於上述Er狀態之閾值電壓高之閾值電壓對應。可對與S1狀態對應之記憶胞MC例如分配資料“1110”。以下同樣，圖中之S2狀態～S15狀態分別與較對應於S1狀態～S14狀態之閾值電壓高之閾值電壓對應。對與該等分佈對應之記憶胞MC分別分配互不相同之4位元資料。
例如，被控制為Er狀態之記憶胞MC之閾值電壓小於圖9之讀出電壓VCGS1R 及驗證電壓VVFYS1 。又，例如，被控制為S1狀態之記憶胞MC之閾值電壓大於圖9之讀出電壓VCGS1R 及驗證電壓VVFYS1 ，小於讀出電壓VCGS2R 及驗證電壓VVFYS2 。又，例如，被控制為S2狀態之記憶胞MC之閾值電壓大於圖9之讀出電壓VCGS2R 及驗證電壓VVFYS2 ，小於讀出電壓VCGS3R 及驗證電壓VVFYS3 。以下同樣，被控制為圖中之S3狀態～S15狀態之記憶胞MC之閾值電壓被控制為特定範圍內。又，所有記憶胞MC之閾值電壓皆小於圖9之讀出路徑電壓VREAD 。
[讀出動作] 接著，參照圖10及圖11，對本實施形態之半導體記憶裝置之讀出動作進行說明。
圖10係用以對讀出動作進行說明之模式性波形圖。圖10所示之信號波形表示記憶體晶粒MD之端子RY//BY(圖4)之信號。
於時序t101，記憶體晶粒MD之端子RY//BY(圖4)為“H”狀態。控制器晶粒CD於時序t101對記憶體晶粒MD輸入指令C01，接著輸入位址A01，接著輸入指令C02。指令C01係執行讀出動作之主旨之指令。輸入指令C01時，例如，對資料信號輸入輸出端子DQ0～DQ7設置對應於指令C01之8位元資料，對外部控制端子/CEn、CLE、ALE設置“L、H、L”，於該狀態下，將外部控制端子/WE自L狀態上升為H狀態。藉此，指令C01作為上述指令資料DCMD (圖4)被鎖存至指令暫存器CMR。輸入位址A01時，例如，對資料信號輸入輸出端子DQ0～DQ7依次設置位址A01所包含之8位元資料，對外部控制端子/CEn、CLE、ALE設置“L、L、H”，於該狀態下，將外部控制端子/WE複數次自L狀態上升為H狀態。藉此，位址A01作為上述位址資料DADD (圖4)被鎖存至位址暫存器ADR。指令C02係開始讀出動作之主旨之指令。指令C02之輸入與指令C01之輸入同樣地進行。
於時序t102，開始記憶體晶粒MD之讀出動作，記憶體晶粒MD之端子RY//BY(圖4)為“L”狀態。
於時序t103，記憶體晶粒MD之讀出動作結束，記憶體晶粒MD之端子RY//BY(圖4)為“H”狀態。
於時序t104，控制器晶粒CD對記憶體晶粒MD輸入指令C03，接著輸入位址A01，接著輸入指令C04。指令C03係輸出由讀出動作讀出之資料之主旨之指令。指令C04係開始輸出資料之主旨之指令。指令C03、C04之輸入與指令C01之輸入同樣地進行。接著，控制器晶粒CD自記憶體晶粒MD讀出資料D01。讀出資料D01時，例如，交替執行獲取自資料信號輸入輸出端子DQ0～DQ7輸出之8位元資料、及輸入至外部控制端子RE、/RE之信號切換。控制器晶粒CD對該資料進行誤碼檢測/校正等，其後傳送至主機20。另，雖圖10中予以省略，但讀出資料D01時，亦可再次輸入指令及位址。
圖11係用以對讀出動作進行說明之模式性剖視圖。另，於以下之說明中，有將成為動作對象之字元線WL稱為選擇字元線WLS ，將除此以外之字元線WL稱為非選擇字元線WLU 之情形。又，於以下之說明中，有將串單元SU所包含之複數個記憶胞MC中連接至選擇字元線WLS 者稱為「選擇記憶胞MC」之情形。
記憶體晶粒MD於讀出動作時，例如進行位元線BL之充電等。例如，使圖6之鎖存電路SDL鎖存“H”，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、H、H”。藉此，對位元線BL及感測節點SEN供給電壓VDD ，開始對該等充電。又，例如，對源極線SL(圖5)供給電壓VSRC ，開始對該等充電。電壓VSRC 例如具有與接地電壓VSS 同程度之大小。電壓VSRC 例如大於接地電壓VSS ，小於電壓VDD 。
又，例如如圖11所示，使複數個選擇記憶胞MC與位元線BL及源極線SL導通。例如，對選擇閘極線(SGD、SGS0､SGSb)供給電壓VSG ，將選擇電晶體(STD､STS､STSb)設為接通狀態。又，對非選擇字元線WLU 供給讀出路徑電壓VREAD ，將連接至非選擇字元線WLU 之所有記憶胞MC設為接通狀態。
又，如圖11所示，對選擇字元線WLS 供給與讀出之資料對應之任一讀出電壓VCGSR (圖9之讀出電壓VCGS1R ～VCGS15R 中之任一者)。藉此，對應於圖9之任意狀態之記憶胞MC成為接通狀態，對應於任意狀態之記憶胞MC成為斷開狀態。
又，由感測放大器模組SAM(圖5)檢測選擇記憶胞MC之接通狀態/斷開狀態。例如，經由圖6之充電電晶體55對配線LBUS充電。又，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、H、H、H、L、H”，將感測節點SEN之電荷釋放至位元線BL。此處，連接至與接通狀態之記憶胞MC對應之位元線BL之感測節點SEN之電壓相對地大幅減少。另一方面，連接至與斷開狀態之記憶胞MC對應之位元線BL之感測節點SEN之電壓並未過多減少。因此，於特定時序，將信號線STB設為“H”狀態，釋放或維持配線LBUS之電荷，將信號線STL設為“H”狀態，藉此，將表示選擇記憶胞MC之狀態之資料鎖存至鎖存電路SDL。另，該資料亦可鎖存至鎖存電路SDL以外之任何鎖存電路DL。
需要利用複數個讀出電壓VCGSR 進行讀出動作之情形時，視需要，重複複數次進行對選擇字元線WLS 供給讀出電壓VCGSR 、檢測選擇記憶胞MC之接通狀態/斷開狀態、及鎖存檢測出之資料。又，對經鎖存之資料進行運算處理，算出圖10之資料D01。
其後，根據參照圖10所說明之指令C04，輸出資料D01(圖10)。例如，將由感測放大器模組SAM檢測、算出之資料D01經由快取記憶體CM(圖4)、匯流排DB及輸入輸出控制電路I/O傳送至控制器晶粒CD(圖1)。
[寫入順序] 接著，參照圖12～圖17，對半導體記憶裝置之寫入順序進行說明。
圖12係用以對寫入順序進行說明之模式性波形圖。圖12所示之信號波形表示記憶體晶粒MD之端子RY//BY(圖4)之信號。
於時序t111，記憶體晶粒MD之端子RY//BY(圖4)為“H”狀態。控制器晶粒CD於時序t111對記憶體晶粒MD輸入指令C11，接著輸入位址A11，接著輸入資料D11，接著輸入指令C12。指令C11、C12係執行、開始寫入順序之主旨之指令。指令C11、C12之輸入與指令C01之輸入同樣地進行。位址A11之輸入與位址A01之輸入同樣地進行。輸入資料D11時，例如，依次對資料信號輸入輸出端子DQ0～DQ7設置資料D11所包含之8位元資料，對外部控制端子/CEn、CLE、ALE設置“L、L、L”，於該狀態下，將外部控制端子/WE複數次自L狀態上升為H狀態。藉此，資料D11作為上述資料DAT(圖4)被鎖存至快取記憶體CM。
於時序t112，記憶體晶粒MD之寫入順序開始，記憶體晶粒MD之端子RY//BY(圖4)成為“L”狀態。
於時序t113，記憶體晶粒MD之寫入順序結束，記憶體晶粒MD之端子RY//BY(圖4)成為“H”狀態。
於時序t114，控制器晶粒CD對記憶體晶粒MD輸入指令C13。指令C13係輸出狀態資料之主旨之指令。指令C13之輸入與指令C01之輸入同樣地進行。接著，控制器晶粒CD自記憶體晶粒MD讀出資料D12。資料D12例如為狀態資料DST (圖4)。資料D12之讀出與資料D01之讀出同樣地進行。
圖13係用以對寫入順序進行說明之模式性流程圖。圖14係用以對寫入順序所包含之程式動作進行說明之模式性剖視圖。圖15係用以對寫入順序所包含之驗證動作進行說明之模式性剖視圖。圖16係用以對驗證動作進行說明之模式性波形圖。圖17係用以對驗證動作進行說明之模式性表，表示各寫入循環中執行之驗證動作與狀態S1～狀態S11中之哪個狀態對應。另，圖17所例示之表中，僅顯示與狀態S1～狀態S11對應之部分，省略與狀態S12～狀態S15對應之部分。
於步驟S101(圖13)，將循環次數nW 設定為1。循環次數nW 被記錄至暫存器等。又，步驟S101中，可將與寫入至各記憶胞MC之資料對應之4位元資料鎖存至感測放大器單元SAU內之複數個鎖存電路DL。
於步驟S102進行程式動作。
程式動作時，例如如圖14所示，判別是進行複數個選擇記憶胞MC中之閾值電壓之調整(以下，有稱為「寫入記憶胞MC」之情形)，還是不進行複數個選擇記憶胞MC中之閾值電壓之調整(以下，有稱為「禁止記憶胞MC」之情形)。該判別例如可基於鎖存至感測放大器單元SAU(圖6)內之複數個鎖存電路DL之資料進行。又，對連接至寫入記憶胞MC之位元線BL供給電壓VSRC ，對連接至禁止記憶胞MC之位元線BL供給電壓VDD 。例如，使對應於寫入記憶胞MC之鎖存電路SDL(圖6)鎖存“L”，使對應於禁止記憶胞MC之鎖存電路SDL(圖6)鎖存“H”。又，將信號線STB、XXL、BLC、BLS、HLL、BLX之狀態設為“L、L、H、H、L、H”。
又，使寫入記憶胞MC與位元線BL導通，將禁止記憶胞MC與位元線BL切斷。例如，對汲極側選擇閘極線SGD供給電壓VSGD 。電壓VSGD 例如小於圖11之電壓VSG 。藉此，被供給電壓VSRC 之位元線BL所對應之汲極側選擇電晶體STD成為接通狀態，被供給電壓VDD 之位元線BL所對應之汲極側選擇電晶體STD為斷開狀態。又，對非選擇字元線WLU 供給寫入路徑電壓VPASS 。寫入路徑電壓VPASS 例如大於圖11之讀出路徑電壓VREAD 。
又，對選擇字元線WLS 供給程式電壓VPGM 。程式電壓VPGM 大於寫入路徑電壓VPASS 。藉此，將電子蓄積至期望之記憶胞MC之電荷蓄積膜132(圖8)，記憶胞MC之閾值電壓增大。
於步驟S103(圖13)，進行驗證動作。又，於步驟S104(圖13)，判定驗證動作是否結束。於驗證動作未結束之情形時，進入至步驟S103。於驗證動作結束之情形時，進入至步驟S105。
例如，於圖16之例中，於時序t121，開始與狀態S1對應之驗證動作(步驟S103)。伴隨於此，對選擇字元線WLS 供給驗證電壓VVFYS1 。又，信號線BLC、HLL、XXL、STB(圖6)之狀態成為“H、H、L、L”。伴隨於此，對連接至與狀態S1對應之記憶胞MC之位元線BL供給電壓VDD ，對其它位元線BL供給電壓VSRC 。又，例如，如圖15所示，選擇記憶胞MC與位元線BL及源極線SL導通。
又，於時序t122，信號線BLC、HLL、XXL、STB(圖6)之狀態為“H、L、H、L”。
又，於時序t123，信號線BLC、HLL、XXL、STB(圖6)之狀態為“H、L、L、H”，檢測選擇記憶胞MC之接通狀態/斷開狀態，將表示選擇記憶胞MC之狀態之資料鎖存至任一鎖存電路DL。
又，於時序t124，對應於狀態S1之驗證動作(步驟S103)結束，於步驟S104中，進行驗證動作未結束之主旨之判定，開始與狀態S2對應之驗證動作(步驟S103)。伴隨於此，對選擇字元線WLS 供給驗證電壓VVFYS2 。又，信號線BLC、HLL、XXL、STB(圖6)之狀態為“H、L、L、L”。
又，於時序t125，信號線BLC、HLL、XXL、STB(圖6)之狀態為“H、H、L、L”。伴隨於此，對連接至與狀態S2對應之記憶胞MC之位元線BL供給電壓VDD ，對其它位元線BL供給電壓VSRC 。
又，於時序t126，信號線BLC、HLL、XXL、STB(圖6)之狀態為“H、L、H、L”。
又，於時序t127，信號線BLC、HLL、XXL、STB(圖6)之狀態為“H、L、L、H”，檢測選擇記憶胞MC之接通狀態/斷開狀態，將表示選擇記憶胞MC之狀態之資料鎖存至任一鎖存電路DL。
另外，於時序t128，信號線BLC、HLL、XXL、STB(圖6)之狀態為“H、L、L、L”。
又，於時序t129，對應於狀態S2之驗證動作(步驟S103)結束，於步驟S104中，進行結束驗證動作之主旨之判定。伴隨於此，對選擇字元線WLS 供給接地電壓VSS 。又，信號線BLC、HLL、XXL、STB(圖6)之狀態為“L、L、L、L”。
另，於步驟S103、S104，基於在時序t123、t127等取得之表示記憶胞MC之狀態之資料，判定各記憶胞MC是否達到目標閾值電壓。對判定為達到目標閾值電壓之記憶胞MC，更新與該記憶胞MC對應之感測放大器單元SAU內之複數個鎖存電路DL內之資料。例如，將鎖存電路DL內之資料更新為表示寫入禁止之值。藉此，於後續之寫入順序中，將該記憶胞MC作為禁止記憶胞MC處理。對判定為未達到目標閾值電壓之記憶胞MC，維持與該記憶胞MC對應之感測放大器單元SAU內之複數個鎖存電路DL內之資料。
又，各寫入循環中執行之驗證動作之次數等根據循環次數nW 而調整。
例如，圖17所示之例中，於循環次數nW 為1之情形時，於步驟S103、S104，執行與上述狀態S1對應之驗證動作。於與狀態S1對應之驗證動作中，例如，對連接至與狀態S1對應之寫入記憶胞MC之位元線BL充電，對選擇字元線WLS 供給驗證電壓VVFYS1 。
又，循環次數nW 為2之情形時，於步驟S103、S104，依次執行與上述狀態S1、S2對應之驗證動作。於與狀態S2對應之驗證動作中，例如，對連接至與狀態S2對應之寫入記憶胞MC之位元線BL充電，對選擇字元線WLS 供給驗證電壓VVFYS2 。
又，循環次數nW 為3之情形時，於步驟S103、S104，依次執行與上述狀態S1～S3對應之驗證動作。於與狀態S3對應之驗證動作中，例如，對連接至與狀態S3對應之寫入記憶胞MC之位元線BL充電，對選擇字元線WLS 供給驗證電壓VVFYS3 。
於步驟S105(圖13)，判定驗證動作之結果。例如在判定為達到目標閾值電壓之記憶胞MC之數量小於一定數量之情形時，判定驗證失敗(FAIL)，進入至步驟S106。另一方面，於判定達到目標閾值電壓之記憶胞MC之數量為一定數量以上之情形時，判定驗證通過(PASS)，進入至步驟S108。
於步驟S106，判定循環次數nW 是否達到特定次數NW 。於未達到之情形時進入至步驟S107。於達到之情形時進入至步驟S109。
於步驟S107，將循環次數nW 加1，進入至步驟S102。又，於步驟S107，例如對程式電壓VPGM 加上特定電壓ΔV。
於步驟S108，將寫入順序正常結束之主旨之狀態資料DST 儲存至狀態暫存器STR(圖2)，結束寫入順序。
於步驟S109，將寫入順序未正常結束之主旨之狀態資料DST 儲存至狀態暫存器STR(圖2)，結束寫入順序。
[寫入順序之中斷及重啟] 接著，參照圖18～圖20，對半導體記憶裝置之寫入順序之中斷及重啟進行說明。
圖18係用以對寫入順序之中斷及重啟進行說明之模式性波形圖。圖18所示之信號波形表示記憶體晶粒MD之端子RY//BY(圖4)之信號。
於圖18之例中，於執行寫入動作中之時序t115，控制器晶粒CD對記憶體晶粒MD輸入指令C21。指令C21係使寫入動作中斷之主旨之指令。指令C21之輸入與指令C01之輸入同樣地進行。
又，於圖18之例中，在後續之時序t106中斷寫入動作，記憶體晶粒MD之端子RY//BY(圖4)成為“H”狀態。
又，於圖18之例中，後續執行參照圖10及圖11所說明之讀出動作。
又，於圖18之例中，在後續之時序t117，控制器晶粒CD對記憶體晶粒MD輸入指令C22。指令C22係使寫入動作重啟之主旨之指令。指令C22之輸入與指令C01之輸入同樣地進行。
又，於圖18之例中，於後續之時序t118重啟寫入動作。
接著，參照圖19及圖20，對中斷及重啟寫入順序時供給至選擇字元線WLS 之電壓等進行說明。另，圖19及圖20中說明圖13之循環次數nW 為8，如圖17所例示，執行6次驗證動作之例。
首先，為作比較，參照圖19，說明不中斷寫入順序之例。
於圖19所示之例中，於時序t131開始程式動作。即，對選擇字元線WLS 供給程式電壓VPGM 。又，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、L”。
又，於時序t132，程式動作結束。即，對選擇字元線WLS 供給接地電壓VSS 。又，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、L”。
又，於時序t133，開始對應於狀態S3之驗證動作。即，對選擇字元線WLS 供給驗證電壓VVFYS3 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t134，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t135，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
又，於時序t136，對應於狀態S3之驗證動作結束，開始對應於狀態S4之驗證動作。即，對選擇字元線WLS 供給驗證電壓VVFYS4 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t137，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t138，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
又，於時序t139，對應於狀態S4之驗證動作結束，開始對應於狀態S5之驗證動作。即，對選擇字元線WLS 供給驗證電壓VVFYS5 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t140，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t141，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
又，於時序t142，對應於狀態S5之驗證動作結束，開始對應於狀態S6之驗證動作。即，對選擇字元線WLS 供給驗證電壓VVFYS6 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t143，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t144，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
又，於時序t145，對應於狀態S6之驗證動作結束，開始對應於狀態S7之驗證動作。即，對選擇字元線WLS 供給驗證電壓VVFYS7 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t146，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t147，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
又，於時序t148，對應於狀態S7之驗證動作結束，開始對應於狀態S8之驗證動作。即，對選擇字元線WLS 供給驗證電壓VVFYS8 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t149，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t150，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
又，於時序t151，對應於狀態S8之驗證動作結束。即，對選擇字元線WLS 供給接地電壓VSS 。又，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、L”。
接著，參照圖20，說明進行寫入順序之中斷及重啟之例。本實施形態之半導體記憶裝置中，於寫入順序之第k(k為未達m之自然數)次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於寫入順序重啟後，執行與第k次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另，圖17及圖20中顯示k=4之例。於圖17中，與確認標誌對應之驗證動作對應於執行完畢之驗證動作，與圓對應之驗證動作對應於執行前之驗證動作。又，於圖17之例中，循環次數nW 為8，k=4之狀態對應於執行與狀態S3～狀態S6對應之4次驗證動作，且未執行與狀態S7及狀態S8對應之2次驗證動作之狀態。
另，虛擬驗證動作可以與驗證動作同樣地進行。但，虛擬驗證動作中，可不將上述表示選擇記憶胞MC是接通狀態還是斷開狀態之資料鎖存至鎖存電路。又，虛擬驗證動作中，可對位元線BL供給電壓，亦可不對位元線BL供給電壓。又，虛擬驗證動作中，可使感測放大器模組SAM以與驗證動作同樣之態樣進行動作，亦可不使感測放大器模組SAM之一部分或全體進行動作。
於圖20所示之例中，於時序t131～時序t144，與圖19所示之例同樣地執行寫入順序。
又，於時序t245，對應於狀態S6之驗證動作結束，寫入順序被中斷。即，對選擇字元線WLS 供給接地電壓VSS 。又，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、L”。
又，於時序t242，重啟寫入順序，開始對應於狀態S6之虛擬驗證動作。即，對被供給接地電壓VSS 之選擇字元線WLS 供給驗證電壓VVFYS6 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t243，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t244，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
其後，對應於狀態S6之虛擬驗證動作結束，執行與寫入順序之時序t145以後對應之動作。
[第1比較例] 接著，參照圖21，對比較例之半導體記憶裝置之寫入順序之中斷及重啟進行說明。
於第1比較例之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於寫入順序重啟後，依次執行與第1次～第k次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另，於圖21顯示k=4之例。
圖21所示之例中，於時序t131～時序t144，與圖19所示之例同樣地執行寫入順序。
又，於時序t245，與狀態S6對應之驗證動作結束，寫入順序被中斷。即，對選擇字元線WLS 供給接地電壓VSS 。又，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、L”。
又，於時序t233重啟寫入順序。又，於時序t233～時序t145，執行與狀態S3～狀態S6對應之虛擬驗證動作。
其後，執行與寫入順序之時序t145以後對應之動作。
[第2比較例] 接著，參照圖22，對比較例之半導體記憶裝置之寫入順序之中斷及重啟進行說明。
於第2比較例之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於寫入順序重啟後，不執行虛擬驗證動作，而於寫入順序重啟後緊接著執行第k+1次驗證動作以後之動作。另，圖22中顯示k=4之例。
於圖22所示之例中，於時序t131～時序t144，與圖19所示之例同樣地執行寫入順序。
又，於時序t245，與狀態S6對應之驗證動作結束，寫入順序被中斷。即，對選擇字元線WLS 供給接地電壓VSS 。又，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、L”。
又，於時序t145重啟寫入順序，執行與寫入順序之時序t145以後對應之動作。
[第1實施形態之效果] 如上所述，於第1比較例之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行與第1次～第k次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。
此種方法中，自重啟寫入順序至到達第k+1次驗證動作之時間(圖21中自時序t233至時序t145之時間)延長，而有妨礙寫入順序高速化之情形。
因此，如上所述，於第2比較例之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，不執行虛擬驗證動作，而於寫入順序重啟後緊接著執行第k+1次驗證動作以後之動作。
此種方法中，因於寫入順序重啟後立即開始第k+1次驗證動作，故可實現寫入順序之高速化。
然而，此種方法中，與第1比較例之方法比較，有於寫入順序重啟後緊接著執行之驗證動作之可靠性降低之情形。這被認為起因於如下現象。
即，隨著半導體記憶裝置之高積體化，作為字元線WL發揮功能之導電層110之膜厚越來越小，導電層110越來越高電阻化。再者，Z方向上之導電層110間之距離亦越來越短，導電層110中之靜電電容亦越來越大。其結果，導電層110中之時間常數越來越大，字元線WL全體之電壓達到被供給至字元線WL之電壓所需之時間越來越長。
於該狀態下執行驗證動作之情形時，例如亦可考慮對字元線WL供給電壓直至字元線WL全體之電壓飽和，於該狀態下取得表示記憶胞MC是接通狀態還是斷開狀態之資料。然而，此種方法中，驗證動作所需之時間延長，而有妨礙寫入順序高速化之情形。因此，為了實現寫入順序之高速化，例如可考慮於字元線WL全體之電壓飽和前取得上述資料。
此處，於第1比較例中，於寫入順序被中斷之情形、未被中斷之情形時，皆於即將進行第k+1次驗證動作之前，對選擇字元線WLS 供給驗證電壓VVFYS6 ，於第k+1次驗證動作，對選擇字元線WLS 供給驗證電壓VVFYS7 。因此，認為第k+1次驗證動作之選擇字元線WLS 之電壓不論寫入順序是否中斷，皆為相同程度之大小。
另一方面，於第2比較例中，於寫入順序被中斷之情形時，在即將進行第k+1次驗證動作之前，對選擇字元線WLS 供給接地電壓VSS ，於第k+1次驗證動作，對選擇字元線WLS 供給驗證電壓VVFYS7 。因此，認為中斷寫入順序時之第k+1次驗證動作之選擇字元線WLS 之電壓，小於未中斷寫入順序時之第k+1次驗證動作之選擇字元線WLS 之電壓。
此處，如上所述，於第1實施形態之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行與第k次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。
此種方法中，自重啟寫入順序至到達第k+1次驗證動作之時間(圖20中自時序t242至時序t145之時間)與第1比較例比較較短。
又，此種方法中，於即將進行第k+1次驗證動作之前，對選擇字元線WLS 供給驗證電壓VVFYS6 ，於第k+1次驗證動作，對選擇字元線WLS 供給驗證電壓VVFYS7 。因此，認為第k+1次驗證動作之選擇字元線WLS 之電壓，不論寫入順序是否中斷，皆為相同程度之大小。
因此，根據第1實施形態之半導體記憶裝置，可不使寫入順序之可靠性降低且謀求寫入順序之高速化。
[第2實施形態] 接著，參照圖23，對第2實施形態之半導體記憶裝置進行說明。第2實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣構成。但，於第2實施形態之半導體記憶裝置中，中斷寫入順序後且重啟寫入順序後執行之動作與第1實施形態之半導體記憶裝置不同。
於第2實施形態之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，依次執行與第k-1次及第k次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另外，圖23中顯示k=4之例。
圖23所示之例中，基本上與參照圖20所說明之動作同樣地執行寫入順序及讀出動作。
但，於圖23所示之例中，不於時序t242而於時序t239重啟寫入順序。
又，於自重啟寫入順序之時序t239至開始與狀態S7對應之驗證動作之時序t145，依次執行與狀態S5及狀態S6對應之虛擬驗證動作。
[第3實施形態] 接著，參照圖24，對第3實施形態之半導體記憶裝置進行說明。第3實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣構成。但，於第3實施形態之半導體記憶裝置中，中斷寫入順序後且重啟寫入順序後執行之動作與第1實施形態之半導體記憶裝置不同。
於第3實施形態之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行2次與第k次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另，圖24中顯示k=4之例。
圖24所示之例中，基本上與參照圖20所說明之動作同樣地執行寫入順序及讀出動作。
但，於圖24所示之例中，不於時序t242而於時序t239重啟寫入順序。
又，於自重啟寫入順序之時序t239至開始與狀態S7對應之驗證動作之時序t145，執行2次與狀態S6對應之虛擬驗證動作。
[第4實施形態] 接著，參照圖25，對第4實施形態之半導體記憶裝置進行說明。第4實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣構成。但，於第4實施形態之半導體記憶裝置中，中斷寫入順序後且重啟寫入順序後執行之動作與第1實施形態之半導體記憶裝置不同。
於第4實施形態之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，依次執行與第k+1次及第k次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另，圖25中顯示k=4之例。
圖25所示之例中，基本上與參照圖20所說明之動作同樣地執行寫入順序及讀出動作。
但，於圖25所示之例中，不於時序t242而於時序t239重啟寫入順序。
又，於自重啟寫入順序之時序t239至開始與狀態S7對應之驗證動作之時序t145，依次執行與狀態S7及狀態S6對應之虛擬驗證動作。
[第5實施形態] 接著，參照圖26，對第5實施形態之半導體記憶裝置進行說明。第5實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣構成。但，於第5實施形態之半導體記憶裝置中，中斷寫入順序後且重啟寫入順序後執行之動作與第1實施形態之半導體記憶裝置不同。
於第5實施形態之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行與第k+1次驗證動作對應之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另，圖26中顯示k=4之例。
圖26所示之例中，基本上與參照圖20所說明之動作同樣地執行寫入順序及讀出動作。
但，於圖26所示之例中，於自重啟寫入順序之時序t242至開始與狀態S7對應之驗證動作之時序t145，執行與狀態S7對應之虛擬驗證動作。
[第6實施形態] 接著，參照圖27，對第6實施形態之半導體記憶裝置進行說明。第6實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣構成。但，於第6實施形態之半導體記憶裝置中，中斷寫入順序後且重啟寫入順序後執行之動作與第1實施形態之半導體記憶裝置不同。
於第6實施形態之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行對選擇字元線WLS 供給較對應於第k+1次驗證動作之驗證電壓VVFYS7 大之電壓之虛擬驗證動作，接著，執行對應於第k+1次驗證動作之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另，圖27中顯示k=4之例。
圖27所示之例中，基本上與參照圖20所說明之動作同樣地執行寫入順序及讀出動作。
但，於圖27所示之例中，不於時序t242而於時序t239重啟寫入順序。
又，於自重啟寫入順序之時序t239至開始與狀態S7對應之驗證動作之時序t145，依次執行上述2次量之虛擬驗證動作。另，於圖27之例中，自時序t239至時序t242，對選擇字元線WLS 供給對應於狀態S8之驗證電壓VVFYS8 。
[第7實施形態] 接著，參照圖28，對第7實施形態之半導體記憶裝置進行說明。第7實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣構成。但，於第7實施形態之半導體記憶裝置中，中斷寫入順序後且重啟寫入順序後執行之動作與第1實施形態之半導體記憶裝置不同。
於第7實施形態之半導體記憶裝置中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行對選擇字元線WLS 供給較對應於第k+1次驗證動作之驗證電壓VVFYS7 大之電壓之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。另，圖28中顯示k=4之例。
圖28所示之例中，基本上與參照圖20所說明之動作同樣地執行寫入順序及讀出動作。
但，於圖28所示之例中，自重啟寫入順序之時序t242至開始與狀態S7對應之驗證動作之時序t145，執行上述虛擬驗證動作。另，於圖28之例中，自時序t242至時序t145，對選擇字元線WLS 供給對應於狀態S8之驗證電壓VVFYS8 。
[第8實施形態] 接著，參照圖29～圖31，對第8實施形態之半導體記憶裝置進行說明。第8實施形態之半導體記憶裝置基本上與第1實施形態之半導體記憶裝置同樣構成。但，於第8實施形態之半導體記憶裝置中，驗證動作之執行順序與第1實施形態之半導體記憶裝置不同。
例如，於第1實施形態中，如參照圖17、圖19等所說明，於循環次數nW 為8之情形時，於時序t133～時序t136，執行對應於狀態S3之驗證動作，於時序t136～時序t139，執行對應於狀態S4之驗證動作，以下同樣，於時序t139～時序t151，依次執行對應於狀態S5、S6、S7、S8之驗證動作。即，於各寫入循環中執行複數次驗證動作之情形時，按照自對應於低閾值電壓狀態之驗證動作至對應於高閾值電壓狀態之驗證動作之順序，執行驗證動作。
另一方面，於第8實施形態中，如圖29、圖30所例示，於循環次數nW 為8之情形時，於時序t333～時序t336，執行對應於狀態S8之驗證動作，於時序t336～時序t339，執行對應於狀態S7之驗證動作，以下同樣，於時序t339～時序t351，依次執行對應於狀態S6、S5、S4、S3之驗證動作。即，於各寫入循環中執行複數次驗證動作之情形時，按照自對應於高閾值電壓狀態之驗證動作至對應於低閾值電壓狀態之驗證動作之順序，執行驗證動作。
另，於第8實施形態中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，與第1實施形態同樣地，於寫入順序重啟後，執行對應於第k次驗證動作之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。
於圖31所示之例中，於時序t131～時序t344，與圖30所示之例同樣地執行寫入順序。
又，於時序t445，對應於狀態S5之驗證動作結束，寫入順序被中斷。即，對選擇字元線WLS 供給接地電壓VSS 。又，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、L”。
又，於時序t442，重啟寫入順序，開始對應於狀態S5之虛擬驗證動作。即，對被供給接地電壓VSS 之選擇字元線WLS 供給驗證電壓VVFYS5 。又，信號線HLL、XXL、STB(圖6)之狀態成為“H、L、L”。
又，於時序t443，信號線HLL、XXL、STB(圖6)之狀態成為“L、H、L”。
又，於時序t444，信號線HLL、XXL、STB(圖6)之狀態成為“L、L、H”。
其後，對應於狀態S5之虛擬驗證動作結束，執行對應於寫入順序之時序t345以後之動作。
另，上述例中，與第1實施形態同樣，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行對應於第k次驗證動作之虛擬驗證動作，其後，執行第k+1次驗證動作以後之動作。然而，此種方法僅為例示，具體之態樣可適當調整。
例如，亦可與第2實施形態(圖23)同樣，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，依次執行對應於第k-1次及第k次驗證動作之虛擬驗證動作。
又，例如，亦可與第3實施形態(圖24)同樣，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行2次對應於第k次驗證動作之虛擬驗證動作。
又，例如，亦可與第4實施形態(圖25)同樣，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，依次執行對應於第k+1次及第k次驗證動作之虛擬驗證動作。
又，例如，亦可與第5實施形態(圖26)同樣，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後，執行對應於第k+1次驗證動作之虛擬驗證動作。
[其它實施形態] 以上，已對第1實施形態～第8實施形態之半導體記憶裝置進行說明。然而，該等實施形態之半導體記憶裝置僅為例示，具體之構成、動作等可適當調整。
例如，於第1實施形態～第8實施形態中，於寫入順序之第k次驗證動作結束後且第k+1次驗證動作結束前，寫入順序被中斷之情形時，於重啟寫入順序後且開始第k+1次驗證動作前，對選擇字元線WLS 供給對應於狀態S1～狀態S15之驗證電壓VVFYS1 ～驗證電壓VVFYS15 中之任一者。然而，此種方法僅為例示，具體之方法可適當調整。例如，可考慮於此時供給至選擇字元線WLS 之電壓為對應於第1次驗證動作之驗證電壓以上之電壓。又，例如，可考慮將此時供給至選擇字元線WLS 之電壓設為對應於第k次驗證動作之驗證電壓以上之電壓，藉此，可更適宜地調整選擇字元線WLS 之電壓。又，可考慮此時供給至選擇字元線WLS 之電壓至少為小於程式電壓VPGM 之電壓。
又，例如，於第1實施形態～第8實施形態中，已顯示驗證動作之執行時間與虛擬驗證動作之執行時間相同，重啟寫入順序後執行之虛擬驗證動作之次數少於第1比較例(圖21)之例。然而，此種態樣僅為例示，具體之態樣可適當調整。例如，可使虛擬驗證動作之執行時間短於驗證動作之執行時間。藉此，可謀求寫入順序之進一步高速化。
又，例如，如上所述，於虛擬驗證動作中，可對位元線BL供給電壓，亦可不供給。另外，對位元線BL供給電壓之情形時，對哪條位元線BL供給電壓可適當調整。例如，於上述例中，對驗證動作中判定達到目標閾值電壓之記憶胞MC，將與該記憶胞MC對應之感測放大器單元SAU內之複數個鎖存電路DL內之資料更新為表示寫入禁止之值。此種情形時，認為於虛擬驗證動作中，被供給電壓之位元線BL之數量少於驗證動作中被供給電壓之位元線BL之數量。
然而，此種態樣僅為例示，具體之方法可適當調整。例如，亦可對驗證動作中判定為達到目標閾值電壓之記憶胞MC，在與該記憶胞MC對應之感測放大器單元SAU內，單獨鎖存驗證路徑旗標，維持與該記憶胞MC對應之4位元資料。又，亦可將虛擬驗證動作中被供給電壓之位元線BL之數量設為與驗證動作中被供給電壓之位元線BL之數量相同之數量。
[其它] 已說明本發明之若干個實施形態，但該等實施形態係僅作為例而提示者，並非旨在限定發明之範圍。該等新穎的實施形態可以其它各種形態實施，於不脫離發明主旨之範圍內，可進行各種省略、置換、變更。該等實施形態或其變化皆包含於發明範圍或主旨內，且包含於申請專利範圍所記載之發明及與其均等之範圍內。
[相關申請案] 本申請案享有以日本專利申請案第2020-87180號(申請日：2020年5月19日)為基礎申請案之優先權。本申請案藉由參考該基礎申請案而包含基礎申請案之所有內容。
10:記憶體系統 20:主機 22:位址解碼器 23:塊選擇電路 24:電壓選擇電路 31:電壓供給線 32:電荷泵電路 33:電壓選擇線 34:塊選擇部 35:塊選擇電晶體 36:電壓選擇部 37:電壓選擇電晶體 41:感測電晶體 42:開關電晶體 43:放電電晶體 44:鉗位電晶體 45:耐壓電晶體 46:充電電晶體 47:充電電晶體 48:電容器 49:充電電晶體 50:放電電晶體 51:反相器 52:反相器 53:開關電晶體 54:開關電晶體 55:充電電晶體 100:半導體基板 101:絕緣層 110:導電層 120:半導體柱 121:雜質區域 122:雜質區域 125:絕緣層 130:閘極絕緣膜 131:穿遂絕緣膜 132:電荷蓄積膜 133:阻擋絕緣膜 140:導電層 141:半導體層 142:導電層 ADR:位址暫存器 ALE:外部控制端子 A01:位址 A11:位址 B:接合線 BL:位元線 BLC:信號線 BLK:記憶塊 BLKSEL:塊選擇線 BLS:信號線 BLX:信號線 CA:行位址 Cb:接觸件 CC:接觸件 CD:控制器晶粒 CEn:外部控制端子 /CEn:外部控制端子 CG:配線 Ch:接觸件 CLE:外部控制端子 CLKSA:內部控制信號線 CM:快取記憶體 CMR:指令暫存器 COM:節點 CS:接觸件 CTR:邏輯電路 C01~C04:指令 C11~C13:指令 C21:指令 C22:指令 DADD :位址資料 DAT :資料 DB:匯流排 DBUS:配線 DBS:信號線 DCMD :指令資料 DL:鎖存電路 DQ0~DQ7:資料信號輸入輸出端子 DQS:時脈信號輸入輸出端子 /DQS:時脈信號輸入輸出端子 DST:狀態資料 DSW:開關電晶體 D0:配線層 D01:讀出資料 D1:配線層 D2:配線層 D11:讀出資料 D12:讀出資料 Er:狀態 HLL:信號線 INV_S:節點 I/O:輸入輸出電路 LAT_S:節點 LBUS:配線L LMCA :記憶胞陣列層 LTR :電晶體層 MC:記憶胞 MCA:記憶胞陣列 MD:記憶體晶粒 MS:記憶串 MSB:安裝基板 N1:節點 P:焊墊電極 PC:周邊電路 RA:列位址 RD:列解碼器 RE:外部控制端子 /RE:外部控制端子 RY//BY:端子 SA:感測放大器 SAM:感測放大器模組 SAU:感測放大器單元 SDL:鎖存電路 SEN:感測節點 SGD:汲極側選擇閘極線 SGS:源極側選擇閘極線 SGSb:源極側選擇閘極線 SL:源極線 SQC:順序發生器 STB:信號線 STI:信號線 STL:信號線 STS:源極側選擇電晶體 STSb:源極側選擇電晶體 SU:串單元 S1~S15:狀態 S101~S109:步驟 Tr:電晶體 t101~t104:時序 t106:時序 t111~t115:時序 t117:時序 t118:時序 t121~t129:時序 t131~t151:時序 t234~t245:時序 t333~t351:時序 VCC :電源電壓 VCCQ :電源電壓 VCGSR :讀出電壓 VCGS1R ~VCGS15R :讀出電壓 VDD :電壓 VPASS :寫入路徑電壓 VPGM :程式電壓 VREAD :讀出路徑電壓 VSG :電壓 VSGD :電壓 VSRC :電壓 VSS :接地電壓 VG:電壓產生電路 VVFYS :驗證電壓 VVFYS1 ~VVFYS15 :驗證電壓 WL:字元線 WLS :選擇字元線 WLU :非選擇字元線 /WE:外部控制端子 XXL:信號線
圖1係顯示第1實施形態之記憶體系統10之構成之模式性方塊圖。 圖2係顯示同記憶體系統10之構成例之模式性側視圖。 圖3係顯示同構成例之模式性俯視圖。 圖4係顯示第1實施形態之記憶體晶粒(memory die)MD之構成之模式性方塊圖。 圖5係顯示同記憶體晶粒MD之一部分構成之模式性電路圖。 圖6係顯示同記憶體晶粒MD之一部分構成之模式性電路圖。 圖7係同記憶體晶粒MD之模式性立體圖。 圖8係圖7所示之構造之一部分之模式性放大圖。 圖9係用以對記憶胞MC之閾值電壓進行說明之模式性直方圖。 圖10係用以對讀出動作進行說明之模式性波形圖。 圖11係用以對讀出動作進行說明之模式性剖視圖。 圖12係用以對寫入順序進行說明之模式性波形圖。 圖13係用以對寫入順序進行說明之模式性流程圖。 圖14係用以對程式動作進行說明之模式性剖視圖。 圖15係用以對驗證動作進行說明之模式性剖視圖。 圖16係用以對驗證動作進行說明之模式性波形圖。 圖17係用以對驗證動作進行說明之模式性表。 圖18係用以對寫入順序之中斷及重啟進行說明之模式性波形圖。 圖19係用以對寫入順序之中斷及重啟進行說明之模式性波形圖。 圖20係用以對寫入順序之中斷及重啟進行說明之模式性波形圖。 圖21係用以對第1比較例之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖22係用以對第2比較例之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖23係用以對第2實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖24係用以對第3實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖25係用以對第4實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖26係用以對第5實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖27係用以對第6實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖28係用以對第7實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖29係用以對第8實施形態之寫入順序之中斷及重啟進行說明之模式性表。 圖30係用以對第8實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。 圖31係用以對第8實施形態之寫入順序之中斷及重啟進行說明之模式性波形圖。
CG:配線
HLL:信號線
STB:信號線
t131~t151:時序
t242~t245:時序
VPGM :程式電壓
VSS :接地電壓
VVFYS3 ~VVFYS8 :驗證電壓
WLS :選擇字元線
XXL:信號線

Claims (5)

  1. 一種半導體記憶裝置，其具備： 記憶電晶體、與連接至上述記憶電晶體之閘極電極之字元線，且構成為可執行對上述記憶電晶體執行複數次寫入循環之寫入順序； 上述寫入循環包含對上述字元線供給程式電壓之程式動作、及對上述字元線供給驗證電壓之至少1次驗證動作； 於自上述寫入順序開始至結束之期間，上述寫入順序未被中斷之情形時，於第n(n為自然數)次寫入循環中，執行1次上述程式動作，執行m(m為2以上之自然數)次上述驗證動作； 於上述寫入順序之上述第n次寫入循環之第k(k為未達m之自然數)次驗證動作結束後且第k+1次驗證動作結束前，上述寫入順序被中斷之情形時， 於重啟上述寫入順序後且開始上述第k+1次驗證動作前，對上述字元線供給對應於第1次驗證動作之上述驗證電壓或較其大之電壓； 自重啟上述寫入順序至開始上述第k+1次驗證動作之時間，較自上述第n次寫入循環之第1次驗證動作開始至上述第k次驗證動作結束之時間短。
  2. 如請求項1之半導體記憶裝置，其中 上述m為3以上之自然數； 上述k為2以上之自然數； 於重啟上述寫入順序後且開始上述第k+1次驗證動作前，對上述字元線供給第1驗證電壓； 上述第1驗證電壓為與自上述寫入順序之上述第n次寫入循環之上述第k次驗證動作至上述第m次驗證動作中之任一者對應的上述驗證電壓。
  3. 如請求項2之半導體記憶裝置，其中 上述m為4以上之自然數； 上述k為3以上之自然數； 於重啟上述寫入順序後且對上述字元線供給上述第1驗證電壓前，對上述字元線供給第2驗證電壓； 上述第2驗證電壓為與自上述寫入順序之上述第n次寫入循環之第k-1次驗證動作至上述第m次驗證動作中之任一者對應的上述驗證電壓。
  4. 如請求項1至3中任一項之半導體記憶裝置，其中 上述m為3以上之自然數； 上述k為2以上之自然數； 於重啟上述寫入順序後且開始上述第k+1次驗證動作前，對上述字元線供給與上述寫入順序之上述第n次寫入循環之上述第k次驗證動作對應之上述驗證電壓或較其大之電壓。
  5. 如請求項1至3中任一項之半導體記憶裝置，其具備： 位元線，其電性連接至上述記憶電晶體； 感測電晶體，其具備電性連接至上述位元線之閘極電極；及 第1電晶體，其電性連接至上述感測電晶體；且 於上述驗證動作之第1時序，供給至上述第1電晶體之閘極電極之電壓上升，於較其更晚之第2時序，供給至上述第1電晶體之閘極電極之電壓下降； 於重啟上述寫入順序後且開始上述第k+1次驗證動作前，於第3時序，供給至上述第1電晶體之閘極電極之電壓上升，於較其更晚之第4時序，供給至上述第1電晶體之閘極電極之電壓下降。
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