JPH11261034A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 書き込みおよび消去判定の判定時間を高速に
行い、書き込みおよび消去の高速化を実現することがで
きる不揮発性半導体記憶装置を提供する。 【解決手段】 メモリセルにおける書き込みまたは消去
判定の救済機能を持つフラッシュメモリであって、書き
込みおよび消去時にセンスラッチ回路にデータを書き込
む入出力切り替え回路７は、インバータ、否定論理積ゲ
ート、ＮＭＯＳトランジスタなどからなり、マット選択
信号ＭＳＵ、書き込みモード信号ＷＭＢおよび消去モー
ド信号ＥＭＢを入力として、これらの論理演算による強
制反転信号、入出力バッファ５からの書き込み・消去デ
ータ、メインアンプ６への読み出しデータが制御信号の
制御により選択され、書き込み・消去時のベリファイ判
定前の強制反転時に第３制御信号が活性化されて、書き
込み・消去の終了するデータが外部より強制的に入力さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の書き込みまたは消去判定の救済技術に関し、た
とえば携帯用電子機器およびワークステーションなどで
のＯＳおよびアプリケーション記憶素子などとして使用
される他、磁気記憶素子に見られる一般的な記憶媒体と
しても一部利用可能とされ、特に全ての記憶素子のデー
タを同時に判定し、メモリデータに問題があれば修正を
行う方式として好適なフラッシュＥＥＰＲＯＭ（フラッ
シュメモリ）などの不揮発性半導体記憶装置に適用して
有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、フラッシュメモリなどの不揮発性半導体記憶装置に
おいては、メモリセルのデータを１ビットもしくは数バ
イト単位で比較判定し、書き込みまたは消去の終了判定
を行う技術などが一般的に用いられている。この際に、
たとえば５１２バイト同時書き込みのような場合、仮に
書き込み判定（または消去判定）の度に１バイトずつ５
０ｎｓ刻みで判定をかけると、１回当たりおよそ２５μ
ｓ必要となる。

【０００３】ここで、１回の書き込み（または消去）当
たり１０回程度の終了判定が必要なことから、合計の書
き込み（または消去）時間にはおよそ２５０μｓのオー
バーヘッド時間が存在することになる。しかし、書き込
み（または消去）時間は１ｍｓ以下が望ましいことから
２５％のオーバーヘッド時間は無視できない。

【０００４】なお、このようなフラッシュメモリなどの
不揮発性半導体記憶装置に関する技術としては、たとえ
ば１９９４年１１月５日、株式会社培風館発行の「アド
バンスト エレクトロニクスＩ−９ 超ＬＳＩメモリ」
Ｐ２３〜Ｐ２８などに記載される技術などが挙げられ
る。

【０００５】

【発明が解決しようとする課題】ところで、前記のよう
なフラッシュメモリなどの不揮発性半導体記憶装置にお
いては、判定時間を高速に処理するために、たとえば各
データ線にＮＭＯＳトランジスタが接続され、ドレイン
側が共通に信号線に接続されるＡＮＤ回路による書き込
み（または消去）の終了を判定する判定回路が一般的に
用いられる。

【０００６】このような技術を導入した場合、次に示す
ようなことが問題点として考えられる。たとえば、図１
５に示すように、センスラッチ回路に選択ＭＯＳトラン
ジスタを介して接続されるデータ線ＤＬＵ／Ｄは、異物
およびエッチング残りにより電位が固定化されることが
ある。このことは、微細化を追求する半導体製品におい
ては避け難い問題となる。

【０００７】また、データ線はメモリマット領域の至る
所に存在し、この面積のチップ面積に占める割合は４０
〜７０％に達する。このことは、半導体製品の任意の場
所に異物を落とせば４０〜７０％の確率でデータ線に落
ちることを意味する。このことにより、データ線はかな
りの確率で配線ショートを起こす問題点が存在すること
になる。

【０００８】よって、前記したＡＮＤ回路による書き込
み（または消去）終了の判定回路方式では、全データ線
の電位が一致することはない場合が存在し、異物による
ショートが存在すると、書き込みデータが一致すること
がないので永久にモードを抜けない可能性が生じる。

【０００９】そこで、本発明の目的は、全てのメモリセ
ルのデータを同時に判定し、メモリデータに問題があれ
ば修正を行う方式を提案し、書き込みおよび消去判定の
判定時間を高速に行い、書き込みおよび消去の高速化を
実現することができるフラッシュメモリなどの不揮発性
半導体記憶装置を提供するものである。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】すなわち、本発明の不揮発性半導体記憶装
置は、各データ線によりゲート制御される複数のＭＯＳ
トランジスタからなり、メモリセルの書き込みまたは消
去の終了を示す一致回路と、複数のＭＯＳトランジスタ
のドレイン共有線の電位を検知し、一致回路による書き
込みまたは消去の終了を判定する一致判定回路とを有す
るものである。

【００１３】この構成において、一つの解決手段とし
て、たとえば救済されたデータ線（不良の存在するデー
タ線）および使用していない冗長（不良が存在する可能
性あり）のデータ線に書き込み・消去の終了するデータ
を外部より入力するようにしたものである。このことに
より、たとえデータ線が固定化されていようと判定回路
は誤動作することはない。

【００１４】また、他の一つの解決手段として、たとえ
ば一致回路を救済単位と等しい、もしくは救済済み単位
分をブロックとした塊に区切り、不良箇所をヒューズな
どの切断可能な導電素材を介して切断することにより解
決するようにしたものである。これは、グランドに流れ
る電流パスを切ることにより、判定回路の誤動作を防止
する方法である。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１６】図１は本発明の一実施の形態である不揮発
性半導体記憶装置を示す構成図、図２は本実施の形態の
不揮発性半導体記憶装置において、メモリマットを示す
構成図、図３(a),(b) はメモリセルを示す断面図と回路
図、図４はメモリセルのブロックを示す回路図、図５
(a),(b) は直接系制御回路を示す回路図と印加電圧を示
す説明図、図６は判定回路を示す回路図、図７は救済系
回路を示す構成図、図８は入出力切り替え回路を示す回
路図、図９はアドレスジェネレータを示す回路図、図１
０は一致回路を示す回路図、図１１は本実施の形態の不
揮発性半導体記憶装置を用いたカードシステムを示す構
成図、図１２は書き込みシーケンスを示すフロー図、図
１３は書き込み回路を示す回路図、図１４は書き込み回
路による書き込みシーケンスを示す波形図である。

【００１７】まず、図１により本実施の形態の不揮発性
半導体記憶装置の構成の一例を説明する。

【００１８】本実施の形態の不揮発性半導体記憶装置
は、たとえばメモリセルにおける書き込みまたは消去判
定の救済機能を持つフラッシュメモリとされ、メモリマ
ット１、メインデコーダ／ゲートデコーダ２、サブデコ
ーダ３、センスラッチ回路４、入出力バッファ５、メイ
ンアンプ６、入出力切り替え回路７、制御信号入力バッ
ファ８、データ入出力制御回路９、レディ／ビジィ回路
１０、システムクロック回路１１、ステイタスレジスタ
テスト系回路１２、コマンドデコーダ１３、ＲＯＭ制御
系回路１４、ＲＯＭ１５、ＲＯＭデコーダ１６、書き込
み・消去判定回路１７、直接系制御回路１８、電源制御
回路１９、電源切り替え回路２０、チャージポンプ降圧
系回路２１、基準電源２２、アドレスカウンタ２３、救
済系回路２４、アドレスジェネレータ２５、冗長ヒュー
ズ・トリミングヒューズ２６などの一般的な構成からな
り、周知の半導体製造技術によって１個の半導体チップ
上に形成されている。

【００１９】このフラッシュメモリにおいて、制御信号
入力バッファ８には、たとえば外部端子からチップイネ
ーブルバー信号ＣＥＢ（バー：Ｂは反転信号を示す）、
ライトイネーブルバー信号ＷＥＢ、リセットバー信号Ｒ
ＥＳＢ、コマンドデータイネーブル信号ＣＤＥ、アウト
プットイネーブルバー信号ＯＥＢなどの制御信号が入力
され、またデータ入出力制御回路９にシリアルクロック
信号ＳＣが入力され、これらの信号に応じて内部制御信
号のタイミング信号が発生される。また、レディ／ビジ
ィ回路１０からレディ／ビジィ信号Ｒ／Ｂが出力されて
いる。

【００２０】次に、図２によりメモリマット１内のワー
ド線ＷＬとデータ線ＤＬ、およびブロック割りの一例を
説明する。このメモリマット１は、たとえば図２に示す
ように、隣接されるサブデコーダ３に交互に接続される
ワード線ＷＬと、センスラッチ回路４に接続されるデー
タ線ＤＬとの格子にメモリセルＭＣが配置された構成を
持ち、これらのメモリセルＭＣは消去単位や選択ＭＯＳ
トランジスタで囲まれたブロックに区別されている。

【００２１】続いて、図３によりメモリセルＭＣの断面
構造の一例を説明する。このメモリセルＭＣは、たとえ
ば図３(a) に示すように、単結晶Ｐ型シリコンからなる
半導体基板３１にＮ型拡散層によるドレイン領域３２お
よびソース領域３３が形成され、その主面上にトンネル
絶縁膜３４、フローティングゲート３５、層間絶縁膜３
６、コントロールゲート３７が順に積層され、トランジ
スタ１素子によって１つのフラッシュ消去型の不揮発性
メモリセルＭＣが構成されている。このメモリセルＭＣ
のシンボルは、図３(b) のようにコントロールゲート３
７、ドレイン領域３２、ソース領域３３からそれぞれ引
き出されたゲート電極Ｇ、ドレイン電極Ｄ、ソース電極
Ｓが割り当てられている。

【００２２】さらに、図４によりメモリセルＭＣのブロ
ック構成の一例を説明する。このメモリセルＭＣを複数
接続するブロック構成については種々の接続例が提案さ
れており、たとえば図４(a) のような消去単位で囲まれ
たブロックによるＮＯＲ型、図４(b) のような選択ＭＯ
Ｓトランジスタで囲まれたブロックによるＮＡＮＤ型、
同じく選択ＭＯＳトランジスタで囲まれたブロックによ
る図４(c) のようなＡＮＤ型などがある。この選択ＭＯ
Ｓトランジスタは、メモリセルＭＣとグローバルデータ
線、グローバルソース線を接続するトランスファーゲー
トであり、メモリセルＭＣの書き換え時に発生する各種
ディスターブを緩和することができる。このようにメモ
リセルＭＣはブロックに区別されることが多いが、この
発明ではブロックに区分されていてもいなくても効果に
対して差異は発生しない。また、ＮＯＲ型、ＮＡＮＤ
型、ＡＮＤ型の他に、ＤＩＮＯＲ型、ＨＩＣＲ型などの
接続例によるブロック構成についても適用可能である。

【００２３】続いて、図５によりＡＮＤ型における直接
系制御回路１８の接続関係の一例を説明する。このＡＮ
Ｄ型における直接系制御回路１８は、たとえば図５(a)
に示すように、第１および第２の選択ＭＯＳトランジス
タで囲まれたブロックの複数個（Ｙ系）がデータ線ＤＬ
を介してショートＭＯＳトランジスタに接続され、ショ
ートＭＯＳトランジスタ、選択ＭＯＳトランジスタはメ
インデコーダによりゲート制御され、また複数個（Ｘ
系）のメモリセルＭＣはメインデコーダ、サブデコーダ
およびゲートデコーダによりゲート制御され、このＸ系
の制御線がワード線ＷＬとなる。このショートＭＯＳト
ランジスタは、データ線ＤＬの電位を０Ｖにリセットす
るためのものである。この直接系制御回路１８におい
て、読み出し、書き込み、消去時のメモリセルＭＣに対
する印加電圧は、選択ブロック、非選択ブロックに対応
して、たとえば図５(b) に示すようなゲート電圧Ｖｇ、
ドレイン電圧Ｖｄ、ソース電圧Ｖｓが印加される。

【００２４】さらに、図６により書き込み・消去判定回
路１７の一致回路および一致判定回路の一例を説明す
る。この一致回路は、たとえば図６に示すように、デー
タ線ＤＬ０〜ＤＬｉに接続される複数のＮＭＯＳトラン
ジスタＱ０〜Ｑｉなどからなり、ソース側がグランドに
接続され、ドレイン側が共通に信号線ＥＣｉに接続され
るＡＮＤ回路による書き込みまたは消去の終了を示す回
路である。また、一致判定回路は、複数のＮＭＯＳトラ
ンジスタＱ１１〜Ｑ１５、ＰＭＯＳトランジスタＱ１６
〜Ｑ１８、インバータＩＶ１１などの組み合わせからな
り、一致回路の信号線ＥＣｉからの信号と判定回路活性
化信号ＳＥＴとを入力として、以下のようにして判定さ
れる。

【００２５】たとえば、書き込み時には、選択側のメモ
リセルＭＣは書き込まれてＬｏｗデータに代わり、よっ
て書き込まれているデータ線ＤＬの電位は０Ｖになる。
そして、全てのメモリセルＭＣが書き込み終了状態にな
ると、一致回路の信号線ＥＣｉに接続する全てのＮＭＯ
ＳトランジスタＱ０〜Ｑｉがｏｆｆすることによって電
流が流れる状態より流れない状態に遷移し、これを一致
判定回路でセンスすることによって書き込み終了を判定
することが可能となる。

【００２６】また、消去時には、選択側のメモリセルＭ
Ｃは消去されてＨｉｇｈデータに代わり、よって消去さ
れているデータ線ＤＬの電位は１Ｖ以上になる。そし
て、全てのメモリセルＭＣが消去終了状態になると、後
述する図１３の回路図で示す、たとえば制御線ＮＯＬが
Ｈｉｇｈ状態になる。ここで、センスラッチ回路４を挟
んだ反対側の電位は０Ｖになるため、消去終了時は非選
択側が全て０Ｖに遷移し、よって一致回路の非選択側の
信号線ＥＣｉに接続する全てのＮＭＯＳトランジスタＱ
０〜Ｑｉがｏｆｆすることによって電流が流れる状態よ
り流れない状態に遷移し、これを一致判定回路でセンス
することによって消去終了を判定することが可能とな
る。

【００２７】続いて、図７〜図９により救済方式とし
て、書き込みおよび消去時にセンスラッチ回路４に強制
的にデータを書き込む回路の一例を説明する。このデー
タの書き込み回路においては、たとえば図７に示すよう
に、データ選択に関するセンスラッチ回路４と、入出力
バッファ５およびメインアンプ６が接続される入出力切
り替え回路７との間、アドレス選択に関するセンスラッ
チ回路４と、アドレスカウンタ２３、救済アドレスと冗
長アドレスとの救済系回路２４が接続されたアドレスジ
ェネレータ２５との間において強制的に行われる。救済
系回路２４の救済アドレス、冗長アドレスはヒューズデ
ータにより設定される。

【００２８】この入出力切り替え回路７は、たとえば図
８に示すように、インバータＩＶ２１〜ＩＶ２６、否定
論理積ゲートＮＡＮＤ１〜ＮＡＮＤ２３、ＮＭＯＳトラ
ンジスタＱ２１〜Ｑ２６などからなり、マット選択信号
ＭＳＵ、書き込みモード信号ＷＭＢおよび消去モード信
号ＥＭＢを入力として、これらの論理演算による強制反
転信号、入出力バッファ５からの書き込み・消去デー
タ、メインアンプ６への読み出しデータが第１、第２お
よび第３制御信号の制御により選択され、コモン入出力
線との間で入出力される。

【００２９】この第１制御信号は、読み出し時に活性化
する信号であり、コモン入出力線からの読み出しデータ
がＮＭＯＳトランジスタＱ２５，Ｑ２６を介してメイン
アンプ６へ出力される。また、第２制御信号は、書き込
みデータ入力時に活性化する信号であり、書き込みデー
タが入出力バッファ５からＮＭＯＳトランジスタＱ２
３，Ｑ２４を介してコモン入出力線に入力される。さら
に、第３制御信号は、書き込み・消去時のベリファイ判
定前の強制反転時に活性化する信号である。

【００３０】また、アドレスジェネレータ２５は、たと
えば図９に示すように、インバータＩＶ３１〜ＩＶ３
４、否定論理積ゲートＮＡＮＤ３１〜ＮＡＮＤ３４、否
定論理和ゲートＮＯＲ３１，ＮＯＲ３２、ＮＭＯＳトラ
ンジスタＱ３１〜Ｑ３３などからなり、アドレスカウン
タ２３のアドレス、冗長アドレス、救済アドレスを入力
として、ヒット信号ＨｉＴおよび第３制御信号の論理演
算による制御により選択され、Ｙゲートの制御線ＹＧｉ
に出力される。このヒット信号ＨｉＴは、アドレスカウ
ンタ２３のアドレスと救済アドレスとが一致するとＨｉ
ｇｈを出力し、また強制反転を行っているときは救済セ
ットの使用・不使用のフラグとして使用される。また、
Ｙゲートイネーブル信号は、制御線ＹＧｉの活性化信号
であり、Ｌｏｗならば状態によらず制御線ＹＧｉは非活
性状態である。

【００３１】この救済方式においては、不良の存在する
救済されたデータ線ＤＬ、および不良が存在する可能性
のある使用していない冗長のデータ線ＤＬに書き込み・
消去の終了するデータを外部より強制的に入力すること
により、たとえデータ線ＤＬが固定化されていようと判
定回路は誤動作することはない。

【００３２】さらに、図１０によりヒューズを用いた救
済方式の一例を説明する。この救済方式は、データ線Ｄ
Ｌ０〜ＤＬｉに接続される複数のＮＭＯＳトランジスタ
Ｑ０〜Ｑｉからなる一致回路において、救済単位と等し
い、もしくは救済済み単位分をブロックとした塊に区切
り、この区切られたブロックのソース側に切断可能なヒ
ューズＦ０ｘ〜Ｆ（ｉ−ｘ）ｉを接続し、不良箇所のヒ
ューズＦ０ｘ〜Ｆ（ｉ−ｘ）ｉを切断してグランドに流
れる電流パスを切ることにより、判定回路の誤動作を防
止することができる。このヒューズＦ０ｘ〜Ｆ（ｉ−
ｘ）ｉは、切断可能な材質で構成された導線であり、ポ
リシリコンやＡｌなどの金属などで構成され、切断方法
には電気的またはレーザなどによる方法が考えられる。

【００３３】以上のように構成されるフラッシュメモリ
は、たとえば図１１に示すようなフラッシュファイルカ
ードシステムに適用され、前記フラッシュメモリ４１の
他に、演算処理・制御を司るワンチップマイコン４２、
ＥＥＰＲＯＭによるセクタ管理テーブル／書き換え回数
管理テーブル４３、専用ＬＳＩによる誤り訂正のＥＣＣ
回路４４、専用ＬＳＩによる外部の標準バスとのアドレ
ス、データのインターフェイスを司る標準バスインター
フェイス部４５、外部からの書き込みデータを一時保存
するライトバッファ４６などから構成され、これらは内
部のアドレスバス、データバスを介して相互に接続され
ている。

【００３４】次に、本実施の形態の作用について、フラ
ッシュメモリの書き込み動作、消去動作、読み出し動作
を順に説明する。

【００３５】まず、書き込み動作のシーケンスは、図１
２のフローに基づいて行われ、書き込みデータの入力動
作（ステップＳ１）を実行した後に、書き込み動作（ス
テップＳ２）、書き込み判定動作（ステップＳ３）、書
き込み終了判定動作（ステップＳ４）を順に実行する。
このステップＳ４の書き込み終了判定動作において、Ｎ
Ｇの場合には書き込み動作からのステップを書き込み動
作が終了するまで繰り返し、一方ＯＫの場合には書き込
み動作が終了となる。

【００３６】この書き込み動作のシーケンスを、図１３
の回路図、図１４の波形図を用いて順に説明する。図１
３の回路図においては、センスラッチ回路４を挟んで、
左側にＵｐｐｅｒ側のメモリマット１、右側にＤｏｗｎ
側のメモリマット１が配置され、それぞれのメモリマッ
ト１がセットＭＯＳトランジスタ、Ｙゲート、オートプ
ログラム回路、データ線プリチャージＭＯＳトランジス
タなどから構成され、Ｕｐｐｅｒ側のメモリマット１の
Ｙゲートを介してデータ（Ｔ）、Ｄｏｗｎ側のメモリマ
ット１のＹゲートを介してデータ（Ｂ）がそれぞれ出力
される構成となっている。

【００３７】この図１３に示す、ＴＲＵ／Ｄはデータ線
ＤＬとセンスラッチ回路４内のノードを接続するＭＯＳ
トランジスタの制御線、ＲＰＣＵ／Ｄはリファレンス電
圧の0.５Ｖ、読み出し時および消去ベリファイ時のセン
ス電圧の1.０Ｖをデータ線ＤＬにプリチャージするＭＯ
Ｓトランジスタの制御線、ＰＣＵ／Ｄは書き込み時の書
き込み電圧および書き込みベリファイ時のセンス電圧の
1.０Ｖをデータ線ＤＬにプリチャージするＭＯＳトラン
ジスタの制御線、ＥＣＵ／Ｄは書き込み、消去判定に使
用する信号線、ＳＬＰはセンスラッチ回路４のＰＭＯＳ
トランジスタの電源、ＳＬＮはセンスラッチ回路４のＮ
ＭＯＳトランジスタの電源、ＹＧｉは外部より書き込み
データを入力、またメモリセルＭＣの読み出しデータを
外部に出力するＭＯＳトランジスタの制御線、ＮＯＬは
センスラッチ回路４内の内部ノードをそれぞれ示してい
る。

【００３８】また、図１４の波形図は、書き込みシーケ
ンスの経過時間に対する電圧の関係において、データの
入力動作から書き込み動作、書き込み判定動作が実行さ
れる際の信号線、内部ノードなどの電圧レベルが時系列
的に示されている。

【００３９】１．書き込みデータの入力動作 書き込みを行う場合、まず標準バスを用いて書き込み命
令とアドレスおよび書き込みデータを受け取る。ここ
で、図１１に示すようなシステム構成をしている場合、
標準バスインターフェイス部４５を通じて書き込みを行
うフラッシュメモリ４１のチップを選択し、コマンドお
よびアドレスを発行する。具体的には、チップイネーブ
ルバー信号ＣＥＢにより選択されたチップに入出力バス
よりコマンド、アドレスを３回に分けて入力する（コマ
ンド１、アドレス２）。このとき、ライトイネーブルバ
ー信号ＷＥＢおよびコマンドデータイネーブル信号ＣＤ
Ｅによりコマンドのチップへの取り込みが行われる。

【００４０】そして、コマンドにより書き込みモードに
入ると、まず書き込みデータの取り込みを入出力バスよ
り行う。この書き込みデータは、図１に示すフラッシュ
メモリにおいて、入出力バッファ５を通り入出力切り替
え回路７を経てコモン入出力線、センスラッチ回路４へ
と到達する。ここで、書き込みデータはセンスラッチ回
路４にて保持され、次の書き込み開始コマンドの入力に
より書き込み動作が始まることとなる。

【００４１】２．書き込み動作 この書き込み動作を、Ｕｐｐｅｒ側のメモリマット１が
選択されている場合について説明する。

【００４２】(1).“１”書き込み ノードＮＯＬの電位は０Ｖが保持されている。ここで、
制御線ＰＣＵを３Ｖ程度に上げるが、データ線ＤＬはプ
リチャージされず０Ｖのままとなる。次に、制御線ＴＲ
ＵをＨｉｇｈにし、ノードＮＯＬとデータ線ＤＬを直結
するが０Ｖを保持したままとなる。書き込み時、ワード
線ＷＬの電位は−１３Ｖ程度であるが、ゲート−ドレイ
ン間電圧Ｖｇｄ＝−１３Ｖでは書き込みは行われない。

【００４３】(2).“０”書き込み ノードＮＯＬの電位は３Ｖが保持されている。ここで、
制御線ＰＣＵを３Ｖ程度に上げるが、データ線ＤＬはプ
リチャージされ、３Ｖ−Ｖｔｈの電位となる。次に、制
御線ＴＲＵをＨｉｇｈにし、ノードＮＯＬとデータ線Ｄ
Ｌを直結してデータ線ＤＬを３Ｖにする。その後、電源
ＳＬＰの電位を４Ｖまで引き上げ、書き込み電圧をデー
タ線ＤＬに伝える。書き込み時、ワード線ＷＬの電位は
−１３Ｖ程度であり、ゲート−ドレイン間電圧Ｖｇｄ＝
−１７Ｖとなるために書き込みが行われる。

【００４４】(3).書き込みが終了すると、図５に示すシ
ョートＭＯＳトランジスタでデータ線ＤＬの電位を０Ｖ
にリセットする。

【００４５】３．書き込み判定動作 この書き込み判定は、一般にベリファイと呼ばれる。特
に限定はしないが、以下のように行われる。

【００４６】(1).“１”書き込み ベリファイ時、ノードＮＯＬは０Ｖが保持されている。
ここで、制御線ＰＣＵに１Ｖ＋Ｖｔｈの電位を加えても
データ線ＤＬは０Ｖの電位となる。また、リファレンス
側は、制御線ＲＰＣＤに0.５Ｖ＋Ｖｔｈの電位を加える
ことにより0.５Ｖにプリチャージを行う。よって、セン
ス側が０Ｖ、リファレンス側が0.５Ｖであるため、セン
スラッチ回路４でセンスすると、ノードＮＯＬに再度０
Ｖが保持されることになる。

【００４７】(2).“０”書き込み（書き込み未終了） ベリファイ時、ノードＮＯＬはＨｉｇｈデータが保持さ
れている。ここで、制御線ＰＣＵに１Ｖ＋Ｖｔｈの電位
を加えるとデータ線ＤＬは１Ｖの電位となる。また、リ
ファレンス側は、制御線ＲＰＣＤに0.５Ｖ＋Ｖｔｈの電
位を加えることにより0.５Ｖにプリチャージを行う。こ
こで、メモリセルＭＣがまだ書かれていなく、しきい値
Ｖｔｈが高い状態であれば、メモリセルＭＣによるディ
スチャージは行われなく、センス側は１Ｖが保持され
る。よって、センス側が１Ｖ、リファレンス側が0.５Ｖ
であるため、センスラッチ回路４でセンスすると、ノー
ドＮＯＬに再度Ｈｉｇｈデータが保持されることにな
る。

【００４８】(3).“０”書き込み（書き込み終了：今
回） ベリファイ時、ノードＮＯＬはＨｉｇｈデータが保持さ
れている。ここで、制御線ＰＣＵに１Ｖ＋Ｖｔｈの電位
を加えるとデータ線ＤＬは１Ｖの電位となる。また、リ
ファレンス側は、制御線ＲＰＣＤに0.５Ｖ＋Ｖｔｈの電
位を加えることにより0.５Ｖにプリチャージを行う。こ
こで、メモリセルＭＣが書かれた状態であれば、しきい
値Ｖｔｈは低い状態であり、メモリセルＭＣによるディ
スチャージは行われ、センス側は０Ｖとなる。よって、
センス側が０Ｖ、リファレンス側が0.５Ｖであるため、
センスラッチ回路４でセンスすると、ノードＮＯＬに０
Ｖが保持されることになる。

【００４９】(4).“０”書き込み（書き込み終了：今回
以前） ベリファイ時、ノードＮＯＬは０Ｖが保持されている
（前記“０”書き込み（書き込み終了：今回）の結果を
受け）。ここで、制御線ＰＣＵに１Ｖ＋Ｖｔｈの電位を
加えてもデータ線ＤＬは０Ｖの電位となる。また、リフ
ァレンス側は、制御線ＲＰＣＤに0.５Ｖ＋Ｖｔｈの電位
を加えることにより0.５Ｖにプリチャージを行う。よっ
て、センス側が０Ｖ、リファレンス側が0.５Ｖであるた
め、センスラッチ回路４でセンスすると、ノードＮＯＬ
に再度０Ｖが保持されることになる。

【００５０】４．書き込み終了判定動作（基本） メモリセルＭＣ毎の書き込み判定が終了すると、今度は
全てのメモリセルＭＣが非書き込み状態であることを判
定する書き込み終了判定を行う。ここで、全てのメモリ
セルＭＣが非書き込み状態であれば、書き込みは終了さ
れる。また、１ビットでも書き込み状態であれば、書き
込みは継続され、全てのメモリセルＭＣが非書き込み状
態になるまで書き込み・ベリファイ・終了判定が続けら
れる。このことは、図６に示す一致回路および一致判定
回路で行う。

【００５１】(1).書き込み未終了 一致回路の１つ以上のゲート電圧がＨｉｇｈであるた
め、判定回路活性化信号ＳＥＴをＨｉｇｈにして一致判
定回路を活性化し、信号線ＥＣｉに電圧を加えると電流
が流れる。よって、ＮＭＯＳトランジスタＱ１１のゲー
ト電圧が下がり、ＮＭＯＳトランジスタＱ１２およびＱ
１３のゲート電圧が上がることになる。ここで、ＮＭＯ
ＳトランジスタＱ１３のゲート電圧が上がるとノードＡ
の電圧が下がるため、終了判定信号ＮＧはＨｉｇｈ出力
となる。よって、書き込みは再度実行される。

【００５２】(2).書き込み終了 一致回路の全てのゲート電圧がＬｏｗであるため、判定
回路活性化信号ＳＥＴをＨｉｇｈにして一致判定回路を
活性化し、信号線ＥＣｉに電圧を加えても電流が流れな
い。よって、ＮＭＯＳトランジスタＱ１１のゲート電圧
は上がり、ＮＭＯＳトランジスタＱ１２およびＱ１３の
ゲート電圧が下がることになる。ここで、ＮＭＯＳトラ
ンジスタＱ１３のゲート電圧が下がるとノードＡの電圧
が上がるため、終了判定信号ＮＧはＬｏｗ出力となる。
よって、書き込みは終了される。

【００５３】５．第１の書き込み終了判定動作 ここで、前記図１５で示したような不良の対処方法を説
明する。図７〜図９に示すように、救済データ線（不良
データ線）および不使用冗長データ線に書き込みが終了
するデータを自動的にチップより挿入する。

【００５４】まず、コモン入出力線は選択側をＬｏｗ、
非選択側をＨｉｇｈにするようにセットする。次に、ヒ
ューズに蓄えてある救済アドレスを読み出し、該当デー
タ線を選択する。ここで、ヒット信号ＨｉＴがＨｉｇｈ
ならば読み出したアドレスにデータを挿入し、ヒット信
号ＨｉＴがＬｏｗならば冗長アドレスを読み出して使用
していない冗長にデータを挿入する。

【００５５】たとえば、救済セット数が４セットあった
とし、最初の２セットはデータ線ＤＬ２およびＤＬ３の
救済に使用していたとする。この場合、データ線ＤＬ２
／ＤＬ３／冗長３／冗長４に順次Ｌｏｗデータを挿入す
る。よって、終了判定時には、不良データ線のデータの
如何を無視することが可能となる。以上により、たとえ
不良があったとしても正常に終了することが可能とな
る。

【００５６】６．第２の書き込み終了判定動作 ここで、前記図１５で示したような不良の別の対処方法
を説明する。図１０に示すように、ある決まった単位で
一致回路のソースを共有化させ、それにヒューズＦなど
を介してグランドに接続する。このとき、一致回路のソ
ース共有化単位はデータ線ＤＬの救済単位と一致させる
ことが望ましいが、データ線ＤＬの救済単位の倍数であ
ってもよい。

【００５７】このように、電位の固定化されたデータ線
ＤＬ上の一致回路のヒューズＦを切ることにより、終了
判定時には、不良データ線のデータの如何を無視するこ
とが可能となる。以上により、たとえ不良があったとし
ても正常に終了することが可能となる。

【００５８】前記第１、第２の書き込み終了判定動作に
おいては、詳しくは述べなかったが、書き込み終了判定
動作で不良データ線と呼ばれているデータ線ＤＬに接続
されているメモリセルＭＣは不良メモリとして扱い、書
き込みおよび消去は行わない（データの内容はＤｏｎ’
ｔ Ｃａｒｅとする）。

【００５９】以上により、図１２のフローに基づいた、
書き込みデータの入力動作を実行した後に、書き込み動
作、書き込み判定動作、書き込み終了判定動作を順に実
行する書き込み動作のシーケンスが終了する。

【００６０】７．消去動作 消去動作は、前記書き込みと動作は基本的に同様であ
る。この消去動作では、消去・消去ベリファイ・消去終
了判定を繰り返す。ただし、ベリファイ時のプリチャー
ジ方式は後述する読み出し動作と同様である。また、消
去はワード線単位で一括して行われる。すなわち、ワー
ド線ＷＬに１６Ｖのような高電圧を印加してフローティ
ングゲート３５内に電荷を注入し、メモリセルＭＣのし
きい値Ｖｔｈを上げる。

【００６１】ここで、消去ベリファイ終了時には、選択
側のデータ線ＤＬがＨｉｇｈ、非選択側のデータ線ＤＬ
がＬｏｗになる。よって、前記第１の書き込み終了判定
動作を用いる場合、書き込みと逆に選択側をＨｊｇｈ、
非選択側をＬｏｗにしてデータを挿入する必要がある。

【００６２】８．読み出し動作 制御線ＲＰＣを用いて選択側のデータ線ＤＬに１Ｖ、非
選択側のデータ線ＤＬに0.５Ｖをプリチャージする。た
とえば、Ｕｐｐｅｒ側のメモリマット１側が選択されて
いる場合、制御線ＲＰＣＵに１Ｖ＋Ｖｔｈ、制御線ＲＰ
ＣＤに0.５Ｖ＋Ｖｔｈを印加する。このことにより、Ｎ
ＭＯＳトランジスタのしきい値Ｖｔｈ１段下がりの電圧
である１Ｖが選択側に、0.５Ｖが非選択側にプリチャー
ジされる。

【００６３】ここで、メモリデータの如何により選択側
のデータ線電位は変化する。しきい値Ｖｔｈが高ければ
１Ｖを保持し、しきい値Ｖｔｈが低ければディスチャー
ジされて０Ｖとなる。この電位を0.５Ｖをリファレンス
にし、センスラッチ回路４でセンスする。センスされた
データはセンスラッチ回路４に保持され、シリアルクロ
ック信号ＳＣに同期させて順次出力する。

【００６４】以上のようにして、フラッシュメモリ４１
を用いたフラッシュファイルカードシステムにおいて、
メモリセルＭＣに対する書き込みデータの入力、書き込
み、書き込み判定、書き込み終了判定による書き込み動
作、消去動作、読み出動作を行うことができる。

【００６５】従って、本実施の形態の不揮発性半導体記
憶装置によれば、不良の存在する救済されたデータ線Ｄ
Ｌ、および不良が存在する可能性のある使用していない
冗長のデータ線ＤＬに書き込み・消去の終了するデータ
を外部より強制的に入力する救済方式、または救済単位
と等しい、もしくは救済済み単位分をブロックとした塊
に区切り、この区切られたブロックのソース側に切断可
能なヒューズＦを接続し、不良箇所のヒューズＦを切断
してグランドに流れる電流パスを切る救済方式を採用す
ることにより、たとえデータ線ＤＬが固定化されている
場合でも、書き込み・消去判定の対象から除外すること
で判定回路の誤動作を防止することができる。

【００６６】この結果、全てのメモリセルＭＣのデータ
を同時に判定し、メモリデータに問題があれば修正を行
う方式を採用することによって、書き込みおよび消去の
高速化を図ることができる。たとえば、従来技術で示し
たところのおよそ２５０μｓのオーバーヘッド時間が、
書き込み・消去の終了するデータを外部より強制的に入
力する救済方式であれば0.８μｓ（反転先１６×５０ｎ
ｓ）に、また不良箇所のヒューズＦを切断してグランド
に流れる電流パスを切る救済方式であれば０μｓに高速
化することができる。

【００６７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００６８】たとえば、前記実施の形態においては、フ
ラッシュメモリの例で説明したが、これに限定されるも
のではなく、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、ＥＥＰＲ
ＯＭなどの書き込みまたは消去可能な不揮発性記憶素子
を有する他の不揮発性半導体記憶装置についても広く適
用可能である。

【００６９】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００７０】(1).メモリセルの書き込みまたは消去の終
了を示す一致回路と、この一致回路による書き込みまた
は消去の終了を判定する一致判定回路とを有し、救済さ
れたデータ線（不良の存在するデータ線）および使用し
ていない冗長（不良が存在する可能性あり）のデータ線
に書き込み・消去の終了するデータを外部より入力する
ことで、たとえデータ線が固定化されていようと判定回
路は誤動作することなく、書き込みおよび消去の高速化
を図ることが可能となる。

【００７１】(2).メモリセルの書き込みまたは消去の終
了を示す一致回路と、この一致回路による書き込みまた
は消去の終了を判定する一致判定回路とを有し、一致回
路を救済単位と等しい、もしくは救済済み単位分をブロ
ックとした塊に区切り、不良箇所をヒューズなどの切断
可能な導電素材を介して切断することで、グランドに流
れる電流パスを切って判定回路の誤動作を防止するとと
もに、書き込みおよび消去の高速化を図ることが可能と
なる。

【００７２】(3).前記(1) および(2) により、メモリセ
ルにおける書き込みまたは消去判定の救済機能を持つフ
ラッシュメモリなどの不揮発性半導体記憶装置におい
て、全てのメモリセルのデータを同時に判定し、メモリ
データに問題があれば修正を行う方式を採用することに
よって、書き込みおよび消去判定の判定時間を高速に行
い、書き込みおよび消去の高速化を実現することが可能
となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である不揮発性半導体記
憶装置を示す構成図である。

【図２】本発明の一実施の形態の不揮発性半導体記憶装
置において、メモリマットを示す構成図である。

【図３】(a),(b) は本発明の一実施の形態の不揮発性半
導体記憶装置において、メモリセルを示す断面図と回路
図である。

【図４】本発明の一実施の形態の不揮発性半導体記憶装
置において、メモリセルのブロックを示す回路図であ
る。

【図５】(a),(b) は本発明の一実施の形態の不揮発性半
導体記憶装置において、直接系制御回路を示す回路図と
印加電圧を示す説明図である。

【図６】本発明の一実施の形態の不揮発性半導体記憶装
置において、判定回路を示す回路図である。

【図７】本発明の一実施の形態の不揮発性半導体記憶装
置において、救済系回路を示す構成図である。

【図８】本発明の一実施の形態の不揮発性半導体記憶装
置において、入出力切り替え回路を示す回路図である。

【図９】本発明の一実施の形態の不揮発性半導体記憶装
置において、アドレスジェネレータを示す回路図であ
る。

【図１０】本発明の一実施の形態の不揮発性半導体記憶
装置において、一致回路を示す回路図である。

【図１１】本発明の一実施の形態の不揮発性半導体記憶
装置を用いたカードシステムを示す構成図である。

【図１２】本発明の一実施の形態の不揮発性半導体記憶
装置において、書き込みシーケンスを示すフロー図であ
る。

【図１３】本発明の一実施の形態の不揮発性半導体記憶
装置において、書き込み回路を示す回路図である。

【図１４】本発明の一実施の形態の不揮発性半導体記憶
装置において、書き込み回路による書き込みシーケンス
を示す波形図である。

【図１５】本発明の前提となる不揮発性半導体記憶装置
において、不良モードを説明するための回路図である。

【符号の説明】

１ メモリマット ２ メインデコーダ／ゲートデコーダ ３ サブデコーダ ４ センスラッチ回路 ５ 入出力バッファ ６ メインアンプ ７ 入出力切り替え回路 ８ 制御信号入力バッファ ９ データ入出力制御回路 １０ レディ／ビジィ回路 １１ システムクロック回路 １２ ステイタスレジスタテスト系回路 １３ コマンドデコーダ １４ ＲＯＭ制御系回路 １５ ＲＯＭ １６ ＲＯＭデコーダ １７ 書き込み・消去判定回路 １８ 直接系制御回路 １９ 電源制御回路 ２０ 電源切り替え回路 ２１ チャージポンプ降圧系回路 ２２ 基準電源 ２３ アドレスカウンタ ２４ 救済系回路 ２５ アドレスジェネレータ ２６ 冗長ヒューズ・トリミングヒューズ ３１ 半導体基板 ３２ ドレイン領域 ３３ ソース領域 ３４ トンネル絶縁膜 ３５ フローティングゲート ３６ 層間絶縁膜 ３７ コントロールゲート ４１ フラッシュメモリ ４２ ワンチップマイコン ４３ セクタ管理テーブル／書き換え回数管理テーブル ４４ ＥＣＣ回路 ４５ 標準バスインターフェイス部 ４６ ライトバッファ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 書き込みまたは消去可能な不揮発性記憶
   素子を有し、この不揮発性記憶素子における書き込みま
   たは消去判定の救済機能を持つ不揮発性半導体記憶装置
   であって、各データ線によりゲート制御される複数のＭ
   ＯＳトランジスタからなり、前記不揮発性記憶素子の書
   き込みまたは消去の終了を示す一致回路と、前記複数の
   ＭＯＳトランジスタのドレイン共有線の電位を検知し、
   前記一致回路による書き込みまたは消去の終了を判定す
   る一致判定回路とを有することを特徴とする不揮発性半
   導体記憶装置。
2. 【請求項２】 請求項１記載の不揮発性半導体記憶装置
   であって、前記書き込みの判定および前記消去の判定の
   度に、書き込みデータまたは消去データを有するセンス
   ラッチ回路の中に書き込みまたは消去の終了する特定の
   データを外部より書き込みにいくことを特徴とする不揮
   発性半導体記憶装置。
3. 【請求項３】 請求項１記載の不揮発性半導体記憶装置
   であって、前記一致回路に切断可能な導電素材を用い、
   救済単位もしくは救済済み単位分に区切られたブロック
   の不良箇所を前記導電素材の切断によりグランドに流れ
   る電流パスを切ることを特徴とする不揮発性半導体記憶
   装置。
4. 【請求項４】 請求項１、２または３記載の不揮発性半
   導体記憶装置であって、前記不揮発性半導体記憶装置
   は、フラッシュＥＥＰＲＯＭであることを特徴とする不
   揮発性半導体記憶装置。