JP2013020694A - 不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、メモリシステムの動作方法、不揮発性メモリ装置を含むメモリカード、及びソリッドステートドライブ - Google Patents

不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、メモリシステムの動作方法、不揮発性メモリ装置を含むメモリカード、及びソリッドステートドライブ Download PDF

Info

Publication number
JP2013020694A
JP2013020694A JP2012151230A JP2012151230A JP2013020694A JP 2013020694 A JP2013020694 A JP 2013020694A JP 2012151230 A JP2012151230 A JP 2012151230A JP 2012151230 A JP2012151230 A JP 2012151230A JP 2013020694 A JP2013020694 A JP 2013020694A
Authority
JP
Japan
Prior art keywords
string
voltage
erase
memory device
strings
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012151230A
Other languages
English (en)
Other versions
JP2013020694A5 (ja
JP6083969B2 (ja
Inventor
Sang-Wan Nam
▲尚▼完 南
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of JP2013020694A publication Critical patent/JP2013020694A/ja
Publication of JP2013020694A5 publication Critical patent/JP2013020694A5/ja
Application granted granted Critical
Publication of JP6083969B2 publication Critical patent/JP6083969B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3436—Arrangements for verifying correct programming or erasure
    • G11C16/344—Arrangements for verifying correct erasure or for detecting overerased cells
    • G11C16/3445—Circuits or methods to verify correct erasure of nonvolatile memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Abstract

【課題】向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、及びメモリシステムの動作方法が提供される。
【解決手段】本発明の消去方法は複数のメモリセルに消去電圧を供給する段階、複数のメモリセルのワードラインに読出し電圧に読出し動作を遂行する段階、及び複数のメモリセルのワードラインの少なくとも１つのワードラインに消去検証電圧を利用して消去検証動作を遂行する段階を含む。消去検証電圧は読出し電圧より低い。
【選択図】図８

Description

本発明は半導体メモリに関し、より詳細には不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、及びメモリシステムの動作方法に関する。
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）はシリコン（Ｓｉ、ｓｉｌｉｃｏｎ）、ゲルマニウム（Ｇｅ、Ｇｅｒｍａｎｉｕｍ）、砒化ガリウム（ＧａＡｓ、ｇａｌｌｉｕｍ ａｒｓｅｎｉｄｅ）、リン化インジウム（ＩｎＰ、ｉｎｄｉｕｍ ｐｈｏｓｐｉｄｅ）等のような半導体を利用して具現される記憶装置である。半導体メモリ装置は大きく揮発性メモリ装置（Ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）と不揮発性メモリ装置（Ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）とに区分される。
揮発性メモリ装置は電源供給が遮断されれば、格納されているデータが消滅されるメモリ装置である。揮発性メモリ装置にはＳＲＡＭ（Ｓｔａｔｉｃ ＲＡＭ）、ＤＲＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）、ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ ＤＲＡＭ）等がある。不揮発性メモリ装置は電源供給が遮断されても格納されているデータを維持するメモリ装置である。不揮発性メモリ装置にはＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、フラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等がある。フラッシュメモリ装置は大きくＮＯＲタイプとＮＡＮＤタイプとに区分される。
近年、半導体メモリ装置の集積度を向上させるために、３次元構造を有する半導体メモリ装置が研究されている。
韓国登録特許第１０−１０１５６５５号公報
本発明の目的は向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、メモリシステムの動作方法を提供することにある。
本発明の実施形態による不揮発性メモリ装置の消去方法は、複数のメモリセルへ消去電圧を供給する段階と、前記複数のメモリセルのワードラインで読出し電圧によって読出し動作を遂行する段階と、前記複数のメモリセルのワードラインの少なくとも１つのワードラインで消去検証電圧を利用して消去検証動作を遂行する段階と、を含み、前記消去検証電圧は前記読出し電圧より低い。
実施形態として、前記読出し電圧は各々のワードラインへ印加される１つ又はその以上のレベルを有する電圧を含む。
実施形態として、前記読出し電圧は前記ワードラインへ印加される単一レベルの電圧を含む。
実施形態として、前記消去検証電圧は前記複数のメモリセルの前記ワードラインの対応するワードラインにしたがって、可変され、前記可変される消去検証電圧は前記読出し電圧より低い。
実施形態として、前記読出し電圧は前記複数のメモリセルのプログラム状態の閾値電圧より高い。
実施形態として、前記複数のメモリセルは少なくとも１つのダミーセル及び１つ又はその以上の通常メモリセルを含み、前記読出し動作及び消去検証動作の時に、前記少なくとも１つのダミーセルは前記通常メモリセルへ供給される動作電圧と異なる電圧が供給される。
本発明の他の実施形態による不揮発性メモリ装置の消去方法は、各々複数のメモリセルを有する複数のストリングへ消去電圧を供給する段階と、前記複数のストリングのワードラインで読出し電圧によって読出し動作を遂行する段階と、前記遂行された読出し動作にしたがって、１つ又はその以上のオフストリングを判別する段階と、前記オフストリングを消去検証パスとして処理する段階と、前記複数のストリングのワードラインで消去検証電圧によって消去検証動作を遂行する段階と、を含む。
実施形態として、前記遂行された消去検証動作にしたがって、前記複数のストリングに調節された消去電圧を供給する段階をさらに含む。
実施形態として、前記複数のストリングは前記読出し動作にしたがって、オフストリング及び非オフストリングと判別され、前記消去検証動作は前記オフストリングでビットラインプリチャージ動作が遂行されることを禁止することを含む。
実施形態として、前記オフストリングと非オフストリングとのビットラインへプリチャージ電圧として互に異なる電圧を供給する段階と、前記消去検証動作の時に前記複数のストリングのワードラインの各々へ前記消去検証電圧を供給する段階をさらに含む。
実施形態として、前記複数のメモリセルは少なくとも１つのダミーセル及び１つ又はその以上の通常メモリセルを含み、前記読出し動作及び前記消去検証動作の時に、前記少なくとも１つのダミーセルは前記通常メモリセルへ供給される動作電圧と異なる電圧が供給される。
本発明の実施形態による不揮発性メモリ装置は、基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイと、前記複数のストリングのワードラインへ読出し電圧を印加して読出し動作を遂行する制御部と、前記読出し動作の時に判別される前記複数のストリングの中で１つ又はその以上のオフストリングの情報を格納するページバッファ部と、を含み、前記制御部は前記複数のストリングのワードラインの少なくとも１つのワードラインへ消去検証電圧を印加して消去検証動作を遂行し、前記消去検証電圧は前記読出し電圧より低い。
実施形態として、前記複数のストリング各々の前記複数のメモリセルは互に異なる大きさを有し、隣接するストリングは特定距離くらい離隔される。
実施形態として、前記制御部は前記読出し動作にしたがって、前記ストリングの中で第１オフストリングを判別し、前記消去検証動作にしたがって、第２オフストリングを判別し、前記制御部は前記第１及び第２オフストリングで調節された消去電圧によって消去動作を遂行する。
実施形態として、前記制御部は前記オフストリング及び非オフストリングを含む前記ストリングで第１消去電圧による消去動作を遂行した後、前記非オフストリングで消去検証動作を遂行する。
実施形態として、前記制御部は前記消去検証動作にしたがって、前記オフストリングで調節された消去電圧によってその他の消去動作を遂行する。
実施形態として、前記制御部は選択されたストリングが消去フェイル（ｆａｉｌ）ストリングを表すオフストリングと判別される時、前記消去検証動作にしたがって、前記選択されたストリングでその他の消去動作が遂行されるように制御する。
本発明の実施形態によるメモリシステムの動作方法は、基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイを含む不揮発性メモリ装置で消去動作を遂行するコマンドを制御器で生成する段階と、前記生成されたコマンドにしたがって、前記不揮発性メモリ装置で消去動作を遂行する段階と、を含み、前記消去動作は、前記複数のストリングで消去動作を遂行する段階と、前記複数のストリングの前記ワードラインへ読出し電圧を印加して読出し動作を遂行する段階と、前記遂行された読出し動作にしたがって、１つ又はその以上のストリングをオフストリングと判別する段階と、前記オフストリングを消去検証パスとして処理する段階と、前記複数のストリングの前記ワードラインへ消去検証電圧を印加して消去検証動作を遂行する段階と、を含み、前記消去検証電圧は前記読出し電圧より低い。
実施形態として、前記消去検証パスとして処理する段階は前記オフストリングで前記消去検証動作が遂行されることを禁止する段階を含む。
実施形態として、前記オフストリングへ第２消去電圧を印加して第２消去動作を遂行する段階をさらに含む。
実施形態として、前記読出し動作は前記消去動作と前記消去検証動作との間に遂行されない。
実施形態として、前記消去検証動作は前記オフストリングで遂行されない。
実施形態として、前記不揮発性メモリ装置から前記制御器へ前記消去動作にしたがう第１応答信号を伝送する段階と、前記不揮発性メモリ装置が第２消去動作を遂行するように制御する第２コマンドを前記制御器から生成する段階と、前記不揮発性メモリ装置から前記第２消去動作にしたがう第２応答信号を伝送し、前記制御器が前記第１応答信号及び第２応答信号にしたがって、バッドブロックを判別するエラープロセスを遂行する段階と、を含む。
実施形態として、前記消去動作の完了にしたがって、前記制御器へ前記オフストリングの情報を伝送し、前記制御器が前記伝送された情報によって以前の情報を更新する段階をさらに含む。
実施形態として、前記オフストリングの情報を前記制御器へ伝送する段階と、前記不揮発性メモリ装置に読出しコマンドを伝送して前記ストリングからデータを読み出す第２読出し動作を遂行する段階と、前記オフストリングの情報及び前記読出しデータにしたがって、エラーを訂正する段階をさらに含む。
実施形態として、前記不揮発性メモリ装置がプリ−読出し動作を遂行するように第２コマンドを生成する段階と、前記プリ−読出し動作にしたがって、前記不揮発性メモリ装置から第２オフストリングの情報を受信し、前記不揮発性メモリ装置がバッファ領域に前記第２オフストリングの情報を格納するように制御する段階をさらに含む。
実施形態として、前記不揮発性メモリ装置が前記オフストリングの情報を前記制御器へ出力するように第２コマンドを生成する段階と、前記消去動作にしたがって、前記オフストリングの第２情報を受信する段階と、前記第２オフストリングの第２情報と前記オフストリングの情報とにしたがって、情報を更新する段階をさらに含む。
実施形態として、所定の数のストリングに連結されたストリング選択ラインを選択し、前記選択されたストリング選択ラインが最後のストリング選択ラインである時まで前記選択されたストリング選択ラインの所定の数のストリングで読出し動作を遂行する段階をさらに含む。
実施形態として、前記複数のストリングは複数のグループに分割されて複数のストリング選択ラインに連結され、前記消去動作は前記複数のストリング選択ラインの中で第１ストリング選択ラインを選択することを含み、前記読出し動作及び前記消去検証動作は前記選択されたストリング選択ラインに連結されたストリングに対して遂行される。
実施形態として、前記複数のストリング選択ラインの中で最後のストリング選択ラインが選択される時まで、前記読出し動作及び前記オフストリングの検出を繰り返す段階をさらに含み、前記複数のストリング選択ラインは各々対応するストリングに連結され、順次的に選択される。
実施形態として、前記繰り返す段階は、前記複数のストリング選択ラインの中で第２ストリング選択ラインを選択する段階と、前記第２ストリング選択ラインに連結されたストリングのワードラインへ高電圧を印加して前記読出し動作を遂行する段階と、前記読出し動作にしたがって、１つ又はその以上の第２ストリングをオフストリングと判別する段階と、を含む。
本発明の実施形態によるメモリシステムは、基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイを含む不揮発性メモリ装置と、前記不揮発性メモリ装置で消去動作が遂行されるようにコマンドを生成する制御器と、を含み、前記不揮発性メモリ装置は、複数のストリングを消去し、前記複数のストリングの前記ワードラインへ読出し電圧を印加して読出し動作を遂行し、前記読出し動作にしたがって、１つ又はその以上のストリングをオフストリングと判別し、前記オフストリングを消去検証パスとして処理し、そして前記複数のストリングの前記ワードラインへ消去検証電圧を印加して消去検証動作を遂行し、前記消去検証電圧は前記読出し電圧より低い。
実施形態として、前記ストリングは特定距離くらい離隔され、前記ストリング内に前記ストリングのメモリセルを連結するチャンネル膜が形成され、前記チャンネル膜はオフストリングを発生させる欠陥を有する。
実施形態として、前記不揮発性メモリ装置は隣接するストリングに連結されるチャンネル膜部を含み、前記オフストリングは前記基板と電気的接触を有しないチャンネル膜部によって形成される。
実施形態として、前記不揮発性メモリ装置はドレーン及び前記ストリングに連結されるチャンネル膜部を含み、前記オフストリングは前記基板と電気的接触を有しないチャンネル膜部によって形成される。
実施形態として、前記不揮発性メモリ装置は前記消去検証動作が前記オフストリングで遂行されることを禁止する。
本発明の他の実施形態によるメモリシステムは、不揮発性メモリ装置と、前記不揮発性メモリ装置を制御するように構成される制御器を含み、前記不揮発性メモリ装置は、各々複数のメモリセルを含む複数のストリングを含むメモリセルアレイと、前記制御器から伝送されるコマンドに応答して読出し動作を遂行し読出し結果を出力するように構成される読出し及び書込み回路前記読出し結果を受信し前記読出し動作の時にオフとして読み出されるオフストリングの数をカウントするように構成されるカウンティング部と、前記読出し結果又は前記カウント結果を前記オフストリングへ連関された情報として出力するように構成されるデータ入出力回路と、を含み、前記読出し動作は前記複数のストリングに連結されたワードラインへ高電圧を印加することによって遂行され、前記制御器は前記オフストリングに連関された情報にしたがって、前記不揮発性メモリ装置を制御するように構成される。
実施形態として、前記不揮発性メモリ装置は基板を含み。前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成され、複数のストリングのグループに分割され、前記グループは複数のストリング選択ラインに連結され、前記制御器は前記不揮発性メモリ装置が前記複数のストリング選択ラインのグループのストリングで消去動作を遂行するように制御し、前記制御器は前記不揮発性メモリ装置が１つ又はその以上のオフストリングを消去パスとして処理し、各グループの単位にオフストリングではないストリングで消去検証動作を遂行するように制御する。
実施形態として、隣接するストリングは各ストリングのメモリセルに電気的に連結されるチャンネル膜を有するピラーによって互に離隔される。
実施形態として、前記ピラーは前記基板からの距離にしたがって、広くなる幅を有する。
実施形態として、各ストリングのメモリセルは前記基板からの距離にしたがって、短くなる幅を有する。
複数のストリングを含む不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するように構成される制御器を含み、各ストリングは複数のメモリセルを含む本発明の実施形態によるメモリシステムの動作方法は、前記制御器から前記不揮発性メモリ装置へコマンドを伝送する段階と、前記コマンドに応答して前記不揮発性メモリ装置の読出し動作を遂行する段階と、前記読出し動作の時にオフとして読み出されるオフストリングに連関された情報を前記不揮発性メモリ装置から前記制御器へ伝送する段階と、前記伝送された情報を前記制御器に格納する段階と、を含み、前記読出し動作は前記複数のストリングに連結された全てのワードラインへ高電圧を印加することによって遂行される。
実施形態として、前記オフストリングに連関された格納された情報及び消去コマンドを前記制御器から前記不揮発性メモリ装置へ伝送する段階と、前記オフストリングに連関された格納された情報及び消去コマンドに応答して、前記不揮発性メモリ装置の消去動作を遂行する段階をさらに含む。
実施形態として、前記消去動作の結果が消去フェイルを表すと、前記コマンドを伝送する段階、前記読出し動作を遂行する段階、前記情報を伝送する段階、及び前記伝送された情報を格納する段階が再び遂行される。
実施形態として、前記制御器から前記不揮発性メモリ装置に読出しコマンドを伝送する段階と、前記読出しコマンドにしたがって、前記不揮発性メモリ装置から前記制御器へ読出し結果を伝送する段階と、前記オフストリングに連関された格納された情報を使用して前記伝送された読出し結果のエラーを訂正する段階と、をさらに含み、前記エラーを訂正する段階は前記制御器によって遂行される。
実施形態として、書込みデータ及び前記オフストリングに連関された格納された情報を使用してコードワードを生成する段階と、前記生成されたコードワード及び書込みコマンドを前記制御器から前記不揮発性メモリ装置へ伝送する段階と、前記書込みコマンドに応答して前記伝送されたコードワードを前記不揮発性メモリ装置に書き込む段階と、をさらに含み、前記コードワードを生成する段階は前記制御器によって遂行される。
実施形態として、前記オフストリングに連関された情報及び第２コマンドを前記制御器から前記不揮発性メモリ装置へ伝送する段階と、前記第２コマンドに応答して前記オフストリングに連関された伝送された情報を前記不揮発性メモリ装置に書き込む段階をさらに含む。
本発明によれば、工程上の誤りによってオフされたストリングが存在しても、正常的に動作する不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、及びメモリシステムの動作方法が提供される。したがって、向上された信頼性を有する不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、及びメモリシステムの動作方法が提供される。
本発明の第１実施形態による不揮発性メモリ装置を示すブロック図である。 図１のメモリセルアレイを示すブロック図である。 図２のメモリブロックの中で１つのメモリブロックの一部を示す第１例にしたがう平面図である。 図３のIV−IV’線に沿う斜視断面図の第１例を示す。 図４のIV−IV’線に沿う断面図の第１例を示す。 図５のセルトランジスターの中で１つを示す拡大図である。 図３の平面図の一部分の第１例にしたがう等価回路を示す回路図である。 本発明の第１実施形態による消去方法を示す順序図である。 図８の消去方法にしたがう電圧条件を示すテーブルである。 基板、チャンネル膜、及びワードラインの電圧変化を示すタイミング図である。 Ｓ１１３段階及びＳ１１４段階が遂行される時、メモリセルアレイの電圧変化を示すタイミング図である。 Ｓ１１５段階及びＳ１１６段階が遂行される時、メモリセルアレイの電圧変化を示すタイミング図である。 図８の消去の時に遂行されるオフストリング処理方法の例を示す順序図である。 本発明の第２実施形態による消去方法を示す順序図である。 図１のページバッファ部の例を示すブロック図である。 本発明の第２実施形態による不揮発性メモリ装置を示すブロック図である。 本発明の第１実施形態によるプリ読出し方法を示す順序図である。 本発明の第２実施形態によるプリ読出し方法を示す順序図である。 本発明の第３実施形態による不揮発性メモリ装置を示すブロック図である。 本発明の第４実施形態による不揮発性メモリ装置を示すブロック図である。 本発明の第３実施形態による消去方法を示す順序図である。 図２０の消去方法にしたがう電圧条件を示すテーブルである。 本発明の第５実施形態による不揮発性メモリ装置を示すブロック図である。 本発明の第４実施形態による消去方法を示す順序図である。 図２３の和信号及びキャリー信号を発生する方法を示す順序図である。 リップル及びキャリー計算機を示すブロック図である。 図３の平面図の一部分の第２例にしたがう等価回路を示す回路図である。 図３の平面図の一部分の第３例にしたがう等価回路を示す回路図である。 図３の平面図の一部分の第４例にしたがう等価回路を示す回路図である。 メモリセルが図８乃至図１３を参照して説明された方法によって消去される時、メモリブロックへ供給される電圧を示すテーブルである。 メモリセルが図２０及び図２１を参照して説明された方法によって消去される時、メモリブロックへ供給される電圧を示すテーブルである。 図３の平面図の一部分の第５例にしたがう等価回路を示す回路図である。 図３の平面図の一部分の第６例にしたがう等価回路を示す回路図である。 図３の平面図の一部分の第７例にしたがう等価回路を示す回路図である。 図３のIV−IV’線に沿う斜視断面図の第２例を示す。 図３のIV−IV’線に沿う断面図の第２例を示す。 図２のメモリブロックの中で１つのメモリブロックの一部を示す第２例にしたがう平面図である。 図３６のXXXVII−XXXVII’線に沿う斜視断面図を示す。 図３６のXXXVII−XXXVII’線に沿う断面図を示す。 図２のメモリブロックの中で１つのメモリブロックの一部を示す第３例にしたがう平面図である。 図３９のXXXX−XXXX’線に沿う斜視断面図を示す。 図３９のXXXX−XXXX’線に沿う断面図を示す。 図２のメモリブロックの中で１つのメモリブロックの一部を示す第４例にしたがう平面図である。 図４２のXXXXIII−XXXXIII’線に沿う斜視断面図を示す。 図２のメモリブロックの中で１つのメモリブロックの一部を示す第５例にしたがう平面図である。 図４４のXXXXV−XXXXV’線に沿う斜視断面図を示す。 図４４のXXXXV−XXXXV’線に沿う断面図を示す。 図２のメモリブロックの中で１つのメモリブロックの一部を示す第６例にしたがう平面図である。 図４７のXXXXVII−XXXXVII’線に沿う斜視断面図の第１例を示す。 図４７のXXXXVII−XXXXVII’線に沿う断面図の第１例を示す。 図４７の平面図の一部分の第１例にしたがう等価回路を示す回路図である。 図４７のXXXXVIII−XXXXVIII’線に沿う斜視断面図の第２例を示す。 図４７のXXXXVIII−XXXXVIII’線に沿う断面図の第２例を示す。 図４７の平面図の一部分の第２例にしたがう等価回路を示す回路図である。 本発明の実施形態によるメモリシステムを示すブロック図である。 本発明の第１実施形態によるメモリシステムの動作方法を示す順序図である。 本発明の第２実施形態によるメモリシステムの動作方法を示す順序図である。 制御器がオフストリング情報を利用する方法の第１例を示す順序図である。 制御器がオフストリング情報を利用する方法の第２例を示す順序図である。 制御器がオフストリング情報を利用する方法の第３例を示す順序図である。 本発明の第３実施形態によるメモリシステムの動作方法を示す順序図である。 本発明の第４実施形態によるメモリシステムの動作方法を示す順序図である。 図５４のメモリシステムの応用例を示すブロック図である。 本発明の実施形態によるメモリカードを示す。 本発明の実施形態によるソリッドステートドライブを示す。 本発明の実施形態によるコンピューティングシステムを示すブロック図である。 本発明の実施形態によるテストシステムを示すブロック図である。 本発明の実施形態によるテスト方法を示す順序図である。
以下に、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できる程度に詳細に説明するために、本発明の実施形態を添付されたの図面を参照して説明する。
‘選択されたビットライン’又は‘選択された複数のビットライン’は複数のビットラインの中でプログラム又は読出しの対象になるセルトランジスターに連結されたビットライン又はビットラインを示す。‘非選択されたビットライン’又は‘非選択された複数のビットライン’は複数のビットラインの中でプログラム禁止又は読出し禁止の対象になるセルトランジスターに連結されたビットライン又はビットラインを示す。
‘選択されたストリング選択ライン’は複数のストリング選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結されたストリング選択ラインを示す。‘非選択されたストリング選択ライン’又は‘非選択された複数のストリング選択ライン’は複数のストリング選択ラインの中で選択されたストリング選択ラインを除外した残りストリング選択ライン又は残りのストリング選択ラインを示す。‘選択されたストリング選択トランジスター’は選択されたストリング選択ラインに連結されたストリング選択トランジスターを示す。‘非選択されたストリング選択トランジスター’は非選択されたストリング選択ライン又は非選択された複数のストリング選択ラインに連結されたストリング選択トランジスターを示す。
‘選択された複数の接地選択ライン’は複数の接地選択ラインの中でプログラム又は読出しの対象になるセルトランジスターを含むセルストリングに連結された接地選択ラインを示す。‘非選択された複数の接地選択ライン’は複数の接地選択ラインの中で選択された接地選択ラインを除外した残りの接地選択ライン又は残り接地選択ラインを示す。‘選択された接地選択トランジスター’は選択された接地選択ラインに連結された接地選択トランジスターを示す。‘非選択された接地選択トランジスター’は非選択された接地選択ライン又は非選択された複数の接地選択ラインに連結された接地選択トランジスターを示す。
‘選択された複数のワードライン’は複数のワードラインの中でプログラム又は読出しの対象となるセルトランジスターに連結されたサブワードラインを示す。‘非選択されたワードライン’又は‘非選択された複数のワードライン’は複数のワードラインの中で選択されたサブワードラインを除外した残りワードライン又は残りサブワードラインを示す。
‘選択されたメモリセル’又は‘選択された複数のメモリセル’は複数のメモリセルの中でプログラム又は読出しの対象となるメモリセルを示す。‘非選択されたメモリセル’又は‘非選択された複数のメモリセル’は複数のメモリセルの中で選択されたメモリセル又は選択されたメモリセルを除外した残りメモリセル又は残りメモリセルを示す。
例示的に、ＮＡＮＤフラッシュメモリを参照して本発明の実施形態が説明され得る。しかし、本発明の技術的思想はＮＡＮＤフラッシュメモリに限定されない。本発明の技術的思想はＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＮＯＲフラッシュメモリ装置、ＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＲＲＡＭ（登録商標）（Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）、ＦＲＡＭ（登録商標）（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等のような多様な不揮発性メモリ装置に適用され得る。
図１は本発明の第１実施形態による不揮発性メモリ装置１００を示すブロック図である。図１を参照すれば、不揮発性メモリ装置１００はメモリセルアレイ１１０、アドレスデコーディング部１２０、ページバッファ部１３０、データ入出力部１４０、カウンティング部１５０、パス／フェイルチェッキング部１６０、及び制御ロジック１７０を含む。アドレスデコーディング部１２０、ページバッファ部１３０、データ入出力部１４０、カウンティング部１５０、パス／フェイルチェッキング部１６０、及び制御ロジック１７０はメモリセルアレイ１１０を制御する制御部であり得る。
メモリセルアレイ１１０は基板の上に行及列方向に沿って配置された複数のセルストリングを含む。各セルストリングは基板と垂直になる方向に沿って積層された複数のメモリセルを含む。即ち、メモリセルは基板の上で行及び列に沿って提供され、基板と垂直になる方向に積層されて３次元構造を形成する。例示的に、メモリセルアレイ１１０はセル当りに１つ又はその以上のビットを格納できる複数のメモリセルを含む。
アドレスデコーディング部１２０はワードラインＷＬ、ストリング選択ラインＳＳＬ、及び接地選択ラインＧＳＬを通じてメモリセルアレイ１１０に連結される。アドレスデコーディング部１２０は制御ロジック１７０の制御に応答して動作するように構成される。アドレスデコーディング部１２０は外部からアドレスＡＤＤＲを受信する。
アドレスデコーディング部１２０は受信されたアドレスＡＤＤＲの中で行アドレスをデコーディングするように構成される。アドレスデコーディング部１２０はワードラインＷＬの中でデコーディングされた行アドレスに対応するサブワードラインを選択するように構成される。アドレスデコーディング部１２０はストリング選択ラインＳＳＬ及び接地選択ラインＧＳＬの中でデコーディングされた行アドレスに対応するストリング選択ライン及び接地選択ラインを選択するように構成される。
アドレスデコーディング部１２０は受信されたアドレスＡＤＤＲの中で列アドレスをデコーディングするように構成される。アドレスデコーディング部１２０はデコーディングされた列アドレスＤＣＡをページバッファ部１３０へ伝達する。
アドレスデコーディング部１２０は制御ロジック１７０からプリ読出し信号ＰＲＳを受信するように構成される。プリ読出し信号ＰＲＳが活性化される時、アドレスデコーディング部１２０はプリ（ｐｒｅ）読出しを遂行する電圧をストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬへ供給することができる。
アドレスデコーディング部１２０は制御ロジック１７０の制御にしたがって、消去、書込み、及び読出しを遂行する電圧をストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬへ供給することができる。
例示的に、アドレスデコーディング部１２０は行アドレスをデコーディングする行デコーダー（図示せず）、列アドレスをデコーディングする列デコーダー（図示せず）、受信されたアドレスＡＤＤＲを格納するアドレスバッファ（図示せず）を包含できる。
ページバッファ部１３０はビットラインＢＬを通じてメモリセルアレイ１１０に連結される。ページバッファ部１３０はデータラインＤＬを通じてデータ入出力部１４０と連結される。ページバッファ部１３０は制御ロジック１７０の制御に応答して動作する。ページバッファ部１３０はアドレスデコーディング部１２０からデコーディングされた列アドレスＤＣＡを受信する。デコーディングされた列アドレスＤＣＡに応答して、ページバッファ部１３０はビットラインＢＬを選択する。
ページバッファ部１３０はアドレスデコーディング部１２０と共に読出し及び書込み動作を遂行できる。アドレスデコーディング部１２０がストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを制御し、ページバッファ部１３０がビットラインＢＬを制御することによって、メモリセルアレイ１１０で読出し及び書込みが遂行できる。
ページバッファ部１３０はビットラインＢＬに各々対応するラッチ（図示せず）を包含できる。メモリセルアレイ１１０に書き込まれるデータはページバッファ部１３０のラッチ（図示せず）へローディングされ得る。メモリセルアレイ１１０から読み出されたデータはページバッファ部１３０のラッチ（図示せず）に格納され得る。
ページバッファ部１３０はデータラインＤＬを通じてデータＤＡＴＡを受信できる。ページバッファ部１３０に受信されたデータはメモリセルアレイ１１０に書き込まれ得る。ページバッファ部１３０はメモリセルアレイ１１０から読み出されたデータをデータラインＤＬを通じて出力することができる。ページバッファ部１３０はメモリセルアレイ１１０の第１格納領域から読み出されたデータを格納できる。ページバッファ部１３０に格納されたデータはメモリセルアレイ１１０の第２格納領域に書き込まれ得る。即ち、コピー−バック（ｃｏｐｙ−ｂａｃｋ）動作が遂行できる。
ページバッファ部１３０は読み出されたデータを読出し結果ＲＲとして出力することができる。例えば、ページバッファ部１３０は消去検証の時の読出し結果又は書込み検証の時の読出し結果を読出し結果ＲＲとして出力することができる。
ページバッファ部１３０は制御ロジック１７０からプリ読出し信号ＰＲＳを受信するように構成される。プリ読出し信号ＰＲＳが活性化される時、ページバッファ部１３０はアドレスデコーディング部１２０と共にプリ読出しを遂行できる。プリ読出しの時に読み出されたデータは読出し結果ＲＲとして出力され得る。
データ入出力部１４０はデータラインＤＬを通じてページバッファ部１３０と連結される。データ入出力部１４０は外部とデータＤＡＴＡを交換するように構成される。データ入出力部１４０はページバッファ部１３０からデータラインＤＬを通じて受信されるデータを外部へ出力することができる。データ入出力部１４０は外部から受信されるデータを、データラインＤＬを通じてページバッファ部１３０へ伝送することができる。
カウンティング部１５０はページバッファ部１３０から読出し結果ＲＲを受信し、制御ロジック１７０からプリ読出し信号ＰＲＳを受信するように構成される。プリ読出し信号ＰＲＳが活性化される時、カウンティング部１５０は読出し結果ＲＲに基づいてカウントを遂行するように構成される。カウント値ＣＶは制御ロジック１７０へ伝達され得る。
パス／フェイルチェッキング部１６０はページバッファ部１３０から読出し結果ＲＲを受信するように構成される。消去検証又は書込み検証が遂行される時、パス／フェイルチェッキング部１６０は読出し結果ＲＲに基づいてパス信号ＰＡＳＳ又はフェイル信号ＦＡＩＬを出力するように構成される。
制御ロジック１７０は不揮発性メモリ装置１００の諸般動作を制御するように構成される。制御ロジック１７０はプリ読出し信号ＰＲＳを発生できる。制御ロジック１７０はカウンティング部１５０からカウント値ＣＶを受信し、パス／フェイルチェッキング部１６０からパス信号ＰＡＳＳ又はフェイル信号ＦＡＩＬを受信できる。制御ロジック１７０はカウント値ＣＶをレジスターＲＥＧ１に格納された値と比較し、カウント値ＣＶとレジスターＲＥＧ１に格納された値との間の比較結果にしたがって、消去動作を制御することができる。パス／フェイルチェッキング部１６０から受信されるパス信号ＰＡＳＳ又はフェイル信号ＦＡＩＬに応答して制御ロジック１７０は消去動作を制御することができる。
制御ロジック１７０は外部から受信される制御信号ＣＴＲＬ及びコマンドＣＭＤに応答して動作できる。
図２は図１のメモリセルアレイ１１０を示すブロック図である。図１及び図２を参照すれば、メモリセルアレイ１１０は複数のメモリブロックＢＬＫ１〜ＢＬＫｚを含む。各メモリブロックＢＬＫは３次元構造（又は垂直構造）を有する。例えば、各メモリブロックＢＬＫは第１乃至第３方向に沿って伸張された構造物を包含できる。各メモリブロックＢＬＫは第２方向に沿って伸張された複数のセルストリング（図示せず）を包含できる。複数のセルストリング（図示せず）は第１及び第３方向に沿って互に離隔され得る。
１つのメモリブロックのセルストリング（図示せず）は複数のビットラインＢＬ、複数のストリング選択ラインＳＳＬ、複数のワードラインＷＬ、１つの接地選択ライン又は複数の接地選択ラインＧＳＬ、及び共通ソースライン（図示せず）に連結される。複数のメモリブロックＢＬＫ１〜ＢＬＫｚのセルストリング（図示せず）は複数のビットラインＢＬを共有できる。例えば、複数のビットラインＢＬは第２方向に沿って伸張されて複数のメモリブロックＢＬＫ１〜ＢＬＫｚで共有され得る。
メモリブロックＢＬＫ１〜ＢＬＫｚは図１に図示されたアドレスデコーディング部１２０によって選択され得る。例えば、アドレスデコーディング部１２０はメモリブロックＢＬＫ１〜ＢＬＫｚの中で受信されたアドレスＡＤＤＲに対応するメモリブロックを選択するように構成される。プログラム、読出し、及び消去は選択されたメモリブロックで遂行される。メモリブロックＢＬＫ１〜ＢＬＫｚは図３乃至図６を参照してさらに詳細に説明される。
図３は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫａの一部を示す第１例にしたがう平面図である。図４は図３のIV−IV’線に沿う斜視断面図の第１例を示す。図５は図４のIV−IV’線に沿う断面図の第１例を示す。
図３乃至図５を参照すれば、第１乃至第３方向に沿って伸張された３次元構造物が提供される。
基板１１１が提供される。例示的に、基板１１１は第１導電形（ｃｏｎｄｕｃｔｉｖｅ ｔｙｐｅ）を有するウェル（ｗｅｌｌ）であり得る。例えば、基板１１１はホウ素（Ｂ、Ｂｏｒｏｎ）のような３族元素が注入されて形成されたＰウェルであり得る。例えば、基板１１１はＮウェル内に提供されるポケットＰウェルであり得る。以下で、基板１１１はＰウェル（又はポケットＰウェル）であることと仮定する。しかし、基板１１１はＰ導電形を有することに限定されない。基板１１１はｐ導電形ではない他の導電形を有することができる。
基板１１１の上に、第１方向に沿って伸張され、第２方向に沿って互に離隔された複数の共通ソース領域ＣＳＲが提供される。複数の共通ソース領域ＣＳＲは共通に連結されて共通ソースラインを構成することができる。
複数の共通ソース領域ＣＳＲは基板１１１と異なる第２導電形（ｃｏｎｄｕｃｔｉｖｅ ｔｙｐｅ）を有する。例えば、複数の共通ソース領域ＣＳＲはＮ導電形を有することができる。以下で、複数の共通ソース領域ＣＳＲはＮ導電形を有することと仮定する。しかし、複数の共通ソース領域ＣＳＲはＮ導電形を有することに限定されない。
複数の共通ソース領域ＣＳＲの中で隣接する２つの共通ソース領域の間で、複数の絶縁物質１１２、１１２ａが第３方向（即ち、基板と垂直になる方向）に沿って基板１１１の上に順次的に提供される。複数の絶縁物質１１２、１１２ａは第３方向に沿って互に離隔され得る。複数の絶縁物質１１２、１１２ａは第１方向に沿って伸張される。例示的に、複数の絶縁物質１１２、１１２ａは半導体酸化膜のような絶縁物質を包含できる。例示的に、複数の絶縁物質１１２、１１２ａの中で基板１１１と接触する絶縁物質１１２ａの厚さは他の絶縁物質１１２の厚さより薄いことがあり得る。
隣接する２つの共通ソース領域の間で、第１方向に沿って順次的に配置され、第２方向に沿って複数の絶縁物質１１２、１１２ａを貫通する複数のピラーＰＬが提供される。例示的に、複数のピラーＰＬは絶縁物質１１２、１１２ａを貫通して基板１１１と接触することができる。
例示的に、隣接する２つの共通ソース領域の間で、ピラーは第１方向に沿って互に離隔され得る。ピラーは第１方向に沿って一列に配置され得る。
例示的に、複数のピラーＰＬは複数の物質を包含できる。例えば、ピラーＰＬはチャンネル膜１１４及びチャンネル膜１１４内部の内部物質１１５を包含できる。
チャンネル膜１１４は第１導電形を有する半導体物質（例えば、シリコン）を包含できる。チャンネル膜１１４は基板１１１と同一な導電形を有する半導体物質（例えば、シリコン）を包含できる。チャンネル膜１１４は導電形を有しない真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。
内部物質１１５は絶縁物質を含む。例えば、内部物質１１５はシリコン酸化物（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ）のような絶縁物質を包含できる。例えば、内部物質１１５はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
隣接する２つの共通ソース領域の間で、絶縁物質１１２、１１２ａ、及びピラーＰＬの露出された表面に情報格納膜１１６が提供される。情報格納膜１１６は電荷を捕獲又は流出することによって情報を格納できる。
隣接する２つの共通ソース領域の間で、そして絶縁物質１１２、１１２ａの間で情報格納膜１１６の露出された表面に導電物質ＣＭ１〜ＣＭ８が提供される。導電物質ＣＭ１〜ＣＭ８は第１方向に沿って伸張され得る。共通ソース領域ＣＳＲの上で、導電物質ＣＭ１〜ＣＭ８はワードラインカット（ＷＬ ｃｕｔ）によって分離され得る。ワードラインカット（ＷＬ ｃｕｔ）は共通ソース領域ＣＳＲを露出することができる。ワードラインカット（ＷＬ ｃｕｔ）は第１方向に沿って伸張され得る。
例示的に、導電物質ＣＭ１〜ＣＭ８は金属性導電物質を包含できる。導電物質ＣＭ１〜ＣＭ８はポリシリコン等のような非金属性導電物質を包含できる。
例示的に、絶縁物質１１２、１１２ａの中で最上部に位置した絶縁物質の上部面に提供される情報格納膜１１６は除去できる。例示的に、絶縁物質１１２、１１２ａの側面の中でピラーＰＬと対向する側面に提供される情報格納膜１１６は除去できる。
複数のピラーＰＬの上に複数のドレーン３２０が提供される。例示的に、ドレーン３２０は第２導電形を有する半導体物質（例えば、シリコン）を包含できる。例えば、ドレーン３２０はＮ導電形を有する半導体物質（例えば、シリコン）を包含できる。以下で、ドレーン３２０はＮタイプのシリコンを含むことと仮定する。しかし、ドレーン３２０はＮタイプのシリコンを含むことに限定されない。例示的に、ドレーン３２０はピラーＰＬのチャンネル膜１１４の上部に拡張され得る。
ドレーン３２０の上に、第２方向に伸張され、第１方向に沿って互に離隔されたビットラインＢＬが提供される。ビットラインＢＬはドレーン３２０と連結される。例示的に、ドレーン３２０及びビットラインＢＬはコンタクトプラグ（図示せず）を通じて連結され得る。例示的に、ビットラインＢＬ１、ＢＬ２は金属性導電物質を包含できる。例示的に、ビットラインＢＬ１、ＢＬ２はポリシリコンのような非金属性導電物質を包含できる。
導電物質ＣＭ１〜ＣＭ８は基板１１１からの順序にしたがって、第１乃至第８高さを有することができる。
複数のピラーＰＬは情報格納膜１１６及び複数の導電物質ＣＭ１〜ＣＭ８と共に複数のセルストリングを形成する。複数のピラーＰＬの各々は情報格納膜１１６及び隣接する導電物質ＣＭ１〜ＣＭ８と共に１つのセルストリングを構成する。
基板１１１の上で、ピラーＰＬは行方向及び列方向に沿って提供される。第８導電物質ＣＭ８は行を構成することができる。同一な第８導電物質に連結されたピラーは１つの行を構成することができる。ビットラインＢＬは列を構成することができる。同一なビットラインに連結されたピラーは１つの列を構成することができる。ピラーＰＬは情報格納膜１１６及び複数の導電物質ＣＭ１〜ＣＭ８と共に行及列方向に沿って配置される複数のセルストリングを構成する。セルストリングの各々は基板と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。
図６は図５のセルトランジスターＣＴの中で１つを示す拡大図である。図３乃至図６を参照すれば、セルトランジスターＣＴは導電物質ＣＭ１〜ＣＭ８、ピラーＰＬ、及び導電物質ＣＭ１〜ＣＭ８とピラーＰＬとの間に提供される情報格納膜１１６で構成される。
情報格納膜１１６は導電物質ＣＭ１〜ＣＭ８及びピラーＰＬの間から導電物質ＣＭ１〜ＣＭ８の上面及び下面に伸張される。情報格納膜１１６は第１乃至第３サブ絶縁膜１１７、１１８、１１９を含む。
セルトランジスターＣＴで、ピラーＰＬのチャンネル膜１１４は基板１１１と同一なＰタイプのシリコンを包含できる。チャンネル膜１１４はセルトランジスターＣＴのボディー（ｂｏｄｙ）として動作する。チャンネル膜１１４は基板１１１と垂直になる方向に形成される。即ち、チャンネル膜１１４は垂直ボディーとして動作できる。チャンネル膜１１４に垂直チャンネルが形成され得る。
ピラーＰＬに隣接する第１サブ絶縁膜１１７はセルトランジスターＣＴのトンネルリング絶縁膜として動作する。例えば、第１サブ絶縁膜１１７は熱酸化膜を包含できる。第１サブ絶縁膜１１７はシリコン酸化膜を包含できる。
第２サブ絶縁膜１１８はセルトランジスターＣＴの電荷格納膜として動作する。例えば、第２サブ絶縁膜１１８は電荷捕獲膜として動作できる。例えば、第２サブ絶縁膜１１８は窒化膜又は金属酸化膜を包含できる。
導電物質ＣＭ１〜ＣＭ８に隣接する第３サブ絶縁膜１１９はセルトランジスターＣＴのブロッキング絶縁膜として動作する。例示的に、第３サブ絶縁膜１１９は単一層又は多層に形成され得る。第３サブ絶縁膜１１９は第１及び第２サブ絶縁膜１１７、１１８より高い誘電常数を有する高誘電膜（例えば、アルミニウム酸化膜、ハフニウム酸化膜等）であり得る。第３サブ絶縁膜１１９はシリコン酸化膜を包含できる。
例示的に、第１乃至第３サブ絶縁膜１１７〜１１９はＯＮＡ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ａｌｕｍｉｎｉｕｍ ｏｘｉｄｅ）又はＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）を構成することができる。
複数の導電物質ＣＭ１〜ＣＭ８はセルトランジスターＣＴのゲート（又は制御ゲート）として動作する。
即ち、ゲート（又は制御ゲート）として動作する複数の導電物質ＣＭ１〜ＣＭ８、ブロッキング絶縁膜として動作する第３サブ絶縁膜１１９、電荷格納膜として動作する第２サブ絶縁膜１１８、トンネルリング絶縁膜として動作する第１サブ絶縁膜１１７、及び垂直ボディーとして動作するチャンネル膜１１４は基板と垂直になる方向に積層された複数のセルトランジスターＣＴを構成する。例示的に、セルトランジスターＣＴは電荷捕獲形セルトランジスターであり得る。
セルトランジスターＣＴは高さにしたがって、異なる用度として使用され得る。例えば、セルトランジスターＣＴの中で上部に提供される少なくとも１つの高さのセルトランジスターはストリング選択トランジスターとして使用され得る。ストリング選択トランジスターはセルストリングとビットラインとの間のスイッチングを遂行できる。セルトランジスターＣＴの中で下部に提供される少なくとも１つの高さのセルトランジスターは接地選択トランジスターとして使用され得る。接地選択トランジスターはセルストリング及び共通ソース領域ＣＳＲで構成される共通ソースラインの間のスイッチングを遂行できる。ストリング選択トランジスター及び接地選択トランジスターとして使用されるセルトランジスターの間のセルトランジスターはメモリセル及びダミーメモリセルとして使用され得る。
導電物質ＣＭ１〜ＣＭ８は第１方向に沿って伸張されて複数のピラーＰＬに結合される。導電物質ＣＭ１〜ＣＭ８はピラーＰＬのセルトランジスターＣＴを互に連結する導電ラインを構成することができる。例示的に、導電物質ＣＭ１〜ＣＭ８は高さにしたがって、ストリング選択ライン、接地選択ライン、ワードライン、又はダミーワードラインとして使用され得る。
ストリング選択トランジスターとして使用されるセルトランジスターを互に連結する導電物質はストリング選択ラインとして使用され得る。接地選択トランジスターとして使用されるセルトランジスターを互に連結する導電物質は接地選択ラインとして使用され得る。メモリセルとして使用されるセルトランジスターを互に連結する導電物質はワードラインとして使用され得る。ダミーメモリセルとして使用されるセルトランジスターを互に連結する導電物質はダミーワードラインとして使用され得る。
例示的に、図３の平面図の一部分ＥＣの第１例にしたがう等価回路ＢＬＫａ１が図７に図示されている。図３乃至図７を参照すれば、ビットラインＢＬ１、ＢＬ２及び共通ソースラインＣＳＬの間にセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が提供される。第１ビットラインＢＬ１と共通ソースラインＣＳＬとの間にセルストリングＣＳ１１、ＣＳ２１が連結される。第２ビットラインＢＬ２と共通ソースラインＣＳＬとの間にセルストリングＣＳ１２、ＣＳ２２が連結される。
共通ソース領域ＣＳＲが共通に連結されて共通ソースラインＣＳＬを構成することができる。
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は図３の平面図の一部分ＥＣの４つのピラーに対応する。４つのピラーは導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に４つのセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を構成する。
例示的に、第１導電物質ＣＭ１は情報格納膜１１６及びピラーＰＬと共に接地選択トランジスターＧＳＴを構成することができる。第１導電物質ＣＭ１は接地選択ラインＧＳＬを構成することができる。第１導電物質ＣＭ１は互に連結されて共通に連結された１つの接地選択ラインＧＳＬを構成することができる。
第２乃至第７導電物質ＣＭ２〜ＣＭ７は情報格納膜１１６及びピラーＰＬと共に第１乃至第６メモリセルＭＣ１〜ＭＣ６を構成することができる。第２乃至第７導電物質ＣＭ２〜ＣＭ７は第１乃至第６ワードラインＷＬ１〜ＷＬ６を構成することができる。
第２導電物質ＣＭ２は互に連結されて共通に連結された第１ワードラインＷＬ１を構成することができる。第３導電物質ＣＭ３は互に連結されて共通に連結された第２ワードラインＷＬ２を構成することができる。第４導電物質ＣＭ４は互に連結されて共通に連結された第３ワードラインＷＬ３を構成することができる。第５導電物質ＣＭ５は互に連結されて共通に連結された第４ワードラインＷＬ４を構成することができる。第６導電物質ＣＭ６は互に連結されて共通に連結された第５ワードラインＷＬ５を構成することができる。第７導電物質ＣＭ７は互に連結されて共通に連結された第６ワードラインＷＬ６を構成することができる。
第８導電物質ＣＭ８は情報格納膜１１６及びピラーＰＬと共にストリング選択トランジスターＳＳＴを構成することができる。第８導電物質ＣＭ８はストリング選択ラインＳＳＬ１、ＳＳＬ２を構成することができる。
同一な高さのメモリセルは１つのワードラインに共通に連結されている。したがって、特定高さのワードラインへ電圧が供給される時、全てセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２へ電圧が供給される。
異なる行のセルストリングは異なるストリング選択ラインＳＳＬ１、ＳＳＬ２に各々連結される。第１及び第２ストリング選択ラインＳＳＬ１、ＳＳＬ２を選択及び非選択することによって、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が行単位に選択及び非選択され得る。例えば、非選択されたストリング選択ラインＳＳＬ１又はＳＳＬ２に連結されたセルストリングＣＳ１１及びＣＳ１２、又はＣＳ２１及びＣＳ２２はビットラインＢＬ１、ＢＬ２から電気的に分離され得る。選択されたストリング選択ラインＳＳＬ２又はＳＳＬ１に連結されたセルストリングＣＳ２１及びＣＳ２２、又はＣＳ１１及びＣＳ１２はビットラインＢＬ１、ＢＬ２に電気的に連結され得る。
セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は列単位にビットラインＢＬ１、ＢＬ２に連結される。第１ビットラインＢＬ１にセルストリングＣＳ１１、ＣＳ２１が連結され、第２ビットラインＢＬ２にセルストリングＣＳ１２、ＣＳ２２が連結される。ビットラインＢＬ１、ＢＬ２を選択及び非選択することによって、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２が列単位に選択及び非選択され得る。
ピラーＰＬが形成される時、工程上の誤差によってピラーＰＬが形成されるホール（ｈｏｌｅ）が基板１１１と接触しないこともあり得る。即ち、ピラーＰＬが形成されるホールが十分に深く形成されないこともあり得る。この時、チャンネル膜１１４は基板１１１と接触しないこともあり得る。即ち、セルストリングＣＳの中でオフされた（ｏｆｆ）ストリングが存在することができる。
ドレーン３２０が形成される時、工程上の誤差によってドレーン３２０がピラーＰＬのチャンネル膜１１４と接触しないこともあり得る。即ち、セルストリングＣＳの中でオフされた（ｏｆｆ）ストリングが存在することができる。
オフされたセルストリング（以下で、オフストリングと称する）が存在すれば、メモリブロックＢＬＫａ１の書込み、読出し、及び消去の時に誤動作が発生され得る。本発明の実施形態によれば、エラー訂正コード（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）によって支援されるエラー訂正能力を利用してオフストリングによる誤動作が防止され得る。
図８は本発明の第１実施形態による消去方法を示す順序図である。図９は図８の消去方法にしたがう電圧条件を示すテーブルである。図１、図７乃至図９を参照すれば、Ｓ１１１段階で消去電圧が供給される。
ビットラインＢＬ１、ＢＬ２はフローティングされ、ストリング選択ラインＳＳＬ１、ＳＳＬ２はフローティングされるか、或いは第１ストリング選択ライン電圧ＶＳＳＬ１が供給され得る。ワードラインＷＬ１〜ＷＬ６へ第１ワードライン消去電圧Ｖｗｅ１が供給され得る。第１ワードライン消去電圧Ｖｗｅ１は接地電圧ＶＳＳ又は接地電圧ＶＳＳと類似なレベルを有する低電圧（正の電圧と負の電圧とを包含）であり得る。接地選択ラインＧＳＬはフローティングされるか、或いは第１接地選択ライン電圧ＶＧＳＬ１が供給され得る。共通ソースラインＣＳＬはフローティングされ得る。基板１１１へ第１消去電圧Ｖｅｒｓ１が供給され得る。第１消去電圧Ｖｅｒｓ１は高電圧であり得る。第１ストリング選択ライン電圧ＶＳＳＬ１及び第１接地選択ライン電圧ＶＧＳＬ１は第１消去電圧Ｖｅｒｓ１と接地電圧ＶＳＳとの間のレベルを有する電圧であり得る。この時、基板１１１、チャンネル膜１１４、及びワードラインＷＬ１〜ＷＬ６の電圧変化が図１０に図示されている。
第１時間Ｔ１に基板１１１へ供給された第１消去電圧Ｖｅｒｓ１はチャンネル膜１１４へ供給される。チャンネル膜１１４は第１消去電圧Ｖｅｒｓ１に充電され得る。ワードラインＷＬ１〜ＷＬ６へ供給された第１ワードライン消去電圧Ｖｗｅ１とチャンネル膜１１４とへ供給された第１消去電圧Ｖｅｒｓ１の電圧差異によって、メモリセルＭＣ１〜ＭＣ６に捕獲された電荷が流出され得る。即ち、メモリセルＭＣ１〜ＭＣ６の閾値電圧が低くなり得る。
Ｓ１１２段階で、第１番目のストリング選択ラインＳＳＬ１が選択される。選択されたストリング選択ラインＳＳＬ１へタンオン電圧が供給され、非選択されたストリング選択ラインＳＳＬ２へタンオフ電圧が供給され得る。
Ｓ１１３段階で、ワードラインＷＬ１〜ＷＬ６へ第１高電圧ＶＨ１を供給して読出しが遂行される。
ビットラインＢＬ１、ＢＬ２へ第１ビットライン電圧ＶＢＬ１が供給される。第１ビットライン電圧ＶＢＬ１は電源電圧ＶＣＣであり得る。
選択されたストリング選択ライン（例えば、ＳＳＬ１）へ第２ストリング選択ライン電圧ＶＳＳＬ２が供給される。第２ストリング選択ライン電圧ＶＳＳＬ２は第１ストリング選択トランジスターＳＳＴ１、第１ストリング選択ラインＳＳＬ１に連結されたストリング選択トランジスターをタンオンする電圧であり得る。第２ストリング選択ライン電圧ＶＳＳＬ２は電源電圧ＶＣＣ又は非選択読出し電圧Ｖｒｅａｄであり得る。非選択読出し電圧Ｖｒｅａｄは読出しの時に非選択されたワードラインへ供給される電圧であり得る。
非選択されたストリング選択ライン（例えば、ＳＳＬ２）へ第３ストリング選択ライン電圧ＶＳＳＬ３が供給される。第３ストリング選択ライン電圧ＶＳＳＬ３は第２ストリング選択トランジスターＳＳＴ２、第２ストリング選択ラインＳＳＬ２に連結されたストリング選択トランジスターをタンオフする電圧であり得る。第３ストリング選択ライン電圧ＶＳＳＬ３は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧とを包含）であり得る。
ワードラインＷＬ１〜ＷＬ６へ第１高電圧ＶＨ１が供給される。第１高電圧ＶＨ１はメモリセルＭＣ１〜ＭＣ６がいずれかの論理状態を有しても、メモリセルＭＣ１〜ＭＣ６をタンオンする電圧であり得る。第１高電圧ＶＨ１は非選択読出し電圧Ｖｒｅａｄであり得る。
接地選択ラインＧＳＬへ第２接地選択ライン電圧ＶＧＳＬ２が供給される。第２接地選択ライン電圧ＶＧＳＬ２は接地選択トランジスターＧＳＴをタンオンする電圧であり得る。第２接地選択ライン電圧ＶＧＳＬ２は電源電圧ＶＣＣ又は非選択読出し電圧Ｖｒｅａｄであり得る。
共通ソースラインＣＳＬへ第１共通ソースライン電圧ＶＣＳＬ１が供給される。第１共通ソースライン電圧ＶＣＳＬ１は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧とを包含）であり得る。
基板１１１へ第１基板電圧ＶＳＵＢ１が供給される。第１基板電圧ＶＳＵＢ１は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧を包含）であり得る。
Ｓ１１３段階が遂行される時、メモリセルアレイ１１０の電圧変化が図１１に図示されている。
第１時間Ｔ１に、ビットラインＢＬへ第１ビットライン電圧ＶＢＬ１がプリチャージされる。第２時間Ｔ２に、ストリング選択ラインＳＳＬ１、ＳＳＬ２、ワードラインＷＬ１〜ＷＬ６、接地選択ラインＧＳＬ、及び共通ソースラインＶＳＬへ各々電圧が供給される。
選択されたストリング選択ラインＳＳＬ１へ第２ストリング選択ラインＶＳＳＬ２が供給されて選択されたストリング選択トランジスターＳＳＴ１はタンオンされる。ワードラインＷＬ１〜ＷＬ６へ第１高電圧ＶＨ１が供給されてメモリセルＭＣ１〜ＭＣ６がタンオンされる。接地選択ラインＧＳＬへ第２接地選択ライン電圧ＶＧＳＬ２が供給されて接地選択トランジスターＧＳＴがタンオンされる。
選択されたストリング選択ラインＳＳＬ１に連結されたセルストリングＣＳ１１、ＣＳ１２の中でオフストリングではないセルストリングで、ビットラインに充電された第１ビットライン電圧ＶＢＬ１が共通ソースラインＣＳＬへ放電されてビットラインの電圧が低くなる。選択されたストリング選択ラインＳＳＬ１に連結されたセルストリングＣＳ１１、ＣＳ１２の中でオフストリングで、ビットラインと共通ソースラインＣＳＬとが電気的に分離されるので、ビットラインの電圧は第１ビットライン電圧ＶＢＬ１を維持する。
特定ビットラインの電圧が基準電圧Ｖｒｅｆより高い時、ページバッファ部１３０は特定ビットラインに対応するラッチ（図示せず）に第１論理値（例えば、ロジックハイ）を格納できる。特定ビットラインの電圧が基準電圧Ｖｒｅｆより低い時、ページバッファ部１３０は特定ビットラインに対応するラッチ（図示せず）に第２論理値（例えば、ロジックロー）を格納できる。
正常ストリングに対応するラッチ（図示せず）に第２論理値が格納される。オフストリングに対応するラッチ（図示せず）に第１論理値が格納される。即ち、第１高電圧ＶＨ１を利用して読出しを遂行することによって、オフストリングが検出され得る。オフストリングを検出する読出しはプリ（ｐｒｅ）読出しであり得る。
プリ読出しはプリ読出し信号ＰＲＳに応答して遂行できる。アドレスデコーディング部１２０及びページバッファ部１３０はプリ読出し信号ＰＲＳに応答してメモリセルアレイ１１０へ電圧を供給することができる。ページバッファ部１３０はプリ読出し信号ＰＲＳに応答してラッチ（図示せず）にプリ読出し結果を格納できる。
Ｓ１１４段階で、１つ又はその以上のオフストリングが判別される。例えば、第１論理値を格納するラッチ（図示せず）に対応するストリングがオフストリングであると判別され得る。
Ｓ１１５段階で、１つ又はその以上のオフストリングが消去パスされたことと処理され、消去検証が遂行できる。
プリ読出しの時に正常ストリングとして検出されたセルストリングへ第２ビットライン電圧ＶＢＬ２が供給される。第２ビットライン電圧ＶＢＬ２は電源電圧ＶＣＣ又はそれと類似なレベルを有する電圧であり得る。プリ読出しの時にオフストリングとして検出されたセルストリングへ第３ビットライン電圧ＶＢＬ３が供給される。第３ビットライン電圧ＶＢＬ３は接地電圧ＶＳＳ又はそれと類似なレベルを有する電圧（正の電圧と負の電圧とを包含）であり得る。
例示的に、プリ読出しの時にページバッファ部１３０のラッチ（図示せず）に格納されたプリ読出し結果にしたがって、ページバッファ部１３０はオフストリングに連結されたビットラインへ第３ビットライン電圧ＶＢＬ３を供給することができる。他の例として、プリ読出し結果ＲＲが制御ロジック１７０へ供給され、制御ロジック１７０はプリ読出し結果ＲＲにしたがって、オフストリングに連結されたビットラインへ第３ビットライン電圧ＶＢＬ３が供給されるようにページバッファ部１３０を制御することができる。プリ読出し結果ＲＲを制御ロジック１７０へ伝送する信号線（図示せず）がページバッファ部１３０と制御ロジック１７０との間に提供され得る。
選択されたストリング選択ラインＳＳＬ１へ第４ストリング選択ライン電圧ＶＳＳＬ４が供給される。第４ストリング選択ライン電圧ＶＳＳＬ４は選択されたストリング選択トランジスターＳＳＴ１をタンオンする電圧であり得る。第４ストリング選択ライン電圧ＶＳＳＬ４は非選択読出し電圧Ｖｒｅａｄ又は電源電圧ＶＣＣであり得る。
非選択されたストリング選択ラインＳＳＬ２へ第５ストリング選択ライン電圧ＶＳＳＬ５が供給される。第５ストリング選択ライン電圧ＶＳＳＬ５は非選択されたストリング選択トランジスターＳＳＴ２をタンオフする電圧であり得る。第５ストリング選択ライン電圧ＶＳＳＬ５は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧とを包含）であり得る。
ワードラインＷＬ１〜ＷＬ６へ第１検証電圧ＶＦＹ１が供給される。第１検証電圧ＶＦＹ１は消去されたメモリセルが有する閾値電圧の上限であり得る。第１検証電圧ＶＦＹ１は接地電圧ＶＳＳ又は負の電圧であり得る。
接地選択ラインＧＳＬへ第３接地選択ライン電圧ＶＧＳＬ３が供給される。第３接地選択ライン電圧ＶＧＳＬ３は接地選択トランジスターＧＳＴをタンオンする電圧であり得る。第３接地選択ライン電圧ＶＧＳＬ３は非選択読出し電圧Ｖｒｅａｄ又は電源電圧ＶＣＣであり得る。
共通ソースラインＶＳＬへ第２共通ソースライン電圧ＶＣＳＬ２が供給される。第２共通ソースライン電圧ＶＣＳＬ２は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧を包含）であり得る。
基板１１１へ第２基板電圧ＶＳＵＢ２が供給される。第２基板電圧ＶＳＵＢ２は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧を包含）であり得る。
Ｓ１１５段階が遂行される時、メモリセルアレイ１１０の電圧変化が図１２に図示されている。
第１時間Ｔ１に、正常ストリングに連結された正常ビットラインへ第２ビットライン電圧ＶＢＬ２がプリチャージされる。オフストリングに連結されたビットラインへ第３ビットライン電圧ＶＢＬ３が供給される。
第２時間Ｔ２に、ストリング選択ラインＳＳＬ１、ＳＳＬ２、ワードラインＷＬ１〜ＷＬ６、接地選択ラインＧＳＬ、及び共通ソースラインＣＳＬへ各々の電圧が供給される。
選択されたストリング選択トランジスターＳＳＴ１はタンオンされ、非選択されたストリング選択トランジスターＳＳＴ２はタンオフされる。接地選択トランジスターＧＳＴはタンオンされる。
メモリセルＭＣ１〜ＭＣ６の中で検証電圧ＶＦＹ１より高い閾値電圧を有するメモリセルはタンオフされ、検証電圧ＶＦＹ１より低い閾値電圧を有するメモリセルはタンオンされる。特定セルストリングのメモリセルＭＣ１〜ＭＣ６がタンオンされれば、ビットラインと共通ソースラインＣＳＬとが電気的に連結される。特定セルストリングに連結されたビットラインの電圧は第２ビットライン電圧ＶＢＬ２から低くなり得る。
特定セルストリングのメモリセルＭＣ１〜ＭＣ６の中で少なくとも１つがタンオフされれば、ビットラインと共通ソースラインＣＳＬとが電気的に分離される。したがって、特定セルストリングに連結されたビットラインの電圧は第２ビットライン電圧ＶＢＬ２を維持することができる。
特定ビットラインの電圧が基準電圧Ｖｒｅｆより高い時、ページバッファ部１３０は特定ビットラインに対応するラッチ（図示せず）に第１論理値を格納できる。特定ビットラインの電圧が基準電圧Ｖｒｅｆより低い時、ページバッファ部１３０は特定ビットラインに対応するラッチ（図示せず）に第２論理値を格納できる。
即ち、正常ストリングの中で消去パスされたセルストリングに対応するラッチ（図示せず）に第２論理値が格納される。正常ストリングの中で消去フェイルされたセルストリングに対応するラッチ（図示せず）に第１論理値が格納される。オフストリングへ第３ビットライン電圧ＶＢＬ３が供給されるので、オフストリングに対応するラッチ（図示せず）に第２論理値が格納される。
ページバッファ部１３０のラッチ（図示せず）に格納されたデータは消去検証読出し結果ＲＲであり得る。消去検証読出し結果ＲＲはパス／フェイルチェッキング部１６０へ伝達され得る。
パス／フェイルチェッキング部１６０はページバッファ部１３０から消去検証読出し結果ＲＲを受信する。パス／フェイルチェッキング部１６０は第２論理値を表す読出し結果は消去パスされたことと判別し、第１論理値を表す読出し結果は消去フェイルされたと判別する。オフストリングの消去検証読出し結果は第２論理値であるので、オフストリングは消去パスされたことと判別され得る。即ち、正常ストリングが消去パスされれば、消去検証読出し結果ＲＲに第１論理値が存在しないこともあり得る。消去検証読出し結果ＲＲに第１論理値が存在しなければ、パス／フェイルチェッキング部１６０はパス信号ＰＡＳＳを発生できる。消去検証読出し結果ＲＲに第１論理値が存在すれば、パス／フェイルチェッキング部１６０はフェイル信号ＦＡＩＬを発生できる。
Ｓ１１６段階で、パス信号ＰＡＳＳが活性化されたか否かを判別する。パス信号ＰＡＳＳが活性化されなければ、即ちフェイル信号ＦＡＩＬが活性化されれば、Ｓ１１７段階で消去電圧が供給され、以前に選択されたストリング選択ラインＳＳＬ１が再び選択される。Ｓ１１７段階の消去電圧は以前に印加された電圧と異なり得る。Ｓ１１７段階の消去電圧は以前に印加された電圧より増加され得る。以後にＳ１１５段階から再び遂行される。パス信号ＰＡＳＳが活性化されれば、Ｓ１１８段階が遂行される。
Ｓ１１８段階で、選択されたストリング選択ラインＳＳＬ１が最後のストリング選択ラインであるか否か判別される。選択されたストリング選択ラインＳＳＬ１が最後のストリング選択ラインではなければ、Ｓ１１９段階で次のストリング選択ライン（例えば、ＳＳＬ２）が選択される。そして、Ｓ１１３段階から再び遂行される。選択されたストリング選択ライン（例えば、ＳＳＬ２）が最後のストリング選択ラインであれば、消去は終了される。
Ｓ１１７、Ｓ１１５及びＳ１１６段階で、消去パスされたことと処理され、以前に第１論理値を有するメモリセル又はオフストリングは消去パスされたことと処理されて第２論理値を有することができる。Ｓ１１７、Ｓ１１５及びＳ１１６段階は以前に第１論理値を有するオフストリングが消去パスされて第２論理値を有する時まで１回又は複数回反復的に遂行できる。
以前に第１論理値を有するメモリセル又はオフストリングはオフストリング判別動作（Ｓ１１４段階）で判別されたメモリセル又はオフストリング及び／又は消去検証動作（Ｓ１１５段階）で正常ストリングの中で判別されたメモリセル又はオフストリングを包含できる。上述された第１論理値を有するメモリセル又はオフストリングはＳ１１８段階が遂行される時までＳ１１７、Ｓ１１５及びＳ１１６段階に露出され得る。
上述されたように、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２のメモリセルＭＣ１〜ＭＣ６が消去パスされる時まで、消去が遂行される。消去検証の時に、オフストリングは消去パスされたことと処理される。したがって、オフストリングによって消去検証の時に消去フェイルが発生することが防止される。
オフストリングによって誘発されるデータエラーは不揮発性メモリ装置１００の内部又は外部に提供されるエラー訂正部（図示せず）によって訂正され得る。したがって、メモリセルアレイ１１０にオフストリングが存在しても、リペア（ｒｅｐａｉｒ）のような別の処理無しで不揮発性メモリ装置１００が正常的に動作できる。
例示的に、Ｓ１１６段階で消去パスであると判別される時、Ｓ１１７段階で消去電圧が供給され、Ｓ１１５段階で消去検証が遂行されることと説明された。しかし、Ｓ１１６段階で消去パスであると判別される時、Ｓ１１７段階が遂行されるの代わりにＳ１１２段階で消去電圧が供給され、Ｓ１１３段階でプリ読出しが遂行され、そしてＳ１１４段階でオフストリングが判別され、Ｓ１１５段階でオフストリングを消去パスとして処理し、消去検証が遂行できる。
図１３Ａは図８の消去の時に遂行されるオフストリング処理方法の例を示す順序図である。図１、図８、及び図１３Ａを参照すれば、Ｓ１２１段階でオフストリングの数がカウントされる。例えば、カウンティング部１５０はページバッファ部１３０からプリ読出し結果ＲＲを受信してカウントできる。カウンティング部１５０はプリ読出し結果ＲＲの中で第１論理値の数、即ちオフストリングの数をカウントできる。カウント値ＣＶは制御ロジック１７０へ提供され得る。
Ｓ１２２段階で、オフストリングの数が第１値Ｖ１の以下であるか否かが判別される。オフストリングの数が第１値Ｖ１の以下であれば、Ｓ１２３段階で消去が続いて遂行される。オフストリングの数が第１値Ｖ１より大きければ、Ｓ１２４段階でエラーメッセージが発生され、消去が中止される。
例えば、制御ロジック１７０は第１レジスターＲＥＧ１に格納された第１値Ｖ１とカウント値ＣＶとを比較することができる。比較結果にしたがって、制御ロジック１７０は消去を持続するか、或いは中止するように不揮発性メモリ装置１００を制御することができる。
例示的に、第１値Ｖ１は不揮発性メモリ装置１００から読み出されるデータのエラーを訂正するエラー訂正部（図示せず）のエラー訂正ビット数であり得る。第１値Ｖ１はエラー訂正部（図示せず）のエラー訂正ビット数より小さいことがあり得り、エラー訂正ビット数にしたがって、決定され得る。例えば、第１値Ｖ１はエラー訂正ビット数に対する特定比率にしたがって、決定され得る。
オフストリングの数がエラー訂正ビット数より大きい時、該当メモリブロックから読み出されるデータは訂正できないエラーを包含できる。したがって、Ｓ１２１段階乃至Ｓ１２４段階が遂行されれば、訂正できないエラーを発生させるメモリブロックが検出され得る。例示的に、エラーメッセージに対応するメモリブロックはバッド（ｂａｄ）ブロックとして処理され得る。
Ｓ１２１段階乃至Ｓ１２４段階はＳ１１３段階のプリ読出し後に遂行できる。Ｓ１２１段階乃至Ｓ１２４段階は特定メモリブロックの消去の時に、第１番目のプリ読出しが遂行された後、１回のみ遂行できる。
図１３Ｂは本発明の第２実施形態による消去方法を示す順序図である。図８Ｂを参照すれば、Ｓ１１３ａ段階で第１番目のストリング選択ラインが選択される。Ｓ１１３ｂ段階で、ワードラインへ高電圧を供給して読出し、即ちプリ読出しが遂行される。Ｓ１１３ｃ段階で、オフストリングが判別され、オフストリング情報が格納される。例えば、プリ読出し結果にしたがって、オフストリングが判別され、プリ読出し結果が格納され得る。例えば、プリ読出し結果はページバッファ部１３０に格納され得る。
Ｓ１１３ｄ段階で、選択されたストリング選択ラインが最後のストリング選択ラインであるか否かが判別される。選択されたストリング選択ラインが最後の選択ラインではなければ、Ｓ１１３ｅ段階で次のストリング選択ラインが選択される。選択されたストリング選択ラインが最後のストリング選択ラインであれば、Ｓ１１４ａ段階が遂行される。
Ｓ１１４ａ段階で、消去電圧が供給されて消去が遂行される。Ｓ１１４ｂ段階で、第１番目のストリング選択ラインが選択される。Ｓ１１４ｃ段階で、オフストリングを消去パスとして処理し、消去検証が遂行される。例えば、Ｓ１１４ｃ段階は図８のＳ１１５段階と同一な方法に遂行できる。Ｓ１１４ｃ段階で、ページバッファ部１３０に格納されたプリ読出し結果にしたがって、オフストリングが消去パスとして処理され得る。
Ｓ１１４ｄ段階で、選択されたストリング選択ラインに連結されたストリングが消去パスであるか否かが判別される。消去パスではなければ、Ｓ１１４ｅ段階で消去電圧が供給されて消去が遂行され、以前に選択されたストリング選択ラインが再び選択される。以後に、Ｓ１１４ｃ段階から再び遂行される。消去パスであれば、Ｓ１１４ｆ段階が遂行される。
Ｓ１１４ｆ段階で、選択されたストリング選択ラインが最後のストリング選択ラインであるか否かが判別される。選択されたストリング選択ラインが最後のストリング選択ラインではなければ、Ｓ１１４ｇ段階で次のストリング選択ラインが選択される。以後に、Ｓ１１４ｃ段階が再び遂行される。選択されたストリング選択ラインが最後のストリング選択ラインであれば、消去が終了される。
即ち、Ｓ１１３ａ段階乃至Ｓ１１３ｅ段階で、ストリング選択ラインＳＳＬ１、ＳＳＬ２が順に選択され、オフストリングが検出される。検出結果はページバッファ部１３０に格納され得る。Ｓ１１４ａ段階乃至Ｓ１１４ｇ段階で、ストリング選択ラインＳＳＬ１、ＳＳＬ２が順に選択され、消去及び消去検証が遂行される。ページバッファ部１３０に格納された検出結果を利用して、オフストリングは消去パスされたことと処理され得る。
図１４は図１のページバッファ部１３０の例を示すブロック図である。図１及び図１４を参照すれば、ページバッファ部１３０は複数のページバッファＰＢ１〜ＰＢｎを含む。複数のページバッファＰＢ１〜ＰＢｎは複数の多段構造ＨＡ１〜ＨＡｍを構成することができる。
第１ページバッファＰＢ１は第１段Ｓｔａｇｅ１を構成することができる。第２ページバッファＰＢ２は第２段Ｓｔａｇｅ２を構成することができる。第ｎページバッファＰＢｎは第ｎ段Ｓｔａｇｅｎを構成することができる。
各多段構造ＨＡで、ページバッファは互に連結され得る。例えば、第１多段構造ＨＡ１で、ページバッファＰＢ１〜ＰＢｎはワイヤードＯＲ（Ｗｉｒｅｄ−ＯＲ）構造で第１ページバッファ信号線ＰＢＳ１に連結され得る。第２多段構造ＨＡ２で、ページバッファＰＢ１〜ＰＢｎはワイヤードＯＲ（Ｗｉｒｅｄ−ＯＲ）構造で第２ページバッファ信号線ＰＢＳ２に連結され得る。第ｍ多段構造ＨＡｍで、ページバッファＰＢ１〜ＰＢｎはワイヤードＯＲ（Ｗｉｒｅｄ−ＯＲ）構造で第ｍページバッファ信号線ＰＢＳｍに連結され得る。
ページバッファＰＢ１〜ＰＢｎの各々は複数のラッチを包含できる。ページバッファＰＢ１〜ＰＢｎの各々の複数のラッチの中で１つはプリ読出し結果を格納できる。
各段Ｓｔａｇｅのページバッファは伝送信号線ＰＦに共通に連結され得る。第１伝送信号線ＰＦ１が活性化される時、第１段Ｓｔａｇｅ１のページバッファは格納されたデータを、ページバッファ信号線ＰＢＳ１〜ＰＢＳｍを通じて出力することができる。第２伝送信号線ＰＦ２が活性化される時、第２段Ｓｔａｇｅ２のページバッファは格納されたデータを、ページバッファ信号線ＰＢＳ１〜ＰＢＳｍを通じて出力することができる。第ｎ伝送信号線ＰＦｎが活性化される時、第ｎ段Ｓｔａｇｅｎのページバッファは格納されたデータ、をページバッファ信号線ＰＢＳ１〜ＰＢＳｍを通じて出力することができる。
伝送信号ＰＦ１〜ＰＦｎは順次的に活性化され得る。伝送信号ＰＦ１〜ＰＦｎが順次的に活性化されることにしたがって、読出し結果（プリ読出し結果及び消去検証読出し結果を包含）は順次的に出力され得る。例示的に、読出し結果（プリ読出し結果及び消去検証読出し結果を包含）は段Ｓｔａｇｅ１〜Ｓｔａｇｅｎの数くらいのグループに分割され、分割されたグループが順次的に出力され得る。
読出し結果（プリ読出し結果及び消去検証読出し結果を包含）が順次的に出力されることにしたがって、カウンティング部１５０は順次的にカウントを遂行できる。パスフェイル／チェッキング部１６０は順次的にパス／フェイル判別を遂行できる。
図１５は本発明の第２実施形態による不揮発性メモリ装置２００を示すブロック図である。図１５を参照すれば、不揮発性メモリ装置２００はメモリセルアレイ２１０、アドレスデコーディング部２２０、ページバッファ部２３０、データ入出力部２４０、カウンティング部２５０、パス／フェイルチェッキング部２６０、及び制御ロジック２７０を含む。
カウント値ＣＶがデータ入出力回路２４０へ提供され、制御ロジック２７０へレジスターＲＥＧ１が提供されないことを除外すれば、不揮発性メモリ装置２００は図１を参照して説明された不揮発性メモリ装置１００と同一な構造を有する。
図１６は本発明の第１実施形態によるプリ読出し方法を示す順序図である。図７、図１５及び図１６を参照すれば、Ｓ２１１段階でコマンドが受信される。例えば、プリ読出しを指示するコマンドが受信され得る。不揮発性メモリ装置２００の状態情報を要請するコマンドが受信され得る。受信されるコマンドは通常的な書込み、読出し、消去コマンドと異なるコマンドであり得る。特定なメモリブロック及び特定なストリング選択ラインを表す住所がコマンドと共に受信され得る。受信された住所にしたがって、特定なメモリブロックと特定なストリング選択ラインとが選択され得る。
Ｓ２１２段階で、ワードラインＷＬ１〜ＷＬ６へ第１高電圧ＶＨ１が供給され読出し（プリ読出し）が遂行される。Ｓ２１２段階は図８のＳ１１３段階と同様に遂行できる。Ｓ２１２段階が遂行されれば、ページバッファ部２３０のラッチ（図示せず）にプリ読出し結果ＲＲが格納され得る。
Ｓ２１３段階で、オフストリングが判別される。例えば、図８のＳ１１４段階を参照して説明されたように、プリ読出し結果ＲＲにしたがって、オフストリングが判別され得る。
Ｓ２１４段階で、オフストリング情報が出力される。オフストリング情報はオフストリングに対する情報を包含できる。
オフストリング情報はオフストリングの数を包含できる。プリ読出し結果ＲＲがカウンティング部２５０へ提供され、カウンティング部２５０はカウントを遂行できる。カウント値ＣＶはデータ入出力部２４０を通じて外部へ出力され得る。
オフストリング情報はプリ読出し結果を包含できる。プリ読出し結果ＲＲはデータ入出力回路２４０を通じて不揮発性メモリ装置２００の外部へ出力され得る。
オフストリング情報はカウント値ＣＶ及びプリ読出し結果を全て包含できる。
例示的に、Ｓ２１１段階で受信されるコマンドにしたがって、何らかの種類のオフストリング情報が出力されるか否かが決定され得る。
Ｓ２１１段階乃至Ｓ２１４段階が遂行されれば、特定なメモリブロックの特定なストリング選択ラインに対応するセルストリングの中でオフストリングに対する情報が出力され得る。
図１７は本発明の第２実施形態によるプリ読出し方法を示す順序図である。図７、図１５及び図１７を参照すれば、Ｓ２２１段階でコマンドが受信される。例えば、プリ読出しを指示するコマンドが受信され得る。不揮発性メモリ装置２００の状態情報を要請するコマンドが受信され得る。受信されるコマンドは通常的な書込み、読出し、消去コマンドと異なるコマンドであり得る。特定なメモリブロックを表す住所がコマンドと共に受信され得る。受信された住所にしたがって、特定なメモリブロックが選択され得る。
Ｓ２２２段階で、第１番目のストリング選択ラインＳＳＬ１が選択される。
Ｓ２２３段階で、ワードラインＷＬ１〜ＷＬ６へ第１高電圧ＶＨ１が供給され、読出し（プリ読出し）が遂行される。Ｓ２２３段階は図８のＳ１１３段階と同一な方法に遂行できる。
Ｓ２２４段階で、オフストリングが判別される。Ｓ２２４段階は図８のＳ１１４段階と同一な方法に遂行できる。
Ｓ２２５段階で、オフストリング情報が出力される。オフストリング情報は選択されたメモリブロックの選択されたストリング選択ラインのオフストリングの数、プリ読出し結果、又はオフストリングの数とプリ読出し結果を包含できる。
Ｓ２２６段階で、選択されたストリング選択ラインが最後のストリング選択ラインであるか否かが判別される。選択されたストリング選択ラインが最後のストリング選択ラインではなければ、Ｓ２２７段階で次のストリング選択ラインＳＳＬ２が選択される。以後に、Ｓ２２３段階から再び遂行される。選択されたストリング選択ラインが最後のストリング選択ラインであれば、プリ読出しは終了される。
Ｓ２２１段階乃至Ｓ２２７段階が遂行されれば、特定メモリブロックのオフストリングに対する情報が出力され得る。オフストリング情報の種類は受信されるコマンドにしたがって、決定され得る。
図１８は本発明の第３実施形態による不揮発性メモリ装置３００を示すブロック図である。図１８を参照すれば、不揮発性メモリ装置３００はメモリセルアレイ３１０、アドレスデコーディング部３２０、ページバッファ部３３０、データ入出力部３４０、カウンティング部３５０、パス／フェイルチェッキング部３６０、及び制御ロジック３７０を含む。
カウント値ＣＶがデータ入出力回路３４０へも提供されることを除外すれば、不揮発性メモリ装置３００は図１を参照して説明された不揮発性メモリ装置１００と同一な構造を有する。
不揮発性メモリ装置３００は図８乃至図１３を参照して説明された消去方法によって消去を遂行できる。不揮発性メモリ装置３００は図１６及び図１７を参照して説明されたプリ読出し方法によってプリ読出しを遂行できる。
図１９は本発明の第４実施形態による不揮発性メモリ装置４００を示すブロック図である。図１９を参照すれば、不揮発性メモリ装置４００はメモリセルアレイ４１０、アドレスデコーディング部４２０、ページバッファ部４３０、データ入出力部４４０、カウンティング部４５０、パス／フェイルチェッキング部４６０、及び制御ロジック４７０を含む。
メモリセルアレイ４１０は図１を参照して説明されたメモリセルアレイ１１０と同一な構造を有する。
アドレスデコーディング部４２０はストリング選択ラインＳＳＬ、ワードラインＷＬ、及び接地選択ラインＧＳＬを通じてメモリセルアレイ４１０に連結される。アドレスデコーディング部４２０はデコーディングされた列アドレスＤＣＡをページバッファ部４３０へ提供できる。
ページバッファ部４３０はビットラインＢＬを通じてメモリセルアレイ４１０に連結され、データラインＤＬを通じてデータ入出力部４４０に連結される。ページバッファ部４３０は読出し結果（消去検証読出し結果を包含）を出力することができる。
カウンティング部４５０は読出し結果ＲＲを受信してカウントする。カウンティング部４５０はカウント値ＣＶを出力する。
パス／フェイルチェッキング部４６０はカウント値ＣＶを受信する。パス／フェイルチェッキング部４６０はカウント値ＣＶをレジスターＲＥＧ２に格納された値と比較し、比較結果にしたがって、パス信号ＰＡＳＳ又はフェイル信号ＦＡＩＬを出力する。
制御ロジック４７０は不揮発性メモリ装置４００の諸般動作を制御することができる。
図２０は本発明の第３実施形態による消去方法を示す順序図である。図２１は図２０の消去方法にしたがう電圧条件を示すテーブルである。図７、図１９及び図２０を参照すれば、Ｓ４１１段階で消去電圧が供給される。
Ｓ４１２段階で、第１番目のストリング選択ラインＳＳＬ１が選択される。
ビットラインＢＬ１、ＢＬ２はフローティングされ、ストリング選択ラインＳＳＬ１、ＳＳＬ２はフローティングされるか、或いは第６ストリング選択ライン電圧ＶＳＳＬ６が供給され得る。ワードラインＷＬ１〜ＷＬ６へ第２ワードライン消去電圧Ｖｗｅ２が供給され得る。第２ワードライン消去電圧Ｖｗｅ２は接地電圧ＶＳＳ又は接地電圧ＶＳＳと類似なレベルを有する低電圧（正の電圧と負の電圧を包含）であり得る。接地選択ラインＧＳＬはフローティングされるか、或いは第４接地選択ライン電圧ＶＧＳＬ４が供給され得る。共通ソースラインＣＳＬはフローティングされ得る。基板１１１へ第２消去電圧Ｖｅｒｓ２が供給され得る。第２消去電圧Ｖｅｒｓ２は高電圧であり得る。第６ストリング選択ライン電圧ＶＳＳＬ６及び第４接地選択ライン電圧ＶＧＳＬ４は第２消去電圧Ｖｅｒｓ２と接地電圧ＶＳＳとの間のレベルを有する電圧であり得る。
第２消去電圧Ｖｅｒｓ２が供給される時、メモリセルアレイ４１０の電圧は図１０に図示されたように変化することができる。
Ｓ４１３段階で、消去検証電圧が供給されて消去検証が遂行される。
ビットラインＢＬ１、ＢＬ２へ第４ビットライン電圧ＶＢＬ４が供給され得る。第４ビットライン電圧ＶＢＬ４は電源電圧ＶＣＣ又はそれと類似なレベルを有する電圧であり得る。
選択されたストリング選択ラインＳＳＬ１へ第７ストリング選択ライン電圧ＶＳＳＬ７が供給される。第７ストリング選択ライン電圧ＶＳＳＬ７は選択されたストリング選択トランジスターＳＳＴ１をタンオンする電圧であり得る。第７ストリング選択ライン電圧ＶＳＳＬ７は非選択読出し電圧Ｖｒｅａｄ又は電源電圧ＶＣＣであり得る。
非選択されたストリング選択ラインＳＳＬ２へ第８ストリング選択ライン電圧ＶＳＳＬ８が供給される。第８ストリング選択ライン電圧ＶＳＳＬ８は非選択されたストリング選択トランジスターＳＳＴ２をタンオフする電圧であり得る。第８ストリング選択ライン電圧ＶＳＳＬ８は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧を包含）であり得る。
ワードラインＷＬ１〜ＷＬ６へ第２検証電圧ＶＦＹ２が供給される。第２検証電圧ＶＦＹ２は消去されたメモリセルが有する閾値電圧の上限であり得る。第２検証電圧ＶＦＹ２は接地電圧ＶＳＳ又は負の電圧であり得る。
接地選択ラインＧＳＬへ第５接地選択ライン電圧ＶＧＳＬ５が供給される。第５接地選択ライン電圧ＶＧＳＬ５は接地選択トランジスターＧＳＴをタンオンする電圧であり得る。第５接地選択ライン電圧ＶＧＳＬ５は非選択読出し電圧Ｖｒｅａｄ又は電源電圧ＶＣＣであり得る。
共通ソースラインＶＳＬへ第３共通ソースライン電圧ＶＣＳＬ３が供給される。第３共通ソースライン電圧ＶＣＳＬ３は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧を包含）であり得る。
基板１１１へ第３基板電圧ＶＳＵＢ３が供給される。第３基板電圧ＶＳＵＢ３は接地電圧ＶＳＳ又はそれと類似なレベルを有する低電圧（正の電圧と負の電圧を包含）であり得る。
消去検証電圧が供給される時、メモリセルアレイ４１０の電圧は図１２に図示されたように変化することができる。
第２検証電圧ＶＦＹ２にしたがって、特定ストリングのメモリセルＭＣ１〜ＭＣ６がタンオンされる時、特定ストリングに連結されたビットラインの電圧は第４ビットライン電圧ＶＢＬ４から低くなる。第２検証電圧ＶＦＹ２にしたがって、特定ストリングの少なくとも１つのメモリセルがタンオフされる時、特定ストリングに連結されたビットラインの電圧は第４ビットライン電圧ＶＢＬ４を維持する。タンオフされるストリングは消去フェイルされたストリングであり得る。
特定ビットラインの電圧が基準電圧Ｖｒｅｆより低い時、ページバッファ部１３０は特定ビットラインに対応するラッチ（図示せず）に第２論理値を格納できる。特定ビットラインの電圧が基準電圧Ｖｒｅｆより高い時、ページバッファ部１３０は特定ビットラインに対応するラッチ（図示せず）に第１論理値を格納できる。オフストリングに連結されたビットラインは常に第４ビットライン電圧ＶＢＬ４を維持することができる。即ち、ページバッファ部１３０はオフストリングに対応するラッチに第１論理値を格納できる。ページバッファ部１３０に格納されたデータは消去検証読出し結果ＲＲであり得る。消去検証読出し結果ＲＲはカウンティング部４５０へ提供される。
Ｓ４１４段階で、フェイルストリングの数がカウントされる。フェイルストリングは消去フェイルされたセルストリングを表すことができる。カウンティング部４５０は消去検証読出し結果ＲＲの中で第１論理値、即ち消去フェイルされたストリングの数をカウントできる。カウント値ＣＶはパス／フェイルチェッキング部４６０へ提供される。
Ｓ４１５段階で、フェイルストリングの数が第２値Ｖ２と比較される。パス／フェイルチェッキング部４６０はカウント値ＣＶとレジスターＲＥＧ２に格納された第２値Ｖ２を比較することができる。カウント値ＣＶが第２値Ｖ２より大きければ、パス／フェイルチェッキング部４６０はフェイル信号ＦＡＩＬを出力することができる。フェイル信号ＦＡＩＬに応答して、制御ロジック４７０はＳ４１６段階が遂行されるように不揮発性メモリ装置４００を制御することができる。Ｓ４１６段階で消去電圧が供給され、以前に選択されたストリング選択ラインが再び選択され得る。以後に、Ｓ４１３段階から再び遂行できる。
カウント値ＣＶが第２値Ｖ２の以下であれば、即ちフェイルストリングの数が第２値Ｖ２の以下であれば、パス／フェイルチェッキング部４６０はパス信号ＰＡＳＳを出力する。パス信号ＰＡＳＳに応答して、制御ロジック４７０はＳ４１７段階が遂行されるように不揮発性メモリ装置４００を制御することができる。
Ｓ４１７段階で、選択されたストリング選択ラインＳＳＬ１が最後のストリング選択ラインであるか否かが判別される。選択されたストリング選択ラインＳＳＬ２が最後のストリング選択ラインではなければ、Ｓ４１８段階で次のストリング選択ラインＳＳＬ２が選択され、Ｓ４１３段階から再び遂行される。選択されたストリング選択ラインＳＳＬ２が最後のストリング選択ラインであれば、消去は終了される。
例示的に、第２値Ｖ２は不揮発性メモリ装置４００から読み出されるデータのエラーを訂正するエラー訂正部（図示せず）のエラー訂正ビット数であり得る。第２値Ｖ２はエラー訂正部（図示せず）のエラー訂正ビット数より小さいことがあり得り、エラー訂正ビット数にしたがって、決定され得る。例えば、第２値Ｖ２はエラー訂正ビット数に対する特定比率にしたがって、決定され得る。
上述されたように、フェイルされたストリングの数が第２値Ｖ２の以下であれば、消去は終了され得る。オフストリングはフェイルされたストリングとして処理され得る。即ち、オフストリングが存在しても、不揮発性メモリ装置４００は正常的に動作できる。
例示的に、図１６及び図１７を参照して説明されたように、不揮発性メモリ装置４００はプリ読出しを遂行するように構成され得る。
図２２は本発明の第５実施形態による不揮発性メモリ装置５００を示すブロック図である。図２２を参照すれば、不揮発性メモリ装置５００はメモリセルアレイ５１０、アドレスデコーディング部５２０、ページバッファ部５３０、データ入出力部５４０、カウンティング部５５０、パス／フェイルチェッキング部５６０、及び制御ロジック５７０を含む。
メモリセルアレイ５１０、アドレスデコーディング部５２０、データ入出力部５４０、カウンティング部５５０、及び制御ロジック５７０は図１９を参照して説明されたメモリセルアレイ４１０、アドレスデコーディング部４２０、データ入出力部４４０、カウンティング部４５０、及び制御ロジック４７０と同一な構造を有することができる。
ページバッファ部５３０はリップル及びキャリー計算機５３１をさらに含む。リップル及びキャリー計算機５３１は消去検証読出し結果にしたがって、和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹを出力することができる。
カウンティング部５５０はページバッファ部５３０から和信号ＳＵＭを受信するように構成される。カウンティング部５５０は和信号ＳＵＭが活性化される回数をカウントするように構成される。カウンティング部５５０はカウント値ＣＶを出力することができる。
パス／フェイルチェッキング部５６０はページバッファ部５３０からキャリー信号ＣＡＲＲＹを受信し、カウンティング部５５０からカウント値ＣＶを受信する。キャリー信号ＣＡＲＲＹが活性化される時、パス／フェイルチェッキング部５６０はフェイル信号ＦＡＩＬを活性化することができる。キャリー信号ＣＡＲＲＹが非活性状態である時、パス／フェイルチェッキング部５６０はカウント値ＣＶをレジスターＲＥＧ３に格納された値と比較し、比較結果にしたがって、パス信号ＰＡＳＳ又はフェイル信号ＦＡＩＬを出力する。
図２３は本発明の第４実施形態による消去方法を示す順序図である。図７、図２２、及び図２３を参照すれば、Ｓ５１１段階で消去電圧が供給される。
Ｓ５１２段階で、第１番目のストリング選択ラインＳＳＬ１が選択される。Ｓ５１３段階で消去検証電圧が供給されて消去検証が遂行される。Ｓ５１２段階及びＳ５１３段階でメモリセルアレイ５１０へ供給される電圧は図２１と一致できる。Ｓ５１２段階及びＳ５１３段階が遂行されれば、ページバッファ部５３０のラッチ（図示せず）に消去検証読出し結果が格納され得る。例えば、消去パスされたストリングに対応するラッチ（図示せず）に第２論理値が格納され、消去フェイルされたストリングに対応するラッチ（図示せず）に第１論理値が格納され得る。
Ｓ５１４段階で、和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹが発生される。ページバッファ部５３０のリップル及びキャリー計算機５３１は消去検証読出し結果にしたがって、和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹを発生できる。和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹの発生は図２４を参照してより詳細に説明される。
Ｓ５１５段階で、キャリー信号ＣＡＲＲＹが非活性状態であるか否かが判別される。キャリー信号ＣＡＲＲＹが活性状態であれば、パス／フェイルチェッキング部５６０はフェイル信号ＦＡＩＬを発生できる。フェイル信号ＦＡＩＬに応答して、制御ロジック５７０はＳ５１６段階が遂行されるように、不揮発性メモリ装置５００を制御することができる。Ｓ５１６段階で、消去電圧が供給され、以前に選択されたストリング選択ラインが再び選択され得る。以後に、Ｓ５１３段階から再び遂行できる。
キャリー信号ＣＡＲＲＹが非活性状態であれば、Ｓ５１７段階が遂行される。
Ｓ５１７段階で、和信号ＳＵＭが活性化された回数が第３値Ｖ３と比較される。パス／フェイルチェッキング部５６０は和信号ＳＵＭが活性化された回数を表すカウント値ＣＶをカウンティング部５５０から受信できる。カウント値ＣＶが第３値Ｖ３より大きい時、パス／フェイルチェッキング部５６０はフェイル信号ＦＡＩＬを発生する。フェイル信号ＦＡＩＬに応答して、制御ロジック５７０はＳ５１６段階が遂行されるように、不揮発性メモリ装置５００を制御することができる。カウント値ＣＶが第３値Ｖ３の以下であれば、パス／フェイルチェッキング部５６０はパス信号ＰＡＳＳを出力することができる。パス信号ＰＡＳＳに応答して、制御ロジック５７０はＳ５１８段階が遂行されるように不揮発性メモリ装置５００を制御することができる。
Ｓ５１８段階で、選択されたストリング選択ラインＳＳＬ１が最後のストリング選択ラインであるか否かが判別される。選択されたストリング選択ラインＳＳＬ１が最後のストリング選択ラインではなければ、Ｓ５１９段階で次のストリング選択ラインＳＳＬ２が選択される。以後に、Ｓ５１３段階が再び遂行される。選択されたストリング選択ラインＳＳＬ２が最後のストリング選択ラインであれば、消去が終了される。
図２４は図２３の和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹを発生する方法を示す順序図である。図７、図２２乃至図２４を参照すれば、Ｓ５２１段階で、消去検証読出し結果の第１番目のグループが選択される。例えば、消去検証読出し結果は複数のグループに分割され、分割された複数のグループの中で第１番目のグループが選択され得る。
Ｓ５２２段階で、選択されたグループの消去検証読出し結果が表すフェイルストリングの数が１つであるか否かが判別される。例示的に、選択されたグループの検証結果の中で第１論理値はフェイルストリングを表すことができる。選択されたグループの検証結果の中で第１論理値の数が１つであるか否かが判別され得る。選択されたグループの検証結果が１つのフェイルストリングを表すと、Ｓ５２３段階で和信号ＳＵＭが活性化される。リップル及びキャリー計算機５３１は和信号ＳＵＭを活性化することができる。以後に、Ｓ５２６段階が遂行される。選択されたグループの検証結果が１つのフェイルストリングを表さなければ、Ｓ５２４段階が遂行される。
Ｓ５２４段階でフェイルストリングの数が２以上であるか否かが判別される。例示的に、選択されたグループの検証結果の中で第１論理値の数が２以上であるか否かが判別され得る。選択されたグループの検証結果が２以上のフェイルストリングを表すと、Ｓ５２５段階でキャリー信号ＣＡＲＲＹが活性化される。以後に、Ｓ５２６段階が遂行される。選択されたグループの検証結果が２以上のフェイルストリングを表さなければ、Ｓ５２６段階が遂行される。
Ｓ５２２段階乃至Ｓ５２５段階が遂行されれば、ページバッファ部５３０は和信号ＳＵＭを活性化するか、キャリー信号ＣＡＲＲＹを活性化するか、又は和信号ＳＵＭとキャリー信号ＣＡＲＲＹとを非活性できる。１つのフェイルストリングが検出されれば、和信号ＳＵＭが活性化され、２以上のフェイルストリングが検出されれば、キャリー信号ＣＡＲＲＹが活性化される。
Ｓ５２６段階で、選択されたグループが最後のグループであるか否かが判別される。選択されたグループが最後のグループではなければ、Ｓ５２７段階で和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹが非活性化され、次にグループが選択される。以後に、Ｓ５２１段階が遂行される。選択されたグループが最後のグループであれば、和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹの発生が終了される。
図２４を参照して説明されたように、キャリー信号ＣＡＲＲＹが活性化されれば、フェイル信号ＦＡＩＬが活性化される。即ち、選択されたグループの消去検証読出し結果で２以上のフェイルストリングが検出されれば、消去フェイルとして判別され得る。
キャリー信号ＣＡＲＲＹが非活性状態である時、和信号ＳＵＭが活性化される回数が第３値Ｖ３と比較され、比較結果にしたがって、消去パス又は消去フェイルが決定される。即ち、複数のグループの各々で２以上のフェイルストリングが存在しなく、全体消去検証読出し結果のフェイルストリングの数が第３値Ｖ３の以下である時、消去パスとして判別され得る。
第３値Ｖ３は不揮発性メモリ装置５００から読み出されるデータのエラーを訂正するエラー訂正部（図示せず）のエラー訂正ビット数であり得る。第３値Ｖ３はエラー訂正部（図示せず）のエラー訂正ビット数より小さいことがあり得り、エラー訂正ビット数にしたがって、決定され得る。例えば、第３値Ｖ３はエラー訂正ビット数に対する特定比率にしたがって、決定され得る。
図２５はリップル及びキャリー計算機５３１を示すブロック図である。例示的に、ページバッファ部５３０は図１４に図示された構造を有することができる。ページバッファ信号線ＰＢＳ１〜ＰＢＳｍはリップル及びキャリー計算機５３１と連結され得る。
図７、図１４、図２２及び図２５を参照すれば、リップル及びキャリー計算機５３１は複数の計算機Ｃ１〜Ｃｋを含む。ページバッファ信号線ＰＢＳ１〜ＰＢＳｍの中で隣接する２つの信号線が１つの計算機に連結される。例えば、例えば、第１及び第２ページバッファ信号線ＰＢＳ１、ＰＢＳ２は第１計算機Ｃ１に連結され、第３及び第４ページバッファ信号線ＰＢＳ３、ＰＢＳ４は第２計算機Ｃ２に連結され、第ｍ−１及び第ｍページバッファ信号線ＰＢＳｍ−１、ＰＢＳｍは第ｋ計算機Ｃｋに連結される。
伝送信号ＰＦ１〜ＰＦｎが順次的に活性化されることにしたがって、ページバッファＰＢ１〜ＰＢｎは順次的に消去検証読出し結果をページバッファ信号線ＰＢＳ１〜ＰＢＳｍへ出力することができる。即ち、ページバッファＰＢ１〜ＰＢｎの段Ｓｔａｇｅ１〜Ｓｔａｇｅｎによって消去検証読出し結果が複数のグループに分割され得る。
第１計算機Ｃ１は第１及び第２ページバッファ信号線ＰＢＳ１、ＰＢＳ２の論理値の和を第１和信号ＳＵＭ１として出力することができる。例えば、第１計算機Ｃ１は第１及び第２ページバッファ信号線ＰＢＳ１、ＰＢＳ２の論理値の排他的論理和を第１和信号ＳＵＭ１として出力することができる。第１及び第２ページバッファ信号線ＰＢＳ１、ＰＢＳ２が全て第１論理値（例えば、ロジックハイ）である時、第１計算機Ｃ１は第１キャリー信号ＣＡＲＲＹ１を第１論理値として出力することができる。
第２計算機Ｃ２は第３及び第４ページバッファ信号線ＰＢＳ３、ＰＢＳ４の論理値の排他的論理和を計算できる。第２計算機Ｃ２は計算結果及び第１和信号ＳＵＭ１の排他的論理和を第２和信号ＳＵＭ２として出力することができる。第３及び第４ページバッファ信号線ＰＢＳ３、ＰＢＳ４の論理値が全て第１論理値である時、又は第３及び第４ページバッファ信号線ＰＢＳ３、ＰＢＳ４の論理値の排他的論理和と第１和信号ＳＵＭ１とが全て第１論理値である時、第２計算機は第２キャリー信号ＣＡＲＲＹ２を第１論理値で出力することができる。第１キャリー信号ＣＡＲＲＹ１が第１論理値である時、第２計算機Ｃ２は第２キャリー信号ＣＡＲＲＹ２を第１論理値として出力することができる。
第ｋ計算機Ｃｋは第２計算機Ｃ２と同様に動作できる。第ｋ計算機Ｃｋはページバッファデコーディング部５３０の出力信号、及び以前計算機の出力信号に基づいて、和信号ＳＵＭ及びキャリー信号ＣＡＲＲＹを出力することができる。和信号ＳＵＭ又はキャリー信号ＣＡＲＲＹが第１論理値を有する時、和信号ＳＵＭ又はキャリー信号ＣＡＲＲＹは活性化され得る。和信号ＳＵＭはカウンティング部５５０へ提供され、キャリー信号ＣＡＲＲＹはパス／フェイルチェッキング部５６０へ提供され得る。
上述されたように、フェイルストリングの数がエラー訂正範囲の以内である時、消去パスとして判別される。オフストリングは消去検証の時にフェイルストリングとして処理される。したがって、オフストリングが存在しても、不揮発性メモリ装置５００は正常的に動作できる。
図２６は図３の平面図の一部分ＥＣの第２例にしたがう等価回路ＢＬＫａ２を示す回路図である。図７の等価回路ＢＬＫａ１と比較すれば、各セルストリングに側面トランジスターＬＴＲが追加的に提供される。
図３乃至図６、及び図２６を参照すれば、各セルストリングで、側面トランジスターＬＴＲは接地選択トランジスターＧＳＴ及び共通ソースラインの間ＣＳＬに連結される。側面トランジスターＬＴＲのゲート（又は制御ゲート）は接地選択トランジスターＧＳＴのゲート（又は制御ゲート）と共に接地選択ラインＧＳＬに連結される。
チャンネル膜１１４は第１導電物質ＣＭ１の垂直ボディーとして動作する。即ち、第１導電物質ＣＭ１はチャンネル膜１１４と共に垂直トランジスターを構成する。第１導電物質ＣＭ１はチャンネル膜１１４と共に基板１１１と垂直になる接地選択トランジスターＧＳＴを構成することができる。
基板１１１と第１導電物質ＣＭ１のとの間に情報格納膜１１６が提供される。基板１１１は第１導電物質ＣＭ１の水平ボディーとして動作できる。。即ち、第１導電物質ＣＭ１は基板１１１と共に水平トランジスターＬＴＲを構成することができる。
第１導電物質ＣＭ１へ電圧が供給される時、第１導電物質ＣＭ１とチャンネル膜１１４との間に電気場が形成される。形成された電気場でよって、チャンネル膜１１４にチャンネルが形成され得る。第１導電物質ＣＭ１へ電圧が供給される時、第１導電物質ＣＭ１と基板１１１との間に電気場が形成される。形成された電気場でよって、基板１１１にチャンネルが形成される。基板１１１に形成されたチャンネルは共通ソース領域ＣＳＲ及びチャンネル膜１１４と連結され得る。即ち、接地選択ラインＧＳＬへ電圧が供給される時、接地選択トランジスターＧＳＴと水平トランジスターＬＴＲとが共にタンオンされてセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２は共通ソースラインＣＳＬに連結され得る。
図２７は図３の平面図の一部分ＥＣの第３例にしたがう等価回路ＢＬＫａ３を示す回路図である。図７に図示された等価回路ＢＬＫａ１と比較すれば、接地選択トランジスターＧＳＴは第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ２に連結される。図３乃至図６、及び図２７を参照すれば、第１導電物質ＣＭ１は第１及び第２接地選択ラインＧＳＬ１、ＧＳＬ２を構成することができる。
メモリセルＭＣ１〜ＭＣ６は図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去され得る。選択された接地選択ラインにタンオン電圧が供給され、非選択された接地選択ラインにタンオフ電圧が供給され得る。選択された接地選択ラインは選択されたストリング選択ラインと同様にバイアスされ、非選択された接地選択ラインは非選択されたストリング選択ラインと同様にバイアスされ得る。
メモリセルＭＣ１〜ＭＣ６で図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。選択された接地選択ラインにタンオン電圧が供給され、非選択された接地選択ラインにタンオフ電圧が供給され得る。選択された接地選択ラインは選択されたストリング選択ラインと同様にバイアスされ、非選択された接地選択ラインは非選択されたストリング選択ラインと同様にバイアスされ得る。
図２６を参照して説明されたように、等価回路ＢＬＫａ３に側面トランジスターＬＴＲが提供され得る。
図２８は図３の平面図の一部分ＥＣの第４例にしたがう等価回路ＢＬＫａ４を示す回路図である。図３乃至図６、及び図２８を参照すれば、複数のサブブロックが提供され得る。例示的に、第２及び第３導電物質ＣＭ２、ＣＭ３は第１及び第２メモリセルＭＣ１、ＭＣ２を構成し、第１サブブロックとして使用され得る。第６及び第７導電物質ＣＭ６、ＣＭ７は第３及び第４メモリセルＭＣ３、ＭＣ４を構成し、第２サブブロックとして使用され得る。第４及び第５導電物質ＣＭ４、ＣＭ５は第１及び第２サブブロックの間に提供される第１及び第２ダミーメモリセルＤＭＣ１、ＤＭＣ２を構成することができる。第１及び第２サブブロックは独立的にプログラムされ、読み出し、そして消去され得る。
メモリセルＭＣ１〜ＭＣ４は図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去され得る。メモリセルＭＣ１〜ＭＣ４が図８乃至図１３を参照して説明された方法によって消去される時、メモリブロックＢＬＫａ４へ供給される電圧が図２９に図示されている。図９の電圧と比較すれば、消去電圧Ｖｅｒｓ１が供給される時、選択されたサブブロックのワードラインへ第１ワードライン消去電圧Ｖｗｅ１が供給され、非選択されたサブブロックのワードラインはフローティングされるか、或いは第１ワードライン電圧ＶＷＬ１が供給される。第１ワードライン電圧ＶＷＬ１は消去電圧Ｖｗｅ１と接地電圧ＶＳＳとの間のレベルを有することができる。
ダミーワードラインＤＷＬ１、ＤＷＬ２はフローティングされるか、或いは第１ダミーワードライン電圧ＶＤＷＬ１が供給される。第１ダミーワードライン電圧ＶＤＷＬ１は消去電圧Ｖｗｅ１と接地電圧ＶＳＳとの間のレベルを有することができる。
第１消去電圧Ｖｅｒｓ１が供給される時、選択されたサブブロックのメモリセルが消去され、非選択されたサブブロックのメモリセルとダミーメモリセルは消去されないこともあり得る。
プリ読出しが遂行される時、ワードラインＷＬ１〜ＷＬ４へ第１高電圧ＶＨ１が印加される。第１高電圧ＶＨ１は非選択読出し電圧Ｖｒｅａｄであり得る。ダミーワードラインＤＷＬ１、ＤＷＬ２へ第２ダミーワードライン電圧ＶＤＷＬ２が供給される。第２ダミーワードライン電圧ＶＤＷＬ２はダミーメモリセルＤＭＣ１、ＤＭＣ２をタンオンするレベルを有することができる。第２ダミーワードライン電圧ＶＤＷＬ２は非選択読出し電圧Ｖｒｅａｄと同一であるか、或いはそれより低いレベルを有することができる。
消去検証が遂行される時、選択されたサブブロックのワードラインに検証電圧ＶＦＹ１が供給され、非選択されたサブブロックのワードラインに第２高電圧ＶＨ２が供給される。第２高電圧ＶＨ２は非選択読出し電圧Ｖｒｅａｄであり得る。ダミーワードラインＤＷＬ１、ＤＷＬ２へ第３ダミーワードライン電圧ＶＤＷＬ３が供給される。第３ダミーワードライン電圧ＶＤＷＬ３はダミーメモリセルＤＭＣ１、ＤＭＣ２をタンオンするレベルを有することができる。第３ダミーワードライン電圧ＶＤＷＬ３は非選択読出し電圧Ｖｒｅａｄと同一であるか、或いはそれより低いレベルを有することができる。
メモリセルＭＣ１〜ＭＣ４が図２０及び図２１を参照して説明された方法によって消去される時、メモリブロックＢＬＫａ４へ供給される電圧が図３０に図示されている。図２１の電圧と比較すれば、消去電圧Ｖｅｒｓ２が供給される時、選択されたサブブロックのワードラインへワードライン消去電圧Ｖｗｅ２が供給され、非選択されたサブブロックのワードラインはフローティングされるか、或いは第２ワードライン電圧ＶＷＬ２が供給される。第２ワードライン電圧ＶＷＬ２は消去電圧Ｖｗｅ２と接地電圧ＶＳＳとの間のレベルを有することができる。
ダミーワードラインＤＷＬ１、ＤＷＬ２はフローティングされるか、或いは第４ダミーワードライン電圧ＶＤＷＬ４が供給される。第４ダミーワードライン電圧ＶＤＷＬ４は消去電圧Ｖｗｅ２と接地電圧ＶＳＳとの間のレベルを有することができる。
消去検証が遂行される時、選択されたサブブロックのワードラインに検証電圧ＶＦＹ２が供給され、非選択されたサブブロックのワードラインに第３ワードライン電圧ＶＷＬ３が供給される。第３ワードライン電圧ＶＷＬ３はメモリセルをタンオンする電圧であり得る。第３ワードライン電圧ＶＷＬ３は非選択読出し電圧Ｖｒｅａｄ又はそれと類似なレベルを有する電圧であり得る。
ダミーワードラインＤＷＬ１、ＤＷＬ２へ第５ダミーワードライン電圧ＶＤＷＬ５が供給される。第５ダミーワードライン電圧ＶＤＷＬ５はダミーメモリセルＤＭＣ１、ＤＭＣ２をタンオンする電圧であり得る。第５ダミーワードライン電圧ＶＤＷＬ５は非選択読出し電圧Ｖｒｅａｄ又はそれと類似なレベルを有する電圧であり得る。
メモリセルＭＣ１〜ＭＣ４が図２０及び図２１を参照して説明された方法によって消去される時、メモリブロックＢＬＫａ４へ供給される電圧は図２９に図示された電圧と同一であり得る。
メモリセルＭＣ１〜ＭＣ４で図１６及び図１７を参照して説明された方法によってプリ読出しが遂行される時、メモリブロックＢＬＫａ４へ供給される電圧は図２９のＳ１１３段階及びＳ１１４段階で供給される電圧と一致できる。
図２６を参照して説明されたように、等価回路ＢＬＫａ４に側面トランジスターＬＴＲが提供され得る。
図３１は図３の平面図の一部分ＥＣの第５例にしたがう等価回路ＢＬＫａ５を示す回路図である。図３乃至図６、及び図３１を参照すれば、第１及び第２導電物質ＣＭ１、ＣＭ２は各々第１及び第２高さを有する接地選択トランジスターＧＳＴａ、ＧＳＴｂを構成することができる。第７及び第８導電物質ＣＭ７、ＣＭ８は各々第７及び第８高さを有するストリング選択トランジスターＳＳＴａ、ＳＳＴｂを構成することができる。第３乃至第６導電物質ＣＭ３〜ＣＭ６は第１乃至第４メモリセルＭＣ１〜ＭＣ４を構成することができる。
第１及び第２導電物質ＣＭ１、ＣＭ２は共通に連結されて１つの接地選択ラインＧＳＬを構成することができる。第１導電物質ＣＭ１が共通に連結されて第１高さの接地選択ライン（図示せず）を構成し、第２導電物質ＣＭ２が共通に連結されて第２高さの接地選択ライン（図示せず）を構成することができる。
セルストリングＣＳ１１、ＣＳ１２は第１及び第２導電物質ＣＭ１、ＣＭ２によって各々形成された第１及び第２高さを有する２つの接地選択ライン（図示せず）に連結され得る。セルストリングＣＳ２１、ＣＳ２２は第１及び第２導電物質ＣＭ１、ＣＭ２によって各々形成された第１及び第２高さを有する２つの接地選択ライン（図示せず）に連結され得る。少なくとも３つの高さに対応する導電物質が接地選択トランジスターを構成することができる。
セルストリングＣＳ１１、ＣＳ１２は第７及び第８導電物質ＣＭ７、ＣＭ８によって各々形成された第７及び第８高さを有する２つのストリング選択ラインＳＳＬ１ａ、ＳＳＬ１ｂに連結され得る。セルストリングＣＳ２１、ＣＳ２２は第７及び第８導電物質ＣＭ７、ＣＭ８によって各々形成された第７及び第８高さを有する２つのストリング選択ラインＳＳＬ２ａ、ＳＳＬ２ｂに連結され得る。少なくとも３つの高さに対応する導電物質がストリング選択トランジスターを構成することができる。
メモリセルＭＣ１〜ＭＣ４は図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去され得る。メモリセルＭＣ１〜ＭＣ４で図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図２６を参照して説明されたように、等価回路ＢＬＫａ５に側面トランジスターＬＴＲが提供され得る。図２７を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図２８を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣは複数のサブブロックを構成することができる。
図３２は図３の平面図の一部分ＥＣの第６例にしたがう等価回路ＢＬＫａ６を示す回路図である。図３１に図示された等価回路ＢＬＫａ５と比較すれば、同一な行のセルストリングで、ストリング選択トランジスターＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインを共有する。セルストリングＣＳ１１、ＣＳ１２のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは第１ストリング選択ラインＳＳＬ１に共通に連結される。セルストリングＣＳ２１、ＣＳ２２のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは第２ストリング選択ラインＳＳＬ２に共通に連結される。
メモリセルＭＣ１〜ＭＣ４は図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去され得る。メモリセルＭＣ１〜ＭＣ４で図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図２６を参照して説明されたように、等価回路ＢＬＫａ６に側面トランジスターＬＴＲが提供され得る。図２７を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図２８を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣは複数のサブブロックを構成することができる。
図３３は図３の平面図の一部分ＥＣの第７例にしたがう等価回路ＢＬＫａ７を示す回路図である。図３乃至図６、及び図３３を参照すれば、第２導電物質ＣＭ２は第１ダミーメモリセルＤＭＣ１を構成する。第７導電物質ＣＭ７は第２ダミーメモリセルＤＭＣ２を構成する。
例示的に、２以上の高さに対応する導電物質がメモリセルと接地選択トランジスターＧＳＴとの間のダミーメモリセル（図示せず）を構成することができる。２以上の高さに対応する導電物質がメモリセルとストリング選択トランジスターＳＳＴとの間のダミーメモリセル（図示せず）を構成することができる。接地選択トランジスターＧＳＴの方とストリング選択トランジスターＳＳＴの方の中で一方のみにダミーメモリセル（図示せず）が提供され得る。
メモリセルＭＣ１〜ＭＣ４は図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去され得る。メモリセルＭＣ１〜ＭＣ４で図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
ダミーワードラインＤＷＬ１、ＤＷＬ２へ印加される電圧は図２９及び図３０を参照して説明されたダミーワードライン電圧ＶＤＷＬ１〜ＶＤＷＬ５であり得る。
図２６を参照して説明されたように、等価回路ＢＬＫａ７に側面トランジスターＬＴＲが提供され得る。図２７を参照して説明された等価回路ＢＬＫａ３と同様に、セルストリングＣＳ１１、ＣＳ１２は１つの接地選択ライン（図示せず）に連結され、セルストリングＣＳ２１、ＣＳ２２は他の１つの接地選択ライン（図示せず）に連結され得る。図２８を参照して説明された等価回路ＢＬＫａ４と同様に、メモリセルＭＣは複数のサブブロックを構成することができる。図３１を参照して説明されたように、２以上の高さの導電物質がストリング選択トランジスターＳＳＴａ、ＳＳＴｂを構成することができる。２以上の高さの導電物質が接地選択トランジスターＧＳＴａ、ＧＳＴｂを構成することができる。図３２を参照して説明されたように、同一な行のストリング選択トランジスターＳＳＴａ、ＳＳＴｂは１つのストリング選択ラインＳＳＬ１又はＳＳＬ２に連結され得る。
図３４は図３のIV−IV’線に沿う斜視断面図の第２例を示す。図３５は図３のIV−IV’線に沿う断面図の第２例を示す。図３、図３４、及び図３５を参照すれば、基板と垂直になる方向に積層された下部ピラーＰＬａ及び上部ピラーＰＬｂが提供される。
下部ピラーＰＬａは第３方向に沿って絶縁膜１１２、１１２ａを貫通して基板１１１と接触する。下部ピラーＰＬａは下部チャンネル膜１１４ａ及び下部内部物質１１５ａを含む。下部チャンネル膜１１４ａは基板１１１と同一な導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜１１４ａは第１乃至第４導電物質ＣＭ１〜ＣＭ４の垂直ボディーとして動作する。下部内部物質１１５ａは絶縁物質を含む。
下部ピラーＰＬａの上に上部ピラーＰＬｂが提供される。上部ピラーＰＬｂは第３方向に沿って絶縁膜１１２を貫通して、下部ピラーＰＬａの上部面と接触する。上部ピラーＰＬｂは上部チャンネル膜１１４ｂ及び上部内部物質１１５ｂを含む。上部チャンネル膜１１４ｂは下部チャンネル膜１１４ａと同一な導電形を有する半導体物質又は真性半導体を含む。上部チャンネル膜１１４ｂは第５乃至第８導電物質ＣＭ５〜ＣＭ８の垂直ボディーとして動作する。上部内部物質１１５ｂは絶縁物質を含む。
下部チャンネル膜１１４ａ及び上部チャンネル膜１１４ｂは互に連結されて垂直方向のボディーとして動作する。例示的に、下部ピラーＰＬａの上部に半導体パッドＳＰが提供され得る。半導体パッドＳＰは下部チャンネル膜１１４ａと同一な導電形を有する半導体物質又は真性半導体を含む。下部チャンネル膜１１４ａ及び上部チャンネル膜１１４ｂは半導体パッドＳＰを通じて結合され得る。
例示的に、第１乃至第８導電物質ＣＭ１〜ＣＭ８の中で半導体パッドＳＰと隣接する導電物質はダミーワードライン及びダミーメモリセルを構成することができる。例えば、半導体パッドＳＰと隣接する第４導電物質ＣＭ４、第５導電物質ＣＭ５、又は第４及び第５導電物質ＣＭ４、ＣＭ５はダミーワードライン及びダミーメモリセルを構成することができる。
図３、図３４、及び図３５を参照して説明されたメモリブロックの等価回路は上述された等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つであり得る。
図３、図３４、及び図３５を参照して説明されたメモリブロックで、図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去が遂行できる。図３、図３４、及び図３５を参照して説明されたメモリブロックで、図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図３６は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｂの一部を示す第２例にしたがう平面図である。図３７は図３６のXXXVII−XXXVII’線に沿う斜視断面図を示す。図３８は図３６のXXXVII−XXXVII’線に沿う断面図を示す。
図３乃至図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、第１方向に沿って伸張されるストリング選択ラインカット（ＳＳＬ Ｃｕｔ）とワードラインカット（ＷＬ Ｃｕｔ）とが第２方向に沿って交互に提供される。ワードラインカット（ＷＬ Ｃｕｔ）によって露出された基板１１１の部分に共通ソース領域ＣＳＲが提供される。
隣接する２つの共通ソース領域ＣＳＲ、即ち隣接する２つのワードラインカット（ＷＬ Ｃｕｔ）の間に第１方向に沿って２列のピラーＰＬが形成される。２列のピラーＰＬのの間に、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）が形成される。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）はストリング選択トランジスターＳＳＴを構成する第８導電物質ＣＭ８を分離する。２以上の高さの導電物質がストリング選択トランジスターＳＳＴを構成する時、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は２以上の高さの導電物質を分離できる。
例示的に、図３４及び図３５を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。
図３６の平面図の一部分ＥＣは第１乃至第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
メモリブロックＢＬＫｂで、図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去が遂行できる。メモリブロックＢＬＫｂで、図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図３９は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｃの一部を示す第３例にしたがう平面図である。図４０は図３９のXXXX−XXXX’線に沿う斜視断面図を示す。図４１は図３９のXXXX−XXXX’線に沿う断面図を示す。
図３乃至図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、隣接する共通ソース領域の間に提供されるピラーは第１方向に沿ってジグザグ形態に配置される。
例示的に、図３４及び図３５を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３６乃至図３８を参照して説明されたように、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）が提供され得る。隣接するワードラインカット（ＷＬ Ｃｕｔ）とストリング選択ラインカット（ＳＳＬ Ｃｕｔ）のとの間に、第１方向に沿ってジグザグ形態に配置される１列のピラーが提供され得る。
図３９の平面図の一部分ＥＣは第１乃至第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
メモリブロックＢＬＫｃで、図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去が遂行できる。メモリブロックＢＬＫｃで、図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図４２は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｄの一部を示す第４例にしたがう平面図である。図４３は図４２のXXXXIII−XXXXIII’線に沿う斜視断面図を示す。図４２のXXXXIII−XXXXIII’線に沿う断面図は図５に図示された断面図と同一である。したがって、断面図は省略される。
図３乃至図６を参照して説明されたメモリブロックＢＬＫａと比較すれば、メモリブロックＢＬＫｄで方形の柱形態のピラーＰＬが提供される。隣接する共通ソース領域ＣＳＲの間で第１方向に沿って一列に配置されたピラーの間に、絶縁物質ＩＭが提供される。絶縁物質ＩＭは第３方向に沿って伸張されて基板１１１と接触する。
ピラーＰＬはチャンネル膜１１４及び内部物質ＰＬを含む。例示的に、チャンネル膜１１４はピラーＰＬの各々の４側面の中で導電物質ＣＭ１〜ＣＭ８と隣接する２側面に提供され得る。
各ピラーの１側面のチャンネル膜は導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に１つのセルストリングを構成することができる。各ピラーの他の１側面のチャンネル膜は導電物質ＣＭ１〜ＣＭ８及び情報格納膜１１６と共に他の１つのセルストリングを構成することができる。即ち、１つのピラーは２つのセルストリングを構成することができる。
例示的に、図３４及び図３５を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３６乃至図３８を参照して説明されたように、ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）が提供され得る。図３９乃至図４１を参照して説明されたように、ピラーＰＬは第１方向に沿ってジグザグ形態に配置され得る。
図４２の平面図の一部分ＥＣは第１乃至第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
メモリブロックＢＬＫｄで、図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去が遂行できる。メモリブロックＢＬＫｄで、図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図４４は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｅの一部を示す第５例にしたがう平面図である。図４５は図４４のXXXXV−XXXXV’線に沿う斜視断面図を示す。図４６は図４４のXXXXV−XXXXV’線に沿う断面図を示す。
図４４乃至図４６を参照すれば、基板１１１の上に、第１方向に沿って伸張される第１乃至第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５乃至第８上部導電物質ＣＭＵ５〜ＣＭＵ８が提供される。第１乃至第４上部導電物質ＣＭＵ１〜ＣＭＵ４は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互に離隔される。第５乃至第８上部導電物質ＣＭＵ５〜ＣＭＵ８は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互に離隔される。第１乃至第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５乃至第８上部導電物質ＣＭＵ５〜ＣＭＵ８は第２方向に沿って互に離隔される。
第１乃至第４上部導電物質ＣＭＵ１〜ＣＭＵ４と第５乃至第８上部導電物質ＣＭＵ５〜ＣＭＵ８との間に、第１方向に沿って伸張される第１ａ及び第１ｂ下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂ、及び第２乃至第４下部導電物質ＣＭＤ２〜ＣＭＤ４が提供される。第２乃至第４下部導電物質ＣＭＤ２〜ＣＭＤ４は基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互に離隔される。第２下部導電物質ＣＭＤ２の上に、第１ａ及び第１ｂ下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂが提供される。第１ａ及び第１ｂ下部導電物質ＣＭＤ１ａ、ＣＭＤ１ｂは第２方向に沿って互に離隔される。
基板１１１と垂直になる方向に第１乃至第４上部導電物質ＣＭＵ１〜ＣＭＵ４、又は第５乃至第８上部導電物質ＣＭＵ５〜ＣＭＵ８を貫通して基板１１１と接触する複数の上部ピラーＰＬＵが形成される。第１上部導電物質ＣＭＵ１で、上部ピラーは第１方向に沿って一列に配置され、第１方向に沿って互に離隔される。第８上部導電物質ＣＭＵ８で、上部ピラーは第１方向に沿って一列に配置され、第１方向に沿って互に離隔される。
複数の上部ピラーＰＬＵは情報格納膜１１６及びチャンネル膜１１４を含む。情報格納膜１１６は電荷を捕獲又は流出することによって情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。
チャンネル膜１１４は複数の上部ピラーＰＬＵの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一な導電形（例えば、Ｐ導電形）を有する半導体を包含できる。
基板１１１と垂直になる方向に第２乃至第４下部導電物質ＣＭＤ２〜ＣＭＤ４、及び第１ａ又は第１ｂ下部導電物質ＣＭＤ１ａ又はＣＭＤ１ｂを貫通して基板１１１と接触する複数の下部ピラーＰＬＤが形成される。第１ａ下部導電物質ＣＭＤ１ａで、下部ピラーは第１方向に沿って一列に配置され、第１方向に沿って互に離隔される。第１ｂ下部導電物質ＣＭＤ１ｂで、下部ピラーは第１方向に沿って一列に配置され、第１方向に沿って互に離隔される。
複数の下部ピラーＰＬＤは情報格納膜１１６及びチャンネル膜１１４を含む。情報格納膜１１６は電荷を捕獲又は流出することによって情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。
チャンネル膜１１４は複数の下部ピラーＰＬＤの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一な導電形（例えば、Ｐ導電形）を有する半導体を包含できる。
基板１１１に複数のパイプラインコンタクトＰＣが提供される。パイプラインコンタクトＰＣはビットラインＢＬの方向に伸張されて第１上部導電物質ＣＭＵ１に形成された上部ピラーの下部面、及び第１ａ下部導電物質ＣＭＤ１ａに形成された下部ピラーＰＬＤの下部面を互に連結する。パイプラインコンタクトＰＣはビットラインＢＬの方向に伸張されて第８上部導電物質ＣＭＵ８に形成された上部ピラーの下部面、及び第１ｂ下部導電物質ＣＭＤ１ｂに形成された下部ピラーＰＬＤの下部面を互に連結する。
例示的に、パイプラインコンタクトＰＣはチャンネル膜１１４及び情報格納膜１１６を包含できる。パイプラインコンタクトＰＣのチャンネル膜１１４は上部ピラーＰＬＵのチャンネル膜１１４と下部ピラーＰＬＤのチャンネル膜とを互に連結することができる。パイプラインコンタクトＰＣの情報格納膜１１６は上部ピラーＰＬＵの情報格納膜１１６と下部ピラーＰＬＤの情報格納膜１１６とを互に連結することができる。
下部ピラーＰＬＤの上に、第１方向に沿って伸張される共通ソース領域ＣＳＲが提供され得る。共通ソース領域ＣＳＲは第１方向に沿って伸張されて複数の下部ピラーＰＬＤに連結され得る。共通ソース領域ＣＳＲは共通ソースラインＣＳＬを形成できる。共通ソース領域ＣＳＲは金属物質を包含できる。共通ソース領域ＣＳＲは基板１１１と異なる導電形を有することができる。
上部ピラーＰＬＵの上にドレーン３２０が提供され得る。ドレーン３２０は基板１１１と異なる導電形（例えば、Ｎ導電形）を有する半導体物質を包含できる。ドレーン３２０の上にビットラインＢＬが形成される。ビットラインＢＬは第１方向に沿って互に離隔される。ビットラインＢＬは第２方向に沿って伸張されて複数のドレーン３２０に連結される。
例示的に、ビットラインＢＬとドレーン３２０、及び共通ソース領域ＣＳＲと下部ピラーＰＬＤはコンタクトプラグを通じて連結され得る。
１つのパイプラインコンタクトを通じて連結された１つの下部ピラーと１つの上部ピラーとは１つのセルストリングを構成することができる。
例示的に、図３９乃至図４１を参照して説明されたように、上部ピラーＰＬＵ及び下部ピラーＰＬＤは第１方向に沿ってジグザグ形態に配置され得る。
図４４の平面図の一部分ＥＣは第１乃至第７例にしたがう等価回路ＢＬＫａ１〜ＢＬＫａ７の中で１つに対応することができる。
メモリブロックＢＬＫｅで、図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去が遂行できる。メモリブロックＢＬＫｅで、図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図４７は図２のメモリブロックＢＬＫ１〜ＢＬＫｚの中で１つのメモリブロックＢＬＫｆの一部を示す第６例にしたがう平面図である。図４８は図４７のXXXXVIII−XXXXVIII’線に沿う斜視断面図の第１例を示す。図４９は図４７のXXXXVIII−XXXXVIII’線に沿う断面図の第１例を示す。
図４７乃至図４９を参照すれば、基板１１１に共通ソース領域ＣＳＲが形成される。例示的に、共通ソース領域ＣＳＲは１つのドーピング領域であり得る。共通ソース領域ＣＳＲは共通ソースラインＣＳＬを構成することができる。
共通ソース領域ＣＳＲの上に、基板１１１と垂直になる方向に積層され、基板１１１と垂直になる方向に互に離隔された第１乃至第８導電物質ＣＭ１〜ＣＭ８が形成される。第１乃至第８導電物質ＣＭ１〜ＣＭ８の中でストリング選択トランジスターＳＳＴを構成する導電物質はストリング選択ラインカット（ＳＳＬ Ｃｕｔ）によって分離され得る。ストリング選択ラインカット（ＳＳＬ Ｃｕｔ）は第１方向に沿って伸張され、第２方向に沿って互に離隔され得る。ストリング選択トランジスターＳＳＴを構成しない導電物質は共通ソース領域ＣＳＲの上で第１及び第２方向に沿って伸張されるプレート（ｐｌａｔｅ）形態を有することができる。
例示的に、第１乃至第７導電物質ＣＭ１〜ＣＭ７はプレート形態を有し、第８導電物質ＣＭ８はストリング選択ラインカット（ＳＳＬ Ｃｕｔ）によって分離され得る。第８導電物質ＣＭ８は共通ソース領域ＣＳＲの上で第１方向に沿って伸張され、第２方向に沿って互に離隔され得る。
第１乃至第８導電物質ＣＭ１〜ＣＭ８で、基板１１１と垂直になる方向に第１乃至第８導電物質ＣＭ１〜ＣＭ８を貫通して共通ソース領域ＣＳＲと接触する複数のピラーＰＬが提供される。第８導電物質ＣＭ８の中で１つの導電物質で、第１方向に沿って１列のピラーＰＬが提供され得る。ピラーＰＬは情報格納膜１１６、チャンネル膜１１４、及び内部物質１１５を包含できる。
情報格納膜１１６は電荷を捕獲又は流出することによって情報を格納できる。情報格納膜１１６はトンネルリング絶縁膜、電荷捕獲膜、及びブロッキング絶縁膜を包含できる。チャンネル膜１１４は複数のピラーＰＬの垂直ボディーとして動作できる。チャンネル膜１１４は真性半導体（ｉｎｔｒｉｎｓｉｃ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を包含できる。チャンネル膜１１４は基板１１１と同一な導電形（例えば、Ｐ導電形）を有する半導体を包含できる。内部物質１１５は絶縁物質又はエアーギャップ（ａｉｒ ｇａｐ）を包含できる。
例示的に、図３４及び図３５を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３９乃至図４１を参照して説明されたように、ピラーＰＬは第１方向に沿ってジグザグ形態に配置され得る。
図４７の平面図の一部分ＥＣの第１例にしたがう等価回路ＢＬＫｆ１が図５０に図示されている。図４７乃至図５０を参照すれば、ピラーＰＬと基板１１１との間に共通ソース領域ＣＳＲが形成される。
チャンネル膜１１４はＰ導電形を有し得り、共通ソース領域ＣＳＲはＮ導電形を有することができる。チャンネル膜１１４の中で接地選択トランジスターＧＳＴに対応する部分はＰ導電形を有し得り、共通ソース領域ＣＳＲはＮ導電形を有することができる。即ち、チャンネル膜１１４と共通ソース領域ＣＳＲとはＰＮ接合を形成できる。したがって、ピラーＰＬによって構成されるセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２と共通ソース領域ＣＳＲによって構成される共通ソースラインＣＳＬとの間にダイオードＤが形成され得る。ダイオードＤが提供されることを除外すれば、等価回路ＢＬＫｆ１は図７を参照して説明された等価回路ＢＬＫａ１と同一である。
等価回路ＢＬＫｆ１は第２乃至第７例にしたがう等価回路ＢＬＫａ２〜ＢＬＫａ７のように応用され得る。
メモリブロックＢＬＫｆ１で、図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去が遂行できる。メモリブロックＢＬＫｆ１で、図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図５１は図４７のXXXXVIII−XXXXVIII’線に沿う斜視断面図の第２例を示す。図５２は図４７のXXXXVIII−XXXXVIII’線に沿う断面図の第２例を示す。
図４７、図５１、及び図５２を参照すれば、第１乃至第８導電物質ＣＭ１〜ＣＭ８の中で接地選択トランジスターＧＳＴを構成する導電物質は第１方向に沿って伸張され、第２方向に沿って互に離隔され得る。接地選択トランジスターＧＳＴを構成する導電物質はストリング選択トランジスターＳＳＴを構成する導電物質と同一な構造を有することができる。例示的に、第１導電物質ＣＭ１は第８導電物質ＣＭ８と同一な構造を有することができる。
例示的に、図３４及び図３５を参照して説明されたように、ピラーＰＬは下部ピラー及び上部ピラーで構成され得る。図３９乃至図４１を参照して説明されたように、ピラーＰＬは第１方向に沿ってジグザグ形態に配置され得る。
図４７の平面図の一部分ＥＣの第２例にしたがう等価回路ＢＬＫｆ２が図５３に図示されている。図４７、図５０乃至図５３を参照すれば、セルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２と共通ソースラインＣＳＬとの間にダイオードＤが形成される。接地選択トランジスターＧＳＴは複数の接地選択ラインＧＳＬ１、ＧＳＬ２に連結される。例示的に、セルストリングＣＳ１１、ＣＳ１２の接地選択トランジスターは第１接地選択ラインＧＳＬ１に連結され、セルストリングＣＳ２１、ＣＳ２２の接地選択トランジスターは第２接地選択ラインＧＳＬ２に連結される。
等価回路ＢＬＫｆ２は第２乃至第７例にしたがう等価回路ＢＬＫａ２〜ＢＬＫａ７のように応用され得る。
メモリブロックＢＬＫｆ２で、図８乃至図１３、図２０及び図２１、図２３及び図２４を参照して説明されたことと同一な方法に消去が遂行できる。メモリブロックＢＬＫｆ２で、図１６及び図１７を参照して説明されたことと同一な方法にプリ読出しが遂行できる。
図５４は本発明の実施形態によるメモリシステム１０００を示すブロック図である。図５４を参照すれば、メモリシステム１０００は不揮発性メモリ装置１１００及び制御器１２００を含む。
不揮発性メモリ装置１１００は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一な構造を有することができる。即ち、不揮発性メモリ装置１１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置１１００は上述された消去方法によって消去を遂行できる。不揮発性メモリ装置１１００は上述されたプリ読出し方法によってプリ読出しを遂行できる。
制御器１２００はホスト（Ｈｏｓｔ）及び不揮発性メモリ装置１１００に連結される。ホスト（Ｈｏｓｔ）からの要請に応答して、制御器１２００は不揮発性メモリ装置１１００をアクセスするように構成される。例えば、制御器１２００は不揮発性メモリ装置１１００の読出し、書込み、消去、プリ読出し、そして背景（ｂａｃｋｇｒｏｕｎｄ）動作を制御するように構成される。制御器１２００は不揮発性メモリ装置１１００及びホスト（Ｈｏｓｔ）の間にインターフェイスを提供するように構成される。制御器１２００は不揮発性メモリ装置１１００を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように構成される。
制御器１２００は不揮発性メモリ装置１１００へ制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲを提供するように構成される。制御器１２００から提供される制御信号ＣＴＲＬ、コマンドＣＭＤ、及びアドレスＡＤＤＲに応答して、不揮発性メモリ装置１１００は読出し、書込み、プリ読出し、そして消去動作を遂行するように構成される。
制御器１２００は内部メモリ１２１０及びエラー訂正部１２２０を含む。内部メモリ１２１０は制御器１２００の動作メモリであり得る。エラー訂正部１２２０は不揮発性メモリ装置１１００に書き込まれるデータをエンコーディングすることができる。エラー訂正部１２２０は不揮発性メモリ装置１１００から読み出されるデータをデコーディングしてエラーを訂正できる。エラー訂正部１２２０はＬＤＰＣ（Ｌｏｗ Ｄｅｎｓｉｔｙ Ｐａｒｉｔｙ Ｃｈｅｃｋ ｃｏｄｅ）を利用して誤り訂正を遂行できる。エラー訂正部１２２０はＢＣＨ（Ｂｏｓｅ Ｃｈａｕｄｈｕｒｉ Ｈｏｃｑｕｅｎｇｈｅｍ）コード又はＲＳ（Ｒｅｅｄ Ｓｏｌｏｍｏｎ）コードを利用して誤り訂正を遂行できる。エラー訂正部１２２０のエラー訂正ビット数にしたがって、不揮発性メモリ装置１１００の第１乃至第３値Ｖ１〜Ｖ３が決定され得る。
例示的に、制御器１２００はプロセシングユニット（ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ）、ホストインターフェイス（ｈｏｓｔ ｉｎｔｅｒｆａｃｅ）、及びメモリインターフェイス（ｍｅｍｏｒｙ ｉｎｔｅｒｆａｃｅ）のような構成要素をさらに包含できる。プロセシングユニットは制御器１２００の諸般動作を制御する。
ホストインターフェイスはホスト（Ｈｏｓｔ）及び制御器１２００の間のデータ交換を遂行するためのプロトコルを含む。例示的に、制御器１２００はＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ ｃｏｍｐｕｔｅｒ ｓｍａｌｌ ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ ｓｍａｌｌ ｄｉｓｋ ｉｎｔｅｒｆａｃｅ）プロトコル、及びＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ Ｄｒｉｖｅ Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェイスプロトコルの中で少なくとも１つを通じて外部（ホスト）と通信するように構成される。メモリインターフェイスは不揮発性メモリ装置１１００とインターフェイシングする。例えば、メモリインターフェイスはＮＡＮＤインターフェイス又はＮＯＲインターフェイスを含む。
メモリシステム１０００はコンピューター、ＵＭＰＣ（Ｕｌｔｒａ Ｍｏｂｉｌｅ ＰＣ）、ワークステーション、ネットブック（ｎｅｔ−ｂｏｏｋ）、ＰＤＡ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、ポータブル（ｐｏｒｔａｂｌｅ）コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、タブレットコンピューター（ｔａｂｌｅｔ ｃｏｍｐｕｔｅｒ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、スマートフォン（ｓｍａｒｔ ｐｈｏｎｅ）、ｅ−ｂｏｏｋ、ＰＭＰ（ｐｏｒｔａｂｌｅ ｍｕｌｔｉｍｅｄｉａ ｐｌａｙｅｒ）、携帯用ゲーム機、ナビゲーション（ｎａｖｉｇａｔｉｏｎ）装置、ブラックボックス（ｂｌａｃｋ ｂｏｘ）、デジタルカメラ（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＤＭＢ（Ｄｉｇｉｔａｌ Ｍｕｌｔｉｍｅｄｉａ Ｂｒｏａｄｃａｓｔｉｎｇ）再生器、３次元受像機（３−ｄｉｍｅｎｓｉｏｎａｌ ｔｅｌｅｖｉｓｉｏｎ）、デジタル音声録音機（ｄｉｇｉｔａｌ ａｕｄｉｏ ｒｅｃｏｒｄｅｒ）、デジタル音声再生器（ｄｉｇｉｔａｌ ａｕｄｉｏ ｐｌａｙｅｒ）、デジタル映像録画器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｒｅｃｏｒｄｅｒ）、デジタル映像再生器（ｄｉｇｉｔａｌ ｐｉｃｔｕｒｅ ｐｌａｙｅｒ）、デジタル動画録画器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｒｅｃｏｒｄｅｒ）、デジタル動画再生器（ｄｉｇｉｔａｌ ｖｉｄｅｏ ｐｌａｙｅｒ）、データセンターを構成するストレージ、情報を無線環境で送受信できる装置、溝ネットワークを構成する多様な電子装置の中で１つ、コンピューターネットワークを構成する多様な電子装置の中で１つ、テレマティクスネットワークを構成する多様な電子装置の中で１つ、ＲＦＩＤ装置、又はコンピューティングシステムを構成する多様な構成要素の中で１つ等のような電子装置の多様な構成要素の中で１つに提供される。
不揮発性メモリ装置１１００又はメモリシステム１０００は多様な形態のパッケージに実装され得る。例えば、不揮発性メモリ装置１１００又はメモリシステム１０００はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等のような方式にパッケージ化されて実装され得る。
図５５は本発明の第１実施形態によるメモリシステム１０００の動作方法を示す順序図である。図５４及び図５５を参照すれば、Ｓ１１１０段階で制御器１２００は不揮発性メモリ装置１１００へ消去コマンドを伝送することができる。消去される領域の住所が消去コマンドと共に伝送され得る。
Ｓ１１２０段階で、不揮発性メモリ装置１１００は本発明の第１乃至第３実施形態による消去方法の中で１つにしたがって、消去を遂行できる。例えば、不揮発性メモリ装置１１００は第１又は第２実施形態にしたがって、プリ読出しを遂行し、オフストリングを消去パスとして処理して消去を遂行できる。不揮発性メモリ装置１１００は第３又は第４実施形態にしたがって、フェイルストリングの数を特定値と比較し、消去を遂行できる。
消去が完了されれば、Ｓ１１３０段階で、不揮発性メモリ装置１１００は消去が完了されたことを表す応答を制御器１２００へ伝送することができる。
Ｓ１１４０段階で、制御器１２００は消去コマンドを不揮発性メモリ装置１１００へ伝送することができる。
Ｓ１１５０段階で、不揮発性メモリ装置１１００は本発明の第１乃至第３実施形態による消去方法の中で１つにしたがって、消去を遂行できる。プリ読出しを通じて検出されたオフストリングの数が第１値Ｖ１より大きい時、及びフェイルストリングの数が第２値Ｖ２又は第３値Ｖ３より大きい状態に消去が終了される時、消去の時にエラーが発生したことと判別され得る。
消去の時にエラーが発生したことと判別されれば、Ｓ１１６０段階で、不揮発性メモリ装置１１００は消去エラーを表す応答を制御器１２００へ伝送することができる。
エラーを表す応答が受信されれば、制御器１２００はエラー処理を遂行できる。例えば、制御器１２００は消去エラーが発生したメモリブロックをバッドブロックとして処理できる。
上述されたように、不揮発性メモリ装置１１００にオフストリングが存在しても、制御器１２００は不揮発性メモリ装置１１００が正常的に動作するように制御することができる。
図５６は本発明の第２実施形態によるメモリシステム１０００の動作方法を示す順序図である。図５４及び図５６を参照すれば、Ｓ１２１０段階で制御器１２００は不揮発性メモリ装置１１００へコマンドを伝送する。伝送されるコマンドは書込み、読出し、消去コマンドと異なるコマンドであり得る。
Ｓ１２２０段階で、不揮発性メモリ装置１１００は受信されたコマンドに応答して第１及び第２実施形態によるプリ読出し方法の中で１つにしたがって、プリ読出しを遂行できる。プリ読出しを通じて、不揮発性メモリ装置１１００はオフストリング情報を検出することができる。オフストリング情報はオフストリングの数、プリ読出し結果、又はオフストリングの数とプリ読出し結果を包含できる。オフストリング情報の種類はＳ１２１０段階で伝送されるコマンドにしたがって、決定され得る。
Ｓ１２３０段階で、不揮発性メモリ装置１１００はオフストリング情報を制御器１２００へ出力することができる。
Ｓ１２４０段階で、制御器１２００は受信されたオフストリング情報を内部メモリ１２１０に格納できる。内部メモリ１２１０に格納されたオフストリング情報を利用して、制御器１２００は不揮発性メモリ装置１１００を制御することができる。
例示的に、オフストリング情報は内部メモリ１２１０に臨時的に格納され得る。オフストリング情報はホストからの論理住所を不揮発性メモリ装置１１００の物理住所とマッピングするマッピングテーブルと共に内部メモリ１２１０に格納され得る。
図５７は制御器１２００がオフストリング情報を利用する方法の第１例を示す順序図である。図５７を参照すれば、Ｓ１３１０段階で制御器１２００は不揮発性メモリ装置１１００へ消去コマンド及びオフストリング情報を伝送することができる。消去される領域を表す住所が共に伝送され得る。
Ｓ１３２０段階で、オフストリングを消去パスされたことと処理し、メモリセルが消去される。例えば、不揮発性メモリ装置１１００は図８のＳ１１５段階を参照して説明されたことのようにオフストリングを消去パスされたことと処理し、メモリセルを消去することができる。例示的に、Ｓ１３２０段階は図８の消去方法でＳ１１３段階及びＳ１１４段階のプリ読出しが除去された形態に遂行できる。
消去が完了されれば、Ｓ１３３０段階で、不揮発性メモリ装置１１００は消去が完了されたことを表す応答を制御器１２００へ伝送する。
Ｓ１３４０段階で、制御器１２００は不揮発性メモリ装置１１００へ消去コマンド及びオフストリング情報を伝送することができる。消去される領域を表す住所が共に伝送され得る。
Ｓ１３５０段階で、不揮発性メモリ装置１１００はオフストリングを消去パスされたことと処理し、メモリセルを消去することができる。
消去の時にエラーが発生すれば、Ｓ１３６０段階で消去エラーが発生したことを表す応答が制御器１２００へ伝送され得る。
消去エラーを表す応答が受信すれば、Ｓ１３７０段階で制御器１２００は不揮発性メモリ装置１１００へコマンドを伝送することができる。消去エラーが発生された領域を表す住所が共に伝送され得る。
コマンドに応答して、Ｓ１３８０段階で不揮発性メモリ装置１１００はプリ読出しを遂行できる。プリ読出しが遂行されれば、不揮発性メモリ装置１１００はオフストリング情報を検出することができる。
Ｓ１３９０段階で、不揮発性メモリ装置１１００はオフストリング情報を制御器１２００へ伝送することができる。
Ｓ１３９５段階で、制御器１２００は伝送されたオフストリング情報を利用して、内部メモリに格納されたデータを更新するか、或いはエラープロセスを遂行できる。
例示的に、メモリセルの劣化によってオフストリングが追加的に発生できる。オフストリングが追加的に発生すれば、消去の時にエラーが発生できる。消去エラーが発生する時プリ読出しを遂行してオフストリング情報が更新されれば、オフストリングが追加的に発生した場合にも不揮発性メモリ装置１１００が正常的に動作できる。
例示的に、オフストリングの数がエラー訂正ビット数より大きいか、或いはオフストリングの以外の要因によって消去エラーが発生した場合、制御器１２００はエラープロセスを遂行できる。例えば、制御器１２００は消去エラーが発生したメモリブロックをバッドブロックとして処理できる。
図５８は制御器１２００がオフストリング情報を利用する方法の第２例を示す順序図である。図５８を参照すれば、Ｓ１４１０段階で制御器１２００は不揮発性メモリ装置１１００へ読出しコマンドを伝送することができる。読み出される領域を表す住所が共に伝送され得る。
Ｓ１４２０段階で、不揮発性メモリ装置１１００は読み出されたデータを制御器１２００に伝送することができる。
Ｓ１４３０段階で、制御器１２００はオフストリング情報を利用して読み出されたデータのエラーを訂正できる。例えば、制御器１２００はオフストリング情報を利用して、読み出されたデータの中でオフストリングに対応するデータの位置を検出することができる。オフストリングに対応するデータはエラーデータである確率がある。エラーデータである確率があるデータの位置を獲得することによって、制御器１２００のエラー訂正部１２２０のエラー訂正効率又はエラー訂正能力が増大できる。特に、エラー訂正部１２２０がＬＤＰＣを使用する場合、エラー訂正効率又はエラー訂正能力が増大できる。
図５９は制御器１２００がオフストリング情報を利用する方法の第３例を示す順序図である。図５９を参照すれば、Ｓ１５１０段階で制御器１２００は書込みデータ及びオフストリング情報を利用してコードワードを生成することができる。例示的に、オフストリングに対応するデータは読み出される時、エラーを発生させ得る。制御器１２００はデータが読み出される時、エラー訂正が容易にするように、コードワードを生成することができる。制御器１２００はオフストリングに対応するデータを高い閾値電圧に対応するデータにマッピングできる。
Ｓ１５２０段階で、制御器１２００は書込みコマンドと共にコードワードを不揮発性メモリ装置１１００へ伝送する。
Ｓ１５３０段階で、不揮発性メモリ装置１５３０は受信されたコードワードを書き込む。
Ｓ１５４０段階で、不揮発性メモリ装置１１００は書込みが完了されたことを表す応答を制御器１２００へ伝送することができる。
オフストリングの位置にしたがって、コードワードが生成されれば、コードワードが読み出される時、エラー訂正効率又はエラー訂正能力が増大できる。
図６０は本発明の第３実施形態によるメモリシステム１０００の動作方法を示す順序図である。図６０を参照すれば、Ｓ１６１０段階で制御器１２００は不揮発性メモリ装置１１００へコマンドを伝送することができる。特定な領域を表す住所が共に伝送され得る。オフストリング情報が要求される時、制御器１２００はコマンドを伝送することができる。
Ｓ１６２０段階で、不揮発性メモリ装置１１００はプリ読出しを遂行する。プリ読出しが遂行されれば、オフストリング情報が検出され得る。
Ｓ１６３０段階で、不揮発性メモリ装置１１００はオフストリング情報を制御器１２００へ伝送する。
Ｓ１６４０段階で、制御器１２００は伝送されたオフストリング情報を不揮発性メモリ装置１１００に書き込むことができる。例えば、不揮発性メモリ装置１１００のメモリブロックＢＬＫ１〜ＢＬＫｚ（図２参照）はデータ領域及びバッファ領域に分割され得る。データ領域に使用者データが書き込まれ得る。バッファ領域にデータ領域に対する情報又はデータ領域に書き込まれるデータに対する情報が書き込まれ得る。制御器１２００は不揮発性メモリ装置１１００のバッファ領域にオフストリング情報が書き込まれるように、不揮発性メモリ装置１１００を制御することができる。
制御器１２００はオフストリング情報を利用して追加的な動作を遂行できる。例えば、制御器１２００はオフストリング情報を利用して書込み、読出し、又は消去を遂行できる。
以後に、制御器１２００の内部メモリ１２１０に格納されたオフストリング情報は削除され得る。オフストリング情報が要求されない時、制御器１２００はオフストリング情報を削除することができる。
Ｓ１６５０段階で、制御器１２００は不揮発性メモリ装置１１００へコマンドを伝送することができる。例えば、制御器１２００は特定な領域のオフストリング情報が要求される時、コマンドを伝送することができる。特定な領域に書込み、読出し、又は消去を遂行しようとする時、制御器１２００は特定な領域のオフストリング情報を要請するコマンドを伝送することができる。
Ｓ１６６０段階で、不揮発性メモリ装置１１００はバッファ領域に格納されたオフストリング情報を出力することができる。出力されたオフストリング情報を利用して、制御器１２００は書込み、読出し、消去等の動作を遂行できる。
Ｓ１６７０段階で、Ｓ１３４０段階乃至Ｓ１３６０段階を参照して説明されたように消去エラーが発生できる。
消去エラーが発生すれば、Ｓ１６８０段階で、Ｓ１３７０段階乃至Ｓ１３９０段階を参照して説明されたようにオフストリング情報が更新され得る。
オフストリング情報が更新されれば、制御器１２００は更新されたオフストリング情報を不揮発性メモリ装置１１００のバッファ領域に書き込むことができる。
図６１は本発明の第４実施形態によるメモリシステム１０００の動作方法を示す順序図である。図６１を参照すれば、Ｓ１７１０段階で制御器１２００は不揮発性メモリ装置１１００へコマンドを伝送することができる。特定な領域を表す住所が共に伝送され得る。オフストリング情報が要求される時、制御器１２００はコマンドを伝送することができる。
Ｓ１７２０段階で、不揮発性メモリ装置１１００は予め格納されたオフストリング情報を制御器１２００へ伝送することができる。例示的に、オフストリング情報は不揮発性メモリ装置１１００のテスト段階で検出されて不揮発性メモリ装置１１００に予め格納され得る。オフストリング情報は不揮発性メモリ装置１２００のメモリブロックＢＬＫ１〜ＢＬＫｚの中でバッファ領域に格納され得る。
制御器１２００はオフストリング情報を利用して追加的な動作を遂行できる。例えば、制御器１２００はオフストリング情報を利用して書込み、読出し、又は消去を遂行できる。
以後に、制御器１２００の内部メモリ１２１０に格納されたオフストリング情報は削除され得る。オフストリング情報が要求されない時、制御器１２００はオフストリング情報を削除できる。
Ｓ１７３０段階乃至Ｓ１７７０段階で、消去エラーが発生すれば、オフストリング情報が更新され、更新されたオフストリング情報が不揮発性メモリ装置１１０に書き込まれ得る。Ｓ１７３０段階乃至Ｓ１７７０段階はＳ１６５０段階乃至Ｓ１６９０段階と同様に遂行できる。
上述された実施形態で、不揮発性メモリ装置で生成されたオフストリング情報は制御器へ出力され、制御器から伝送されるオフストリング情報が不揮発性メモリ装置に書き込まれることと説明した。しかし、不揮発性メモリ装置で生成されたオフストリング情報は制御器の制御にしたがって、不揮発性メモリ装置に直接書き込まれ得る。
図６２は図５４のメモリシステム１０００の応用例を示すブロック図である。図６２を参照すれば、メモリシステム２０００は不揮発性メモリ装置２１００及び制御器２２００を含む。不揮発性メモリ装置２１００は複数の不揮発性メモリチップを含む。複数の不揮発性メモリチップは複数のグループを形成する。複数の不揮発性メモリチップのグループの各々は１つの共通チャンネルを通じて制御器２２００と通信するように構成される。例示的に、複数の不揮発性メモリチップは第１乃至第ｋチャンネルＣＨ１〜ＣＨｋを通じて制御器２２００と通信できる。
不揮発性メモリチップの各々は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一な構造を有し、同様に動作できる。即ち、不揮発性メモリ装置２１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置２１００は上述された消去方法によって消去を遂行できる。不揮発性メモリ装置２１００は上述されたプリ読出し方法によってプリ読出しを遂行できる。
図５４乃至図６１を参照して説明されたように、制御器２２００は不揮発性メモリ装置２１００からオフストリング情報を受信して多様な動作を遂行できる。
図６２で、１つのチャンネルに複数の不揮発性メモリチップが連結されることと説明されている。しかし、１つのチャンネルに１つの不揮発性メモリチップが連結されるようにメモリシステム２０００が変形され得る。
図６３は本発明の実施形態によるメモリカード３０００を示す。図６３を参照すれば、メモリカード３０００は不揮発性メモリ装置３１００、制御器３２００、及びコネクター３３００を含む。
不揮発性メモリ装置３１００は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一な構造を有し、同様に動作できる。即ち、不揮発性メモリ装置３１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置３１００は上述された消去方法によって消去を遂行できる。不揮発性メモリ装置３１００は上述されたプリ読出し方法によってプリ読出しを遂行できる。
制御器３２００は図５４乃至図６１を参照して説明されたように、不揮発性メモリ装置３１００から受信されるオフストリング情報を利用して多様な動作を遂行できる。
コネクター３３００はメモリカード３０００とホストを電気的に連結することができる。
メモリカード３０００はＰＣカード（ＰＣＭＣＩＡ、ｐｅｒｓｏｎａｌ ｃｏｍｐｕｔｅｒ ｍｅｍｏｒｙ ｃａｒｄ ｉｎｔｅｒｎａｔｉｏｎａｌ ａｓｓｏｃｉａｔｉｏｎ）、コンパクトフラッシュ（登録商標）カード（ＣＦ）、スマトメディアカード（ＳＭ、ＳＭＣ）、メモリスティック、マルチメディアカード（ＭＭＣ、ＲＳ−ＭＭＣ、ＭＭＣｍｉｃｒｏ）、ＳＤカード（ＳＤ、ｍｉｎｉＳＤ、ｍｉｃｒｏＳＤ、ＳＤＨＣ）、ユニバーサルフラッシュ記憶装置（ＵＦＳ）等のようなメモリカードを構成することができる。
図６４は本発明の実施形態によるソリッドステートドライブ４０００（ＳＳＤ、Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｒｉｖｅ）を示す。図６４を参照すれば、ソリッドステートドライブ４０００は複数の不揮発性メモリ装置４１００、制御器４２００、及びコネクター４３００を含む。
不揮発性メモリ装置４１００の各々は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一な構造を有し、同様に動作できる。即ち、不揮発性メモリ装置４１００の各々は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置４１００の各々は上述された消去方法によって消去を遂行できる。不揮発性メモリ装置４１００の各々は上述されたプリ読出し方法によってプリ読出しを遂行できる。
制御器４２００は図５４乃至図６１を参照して説明されたように、不揮発性メモリ装置４１００から受信されるオフストリング情報を利用して多様な動作を遂行できる。
コネクター４３００はソリッドステートドライブ４０００とホストを電気的に連結することができる。
図６５は本発明の実施形態によるコンピューティングシステム５０００を示すブロック図である。図６５を参照すれば、コンピューティングシステム５０００は中央処理装置５１００、ＲＡＭ５２００、使用者インターフェイス５３００、モデム５４００、及びメモリシステム５６００を含む。
メモリシステム５６００はシステムバス５５００を通じて、中央処理装置５１００、ＲＡＭ５２００、使用者インターフェイス５３００、及びモデム５４００に電気的に連結される。使用者インターフェイス５３００を通じて提供されるか、或いは、中央処理装置５１００によって処理されたデータはメモリシステム５６００に格納される。
メモリシステム５６００は不揮発性メモリ装置５６１０及び制御器５６２０を含む。メモリシステム５６００は本発明の実施形態によるメモリシステム１０００、２０００、メモリカード３０００、又はソリッドステートドライブ４０００であり得る。
図６６は本発明の実施形態によるテストシステム６０００を示すブロック図である。図６６を参照すれば、テストシステム６０００は不揮発性メモリ装置６１００及びテスト装置６２００を含む。
不揮発性メモリ装置６１００は本発明の実施形態による不揮発性メモリ装置１００〜５００の中で１つと同一な構造を有し、同様に動作できる。即ち、不揮発性メモリ装置６１００は基板１１１の上に提供される複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２を含み、複数のセルストリングＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２の各々は基板１１１と垂直になる方向に積層された複数のセルトランジスターＣＴを含む。不揮発性メモリ装置６１００は上述された消去方法によって消去を遂行できる。不揮発性メモリ装置６１００は上述されたプリ読出し方法によってプリ読出しを遂行できる。
図６７は本発明の実施形態によるテスト方法を示す順序図である。図６６及び図６７を参照すれば、Ｓ６１１０段階でテスト装置６２００は不揮発性メモリ装置６１００へコマンドを伝送することができる。
コマンドに応答して、Ｓ６１２０段階で、不揮発性メモリ装置６１００はプリ読出しを遂行できる。プリ読出しが遂行されれば、オフストリング情報が検出され得る。
Ｓ６１３０段階で、不揮発性メモリ装置６１００はテスト装置６２００へオフストリング情報を出力することができる。
Ｓ６１４０段階で、テスト装置６２００はリペアを遂行する。例えば、オフストリング情報又はその他の多様なテストデータにしたがって、テスト装置６２００はリペアを遂行できる。例えば、特定メモリブロックのオフストリングの数が特定値より大きい時、テスト装置６２００は特定メモリブロックをリペアできる。リペアはテスト装置６２００が不揮発性メモリ装置６１００のヒューズ（レーザーヒューズ又は電気ヒューズ）を制御する動作を包含できる。
Ｓ６１５０段階で、テスト装置６１５０はオフストリング情報を不揮発性メモリ装置６１００に書き込むことができる。例えば、テスト装置６１５０はオフストリング情報を不揮発性メモリ装置６１００のメモリブロックＢＬＫ１〜ＢＬＫｚ（図２参照）の中でバッファメモリブロックに書き込むことができる。
不揮発性メモリ装置６１００に書き込まれたデータは不揮発性メモリ装置６１００を制御するために使用され得る。
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲と技術的思想から逸脱しない限度内で様々な変形が可能である。したがって本発明の範囲は上述した実施形態に限定されて制限されなく、後述する特許請求の範囲のみでなくこの発明の特許請求の範囲と均等なことによって定まれなければならない。
１００、２００、３００、４００、５００・・・不揮発性メモリ装置
１１０、２１０、３１０、４１０、５１０・・・メモリセルアレイ
１２０、２２０、３２０、４２０、５２０・・・アドレスデコーディング部
１３０、２３０、３３０、４３０、５３０・・・ページバッファ部
１４０、２４０、３４０、４４０、５４０・・・データ入出力部
１５０，２５０，３５０，４５０，５５０・・・カウンティング部
１６０、２６０、３６０、４６０、５６０・・・パス／フェイルチェッキング部
１７０、２７０、３７０、４７０、５７０・・・制御ロジック
ＢＬＫ１〜ＢＬＫｚ・・・メモリブロック
１１１・・・基板
１１２、１１２ａ・・・絶縁物質
ＰＬ、ＰＬａ、ＰＬｂ・・・ピラー
１１４，１１４ａ，１１４ｂ・・・チャンネル膜
１１５、１１５ａ、１１５ｂ・・・内部物質
１１６・・・情報格納膜
１１７〜１１９・・・第１乃至第３サブ絶縁膜
ＣＭ１〜ＣＭ８・・・第１乃至第８導電物質
ＣＴ・・・セルトランジスター
ＷＬ Ｃｕｔ・・・ワードラインカット
ＣＳＲ・・・共通ソース領域
３２０・・・ドレーン
ＢＬ、ＢＬ１、ＢＬ２・・・ビットライン
ＣＳ１１、ＣＳ１２、ＣＳ２１、ＣＳ２２・・・セルストリング
ＧＳＴ、ＧＳＴａ、ＧＳＴｂ・・・接地選択トランジスター
ＧＳＬ、ＧＳＬ１、ＧＳＬ２・・・接地選択ライン
ＭＣ１〜ＭＣ６・・・メモリセル
ＷＬ１〜ＷＬ６・・・ワードライン
ＣＳＬ・・・共通ソースライン
ＳＳＴ、ＳＳＴａ、ＳＳＴｂ・・・ストリング選択トランジスター
ＳＳＬ１、ＳＳＬ２、ＳＳＬ１ａ、ＳＳＬ１ｂ、ＳＳＬ２ａ、ＳＳＬ２ｂ・・・ストリング選択ライン
ＢＬＫａ１〜ＢＬＫ７・・・等価回路
ＩＭ・・・絶縁物質
ＣＭＵ１〜ＣＭＵ８・・・上部導電物質
ＣＭＤ１ａ、ＣＭＤ１ｂ、ＣＭＤ２〜ＣＭＤ４・・・下部導電物質
ＰＬＵ・・・上部ピラー
ＰＬＤ・・・下部ピラー
Ｄ・・・ダイオード
１０００、２０００・・・メモリシステム
３０００・・・メモリカード
４０００・・・ソリッドステートドライブ
５０００・・・コンピューティングシステム
６０００・・・テストシステム

Claims (47)

  1. 不揮発性メモリ装置の消去方法において、
    複数のメモリセルへ消去電圧を供給する段階と、
    前記複数のメモリセルのワードラインで読出し電圧によって読出し動作を遂行する段階と、
    前記複数のメモリセルのワードラインの少なくとも１つのワードラインで消去検証電圧を利用して消去検証動作を遂行する段階と、を含み、
    前記消去検証電圧は前記読出し電圧より低い消去方法。
  2. 前記読出し電圧は各々のワードラインへ印加される１つ又はその以上のレベルを有する電圧を含む請求項１に記載の消去方法。
  3. 前記読出し電圧は前記ワードラインへ印加される単一レベルの電圧を含む請求項１に記載の消去方法。
  4. 前記消去検証電圧は前記複数のメモリセルの前記ワードラインの対応するワードラインによって可変され、
    前記可変される消去検証電圧は前記読出し電圧より低い請求項１に記載の消去方法。
  5. 前記読出し電圧は前記複数のメモリセルのプログラム状態の閾値電圧より高い請求項１に記載の消去方法。
  6. 前記複数のメモリセルは少なくとも１つのダミーセル及び１つ又はその以上の通常メモリセルを含み、
    前記読出し動作及び消去検証動作の時に、前記少なくとも１つのダミーセルは前記通常メモリセルへ供給される動作電圧と異なる電圧が供給される請求項１に記載の消去方法。
  7. 不揮発性メモリ装置の消去方法において、
    各々複数のメモリセルを有する複数のストリングへ消去電圧を供給する段階と、
    前記複数のストリングのワードラインで読出し電圧によって読出し動作を遂行する段階と、
    前記遂行された読出し動作にしたがって、１つ又はその以上のオフストリングを判別する段階と、
    前記オフストリングを消去検証パスとして処理する段階と、
    前記複数のストリングのワードラインで消去検証電圧によって消去検証動作を遂行する段階と、を含む消去方法。
  8. 前記遂行された消去検証動作にしたがって、前記複数のストリングへ調節された消去電圧を供給する段階をさらに含む請求項７に記載の消去方法。
  9. 前記複数のストリングは前記読出し動作にしたがって、オフストリング及び非オフストリングと判別され、
    前記消去検証動作は前記オフストリングでビットラインプリチャージ動作が遂行されることを禁止することを含む請求項８に記載の消去方法。
  10. 前記オフストリングと非オフストリングとのビットラインへプリチャージ電圧として互に異なる電圧を供給する段階と、
    前記消去検証動作の時に前記複数のストリングのワードラインの各々へ前記消去検証電圧を供給する段階をさらに含む請求項７に記載の消去方法。
  11. 前記複数のメモリセルは少なくとも１つのダミーセル及び１つ又はその以上の通常メモリセルを含み、
    前記読出し動作及び前記消去検証動作の時に、前記少なくとも１つのダミーセルは前記通常メモリセルへ供給される動作電圧と異なる電圧が供給される請求項７に記載の消去方法。
  12. 基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイと、
    前記複数のストリングのワードラインへ読出し電圧を印加して読出し動作を遂行する制御部と、
    前記読出し動作の時に判別される前記複数のストリングの中で１つ又はその以上のオフストリングの情報を格納するページバッファ部と、を含み、
    前記制御部は前記複数のストリングのワードラインの少なくとも１つのワードラインへ消去検証電圧を印加して消去検証動作を遂行し、前記消去検証電圧は前記読出し電圧より低い不揮発性メモリ装置。
  13. 前記複数のストリング各々の前記複数のメモリセルは互に異なる大きさを有し、隣接するストリングは特定距離くらい離隔される請求項１２に記載の不揮発性メモリ装置。
  14. 前記制御部は前記読出し動作にしたがって、前記ストリングの中で第１オフストリングを判別し、前記消去検証動作にしたがって、第２オフストリングを判別し、
    前記制御部は前記第１及び第２オフストリングで調節された消去電圧によって消去動作を遂行する請求項１２に記載の不揮発性メモリ装置。
  15. 前記制御部は前記オフストリング及び非オフストリングを含む前記ストリングで第１消去電圧によって消去動作を遂行した後、前記非オフストリングで消去検証動作を遂行する請求項１２に記載の不揮発性メモリ装置。
  16. 前記制御部は前記消去検証動作にしたがって、前記オフストリングで調節された消去電圧にその他の消去動作を遂行する請求項１５に記載の不揮発性メモリ装置。
  17. 前記制御部は選択されたストリングが消去フェイルストリングを表すオフストリングであると判別される時、前記消去検証動作にしたがって、前記選択されたストリングでその他の消去動作が遂行されるように制御する請求項１２に記載の不揮発性メモリ装置。
  18. メモリシステムの動作方法において、
    基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイを含む不揮発性メモリ装置で消去動作を遂行するコマンドを制御器で生成する段階と、
    前記生成されたコマンドにしたがって、前記不揮発性メモリ装置で消去動作を遂行する段階と、を含み、
    前記消去動作は、
    前記複数のストリングで消去動作を遂行する段階と、
    前記複数のストリングのワードラインへ読出し電圧を印加して読出し動作を遂行する段階と、
    前記遂行された読出し動作にしたがって、１つ又はその以上のストリングをオフストリングと判別する段階と、
    前記オフストリングを消去検証パスとして処理する段階と、
    前記複数のストリングの前記ワードラインへ消去検証電圧を印加して消去検証動作を遂行する段階と、を含み、
    前記消去検証電圧は前記読出し電圧より低い動作方法。
  19. 前記消去検証パスとして処理する段階は前記オフストリングで前記消去検証動作が遂行されることを禁止する段階を含む請求項１８に記載の動作方法。
  20. 前記オフストリングへ第２消去電圧を印加して第２消去動作を遂行する段階をさらに含む請求項１８に記載の動作方法。
  21. 前記読出し動作は前記消去動作と前記消去検証動作との間に遂行されない請求項１８に記載の動作方法。
  22. 前記消去検証動作は前記オフストリングで遂行されない請求項１８に記載の動作方法。
  23. 前記不揮発性メモリ装置から前記制御器へ前記消去動作にしたがう第１応答信号を伝送する段階と、
    前記不揮発性メモリ装置が第２消去動作を遂行するように制御する第２コマンドを前記制御器から生成する段階と、
    前記不揮発性メモリ装置から前記第２消去動作にしたがう第２応答信号を伝送し、前記制御器が前記第１応答信号及び第２応答信号にしたがって、バッドブロックを判別するエラープロセスを遂行する段階と、を含む請求項１８に記載の動作方法。
  24. 前記消去動作の完了にしたがって、前記制御器へ前記オフストリングの情報を伝送し、前記制御器が前記伝送された情報によって以前の情報を更新する段階をさらに含む請求項１８に記載の動作方法。
  25. 前記オフストリングの情報を前記制御器へ伝送する段階と、
    前記不揮発性メモリ装置へ読出しコマンドを伝送して前記ストリングからデータを読み出す第２読出し動作を遂行する段階と、
    前記オフストリングの情報及び前記読出しデータにしたがって、エラーを訂正する段階と、をさらに含む請求項１８に記載の動作方法。
  26. 前記不揮発性メモリ装置がプリ−読出し動作を遂行するように第２コマンドを生成する段階と、
    前記プリ−読出し動作にしたがって、前記不揮発性メモリ装置から第２オフストリングの情報を受信し、前記不揮発性メモリ装置がバッファ領域に前記第２オフストリングの情報を格納するように制御する段階をさらに含む請求項１８に記載の動作方法。
  27. 前記不揮発性メモリ装置が前記オフストリングの情報を前記制御器へ出力するように第２コマンドを生成する段階と、
    前記消去動作にしたがって、前記オフストリングの第２情報を受信する段階と、
    前記第２オフストリングの第２情報と前記オフストリングの情報とにしたがって、情報を更新する段階をさらに含む請求項２６に記載の動作方法。
  28. 所定の数のストリングに連結されたストリング選択ラインを選択し、前記選択されたストリング選択ラインが最後のストリング選択ラインである時まで前記選択されたストリング選択ラインの所定の数のストリングで読出し動作を遂行する段階をさらに含む請求項１８に記載の動作方法。
  29. 前記複数のストリングは複数のグループに分割されて複数のストリング選択ラインに連結され、
    前記消去動作は前記複数のストリング選択ラインの中で第１ストリング選択ラインを選択することを含み、
    前記読出し動作及び前記消去検証動作は前記選択されたストリング選択ラインに連結されたストリングに対して遂行される請求項１８に記載の動作方法。
  30. 前記複数のストリング選択ラインの中で最後のストリング選択ラインが選択される時まで、前記読出し動作及び前記オフストリングの検出を繰り返す段階をさらに含み、
    前記複数のストリング選択ラインは各々対応するストリングに連結され、順次的に選択される請求項１８に記載の動作方法。
  31. 前記繰り返す段階は、
    前記複数のストリング選択ラインの中で第２ストリング選択ラインを選択する段階と、
    前記第２ストリング選択ラインに連結されたストリングのワードラインへ高電圧を印加して前記読出し動作を遂行する段階と、
    前記読出し動作にしたがって、１つ又はその以上の第２ストリングをオフストリングと判別する段階と、を含む請求項３０に記載の動作方法。
  32. 基板及び複数のブロックを含み、各ブロックは複数のストリングを含み、各ストリングは複数のメモリセルを含み、前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成されるメモリセルアレイを含む不揮発性メモリ装置と、
    前記不揮発性メモリ装置で消去動作が遂行されるようにコマンドを生成する制御器と、を含み、
    前記不揮発性メモリ装置は、
    複数のストリングを消去し、
    前記複数のストリングのワードラインへ読出し電圧を印加して読出し動作を遂行し、
    前記読出し動作にしたがって、１つ又はその以上のストリングをオフストリングと判別し、
    前記オフストリングを消去検証パスとして処理し、
    前記複数のストリングの前記ワードラインへ消去検証電圧を印加して消去検証動作を遂行し、
    前記消去検証電圧は前記読出し電圧より低いメモリシステム。
  33. 前記ストリングは特定距離くらい離隔され、前記ストリング内に前記ストリングのメモリセルを連結するチャンネル膜が形成され、前記チャンネル膜はオフストリングを発生させる欠陥を有する請求項３２に記載のメモリシステム。
  34. 前記不揮発性メモリ装置は隣接するストリングに連結されるチャンネル膜部を含み、前記オフストリングは前記基板と電気的接触を有しないチャンネル膜部によって形成される請求項３３に記載のメモリシステム。
  35. 前記不揮発性メモリ装置はドレーン及び前記ストリングに連結されるチャンネル膜部を含み、前記オフストリングは前記基板と電気的接触を有しないチャンネル膜部によって形成される請求項３３に記載のメモリシステム。
  36. 前記不揮発性メモリ装置は前記消去検証動作が前記オフストリングで遂行されることを禁止する請求項３２に記載のメモリシステム。
  37. 不揮発性メモリ装置と、
    前記不揮発性メモリ装置を制御するように構成される制御器と、を含み、
    前記不揮発性メモリ装置は、
    各々複数のメモリセルを含む複数のストリングを含むメモリセルアレイと、
    前記制御器から伝送されるコマンドに応答して読出し動作を遂行し、読出し結果を出力するように構成される読出し及び書込み回路と、
    前記読出し結果を受信し、前記読出し動作の時にオフとして読み出されるオフストリングの数をカウントするように構成されるカウンティング部と、
    前記読出し結果又は前記カウント結果を前記オフストリングへ連関された情報として出力するように構成されるデータ入出力回路と、を含み、
    前記読出し動作は前記複数のストリングに連結されたワードラインへ高電圧を印加することによって遂行され、
    前記制御器は前記オフストリングに連関された情報にしたがって、前記不揮発性メモリ装置を制御するように構成されるメモリシステム。
  38. 前記不揮発性メモリ装置は基板を含み、
    前記複数のストリングは前記基板の上に前記基板と垂直になる方向に形成され、複数のストリングのグループに分割され、
    前記グループは複数のストリング選択ラインに連結され、
    前記制御器は前記不揮発性メモリ装置が前記複数のストリング選択ラインのグループのストリングで消去動作を遂行するように制御し、
    前記制御器は前記不揮発性メモリ装置が１つ又はその以上のオフストリングを消去パスとして処理し、各グループの単位にオフストリングではないストリングで消去検証動作を遂行するように制御する請求項３７に記載のメモリシステム。
  39. 隣接するストリングは各ストリングのメモリセルに電気的に連結されるチャンネル膜を有するピラーによって互に離隔される請求項３８に記載のメモリシステム。
  40. 前記ピラーは前記基板からの距離にしたがって、広くなる幅を有する請求項３９に記載のメモリシステム。
  41. 各ストリングのメモリセルは前記基板からの距離にしたがって、短くなる幅を有する請求項３８に記載のメモリシステム。
  42. 複数のストリングを含む不揮発性メモリ装置及び前記不揮発性メモリ装置を制御するように構成される制御器を含み、各ストリングは複数のメモリセルを含むメモリシステムの動作方法において、
    前記制御器から前記不揮発性メモリ装置へコマンドを伝送する段階と、
    前記コマンドに応答して前記不揮発性メモリ装置の読出し動作を遂行する段階と、
    前記読出し動作の時にオフとして読み出されるオフストリングに連関された情報を前記不揮発性メモリ装置から前記制御器へ伝送する段階と、
    前記伝送された情報を前記制御器に格納する段階と、を含み、
    前記読出し動作は前記複数のストリングに連結された全てのワードラインへ高電圧を印加することによって遂行される動作方法。
  43. 前記オフストリングに連関された格納された情報及び消去コマンドを前記制御器から前記不揮発性メモリ装置へ伝送する段階と、
    前記オフストリングに連関された格納された情報及び消去コマンドに応答して、前記不揮発性メモリ装置の消去動作を遂行する段階をさらに含む請求項４２に記載の動作方法。
  44. 前記消去動作の結果が消去フェイルを表すと、前記コマンドを伝送する段階、前記読出し動作を遂行する段階、前記情報を伝送する段階、及び前記伝送された情報を格納する段階が再び遂行される請求項４３に記載の動作方法。
  45. 前記制御器から前記不揮発性メモリ装置に読出しコマンドを伝送する段階と、
    前記読出しコマンドにしたがって、前記不揮発性メモリ装置から前記制御器へ読出し結果を伝送する段階と、
    前記オフストリングに連関された格納された情報を使用して前記伝送された読出し結果のエラーを訂正する段階と、をさらに含み、
    前記エラーを訂正する段階は前記制御器によって遂行される請求項４２に記載の動作方法。
  46. 書込みデータ及び前記オフストリングに連関された格納された情報を使用してコードワードを生成する段階と、
    前記生成されたコードワード及び書込みコマンドを前記制御器から前記不揮発性メモリ装置へ伝送する段階と、
    前記書込みコマンドに応答して前記伝送されたコードワードを前記不揮発性メモリ装置に書き込む段階と、をさらに含み、
    前記コードワードを生成する段階は前記制御器によって遂行される請求項４２に記載の動作方法。
  47. 前記オフストリングに連関された情報及び第２コマンドを前記制御器から前記不揮発性メモリ装置へ伝送する段階と、
    前記第２コマンドに応答して前記オフストリングに連関された伝送された情報を前記不揮発性メモリ装置に書き込む段階をさらに含む請求項４２に記載の動作方法。
JP2012151230A 2011-07-12 2012-07-05 不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、メモリシステムの動作方法、不揮発性メモリ装置を含むメモリカード、及びソリッドステートドライブ Active JP6083969B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020110068825A KR101736457B1 (ko) 2011-07-12 2011-07-12 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
KR10-2011-0068825 2011-07-12

Publications (3)

Publication Number Publication Date
JP2013020694A true JP2013020694A (ja) 2013-01-31
JP2013020694A5 JP2013020694A5 (ja) 2015-07-30
JP6083969B2 JP6083969B2 (ja) 2017-02-22

Family

ID=47425758

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012151230A Active JP6083969B2 (ja) 2011-07-12 2012-07-05 不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、メモリシステムの動作方法、不揮発性メモリ装置を含むメモリカード、及びソリッドステートドライブ

Country Status (6)

Country Link
US (2) US9053978B2 (ja)
JP (1) JP6083969B2 (ja)
KR (1) KR101736457B1 (ja)
CN (1) CN102881329B (ja)
DE (1) DE102012104713A1 (ja)
TW (1) TWI570733B (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053056A (ja) * 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
JP2014164789A (ja) * 2013-02-27 2014-09-08 Toshiba Corp 半導体記憶装置
KR20200078163A (ko) * 2018-12-21 2020-07-01 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102049076B1 (ko) * 2012-12-06 2020-01-09 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
US8824211B1 (en) * 2013-02-14 2014-09-02 Sandisk Technologies Inc. Group word line erase and erase-verify methods for 3D non-volatile memory
KR102083506B1 (ko) 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
US20140362642A1 (en) * 2013-06-05 2014-12-11 Sandisk Technologies Inc. 3D Non-Volatile Memory With Control Gate Length Based On Memory Hole Diameter
US8982626B2 (en) 2013-06-05 2015-03-17 Sandisk Technologies Inc. Program and read operations for 3D non-volatile memory based on memory hole diameter
KR20160043999A (ko) * 2013-08-15 2016-04-22 르네사스 일렉트로닉스 가부시키가이샤 반도체 장치
WO2015066794A1 (en) * 2013-11-08 2015-05-14 Conversant Intellectual Property Management Inc. A three-dimensional nonvolatile memory cell structure with upper body connection
KR102154620B1 (ko) * 2013-12-19 2020-09-10 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법 및 그것을 포함하는 저장 장치
TWI549228B (zh) * 2014-01-29 2016-09-11 華亞科技股份有限公司 動態隨機存取記憶體單元及其製作方法
US9377501B2 (en) 2014-02-12 2016-06-28 Winbond Electronics Corp. Semiconductor wafers, and testing methods thereof
CN103854700B (zh) 2014-02-28 2018-05-01 北京兆易创新科技股份有限公司 一种非易失性存储器的擦除方法和装置
JP2015176628A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置及びメモリコントローラ
JP2015195070A (ja) * 2014-03-31 2015-11-05 株式会社東芝 不揮発性半導体記憶装置
TWI497087B (zh) * 2014-04-22 2015-08-21 Winbond Electronics Corp 半導體晶圓以及其測試方法
CN105023912B (zh) * 2014-04-25 2017-12-26 华邦电子股份有限公司 半导体晶片以及其测试方法
KR102179284B1 (ko) * 2014-05-12 2020-11-18 삼성전자주식회사 불 휘발성 메모리 장치 및 그것의 소거 방법
KR102179270B1 (ko) * 2014-07-23 2020-11-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9406755B2 (en) * 2014-07-30 2016-08-02 Infineon Technologies Ag Smart semiconductor switch
US9177662B1 (en) * 2014-09-10 2015-11-03 Macronix Internaitonal Co., Ltd. Pre-reading method and programming method for 3D NAND flash memory
KR20160039486A (ko) * 2014-10-01 2016-04-11 에스케이하이닉스 주식회사 반도체 장치
CN105575427B (zh) * 2014-10-11 2020-02-04 北京兆易创新科技股份有限公司 一种非易失性存储器的擦除方法
KR20160044923A (ko) * 2014-10-16 2016-04-26 에스케이하이닉스 주식회사 복수의 메모리 셀들을 포함하는 반도체 메모리 장치 및 그것의 동작 방법
KR102282962B1 (ko) * 2014-12-22 2021-07-30 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US20160188495A1 (en) * 2014-12-26 2016-06-30 Intel Corporation Event triggered erasure for data security
KR102342849B1 (ko) * 2015-03-04 2021-12-23 삼성전자주식회사 비휘발성 메모리 장치, 메모리 시스템, 상기 비휘발성 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
KR102291806B1 (ko) * 2015-04-20 2021-08-24 삼성전자주식회사 불휘발성 메모리 시스템 및 그것의 동작 방법
US10163479B2 (en) * 2015-08-14 2018-12-25 Spin Transfer Technologies, Inc. Method and apparatus for bipolar memory write-verify
KR102347182B1 (ko) * 2015-09-04 2022-01-04 삼성전자주식회사 메모리 장치, 메모리 시스템, 상기 메모리 장치의 동작 방법 및 상기 메모리 시스템의 동작 방법
US9401216B1 (en) * 2015-09-22 2016-07-26 Sandisk Technologies Llc Adaptive operation of 3D NAND memory
KR102401060B1 (ko) 2015-11-03 2022-05-24 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
KR102365171B1 (ko) * 2015-12-10 2022-02-21 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR102376505B1 (ko) 2016-01-13 2022-03-18 삼성전자주식회사 불휘발성 메모리 장치 내 소거 불량 워드라인 검출 방법
KR102644275B1 (ko) * 2016-05-19 2024-03-06 삼성전자주식회사 리프레쉬 리드 동작을 수행하는 불휘발성 메모리 장치를 제어하는 메모리 콘트롤러의 동작 방법
US9711228B1 (en) 2016-05-27 2017-07-18 Micron Technology, Inc. Apparatus and methods of operating memory with erase de-bias
KR102533016B1 (ko) * 2016-07-28 2023-05-17 에스케이하이닉스 주식회사 메모리 장치 및 이의 동작 방법
KR20180059208A (ko) * 2016-11-25 2018-06-04 삼성전자주식회사 리클레임 제어부를 갖는 메모리 콘트롤러 및 그에 따른 동작 제어 방법
KR102626039B1 (ko) * 2016-12-02 2024-01-18 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
US10354737B2 (en) * 2017-06-22 2019-07-16 Western Digital Technologies, Inc. Non-volatile memory sub-block erasure disturb management scheme
JP2019053805A (ja) * 2017-09-15 2019-04-04 東芝メモリ株式会社 メモリシステム
CN109698162A (zh) * 2017-10-20 2019-04-30 萨摩亚商费洛储存科技股份有限公司 三维存储元件及其制造方法
CN109767805B (zh) * 2017-11-09 2020-12-11 旺宏电子股份有限公司 用于三维存储器的擦除验证方法以及存储器系统
CN112313747A (zh) * 2018-12-25 2021-02-02 英特尔公司 用于非易失性存储介质的减少次数的擦除验证
KR102608912B1 (ko) * 2018-12-27 2023-12-04 에스케이하이닉스 주식회사 수직형 메모리 장치 및 그 제조 방법
US11144824B2 (en) * 2019-01-29 2021-10-12 Silicon Storage Technology, Inc. Algorithms and circuitry for verifying a value stored during a programming operation of a non-volatile memory cell in an analog neural memory in deep learning artificial neural network
CN109960468A (zh) * 2019-01-29 2019-07-02 华中科技大学 一种具备验证功能的非易失性存储单元擦除方法及系统
JP2021027290A (ja) * 2019-08-08 2021-02-22 キオクシア株式会社 半導体記憶装置
US11527296B2 (en) 2020-04-24 2022-12-13 Samsung Electronics Co., Ltd. Operation method of nonvolatile memory device
KR20220018056A (ko) 2020-04-28 2022-02-14 양쯔 메모리 테크놀로지스 씨오., 엘티디. 메모리 디바이스와 그 소거 및 검증 방법
KR20220007317A (ko) 2020-07-10 2022-01-18 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
KR20220019547A (ko) 2020-08-10 2022-02-17 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 이의 소거 방법
KR20220020724A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 비휘발성 메모리 및 비휘발성 메모리의 불량 메모리 셀 블록 검출 방법
KR20220020717A (ko) 2020-08-12 2022-02-21 삼성전자주식회사 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템
CN112711215B (zh) * 2021-02-04 2022-01-25 杭州并坚科技有限公司 总线终端控制器、总线通信供电系统及其通信供电方法
CN112908389B (zh) * 2021-03-08 2021-12-17 长江存储科技有限责任公司 三维非易失性存储器的数据擦除验证
KR20230020109A (ko) * 2021-08-03 2023-02-10 에스케이하이닉스 주식회사 리드 동작을 수행하는 메모리 장치 및 그것의 동작 방법
CN114743585B (zh) * 2022-06-10 2022-08-30 芯天下技术股份有限公司 用于测试闪速存储器的编程方法、装置及闪速存储器

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08249896A (ja) * 1995-02-04 1996-09-27 Samsung Electron Co Ltd 列冗長可能な不揮発性半導体メモリの消去検証回路
JPH11261034A (ja) * 1998-03-09 1999-09-24 Hitachi Ltd 不揮発性半導体記憶装置
US20030133340A1 (en) * 2002-01-12 2003-07-17 June Lee NAND flash memory and method of erasing, programming, and copy-back programming thereof
JP2006048777A (ja) * 2004-08-02 2006-02-16 Toshiba Corp Ｎａｎｄフラッシュメモリおよびデータ書き込み方法
US20060050564A1 (en) * 2004-09-08 2006-03-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2012119041A (ja) * 2010-12-02 2012-06-21 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置
US20150262698A1 (en) * 2014-03-17 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW231343B (ja) * 1992-03-17 1994-10-01 Hitachi Seisakusyo Kk
KR100460845B1 (ko) * 1995-08-31 2005-05-24 가부시끼가이샤 히다치 세이사꾸쇼 반도체불휘발성기억장치및그것을사용한컴퓨터시스템
KR100296324B1 (ko) 1998-12-30 2001-09-22 박종섭 플래쉬 메모리 소자의 소거 방법_
JP3866650B2 (ja) * 2002-11-29 2007-01-10 株式会社東芝 不揮発性半導体記憶装置及びその消去ベリファイ方法
US7322002B2 (en) * 2004-05-26 2008-01-22 Micron Technology, Inc. Erasure pointer error correction
JP2006031821A (ja) * 2004-07-16 2006-02-02 Sharp Corp 不揮発性半導体記憶装置
JP2007066386A (ja) 2005-08-30 2007-03-15 Toshiba Corp 半導体記憶装置
US7768835B2 (en) * 2006-08-09 2010-08-03 Micron Technology, Inc. Non-volatile memory erase verify
US7561472B2 (en) * 2006-09-11 2009-07-14 Micron Technology, Inc. NAND architecture memory with voltage sensing
KR100841980B1 (ko) * 2006-12-19 2008-06-27 삼성전자주식회사 소거된 셀의 산포를 개선할 수 있는 플래시 메모리 장치의소거 방법
KR100811274B1 (ko) 2006-12-28 2008-03-07 주식회사 하이닉스반도체 낸드형 플래쉬 메모리소자의 데이터 소거방법
KR20090010481A (ko) * 2007-07-23 2009-01-30 삼성전자주식회사 선택 트랜지스터를 프로그램하는 낸드 플래시 메모리 장치및 그것의 프로그램 방법
KR100885784B1 (ko) * 2007-08-08 2009-02-26 주식회사 하이닉스반도체 불휘발성 메모리 장치의 소프트 프로그램 방법
JP2010009733A (ja) * 2008-06-30 2010-01-14 Toshiba Corp 不揮発性半導体記憶装置
KR101015655B1 (ko) 2009-05-29 2011-02-22 주식회사 하이닉스반도체 불휘발성 메모리 장치의 구동 방법
KR101635504B1 (ko) * 2009-06-19 2016-07-04 삼성전자주식회사 3차원 수직 채널 구조를 갖는 불 휘발성 메모리 장치의 프로그램 방법
US8305807B2 (en) 2010-07-09 2012-11-06 Sandisk Technologies Inc. Detection of broken word-lines in memory arrays
KR101710089B1 (ko) * 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8582363B2 (en) * 2011-01-31 2013-11-12 Aplus Flash Technology, Inc. Method and apparatus for management of over-erasure in NAND-based NOR-type flash memory
KR20130042780A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9070474B2 (en) * 2013-02-14 2015-06-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US8885411B2 (en) * 2013-03-15 2014-11-11 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device
US9047970B2 (en) * 2013-10-28 2015-06-02 Sandisk Technologies Inc. Word line coupling for deep program-verify, erase-verify and read
KR20160021654A (ko) * 2014-08-18 2016-02-26 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작방법
US9240249B1 (en) 2014-09-02 2016-01-19 Sandisk Technologies Inc. AC stress methods to screen out bit line defects

Patent Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08249896A (ja) * 1995-02-04 1996-09-27 Samsung Electron Co Ltd 列冗長可能な不揮発性半導体メモリの消去検証回路
US5671178A (en) * 1995-02-04 1997-09-23 Samsung Electronics Co., Ltd. Erase verifying circuit for a nonvolatile semiconductor memory with column redundancy
JPH11261034A (ja) * 1998-03-09 1999-09-24 Hitachi Ltd 不揮発性半導体記憶装置
US20030133340A1 (en) * 2002-01-12 2003-07-17 June Lee NAND flash memory and method of erasing, programming, and copy-back programming thereof
JP2003233995A (ja) * 2002-01-12 2003-08-22 Samsung Electronics Co Ltd 不揮発性半導体メモリ装置及びそれの消去、プログラム及びコピーバックプログラム方法
JP2006048777A (ja) * 2004-08-02 2006-02-16 Toshiba Corp Ｎａｎｄフラッシュメモリおよびデータ書き込み方法
US20060171202A1 (en) * 2004-08-02 2006-08-03 Kazuya Kawamoto Memory system and data writing method
US20060050564A1 (en) * 2004-09-08 2006-03-09 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device
JP2006079695A (ja) * 2004-09-08 2006-03-23 Toshiba Corp 不揮発性半導体記憶装置
JP2012119041A (ja) * 2010-12-02 2012-06-21 Samsung Yokohama Research Institute Co Ltd 不揮発性半導体記憶装置
US20150262698A1 (en) * 2014-03-17 2015-09-17 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2015176627A (ja) * 2014-03-17 2015-10-05 株式会社東芝 半導体記憶装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014053056A (ja) * 2012-09-06 2014-03-20 Toshiba Corp 半導体記憶装置
JP2014164789A (ja) * 2013-02-27 2014-09-08 Toshiba Corp 半導体記憶装置
KR20200078163A (ko) * 2018-12-21 2020-07-01 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR102564605B1 (ko) 2018-12-21 2023-08-14 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법

Also Published As

Publication number Publication date
US9431115B2 (en) 2016-08-30
CN102881329A (zh) 2013-01-16
TWI570733B (zh) 2017-02-11
KR20130008219A (ko) 2013-01-22
KR101736457B1 (ko) 2017-05-17
DE102012104713A1 (de) 2013-01-17
US20130016561A1 (en) 2013-01-17
US9053978B2 (en) 2015-06-09
TW201312569A (zh) 2013-03-16
JP6083969B2 (ja) 2017-02-22
CN102881329B (zh) 2017-03-01
US20150262686A1 (en) 2015-09-17

Similar Documents

Publication Publication Date Title
JP6083969B2 (ja) 不揮発性メモリ装置、不揮発性メモリ装置の消去方法、不揮発性メモリ装置の動作方法、不揮発性メモリ装置を含むメモリシステム、メモリシステムの動作方法、不揮発性メモリ装置を含むメモリカード、及びソリッドステートドライブ
US9881685B2 (en) Nonvolatile memory device, operating method thereof and memory system including the same
US8837224B2 (en) Nonvolatile memory device, operating method thereof and memory system including the same
US9053794B2 (en) Nonvolatile memory device and related method of operation
US9899093B2 (en) Semiconductor memory device having memory strings coupled to bit lines and operating method thereof
JP6120520B2 (ja) 不揮発性メモリ装置、不揮発性メモリ装置のプログラム方法、不揮発性メモリ装置を含むメモリシステム
CN105719703B (zh) 存储系统及其操作方法
US8792282B2 (en) Nonvolatile memory devices, memory systems and computing systems
US10296226B2 (en) Control logic, semiconductor memory device, and operating method
US9633731B2 (en) Semiconductor memory device including three-dimensional array structure
KR20120088360A (ko) 불휘발성 메모리 장치의 동작 방법
US9349465B2 (en) Semiconductor memory device and method of operating the same
KR20150063851A (ko) 반도체 메모리 장치 및 그것의 소거 방법
KR20130104590A (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 프로그램 방법
US9558834B2 (en) Nonvolatile memory device and an erasing method thereof
KR20130095964A (ko) 비휘발성 메모리 장치 및 그것의 접지 선택 트랜지스터의 문턱전압 조절 방법
KR20180059994A (ko) 반도체 메모리 장치 및 이의 동작 방법
KR20130104032A (ko) 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 읽기 방법
KR20130037555A (ko) 불휘발성 메모리 장치의 제어 방법
KR20130008220A (ko) 불휘발성 메모리 장치

Legal Events

Date Code Title Description
RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20141226

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150610

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150610

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160419

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160516

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160729

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20161226

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170124

R150 Certificate of patent or registration of utility model

Ref document number: 6083969

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250