KR20220020717A - 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템 - Google Patents

메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템 Download PDF

Info

Publication number
KR20220020717A
KR20220020717A KR1020200101395A KR20200101395A KR20220020717A KR 20220020717 A KR20220020717 A KR 20220020717A KR 1020200101395 A KR1020200101395 A KR 1020200101395A KR 20200101395 A KR20200101395 A KR 20200101395A KR 20220020717 A KR20220020717 A KR 20220020717A
Authority
KR
South Korea
Prior art keywords
memory
string
type
target
strings
Prior art date
Application number
KR1020200101395A
Other languages
English (en)
Inventor
정원택
김보창
고귀한
정재용
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020200101395A priority Critical patent/KR20220020717A/ko
Priority to US17/307,317 priority patent/US11726722B2/en
Priority to DE102021113108.1A priority patent/DE102021113108A1/de
Priority to CN202110898235.7A priority patent/CN114078531A/zh
Priority to JP2021130646A priority patent/JP2022033015A/ja
Publication of KR20220020717A publication Critical patent/KR20220020717A/ko
Priority to US18/340,950 priority patent/US20230333782A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0668—Interfaces specially adapted for storage systems adopting a particular infrastructure
    • G06F3/0671—In-line storage system
    • G06F3/0673—Single storage device
    • G06F3/0679—Non-volatile semiconductor memory device, e.g. flash memory, one time programmable memory [OTP]
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/0604—Improving or facilitating administration, e.g. storage management
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0602—Interfaces specially adapted for storage systems specifically adapted to achieve a particular effect
    • G06F3/061—Improving I/O performance
    • G06F3/0611—Improving I/O performance in relation to response time
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0646—Horizontal data movement in storage systems, i.e. moving data in between storage devices or systems
    • G06F3/0652—Erasing, e.g. deleting, data cleaning, moving of data to a wastebasket
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0658—Controller construction arrangements
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/06—Digital input from, or digital output to, record carriers, e.g. RAID, emulated record carriers or networked record carriers
    • G06F3/0601—Interfaces specially adapted for storage systems
    • G06F3/0628—Interfaces specially adapted for storage systems making use of a particular technique
    • G06F3/0655—Vertical data movement, i.e. input-output transfer; data movement between one or more hosts and one or more storage devices
    • G06F3/0659—Command handling arrangements, e.g. command buffers, queues, command scheduling
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

본 개시의 예시적 실시예에 따른 메모리 시스템은, 기판과 수직 방향으로 적층된 복수의 제1 메모리 셀들로 각각 구성된 복수의 제1 메모리 블록들을 포함하도록 구성된 제1 메모리 장치 및 상기 제1 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 복수의 제1 메모리 블록들 각각에 포함된 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)의 개수에 관한 제1 N/O 스트링 정보를 기반으로 상기 복수의 제1 메모리 블록들 각각에 대하여 이종의 제어 방식들 중 어느 하나를 선택하여 운용하도록 구성된 것을 특징으로 한다.

Description

메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템{A MEMORY DEVICE, A MEMORY CONTROLLER AND A MEMORY SYSTEM INCLUDING THEM}
본 개시의 기술적 사상은 메모리 장치에 관한 것으로, 더욱 상세하게는, 적어도 하나의 낫-오픈 스트링(Not-Open string)이 포함된 메모리 장치, 메모리 장치를 제어하는 컨트롤러 및 이들을 포함하는 메모리 시스템에 관한 것이다.
최근 데이터 기술의 발달로 방대한 양의 데이터를 높은 신뢰성을 바탕으로 저장해야 됨에 따라 높은 집적도를 갖는 3차원 메모리 장치가 요구되고 있다. 다만, 3차원 메모리 장치에서 공정상의 오차로 인하여 채널이 형성되지 않는 낫-오픈 스트링(또는, 오프 스트링)이 생길 수 있다. 낫-오픈 스트링의 메모리 셀들에는 데이터가 프로그램되기 어렵고, 낫-오픈 스트링의 메모리 셀들은 주변 메모리 셀들에 부정적인 영향을 주기 때문에 이를 해결하기 위한 기술이 요구되는 실정이다.
본 개시의 기술적 사상이 해결하려는 과제는 낫-오픈 스트링을 포함하는 메모리 블록과 낫-오픈 스트링을 포함하지 않는 메모리 블록에 대한 제어 방식을 달리하여 낫-오픈 스트링으로부터 기인되는 부정적인 영향을 최소화하는 동시에 메모리 동작의 운용을 최적화하기 위한 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템을 제공하는 데에 있다.
본 개시의 예시적 실시예에 따른 메모리 시스템은, 기판과 수직 방향으로 적층된 복수의 제1 메모리 셀들로 각각 구성된 복수의 제1 메모리 블록들을 포함하도록 구성된 제1 메모리 장치 및 상기 제1 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고, 상기 메모리 컨트롤러는, 상기 복수의 제1 메모리 블록들 각각에 포함된 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)의 개수에 관한 제1 N/O 스트링 정보를 기반으로 상기 복수의 제1 메모리 블록들 각각에 대하여 이종의 제어 방식들 중 어느 하나를 선택하여 운용하도록 구성된 것을 특징으로 한다.
본 개시의 예시적 실시예에 따른 메모리 장치는, 기판과 수직 방향으로 적층된 복수의 메모리 셀들로 각각 구성된 복수의 메모리 블록들을 포함하도록 구성된 메모리 셀 어레이 및 외부로부터 수신된 제1 타입 프로그램 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 제1 대상 메모리 블록에 대하여 상기 N/O 스트링의 검출, 검출된 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들이 프로그램 전압 인가 횟수를 제한하기 위한 소정의 값을 갖도록 변환하고, 상기 외부로부터 수신된 제2 타입 프로그램 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 제2 대상 메모리 블록에 대하여 일반 프로그램 동작을 수행하도록 구성된 제어 로직을 포함한다.
본 개시의 예시적 실시예에 따른 메모리 컨트롤러는, 외부 메모리 장치에 포함된 복수의 메모리 블록들 각각에 포함된 낫-오픈 스트링(Not-Open sting; 이하, N/O 스트링)의 개수에 관한 N/O 스트링 정보를 저장하도록 구성된 내부 메모리 및 상기 N/O 스트링 정보를 기반으로 상기 복수의 메모리 블록들 중 적어도 하나의 상기 N/O 스트링을 포함하는 제1 대상 메모리 블록들은 제1 제어 방식으로 운용하고, 상기 N/O 스트링을 포함하지 않는 제2 대상 메모리 블록들은 상기 제1 제어 방식과 상이한 제2 제어 방식으로 운용하도록 구성된 프로세서를 포함한다.
본 개시의 예시적 실시예에 따른 메모리 컨트롤러는 메모리 장치의 복수의 메모리 블록들 각각에 대하여 N/O 스트링의 존재 여부에 따라 이종의 제어 방식을 선택적으로 운용함으로써 N/O 스트링에 의한 부정적인 영향을 최소화하는 동시에 N/O 스트링을 포함하는 메모리 장치에 관한 운용을 데이터 신뢰성 측면에서 최적화할 수 있다.
본 개시의 예시적 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 예시적 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 예시적 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 예시적 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 2는 본 개시의 예시적 실시예에 따른 메모리 시스템의 동작을 설명하기 위한 도면이다.
도 3a 및 도 3b는 도 2의 단계 S130의 실시예들을 구체적으로 설명하기 위한 순서도이다.
도 4a 내지 도 4c는 도 3a의 제1 타입 커맨드 및 제2 타입 커맨드에 대한 동작을 구체적으로 서술하기 위한 도면이다.
도 5a는 도 1의 메모리 셀 어레이를 나타내는 블록도이고, 도 5b는 도 1의 메모리 셀 어레이의 사시단면도의 제1 예를 나타내고, 도 5c는 도 1의 메모리 셀 어레이의 사시단면도의 제2 예를 나타내는 도면이다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다.
도 7은 도 4a의 제1 타입 프로그램 커맨드에 응답한 메모리 장치의 동작을 구체적으로 설명하기 위한 순서도이다.
도 8a 내지 도 8c는 도 4a의 제1 타입 프로그램 커맨드에 응답한 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 9는 도 7의 단계 S210를 구체적으로 설명하기 위한 순서도이다.
도 10a 내지 도 10c는 도 4a의 제1 및 제2 타입 소거 커맨드에 응답한 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 11a 및 도 11b는 도 3b의 제1 및 제2 타입 메모리 블록을 구체적으로 설명하기 위한 도면이다.
도 12a 내지 도 12c는 메모리 블록에 포함된 서브 블록들 각각에 대한 이종의 제어 방식들 중 어느 하나를 선택하여 운용하는 실시예를 구체적으로 설명하기 위한 도면이다.
도 13은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15는 도 14의 N/O 스트링 정보를 예시적으로 나타내는 테이블도이다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 17a 및 도 17b는 도 16의 제1 및 제2 타입 메모리 장치를 구체적으로 설명하기 위한 도면이다.
도 18은 본 개시의 예시적 실시예에 따른 N/O 스트링 정보를 생성하는 테스트 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 개시의 실시예들에 대해 상세히 설명한다. 이하에서는, 낸드 플래시 메모리(NAND flash memory), 특히, 수직(vertical) 낸드 플래시 메모리를 참조하여 본 개시의 실시예들이 설명될 수 있다. 그러나, 본 개시의 기술적 사상은 낸드 플래시 메모리에 한정되지 않는다. 본 개시의 기술적 사상은 EEPROM (Electrically Erasable and Programmable ROM), 노어 플래시 메모리 장치, PRAM(Phase-change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), FRAM(Ferroelectric RAM) 등과 같은 다양한 불휘발성 메모리 장치들에 적용될 수 있다. 한편, 메모리 장치는 메모리 칩으로 지칭될 수 있다.
도 1은 본 개시의 예시적 실시예에 따른 메모리 시스템(100)을 나타내는 블록도이고, 도 2는 본 개시의 예시적 실시예에 따른 메모리 시스템(100)의 동작을 설명하기 위한 도면이다.
도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(100) 및 메모리 장치(200)를 포함할 수 있다. 메모리 컨트롤러(100)는 프로세서(110) 및 내부 메모리(120)를 포함할 수 있다. 프로세서(110)는 메모리 컨트롤러(100)를 포함한 메모리 시스템(10)의 동작을 전반적으로 제어하고, 메모리 장치(200)의 프로그램(또는, 라이트), 리드, 또는 소거 동작 등의 메모리 동작을 제어할 수 있다. 내부 메모리(120)는 본 개시의 예시적 실시예들에 따른 동작들을 수행하기 위해 기반이 되는 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링) 정보(122)가 저장될 수 있다. N/O 스트링에 대한 구체적인 내용은, 도 5c에서 후술된다.
내부 메모리(120)는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory) 등과 같은 휘발성 메모리로 구현될 수 있으며, 이에 국한되지 않고, PRAM(Phase Random Access Memory), MRAM(Magnetic Random Access Memory) 등과 같은 불휘발성 메모리로도 구현될 수 있다. 일부 실시예에서, 내부 메모리(120)는 프로세서(110)에 의해 구동되는 펌웨어(firmware)가 저장될 수 있고, 메모리 장치(200)에 프로그램될 데이터나 호스트로 제공할 데이터가 임시로 저장될 수 있다. 또한, 내부 메모리(120)는 호스트로부터 입력되는 최초 명령어, 데이터, 각종 변수들 또는 메모리 장치(200)로부터 출력되는 각종 데이터들, 정보들이 저장될 수 있다.
메모리 장치(200)는 메모리 셀 어레이(210) 및 제어 로직(220)을 포함할 수 있다. 메모리 셀 어레이(210)는 기판과 수직 방향으로 적층되어 3차원 구조를 형성하는 복수의 메모리 셀들로 각각 구성된 복수의 메모리 블록들(210_1)을 포함할 수 있다. 본 개시의 기술적 사상에 의한 예시적 실시예에서, 메모리 셀 어레이(110)에는 미국 특허공개공보 제7,679,133호, 동 제8,553,466호, 동 제8,654,587호, 동 제8,559,235호, 및 미국 특허출원공개공보 제2011/0233648호에 개시된 3D 메모리 셀 어레이가 복수 레벨로 구성되고 워드 라인들(WL) 및/또는 비트 라인들(BL)이 레벨들 간에 공유되어 있는 3D 메모리 셀 어레이에 대한 적절한 구성들을 상술하는 것들로서, 본 명세서에 인용 형식으로 결합될 수 있다. 또한, 미국 특허출원공개공보 제2012-0051138호 및 동 제2011-0204420호는 본 명세서에 인용 형식으로 결합될 수 있다.
본 개시의 예시적 실시예에 따른 프로세서(110)는 N/O 스트링 정보(122)를 기반으로 복수의 메모리 블록들(210_1) 각각에 대하여 이종의 제어 방식들 중 어느 하나를 선택하여 운용할 수 있다. 이하에서, 프로세서(110)의 동작은 메모리 컨트롤러(100)의 동작으로 혼용되어 서술될 수 있다. 예시적 실시예로, N/O 스트링 정보(122)는 메모리 블록들(210_1) 각각에 포함된 N/O 스트링 개수에 관한 정보를 포함할 수 있다. 예를 들어, N/O 스트링 정보(122)는 메모리 블록들(210_1) 각각에 대응하는 N/O 스트링 개수 정보를 포함할 수 있다. 프로세서(110)는 N/O 스트링 정보(122)를 참조하여 메모리 블록들(210_1) 각각에 포함된 N/O 스트링 개수를 확인할 수 있다. 프로세서(110)는 메모리 블록들(210_1) 중 N/O 스트링 개수가 소정의 임계값 이상인 메모리 블록에 대해서는 N/O 스트링의 존재를 고려한 제1 제어 방식으로 운용할 수 있다. 또한, 프로세서(110)는 메모리 블록들(210_1) 중 N/O 스트링 개수가 소정의 임계값 미만인 메모리 블록에 대해서는 제2 제어 방식으로 운용할 수 있다. 일부 실시예들에 있어서, 제2 제어 방식은, 제1 제어 방식과 상이하며, 일반적인 메모리 운용 방식에 대응될 수 있다.
소정의 임계값은 미리 설정된 것으로, 고정된 값이거나, 메모리 시스템(10)의 동작 환경에 따라 가변적일 수 있다. 일부 실시예에 있어서, 임계값은 '1'로 설정되어, 프로세서(110)는 적어도 하나의 N/O 스트링을 포함하는 메모리 블록에 대하여 제1 제어 방식으로 운용하고, N/O 스트링을 포함하지 않는 메모리 블록에 대하여 제2 제어 방식으로 운용할 수 있다.
본 개시의 예시적 실시예에 따른 제어 방식은 프로그램 동작, 소거 동작, 상이한 메모리 셀 타입으로 메모리 블록들을 이용하는 방식 및 핫 데이터 또는 콜드 데이터를 전용으로 저장하는 메모리 블록 할당하는 방식 등을 포함할 수 있다. 이하에서, 메모리 셀 타입은 메모리 셀에 저장되는 데이터의 비트 수와 관계된 것으로, 예를 들어, 메모리 블록들(210_1) 각각은 싱글 레벨 셀(Single Level Cell; SLC), 멀티 레벨 셀(Multi Level Cell; MLC), 트리플 레벨 셀(Triple Level Cell; TLC), 쿼드 레벨 셀(Quad Level Cell; QLC) 등 중 어느 하나로 이용될 수 있다. 제어 방식의 구체적인 내용은 도 3a 및 도 3b 등에서 후술된다.
한편, 메모리 셀 집적도가 크게 향상됨에 따라 메모리 블록은 매우 많은 메모리 셀들을 포함할 수 있으며, 신속하고 유동적인 메모리 동작을 위해 메모리 블록은 복수의 서브 블록들로 구분되어, 서브 블록 단위로 메모리 동작이 수행될 수 있다. 본 개시의 예시적 실시예에 따른 프로세서(110)는 N/O 스트링 정보(122)를 기반으로 복수의 메모리 블록들(210_1)에서 각각 구분된 복수의 서브 블록들 각각에 대하여 이종의 제어 방식들 중 어느 하나를 선택하여 운용할 수 있다. 구체적으로, 메모리 블록들(210_1) 각각은 임계값 이상의 N/O 스트링 개수를 갖는 서브 블록과 임계값 미만의 N/O 스트링 개수를 갖는 서브 블록으로 구분될 수 있다. 이 때, N/O 스트링 정보(122)는 메모리 블록들(210_1)에 포함된 서브 블록들 각각의 N/O 스트링 개수에 관한 정보를 포함할 수 있다. 서브 블록에 관한 구체적인 내용은 도 12a 내지 도 12c에서 후술된다.
본 개시의 예시적 실시예에 따른 메모리 컨트롤러(100)는 메모리 장치(200)의 복수의 메모리 블록들(210_1) 각각에 대하여 N/O 스트링의 존재 여부에 따라 이종의 제어 방식을 선택적으로 운용함으로써 N/O 스트링에 의한 부정적인 영향을 최소화하는 동시에 N/O 스트링을 포함하는 메모리 장치(200)에 관한 운용을 데이터 신뢰성 측면에서 최적화할 수 있다.
도 2를 더 참조하면, 단계 S100에서 메모리 컨트롤러(100)는 메모리 장치(200)에 N/O 스트링 정보(122)를 요청할 수 있다. 예시적 실시예로, N/O 스트링 정보(122)는 메모리 장치(200)의 생산 단계에서 테스트 동작을 통해 미리 생성될 수 있으며, 메모리 장치(200)의 메모리 셀 어레이(210)의 일부 메모리 셀들에 저장되거나, 메모리 장치(200)의 주변 회로(peripheral circuit)에 포함된 래치들에 저장될 수 있다. 단계 S110에서 메모리 장치(200)는 단계 S100에서의 요청에 응답하여 N/O 스트링 정보(122)를 리드하고, 리드된 N/O 스트링 정보(122)를 메모리 컨트롤러(100)에 제공할 수 있다. 단계 S120에서 메모리 컨트롤러(100)는 N/O 스트링 정보(122)를 내부 메모리(120)에 저장할 수 있다. 내부 메모리(122)는 전술한 바와 같이, 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 내부 메모리(122)가 휘발성 메모리로 구현된 때에는, 내부 메모리(122)는 메모리 컨트롤러(100)가 파워-온(power-on)될 때마다, 메모리 장치(100)로부터 N/O 스트링 정보(122)를 수신하여 저장할 수 있다. 단계 S130에서 메모리 컨트롤러(100)는 N/O 스트링 정보(122)를 기반으로 메모리 장치(200)에 대한 메모리 동작을 제어할 수 있다.
도 3a 및 도 3b는 도 2의 단계 S130의 실시예들을 구체적으로 설명하기 위한 순서도이다. 이하에서는, 설명의 편의를 위하여 도 1을 참조하여 서술한다.
도 3a를 참조하면, 단계 S120(도 2)에 후속하여, 단계 S131a에서 메모리 컨트롤러(100)는 N/O 스트링 정보(122)를 참조하여 메모리 블록(212) 중 제어 대상이 되는 대상 메모리 블록의 상태를 확인할 수 있다. 즉, 메모리 컨트롤러(100)는 대상 메모리 블록에 포함된 N/O 스트링의 개수를 확인할 수 있으며, 대상 메모리 블록을 운용하기 위한 제어 방식을 선택할 수 있다. 단계 S132a에서 메모리 컨트롤러(100)는 대상 메모리 블록에 포함된 N/O 스트링 개수가 제1 임계값 이상인지 여부를 확인할 수 있다. 예시적 실시예로, 제1 임계값은 다양한 값으로 미리 설정될 수 있다. 일부 실시예에 있어서, N/O 스트링이 포함된 메모리 블록과 N/O 스트링이 포함되지 않은 메모리 블록을 각각 이종의 제어 방식으로 제어할 수 있도록 제1 임계값은 '1'로 설정될 수 있다.
단계 S132a가 'Yes'인 때에, 단계 S133a를 후속하여 메모리 컨트롤러(100)는 대상 메모리 블록의 메모리 동작을 제어하기 위한 제1 타입 커맨드를 생성할 수 있다. 제1 타입 커맨드는 제1 임계값 이상의 N/O 스트링 개수를 갖는 대상 메모리 블록에 대하여 N/O 스트링의 부정적인 영향을 최소화하기 위한 메모리 동작을 제어하는 커맨드를 지칭할 수 있다. 단계 S133a가 'No'인 때에, 단계 S134a를 후속하여 메모리 컨트롤러(100)는 대상 메모리 블록의 메모리 동작을 제어하기 위한 제2 타입 커맨드를 생성할 수 있다. 제2 타입 커맨드는 제1 임계값 미만의 N/O 스트링 개수를 갖는 대상 메모리 블록에 대하여 일반적인 메모리 동작을 제어하기 위한 커맨드를 지칭할 수 있다. 단계 S135a에서 메모리 컨트롤러(100)는 제1 타입 커맨드 또는 제2 타입 커맨드를 메모리 장치(200)에 제공하여 대상 메모리 블록에 대한 메모리 동작을 제어할 수 있다. 한편, 예시적 실시예로, 제1 타입 커맨드와 제2 타입 커맨드는 상이한 패턴을 포함할 수 있다.
도 3b를 참조하면, 단계 S120(도 2)에 후속하여, 단계 S131b에서 메모리 컨트롤러(100)는 N/O 스트링 정보(122)를 참조하여 메모리 블록들(210_1) 각각의 상태를 확인할 수 있다. 즉, 메모리 컨트롤러(100)는 메모리 블록들(210_1) 각각에 포함된 N/O 스트링의 개수를 확인할 수 있으며, 메모리 블록들(210_1) 각각을 운용하기 위한 제어 방식을 선택할 수 있다. 단계 S132b에서 메모리 컨트롤러(100)는 메모리 블록들(210_1) 각각이 포함된 N/O 스트링 개수가 제2 임계값 이상인지 여부를 확인할 수 있다. 예시적 실시예로, 제2 임계값은 다양한 값으로 미리 설정될 수 있다. 제2 임계값은 도 3a의 제1 임계값과 동일하거나, 상이하게 설정될 수 있다. 일부 실시예에 있어서, N/O 스트링이 포함된 메모리 블록과 N/O 스트링이 포함되지 않은 메모리 블록을 각각 이종의 제어 방식으로 제어할 수 있도록 제2 임계값은 '1'로 설정될 수 있다.
단계 S132b가 'Yes'인 때에, 단계 S133b를 후속하여 메모리 컨트롤러(100)는 메모리 블록들(210_1) 중 제2 임계값 이상의 N/O 스트링을 갖는 메모리 블록을 제1 타입 메모리 블록으로 할당할 수 있다. 제1 타입 메모리 블록은 데이터 신뢰성 측면에서 불리한 N/O 스트링의 상태를 고려하여 이에 부합하는 제어 방식으로 운용되는 메모리 블록을 지칭할 수 있다. 단계 S133b가 'No'인 때에, 단계 S134b를 후속하여 메모리 컨트롤러(100)는 메모리 블록들(210_1) 중 제2 임계값 미만의 N/O 스트링을 갖는 메모리 블록을 제2 타입 메모리 블록으로 할당할 수 있다. 제2 타입 메모리 블록은 제1 타입 메모리 블록보다 높은 데이터 신뢰성을 지원 가능한 것을 고려하여 이에 부합하는 제어 방식으로 운용되는 메모리 블록을 지칭할 수 있다. 단계 S135b에서 메모리 컨트롤러(100)는 단계 S133b 및 단계 S134b에서의 메모리 블록들(210_1)의 할당 결과가 포함된 할당 정보를 내부 메모리(120)에 저장할 수 있다. 일부 실시예에서 할당 정보는 메모리 장치(200)의 메모리 셀 어레이(210)의 일부 영역에 백업될 수 있으며, 이 때에, 메모리 컨트롤러(100)는 파워-온 되었을 때, 메모리 장치(200)에 할당 정보를 요청할 수 있다.
도 4a 내지 도 4c는 도 3a의 제1 타입 커맨드 및 제2 타입 커맨드에 대한 동작을 구체적으로 서술하기 위한 도면이다. 도 4a 내지 도 4c는 이종의 제어 방식의 예시적 실시예로서 프로그램 동작에 관한 설명을 구체적으로 나타낸다.
도 4a를 참조하면, 메모리 장치(200)는 메모리 셀 어레이(210), 제어 로직(220), 전압 발생기(230), 어드레스 디코더(240), 페이지 버퍼 회로(250), 제어 로직(230) 및 데이터 입출력 회로(260)를 포함할 수 있다. 또한, 제어 로직(220)은 본 개시의 예시적 실시예에 따른 프로그램 동작을 수행하기 위한 N/O 스트링 제어 모듈(222)을 포함할 수 있다. 도 4a에는 도시되지는 않았으나, 메모리 장치(200)는 메모리 동작에 관련된 다른 각종 기능 블록들을 더 포함할 수 있다. N/O 스트링 제어 모듈(222)은 하드웨어 로직으로 구현될 수 있으며, 더 나아가, 소프트웨어 로직으로도 구현될 수 있다. 또한, N/O 스트링 제어 모듈(222)은 메모리 컨트롤러에 포함되도록 구현될 수도 있다.
메모리 셀 어레이(110)는 기판 상에 행 및 열 방향을 따라 배치된 복수의 스트링들(또는, 셀 스트링들)을 포함할 수 있다. 스트링들 각각은 기판과 수직한 방향을 따라 적층된 복수의 메모리 셀들을 포함할 수 있다. 즉, 메모리 셀들은 기판과 수직한 방향으로 적층되어 3차원 구조를 형성할 수 있다. 메모리 셀들 각각은 싱글 레벨 셀 또는 멀티 레벨 셀 또는 트리플 레벨 셀 또는 쿼드 레벨 셀 등과 같은 셀 타입으로 이용될 수 있다. 본 개시의 기술적 사상은 메모리 셀의 다양한 셀 타입에 따라 유연하게 적용될 수 있다. 예시적 실시예로, 메모리 셀 어레이(210)는 제1 내지 제3 메모리 블록(210_11~210_13)을 포함할 수 있다.
도 4b를 더 참조하면, 제1 테이블(TB1)과 같이 제1 내지 제3 메모리 블록(210_11~210_13)은 각각 'A'개, 'B'개, 'C'개의 N/O 스트링을 포함할 수 있다. 메모리 컨트롤러는 제1 테이블(TB1)을 포함하는 N/O 스트링 정보를 기반으로 제1 내지 제3 메모리 블록(210_11~210_13) 각각에 대해 이종의 제어 방식을 선택하여 운용할 수 있다.
메모리 셀 어레이(210)의 메모리 셀들은 워드 라인들(WL), 스트링 선택 라인들, 접지 선택 라인들(GSL) 및 비트 라인들(BL)에 연결될 수 있다. 메모리 셀 어레이(210)는 워드 라인들(WL), 스트링 선택 라인들(SSL) 및 접지 선택 라인들(GSL)을 통해 어드레스 디코더(240)에 연결되고, 비트 라인들(BL)을 통해 페이지 버퍼 회로(250)에 연결될 수 있다.
페이지 버퍼 회로(250)는 메모리 셀 어레이(210)로 프로그램될 데이터들 및 메모리 셀 어레이(210)로부터 리드된 데이터들을 임시적으로 저장할 수 있다. 페이지 버퍼 회로(250)는 복수의 래치부들(또는, 페이지 버퍼들)을 포함할 수 있다. 일 예로서, 래치부들 각각은 복수의 비트 라인들(BL)에 대응하는 복수의 래치들을 포함할 수 있으며, 페이지 단위로 데이터를 저장할 수 있다. 일부 실시예에 있어서, 페이지 버퍼 회로(250)는 센싱 래치부를 포함할 수 있으며, 센싱 래치부는 복수의 비트 라인들(BL)에 대응하는 복수의 센싱 래치들을 포함할 수 있다. 또한, 센싱 래치들 각각은 대응하는 비트 라인을 통해 데이터가 감지되는 센싱 노드에 연결될 수 있다.
제어 로직(220)은 메모리 장치(200)의 전반적인 동작을 제어하며, 예컨대, 메모리 컨트롤러(미도시)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)를 기반으로, 메모리 셀 어레이(210)에 데이터를 프로그램하거나, 메모리 셀 어레이(210)로부터 데이터를 리드하거나, 메모리 셀 어레이(210)에 저장된 데이터를 소거하기 위한 각종 내부 제어 신호를 출력할 수 있다.
제어 로직(220)에서 출력된 각종 내부 제어 신호는 페이지 버퍼 회로(250), 전압 발생기(230) 및 어드레스 디코더(240)에 제공될 수 있다. 구체적으로, 제어 로직(220)은 전압 발생기(230)에 전압 제어 신호(CTRL_vol)를 제공할 수 있다. 전압 발생기(230)는 하나 이상의 펌프(미도시)를 포함할 수 있으며, 전압 제어 신호(CTRL_vol)에 기반한 펌핑 동작에 따라 전압 발생기(240)는 다양한 레벨을 갖는 전압들(VWL)을 생성할 수 있다. 한편, 제어 로직(230)은 어드레스 디코더(240)에 로우 어드레스(X_ADD)를 제공할 수 있으며, 페이지 버퍼 회로(250)에 컬럼 어드레스(Y_ADD)를 제공할 수 있다. 이하에서, N/O 스트링 제어 모듈(222)의 동작을 서술하며, 제어 로직(220)은 N/O 스트링 제어 모듈(222)의 동작에 부합하는 내부 제어 신호들을 생성하여 메모리 장치(200)의 각 기능 블록들로 출력할 수 있다.
이하에서는, 메모리 블록 단위를 기반으로 메모리 동작을 수행하는 것을 중심으로 서술하나, 이는 예시적인 실시예로, 이에 국한되지 않고, 메모리 서브 블록 단위, 다양한 메모리 그룹 단위로 본 개시의 기술적 사상이 적용된 메모리 동작을 수행할 수 있음은 분명하다.
본 개시의 예시적 실시예에 따른 N/O 스트링 제어 모듈(222)은 메모리 컨트롤러로부터 메모리 블록들(210_11~210_13) 중 대상 메모리 블록의 프로그램 동작을 위한 제1 타입 프로그램 커맨드(CMD1) 또는 제2 타입 프로그램 커맨드(CMD2)를 수신할 수 있다. 제1 타입 프로그램 커맨드(CMD1)는 도 3a에서 서술된 바와 같이, 제1 임계값 이상의 N/O 스트링 개수를 갖는 대상 메모리 블록에 대한 프로그램 동작 제어를 위해 생성된 것이며, 제2 타입 프로그램 커맨드(CMD2)는 제1 임계값 미만의 N/O 스트링 개수를 갖는 대상 메모리 블록에 대한 프로그램 동작 제어를 위해 생성된 것을 전제한다.
N/O 스트링 제어 모듈(222)은 메모리 컨트롤러로부터 수신한 제1 타입 프로그램 커맨드(CMD1)에 응답하여 메모리 셀 어레이(110)의 대상 메모리 블록에 포함된 복수의 스트링들 중 N/O 스트링을 검출할 수 있다. 예를 들어, N/O 스트링 제어 모듈(222)은 제1 타입 프로그램 커맨드(CMD1)에 대응하는 어드레스(ADDR)에 부합하는 메모리 셀 어레이(210)의 대상 메모리 블록 또는 대상 메모리 서브 블록에서의 N/O 스트링을 검출할 수 있다. N/O 스트링 제어 모듈(222)은 N/O 스트링을 검출하기 위하여 전압 발생기(230), 어드레스 디코더(240), 페이지 버퍼 회로(250)에 각각 내부 제어 신호(CTRL_vol, X_ADD, Y_ADD)를 제공할 수 있다.
일 예로서, N/O 스트링 제어 모듈(222)은 전압 발생기(230)를 이용하여 메모리 셀 어레이(210)의 대상 메모리 블록에 연결된 복수의 워드 라인들(WL)에 기준 전압보다 큰 체크 전압을 인가할 수 있다. 체크 전압은 프로그램 동작 시에 소거 동작을 우선적으로 수행하는지 여부에 따라 대상 메모리 블록의 셀 타입에 따라 레벨이 상이하거나, 대상 메모리 블록의 셀 타입에 관계없이 동일한 레벨일 수 있다. 기준 전압은 프로그램 동작 시에 대상 메모리 블록 또는 대상 메모리 서브 블록에 대한 소거 동작을 우선적으로 수행하는지 여부에 따라 메모리 셀들의 최상위 프로그램 상태를 검증하기 위한 전압이거나, 소거 상태를 검증하기 위한 전압일 수 있다.
페이지 버퍼 회로(250)는 대상 메모리 블록에 연결된 복수의 워드 라인들(WL)에 체크 전압을 인가하였을 때에, 비트 라인들(BL)로부터 출력되는 결과 신호들(RS)을 N/O 스트링 제어 모듈(222)에 제공할 수 있다. N/O 스트링 제어 모듈(222)은 페이지 버퍼 회로(250)로부터 수신된 결과 신호들(RS)을 기반으로 대상 메모리 블록의 복수의 스트링들 중 N/O 스트링을 검출할 수 있다. 일 예로서, N/O 스트링 제어 모듈(222)은 결과 신호들(RS)을 기반으로 대상 메모리 블록의 복수의 메모리 셀들 중 체크 전압에 의해 오프된 복수의 대상 메모리 셀들을 확인할 수 있으며, 이를 통해, 복수의 대상 메모리 셀들로 구성된 N/O 스트링을 검출할 수 있다.
N/O 스트링 제어 모듈(222)은 검출된 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들을 소정의 값을 갖도록 변환할 수 있다. 일 예로서, N/O 스트링 제어 모듈(222)은 페이지 버퍼 회로(250)에 데이터 변환 신호(DCS) 및 대상 데이터들에 대응하는 컬럼 어드레스(Y_ADD)를 제공하여 페이지 버퍼 회로(250)에 래치된 복수의 대상 데이터들을 소정의 값으로 변환할 수 있다. 한편, N/O 스트링 제어 모듈(222)이 대상 데이터들의 값을 변환하기 전에 페이지 버퍼 회로(250)는 데이터 입출력 회로(260)를 통해 메모리 셀 어레이(210)에 프로그램될 데이터들(DATA)이 미리 래치될 수 있다.
N/O 스트링에 포함된 복수의 대상 메모리 셀들에 워드 라인들을 통해 프로그램 전압이 인가되는 횟수가 증가할수록 N/O 스트링에 심한 스트레스를 줄 수 있으며, 그 결과, N/O 스트링은 주변 스트링들 또는 메모리 셀들에 부정적인 영향을 끼칠 수 있다. 이에 따라, 소정의 값은 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위해 미리 설정된 것일 수 있다. 예를 들어, 소정의 값은 소거 상태의 문턱 전압 산포를 형성하도록 하기 위한 값일 수 있다.
N/O 스트링 제어 모듈(222)은 변환된 대상 데이터들을 포함하는 데이터들이 페이지 버퍼 회로(250)를 통해 메모리 셀 어레이(210)에 프로그램되도록 제어할 수 있다. N/O 스트링 제어 모듈(222)의 동작을 통해, N/O 스트링의 복수의 대상 메모리 셀들에 연결된 워드 라인들로의 프로그램 전압 인가 횟수를 제한할 수 있고, N/O 스트링의 스트레스를 줄여 N/O 스트링의 부정적인 영향을 최소화할 수 있다.
도 4c를 더 참조하면, N/O 스트링 제어 모듈(222)은 제1 타입 프로그램 커맨드(CMD1)에 응답하여 메모리 셀 어레이(210)의 대상 메모리 블록의 N/O 스트링을 검출하고, 검출된 N/O 스트링에 대응하는 대상 데이터들을 페이지 버퍼 회로(250)를 이용하여 변환하며, 변환된 대상 데이터들을 포함하는 데이터들을 메모리 셀 어레이(210)에 프로그램하는 일련의 프로그램 시퀀스(PS)를 수행할 수 있다. 이에 대한 구체적인 내용은 도 7 내지 도 9에서 구체적으로 서술한다.
N/O 스트링 제어 모듈(222)은 메모리 컨트롤러로부터 수신한 제2 타입 프로그램 커맨드(CMD2)에 응답하여 일반적인 프로그램 동작을 수행할 수 있다. 예를 들어, N/O 스트링 제어 모듈(222)은 제2 타입 프로그램 커맨드(CMD2)에 응답하여 데이터 입출력 회로(260)로부터 수신한 데이터들을 메모리 셀 어레이(210)에 프로그램할 수 있다.
본 개시의 예시적 실시예에 따른 N/O 스트링 제어 모듈(222)은 메모리 컨트롤러로부터 메모리 블록들(210_11~210_13) 중 대상 메모리 블록의 소거 동작을 위한 제1 타입 소거 커맨드(CMD1) 또는 제2 타입 소거 커맨드(CMD2)를 수신할 수 있다. 제1 타입 소거 커맨드(CMD1)는 도 3a에서 서술된 바와 같이, 제1 임계값 이상의 N/O 스트링 개수를 갖는 대상 메모리 블록에 대한 소거 동작 제어를 위해 생성된 것이며, 제2 타입 소거 커맨드(CMD2)는 제1 임계값 미만의 N/O 스트링 개수를 갖는 대상 메모리 블록에 대한 소거 동작 제어를 위해 생성된 것을 전제한다.
N/O 스트링 제어 모듈(222)은 메모리 컨트롤러로부터 수신한 제1 타입 소거 커맨드(CMD1)에 응답하여 메모리 셀 어레이(210)의 대상 메모리 블록에 제1 레벨의 소거 전압을 이용하여 제1 시간 동안 소거 동작을 수행할 수 있다. N/O 스트링 제어 모듈(222)은 메모리 컨트롤러로부터 수신한 제2 타입 소거 커맨드(CMD2)에 응답하여 메모리 셀 어레이(210)의 대상 메모리 블록에 제2 레벨의 소거 전압을 이용하여 제2 시간 동안 소거 동작을 수행할 수 있다. 예시적 실시예로, 제1 레벨은, 제2 레벨보다 높으며, 제1 시간은, 제2 시간보다 짧을 수 있다. 이에 대한 구체적인 내용은 도 10a 내지 도 10c에서 서술한다.
도 5a는 도 1의 메모리 셀 어레이(210)를 나타내는 블록도이고, 도 5b는 도 1의 메모리 셀 어레이(210)의 사시단면도의 제1 예를 나타내고, 도 5c는 도 1의 메모리 셀 어레이(210)의 사시단면도의 제2 예를 나타내는 도면이다.
도 1 및 도 5a를 참조하면, 메모리 셀 어레이(210)는 복수의 메모리 블록들(BLK1~BLKz)을 포함할 수 있다. 각 메모리 블록(BLK1~BLKz)은 3차원 구조(또는 수직 구조)를 가질 수 있다. 예를 들면, 각 메모리 블록(BLK1~BLKz)은 제1 내지 제3 방향들을 따라 신장된 구조물들을 포함할 수 있다. 각 메모리 블록(BLK1~BLKz)은 제2 방향을 따라 신장된 복수의 스트링들(미도시)을 포함할 수 있다. 복수의 스트링들(미도시)은 제1 및 제3 방향들을 따라 서로 이격될 수 있다. 하나의 메모리 블록의 스트링들(미도시)은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 워드 라인들(WL), 하나의 접지 선택 라인 또는 복수의 접지 선택 라인들(GSL), 그리고 공통 소스 라인(미도시)에 연결될 수 있다. 복수의 메모리 블록들(BLK1~BLKz)의 스트링들(미도시)은 복수의 비트 라인들(BL)을 공유할 수 있다. 예를 들어, 복수의 비트 라인들(BL)은 제 2 방향을 따라 신장되어, 복수의 메모리 블록들(BLK1~BLKz)에서 공유될 수 있다.
메모리 블록들(BLK1~BLKz)은 도 2에 도시된 어드레스 디코더(240)에 의해 선택될 수 있다. 예를 들면, 어드레스 디코더(240)는 메모리 블록들(BLK1~BLKz) 중 수신된 어드레스(ADDR)에 대응하는 대상 메모리 블록을 선택하도록 구성될 수 있다. 프로그램, 리드, 소거는 선택된 메모리 블록에서 수행될 수 있다.
도 5b 및 도 5c를 더 참조하면, 기판(211)이 제공된다. 예시적으로, 기판(211)은 제1 도전형(conductive type)을 갖는 웰(well) 일 수 있다. 기판(211) 상에, 제1 방향을 따라 신장되고, 제2 방향을 따라 서로 이격된 복수의 공통 소스 영역들(CSR)이 제공될 수 있다. 복수의 공통 소스 영역들(CSR)은 공통으로 연결되어, 공통 소스 라인을 구성할 수 있다. 복수의 공통 소스 영역들(CSR)은 기판(211)과 상이한 제 2 도전형(conductive type)을 갖는다.
복수의 공통 소스 영역들(CSR) 중 인접한 두 개의 공통 소스 영역들 사이에서, 복수의 절연 물질들(212, 212a)이 제3 방향(즉, 기판과 수직한 방향)을 따라 기판(211) 상에 순차적으로 제공될 수 있다. 복수의 절연 물질들(212, 212a)은 제3 방향을 따라 서로 이격될 수 있다. 복수의 절연 물질들(212, 212a)은 제1 방향을 따라 신장될 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서, 제1 방향을 따라 순차적으로 배치되며 제2 방향을 따라 복수의 절연 물질들(212, 212a)을 관통하는 복수의 필라들(PL)이 제공될 수 있다. 예시적으로, 복수의 필라들(PL)은 절연 물질들(212, 212a)을 관통하여 기판(211)과 접촉할 수 있다. 예시적으로, 인접한 두 개의 공통 소스 영역들 사이에서, 필라들(PL)은 제1 방향을 따라 서로 이격될 수 있다. 필라들(PL)은 제1 방향을 따라 한 줄로 배치될 수 있다.
예시적으로, 복수의 필라들(PL)은 복수의 물질들을 포함할 수 있다. 예를 들면, 필라들(PL)은 채널막들(214) 및 내부 물질들(215)을 포함할 수 있다. 채널막들(214)은 제1 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(214)은 기판(211)과 동일한 도전형 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 채널막들(214)은 도전형을 갖지 않는 진성 반도체(intrinsic semiconductor)를 포함할 수 있다.
내부 물질들(215)은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(215)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 수 있다. 예를 들면, 내부 물질들(215)은 에어 갭(air gap)을 포함할 수 있다. 인접한 두 개의 공통 소스 영역들 사이에서, 절연 물질들(212, 212a) 및 필라들(PL)의 노출된 표면들에 정보 저장막들(216)이 제공될 수 있다. 정보 저장막들(216)은 전하를 포획 또는 유출함으로써 정보를 저장할 수 있다.
인접한 두 개의 공통 소스 영역들 사이에서 그리고 절연 물질들(212, 212a) 사이에서, 정보 저장막들(216)의 노출된 표면들에 도전 물질들(CM1~CM8)이 제공된다. 도전 물질들(CM1~CM8)은 제1 방향을 따라 신장될 수 있다. 공통 소스 영역들(CSR) 상에서, 도전 물질들(CM1~CM8)은 워드 라인 컷들(WL cut)에 의해 분리될 수 있다. 워드 라인 컷들(WL Cut)은 공통 소스 영역들(CSR)을 노출할 수 있다. 워드 라인 컷들(WL cut)은 제1 방향을 따라 신장될 수 있다. 예시적으로, 도전 물질들(CM1~CM8)은 금속성 도전 물질을 포함할 수 있다. 도전 물질들(CM1~CM8)은 폴리 실리콘 등과 같은 비금속성 도전 물질을 포함할 수 있다.
예시적으로, 절연 물질들(212, 212a) 중 최상부에 위치한 절연 물질의 상부면에 제공되는 정보 저장막들(216)은 제거될 수 있다. 예시적으로, 절연 물질들(212, 212a)의 측면들 중 필라들(PL)과 대향하는 측면에 제공되는 정보 저장막들(216)은 제거될 수 있다.
복수의 필라들(PL) 상에 복수의 드레인들(320)이 제공될 수 있다. 예시적으로, 드레인들(320)은 제2 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다. 예를 들면, 드레인들(320)은 N 도전형을 갖는 반도체 물질(예를 들면, 실리콘)을 포함할 수 있다.
드레인들(320) 상에, 제2 방향으로 신장되고, 제1 방향을 따라 서로 이격된 비트 라인들(BL)이 제공될 수 있다. 비트 라인들(BL)은 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 비트 라인들(BL)은 콘택 플러그들(미도시)을 통해 연결될 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 금속성 도전 물질들을 포함할 수 있다. 예시적으로, 비트 라인들(BL1, BL2)은 폴리 실리콘과 같은 비금속성 도전 물질들을 포함할 수 있다. 도전 물질들(CM1~CM8)은 기판(211)으로부터의 순서에 따라 제 1 내지 제 8 높이를 가질 수 있다.
복수의 필라들(PL)은 정보 저장막들(216) 및 복수의 도전 물질들(CM1~CM8)과 함께 복수의 스트링들을 형성할 수 있다. 복수의 필라들(PL) 각각은 정보 저장막들(216), 그리고 인접한 도전 물질들(CM1~CM8)과 함께 하나의 스트링을 구성한다. 기판(211) 상에서, 필라들(PL)은 행 방향 및 열 방향을 따라 제공될 수 있다. 제 8 도전 물질들(CM8)은 행들을 구성할 수 있다. 동일한 제 8 도전 물질에 연결된 필라들은 하나의 행을 구성할 수 있다. 비트 라인들(BL)은 열들을 구성할 수 있다. 동일한 비트 라인에 연결된 필라들은 하나의 열을 구성할 수 있다. 필라들(PL)은 정보 저장막들(116) 및 복수의 도전 물질들(CM1~CM8)과 함께 행 및 열 방향을 따라 배치되는 복수의 스트링들을 구성한다. 스트링들 각각은 기판과 수직한 방향으로 적층된 복수의 셀 트랜지스터들(CT)(또는, 메모리 셀)을 포함할 수 있다.
도 5c의 A 부분을 참조하면, 제조 공정 시에 드레인들(320) 및 비트 라인(BL) 사이의 패드(pad) 부분에서 결함이 발생될 수 있으며, 그 결과, 스트링은 비트 라인(BL)과 전기적으로 연결되지 않을 수 있다.
도 5c의 B 부분을 참조하면, 제조 공정상의 결함으로 인해, 필라들(PL)이 형성될 홀(hole)이 기판(211)이 접촉하지 않을 수 있다. 즉, 필라들(PL)이 형성될 홀이 충분히 깊게 형성되지 않을 수 있으며, 이 때, 채널 막들(214)은 기판(211)과 접촉하지 않을 수 있다. 구체적으로, 필라(PL)를 형성하는 과정에서 에칭(etching)의 실패로, 필라(PL)가 그라운드 선택 트랜지스터까지 연결되지 않을 수 있다.
도 5c의 C 부분을 참조하면, 메모리 셀의 채널 형성 시에, 에칭이나 증착 등의 오류로 인해 불량이 생길 수 있다.
도 5c의 A 부분 내지 C 부분에서의 불량으로 인해 스트링은 채널이 형성되지 않아 N/O 스트링에 해당될 수 있으며, N/O 스트링에 포함된 메모리 셀들은 프로그램되는 데이터와 상관없이 리드 동작시에 항상 오프 상태로 읽히게 될 수 있다.
도 6은 본 개시의 예시적 실시예에 따른 메모리 장치(400)에 적용된 C2C(Chip to Chip) 구조를 설명하기 위한 도면이다.
도 6을 참조하면, 메모리 장치(400)는 C2C 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일 예로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
메모리 장치(400)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(510), 층간 절연층(515), 제1 기판(510)에 형성되는 복수의 회로 소자들(520a, 520b, 520c), 복수의 회로 소자들(520a, 520b, 520c) 각각과 연결되는 제1 메탈층(530a, 530b, 530c), 제1 메탈층(530a, 530b, 530c) 상에 형성되는 제2 메탈층(540a, 540b, 540c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(530a, 530b, 530c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(540a, 540b, 540c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(530a, 530b, 530c)과 제2 메탈층(540a, 540b, 540c)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(540a, 540b, 540c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(540a, 540b, 540c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(540a, 540b, 540c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(515)은 복수의 회로 소자들(520a, 520b, 520c), 제1 메탈층(530a, 530b, 530c), 및 제2 메탈층(540a, 540b, 540c)을 커버하도록 제1 기판(510) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(571b, 572b)과 상부 본딩 메탈(671b, 672b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(610)과 공통 소스 라인(620)을 포함할 수 있다. 제2 기판(610) 상에는, 제2 기판(610)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(631-638; 630)이 적층될 수 있다. 워드라인들(630)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(630)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(610)의 상면에 수직하는 방향으로 연장되어 워드라인들(630), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(650c) 및 제2 메탈층(660c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(650c)은 비트라인 컨택일 수 있고, 제2 메탈층(660c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(660c)은 제2 기판(610)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.
도 6에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인(660c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(660c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(693)를 제공하는 회로 소자들(520c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(660c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(671c, 672c)과 연결되며, 상부 본딩 메탈(671c, 672c)은 페이지 버퍼(693)의 회로 소자들(520c)에 연결되는 하부 본딩 메탈(571c, 572c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(630)은 제2 기판(610)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(641-647; 640)와 연결될 수 있다. 워드라인들(630)과 셀 컨택 플러그들(640)은, 제2 방향을 따라 워드라인들(630) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(630)에 연결되는 셀 컨택 플러그들(640)의 상부에는 제1 메탈층(650b)과 제2 메탈층(660b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(640)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(640)은 주변 회로 영역(PERI)에서 로우 디코더(694)를 제공하는 회로 소자들(520b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압은, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(693)를 제공하는 회로 소자들(520c)의 동작 전압이 로우 디코더(694)를 제공하는 회로 소자들(520b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(680)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(680)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(620)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(680) 상부에는 제1 메탈층(650a)과 제2 메탈층(660a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(680), 제1 메탈층(650a), 및 제2 메탈층(660a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(505, 605)이 배치될 수 있다. 제1 기판(510)의 하부에는 제1 기판(510)의 하면을 덮는 하부 절연막(501) 이 형성될 수 있으며, 하부 절연막(501) 상에 제1 입출력 패드(505)가 형성될 수 있다. 제1 입출력 패드(505)는 제1 입출력 컨택 플러그(503)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결되며, 하부 절연막(501)에 의해 제1 기판(510)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(503)와 제1 기판(510) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(503)와 제1 기판(510)을 전기적으로 분리할 수 있다.
제2 기판(610)의 상부에는 제2 기판(610)의 상면을 덮는 상부 절연막(601)이 형성될 수 있으며, 상부 절연막(601) 상에 제2 입출력 패드(605)가 배치될 수 있다. 제2 입출력 패드(605)는 제2 입출력 컨택 플러그(603)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(520a, 520b, 520c) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(603)가 배치되는 영역에는 제2 기판(610) 및 공통 소스 라인(620) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(605)는 제3 방향(Z축 방향)에서 워드라인들(630)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(603)는 제2 기판(610)의 상면에 평행한 방향에서 제2 기판(610)과 분리되며, 셀 영역(CELL)의 층간 절연층(615)을 관통하여 제2 입출력 패드(605)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(505)와 제2 입출력 패드(605)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(400)는 제1 기판(501)의 상부에 배치되는 제1 입출력 패드(505)만을 포함하거나, 또는 제2 기판(601)의 상부에 배치되는 제2 입출력 패드(605)만을 포함할 수 있다. 또는, 메모리 장치(400)가 제1 입출력 패드(505)와 제2 입출력 패드(605)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
메모리 장치(400)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(672a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(672a)과 동일한 형태의 하부 메탈 패턴(573a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(573a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(540b) 상에는 하부 본딩 메탈(571b, 572b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(571b, 572b)은 셀 영역(CELL)의 상부 본딩 메탈(671b, 672b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(552)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(552)과 동일한 형태의 상부 메탈 패턴(692)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(692) 상에는 콘택을 형성하지 않을 수 있다.
도 7은 도 4a의 제1 타입 프로그램 커맨드(CMD1)에 응답한 메모리 장치의 동작을 구체적으로 설명하기 위한 순서도이다.
도 7을 참조하면, 단계 S200에서 메모리 장치는 제1 타입 프로그램 커맨드에 응답하여 프로그램되는 대상 메모리 블록의 복수의 스트링들로부터 N/O 스트링을 검출할 수 있다. 단계 S210에서 메모리 장치는 검출된 N/O 스트링에 포함된 셀들에 프로그램될 예정인 대상 데이터들을 소정의 값을 갖도록 변환할 수 있다. 단계 S220에서 메모리 장치는 변환된 대상 데이터들을 포함하는 데이터들을 메모리 셀 어레이에 프로그램하는 동작을 수행할 수 있다. 한편, 서술의 편의상 N/O 스트링은 한 개로 서술하였으나, 이에 국한되지 않고, N/O 스트링은 복수 개일 수 있으며, 복수의 N/O 스트링들에 대한 프로그램 동작에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다. 또한, 본 개시의 예시적 실시예들에 따른 메모리 장치의 프로그램 동작은 메모리 서브 블록 단위 또는 소정의 메모리 그룹 단위로 수행될 수 있다.
도 8a 내지 도 8c는 도 4a의 제1 타입 프로그램 커맨드(CMD1)에 응답한 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 8a는 도 5a의 제1 메모리 블록(BLK1)의 등가 회로를 나타내는 도면이고, 도 8a를 참조하면, 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS12, CS21, CS22)이 위치할 수 있다. 제1 비트 라인(BL1)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS11, CS21)이 연결될 수 있다. 제2 비트 라인(BL2)과 공통 소스 라인(CSL) 사이에 셀 스트링들(CS12, CS22)이 연결될 수 있다. 공통 소스 영역들(CSR, 도 3b)이 공통으로 연결되어, 공통 소스 라인(CSL)을 구성할 수 있다.
동일한 높이의 메모리 셀들은 하나의 워드 라인에 공통으로 연결되며, 특정 높이의 워드 라인에 전압이 공급될 때, 모든 스트링들(CS11, CS12, CS21, CS22)에 전압이 공급될 수 있다. 상이한 행의 스트링들은 상이한 스트링 선택 라인들(SSL1, SSL2)에 각각 연결될 수 있다. 제1 및 제2 스트링 선택 라인들(SSL1, SSL2)을 선택 및 비선택함으로써, 스트링들(CS11, CS12, CS21, CS22)이 행 단위로 선택 및 비선택될 수 있다. 예를 들면, 비선택된 스트링 선택 라인(SSL1 또는 SSL2)에 연결된 스트링들(CS11 및 CS12, 또는 CS21 및 CS22)은 비트 라인들(BL1, BL2)로부터 전기적으로 분리될 수 있다. 선택된 스트링 선택 라인(SSL2 또는 SSL1)에 연결된 스트링들(CS21 및 CS22, 또는 CS11 및 CS12)은 비트 라인들(BL1, BL2)에 전기적으로 연결될 수 있다.
스트링들(CS11, CS12, CS21, CS22)은 열 단위로 비트 라인들(BL1, BL2)에 연결될 수 있다. 제1 비트 라인(BL1)에 스트링들(CS11, CS21)이 연결되고, 제2 비트 라인(BL2)에 스트링들(CS12, CS22)이 연결될 수 있다. 비트 라인들(BL1, BL2)을 선택 및 비선택함으로써, 스트링들(CS11, CS12, CS21, CS22)이 열 단위로 선택 및 비선택될 수 있다. 이하에서는, 도 6a에 도시된 제1 메모리 블록(BLK1)의 구조를 중심으로 본 개시의 예시적 실시예에 따른 프로그램 동작을 서술하나, 이는 예시적인 실시예에 불과한 바, 다른 구조를 갖는 제1 메모리 블록(BLK1)에도 본 개시의 기술적 사상이 적용될 수 있음은 분명하다.
도 8b를 더 참조하면, 메모리 장치는 제1 타입 프로그램 커맨드에 응답하여 스트링들(CS11, CS12, CS21, CS22)로부터 N/O 스트링을 검출하는 단계(DT_STEP)에서 비트 라인들(BL1, BL2)에 제1 비트 라인 전압(VBL1)을 인가하고, 스트링 선택 라인들(SSL1, SSL2) 중 선택된 스트링 선택 라인에 제1 스트링 선택 전압(VSSL1)(또는, 턴-온 전압)을 인가하고, 비선택된 스트링 선택 라인에 제2 스트링 선택 라인 전압(VSSL2)(또는, 턴-오프 전압)을 인가하고, 워드 라인들(WL1~WL6)에 순차적으로 체크 전압(VCK)을 인가하고, 접지 선택 라인(GSL)에 제1 접지 선택 라인 전압(VGSL1)을 인가하고, 공통 소스 라인(CSL)에 제1 공통 소스 라인 전압(VCSL1)을 인가하며, 기판에는 접지 전압(VSS)을 인가할 수 있다.
예를 들어, 제1 비트 라인 전압(VBL1)은 전원 전압(VCC)이고, 제1 선택 라인 전압(VSSL1)은 전원 전압(VCC)이고, 제2 선택 라인 전압(VSSL2)은 접지 전압(VSS) 또는 그와 유사한 레벨을 갖는 저전압일 수 있다. 체크 전압(VCK)은 전술한 바와 같이, 소정의 기준 전압의 레벨보다 큰 레벨을 가질 수 있다.
도 8c를 더 참조하면, 도 8b에 서술한 전압들이 검출 단계(DT_STEP)의 시작 시점에서 비트 라인(BL), 선택된 스트링 선택 라인(Selected SSL), 비선택된 스트링 선택 라인(Unselected SSL), 선택된 워드 라인(WL), 접지 선택 라인(GSL), 공통 소스 라인(CSL)에 인가될 수 있다. 일 예로, 일반적인 스트링에 연결된 비트 라인(BL)의 전압은 제1 비트 라인 전압(VBL1)에서 소정의 전압보다 낮게 강하될 수 있으며, N/O 스트링에 연결된 비트 라인(BL)의 전압은 제1 비트 라인 전압(VBL1)을 유지할 수 있다. 이를 통해, 메모리 장치는 N/O 스트링을 검출할 수 있다.
도 9는 도 7의 단계 S210를 구체적으로 설명하기 위한 순서도이다.
도 9를 참조하면, 단계 S212에서 메모리 장치는 복수의 래치부들을 포함하는 페이지 버퍼 회로에 메모리 셀 어레이에 프로그램될 예정인 데이터들을 미리 래치시킬 수 있다. 데이터들은 메모리 컨트롤러로부터 인코딩된 데이터들일 수 있으며, 예를 들어, 메모리 컨트롤러는 호스트로부터 수신된 데이터들을 에러 정정 코드워드로 인코딩하여 메모리 장치에 제공할 수 있다. 단계 S214에서 N/O 스트링에 포함된 대상 메모리 셀들에 대응하는 래치부들에 래치된 대상 데이터들이 각각 소정의 값을 갖도록 변환 또는 유지할 수 있다. 예시적 실시예로, 소정의 값은 소거 상태의 문턱 전압 산포를 형성하도록 하기 위한 인히빗 데이터에 부합하는 값으로 미리 설정될 수 있다.
도 10a 내지 도 10c는 도 4a의 제1 및 제2 타입 소거 커맨드(CMD1, CMD2)에 응답한 메모리 장치의 동작 방법을 설명하기 위한 도면이다.
도 10a를 참조하면, 메모리 장치는 제1 타입 소거 커맨드 또는 제2 타입 소거 커맨드에 응답하여 대상 메모리 블록을 소거하는 소거 단계(E_STEP)를 수행할 수 있다. 예시적 실시예로, 메모리 장치는 소거 단계(E_STEP)에서 비트 라인들(BL1, BL2) 및 공통 소스 라인(CSL)을 플로팅시키고, 스트링 선택 라인들(SSL1, SSL2)은 플로팅되거나 제3 스트링 선택 라인 전압(VSSL3)을 공급할 수 있다. 메모리 장치는 워드 라인들(WL1~WL6)에 워드 라인 소거 전압(Vwe)을 공급할 수 있다. 워드 라인 소거 전압(Vwe)은 접지 전압(VSS) 또는 접지 전압(VSS)과 유사한 레벨을 갖는 저전압(양의 전압과 음의 전압을 포함)일 수 있다. 또한, 메모리 장치는 접지 선택 라인(GSL)을 플로팅시키거나, 제2 접지 선택 라인 전압(VGSL2)을 공급하고, 기판(211, 도 5b)에 제1 소거 전압(Vers1) 또는 제2 소거 전압(Vers2)을 공급할 수 있다. 제1 소거 전압(Vers1)은 제1 타입 소거 커맨드에 대응하고, 제2 소거 전압(Vers2)은 제2 타입 소거 커맨드에 대응할 수 있다.
도 10b를 더 참조하면, 제1 타입 소거 커맨드에 응답하여 제1 시간(t1)에 기판(211, 도 5b)에 공급된 제1 소거 전압(Vers1)에 의해 채널 막들(214, 도 5b)은 제1 소거 전압(Vers1)의 레벨로 충전될 수 있다. 워드 라인들(WL1~WL6)에 공급된 워드 라인 소거 전압(Vwe)과 채널 막들(214, 도 5b)의 제1 소거 전압(Vers1)의 전압 차이로 인해, 메모리 셀들(MC1~MC6)에 포획된 전하들이 유출되면서 소거가 진행될 수 있다. 소거 동작은 제2 시간(t2a)까지 수행될 수 있다.
도 10c를 더 참조하면, 제2 타입 소거 커맨드에 응답하여 제1 시간(t1)에 기판(211, 도 5b)에 공급된 제2 소거 전압(Vers2)에 의해 채널 막들(214, 도 5b)은 제2 소거 전압(Vers2)의 레벨로 충전될 수 있다. 워드 라인들(WL1~WL6)에 공급된 워드 라인 소거 전압(Vwe)과 채널 막들(214, 도 5b)의 제2 소거 전압(Vers2)의 전압 차이로 인해, 메모리 셀들(MC1~MC6)에 포획된 전하들이 유출되면서 소거가 진행될 수 있다. 소거 동작은 제3 시간(t2b)까지 수행될 수 있다.
예시적 실시 예로, 제1 소거 전압(Vers1)은 제2 소거 전압(Vers2)보다 레벨이 높을 수 있으며, 제1 시간(t1)과 제2 시간(t2a) 사이의 구간은 제1 시간(t1)과 제3 시간(t2b) 사이의 구간보다 짧을 수 있다.
즉, 도 4a와 같이, N/O 스트링 개수가 제1 임계값 이상인 대상 메모리 블록이 지원하는 데이터 신뢰성은 다소 낮을 수 있는 바, 일반적인 소거 전압보다 높은 레벨을 갖는 소거 전압으로 일반적인 시간보다 더 짧은 시간동안 소거 동작을 수행하여도 대상 메모리 블록이 약속된 데이터 신뢰성을 보장할 수 있도록 운용될 수 있다. 이에 따라, 대상 메모리 블록에 대한 빠른 소거 동작이 가능하여 전체적인 메모리 장치의 성능을 향상시킬 수 있다. 한편, N/O 스트링 개수가 제1 임계값 미만인 대상 메모리 블록에 대해서는 일반적인 소거 동작을 수행함으로써, 대상 메모리 블록이 높은 데이터 신뢰성을 보장할 수 있도록 운용될 수 있다.
도 11a 및 도 11b는 도 3b의 제1 및 제2 타입 메모리 블록을 구체적으로 설명하기 위한 도면이다. 이하에서, 메모리 컨트롤러는 제2 임계값 이상의 N/O 스트링을 포함하는 제1 및 제2 메모리 블록(BLK1, BLK2)를 제1 타입 메모리 블록으로 할당하고, 제2 임계값 미만의 N/O 스트링을 포함하는 제3 메모리 블록(BLK3)를 제2 타입 메모리 블록으로 할당하는 것을 전제한다.
도 11a를 참조하면, 제2 테이블(TB2)과 같이, 메모리 컨트롤러는 제1 및 제2 메모리 블록(BLK1, BLK2)의 메모리 셀들을 트리플 레벨 셀(TLC)로서 운용할 수 있다. 또한, 메모리 컨트롤러는 제3 메모리 블록(BLK3)의 메모리 셀들을 싱글 레벨 셀(SLC)로서 운용할 수 있다. 즉, N/O 스트링 개수가 제2 임계값 이상인 제1 타입 메모리 블록이 지원하는 데이터 신뢰성은 다소 낮을 수 있는 바, 제1 타입 메모리 블록은 높은 레벨 셀로 운용될 수 있으며, N/O 스트링 개수가 제2 임계값 미만인 제2 타입 메모리 블록이 지원하는 데이터 신뢰성은 높을 수 있는 바, 제2 타입 메모리 블록은 낮은 레벨 셀로 운용될 수 있다.
다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 제1 및 제2 메모리 블록(BLK1, BLK2)은 멀티 레벨 셀 또는 쿼드 레벨 셀로도 운용될 수 있다. 더 나아가, 제1 타입 메모리 블록은 낮은 레벨 셀로, 제2 타입 메모리 블록은 제1 타입 메모리 블록보다 높은 레벨 셀로 운용될 수도 있다.
도 11b를 더 참조하면, 제3 테이블(TB3)과 같이, 메모리 컨트롤러는 제1 및 제2 메모리 블록(BLK1, BLK2)에는 콜드 데이터가 전용으로 프로그램되도록 운용할 수 있다. 또한, 메모리 컨트롤러는 제3 메모리 블록(BLK3)에는 핫 데이터가 전용으로 프로그램되도록 운용할 수 있다. 즉, N/O 스트링 개수가 제2 임계값 이상인 제1 타입 메모리 블록이 지원하는 데이터 신뢰성은 다소 낮을 수 있는 바, 액세스 빈도가 기준치 이하인 콜드 데이터가 전용으로 제1 타입 메모리 블록에 프로그램되도록 운용될 수 있다. N/O 스트링 개수가 제2 임계값 미만인 제2 타입 메모리 블록이 지원하는 데이터 신뢰성은 높을 수 있는 바, 액세스 빈도가 기준치를 초과하는 핫 데이터가 전용으로 제2 타입 메모리 블록에 프로그램되도록 운용될 수 있다.
도 12a 내지 도 12c는 메모리 블록에 포함된 서브 블록들 각각에 대한 이종의 제어 방식들 중 어느 하나를 선택하여 운용하는 실시예를 구체적으로 설명하기 위한 도면이다.
도 12a를 참조하면, 제4 테이블(TB4)와 같이, 제1 메모리 블록(BLK1)은 제1 및 제2 서브 블록(SB11, SB12)을 포함하고, 제2 메모리 블록(BLK2)은 제3 및 제4 서브 블록(SB21, SB22)을 포함하며, 제3 메모리 블록(BLK3)은 제5 및 제6 서브 블록(SB31, SB32)을 포함할 수 있다. 제1 내지 제6 서브 블록(SB11, SB12, SB21, SB22, SB31, SB32)는 각각 'A1'개, 'A2'개, 'B1'개, 'B2'개, 'C1'개, 'C2'개의 N/O 스트링을 포함할 수 있다. 메모리 컨트롤러는 제4 테이블(TB4)을 포함하는 N/O 스트링 정보를 기반으로 제1 내지 제6 서브 블록(SB11, SB12, SB21, SB22, SB31, SB32) 각각에 대해 이종의 제어 방식을 선택하여 운용할 수 있다. 예시적 실시 예로, 제4 테이블(TB4)을 포함하는 N/O 스트링 정보는 미리 생성될 수 있으며, 메모리 장치의 메모리 셀 어레이에 저장될 수 있다.
도 12b은 제1 메모리 블록(BLK1)의 제1 및 제2 서브 블록(SB11, SB12)의 구조를 구체적으로 설명하기 위한 도면이다. 도 12b를 참조하면, 제1 서브 블록(SB11)은 제1 및 제2 스트링 선택 라인(SSL1, SSL2)에 연결된 스트링들의 메모리 셀들을 포함할 수 있으며, 제2 서브 블록(SB12)은 제3 및 제4 스트링 선택 라인(SSL3, SSL4)에 연결된 스트링들의 메모리 셀들을 포함할 수 있다.
제1 및 제2 스트링 선택 라인(SSL1, SSL2)은 각각 적어도 하나의 N/O 스트링과 연결된 것으로, 제1 서브 블록(SB11)은 소정의 임계값 이상의 N/O 스트링 개수를 가질 수 있다. 이에 따라, 제1 서브 블록(SB11)은 도 3a의 제1 타입 커맨드로 제어되거나, 도 3b의 제1 타입 메모리 블록와 같은 방식으로 운용되는 제1 타입 서브 블록으로 할당될 수 있다. 제3 및 제4 스트링 선택 라인(SSL3, SSL4)은 각각 일반 스트링들만이 연결된 것으로, 제2 서브 블록(SB12)은 소정의 임계값 미만의 N/O 스트링 개수를 가질 수 있다. 이에 따라, 제2 서브 블록(SB12)은 도 3a의 제2 타입 커맨드로 제어되거나, 도 3b의 제2 타입 메모리 블록과 같은 방식으로 운용되는 제2 타입 서브 블록으로 할당될 수 있다.
즉, 서브 블록은 스트링 선택 라인을 중심으로 그룹핑된 것일 수 있으며, 서브 블록에 대응하는 스트링 선택 라인들은 상호 인접하거나, 떨어진 것들일 수 있다.
도 12c는 제1 메모리 블록(BLK1)의 제1 및 제2 서브 블록(SB11, SB12)의 구체적인 회로 구조를 설명하기 위한 도면이다. 도 12c를 참조하면, 제1 서브 블록(SB11)은 제1 및 제2 스트링 선택 라인(SSL1, SSL2)과 연결된 제1 내지 제4 스트링(CS11, CS12, CS21, CS22)의 메모리 셀들(MC1~MC6)을 포함할 수 있다. 제2 서브 블록(SB12)은 제3 및 제4 스트링 선택 라인(SSL3, SSL4)과 연결된 제5 내지 제8 스트링(CS31, CS32, CS41, CS42)의 메모리 셀들(MC1~MC6)을 포함할 수 있다.
도 13은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다.
도 13을 참조하면, 단계 S300에서 메모리 컨트롤러는 N/O 스트링 정보를 기반으로 복수의 서브 블록들 각각에 대한 이종의 제어 방식을 선택할 수 있다. 단계 S320에서 메모리 컨트롤러는 선택된 제어 방식을 기반으로 서브 블록 단위로 메모리 장치의 메모리 동작을 제어할 수 있다.
도 14는 본 개시의 예시적 실시예에 따른 메모리 시스템(20)을 나타내는 블록도이고, 도 15는 도 14의 N/O 스트링 정보(1220)를 예시적으로 나타내는 테이블도이다.
도 14를 참조하면, 메모리 시스템(20)은 메모리 컨트롤러(1000), 제1 내지 제n 메모리 장치(2000_1~2000_n)를 포함할 수 있다. 메모리 컨트롤러(1000)는 프로세서(1100) 및 내부 메모리(1200)를 포함할 수 있다. 내부 메모리(1200)는 N/O 스트링 정보(1220)를 포함할 수 있다. N/O 스트링 정보(1220)는 제1 내지 제n 메모리 장치(2000_1~2000_n) 각각의 메모리 블록들에 포함된 N/O 스트링 개수를 나타내는 정보를 포함할 수 있다. 프로세서(1000)는 N/O 스트링 정보(1220)를 기반으로 제1 내지 제n 메모리 장치(2000_1~2000_n)의 메모리 블록들 각각에 대한 이종의 제어 방식을 선택하여 운용할 수 있다.
도 15를 더 참조하면, 제5 테이블(TB5)와 같이, N/O 스트링 정보(1220)는 제1 내지 제3 메모리 장치(2000_1~2000_3)의 각각의 메모리 블록들(BLK11~BLK13, BLK21~BLK23, BLK31~BLK33)에 포함된 N/O 스트링 개수를 나타내는 정보를 포함할 수 있다. 제1 내지 제3 메모리 블록(BLK11~BLK13)은 각각 'A1'개, 'B1'개, 'C1'개의 N/O 스트링을 포함할 수 있고, 제4 내지 제6 메모리 블록(BLK21~BLK23)은 각각 'A2'개, 'B2'개, 'C2'개의 N/O 스트링을 포함할 수 있으며, 제7 내지 제9 메모리 블록(BLK31~BLK33)은 각각 'A3'개, 'B3'개, 'C3'개의 N/O 스트링을 포함할 수 있다. 서술의 편의상 제5 테이블(TB5)는 제1 내지 제3 메모리 장치(2000_1~2000_3)의 N/O 스트링 정보를 포함하는 것으로 도시되어 있으나, 제5 테이블(TB5)은 다른 메모리 장치들(2000_4~2000_n)의 N/O 스트링 정보를 더 포함할 수 있다.
프로세서(1100)는 제5 테이블(TB5)을 기반으로 제1 내지 제3 메모리 장치(2000_1~2000_3)의 메모리 블록들(BLK11~BLK13, BLK21~BLK23, BLK31~BLK33) 각각에 대한 이종의 제어 방식 중 어느 하나를 선택하여 운용할 수 있다. 이하에서는, 프로세서(1100)가 본 개시의 예시적 실시예들이 적용된 제어 동작을 메모리 장치 단위로 수행하는 실시예를 서술한다.
도 16은 본 개시의 예시적 실시예에 따른 메모리 컨트롤러의 동작 방법을 설명하기 위한 순서도이다. 이하에서는, 설명의 편의를 위하여 도 14를 참조하여 서술한다.
도 16을 참조하면, 단계 S120(도 2)에 후속하여 단계 S131c에서 메모리 컨트롤러(1000)는 자신과 연결된 메모리 장치들(2000_1~2000_n) 각각의 상태를 N/O 스트링 정보를 참조하여 확인할 수 있다. 단계 S132c에서 메모리 컨트롤러(1000)는 메모리 장치들(2000_1~2000_n) 각각에 포함된 N/O 스트링 개수가 제3 임계값 이상인지 여부를 확인할 수 있다.
단계 S132c가 'Yes'인 때에, 단계 S133c를 후속하여 메모리 컨트롤러(1000)는 메모리 장치들(2000_1~2000_n) 중 제3 임계값 이상의 N/O 스트링을 갖는 메모리 장치를 제1 타입 메모리 장치로 할당할 수 있다. 제1 타입 메모리 장치는 데이터 신뢰성 측면에서 불리한 N/O 스트링의 상태를 고려하여 이에 부합하는 제어 방식으로 운용되는 메모리 장치를 지칭할 수 있다. 단계 S132c가 'No'인 때에, 단계 S134c를 후속하여 메모리 컨트롤러(1000)는 메모리 장치들(2000_1~2000_n) 중 제3 임계값 미만의 N/O 스트링을 갖는 메모리 장치를 제2 타입 메모리 장치로 할당할 수 있다. 제2 타입 메모리 장치는 제1 타입 메모리 장치보다 높은 데이터 신뢰성을 지원 가능한 것을 고려하여 이에 부합하는 제어 방식으로 운용되는 메모리 블록을 지칭할 수 있다. 단계 S135c에서 메모리 컨트롤러(1000)는 단계 S133c 및 단계 S134b에서의 메모리 장치들(2000_1~2000_n)에 관한 할당 결과가 포함된 할당 정보를 내부 메모리(1200)에 저장할 수 있다.
도 17a 및 도 17b는 도 16의 제1 및 제2 타입 메모리 장치를 구체적으로 설명하기 위한 도면이다. 이하에서는, 메모리 컨트롤러는 제3 임계값 이상의 N/O 스트링을 포함하는 제1 및 제2 메모리 장치(MD1, MD2)를 제1 타입 메모리 장치로 할당하고, 제3 임계값 미만의 N/O 스트링을 포함하는 제3 메모리 장치(MD3)를 제2 타입 메모리 장치로 할당하는 것을 전제한다.
도 17a를 참조하면, 제6 테이블(TB6)과 같이, 메모리 컨트롤러는 제1 및 제2 메모리 장치(MD1, MD2)의 메모리 셀들을 트리플 레벨 셀(TLC)로서 운용할 수 있다. 또한, 메모리 컨트롤러는 제3 메모리 장치(MD3)의 메모리 셀들을 싱글 레벨 셀(SLC)로서 운용할 수 있다. 즉, N/O 스트링 개수가 제3 임계값 이상인 제1 타입 메모리 장치가 지원하는 데이터 신뢰성은 다소 낮을 수 있는 바, 제1 타입 메모리 장치의 메모리 셀들은 높은 레벨 셀로 운용될 수 있으며, N/O 스트링 개수가 제2 임계값 미만인 제2 타입 메모리 장치가 지원하는 데이터 신뢰성은 높을 수 있는 바, 제2 타입 메모리 장치의 메모리 셀들은 낮은 레벨 셀로 운용될 수 있다.
다만, 이는 예시적 실시예에 불과한 바, 이에 국한되지 않으며, 제1 및 제2 메모리 장치(MD1, MD2)은 멀티 레벨 셀 또는 쿼드 레벨 셀로도 운용될 수 있다. 더 나아가, 제1 타입 메모리 장치의 메모리 셀들은 낮은 레벨 셀로, 제2 타입 메모리 장치의 메모리 셀들은 제1 타입 메모리 장치보다 높은 레벨 셀로 운용될 수도 있다.
도 17b를 더 참조하면, 제7 테이블(TB7)과 같이, 메모리 컨트롤러는 제1 및 제2 메모리 장치(MD1, MD2)에는 콜드 데이터가 전용으로 프로그램되도록 운용할 수 있다. 또한, 메모리 컨트롤러는 제3 메모리 장치(MD3)에는 핫 데이터가 전용으로 프로그램되도록 운용할 수 있다. 즉, N/O 스트링 개수가 제2 임계값 이상인 제1 타입 메모리 장치가 지원하는 데이터 신뢰성은 다소 낮을 수 있는 바, 액세스 빈도가 기준치 이하인 콜드 데이터가 전용으로 제1 타입 메모리 장치에 프로그램되도록 운용될 수 있다. N/O 스트링 개수가 제2 임계값 미만인 제2 타입 메모리 장치가 지원하는 데이터 신뢰성은 높을 수 있는 바, 액세스 빈도가 기준치를 초과하는 핫 데이터가 전용으로 제2 타입 메모리 장치에 프로그램되도록 운용될 수 있다.
도 18은 본 개시의 예시적 실시예에 따른 N/O 스트링 정보를 생성하는 테스트 시스템(3000)을 나타내는 블록도이다.
도 18을 참조하면, 테스트 시스템(3000)은 메모리 장치(3100) 및 테스트 장치(3200)를 포함할 수 있다. 테스트 장치(3200)는 메모리 장치(3100)의 메모리 블록들 각각에 포함된 N/O 스트링을 검출하여 N/O 스트링 정보를 생성할 수 있다. 테스트 장치(3200)는 생성된 N/O 스트링 정보를 메모리 장치(3100)에 저장할 수 있으며, N/O 스트링 정보는 메모리 컨트롤러(미도시)로부터 리드되어 본 개시의 예시적 실시예들에 따른 동작이 수행될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

  1. 기판과 수직 방향으로 적층된 복수의 제1 메모리 셀들로 각각 구성된 복수의 제1 메모리 블록들을 포함하도록 구성된 제1 메모리 장치; 및
    상기 제1 메모리 장치의 메모리 동작을 제어하도록 구성된 메모리 컨트롤러를 포함하고,
    상기 메모리 컨트롤러는, 상기 복수의 제1 메모리 블록들 각각에 포함된 낫-오픈 스트링(Not-Open string; 이하, N/O 스트링)의 개수에 관한 제1 N/O 스트링 정보를 기반으로 상기 복수의 제1 메모리 블록들 각각에 대하여 이종의 제어 방식들 중 어느 하나를 선택하여 운용하도록 구성된 것을 특징으로 하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 복수의 제1 메모리 블록들 중 상기 N/O 스트링의 개수가 임계값 이상인 제1 대상 메모리 블록에 대한 프로그램 제어시에, 상기 N/O 스트링의 존재를 고려한 제1 타입 프로그램 커맨드를 상기 제1 메모리 장치에 제공하도록 구성된 것을 특징으로 하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 장치는, 상기 제1 타입 프로그램 커맨드에 응답하여, 상기 제1 대상 메모리 블록에 포함된 복수의 스트링들로부터 적어도 하나의 상기 N/O 스트링을 검출하고, 검출된 적어도 하나의 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들이, 상기 복수의 대상 메모리 셀들로의 프로그램 전압 인가 횟수를 제한하기 위한, 소정의 값을 갖도록 변환하도록 구성된 제어 로직을 더 포함하는 것을 특징으로 하는 메모리 시스템.
  4. 제2항에 있어서,
    상기 메모리 컨트롤러는, 상기 복수의 제1 메모리 블록들 중 상기 N/O 스트링의 개수가 임계값 미만인 제2 대상 메모리 블록에 대한 프로그램 제어시에 일반 프로그램 동작을 위한 제2 타입 프로그램 커맨드를 상기 제1 메모리 장치에 제공하도록 구성된 것을 특징으로 하는 메모리 시스템.
  5. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 복수의 제1 메모리 블록들 중 상기 N/O 스트링의 개수가 임계값 이상인 제1 대상 메모리 블록에 대한 소거 제어시에, 상기 N/O 스트링의 존재를 고려한 제1 타입 소거 커맨드를 상기 제1 메모리 장치에 제공하고, 상기 복수의 제1 메모리 블록들 중 상기 N/O 스트링의 개수가 임계값 미만인 제2 대상 메모리 블록에 대한 소거 제어시에 제2 타입 소거 커맨드를 제공하도록 구성된 것을 특징으로 하는 메모리 시스템.
  6. 제5에 있어서,
    상기 메모리 장치는, 상기 제1 타입 소거 커맨드에 응답하여 상기 제1 대상 메모리 블록에 대한 소거 동작을 제1 레벨의 소거 전압을 이용하여 제1 시간동안 수행하고, 상기 제2 타입 소거 커맨드에 응답하여 상기 제2 대상 메모리 블록에 대한 소거 동작을 제2 레벨의 소거 전압을 이용하여 제2 시간동안 수행하도록 구성된 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 제1 레벨은, 상기 제2 레벨보다 높고,
    상기 제1 시간은, 상기 제2 시간보다 짧은 것을 특징으로 하는 메모리 시스템.
  8. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 복수의 제1 메모리 블록들 중 상기 N/O 스트링의 개수가 임계값 이상인 제1 대상 메모리 블록을 제1 타입 메모리 블록으로 할당하고, 상기 복수의 제1 메모리 블록들 중 상기 N/O 스트링의 개수가 임계값 미만인 제2 대상 메모리 블록을 상기 제1 타입 메모리 블록보다 높은 데이터 신뢰성을 보장하는 제2 타입 메모리 블록으로 할당하도록 구성된 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 제2 타입 메모리 블록은, 상기 제1 타입 메모리 블록보다 낮은 레벨 셀로서 운용되는 것을 특징으로 하는 메모리 시스템.
  10. 제8항에 있어서,
    상기 제1 타입 메모리 블록은, 액세스 빈도가 기준치 이하인 콜드 데이터(cold data)가 프로그램되도록 운용되고,
    상기 제2 타입 메모리 블록은, 액세스 빈도가 상기 기준치를 초과하는 핫 데이터(hot data)가 프로그램되도록 운용되는 것을 특징으로 하는 메모리 시스템.
  11. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 N/O 스트링 정보를 상기 메모리 장치에 요청하도록 구성되고,
    상기 제1 메모리 장치는, 상기 요청에 응답하여 상기 제1 N/O 스트링 정보를 상기 메모리 컨트롤러에 제공하도록 구성된 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 제1 N/O 스트링 정보는, 상기 복수의 제1 메모리 셀들 중 일부의 메모리 셀들 또는 상기 제1 메모리 장치의 주변 회로(peripheral circuit)에 포함된 래치들에 저장된 것을 특징으로 하는 메모리 시스템.
  13. 제1항에 있어서,
    상기 메모리 컨트롤러는, 상기 제1 N/O 스트링 정보를 기반으로 상기 복수의 제1 메모리 블록들로부터 구분된 복수의 서브 블록들 각각에 대하여 상기 이종의 제어 방식들 중 어느 하나를 선택하여 운용하도록 구성된 것을 특징으로 하는 메모리 시스템.
  14. 기판과 수직 방향으로 적층된 복수의 메모리 셀들로 각각 구성된 복수의 메모리 블록들을 포함하도록 구성된 메모리 셀 어레이; 및
    외부로부터 수신된 제1 타입 프로그램 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 제1 대상 메모리 블록에 대하여 상기 N/O 스트링의 검출, 검출된 상기 N/O 스트링에 포함된 복수의 대상 메모리 셀들에 프로그램될 예정인 복수의 대상 데이터들이 프로그램 전압 인가 횟수를 제한하기 위한 소정의 값을 갖도록 변환하고, 상기 외부로부터 수신된 제2 타입 프로그램 커맨드에 응답하여, 상기 복수의 메모리 블록들 중 제2 대상 메모리 블록에 대하여 일반 프로그램 동작을 수행하도록 구성된 제어 로직을 포함하는 메모리 장치.
  15. 제14항에 있어서,
    상기 제1 대상 메모리 블록에 포함된 상기 N/O 스트링의 개수는 임계값 이상이고,
    상기 제2 대상 메모리 블록에 포함된 상기 N/O 스트링의 개수는 임계값 미만인 것을 특징으로 하는 메모리 장치.
  16. 제14항에 있어서,
    상기 제1 및 상기 제2 타입 프로그램 커맨드는, 상이한 패턴을 갖는 것을 특징으로 하는 메모리 장치.
  17. 외부 메모리 장치에 포함된 복수의 메모리 블록들 각각에 포함된 낫-오픈 스트링(Not-Open sting; 이하, N/O 스트링)의 개수에 관한 N/O 스트링 정보를 저장하도록 구성된 내부 메모리; 및
    상기 N/O 스트링 정보를 기반으로 상기 복수의 메모리 블록들 중 적어도 하나의 상기 N/O 스트링을 포함하는 제1 대상 메모리 블록들은 제1 제어 방식으로 운용하고, 상기 N/O 스트링을 포함하지 않는 제2 대상 메모리 블록들은 상기 제1 제어 방식과 상이한 제2 제어 방식으로 운용하도록 구성된 프로세서를 포함하는 메모리 컨트롤러.
  18. 제17항에 있어서,
    상기 프로세서는,
    상기 제1 대상 메모리 블록에 대한 프로그램 시퀀스에 상기 N/O 스트링의 검출 및 검출된 상기 N/O 스트링의 대상 메모리 셀들에 대한 변환이 포함되도록 제1 패턴을 갖는 제1 타입 프로그램 커맨드를 생성하여 상기 외부 메모리 장치로 출력하고,
    상기 제2 대상 메모리 블록에 대한 프로그램 시퀀스는 노말하게 진행되도록 제2 패턴을 갖는 제2 타입 프로그램 커맨드를 생성하여 상기 외부 메모리 장치로 출력하도록 구성된 것을 특징으로 하는 메모리 컨트롤러.
  19. 제17항에 있어서,
    상기 프로세서는,
    상기 제1 대상 메모리 블록에 대한 소거 동작이 제1 레벨의 소거 전압으로 제1 시간동안 수행되도록 제1 패턴을 갖는 제1 타입 소거 커맨드를 생성하여 상기 외부 메모리 장치로 출력하고,
    상기 제2 대상 메모리 블록에 대한 소거 동작이 상기 제1 레벨보다 낮은 제2 레벨의 소거 잔압으로 상기 제1 시간보다 긴 제2 시간동안 수행되도록 제2 패턴을 갖는 제2 타입 소거 커맨드를 생성하여 외부로 출력하도록 구성된 것을 특징으로 하는 메모리 컨트롤러.
  20. 제17항에 있어서,
    상기 프로세서는,
    상기 제2 대상 메모리 블록을 상기 제1 대상 메모리 블록보다 낮은 레벨 셀로서 운용하도록 구성된 것을 특징으로 하는 메모리 컨트롤러.
KR1020200101395A 2020-08-12 2020-08-12 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템 KR20220020717A (ko)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020200101395A KR20220020717A (ko) 2020-08-12 2020-08-12 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템
US17/307,317 US11726722B2 (en) 2020-08-12 2021-05-04 Memory device, memory controller, and memory system including the same
DE102021113108.1A DE102021113108A1 (de) 2020-08-12 2021-05-20 Speichervorrichtung, Speichercontroller und Speichersystem mit denselben
CN202110898235.7A CN114078531A (zh) 2020-08-12 2021-08-05 存储器件、存储器控制器及包括其的存储系统
JP2021130646A JP2022033015A (ja) 2020-08-12 2021-08-10 メモリ装置、メモリコントローラ、及びこれらを備えるメモリシステム
US18/340,950 US20230333782A1 (en) 2020-08-12 2023-06-26 Memory device, memory controller, and memory system including the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200101395A KR20220020717A (ko) 2020-08-12 2020-08-12 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템

Publications (1)

Publication Number Publication Date
KR20220020717A true KR20220020717A (ko) 2022-02-21

Family

ID=80000362

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200101395A KR20220020717A (ko) 2020-08-12 2020-08-12 메모리 장치, 메모리 컨트롤러 및 이들을 포함하는 메모리 시스템

Country Status (5)

Country Link
US (2) US11726722B2 (ko)
JP (1) JP2022033015A (ko)
KR (1) KR20220020717A (ko)
CN (1) CN114078531A (ko)
DE (1) DE102021113108A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11561729B2 (en) * 2020-08-19 2023-01-24 Micron Technology, Inc. Write determination counter

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8363519B2 (en) * 2006-06-30 2013-01-29 Seagate Technology Llc Hot data zones
US7646636B2 (en) * 2007-02-16 2010-01-12 Mosaid Technologies Incorporated Non-volatile memory with dynamic multi-mode operation
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
US8843691B2 (en) * 2008-06-25 2014-09-23 Stec, Inc. Prioritized erasure of data blocks in a flash storage device
KR101691092B1 (ko) 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101702060B1 (ko) 2010-02-19 2017-02-02 삼성전자주식회사 3차원 반도체 장치의 배선 구조체
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
KR101710089B1 (ko) 2010-08-26 2017-02-24 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8190784B1 (en) * 2011-03-30 2012-05-29 Emc Corporation In-band transport mechanism for carrying communications among functional components of a storage I/O interface stack
KR101736457B1 (ko) 2011-07-12 2017-05-17 삼성전자주식회사 불휘발성 메모리 장치, 불휘발성 메모리 장치의 소거 방법, 불휘발성 메모리 장치의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 시스템, 메모리 시스템의 동작 방법, 불휘발성 메모리 장치를 포함하는 메모리 카드 및 솔리드 스테이트 드라이브
US8880964B2 (en) 2012-09-19 2014-11-04 Sandisk Technologies Inc. Block and page level bad bit line and bits screening methods for program algorithm
JP2014063551A (ja) 2012-09-21 2014-04-10 Toshiba Corp 半導体記憶装置
KR102049076B1 (ko) * 2012-12-06 2020-01-09 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 동작 방법
US10353631B2 (en) * 2013-07-23 2019-07-16 Intel Corporation Techniques for moving data between a network input/output device and a storage device
JP2015036999A (ja) 2013-08-13 2015-02-23 株式会社東芝 不揮発性半導体記憶装置、メモリコントローラ、及びメモリシステム
KR102117919B1 (ko) * 2013-10-24 2020-06-02 삼성전자주식회사 저장 장치 및 그것의 프로그램 방법
US9891848B2 (en) 2015-03-04 2018-02-13 Toshiba Memory Corporation Memory system and method for controlling nonvolatile memory
US9639276B2 (en) * 2015-03-27 2017-05-02 Intel Corporation Implied directory state updates
JP6238378B2 (ja) 2016-02-09 2017-11-29 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US11036409B2 (en) * 2017-12-15 2021-06-15 Intel Corporation Non-volatile memory using a reduced number of interconnect terminals
BE1025799B1 (nl) 2017-12-18 2019-07-19 Soleras Advanced Coatings Bvba Gespoten lithiumcobaltoxide-targets
US10880071B2 (en) * 2018-02-23 2020-12-29 Samsung Electronics Co., Ltd. Programmable blockchain solid state drive and switch
US20200065013A1 (en) * 2018-08-21 2020-02-27 International Business Machines Corporation Selective memory page initialization
US20190324523A1 (en) * 2018-12-21 2019-10-24 Michelle C. Jen Alternate physical layer power mode
US10969992B2 (en) * 2018-12-29 2021-04-06 Intel Corporation Address translation for scalable linked devices
US20200089537A1 (en) * 2019-11-20 2020-03-19 Intel Corporation Apparatus and method for bandwidth allocation and quality of service management in a storage device shared by multiple tenants

Also Published As

Publication number Publication date
JP2022033015A (ja) 2022-02-25
CN114078531A (zh) 2022-02-22
US20220050640A1 (en) 2022-02-17
DE102021113108A1 (de) 2022-02-17
US11726722B2 (en) 2023-08-15
US20230333782A1 (en) 2023-10-19

Similar Documents

Publication Publication Date Title
US9053794B2 (en) Nonvolatile memory device and related method of operation
TWI610304B (zh) 半導體儲存裝置、其控制器及進行其中之資料運算之方法
KR102277652B1 (ko) 워드 라인 불량 검출 회로를 포함하는 메모리 장치 및 그 구동 방법
US20150036429A1 (en) Semiconductor memory device
KR20150108179A (ko) 반도체 장치
JP2010102755A (ja) ３次元積層型不揮発性半導体メモリ
JP4709867B2 (ja) 半導体記憶装置
KR20200036653A (ko) 메모리 장치 및 이를 이용한 스토리지 시스템
KR20220090210A (ko) 데이터 신뢰성을 보전하기 위한 소거 동작을 수행하는 메모리 장치
JP2012069224A (ja) 不揮発性半導体記憶装置
US11200002B2 (en) Nonvolatile memory device
KR20210026963A (ko) 비휘발성 메모리 장치
EP4002372A1 (en) Memory device, a memory system, and a method of operating the same
CN111627480A (zh) 垂直存储器件及其操作方法
US20230333782A1 (en) Memory device, memory controller, and memory system including the same
KR102384864B1 (ko) 불량 스트링을 리페어하는 방법 및 불휘발성 메모리 장치
KR20220114299A (ko) 스토리지 장치 및 스토리지 장치의 동작 방법
US11011541B2 (en) Semiconductor memory device in which memory cells are three-dimensionally arrange
US20230238066A1 (en) Non-volatile memory device, programming method thereof, and storage device having the same
KR20130123955A (ko) 3차원 불휘발성 메모리 및 랜덤 액세스 메모리를 포함하는 메모리 시스템 및 그것의 프로그램 방법
JP2013206510A (ja) 不揮発性半導体記憶装置
KR20230096554A (ko) 스토리지 장치 및 스토리지 장치의 동작 방법
KR20230065090A (ko) 메모리 장치 및 그것의 동작 방법
TWI796949B (zh) 半導體記憶裝置
US20230148408A1 (en) Memory device for detecting fail cell and operation method thereof