KR20230096554A - 스토리지 장치 및 스토리지 장치의 동작 방법 - Google Patents

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석준영
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Abstract

스토리지 장치는 비휘발성 메모리 장치 및 스토리지 컨트롤러를 포함한다. 상기 비휘발성 메모리 장치는 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비한다. 상기 스토리지 컨트롤러는 상기 비휘발성 메모리 장치의 동작을 제어하고, 프로그램될 데이터에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 상기 제1 프로그램 동작에는 상기 데이터에 기초하여 M(M은 1 이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 제2 프로그램 동작에는 상기 데이터에 기초하여 N(N은 1이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 복수의 메모리 블록들 중 제1 메모리 블록들의 메모리 셀들이 상기 M 개의 페이지 데이터를 포함하도록 상기 제1 메모리 블록들에 대하여 상기 제1 프로그램 동작을 수행하고, 상기 제1 메모리 블록들에서 선택된 적어도 하나의 제2 메모리 블록의 메모리 셀들이 상기 N 개의 페이지 데이터를 더 포함하도록 상기 제2 메모리 블록에 대하여 상기 제2 프로그램 동작을 수행하고, 상기 제1 메모리 블록들에 대한 상기 제1 프로그램 동작의 완료 후, 소거 상태의 제3 메모리 블록에 대한 상기 제1 프로그램 동작과 상기 제2 메모리 블록에 대한 상기 상기 제2 프로그램 동작 중 하나를 선택하여 수행하도록 상기 비휘발성 메모리 장치를 제어한다.

Description

스토리지 장치 및 스토리지 장치의 동작 방법{STORAGE DEVICE AND METHOD OF OPERATING STORAGE DEVICE}
본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는 스토리지 장치 및 이를 포함하는 스토리지 장치의 동작 방법에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile Memory Device) 및 비휘발성 메모리 장치(Nonvolatile Memory Device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 반면에 비휘발성 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로 비휘발성 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다. 비휘발성 메모리 장치 중 하나인 플래시 메모리장치는 저소음, 저전력, 빠른 동작 속도 등의 장점을 갖기 때문에, 다양한 분야에서 사용된다. 예를 들어, 스마트폰, 태블릿 PC와 같은 모바일 시스템은 스토리지 매체로서 대용량 플래시 메모리 장치를 사용한다.
플래시 메모리 장치의 메모리 셀들이 점점 미세화되고 적층됨에 따라 메모리 셀들이 열화되고 메모리 셀들의 데이터 보유 특성이 저하되고 있다.
본 발명의 일 목적은 버퍼 메모리의 크기를 증가시키기 않으면서 프로그램 성능을 향상시킬 수 있는 스토리지 장치를 제공하는 것이다.
본 발명의 일 목적은 버퍼 메모리의 크기를 증가시키기 않으면서 프로그램 성능을 향상시킬 수 있는 스토리지 장치의 동작 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 스토리지 장치는 비휘발성 메모리 장치 및 스토리지 컨트롤러를 포함한다. 상기 비휘발성 메모리 장치는 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비한다. 상기 스토리지 컨트롤러는 상기 비휘발성 메모리 장치의 동작을 제어하고, 프로그램될 데이터에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 상기 제1 프로그램 동작에는 상기 데이터에 기초하여 M(M은 1 이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 제2 프로그램 동작에는 상기 데이터에 기초하여 N(N은 1이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 복수의 메모리 블록들 중 제1 메모리 블록들의 메모리 셀들이 상기 M 개의 페이지 데이터를 포함하도록 상기 제1 메모리 블록들에 대하여 상기 제1 프로그램 동작을 수행하고, 상기 제1 메모리 블록들에서 선택된 적어도 하나의 제2 메모리 블록의 메모리 셀들이 상기 N 개의 페이지 데이터를 더 포함하도록 상기 제2 메모리 블록에 대하여 상기 제2 프로그램 동작을 수행하고, 상기 제1 메모리 블록들에 대한 상기 제1 프로그램 동작의 완료 후, 소거 상태의 제3 메모리 블록에 대한 상기 제1 프로그램 동작과 상기 제2 메모리 블록에 대한 상기 상기 제2 프로그램 동작 중 하나를 선택하여 수행하도록 상기 비휘발성 메모리 장치를 제어한다.
상기 목적을 달성하기 위한 본 발명의 실시예들에 따른 스토리지 장치는 스토리지 장치는 비휘발성 메모리 장치 및 스토리지 컨트롤러를 포함한다. 상기 비휘발성 메모리 장치는 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비한다. 상기 스토리지 컨트롤러는 상기 비휘발성 메모리 장치의 동작을 제어한다. 상기 스토리지 컨트롤러는 프로그램될 데이터에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 상기 제1 프로그램 동작에는 상기 데이터에 기초하여 M(M은 1 이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 제2 프로그램 동작에는 상기 데이터에 기초하여 N(N은 1이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 복수의 메모리 블록들을 제1 프로그램 동작을 수행할 제1 메모리 블록들 및 상기 제2 프로그램 동작을 수행할 적어도 하나의 제2 메모리 블록으로 할당하고, 상기 제1 메모리 블록들 각각의 제1 논리 어드레스를 제1 물리 어드레스로 할당하고, 상기 제2 메모리 블록의 제2 논리 어드레스를 제2 물리 어드레스로 할당하고, 상기 제1 메모리 블록들의 메모리 셀들이 상기 M 개의 페이지 데이터를 포함하도록 상기 제1 프로그램 동작을 수행하고, 상기 제1 메모리 블록들에서 선택된 적어도 하나의 상기 제2 메모리 블록의 메모리 셀들이 상기 N 개의 페이지 데이터를 더 포함하도록 상기 제2 프로그램 동작을 수행하고, 상기 제1 메모리 블록들에 대한 상기 제1 프로그램 동작의 완료 후, 소거 상태의 제3 메모리 블록에 대한 상기 제1 프로그램 동작과 상기 제2 메모리 블록에 대한 상기 제2 프로그램 동작 중 하나를 선택하여 수행하도록 상기 비휘발성 메모리 장치를 제어한다. .
상기 목적을 달성하기 위한 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작 방법에서는 상기 비휘발성 메모리 장치가, 제1 프로그램 커맨드, 물리 어드레스 및 M(M은 1 이상의 자연수) 개의 페이지 데이터를 상기 스토리지 컨트롤러로부터 수신한다. 상기 비휘발성 메모리 장치가, 상기 M(M은 1 이상의 자연수) 개의 페이지 데이터에 기초하여 상기 복수의 메모리 블록들 중 제1 메모리 블록들의 메모리 셀들이 상기 M 개의 페이지 데이터를 포함하도록 상기 제1 메모리 블록들에 대하여 제1 프로그램 동작을 수행한다. 상기 비휘발성 메모리 장치가, 제2 프로그램 커맨드, 상기 물리 어드레스 및 N(N은 1 이상의 자연수) 개의 페이지 데이터를 상기 스토리지 컨트롤러로부터 수신하고, 상기 비휘발성 메모리 장치가 N 개의 페이지 데이터 에 기초하여 상기 제1 메모리 블록들 중에서 선택된 적어도 하나의 제2 메모리 블록의 메모리 셀들이 상기 N 개의 페이지 데이터를 포함하도록 상기 제2 메모리 블록에 대하여 제2 프로그램 동작을 수행한다. 상기 제1 메모리 블록들에 대한 상기 제1 프로그램 동작의 완료 후, 소거 상태의 제3 메모리 블록에 대한 상기 제1 프로그램 동작과 상기 제2 메모리 블록에 대한 상기 제2 프로그램 동작 중 하나가 수행된다.
본 발명의 실시예들에 따른 스토리지 장치 및 스토리지 장치의 동작 방법에서는 제1 (파인) 프로그램 동작이 완료된 경우, 메모리 셀들은 중간 상태가 아닌 소거 상태 및 제1 내지 제2M-1 타겟 프로그램 상태들을 가지므로 프로그램된 데이터를 독출할 수 있고, 제1 프로그램이 완료된 메모리 블록들 중 열화 확률이 가장 큰 제2 메모리 블록에 대하여 제2 프로그램 동작을 수행하여 제2 메모리 블록의 메모리 셀들에 이미 발생된 전하 손실(문턱 전압 이동)을 개선/회복시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 도 1의 호스트를 나타내는 블록도이다.
도 3은 본 발명의 실시예들에 따른 도 1의 스토리지 장치에서 스토리지 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 본 발명의 실시예들에 따른 도 3의 스토리지 컨트롤러에서 프로그램/어드레스 할당기를 나타낸다.
도 5는 도 3의 스토리지 컨트롤러의 온-칩 메모리에 포함되는 열화 정보 테이블을 나타낸다.
도 6은 도 1의 스토리지 장치에서 스토리지 컨트롤러와 하나의 비휘발성 메모리 장치의 연결을 나타내는 블록도이다.
도 7은 본 발명의 실시예들에 따른 도 6에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 8은 도 7의 비휘발성 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 10은 도 9의 메모리 블록의 하나의 낸드 스트링의 구조의 예를 보여준다.
도 11은 본 발명의 실시예들에 따른 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 12는 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 사시도이다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 스토리지 장치의 프로그램 동작을 설명하기 위한 타이밍도들이다.
도 14a는 도 7의 메모리 셀 어레이에 포함된 메모리 셀이 3 비트 트리플 레벨 셀인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 14b는 도 7의 메모리 셀 어레이에 포함된 메모리 셀이 4 비트 쿼드러플 레벨 셀인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
도 15는 본 발명의 실시예들에 따른 도 8의 메모리 블록들의 일부를 나타낸다.
도 16은 본 발명의 실시예들에 따른 도 15의 메모리 블록들 중 일부에 제2 프로그램 동작이 수행된 것을 나타낸다.
도 17은 본 발명의 실시예들에 따른 도 15의 메모리 블록들 중 일부에 제1 프로그램 동작이 수행된 것을 나타낸다.
도 18은 본 발명의 실시예들에 따른 도 8의 메모리 블록들의 일부를 나타낸다.
도 19는 도 18의 메모리 블록들 중 일부에 제2 프로그램 동작이 수행된 것을 나타낸다.
도 20은 본 발명의 실시예들에 따른 도 8의 메모리 블록들의 일부를 나타낸다.
도 21은 도 20의 메모리 블록들 중 일부에 제2 프로그램 동작이 수행된 것을 나타낸다.
도 22는 도 14a의 제1 프로그램 상태 및 제2 프로그램 상태를 확대하여 나타낸 그래프이다.
도 23은 본 발명의 실시예들에 따른 도 7의 메모리 셀 어레이가 형성되는 셀 영역을 나타낸다.
도 24a 및 도 24b는 도 23의 메모리 블록들에 각각 포함된 낸드 스트링들의 단면들을 예시적으로 나타낸다.
도 25는 도 23의 하나의 채널 홀의 수직 구조를 나타낸다.
도 26은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 27은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 29는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스토리지 시스템을 나타내는 블록도이다.
도 1을 참조하면, 스토리지 시스템(50)은 호스트(100) 및 스토리지 장치(200)를 포함할 수 있다. 호스트(100)는 스토리지 인터페이스(140)를 포함한다.
도 1의 스토리지 장치(200)는 데이터를 저장할 수 있는 임의의 종류의 저장 장치일 수 있다.
스토리지 장치(200)는 스토리지 컨트롤러(300), 복수의 비휘발성 메모리 장치들(400a~400k), 전력관리 집적회로(이하 'PMIC', 600) 및 호스트 인터페이스(240)를 포함할 수 있다. 호스트 인터페이스(240)는 신호 커넥터(241) 및 전원 커넥터(243)를 포함할 수 있다. 스토리지 장치(200)는 버퍼 메모리(250)를 더 포함할 수 있다.
복수의 비휘발성 메모리 장치들(400a~400k)은 스토리지 장치(200)의 저장 매체로서 사용된다. 비휘발성 메모리 장치들(400a~400k) 각각은 플래시 메모리 또는 수직형 낸드 메모리 장치로 구현될 수 있다. 스토리지 컨트롤러(300)는 복수의 채널들(CHG1~CHGk, k는 2 이상의 자연수) 각각을 통하여 비휘발성 메모리 장치들(400a~400k) 각각과 연결된다.
스토리지 컨트롤러(300)는 신호 커넥터(241)를 통해 호스트(100)로부터 리퀘스트(REQ)를 수신하고, 호스트(100)와 데이터(DTA)를 송수신한다. 스토리지 컨트롤러(300)는 호스트(100)로부터 수신되는 리퀘스트(REQ)에 기초하여 비휘발성 메모리 장치들(400a~400k)에 데이터(DTA)를 기입하거나 비휘발성 메모리 장치들(400a~400k)로부터 데이터(DTA)를 독출한다.
이 경우에, 스토리지 컨트롤러(300)는 버퍼 메모리(250)를 기입 버퍼및 독출 버퍼로 사용하여 호스트(100)와 데이터(DTA)를 송수신할 수 있다. 일 실시예에 있어서, 버퍼 메모리(250)는 DRAM(Dynamic Random Access Memory)을 포함할 수 있다.
PMIC(600)는 전원 커넥터(243)를 통해 호스트(100)로부터 복수의 전원 전압들(또는 외부 전원전압들, VES1~VESt)을 수신할 수 있다. 예를 들어, 전원 커넥터(243)는 복수의 전력 라인들(P1~Pt)을 포함하고, PMIC(600)는 호스트(100)로부터 전력 라인들(P1~Pt)을 통해 전원 전압들(VES1~VESt)을 각각 수신할 수 있다. 여기서, t는 2 이상의 양의 정수를 나타낸다.
PMIC(600)는 전원 전압들(VES1~VESt)에 기초하여 스토리지 컨트롤러(300)의 동작에 필요한 적어도 하나의 제1 동작 전압(VOP1), 비휘발성 메모리 장치들(400a~400k)의 동작에 필요한 적어도 하나의 제2 동작 전압(VOP2), 및 버퍼 메모리(250)의 동작에 필요한 적어도 하나의 제3 동작 전압(VOP3)을 생성할 수 있다.
예를 들어, PMIC(600)는 호스트(100)로부터 전원 전압들(VES1~VESt)을 모두 수신하는 경우, 전원 전압들(VES1~VESt)을 모두 사용하여 적어도 하나의 제1 동작 전압(VOP1), 적어도 하나의 제2 동작 전압(VOP2), 및 적어도 하나의 제3 동작 전압(VOP3)을 생성할 수 있다. 반면에, PMIC(500)는 호스트(100)로부터 전원 전압들(VES1~VESt) 중의 일부만을 수신하는 경우, 상기 수신되는 일부의 전원 전압들을 모두 사용하여 적어도 하나의 제1 동작 전압(VOP1), 적어도 하나의 제2 동작 전압(VOP2), 및 적어도 하나의 제3 동작 전압(VOP3)을 생성할 수 있다.
도 2는 본 발명의 실시예들에 따른 도 1의 호스트를 나타내는 블록도이다.
도 2를 참조하면, 호스트(100)는 중앙 처리 장치(central processing unit, 이하 CPU; 110), ROM(120), 메인 메모리(130), 스토리지 인터페이스(140), 사용자 인터페이스(150) 및 버스(160)를 포함할 수 있다.
버스(160)는 호스트(100)의 CPU(110), 롬(120), 메인 메모리(130), 스토리지 인터페이스(140) 및 사용자 인터페이스(150) 간의 데이터를 전송하는 전송로를 의미한다. 롬(120)에는 다양한 어플리케이션(application) 프로그램들이 저장되어 있다. 실시예에 있어서, ATA(Advanced Technology Attachment), SCSI(Small Computer System Interface), eMMC(embedded Multi Media Card), UFS(universal flash storage) 등과 같은 스토리지 프로토콜을 지원하는 애플리케이션 프로그램들이 롬(120)에 저장될 수 있다.
메인 메모리(130)에는 데이터 또는 프로그램이 일시적으로 저장될 수 있다. 사용자 인터페이스(150)는 사용자와 호스트 기기, 컴퓨터 프로그램 등 사이에서 정보를 주고받을 수 있는 물리적 또는 가상적 매개체로서 물리적인 하드웨어와 논리적인 소프트웨어를 포함한다. 즉, 사용자 인터페이스(150)는 사용자가 호스트(100)를 조작할 수 있는 입력 장치와 사용자 입력에 대한 처리 결과를 표시하는 출력 장치를 포함할 수 있다.
CPU(110)는 호스트(100)의 전반적인 동작을 제어한다. CPU(110)는 ROM(120)에 저장된 어플리케이션(application) 또는 툴(tool)을 이용하여 스토리지 장치(200)에 데이터를 저장하기 위한 리퀘스트(또는 커맨드) 또는 스토리지 장치(200)로부터 데이터를 읽어내기 위한 커맨드와 전원 전압들(VES1~VESt)을 생성시켜 스토리지 인터페이스(140)를 통하여 스토리지 장치(200)로 전달하도록 제어할 수 있다.
도 3은 본 발명의 실시예들에 따른 도 1의 스토리지 장치에서 스토리지 컨트롤러의 구성을 나타내는 블록도이다.
도 3을 참조하면, 스토리지 컨트롤러(300)는 버스(305)를 통하여 서로 연결되는 프로세서(310), 에러 정정 코드(error correction code, 이하 'ECC') 엔진(320), 온-칩 메모리(330), 랜더마이저(340), 호스트 인터페이스(350), 롬(360), 메모리 인터페이스(370) 및 버퍼 컨트롤러(380)를 포함할 수 있다.
프로세서(310)는 스토리지 컨트롤러(300)의 제반 동작을 제어한다. 프로세서(310)는 온-칩 메모리(330), ECC 엔진(320), 랜더마이저(340), 메모리 인터페이스(370) 및 버퍼 컨트롤러(380)를 제어할 수 있다.
프로세서(310)는 하나 이상의 코어들(예를 들어, 동종 멀티-코어 또는 이종 멀티-코어)을 포함할 수 있다. 예를 들어, 프로세서(310)는 CPU(Central Processing Unit), ISP(Image Signal Processing Unit), DSP(Digital Signal Processing Unit), GPU(Graphics Processing Unit), VPU(Vision Processing Unit), 및 NPU(Neural Processing Unit) 중 적어도 하나를 포함할 수 있다. 프로세서(310)는 온-칩 메모리(330)에 로드된 다양한 응용 프로그램들(예를 들어, 플래시 변환 계층(Flash Translation layer, 이하 'FTL')), 펌웨어 등)을 실행할 수 있다.
온-칩 메모리(330)는 프로세서(310)에 의해 실행되는 다양한 응용 프로그램들을 저장할 수 있다. 온-칩 메모리(330)는 프로세서(310)에 인접한 캐시 메모리로서 동작할 수 있다. 온-칩 메모리(330)는 프로세서(310)에 의해 처리될 명령, 어드레스, 데이터 등을 저장하거나 프로세서(310)의 처리 결과를 저장할 수 있다. 예를 들어, 온-칩 메모리(330)는 래치(Latch), 레지스터(Register), SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), TRAM(Thyristor Random Access Memory), TCM(Tightly Coupled Memory) 등을 포함하는 저장 매체 또는 워킹 메모리일 수 있다.
프로세서(310)는 온-칩 메모리(330)에 로드된 FTL(335)을 실행할 수 있다.
FTL(335)은 비휘발성 메모리 장치들(400a~400k) 중 하나에 저장된 펌웨어 또는 프로그램으로서 온-칩 메모리(330)에 로드될 수 있다. FTL(335)은 논리 어드레스와 비휘발성 메모리 장치들(400a~400k)의 물리 어드레스 간의 맵핑을 관리하고 갱신하는 어드레스 맵핑 테이블 관리자를 포함할 수 있다. FTL(335)은 상술한 어드레스 맵핑 이외에도 가비지 컬렉션(Garbage Collection), 웨어 레벨링(Wear Leveling) 등을 더 수행할 수 있다. FTL(335)은 비휘발성 메모리 장치들(400a~400k)이 갖는 제약(예를 들어 덮어쓰기(Overwrite 또는 In-place Write) 불가, 메모리 셀의 수명, 한정된 P/E(Program-Erase) 사이클, 소거 속도가 기입 속도보다 느림, 등)을 해소하기 위해 프로세서(310)에 의해 실행될 수 있다.
프로세서(310)는 온-칩 메모리(330)에 로드된 프로그램/어드레스 할당기(500)를 실행할 수 있다.
프로그램/어드레스 할당기(500)는 비휘발성 메모리 장치들(400a~400k) 각각에 포함되는 복수의 메모리 블록들에 프로그램될 데이터(DTA)의 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 상기 제1 프로그램 동작에는 상기 데이터에 기초하여 M(M은 1 이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 제2 프로그램 동작에는 상기 데이터에 기초하여 N(N은 1이상의 자연수) 개의 페이지 데이터를 할당하고,, 제1 프로그램 동작으로 할당하는 경우, 메모리 블록들 각각의 웨어 레벨링 정보에 기초하여 복수의 메모리 블록들 중 일부를 상기 제1 프로그램 동작을 수행할 제1 타겟 메모리 블록들으로 할당하고, 제2 프로그램 동작으로 할당하는 경우, 상기 제2 프로그램 동작을 수행할 적어도 하나의 제2 타겟 메모리 블록으로 할당하고, 상기 제1 타겟 메모리 블록들 각각의 제1 논리 어드레스를 제1 물리 어드레스로 할당하고, 상기 제2 타겟 메모리 블록의 제2 논리 어드레스를 제2 물리 어드레스로 할당할 수 있다.
프로그램/어드레스 할당기(500)는 데이터(DTA)의 기대 저장(리텐션) 시간 정보 및 데이터(DTA)에 대한 사용자 요구 정보에 기초하여 데이터(DTA)에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당할 수 있다.
여기서, 기대 리텐션 시간 정보는 프로그램될 데이터(DTA)에 대하여 요구되는 기대 저장 시간에 해당할 수 있고, 사용자 요구 정보는 성능, 프로그램 동작과 관련된 레이턴시 및 프로그램될 데이터(DTA)의 신뢰성 등을 포함할 수 있다.
비휘발성 메모리 장치들(400a~400k)에 포함된 메모리 셀들은 프로그램 경과 시간, 온도, 프로그램 교란, 독출 교란 등과 같은 요인들로 인하여 문턱 전압 산포가 변화하는 물리적 특성을 갖는다. 즉, 상술된 요인들로 인하여 비휘발성 메모리 장치들(400a~400k)에 저장된 데이터에 오류가 발생할 수 있다.
스토리지 컨트롤러(300)는 이러한 오류들을 정정하기 위하여 다양한 에러 정정 기법을 사용할 수 있다. 예를 들어, 스토리지 컨트롤러(300)는 ECC 엔진(320)을 포함할 수 있다. ECC 엔진(320)은 비휘발성 메모리 장치들(400a~400k)에 저장된 데이터에 발생한 오류들을 정정한다. ECC 엔진(320)은 비휘발성 메모리 장치들(400a~400k)에 저장될 데이터에 대하여 ECC 인코딩을 수행하고, 비휘발성 메모리 장치들(400a~400k)로부터 독출된 데이터에 대하여 ECC 디코딩을 수행할 수 있다.
ROM(360)은 스토리지 컨트롤러(300)가 동작하는데 요구되는 다양한 정보를 펌웨어 형태로 저장할 수 있다.
랜더마이저(340)는 비휘발성 메모리 장치들(400a~400k) 중 하나에 저장될 데이터를 랜더마이징(randomizing)할 수 있다. 예를 들어, 랜더마이저(340)는 비휘발성 메모리 장치들(400a~400k) 중 하나에 저장될 데이터를 워드라인 단위로 랜더마이징할 수 있다.
예를 들어, 랜더마이저(340)는 페이지 데이터를 랜더마이징할 수 있다. 예시적으로, 간결한 설명을 위하여 이상적인(ideal) 랜더마이저(340)의 구성이 설명되었다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 실제 랜더마이저(340)는 하나의 워드라인에 연결된 메모리 셀들 중 소거 상태 및 제 1 내지 제15 프로그램 상태들 각각을 갖는 메모리 셀들의 개수가 실질적으로 서로 동일한 값에 가깝도록 데이터를 랜더마이징할수 있다. 즉, 실제 랜더마이징된 데이터(randomized data)가 저장된 메모리 셀들은 실질적으로 서로 비슷한 개수의 프로그램 상태들을 가질 수 있다.
버퍼 컨트롤러(380)는 버퍼 메모리(250)의 동작을 제어할 수 있다.
스토리지 컨트롤러(300)는 호스트 인터페이스(350)를 통해 호스트(100)와 통신할 수 있다. 예를 들어, 호스트 인터페이스(350)는 USB (Universal Serial Bus), MMC (multimedia card), PCI (peripheral component interconnection), PCI-E (PCI-express), ATA (Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI (small computer small interface), ESDI (enhanced small disk interface), IDE (Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface), NVMe(Nonvolatile Memory-express), UFS(Universal Flash Storage Interface) 등과 같은 다양한 인터페이스들 중 적어도 하나로 제공될 수 있다. 스토리지 컨트롤러(300)는 메모리 인터페이스(370)를 통해 비휘발성 메모리 장치들(400a~400k)과 통신할 수 있다.
도 4는 본 발명의 실시예들에 따른 도 3의 스토리지 컨트롤러에서 프로그램/어드레스 할당기를 나타낸다.
도 4를 참조하면, 프로그램/어드레스 할당기(500)는 프로그램 타입 할당기(510), 제1 어드레스 할당기(520) 및 제2 어드레스 할당기(510)를 포함할 수 있다.
프로그램/어드레스 할당기(500)는 비휘발성 메모리 장치들(400a~400k) 각각에 포함되는 복수의 메모리 블록들에 프로그램될 데이터(DTA)의 기대 리텐션(저장) 시간 정보(ERTI) 및 데이터(DTA)에 대한 사용자 요구 정보(URI)에 기초하여 데이터(DTA)에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 제1 프로그램 동작에는 M 개의 페이지 데이터(M-PD)를 할당하고, 제2 프로그램 동작에는 N 개의 페이지 데이터(N-PD)를 할당하고, , 제1 프로그램 동작으로 할당되었음을 나타내는 제1 프로그램 타입 신호(PTS1)와 M 개의 페이지 데이터(M-PD)를 제1 어드레스 할당기(520)에 제공하고, 제2 프로그램 동작으로 할당되었음을 나타내는 제2 프로그램 타입 신호(PTS2)와 N 개의 페이지 데이터(N-PD)를 제2 어드레스 할당기(530)에 제공할 수 있다.
기대 리텐션 시간 정보(ERTI)는 프로그램될 데이터(DTA)에 대하여 요구되는 기대 저장 시간에 해당할 수 있고, 사용자 요구 정보(URI)는 성능, 프로그램 동작과 관련된 레이턴시 및 프로그램될 데이터(DTA)의 신뢰성 등을 포함할 수 있다.
제1 어드레스 할당기(520)는 제1 프로그램 타입 신호(PTS1)와 M 개의 페이지 데이터(M-PD)를 수신하고, 메모리 블록들 각각의 웨어 레벨링 정보(WRLI)에 기초하여 복수의 메모리 블록들 중에서, 제1 프로그램 동작을 수행할 제1 메모리 블록들을 선택하고, 제1 메모리 블록들의 제1 논리 어드레스들(LADDRa)를 제1 물리 어드레스들(PADDRa)로 할당하고, 제1 메모리 블록들을 지정하는 제1 물리 어드레스들(PADDRa)과 M 개의 페이지 데이터(M-PD)를 메모리 인터페이스(370)를 통하여 비휘발성 메모리 장치(400a)에 제공할 수 있다.
메모리 블록들 각각의 웨어 레벨링 정보(WRLI)는 메모리 블록들 각각의 프로그램/소거 사이클 정보를 포함할 수 있다.
제2 어드레스 할당기(530)는 제2 프로그램 타입 신호(PTS2)와 N 개의 페이지 데이터(N-PD)를 수신하고, 제1 메모리 블록들의 열화 정보(DRI)에 기초하여 제1 메모리 블록들 중에서 열화될 가능성이 가장 큰 적어도 하나의 제2 메모리 블록을 선택하고, 적어도 하나의 제2 메모리 블록의 논리 어드레스(LADDRb)를 제2 물리 어드레스(PADDRb)로 할당하고, 제2 메모리 블록을 지정하는 제2 물리 어드레스(PADDRb)와 N 개의 페이지 데이터(N-PD)를 메모리 인터페이스(370)를 통하여 비휘발성 메모리 장치(400a)에 제공할 수 있다.
제1 메모리 블록들의 열화 정보(DRI)는 제1 메모리 블록들에 프로그램된 M 개의 페이지 데이터(M-PD)의 전하 소실 정보, 온 셀 카운트 정보, 오프 셀 카운트 정보 에러 카운트 정보, 제1 프로그램 완료 후 경과 시간 정보 중 적어도 하나를 포함할 수 있다. 즉, 제1 메모리 블록들의 열화 정보(DRI)는 제1 메모리 블록들에 프로그램된 M 개의 페이지 데이터(M-PD)에 의한 제1 메모리 블록들의 메모리 셀들의 문턱 전압 산포의 이동 확률을 나타낼 수 있고, 제1 메모리 블록들 중에서 열화될 가능성이 가장 큰 적어도 하나의 제2 메모리 블록에 제2 프로그램 동작을 수행하면, 이미 발생된 전하 손실(문턱 전압 이동)을 개선/회복시킬 수 있다.
여기서, 제1 프로그램 동작은 제1 메모리 블록들의 메모리 셀들이 M 개의 페이지 데이터(M-PD)를 포함하도록 하는 프로그램 동작에 해당할 수 있고, 제2 프로그램 동작은 제2 메모리 블록의 메모리 셀들이 N 개의 페이지 데이터(M-PD)를 포함하도록 하는 프로그램 동작에 해당할 수 있다.
실시예에 있어서, 제1 프로그램 동작은 소거 상태 및 제1 내지 제2M-1 타겟 프로그램 상태들을 갖도록 하는 TLC(triple level cell) 프로그램 동작에 해당할 수 있고, 제2 프로그램 동작은 제2 메모리 블록의 메모리 셀들이 소거 상태 및 1 내지 제2N-1 타겟 프로그램 상태들을 갖도록 하는 QLC(quadruple level cell) 프로그램 동작에 해당할 수 있다.
또한, 프로그램/어드레스 할당기(500)는 제1 메모리 블록들에 대한 제1 프로그램 동작이 완료된 후, 소거 상태의 제3 메모리 블록에 대한 제1 프로그램 동작과 상기 제2 메모리 블록에 대한 제2 프로그램 동작 중 하나를 선택하여 수행하도록 비휘발성 메모리 장치(400a)를 제어할 수 있다.
도 5는 도 3의 스토리지 컨트롤러의 온-칩 메모리에 포함되는 열화 정보 테이블을 나타낸다.
도 5를 참조하면, 열화 정보 테이블(DT)은 열화 정보(degradation information)를 저장할 수 있고, 열화 정보는 복수의 메모리 블록들(BLK1~BLKz) 각각의 번호 및 벡터 형식(VT1~VTz)으로 기재된 열화와 관련된 정보들을 포함할 수 있다. 여기서 열화와 관련된 정보들은, 온 셀 카운트(On Cell Count, OCC1), 오프 셀 카운트(Off Cell Count, OCC2), 프로그램/소거 사이클(P/E Cycle), 리텐션 시간(Retention Time), 독출된 데이터의 에러 비트 개수 중 적어도 하나를 포함할 수 있다.
또한, 열화와 관련된 정보들은, 서로 상이한 독출 레벨을 이용하여 획득한 두 개 이상의 온 셀 카운트를 포함할 수도 있으며, 서로 상이한 독출 레벨을 이용하여 획득한 두 개 이상의 오프 셀 카운트를 포함할 수도 있다.
도 6은 도 1의 스토리지 장치에서 스토리지 컨트롤러와 하나의 비휘발성 메모리 장치의 연결을 나타내는 블록도이다.
도 6에서는 설명의 편의를 위하여 버퍼 메모리(250)를 함께 도시한다.
도 6을 참조하면, 스토리지 컨트롤러(300)는 제1 동작 전압(VOP1)을 기반으로 동작한다.
비휘발성 메모리 장치(400a)는 스토리지 컨트롤러(300)의 제어에 따라 소거, 기입, 독출 동작 등을 수행할 수 있다. 이를 위하여, 비휘발성 메모리 장치(400a)는 입출력 라인을 통해 커맨드(CMD) 및 어드레스(ADDR)를 입력받고 버퍼 메모리(250)를 통하여 데이터(DTA)를 입력받는다. 또한, 비휘발성 메모리 장치(400a)는 제어 라인을 통하여 제어 신호(CTRL)를 제공받을 수 있고 파워 라인을 통해 파워(PWR1)를 제공받을 수 있다. 또한, 비휘발성 메모리 장치(400a)는 제어 라인을 통하여 상태 신호(RnB)를 스토리지 컨트롤러(300)에 제공할 수 있다. 또한, 비휘발성 메모리 장치(400a)는 버퍼 메모리(250)를 이용하여 데이터(DTA)를 스토리지 컨트롤러(300)에 제공할 수 있다.
데이터(DTA)는 M 개의 페이지 데이터(M-PD) 및 N 개의 페이지 데이터(N-PD)를 포함할 수 있다.
스토리지 컨트롤러(300)는 프로그램/어드레스 할당기(500)를 포함할 수 있다. 프로그램/어드레스 할당기(500)는 도 4를 참조하여 설명한 바와 같이, 비휘발성 메모리 장치(400a)의 복수의 메모리 블록들에 프로그램될 데이터(DTA)의 기대 리텐션 시간 정보 및 데이터(DTA)에 대한 사용자 요구 정보에 기초하여 데이터(DTA)에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 제1 프로그램 동작에는 M 개의 페이지 데이터(M-PD)를 할당하고, 제2 프로그램 동작에는 N 개의 페이지 데이터(N-PD)를 할당할 수 있다.
버퍼 메모리(250)는 외부의 호스트로부터 제공된 제 M 개의 페이지 데이터(M-PD)를 임시로 저장하고, M 개의 페이지 데이터(M-PD)를 스토리지 컨트롤러(300)에 제공하고, 제1 프로그램 동작의 완료 후에 릴리스되고, 외부의 호스트로부터 제공된 N 개의 페이지 데이터(N-PD)를 저장하고, N 개의 페이지 데이터(N-PD)를 스토리지 컨트롤러(300)에 제공할 수 있다.
도 7은 본 발명의 실시예들에 따른 도 6에서 비휘발성 메모리 장치를 나타내는 블록도이다.
도 7을 참조하면, 비휘발성 메모리 장치(400a)는 메모리 셀 어레이(420), 어드레스 디코더(450), 페이지 버퍼 회로(430), 데이터 입출력 회로(440), 제어 회로(460) 및 전압 생성기(470)를 포함할 수 있다.
메모리 셀 어레이(420)는 스트링 선택 라인(SSL), 복수의 워드라인들(WLs) 및 접지 선택 라인(GSL)을 통해 어드레스 디코더(450)와 연결될 수 있다. 또한, 메모리 셀 어레이(420)는 복수의 비트라인들(BLs)을 통해 페이지 버퍼 회로(430)와 연결될 수 있다. 메모리 셀 어레이(420)는 복수의 워드라인들(WLs) 및 복수의 비트라인들(BLs)에 연결되는 복수의 메모리 셀들을 포함할 수 있다.
일 실시예에 있어서, 메모리 셀 어레이(420)는 기판 상에 삼차원 구조(또는 수직 구조)로 형성되는 삼차원(three dimensional) 메모리 셀 어레이일 수 있다. 이 경우, 메모리 셀 어레이(420)는 서로 적층되어 형성되는 복수의 메모리 셀들을 포함하는 복수의 낸드 스트링들을 포함할 수 있다.
도 8은 도 7의 비휘발성 메모리 장치에서 메모리 셀 어레이를 나타내는 블록도이다.
도 8을 참조하면, 메모리 셀 어레이(420)는 복수의 메모리 블록들(BLK1~BLKz)을 포함한다. 복수의 메모리 블록들(BLK1~BLKz)은 제1 수평 방향(HD1), 제2 수평 방향(HD2) 및 수직 방향(VD)을 따라 신장된다. 실시예에 있어서, 메모리 블록들(BLK1~BLKz)은 도 7에 도시된 어드레스 디코더(450)에 의해 선택된다. 예를 들면, 어드레스 디코더(450)는 메모리 블록들(BLK1~BLKz) 중 블록 어드레스에 대응하는 메모리 블록(BLK)을 선택할 수 있다.
도 9는 본 발명의 실시예들에 따른 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 9에 도시된 메모리 블록(BLKia)은 기판(SUB) 상에 삼차원 구조로 형성되는 삼차원 메모리 메모리 블록을 나타낸다. 예를 들어, 메모리 블록(BLKi)에 포함되는 복수의 메모리 낸드 스트링들은 상기 기판(SUB)과 수직한 방향(VD)으로 적층될 수 있다.
도 9를 참조하면, 메모리 블록(BLKia)은 비트 라인들(BL1, BL2, BL3)과 공통 소스 라인(CSL) 사이에 연결되는 복수의 메모리 낸드 스트링들(NS11~NS33)을 포함할 수 있다. 복수의 메모리 낸드 스트링들(NS11~NS33) 각각은 스트링 선택 트랜지스터(SST), 복수의 메모리 셀들(MC1, MC2, ..., MC8) 및 접지 선택 트랜지스터(GST)를 포함할 수 있다.
스트링 선택 트랜지스터(SST)는 상응하는 스트링 선택 라인(SSL1, SSL2, SSL3)에 연결될 수 있다. 복수의 메모리 셀들(MC1, MC2, ..., MC8)은 각각 상응하는 워드 라인(WL1, WL2, ..., WL8)에 연결될 수 있다. 접지 선택 트랜지스터(GST)는 상응하는 접지 선택 라인(GSL1, GSL2, GSL3)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)는 상응하는 비트 라인(BL1, BL2, BL3)에 연결되고, 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)에 연결될 수 있다.
동일 높이의 워드 라인(예를 들면, WL1)은 공통으로 연결되고, 접지 선택 라인(GSL1, GSL2, GSL3) 및 스트링 선택 라인(SSL1, SSL2, SSL3)은 각각 분리될 수 있다.
도 10은 도 9의 메모리 블록의 하나의 낸드 스트링의 구조의 예를 보여준다.
도 9 및 도 10을 참조하면, 낸드 스트링(NS11)에는 기판(SUB) 위에 기판과 수직인 방향으로 신장되어 기판(SUB)과 접촉하는 필라(PL)가 제공될 수 있다. 도 9에 도시된 접지 선택 라인(GSL1), 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)은 각각 기판(SUB)과 평행한 도전 물질들, 예를 들어 금속 물질들로 형성될 수 있다. 필라(PL)는 접지 선택 라인(GSL1), 워드 라인들(WL1~WL8), 그리고 스트링 선택 라인(SSL1)을 형성하는 도전 물질들을 관통하여 기판(SUB)과 접촉할 수 있다.
도 10에서, 절단 선(A-A')에 따른 단면도가 함께 도시되어 있다. 예시적으로, 제1 워드 라인(WL1)에 대응하는 제1 메모리 셀(MC1)의 단면도가 도시된다. 필라(PL)는 원통형의 바디(BD)를 포함할 수 있다. 바디(BD)의 내부에 에어갭(AG)이 제공될 수 있다.
바디(BD)는 P-타입 실리콘을 포함하며, 채널이 형성되는 영역일 수 있다. 필라(PL)는 바디(BD)를 둘러싸는 원통형의 터널 절연막(TI) 및 터널 절연막(TI)을 둘러싸는 원통형의 전하 포획 막(CT)을 더 포함할 수 있다.
제1 워드라인(WL1) 및 필라(PL)의 사이에 블로킹 절연막(BI)이 제공될 수 있다. 바디(BD), 터널 절연막(TI), 전하 포획 막(CT), 블로킹 절연막(BI), 그리고 제1 워드라인(WL1)은 기판(SUB) 또는 기판(SUB)의 상부 면과 수직인 방향으로 형성된 전하 포획형 트랜지스터일 수 있다. 스트링 선택 트랜지스터(SST), 접지 선택 트랜지스터(GST) 및 다른 메모리 셀들은 제1 메모리 셀(MC1)과 동일한 구조를 가질 수 있다.
도 11은 본 발명의 실시예들에 따른 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 회로도이다.
도 11을 참조하면, 메모리 블록(BLKib)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 제1 수평 방향(행 방향) 및 제2 수평 방향(열 방향)으로 배열될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 중 동일한 열에 위치한 셀 스트링들은 동일한 비트라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS21)은 제1 비트라인(BL1)과 연결될 수 있고, 셀 스트링들(CS21, CS22)은 제2 비트라인(BL2)과 연결될 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다. 복수의 셀 트랜지스터들은 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 수직 방향(높이 방향)으로 적층될 수 있다.
복수의 셀 트랜지스터들은 대응하는 비트라인(예를 들어, BL1 또는 BL2) 및 공통 소스 라인(CSL) 사이에 직렬 연결될 수 있다. 예를 들어, 복수의 셀 트랜지스터들은 스트링 선택 트랜지스터들(SSTb, SSTa), 더미 메모리 셀들(DMC1, DMC2), 메모리 셀들(MC1~MC4), 및 접지 선택 트랜지스터들(GSTa, GSTb)을 포함할 수 있다. 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 대응하는 비트 라인(예를 들어, BL1 또는 BL2) 사이에 제공될 수 있다. 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결된 메모리 셀들(MC1~MC4) 및 공통 소스 라인(CSL) 사이에 제공될 수 있다. 예시적인 실시 예에서, 직렬 연결된 스트링 선택 트랜지스터들(SSTb, SSTa) 및 직렬 연결된 메모리 셀들(MC1~MC4) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있고, 직렬 연결된 메모리 셀들(MC1~MC4) 및 직렬 연결된 접지 선택 트랜지스터들(GSTb, GSTa) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 메모리 셀들(MC1~MC4) 중 동일한 높이에 위치한 메모리 셀들은 서로 동일한 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 메모리 셀들(MC1)은 기판로부터 동일한 높이에 위치할 수 있고, 제1 워드라인(WL1)을 공유할 수 있다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 메모리 셀들(MC2)은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 제2 워드라인(WL2)을 공유할 수 있다. 마찬가지로, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제3 및 제4 메모리 셀들(MC3, MC4) 각각은 기판(미도시)으로부터 동일한 높이에 위치할 수 있고, 각각 제3 및 제4 워드라인들(WL3, WL4)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 더미 메모리 셀들(DMC1, DMC2) 중 동일한 높이에 위치한 더미 메모리 셀들은 서로 동일한 더미 워드라인을 공유할 수 있다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)을 공유할 수 있고, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SST1b, SST1a) 중 동일한 행 및 동일한 높이에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SST1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SST2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SST2a)과 연결될 수 있다. 비록 도면에 도시되지는 않았으나, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 스트링 선택 트랜지스터들(SST1b, SST1a) 중 동일한 행에 위치한 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인을 공유할 수 있다.
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a) 중 동일한 행 및 동일한 높이에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인과 연결될 수 있다. 예를 들어, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GST1b)과 연결될 수 있고, 셀 스트링들(CS11, CS12)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GST1a)과 연결될 수 있다. 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTb)은 접지 선택 라인(GST2b)과 연결될 수 있고, 셀 스트링들(CS21, CS22)의 접지 선택 트랜지스터들(GSTa)은 접지 선택 라인(GST2a)과 연결될 수 있다. 비록 도면에 도시되지는 않았으나,
복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a)은 서로 동일한 접지 선택 라인을 공유할 수 있다. 또는 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a) 중 동일한 높이의 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다. 또는, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각의 접지 선택 트랜지스터들(GST1b, GST1a) 중 동일한 행에 위치한 접지 선택 트랜지스터들은 동일한 접지 선택 라인을 공유할 수 있다.
다시 도 7을 참조하면, 제어 회로(460)는 스토리지 컨트롤러(300)로부터 커맨드(CMD) 및 어드레스 신호(ADDR)를 수신하고, 커맨드(CMD) 및 어드레스 신호(ADDR)에 기초하여 비휘발성 메모리 장치(400a)의 소거 루프, 프로그램 루프 및 독출 동작을 제어할 수 있다. 여기서 프로그램 루프는 프로그램 동작과 프로그램 검증 동작을 포함할 수 있고, 소거 루프는 소거 동작과 소거 검증 동작을 포함할 수 있다.
예를 들어, 제어 회로(460)는 커맨드 신호(CMD)에 기초하여 전압 생성기(470)를 제어하기 위한 제어 신호들(CTLs)을 생성하고, 어드레스 신호(ADDR)에 기초하여 로우 어드레스(R_ADDR) 및 컬럼 어드레스(C_ADDR)를 생성할 수 있다. 제어 회로(460)는 로우 어드레스(R_ADDR)를 어드레스 디코더(450)에 제공하고, 컬럼 어드레스(C_ADDR)를 데이터 입출력 회로(440)에 제공할 수 있다.
어드레스 디코더(450)는 스트링 선택 라인(SSL), 복수의 워드 라인들(WLs) 및 접지 선택 라인(GSL)을 통해 메모리 셀 어레이(420)와 연결될 수 있다. 프로그램 동작 또는 독출 동작 시, 어드레스 디코더(450)는 제어 회로(460)로부터 제공되는 로우 어드레스(R_ADDR)에 기초하여 복수의 워드 라인들(WLs) 중의 하나를 선택 워드라인인 제1 워드라인 결정하고, 복수의 워드 라인들(WLs) 중에서 제1 워드라인을 제외한 나머지 워드 라인들을 비선택 워드라인들로 결정할 수 있다.
전압 생성기(470)는 제어 회로(460)로부터 제공되는 제어 신호들(CTLs)에 기초하여 파워(PWR1)를 이용하여 비휘발성 메모리 장치(400a)의 동작에 필요한 워드 라인 전압들(VWLs)을 생성할 수 있다. 전압 생성기(470)로부터 생성되는 워드 라인 전압들(VWLs)은 어드레스 디코더(450)를 통해 복수의 워드 라인들(WLs)에 인가될 수 있다.
예를 들어, 소거 동작 시, 전압 생성기(470)는 메모리 블록의 웰에 소거 전압을 인가하고 메모리 블록의 모든 워드라인들에 접지 전압을 인가할 수 있다. 소거 검증 동작 시, 전압 생성기(470)는 하나의 메모리 블록의 모든 워드라인들에 소거 검증 전압을 인가하거나 워드라인 단위로 소거 검증 전압을 인가할 수 있다.
예를 들어, 프로그램 동작 시, 전압 생성기(470)는 제1 워드라인에 프로그램 전압을 인가하고, 비선택 워드라인들에는 프로그램 패스 전압을 인가할 수 있다. 또한 프로그램 검증 동작 시, 전압 생성기(470)는 제1 워드라인에 프로그램 검증 전압을 인가하고, 비선택 워드라인들에는 검증 패스 전압을 인가할 수 있다.
또한, 독출 동작 시, 전압 생성기(470)는 제1 워드라인에 독출 전압을 인가하고, 비선택 워드라인들에는 독출 패스 전압을 인가할 수 있다.
페이지 버퍼 회로(430)는 복수의 비트 라인들(BLs)을 통해 메모리 셀 어레이(420)와 연결될 수 있다. 페이지 버퍼 회로(430)는 복수의 페이지 버퍼를 포함할 수 있다. 일 실시예에 있어서, 하나의 페이지 버퍼에 하나의 비트 라인이 연결될 수 있다. 다른 실시예에 있어서, 하나의 페이지 버퍼에 두 개 이상의 비트 라인들이 연결될 수 있다.
페이지 버퍼 회로(430)는 프로그램 동작 시 선택된 페이지에 프로그램될 데이터를 임시로 저장하고, 독출 동작 시 선택된 페이지로부터 독출된 데이터를 임시로 저장할 수 있다.
데이터 입출력 회로(440)는 데이터 라인들(DLs)을 통해 페이지 버퍼 회로(430)와 연결될 수 있다. 프로그램 동작 시, 데이터 입출력 회로(440)는 스토리지 컨트롤러(300)로부터 데이터(DTA)를 수신하고, 제어 회로(460)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 데이터(DTA)를 페이지 버퍼 회로(430)에 제공할 수 있다. 데이터(DTA)는 M 개의 페이지 데이터(M-PD) 및 N 개의 페이지 데이터(N-PD)를 포함할 수 있다.
독출 동작 시, 데이터 입출력 회로(440)는 제어 회로(500)로부터 제공되는 컬럼 어드레스(C_ADDR)에 기초하여 페이지 버퍼 회로(430)에 저장된 데이터(DTA)를 상기 스토리지 컨트롤러(300)에 제공할 수 있다.
페이지 버퍼 회로(430)와 데이터 입출력 회로(440)는 제어 회로(460)에 의하여 제어될 수 있다.
제어 회로(460)는 메모리 셀 어레이(420)에 대한 프로그램 동작, 소거 동작 및 독출 동작의 완료 및/또는 진행 여부를 나타내는 상태 신호(RnB)를 생성하는 상태 신호 생성기(465)를 포함할 수 있다.
스토리지 컨트롤러(300)는 상태 신호(RnB)에 기초하여 비휘발성 메모리 장치들(400a~400k) 각각의 유휴 상태 및 비지 상태를 판단할 수 있다.
도 12는 도 8의 메모리 블록들 중 하나의 메모리 블록을 나타내는 사시도이다.
도 12를 참조하면, 메모리 블록(BLKi) 워드라인 컷 영역들(WLC) 사이에 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)이 수직 방향(VD)으로 기판(SUB) 위에 적층되는 형태로 구현될 수 있다. 워드라인 컷 영역들(WLC)의 기판(SUB) 상부에는 도핑 영역들(DOP)이 형성될 수 있고, 도핑 영역들(DOP)은 공통 소스 전압이 공급되는 공통 소스 라인(CSL: common source line) 또는 또는 공통 소스 노드(CSN: common source node)로 이용될 수 있다. 적어도 하나의 스트링 선택 라인(SSL)은 제1 수평 방향(HD1)으로 연장되는 스트링 선택 라인 컷 영역(SSLC)에 의하여 구분될 수 있다.
복수의 수직 채널들 또는 채널 홀들이 적어도 하나의 접지 스트링 라인 기판(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)을 관통한다. 여기서 적어도 하나의 접지 스트링 라인(GSL), 복수의 워드라인들(WLs), 적어도 하나의 스트링 선택 라인(SSL)은 기판 형태로 구현될 수 있다. 복수의 수직 채널들의 상부면에는 제2 수평 방향(HD2)으로 연장되는 비트라인들(BL)이 연결된다.
도 13a 및 도 13b는 본 발명의 실시예들에 따른 스토리지 장치의 프로그램 동작을 설명하기 위한 타이밍도들이다.
도 13a 및 도 13b에서는 M은 3이고 N은 4인 경우를 가정한다.
도 6, 도 13a 및 도 13b를 참조하면, 비휘발성 메모리 장치(400a)는 스토리지 컨트롤러(300)로부터 제1 내지 제3 페이지 데이터(PD1, PD2, PD3)를 수신할 수 있다. 구간(INT11) 동안, 비휘발성 메모리 장치(400a)는 커맨드(CMD1), 제1 어드레스(ADDR1) 및 커맨드(CMD11)를 입출력 라인(I/O)을 통하여 수신할 수 있다. 커맨드들(CMD1, CMD11)은 제1 페이지 데이터(PD1)를 셋업하기 위한 커맨드 세트일 수 있다. 비휘발성 메모리 장치(400a)는 커맨드(CMD11)에 응답하여 제1 페이지 데이터(PD1)을 덤프할 수 있고, 제1 페이지 데이터(PD1)가 덤프되는 동안 상태 신호(RnB)는 비지 상태일 수 있다.
구간(INT12) 동안, 비휘발성 메모리 장치(400a)는 커맨드(CMD1), 제1 어드레스(ADDR1), 제2 페이지 데이터(PD2) 및 커맨드(CMD12)를 입출력 라인(I/O)을 통하여 수신할 수 있다. 커맨드들(CMD1, CMD12)은 제2 페이지 데이터(PD2)를 셋업하기 위한 커맨드 세트일 수 있다. 비휘발성 메모리 장치(400a)는 커맨드(CMD12)에 응답하여 제2 페이지 데이터(PD2)을 덤프할 수 있고, 제2 페이지 데이터(PD2)가 덤프되는 동안 상태 신호(RnB)는 비지 상태일 수 있다.
구간(INT13) 동안, 비휘발성 메모리 장치(400a)는 커맨드(CMD1), 제1 어드레스(ADDR1), 제3 페이지 데이터(PD3) 및 커맨드(CMD13)를 입출력 라인(I/O)을 통하여 수신할 수 있다. 커맨드들(CMD1, CMD13)은 제3 페이지 데이터(PD3)를 셋업하기 위한 커맨드 세트일 수 있다. 비휘발성 메모리 장치(400a)는 커맨드(CMD13)에 응답하여 제3 페이지 데이터(PD3)을 덤프할 수 있고, 제3 페이지 데이터(PD3)가 덤프되는 동안 상태 신호(RnB)는 비지 상태일 수 있다.
구간(INT14) 동안, 비휘발성 메모리 장치(400a)는 커맨드(CMD21), 제2 어드레스(ADDR2) 및 커맨드(CMD22)를 입출력 라인(I/O)을 통하여 수신할 수 있다. 커맨드들(CMD21, CMD22)은 프로그램 동작을 개시하기 위한 프로그램 컨펌 커맨드 세트일 수 있다. 제2 어드레스(ADDR2)는 프로그램 순서에 대한 정보를 포함할 수 있다.
비휘발성 메모리 장치(400a)는 커맨드(CMD22)에 응답하여, 수신된 제1 내지 제3 페이지(PD1, PD2, PD3)를 기반으로 프로그램 시간(tPROG1) 동안, 제1 메모리 블록들에 대한 제1 프로그램 동작을 수행할 수 있다. 프로그램 시간(tPROG1) 동안, 상태 신호(RnB)는 비지 상태(즉, 로우 상태)일 수 있다.
제1 프로그램 동작이 완료된 후 일정 구간(INT2)이 경과할 수 있다. 실시예에 있어서, 일정 구간(INT2) 동안, 비휘발성 메모리 장치(400a)는 독출 커맨드(CMDr) 및 제1 어드레스(ADDR1)를 수신할 수 있고, 독출 커맨드(CMDr) 및 제1 어드레스(ADDR1)에 응답하여 제1 내지 제3 페이지(PD1, PD2, PD3)를 독출 데이터(DTAr)로서 메모리 셀 어레이(420)로부터 독출하여 독출 데이터(DTAr)로서 스토리지 컨트롤러(300)에 제공할 수 있다. 메모리 셀 어레이(420)로부터 독출 데이터(DTAr)가 독출되는 동안 상태 신호(RnB)는 비지 상태(즉, 로우 상태)일 수 있다.
스토리지 컨트롤러(300)는 독출 데이터(DTAr)에 기초하여 제1 내지 제3 페이지(PD1, PD2, PD3)가 프로그램된 제1 메모리 블록들의 열화 상태를 판단하고, 열화될 확률이 가장 높은 제2 메모리 블록을 선택할 수 있다.
구간(INT41) 동안, 비휘발성 메모리 장치(400a)는 커맨드(CMD1), 제1 어드레스(ADDR1), 제4 페이지 데이터(PD4) 및 커맨드(CMD14)를 입출력 라인(I/O)을 통하여 수신할 수 있다. 커맨드들(CMD1, CMD14)은 제4 페이지 데이터(PD4)를 셋업하기 위한 커맨드 세트일 수 있다. 비휘발성 메모리 장치(400a)는 커맨드(CMD14)에 응답하여 제4 페이지 데이터(PD4)을 덤프할 수 있고, 제4 페이지 데이터(PD4)가 덤프되는 동안 상태 신호(RnB)는 비지 상태일 수 있다.
구간(INT32) 동안, 비휘발성 메모리 장치(400a)는 커맨드(CMD31), 제2 어드레스(ADDR2) 및 커맨드(CMD32)를 입출력 라인(I/O)을 통하여 수신할 수 있다. 커맨드들(CMD31, CMD32)은 프로그램 동작을 개시하기 위한 프로그램 컨펌 커맨드 세트일 수 있다. 제2 어드레스(ADDR2)는 프로그램 순서에 대한 정보를 포함할 수 있다.
비휘발성 메모리 장치(400a)는 커맨드(CMD32)에 응답하여, 수신된 제4 페이지(PD4)를 기반으로 프로그램 시간(tPROG2) 동안, 제2 메모리 블록에 대한 제2 프로그램 동작을 수행할 수 있다. 프로그램 시간(tPROG2) 동안, 상태 신호(RnB)는 비지 상태(즉, 로우 상태)일 수 있다.
도 14a는 도 7의 메모리 셀 어레이에 포함된 메모리 셀이 3 비트 트리플 레벨 셀(TLC)인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
메모리 셀이 3 비트로 프로그램되는 3 비트 멀티 레벨 셀인 경우에, 메모리 셀은 소거 상태(E) 또는 제1 내지 제7 프로그램 상태(P1~P7) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가진다. 제2 내지 제7 독출 전압(Vr2~Vr7)은 각각의 인접하는 해당 프로그램 상태(P1~P7)의 산포를 갖는 메모리 셀들 사이의 전압 레벨을 갖는다.
도 14b는 도 7의 메모리 셀 어레이에 포함된 메모리 셀이 4 비트 쿼드러플 레벨 셀(QLC)인 경우, 메모리 셀들의 문턱 전압에 따른 산포를 나타내는 그래프이다.
메모리 셀이 4 비트로 프로그램되는 4 비트 멀티 레벨 셀인 경우에, 메모리 셀은 소거 상태(E) 또는 제1 내지 제15 프로그램 상태(P1~P15) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 중대한 문제가 야기될 수 있다.
제1 독출 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀의 산포 사이의 전압 레벨을 가진다. 제2 내지 제15 독출 전압(Vr2~Vr15)은 각각의 인접하는 해당 프로그램 상태(P1~P15)의 산포를 갖는 메모리 셀들 사이의 전압 레벨을 갖는다.
일 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀이 턴온되면 데이터가 '1'이 저장되고, 메모리 셀이 턴오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 다른 실시예에서, 제1 독출 전압(Vr1)을 인가하여 메모리 셀이 턴온되면 데이터가 '0'이 저장되고, 메모리 셀이 턴오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 15는 본 발명의 실시예들에 따른 도 8의 메모리 블록들의 일부를 나타낸다.
도 15에는 워드라인들(WLa~WLh)에 연결된 제1 메모리 블록들(BLKa, BLKb, BLKc, BLKd)이 도시되어 있고, 메모리 블록(BLKa)의 메모리 셀들은 소거 상태(E)이고, 메모리 블록들(BLKb, BLKc, BLKd)의 메모리 셀들에는 제1 프로그램 동작이 수행된 상태를 나타낸다. 메모리 블록들(BLKb, BLKc, BLKd)의 메모리 셀들에는 제1 프로그램 동작은 순차적으로 수행될 수 있다. 따라서, 메모리 블록들(BLKb, BLKc, BLKd)의 메모리 셀들은 8 개의 문턱 전압 상태들을 가질 수 있다. 메모리 블록(BLKa)은 소거 상태의 메모리 블록에 해당하고, 메모리 블록들(BLKb, BLKc, BLKd)은 제2 메모리 블록들에 해당할 수 있다.
도 16은 본 발명의 실시예들에 따른 도 15의 메모리 블록들 중 일부에 제2 프로그램 동작이 수행된 것을 나타낸다.
도 15 및 도 16을 참조하면, 소거 상태의 메모리 블록(BLKa)을 제외한 제2 메모리 블록들(BLKb, BLKc, BLKd)에 제2 프로그램 동작 동작이 수행되어, 제2 메모리 블록들(BLKb, BLKc, BLKd)의 메모리 셀들은 16 개의 문턱 전압 상태들을 가지고 있다. 즉, 제2 메모리 블록들(BLKb, BLKc, BLKd)의 메모리 셀들은 소거 상태 및 제1 내지 제15 프로그램 상태들을 가질 수 있다.
도 4의 프로그램/어드레스 할당기(500)는 제1 메모리 블록들(BLKb, BLKc, BLKd)의 메모리 셀들의 전하 손실이 기준 값보다 큰 경우, 메모리 블록들(BLKb, BLKc, BLKd)의 데이터 보유 시간이 기준 값보다 짧은 경우 또는 사용자 요구 정보(URI)에 포함되는 성능 요구가 기준 값보다 낮은 경우, 메모리 블록들(BLKb, BLKc, BLKd)에 제4 프로그램 데이터(PD4)를 프로그램하는 제2 프로그램 동작을 수행할 있다.
도 17은 본 발명의 실시예들에 따른 도 15의 메모리 블록들 중 일부에 제1 프로그램 동작이 수행된 것을 나타낸다.
도 15 및 도 17을 참조하면, 소거 상태의 제3 메모리 블록(BLKa)에 제1 프로그램 동작이 수행되어, 메모리 블록들(BLKa, BLKb, BLKc, BLKd)의 메모리 셀들은 8 개의 문턱 전압 상태들을 가지고 있다.
도 4의 프로그램/어드레스 할당기(500)는 메모리 블록들(BLKb, BLKc, BLKd)의 메모리 셀들의 전하 손실이 기준 값보다 작은 경우, 메모리 블록들(BLKb, BLKc, BLKd)의 데이터 보유 시간이 기준 값보다 긴 경우 또는 사용자 요구 정보(URI)에 포함되는 성능 요구가 기준 값보다 높은 경우, 소거 상태의 제3 메모리 블록들(BLKa)에 제1 내지 제3 프로그램 데이터(PD1~PD3)를 프로그램하는 제1 프로그램 동작을 수행할 있다.
도 18은 본 발명의 실시예들에 따른 도 8의 메모리 블록들의 일부를 나타낸다.
도 18에는 워드라인들(WLa~WLh)에 연결된 메모리 블록들(BLKa, BLKb, BLKc, BLKd)이 도시되어 있고, 메모리 블록들(BLKa, BLKb, BLKc, BLKd)에 제1 프로그램 동작이 수행되고 일정 시간이 경과한 것을 나타낸다. 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 각각의 메모리 셀들은 8 개의 문턱 전압 상태들을 가질 수 있고, 메모리 블록(BLKc)의 메모리 셀들의 문턱 전압 상태의 변동이 가장 크다.
이러한 문턱 전압 상태의 변동은 워드라인들(WLa~WLh) 각각에, 소거 상태와 제1 프로그램 상태를 구분하는 제1 디폴트 독출 전압을 인가하고, 메모리 블록들(BLKa, BLKb, BLKc, BLKd)의 메모리 셀들의 데이터를 독출하여 획득된 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 각각의 온 셀 카운트에 기초하여 판단될 수 있다.
이러한 문턱 전압 상태의 변동은 워드라인들(WLa~WLh) 각각에, 제6 프로그램 상태와 제7 프로그램 상태를 구분하는 제7 디폴트 독출 전압을 인가하고, 메모리 블록들(BLKa, BLKb, BLKc, BLKd)의 메모리 셀들의 데이터를 독출하여 획득된 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 각각의 오프 셀 카운트에 기초하여 판단될 수 있다.
이러한 문턱 전압 상태의 변동은 워드라인들(WLa~WLh) 각각에, 독출 전압을 인가하고, 메모리 블록들(BLKa, BLKb, BLKc, BLKd)의 메모리 셀들의 데이터를 독출하고, 상기 독출된 데이터에 ECC 디코딩을 수행하여 획득된 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 각각의 에러 카운트에 기초하여 판단될 수 있다.
이러한 문턱 전압 상태의 변동은, 메모리 블록들(BLKa, BLKb, BLKc, BLKd)에 대한 제1 프로그램 동작의 완료되는 경우, 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 각각에 저장되는 타임 스탬프 정보들 독출하여 판단될 수 있다.
도 19는 도 18의 메모리 블록들 중 일부에 제2 프로그램 동작이 수행된 것을 나타낸다.
도 18 및 도 19를 참조하면, 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 중, 메모리 블록(BLKc)의 메모리 셀들의 문턱 전압 상태의 변동이 가장 커서, 메모리 블록(BLKc)의 메모리 셀들의 데이터 손실 확률(메모리 셀들의 열화 확률)이 가장 큰 경우에, 스토리지 컨트롤러(300)는 메모리 블록(BLKc)의 메모리 셀들에 제2 프로그램 동작(QLC 프로그램) 동작을 수행하여, 메모리 블록(BLKc)의 메모리 셀들이 16개의 문턱 전압 상태들을 가지도록 할 수 있다. 따라서, 메모리 블록(BLKc)의 메모리 셀들에 이미 발생된 손실(문턱 전압 이동)을 개선/회복시킬 수 있다.
도 20은 본 발명의 실시예들에 따른 도 8의 메모리 블록들의 일부를 나타낸다.
도 20에는 워드라인들(WLa~WLh)에 연결된 메모리 블록들(BLKa, BLKb, BLKc, BLKd)이 도시되어 있고, 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 각각에서 워드라인들(WLa~WLd)에 연결된 메모리 셀들에는 제1 프로그램 동작이 수행되고, 워드라인들(WLe~WLh)에 연결된 메모리 셀들에는 제2 프로그램 동작이 수행되고, 일정 시간이 경과한 것을 나타낸다. 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 각각의 워드라인들(WLa~WLd)에 연결된 메모리 셀들은 8 개의 문턱 전압 상태들을 가질 수 있고, 워드라인들(WLe~WLh)에 연결된 메모리 셀들은 16 개의 문턱 전압 산포를 가질 수 있고, 메모리 블록(BLKc)의 메모리 셀들의 문턱 전압 상태의 변동이 가장 크다.
도 21은 도 20의 메모리 블록들 중 일부에 제2 프로그램 동작이 수행된 것을 나타낸다.
도 20 및 도 21을 참조하면, 메모리 블록들(BLKa, BLKb, BLKc, BLKd) 중, 메모리 블록(BLKc)의 메모리 셀들의 문턱 전압 상태의 변동이 가장 커서, 메모리 블록(BLKc)의 메모리 셀들의 데이터 손실 확률(메모리 셀들의 열화 확률)이 가장 큰 경우에, 스토리지 컨트롤러(300)는 메모리 블록(BLKc)의 워드라인들(WLa~WLd)에 연결된 메모리 셀들에 제2 프로그램 동작 동작을 수행하여, 메모리 블록(BLKc)의 모든 메모리 셀들이 16개의 문턱 전압 상태들을 가지도록 할 수 있다. 따라서, 메모리 블록(BLKc)의 메모리 셀들에 이미 발생된 전하 손실(문턱 전압 이동)을 개선/회복시킬 수 있다.
도 22는 도 14a의 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2)를 확대하여 나타낸 그래프이다.
도 22를 참조하면, 제1 프로그램 상태(P1) 및 제2 프로그램 상태(P2) 사이의 "독출 윈도우(Read Window)(RDW)"는 제1 프로그램 상태(P1)에 대한 하강(fall) 전압(VF)과 제2 프로그램 상태(P2)에 대한 상승(rise) 전압(VR)의 차이로 정의될 수 있다.
여기서, 하강 전압(VF)은 제1 프로그램 상태(P1)로 프로그램된 메모리 셀들에 대한 오프 셀 카운트 결과, 오프 셀들의 개수가 기준 개수(REF)에 대응하는 문턱 전압을 나타낸다. 상승 전압(VR)은 제2 프로그램 상태(P2)로 프로그램된 메모리 셀들에 대한 온 셀 카운트 결과, 온 셀들의 개수가 기준 개수(REF)에 대응하는 문턱 전압을 나타낸다. 제2 프로그램 상태(P2)를 판별하기 위한 독출 전압(Vr2)은 독출 윈도우(RDW) 사이에 전압 레벨을 가져야 하며, 독출 오류를 감소시키기 위해서는 독출 윈도우(RDW)가 충분히 넓게 확보되어야 한다. 제1 프로그램 동작이 수행된 메모리 셀들의 독출 윈도우는 제2 프로그램 동작이 수행된 메모리 셀들의 독출 윈도우보다 클 수 있다.
도 23은 본 발명의 실시예들에 따른 도 7의 메모리 셀 어레이가 형성되는 셀 영역을 나타낸다.
도 23을 참조하면, 셀 영역(CR)은 복수의 채널 홀들(CH)을 포함한다.
채널 홀 사이즈, 예를 들어, 채널 홀 직경(diameter)은 셀 영역(CR) 내의 위치에 따라 다를 수 있다. 구체적으로, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 경우 주변 밀도가 낮으므로, 공정 상의 이유로 다른 채널 홀들(CHb)과 직경이 다를 수 있다.
셀 영역(CR)의 중심 영역에 위치한 채널 홀들(CHb)의 직경은, 제1 및 제2 에지들(EDG1, EDG2)에 인접한 채널 홀들(CHa)의 직경보다 클 수 있다. 메모리 블록(BLKa)은 제2 에지(EDG2)에 인접하고, 제2 에지(EDG2)로부터 제1 거리(d1)만큼 이격될 수 있다. 메모리 블록(BLKb)은 제1 및 제2 에지들(EDG1, EDG2)에 인접하지 않고, 셀 영역(CR)의 중심에 위치하며, 제2 에지(EDG2)로부터 제2 거리(d2)만큼 이격될 수 있다. 메모리 블록(BLKa)에 포함된 제1 채널 홀(CHa)의 제1 직경(D1)은, 메모리 블록(BLKb)에 포함된 제2 채널 홀(CHb)의 제2 직경(D2)보다 작을 수 있다.
도 24a 및 도 24b는 도 23의 메모리 블록들에 각각 포함된 낸드 스트링들의 단면들을 예시적으로 나타낸다.
도 24a를 참조하면, 메모리 블록(BLK11)에 포함된 제1 채널 홀(CHa)에는 표면층(314) 및 내부층(315)를 포함하는 필라가 형성될 수 있고, 제1 채널 홀(CHa)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다.
도 24b를 참조하면, 메모리 블록(BLK12)에 포함된 제2 채널 홀(CHb)에는 표면층(314) 및 내부층(315)를 포함하는 필라가 형성될 수 있고, 제2 채널 홀(CHb)의 둘레에는 전하 저장층(CS)이 형성될 수 있고, 전하 저장층(CS)은 ONO 구조를 가질 수 있다.
실시예에서, 메모리 블록(BLK12)에 포함된 전하 저장층(CS)의 두께는, 메모리 블록(BLK11)에 포함된 전하 저장층(CS)의 두께와 다를 수 있다. 이러한 채널 홀 직경의 차이로 인해, 메모리 셀의 특성의 차이가 발생할 수 있다. 구체적으로, 채널 홀의 둘레에 게이트 전극이 위치하는 게이트 올 어라운드(gate all around) 형태의 수직형 메모리 장치의 경우, 채널 홀 직경이 작아지면 게이트 전극에서 채널 영역(314)으로 형성되는 전기장의 집속도가 높아지게 된다. 따라서, 제1 채널 홀(CHa)과 같이 채널 홀 직경(D1)이 작은 메모리 셀은, 제2 채널 홀(CHb)과 같이 채널 홀 직경(D2)이 큰 메모리 셀에 비해, 프로그램 및 소거 동작의 속도가 빨라지게 된다.
다시 도 23을 참조하면, 셀 영역(CR) 내에서 하나의 메모리 블록은 제1 수평 방향(HD1)으로, 즉, 워드 라인 방향으로 한 페이지에 해당하는 모든 메모리 셀들을 포함하고, 제2 수평 방향(HD2)으로, 즉, 비트 라인 방향으로 몇 개의 스트링들을 포함하도록 구성된다. 따라서, 각 메모리 블록은 제1 수평 방향으로 길게 구성되어, 채널 홀 사이즈, 즉, 직경의 차이는 메모리 블록 단위로 나타날 수 있다. 따라서, 메모리 블록(BLKa)에 포함된 메모리 셀들의 프로그램 속도 및 소거 속도는 메모리 블록(BLKb)에 포함된 메모리 셀들의 프로그램 속도 및 소거 속도보다 빠를 수 있다.
도 25는 도 23의 하나의 채널 홀의 수직 구조를 나타낸다.
도 25를 참조하면, 낸드 플래시 메모리 장치에 포함된 하나의 낸드 스트링에 대응하는 채널 홀(CH1)이 도시되었다. 채널 홀(CH1)은 기판 상에 적층된 게이트 전극들 및 절연막들의 일부 영역을 식각함으로써 형성되므로, 표면으로부터 깊이가 커질수록 식각이 잘 이루어지지 않을 수 있다. 이에 따라, 채널 홀(CH1)의 직경은 기판쪽으로 갈수록 작아질 수 있다.
일 실시예에서, 채널 홀(CH1)을 채널 홀 직경에 따라 세 개의 구역들로 구분할 수 있다. 예를 들어, 채널 홀 직경이 제1 값보다 작은 구역을 제1 구역(Z1)으로 결정하고, 채널 홀 직경이 제1 값 이상이고, 제2 값보다 보다 작은 구역을 제2 구역(Z2)으로 결정하고, 채널 홀 직경이 제2 값 이상이고, 제3 값보다 작은 구역을 제3 구역(Z3)으로 결정할 수 있다. 따라서, 하나의 낸드 스트링에서도 워드라인의 수직 방향(VD)의 위치에 따른 채널 홀 직경의 차이로 인해, 메모리 셀의 특성의 차이가 발생할 수 있다.
또한, 제1 구역(Z1)에는 워드라인(WLb1)이 배치되고, 제2 구역(Z2)에는 워드라인(WLa1)이 배치되고, 제3 구역(Z3)에는 워드라인(WLc1)이 배치된다.
워드라인(WLb1)은 채널 홀(CH1)의 하부 에지에 인접하므로, 워드라인(WLb1)은 접지 선택 라인 또는 기판과 인접하게 배치되어, 워드라인(WLb1)과 채널 사이에서 브릿지가 발생할 확률이 높아진다, 워드라인(WLb1)과 채널 사이에서 브릿지가 발생하면, 상기 브릿지를 통하여 누설 전류가 발생하고, 누설 전류에 따라 프로그램/독출 동작 및 소거 동작에 불량이 발생할 수 있다. 또한, 워드라인(WLc1)은 채널 홀(CH1)의 상부 에지에 인접하므로, 워드라인(WLc1)은 스트링 선택 라인과 인접하게 배치되어 워드라인(WLc1)에서 브릿지가 발생할 확률이 높아진다.
따라서, 채널 홀(CH1)의 상부 에지에 인접하게 배치되는 워드라인(WLc1)에 연결되는 메모리 셀들 및 채널 홀(CH1)의 하부 에지에 인접하게 배치되는 워드라인(WLb1)에 연결되는 메모리 셀들의 열화 확률은 채널 홀(CH1)의 중심부에 배치되는 워드라인(WLa1)에 연결되는 메모리 셀들의 열화 확률보다 높을 수 있다.
도 22 내지 도 25는 본 발명의 실시예들에 따른 타겟 워드라인의 위치에 따라 연결되는 메모리 셀들의 열화 확률이 달라짐을 설명하기 위한 도면들이다.
도 26은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 26을 참조하면, 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치(400a) 및 상기 비휘발성 메모리 장치를 제어하는 스토리지 컨트롤러(300)를 포함하는 스토리지 장치(200)의 동작 방법에 제공된다.
상기 방법에 따르면, 비휘발성 메모리 장치(400a)가 제1 프로그램 커맨드, 물리 어드레스 및 M 개의 페이지 데이터(M-PD)를 스토리지 컨트롤러(200)로부터 수신한다(S110).
비휘발성 메모리 장치(400a)가, 상기 M 개의 페이지 데이터(M-PD), 상기 제 M 개의 페이지 데이터(M-PD)의 기대 저장 시간 정보 및 사용자 요구 정보에 기초하여 상기 복수의 메모리 블록들 중 제1 메모리 블록들의 메모리 셀들이 소거 상태 및 제1 내지 제2M-1 타겟 프로그램 상태들을 갖도록 상기 제1 메모리 블록들에 대하여 제1 프로그램 동작을 수행한다(S130).
제1 프로그램 동작의 완료 후, 기준 시간이 경과한 후, 비휘발성 메모리 장치(400a)가 제2 프로그램 커맨드, 상기 물리 어드레스 및 N 개의 페이지 데이터(N-PD))를 스토리지 컨트롤러(200)로부터 수신한다(S150)
비휘발성 메모리 장치가 N 개의 페이지 데이터(N-PD) 및 상기 제1 메모리 블록들 각각의 열화 정보에 기초하여 상기 제1 메모리 블록들 중에서 선택된 적어도 하나의 제2 메모리 블록의 메모리 셀들이 상기 소거 상태 및 1 내지 제2N+1-1 타겟 프로그램 상태들을 갖도록 상기 제2 메모리 블록에 대하여 제2 프로그램 동작을 수행한다(S170).
실시예에 있어서, 상기 제1 프로그램 동작은 TLC 프로그램 동작에 해당할 수 있고, 상기 제2 프로그램 동작은 QLC 프로그램 동작에 해당할 수 있다.
도 27은 본 발명의 실시예들에 따른 스토리지 장치의 동작 방법을 나타내는 흐름도이다.
도 3 내지 도 25 및 도 27을 참조하면, 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치(400a) 및 상기 비휘발성 메모리 장치를 제어하는 스토리지 컨트롤러(300)를 포함하는 스토리지 장치(200)의 동작 방법에 제공된다.
상기 방법에 따르면, 비휘발성 메모리 장치(400a)가 제1 프로그램 커맨드, 물리 어드레스 및 M 개의 페이지 데이터(M-PD)를 스토리지 컨트롤러(200)로부터 수신한다(S210).
비휘발성 메모리 장치(400a)가, 상기 M 개의 페이지 데이터(M-PD), 상기 M 개의 페이지 데이터(M-PD)의 기대 저장 시간 정보 및 사용자 요구 정보에 기초하여 상기 복수의 메모리 블록들 중 제1 메모리 블록들의 메모리 셀들이 소거 상태 및 제1 내지 제2M-1 타겟 프로그램 상태들을 갖도록 상기 제1 메모리 블록들에 대하여 제1 프로그램 동작을 수행한다(S230).
비휘발성 메모리 장치(400a)가 스토리지 컨트롤러(300)로부터의 독출 커맨드에 응답하여 제1 메모리 블록들에 독출 동작을 수행하여 온 셀 카운트 (정보)를 생성한다(S240).
스토리지 컨트롤러(300)는 상기 온 셀 카운트 정보에 기초하여 제1 메모리 블록들 중에서 제2 프로그램 동작을 수행할 적어도 하나의 제2 메모리 블록을 선택한다(S245)
비휘발성 메모리 장치(400a)가 제2 프로그램 커맨드, 물리 어드레스 및 N 개의 페이지 데이터(N-PD)를 스토리지 컨트롤러(200)로부터 수신한다(S250)
비휘발성 메모리 장치가 N 개의 페이지 데이터(N-PD)에 기초하여 상기 제2 메모리 블록의 메모리 셀들이 상기 소거 상태 및 1 내지 제2N+1-1 타겟 프로그램 상태들을 갖도록 상기 제2 메모리 블록에 대하여 제2 프로그램 동작을 수행한다(S270).
따라서 본 발명의 실시예들에 따른 적어도 하나의 비휘발성 메모리 장치 및 상기 적어도 하나의 비휘발성 메모리 장치를 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치 및 상기 스토리지 장치의 동작 방법에서는 상기 적어도 하나의 비휘발성 메모리 장치의 복수의 메모리 블록들에 대하여 제1 프로그램) 동작과 제2 프로그램 동작을 선택적으로 수행할 수 있다.
상기 스토리지 컨트롤러는 메모리 블록들에 프로그램될 데이터의 기대 저장 시간 및 상기 데이터에 대한 사용자 요구 정보에 기초하여 데이터에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 제1 프로그램 동작에는 M 개의 페이지 데이터를 할당하고, 제2 프로그램 동작에는 N 개의 페이지 데이터를 할당하고, 제1 프로그램 동작으로 할당하는 경우, 메모리 블록들 각각의 웨어 레벨링 정보에 기초하여 복수의 메모리 블록들 중 일부를 상기 제1 프로그램 동작을 수행할 제1 타겟 메모리 블록들으로 할당하고, 제2 프로그램 동작으로 할당하는 경우, 상기 제2 프로그램 동작을 수행할 적어도 하나의 제2 타겟 메모리 블록으로 할당하고, 상기 제1 타겟 메모리 블록들 각각의 제1 논리 어드레스를 제1 물리 어드레스로 할당하고, 상기 제2 타겟 메모리 블록의 제2 논리 어드레스를 제2 물리 어드레스로 할당할 수 있다.
따라서, 제1 프로그램 동작이 완료된 경우, 메모리 셀들은 중간 상태가 아닌 소거 상태 및 제1 내지 제2M-1 타겟 프로그램 상태들을 가지므로 프로그램된 데이터를 독출할 수 있고, 제1 프로그램이 완료된 메모리 블록들 중 열화 확률이 가장 큰 제2 메모리 블록에 대하여 제2 프로그램 동작을 수행하여 제2 메모리 블록의 메모리 셀들에 이미 발생된 전하 손실(문턱 전압 이동)을 개선/회복시킬 수 있다.
도 28은 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 나타내는 단면도이다.
도 28을 참조하면, 비휘발성 메모리 장치(2000)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩(제1 칩)을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩(제2 칩)을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-to-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄(Al) 혹은 텅스텐(W)으로도 형성될 수 있다.
비휘발성 메모리 장치(2000)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다.
주변 회로 영역(PERI)은 제1 기판(2210), 층간 절연층(2215), 제1 기판(2210)에 형성되는 복수의 회로 소자들(2220a, 2220b, 2220c), 복수의 회로 소자들(2220a, 2220b, 2220c) 각각과 연결되는 제1 메탈층(2230a, 2230b, 2230c), 제1 메탈층(2230a, 2230b, 2230c) 상에 형성되는 제2 메탈층(2240a, 2240b, 2240c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(2230a, 2230b, 2230c)은 상대적으로 전기적 비저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(2240a, 2240b, 2240c)은 상대적으로 전기적 비저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(2230a, 2230b, 2230c)과 제2 메탈층(2240a, 2240b, 2240c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(2240a, 2240b, 2240c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(2240a, 2240b, 2240c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(2240a, 2240b, 2240c)을 형성하는 구리보다 더 낮은 전기적 비저항을 갖는 알루미늄 등으로 형성될 수 있다.
층간 절연층(2215)은 복수의 회로 소자들(2220a, 2220b, 2220c), 제1 메탈층(2230a, 2230b, 2230c), 및 제2 메탈층(2240a, 2240b, 2240c)을 커버하도록 제1 기판(2210) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(2271b, 2272b)과 상부 본딩 메탈(2371b, 2372b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 영역(CELL)은 복수의 메모리 블록들을 제공할 수 있다. 상기 복수의 메모리 블록들 중 일부인 제1 메모리 블록들에는 제1 프로그램 동작이 수행될 수 있고, 제1 메모리 블록들 중에서 선택된 제2 메모리 블록에는 제2 프로그램 동작이 수행될 수 있다.
셀 영역(CELL)은 제2 기판(2310)과 공통 소스 라인(2320)을 포함할 수 있다. 제2 기판(2310) 상에는, 제2 기판(2310)의 상면에 수직하는 제3 방향(VD)을 따라 복수의 워드라인들(2331, 2332, 2333, 2334, 2335, 2336, 2337, 2338; 2330)이 적층될 수 있다. 워드라인들(2330)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(2330)이 배치될 수 있다.
비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(2310)의 상면에 수직하는 방향(VD)으로 연장되어 워드라인들(2330), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(2350c) 및 제2 메탈층(2360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(2350c)은 비트라인 컨택일 수 있고, 제2 메탈층(2360c)은 비트라인일 수 있다. 일 실시예에서, 비트라인(2360c)은 제2 기판(2310)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있다.
도 28의 예에서, 채널 구조체(CH)와 비트라인(2360c) 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인(2360c)은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(2393)를 제공하는 회로 소자들(2220c)과 전기적으로 연결될 수 있다. 일례로, 비트라인(2360c)은 주변 회로 영역(PERI)에서 상부 본딩 메탈(2371c, 2372c)과 연결되며, 상부 본딩 메탈(2371c, 2372c)은 페이지 버퍼(2393)의 회로 소자들(2220c)에 연결되는 하부 본딩 메탈(2271c, 2272c)과 연결될 수 있다.
워드라인 본딩 영역(WLBA)에서, 워드라인들(2330)은 제1 수평 방향(HD1)에 수직하면서 제2 기판(310)의 상면에 평행한 제2 수평 방향(HD2)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(2341, 2342, 2343, 2344, 2345, 2346, 3347; 3340)과 연결될 수 있다. 워드라인들(2330)과 셀 컨택 플러그들(2340)은, 제1 수평 방향(HD1)을 따라 워드라인들(2330) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(2330)에 연결되는 셀 컨택 플러그들(2340)의 상부에는 제1 메탈층(2350b)과 제2 메탈층(2360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(2340)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.
셀 컨택 플러그들(2340)은 주변 회로 영역(PERI)에서 어드레스 디코더 또는 로우 디코더(2394)를 형성하는 회로 소자들(2220b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압은, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(2393)를 형성하는 회로 소자들(2220c)의 동작 전압이 로우 디코더(2394)를 형성하는 회로 소자들(2220b)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(2380)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(2380)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(2320)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(2380) 상부에는 제1 메탈층(2350a)과 제2 메탈층(2360a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(2380), 제1 메탈층(2350a), 및 제2 메탈층(2360a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편, 외부 패드 본딩 영역(PA)에는 입출력 패드들(2205, 2305)이 배치될 수 있다. 제1 기판(2210)의 하부에는 제1 기판(2210)의 하면을 덮는 하부 절연막(2201) 이 형성될 수 있으며, 하부 절연막(2201) 상에 제1 입출력 패드(2205)가 형성될 수 있다. 제1 입출력 패드(2205)는 제1 입출력 컨택 플러그(2203)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결되며, 하부 절연막(2201)에 의해 제1 기판(2210)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(2203)와 제1 기판(2210) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(2203)와 제1 기판(2210)을 전기적으로 분리할 수 있다.
제2 기판(2310)의 상부에는 제2 기판(2310)의 상면을 덮는 상부 절연막(2301)이 형성될 수 있으며, 상부 절연막(2301) 상에 제2 입출력 패드(2305)가 배치될 수 있다. 제2 입출력 패드(2305)는 제2 입출력 컨택 플러그(2303)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(2220a, 2220b, 2220c) 중 적어도 하나와 연결될 수 있다. 일 실시예에서, 제2 입출력 패드(2305)는 회로 소자(2220a)와 전기적으로 연결될 수 있다.
실시예에 따라서, 제2 입출력 컨택 플러그(2303)가 배치되는 영역에는 제2 기판(2310) 및 공통 소스 라인(2320) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(2305)는 제3 방향(D3)에서 워드라인들(2380)과 오버랩되지 않을 수 있다. 제2 입출력 컨택 플러그(2303)는 제2 기판(2310)의 상면에 평행한 방향에서 제2 기판(2310)과 분리되며, 셀 영역(CELL)의 층간 절연층(2315)을 관통하여 제2 입출력 패드(2305)에 연결될 수 있다.
실시예에 따라서, 제1 입출력 패드(2205)와 제2 입출력 패드(2305)는 선택적으로 형성될 수 있다. 일례로, 비휘발성 메모리 장치(2000)는 제1 기판(2201)의 상부에 배치되는 제1 입출력 패드(2205)만을 포함하거나, 또는 제2 기판(2301)의 상부에 배치되는 제2 입출력 패드(2305)만을 포함할 수 있다. 또는, 메모리 장치(2000)가 제1 입출력 패드(2205)와 제2 입출력 패드(2305)를 모두 포함할 수도 있다.
셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
비휘발성 메모리 장치(2000)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2372a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(2372a)과 동일한 형태의 하부 메탈 패턴(2273a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2273a)에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2273a)과 동일한 형태의 상부 메탈 패턴(2372a)을 형성할 수도 있다.
워드라인 본딩 영역(WLBA)의 제2 메탈층(2240b) 상에는 하부 본딩 메탈(2271b, 2272b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)은 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(2252)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(2252)과 동일한 형태의 상부 메탈 패턴(2392)을 형성할 수 있다. 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(2392) 상에는 콘택을 형성하지 않을 수 있다.
전술한 워드라인 전압들이 주변 회로 영역(PERI)의 하부 본딩 메탈(2271b, 2272b)과 셀 영역(CELL)의 상부 본딩 메탈(2371b, 2372b)을 통하여 셀 영역(CELL)의 적어도 하나의 메모리 블록에 제공될 수 있다.
도 29는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 나타내는 블록도이다.
도 29를 참조하면, 전자 시스템(3000)은 반도체 장치(3100) 및 반도체 장치(3100)와 전기적으로 연결되는 컨트롤러(3200)를 포함할 수 있다. 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(3000)은 하나 또는 복수의 반도체 장치들(3100)을 포함하는 에스에스디(Solid State Drive: SSD) 장치, 유에스비(Universal Serial Bus: USB), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
반도체 장치(3100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 도 6 내지 도 12를 참조하여 상술한 비휘발성 메모리 장치일 수 있다. 반도체 장치(3100)는 제1 구조물(3100F) 및 제1 구조물(3100F) 상의 제2 구조물(3100S)을 포함할 수 있다. 제1 구조물(3100F)은 디코더 회로(3110), 페이지 버퍼 회로(3120), 및 로직 회로(3130)를 포함하는 주변 회로 구조물일 수 있다. 제2 구조물(3100S)은 비트라인(BL), 공통 소스 라인(CSL), 워드라인들(WL), 제1 및 제2 게이트 상부 라인들(UL1, UL2), 제1 및 제2 게이트 하부 라인들(LL1, LL2), 및 비트 라인(BL)과 공통 소스 라인(CSL) 사이의 메모리 낸드 스트링들(CSTR)을 포함하는 메모리 셀 구조물일 수 있다.
제2 구조물(3100S)에서, 각각의 메모리 낸드 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 하부 트랜지스터들(LT1, LT2), 비트 라인(BL)에 인접하는 상부 트랜지스터들(UT1, UT2), 및 하부 트랜지스터들(LT1, LT2)과 상부 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 하부 트랜지스터들(LT1, LT2)의 개수와 상부 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다.
예시적인 실시예들에서, 상부 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 하부 트랜지스터들(LT1, LT2)은 그라운드 선택 트랜지스터를 포함할 수 있다. 하부 게이트 라인들(LL1, LL2)은 각각 하부 트랜지스터들(LT1, LT2)의 게이트 전극일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 상부 게이트 라인들(UL1, UL2)은 각각 상부 트랜지스터들(UT1, UT2)의 게이트 전극일 수 있다.
예시적인 실시예들에서, 하부 트랜지스터들(LT1, LT2)은 직렬 연결된 하부 소거 제어 트랜지스터(LT1) 및 그라운드 선택 트랜지스터(LT2)를 포함할 수 있다. 상부 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 상부 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 하부 소거 제어 트랜지스터(LT1) 및 상부 소거 제어 트랜지스터(UT1) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage: GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 및 제2 하부 게이트 라인들(LL1, LL2), 워드 라인들(WL), 및 제1 및 제2 상부 게이트 라인들(UL1, UL2)은, 제1 구조물(3100F) 내에서 제2 구조물(1100S)까지 연장되는 제1 연결 배선들(3115)을 통해 디코더 회로(3110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 제2 연결 배선들(3125)을 통해 페이지 버퍼 회로(3120)와 전기적으로 연결될 수 있다.
제1 구조물(3100F)에서, 디코더 회로(1110) 및 페이지 버퍼 회로(3120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(3110) 및 페이지 버퍼 회로(3120)는 로직 회로(3130)에 의해 제어될 수 있다. 반도체 장치(3000)는 로직 회로(3130)와 전기적으로 연결되는 입출력 패드(3101)를 통해, 컨트롤러(3200)와 통신할 수 있다. 입출력 패드(3101)는 제1 구조물(3100F) 내에서 제2 구조물(3100S)까지 연장되는 입출력 연결 배선(3135)을 통해 로직 회로(3130)와 전기적으로 연결될 수 있다.
컨트롤러(3200)는 프로세서(3210), NAND 컨트롤러(3220), 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(3000)은 복수의 반도체 장치들(3100)을 포함할 수 있으며, 이 경우, 컨트롤러(3200)는 복수의 반도체 장치들(3000)을 제어할 수 있다.
프로세서(3210)는 컨트롤러(3200)를 포함하는 전자 시스템(3000) 전반의 동작을 제어할 수 있다. 프로세서(3210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(3220)를 제어하여 반도체 장치(3100)에 액세스할 수 있다. NAND 컨트롤러(3220)는 반도체 장치(3100)와의 통신을 처리하는 NAND 인터페이스(3221)를 포함할 수 있다. NAND 인터페이스(3221)를 통해, 반도체 장치(3100)를 제어하기 위한 커맨드, 반도체 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 반도체 장치(3100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(3230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(3230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 반도체 장치(1100)를 제어할 수 있다.
본 발명은 스토리지 장치를 구비하는 임의의 전자 장치에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 스토리지 장치를 구비하는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치; 및
    상기 비휘발성 메모리 장치의 동작을 제어하는 스토리지 컨트롤러를 포함하고,
    상기 스토리지 컨트롤러는
    프로그램될 데이터에 수행될 프로그램 동작을 제1 프로그램 동작 및 제2 프로그램 동작 중 하나로 할당하고, 상기 제1 프로그램 동작에는 상기 데이터에 기초하여 M(M은 1 이상의 자연수) 개의 페이지 데이터를 할당하고, 상기 제2 프로그램 동작에는 상기 데이터에 기초하여 N(N은 1이상의 자연수) 개의 페이지 데이터를 할당하고,
    상기 복수의 메모리 블록들 중 제1 메모리 블록들의 메모리 셀들이 상기 M 개의 페이지 데이터를 포함하도록 상기 제1 메모리 블록들에 대하여 상기 제1 프로그램 동작을 수행하고, 상기 제1 메모리 블록들에서 선택된 적어도 하나의 제2 메모리 블록의 메모리 셀들이 상기 N 개의 페이지 데이터를 더 포함하도록 상기 제2 메모리 블록에 대하여 상기 제2 프로그램 동작을 수행하고,
    상기 제1 메모리 블록들에 대한 상기 제1 프로그램 동작의 완료 후, 소거 상태의 제3 메모리 블록에 대한 상기 제1 프로그램 동작과 상기 제2 메모리 블록에 대한 상기 상기 제2 프로그램 동작 중 하나를 선택하여 수행하도록 상기 비휘발성 메모리 장치를 제어하는 스토리지 장치.
  2. 제1항에 있어서,
    상기 스토리지 컨트롤러는 상기 프로그램될 데이터의 기대 저장 시간 정보 및 상기 데이터에 대한 사용자 요구 정보에 기초하여 상기 데이터에 수행될 프로그램 동작을 상기 제1 프로그램 동작 및 상기 제2 프로그램 동작 중 하나로 할당하고, 상기 제1 메모리 블록들 각각의 열화 정보에 기초하여 상기 제1 메모리 블록들 중에서 선택된 적어도 하나의 제2 메모리 블록에 대하여 상기 제2 프로그램 동작을 수행하는 스토리지 장치.
  3. 제2항에 있어서, 상기 스토리지 컨트롤러는
    상기 프로그램될 데이터의 기대 저장 시간이 기준 값보다 큰 경우에 상기 제1 프로그램 동작을 할당하고,
    상기 프로그램될 데이터의 기대 저장 시간이 상기 기준 값보다 작은 경우에 상기 제2 프로그램 동작을 할당하는 것을 특징으로 하는 스토리지 장치.
  4. 제2항에 있어서,
    상기 사용자 요구 정보는 상기 스토리지 장치의 성능, 상기 프로그램 동작과 관련된 레이턴시 및 상기 프로그램될 데이터의 신뢰성 중 적어도 하나를 포함하고,
    상기 상기 스토리지 컨트롤러는 상기 사용자 요구 정보에 기초하여 사용자 요구가 기준 값보다 큰 경우에 상기 제1 프로그램 동작을 할당하고,
    상기 사용자 요구가 상기 기준 값 작은 경우에 상기 제2 프로그램 동작을 할당하는 것을 특징으로 하는 스토리지 장치.
  5. 제2항에 있어서,
    상기 웨어 레벨링 정보는 상기 메모리 블록들 각각에 대한 프로그램/소거 사이클 정보를 포함하고,
    상기 스토리지 컨트롤러는 상기 메모리 블록들 각각의 프로그램/소사 사이클 카운트가 균일하도록 상기 메모리 블록들 중에서 상기 제1 메모리 블록들을 선택하고,
    상기 열화 정보는 상기 메모리 블록들 각각의 온 셀 카운트, 오프 셀 카운트, 에러 카운트 및 상기 제1 프로그램 동작 완료 후의 경과 시간 정보 중 적어도 하나를 포함하는 것을 특징으로 하는 스토리지 장치.
  6. 제5항에 있어서, 상기 스토리지 컨트롤러는
    상기 제1 메모리 블록들의 복수의 워드라인들에 제2M-2 타겟 프로그램 상태와 제2M-1 타겟 프로그램 상태를 구분하는 디폴트 독출 전압을 인가하여 상기 오프 셀 카운트를 획득하고,
    상기 제1 메모리 블록들 중에서 상기 오프 셀 카운트가 기준 값보다 큰 메모리 블록을 상기 제2 메모리 블록으로 선택하고, 상기 제2 메모리 블록에 대하여 상기 제2 프로그램 동작을 수행하는 것을 특징으로 하는 스토리지 장치.
  7. 제5항에 있어서, 상기 스토리지 컨트롤러는
    상기 제1 프로그램 동작이 완료된 후, 상기 제1 메모리 블록들에 독출 전압을 인가하여 획득된 독출 데이터에 에러 정정 코드(error correction code) 디코딩을 수행하여 상기 에러 카운트를 획득하고,
    상기 제1 메모리 블록들 각각의 상기 에러 카운트 값이 가장 큰 메모리 블록을 상기 제2 메모리 블록으로 선택하고, 상기 제2 메모리 블록에 대하여 상기 제2 프로그램 동작을 수행하는 것을 특징으로 하는 스토리지 장치.
  8. 제2항에 있어서, 상기 스토리지 컨트롤러는
    상기 제1 프로그램 동작이 완료된 상기 제1 메모리 블록들 중 적어도 일부에 독출 동작을 수행하여 독출 데이터를 외부의 호스트에 제공하고,
    상기 스토리지 컨트롤러는
    상기 제1 메모리 블록들의 복수의 워드라인들 중 일부에 대하여 상기 제1 프로그램 동작을 수행하고, 상기 제1 프로그램 동작이 수행된 상기 제1 메모리 블록들 중에서 상기 열화 정보에 기초하여 상기 적어도 하나의 제2 메모리 블록을 선택하고, 상기 제2 메모리 블록의 나머지 워드라인들에 대하여 상기 제2 프로그램 동작을 수행하는 것을 특징으로 하는 스토리지 장치.
  9. 제2항에 있어서, 상기 스토리지 컨트롤러는
    상기 기대 저장 시간 정보 및 상기 사용자 요구 정보에 기초하여 상기 복수의 메모리 블록들을 상기 제1 프로그램 동작을 수행할 제1 타겟 메모리 블록들 및 상기 제2 프로그램 동작을 수행할 적어도 하나의 제2 타겟 메모리 블록으로 할당하고, 상기 제1 타겟 메모리 블록들 각각의 제1 논리 어드레스를 제1 물리 어드레스로 할당하고, 상기 제2 타겟 메모리 블록의 제2 논리 어드레스를 제2 물리 어드레스로 할당하는 프로그램/어드레스 할당기(assigner); 및
    상기 프로그램/어드레스 할당기를 제어하는 프로세서를 포함하고,
    상기 스토리지 장치는
    온-칩 메모리; 및
    상기 스토리지 컨트롤러에 연결되고, 외부의 호스트로부터 제공된 상기 M 개의 페이지 데이터를 저장하고, 상기 제1 프로그램 동작의 완료 후에 릴리스되고, 상기 N 개의 페이지 데이터를 저장하는 버퍼 메모리를 더 포함하고,
    상기 온-칩 메모리는 상기 메모리 블록들 각각의 상기 열화 정보를 테이블의 형태로 저장하는 것을 특징으로 하는 스토리지 장치.
  10. 기판의 상면 위에 적층되는 복수의 워드라인들, 상기 기판에 수직 방향으로 신장되는 채널 홀들에 형성되는 복수의 메모리 셀들 및 제1 수평 방향으로 연장되며 상기 워드라인들을 복수의 메모리 블록들로 구분하는 워드라인 컷 영역들을 구비하는 메모리 셀 어레이를 포함하는 비휘발성 메모리 장치 및 상기 비휘발성 메모리 장치를 제어하는 스토리지 컨트롤러를 포함하는 스토리지 장치의 동작 방법으로서,
    상기 비휘발성 메모리 장치가, 제1 프로그램 커맨드, 물리 어드레스 및 M(M은 1 이상의 자연수) 개의 페이지 데이터를 상기 스토리지 컨트롤러로부터 수신하는 단계;
    상기 비휘발성 메모리 장치가, 상기 M 개의 페이지 데이터에 기초하여 상기 복수의 메모리 블록들 중 제1 메모리 블록들의 메모리 셀들이 상기 M 개의 페이지 데이터를 상기 제1 메모리 블록들에 대하여 제1 프로그램 동작을 수행하는 단계;
    상기 비휘발성 메모리 장치가, 제2 프로그램 커맨드, 상기 물리 어드레스 및 N(N은 1 이상의 자연수) 페이지 데이터를 상기 스토리지 컨트롤러로부터 수신하는 단계; 및
    상기 비휘발성 메모리 장치가 상기 N 개의 페이지 데이터에 기초하여 상기 제1 메모리 블록들에서 선택된 적어도 하나의 제2 메모리 블록의 메모리 셀들이 상기 N 개의 페이지 데이터를 더 포함하도록 상기 제2 메모리 블록에 대하여 상기 제2 프로그램 동작을 선택적으로 수행하는 단계를 포함하고,
    상기 제1 메모리 블록들에 대한 상기 제1 프로그램 동작의 완료 후, 소거 상태의 제3 메모리 블록에 대한 상기 제1 프로그램 동작과 상기 제2 메모리 블록에 대한 상기 제2 프로그램 동작 중 하나가 수행되는 스토리지 장치의 동작 방법.
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