KR20230065090A

KR20230065090A - 메모리 장치 및 그것의 동작 방법

Info

Publication number: KR20230065090A
Application number: KR1020210150932A
Authority: KR
Inventors: 남상완; 김형곤; 정봉길; 홍윤호; 황주성
Original assignee: 삼성전자주식회사
Priority date: 2021-11-04
Filing date: 2021-11-04
Publication date: 2023-05-11
Also published as: US20230138601A1; CN116072186A; US12119063B2

Abstract

본 발명에 따른 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록, 복수의 구동 라인들을 통해 제1 비선택 전압을 출력하도록 구성된 전압 발생 회로, 및 복수의 구동 라인들을 복수의 워드라인들 중 비선택 워드라인들과 연결시도록 구성된 어드레스 디코딩 회로를 포함한다. 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 전압 발생 회로는 비선택 워드라인들 중 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우, 복수의 구동 라인들 중 제1 비선택 워드라인들과 대응되는 제1 구동 라인들을 플로팅시키고, 비선택 워드라인들 중 제2 비선택 워드라인들이 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 복수의 구동 라인들 중 제2 비선택 워드라인과 대응되는 제2 구동 라인들을 플로팅시키도록 더 구성된다.

Description

메모리 장치 및 그것의 동작 방법{MEMORY DEVICE AND OPERATION METHOD THEREOF}

본 발명은 반도체 메모리에 관한 것으로, 좀 더 상세하게는, 메모리 장치 및 그것의 동작 방법에 관한 것이다.

반도체 메모리는 SRAM, DRAM 등과 같이 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 휘발성 메모리 장치 및 플래시 메모리 장치, PRAM, MRAM, RRAM, FRAM 등과 같이 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 불휘발성 메모리 장치로 구분된다.

플래시 메모리 장치는 사용자 시스템의 대용량 저장 매체로서 널리 사용된다. 최근 플래시 메모리 장치의 집적도가 항상됨에 따라, 하나의 메모리 블록에 연결된 워드라인들의 개수가 증가하고 있다. 다수의 워드라인들을 구동하는데 필요한 다양한 전원이 요구되며, 이에 따라 플래시 메모리 장치의 면적이 증가하거나 또는 소비 전력이 증가하는 문제점이 있다.

본 발명의 목적은 감소된 면적, 감소된 소비 전력, 및 향상된 신뢰성을 갖는 메모리 장치 및 그것의 동작 방법을 제공하는데 있다.

본 발명의 일 실시 예에 따르면, 메모리 장치는 복수의 워드라인들과 연결된 메모리 블록; 복수의 구동 라인들을 통해 제1 비선택 전압을 출력하도록 구성된 전압 발생 회로; 및 상기 복수의 구동 라인들을 상기 복수의 워드라인들 중 비선택 워드라인들과 연결시도록 구성된 어드레스 디코딩 회로를 포함하고, 상기 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 상기 전압 발생 회로는: 상기 비선택 워드라인들 중 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우, 복수의 구동 라인들 중 상기 제1 비선택 워드라인들과 대응되는 제1 구동 라인들을 플로팅시키고; 상기 비선택 워드라인들 중 제2 비선택 워드라인들이 상기 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 상기 복수의 구동 라인들 중 상기 제2 비선택 워드라인과 대응되는 제2 구동 라인들을 플로팅시키도록 더 구성된다.

본 발명의 일 실시 예에 따르면, 메모리 장치는 제1 전압을 출력하도록 구성된 제1 전압 발생기; 제2 전압을 출력하도록 구성된 제2 전압 발생기; 상기 제1 전압 발생기의 출력을 제1 구동 라인들과 선택적으로 연결하고, 상기 제2 전압 발생기의 출력을 제2 구동 라인들과 선택적으로 연결하도록 구성된 스위치 회로; 복수의 워드라인들과 연결된 메모리 블록; 및 상기 제1 구동 라인들을 상기 복수의 워드라인들 중 제1 비선택 워드라인과 연결하고, 상기 제2 구동 라인들을 상기 복수의 워드라인들 중 제2 비선택 워드라인과 연결하도록 구성된 어드레스 디코딩 회로를 포함하고, 상기 스위치 회로는: 상기 제1 전압 발생기의 출력을 상기 제1 구동 라인들과 연결하고, 상기 제1 전압 발생기의 출력이 제1 목표 레벨에 도달한 경우, 상기 제1 구동 라인들을 플로팅시키고; 상기 제2 전압 발생기의 출력을 상기 제2 구동 라인들과 연결하고, 상기 제2 전압 발생기의 출력이 상기 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 상기 제2 구동 라인들을 플로팅시키도록 더 구성된다.

본 발명의 일 실시 예에 따르면, 복수의 워드라인들과 연결된 메모리 블록을 포함하는 메모리 장치의 동작 방법은: 상기 복수의 워드라인들로 제1 전압 발생기로부터 생성된 제1 전압을 인가하는 단계; 상기 복수의 워드라인들 중 제1 워드라인들이 제1 목표 레벨에 도달한 경우, 상기 제1 워드라인들을 플로팅시키는 단계; 및 상기 복수의 워드라인들 중 제2 워드라인들이 상기 제1 목표 레벨보다 높은 제2 목표 레벨에 도달한 경우, 상기 제2 워드라인들을 플로팅시키는 단계를 포함한다.

본 발명에 따르면, 메모리 장치는 시분할 방식으로 다양한 구동 전압들을 생성할 수 있다. 따라서, 감소된 면적, 감소된 소비 전력, 및 향상된 신뢰성을 갖는 메모리 장치 및 그것의 동작 방법이 제공된다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다.
도 3은 도 2의 메모리 셀들의 문턱 전압 산포도를 보여준다.
도 4는 도 2의 제1 메모리 블록에 포함된 워드라인들을 설명하기 위한 도면이다.
도 5는 도 2의 제1 메모리 블록에 대한 읽기 동작을 설명하기 위한 도면이다.
도 6은 도 1의 메모리 장치의 어드레스 디코딩 회로 및 구동 라인의 구조를 설명하기 위한 도면이다.
도 7a는 메모리 장치의 전압 발생 회로를 보여주는 도면이다.
도 7b를 도 7a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 8a는 도 1의 메모리 장치에 포함된 전압 발생 회로를 보여주는 블록도이다.
도 8b는 도 8a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 9a 내지 도 9d는 도 8b의 타이밍도에 따른 전압 발생 회로의 동작을 설명하기 위한 도면들이다.
도 10a는 도 1의 전압 발생 회로를 보여주는 블록도이다.
도 10b는 도 10a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 도 1의 메모리 장치의 동작을 보여주는 순서도이다.
도 12a는 도 1의 전압 발생 회로를 보여주는 블록도이다.
도 12b는 도 12a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다.
도 13은 도 1의 전압 발생 회로를 보여주는 블록도이다.
도 14a 및 도 14b는 도 13의 전압 발생 회로의 동작을 설명하기 위한 타이밍도들이다.
도 15는 도 1의 전압 발생 회로를 보여주는 블록도이다.
도 16a 내지 도 16c는 도 15의 전압 발생 회로의 동작을 설명하기 위한 도면들이다.
도 17은 본 발명의 실시 예에 따른 메모리 장치가 적용된 스토리지 장치를 보여주는 블록도이다.
도 18a 및 도 18b는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 도면들이다.
도 19는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.
도 20은 본 발명의 예시적인 실시예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.

이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.

도 1은 본 발명의 실시 예에 따른 메모리 장치를 보여주는 블록도이다. 일 실시 예에서, 메모리 장치(100)는 낸드 플래시 메모리에 기반된 불휘발성 메모리 장치일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 장치(100)는 DRAM, SRAM, PRAM, MRAM, RRAM, FRAM 등과 같은 다양한 타입의 메모리 장치들 중 하나일 수 있다.

도 1을 참조하면, 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코딩 회로(120), 전압 발생 회로(130), 페이지 버퍼 회로(140), 입출력 회로(150), 및 제어 로직 회로(160)를 포함할 수 있다.

메모리 셀 어레이(110)는 복수의 메모리 블록들을 포함할 수 있다. 복수의 메모리 블록들 각각은 복수의 셀 스트링들을 포함할 수 있다. 복수의 셀 스트링들 각각은 비트라인들(BL) 및 공통 소스 라인 사이에 직렬 연결된 복수의 셀 트랜지스터들을 포함할 수 있다. 복수의 셀 트랜지스터들은 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)과 각각 연결될 수 있다. 복수의 메모리 블록들의 구조는 도 2를 참조하여 더욱 상세하게 설명된다.

어드레스 디코딩 회로(120)는 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)을 통해 메모리 셀 어레이(110)와 연결될 수 있다. 어드레스 디코딩 회로(120)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 어드레스(ADDR)를 수신하고, 수신된 어드레스(ADDR)를 디코딩할 수 있다. 어드레스 디코딩 회로(120)는 디코딩 결과를 기반으로 스트링 선택 라인들(SSL), 워드라인들(WL), 및 접지 선택 라인들(GSL)의 전압을 제어할 수 있다.

전압 발생 회로(130)는 메모리 장치(100)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 예를 들어, 전압 발생 회로(130)는 전원 전압(VCC)을 기반으로, 복수의 프로그램 전압들, 복수의 패스 전압들, 복수의 검증 전압들, 복수의 선택 읽기 전압들, 복수의 비선택 읽기 전압들, 복수의 소거 전압들, 복수의 소거 검증 전압들 등과 같은 다양한 전압을 생성할 수 있다.

페이지 버퍼 회로(140)는 비트라인들(BL)을 통해, 메모리 셀 어레이(110)와 연결될 수 있다. 페이지 버퍼 회로(140)는 비트라인들(BL)의 전압 변화를 감지함으로써, 메모리 셀 어레이(110)에 저장된 데이터를 읽고, 읽은 데이터를 임시 저장할 수 있다. 페이지 버퍼 회로(140)는 입출력 회로(150)로부터 데이터를 수신하고, 수신된 데이터를 기반으로 비트라인들(BL)을 제어함으로써, 메모리 셀 어레이(110)에 데이터를 저장할 수 있다.

입출력 회로(150)는 외부 장치(예를 들어, 메모리 컨트롤러)와 데이터(DATA)를 주고 받을 수 있다. 예를 들어, 입출력 회로(150)는 외부 장치로부터 데이터(DATA)를 수신하고, 수신된 데이터(DATA)를 페이지 버퍼 회로(140)로 전달할 수 있다. 입출력 회로(150)는 페이지 버퍼 회로(140)로부터 데이터(DATA)를 수신하고, 수신된 데이터를 외부 장치로 전달할 수 있다.

제어 로직 회로(160)는 메모리 장치(100)의 제반 동작을 제어할 수 있다. 예를 들어, 제어 로직 회로(160)는 외부 장치(예를 들어, 메모리 컨트롤러)로부터 커맨드(CMD) 및 제어 신호(CTRL)를 수신하고, 수신된 신호들을 기반으로 메모리 장치(100)의 다양한 동작들(예를 들어, 프로그램 동작, 읽기 동작, 소거 동작 등)을 제어할 수 있다.

일 실시 예에서, 전압 발생 회로(130)는 시분할 방식으로 다양한 전압들을 생성하거나 또는 구동 라인들(Si)로 제공할 수 있다. 예를 들어, 전압 발생 회로(130)로부터 생성된 다양한 전압들은 구동 라인들(Si)을 통해 어드레스 디코딩 회로(120)로 제공될 수 있다. 이 때, 구동 라인들(Si)을 통해 제공되는 전압들은 동작 타입에 따라 다양한 레벨을 가질 수 있다.

일 예로서, 메모리 장치(100)가 읽기 동작을 수행하는 경우, 선택 워드라인으로 선택 읽기 전압이 제공되며, 비선택 워드라인들로 비선택 읽기 전압들이 제공될 수 있다. 이 때, 비선택 읽기 전압들은 비선택 워드라인들의 물리적 위치 또는 물리적 특성에 따라 다양한 레벨을 가질 수 있다. 전압 발생 회로(130)는 복수의 비선택 워드라인들로 제공되는 비선택 읽기 전압들을 시분할 형태로 생성할 수 있다.

예를 들어, 특정 비선택 워드라인의 전압 레벨이 목표 레벨에 도달한 경우, 전압 발생 회로(130)는 특정 비선택 워드라인과 대응되는 구동 라인을 플로팅시킬 수 있다. 이 경우, 특정 비선택 워드라인은 목표 레벨로 유지될 수 있으며, 특정 비선택 워드라인으로 추가적인 전원이 연결되지 않기 때문에, 전체적인 구동 전력이 감소될 수 있다. 본 발명에 따른 전압 발생 회로(130)의 워드라인 셋업 동작은 이하의 도면들을 참조하여 더욱 상세하게 설명된다.

이하에서, 본 발명의 실시 예들을 용이하게 설명하기 위해, 메모리 장치(100)의 읽기 동작을 기준으로 본 발명의 실시 예들이 설명된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 워드라인 셋업 동작 또는 다른 다양한 동작 전압을 생성하는 메모리 장치(100)의 다양한 동작들(예를 들어, 프로그램 동작, 검증 동작, 소거 동작 등)에서 본 발명의 실시 예들이 적용될 수 있음이 이해될 것이다.

도 2는 도 1의 메모리 셀 어레이에 포함된 복수의 메모리 블록들 중 제1 메모리 블록을 보여주는 회로도이다. 일 실시 예에서, 도 1의 메모리 장치(100)는 복수의 메모리 블록들을 포함하는 플래시 메모리 장치일 수 있다.

도 2를 참조하여, 3차원 구조의 메모리 블록이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니다. 본 발명에 따른 메모리 블록은 2차원 구조의 메모리 블록의 구조를 가질 수 있다. 도 2를 참조하여 제1 메모리 블록(BLK1)이 설명되나, 본 발명의 범위가 이에 한정되는 것은 아니며, 다른 메모리 블록들 각각은 도 2를 참조하여 설명된 제1 메모리 블록(BLK1)과 유사한 구조를 가질 수 있다.

일 실시 예에서, 도 2를 참조하여 설명되는 제1 메모리 블록(BLK1)은 메모리 장치(120)의 물리적 소거 단위일 수 있다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 소거 단위는 페이지 단위, 워드라인 단위, 서브 블록 단위 등으로 변형될 수 있다.

도 2를 참조하면, 제1 메모리 블록(BLK1)은 복수의 셀 스트링들(CS11, CS12, CS21, CS22)을 포함한다. 복수의 셀 스트링들(CS11, CS12, CS21, CS22)은 행 방향(row direction) 및 열 방향(column direction)을 따라 배치되어 행들 및 열들을 형성할 수 있다.

복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 복수의 셀 트랜지스터들을 포함한다. 예를 들어, 복수의 셀 스트링들(CS11, CS12, CS21, CS22) 각각은 스트링 선택 트랜지스터들(SSTa, SSTb), 복수의 메모리 셀들(MC1~MC9), 접지 선택 트랜지스터들(GSTa, GSTb), 및 더미 메모리 셀들(DMC1, DMC2)을 포함할 수 있다. 일 실시 예에서, 복수의 셀 스트링들(CS11, CS12, CS21, CS22)에 포함된 복수의 셀 트랜지스터들 각각은 전하 트랩형 플래시(CTF; charge trap flash) 메모리 셀일 수 있다.

복수의 메모리 셀들(MC1~MC9)은 직렬 연결되며, 행 방향 및 열 방향에 의해 형성된 평면과 수직한 방향인 높이 방향(height direction)으로 적층된다. 스트링 선택 트랜지스터들(SSTa, SSTb)은 직렬 연결되고, 직렬 연결된 스트링 선택 트랜지스터들(SSTa, SSTb)은 복수의 메모리 셀들(MC1~MC9) 및 비트라인(BL1 또는 BL2) 사이에 제공된다. 접지 선택 트랜지스터들(GSTa, GSTb)은 직렬 연결되고, 직렬 연결된 접지 선택 트랜지스터들(GSTa, GSTb)은 복수의 메모리 셀들(MC1~MC9) 및 공통 소스 라인(CSL) 사이에 제공된다.

일 실시 예에서, 복수의 메모리 셀들(MC1~MC9) 및 접지 선택 트랜지스터들(GSTa, GSTb) 사이에 제1 더미 메모리 셀(DMC1)이 제공될 수 있다. 일 실시 예에서, 복수의 메모리 셀들(MC1~MC9) 및 스트링 선택 트랜지스터들(SSTa, SSTb) 사이에 제2 더미 메모리 셀(DMC2)이 제공될 수 있다.

셀 스트링들(CS11, CS12, CS21, CS22)의 접지 선택 트랜지스터들(GSTa, GSTb)은 접지 선택 라인(GSL)에 공통으로 연결될 수 있다. 일 실시 예에서, 동일한 행의 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 행의 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 접지 선택 트랜지스터들(GSTa)은 제1 접지 선택 라인에 연결될 수 있고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 접지 선택 트랜지스터들(GSTa)은 제2 접지 선택 라인에 연결될 수 있다.

일 실시 예에서, 도면에 도시되지는 않았으나, 기판(미도시)으로부터 동일한 높이에 제공되는 접지 선택 트랜지스터들은 동일한 접지 선택 라인에 연결될 수 있고, 다른 높이에 제공되는 접지 선택 트랜지스터들은 다른 접지 선택 라인에 연결될 수 있다.

기판 또는 접지 선택 트랜지스터(GSTa, GSTb)으로부터 동일한 높이의 메모리 셀들은 동일한 워드 라인에 공통으로 연결되고, 서로 다른 높이의 메모리 셀들은 서로 다른 워드 라인에 연결된다. 예를 들어, 셀 스트링들(CS11, CS12, CS21, CS22)의 제1 내지 제9 메모리 셀들(MC1~MC9)은 제1 내지 제9 워드라인들(WL1~WL9)에 각각 공통으로 연결된다.

동일한 높이의 제1 스트링 선택 트랜지스터들(SSTa) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제1 스트링 선택 트랜지스터들(SSTa)은 스트링 선택 라인(SSL1a)과 공통으로 연결된다.

마찬가지로, 동일한 높이의 제2 스트링 선택 트랜지스터들(SSTb) 중 동일한 행의 스트링 선택 트랜지스터들은 동일한 스트링 선택 라인과 연결되고, 다른 행의 스트링 선택 트랜지스터들은 다른 스트링 선택 라인과 연결된다. 예를 들어, 제1 행의 셀 스트링들(CS11, CS12)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL1b)과 공통으로 연결되고, 제2 행의 셀 스트링들(CS21, CS22)의 제2 스트링 선택 트랜지스터들(SSTb)은 스트링 선택 라인(SSL2b)과 공통으로 연결된다.

일 실시 예에서, 동일한 높이의 더미 메모리 셀들은 동일한 더미 워드라인과 연결되고, 다른 높이의 더미 메모리 셀들은 다른 더미 워드라인과 연결된다. 예를 들어, 제1 더미 메모리 셀들(DMC1)은 제1 더미 워드라인(DWL1)과 연결되고, 제2 더미 메모리 셀들(DMC2)은 제2 더미 워드라인(DWL2)과 연결된다.

일 실시 예에서, 도 2에 도시된 제1 메모리 블록(BLK1)은 단순 예시이며, 셀 스트링들의 개수는 증가 또는 감소할 수 있으며, 셀 스트링들의 개수에 따라 셀 스트링들이 구성하는 행들 및 열들의 개수는 증가 또는 감소할 수 있다. 또한, 제1 메모리 블록(BLK1)의 셀 트랜지스터들(GST, MC, DMC, SST 등)의 개수들은 각각 증가 또는 감소될 수 있으며, 셀 트랜지스터들의 개수들에 따라 제1 메모리 블록(BLK1)의 높이가 증가 또는 감소할 수 있다. 또한, 셀 트랜지스터들의 개수들에 따라 셀 트랜지스터들과 연결된 라인들(GSL, WL, DWL, SSL 등)의 개수들이 증가 또는 감소될 수 있다.

도 3은 도 2의 메모리 셀들의 문턱 전압 산포도를 보여준다. 이하에서, 본 발명의 실시 예들을 용이하게 설명하기 위해, 메모리 장치(120)의 메모리 셀들 각각은 3-비트를 저장하도록 구성된 TLC(triple level cell)인 것으로 가정한다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 메모리 셀들 각각은 셀 당 1비트를 저장하는 SLC(single level cell) 또는 셀 당 n-비트(n은 1보다 큰 자연수)를 저장하는 MLC(multi level cell), TLC(triple level cell), QLC(quad level cell), PLC(penta level cell) 등일 수 있다.

도 2 및 도 3을 참조하면, 메모리 셀들은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7) 중 어느 하나의 상태를 갖도록 프로그램될 수 있다. 메모리 장치(100)는 메모리 셀들에 프로그램된 데이터를 읽기 위해, 복수의 선택 읽기 전압들(VRD1~VRD7) 및 복수의 비선택 읽기 전압들(VREAD1~VREAD3)을 사용할 수 있다. 예를 들어, 메모리 장치(100)는, 선택 워드라인과 연결된 메모리 셀들에 프로그램된 데이터를 읽기 위해, 선택 워드라인으로 복수의 선택 읽기 전압들(VRD1~VRD7) 중 적어도 하나를 순차적으로 인가하고, 비선택 워드라인들로 복수의 비선택 읽기 전압들(VREAD1~VREAD3)을 각각 인가할 수 있다.

일 실시 예에서, 복수의 선택 읽기 전압들(VRD1~VRD)은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)을 각각 구분하기 위한 레벨일 수 있다. 복수의 비선택 읽기 전압들(VREAD1~VREAD3)은 소거 상태(E) 및 제1 내지 제7 프로그램 상태들(P1~P7)보다 높은 레벨일 수 있다. 즉, 복수의 비선택 읽기 전압들(VREAD1~VREAD3)이 인가된 비선택 워드라인과 연결된 메모리 셀들은 턴-온 상태가 될 수 있다. 일 실시 예에서, 메모리 셀들의 물리적 특성 또는 메모리 셀들의 물리적 위치에 따라 각 워드라인에서 요구되는 비선택 읽기 전압의 레벨이 다를 수 있다. 즉, 복수의 비선택 읽기 전압들(VREAD1~VREAD3)은 서로 다른 레벨을 가질 수 있다.

복수의 비선택 읽기 전압들(VREAD1~VREAD3)을 생성하기 위해, 복수의 전압원들 또는 복수의 전압 발생기들이 요구될 수 있다. 이 경우, 복수의 전압원들 또는 복수의 전압 발생기들로 인해, 메모리 장치(100)의 면적 또는 소비 전력이 증가할 수 있다. 반면에, 본 발명에 따른 메모리 장치(100)는 상대적으로 적은 개수의 전압원들 또는 전압 발생기들을 사용하여, 시분할 방식으로 복수의 비선택 읽기 전압들을 생성할 수 있다. 이 경우, 메모리 장치(100)의 면적 및 소비 전력이 감소될 수 있다.

일 실시 예에서, 본 발명의 실시 예들을 용이하게 설명하기 위해, 3개의 비선택 읽기 전압들(VREAD1~VREAD3)이 도시되었으나, 본 발명의 범위가 이에 한정되는 것은 아니며, 비선택 읽기 전압들의 개수(즉, 서로 다른 레벨들의 개수)는 다양하게 변형될 수 있다.

도 4는 도 2의 제1 메모리 블록에 포함된 워드라인들을 설명하기 위한 도면이다. 도 5는 도 2의 제1 메모리 블록에 대한 읽기 동작을 설명하기 위한 도면이다. 도 2 내지 도 5를 참조하면, 제1 메모리 블록(BLK1)은 제1 내지 제9 워드라인들(WL1~WL9)을 포함할 수 있다. 제1 내지 제9 워드라인들(WL1~WL9)은 복수의 워드라인 존들(WZ1, WZ2, WZ3)로 구분될 수 있다. 예를 들어, 제1 워드라인 존(WZ1)은 제1 내지 제3 워드라인들(WL1~WL3)을 포함할 수 있고, 제2 워드라인 존(WZ2)은 제4 내지 제6 워드라인들(WL4~WL6)을 포함할 수 있고, 제3 워드라인 존(WZ3)은 제7 내지 제9 워드라인들(WL7~WL9)을 포함할 수 있다.

메모리 장치(100)의 읽기 동작 시, 비선택 워드라인들은 워드라인 존 단위로 제어될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 메모리 장치(100)의 읽기 동작 시, 메모리 장치(100)는 선택 워드라인(WL_sel)으로 선택 읽기 전압(VRD)(예를 들어, 도 3의 VRD1~VRD7 중 어느 하나)를 인가하고, 비선택 워드라인들(WL_unsel)로 비선택 읽기 전압들(VREAD1~VREAD3)을 인가할 수 있다. 이 때, 제1 워드라인 존(WZ1)에 포함된 비선택 워드라인들(WL_unsel)로 제1 비선택 읽기 전압(VREAD1)이 인가되고, 제2 워드라인 존(WZ2)에 포함된 비선택 워드라인들(WL_unsel)로 제2 비선택 읽기 전압(VREAD2)이 인가되고, 제3 워드라인 존(WZ3)에 포함된 비선택 워드라인들(WL_unsel)로 제3 비선택 읽기 전압(VREAD3)이 인가될 수 있다. 즉, 비선택 워드라인의 물리적 위치 또는 워드라인 존에 따라, 인가되는 비선택 읽기 전압의 레벨이 달라질 수 있다.

일 실시 예에서, 도 4 및 도 5를 참조하여 설명된 제1 메모리 블록(BLK1), 제1 내지 제9 워드라인들(WL1~WL9), 제1 내지 제3 워드라인 존들(WZ1~WZ3), 선택 읽기 전압(VRD), 및 비선택 읽기 전압들(VREAD1~VREAD3)의 개수 또는 레벨은 본 발명의 실시 예를 설명하기 위한 단순 예시이며, 본 발명의 범위가 이에 한정되는 것은 아니다.

도 6은 도 1의 메모리 장치의 어드레스 디코딩 회로 및 구동 라인의 구조를 설명하기 위한 도면이다. 설명의 편의를 위해, 불필요한 구성 요소들은 생략된다. 이하에서, 설명의 편의를 위해, 제5 워드라인(WL5)이 읽기 동작을 위한 선택 워드라인인 것으로 가정한다. 이 경우, 제5 워드라인(WL5)으로 선택 읽기 전압이 제공되고, 나머지 워드라인들(WL1~WL4, WL6~WL9)(즉, 비선택 워드라인들)로 대응하는 비선택 읽기 전압이 제공될 것이다.

예를 들어, 도 1 및 도 6을 참조하면, 제1 내지 제9 구동 라인들(Si1~Si9)은 제1 내지 제9 워드라인들(WL1~WL9)과 각각 대응될 수 있다. 제5 워드라인(WL5)이 선택 워드라인인 경우, 제5 구동 라인(Si5)을 통해 선택 읽기 전압(VRD)이 제공되고, 나머지 구동 라인들(Si1~Si4, Si6~Si9)을 통해 비선택 읽기 전압들(VREAD1~VREAD3)이 각각 제공될 수 있다.

어드레스 디코딩 회로(120)는 수신된 어드레스(ADDR)에 대한 디코딩 결과를 기반으로 블록 선택 신호(BLK_SEL)를 생성할 수 있다. 어드레스 디코딩 회로(120)는 블록 선택 신호(BLK_SEL)에 응답하여, 제1 내지 제9 구동 라인들(Si1~Si9)을 각각 제1 내지 제9 워드라인들(WL1~WL9)과 연결시킬 수 있다. 다시 말해서, 어드레스 디코딩 회로(120)는 블록 선택 신호(BLK_SEL)에 응답하여, 제1 내지 제9 구동 라인들(Si1~Si9)로부터 제공되는 전압들을 제1 내지 제9 워드라인들(WL1~WL9)로 각각 제공할 수 있다.

도 7a는 메모리 장치의 전압 발생 회로를 보여주는 도면이다. 도 7b를 도 7a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 6, 도 7a, 및 도 7b를 참조하면, 전압 발생 회로(vgc)는 복수의 전압 발생기들(vg0~vg3) 및 스위치 회로(swc)를 포함할 수 있다. 복수의 전압 발생기들(vg0~vg3)은 선택 읽기 전압(VRD) 및 복수의 비선택 읽기 전압들(VREAD1~VREAD3)을 각각 생성할 수 있다.

스위치 회로(swc)는 스위칭 신호(sw)에 응답하여, 복수의 전압 발생기들(vg0~vg3)로부터 생성된 전압들(VRD, VREAD1~VREAD3)을 대응하는 구동 라인으로 연결 또는 제공할 수 있다. 예를 들어, 제5 워드라인(WL5)이 선택 워드라인인 경우, 제5 워드라인(WL5)으로 선택 읽기 전압(VRD)이 인가되고, 나머지 비선택 워드라인들(WL1~WL4, WL6~WL9)로 비선택 읽기 전압들(VREAD1, VREAD2, VREAD3)이 인가될 것이다. 이 경우, 제0 전압 발생기(vg0)로부터의 선택 읽기 전압(VRD)이 제5 구동 라인(Si5)으로 제공되고, 제1 전압 발생기(vg1)로부터의 제1 비선택 읽기 전압(VREAD1)이 제1 내지 제3 구동 라인들(Si1~Si3)로 제공되고, 제2 전압 발생기(vg2)로부터의 제2 비선택 읽기 전압(VREAD2)이 제7 내지 제9 구동 라인들(Si7~Si9)로 제공되고, 제3 전압 발생기(vg3)로부터의 제3 비선택 읽기 전압(VREAD3)이 제4 및 제6 구동 라인들(Si4, Si6)로 제공되도록, 스위치 회로(swc)는, 스위칭 신호(sw)에 응답하여, 스위칭 동작을 수행할 수 있다.

좀 더 상세한 예로서, 도 7b에 도시된 바와 같이, 메모리 장치(100)는 제0 시점(t0)에서, 워드라인 셋업 동작을 시작할 수 있다. 예를 들어, 제0 전압 발생기(vg0)는, 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간동안, 선택 워드라인(WL_sel)에 대응하는 제5 구동 라인(Si5)의 전압을 선택 읽기 전압(VRD)으로 상승시킬 수 있고, 제1 시점(t1)으로부터 제4 시점(t4)까지의 구간 동안, 제5 구동 라인(Si5)의 전압을 선택 읽기 전압(VRD)으로 유지시킬 수 있다.

제1 전압 발생기(vg1)는 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간동안, 비선택 워드라인들(WL_unsel)(예를 들어, WL1, WL2, WL3)에 대응하는 제1 내지 제3 구동 라인들(Si1~Si3)의 전압을 제1 비선택 전압(VREAD1)으로 상승시킬 수 있고, 제1 시점(t1)으로부터 제4 시점(t4)까지의 구간 동안, 제1 내지 제3 구동 라인들(Si1~Si3)의 전압을 제1 비선택 읽기 전압(VREAD1)으로 유지시킬 수 있다.

제2 전압 발생기(vg2)는 제0 시점(t0)으로부터 제2 시점(t2)까지의 구간동안, 비선택 워드라인들(WL_unsel)(예를 들어, WL7, WL8, WL9)에 대응하는 제7 내지 제9 구동 라인들(Si7~Si9)의 전압을 제2 비선택 전압(VREAD2)으로 상승시킬 수 있고, 제2 시점(t2)으로부터 제4 시점(t4)까지의 구간 동안, 제7 내지 제9 구동 라인들(Si7~Si9)의 전압을 제2 비선택 읽기 전압(VREAD2)으로 유지시킬 수 있다.

제3 전압 발생기(vg3)는 제0 시점(t0)으로부터 제3 시점(t3)까지의 구간동안, 비선택 워드라인들(WL_unsel)(예를 들어, WL4, WL6)에 대응하는 제4 및 제6 구동 라인들(Si4, Si6)의 전압을 제3 비선택 전압(VREAD3)으로 상승시킬 수 있고, 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간 동안, 제4 및 제6 구동 라인들(Si4, Si6)의 전압을 제3 비선택 읽기 전압(VREAD3)으로 유지시킬 수 있다.

메모리 장치(100)는 복수의 워드라인들(WL1~WL5)에 대한 워드라인 셋업이 완료된 이후에, 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간 동안 센싱 동작을 수행할 수 있다. 메모리 장치(100)는 센싱 동작이 완료된 이후에, 제4 시점(t4)으로부터 제5 시점(t5)까지의 구간동안, 리커버리 동작(즉, 워드라인을 방전시키는 동작)을 수행할 수 있다.

일 실시 예에서, 제0 내지 제3 전압 발생기들(vg0~vg3)은 각각 제0 내지 제3 활성 신호들(en0~en3)에 응답하여 동작할 수 있다. 이 때, 워드라인들(WL1~WL9)이 구동되는 동안(즉, 워드라인 셋업 구간, 워드라인 디벨롭 구간 등), 제0 내지 제3 활성 신호들(en0~en3)은 온 상태(즉, 활성 상태)를 유지할 수 있다. 마찬가지로, 워드라인들(WL1~WL9)이 구동되는 동안(즉, 워드라인 셋업 구간, 워드라인 디벨롭 구간 등), 제0 내지 제3 전압 발생기들(vg0~vg3) 및 복수의 구동 라인들(Si1~Si9) 사이의 연결이 유지되도록, 스위치 회로(swc)를 제어하도록 구성된 스위칭 신호(sw)는 온 상태 또는 활성 상태를 유지할 수 있다.

도 7a 및 도 7b를 참조하여 설명된 실시 예에서, 비선택 워드라인들로 인가되는 제1 내지 제3 비선택 읽기 전압들(VREAD1~VREAD3)을 생성하기 위해, 제1 내지 제3 전압 발생기들(vg1~vg3)(즉, 3개의 전압 발생기들)이 사용된다. 이 경우, 비선택 읽기 전압들의 개수와 동일한 개수의 전압 발생기들이 요구되므로, 메모리 장치(100)의 면적이 증가할 수 있다. 또한, 워드라인들(WL1~WL9)이 구동되는 동안(즉, 워드라인 셋업 구간, 워드라인 디벨롭 구간 등), 전압 발생기들(vg0~vg3)을 제어하기 위한 활성 신호들(en0~en3) 및 스위칭 신호(sw)가 활성 상태를 유지하기 때문에, 메모리 장치(100)의 소비 전력이 증가할 수 있다.

도 8a는 도 1의 메모리 장치에 포함된 전압 발생 회로를 보여주는 블록도이다. 도 8b는 도 8a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 1, 도 8a, 및 도 8b를 참조하면, 전압 발생 회로(130)는 선택 읽기 전압 발생기(131), 비선택 전압 발생기(132), 및 스위치 회로(SWC)를 포함할 수 있다.

선택 읽기 전압 발생기(131)는 제0 활성 신호(EN0)에 응답하여, 선택 읽기 전압(VRD)을 생성할 수 있다. 비선택 전압 발생기(132)는 제1 활성 신호(EN1)에 응답하여, 비선택 전압(V_UNSEL)을 생성할 수 있다. 일 실시 예에서, 비선택 전압(V_UNSEL)은 앞서 설명된 복수의 비선택 읽기 전압들(VREAD1~VREAD3) 중 가장 높은 레벨의 비선택 읽기 전압(예를 들어, VREAD3)보다 높거나 같을 수 있다.

일 실시 예에서, 복수의 워드라인들(WL1~WL9) 중 제5 워드라인(WL5)이 선택 워드라인인 것으로 가정한다. 이 경우, 제5 워드라인(WL5)에 대응하는 제5 구동 라인(Si5)을 통해 선택 읽기 전압(VRD)이 인가되고, 나머지 워드라인들(WL1~WL4, WL6~WL9)과 대응하는 구동 라인들(Si1~Si4, Si6~Si9)로 복수의 비선택 읽기 전압들(VREAD1~VREAD3)이 제공될 수 있다.

상술된 동작은 전압 발생기(130)의 스위치 회로(SWC)를 통해 수행될 수 있다. 예를 들어, 스위치 회로(SWC)는 제0 스위칭 신호(SW0)에 응답하여, 선택 읽기 전압 발생기(VRD)로부터 생성된 선택 읽기 전압(VRD)을 제5 구동 라인(Si5)으로 제공할 수 있다. 스위치 회로(SWC)는, 제1 스위칭 신호(SW1)에 응답하여, 비선택 전압 발생기(132)로부터 생성된 비선택 전압(V_UNSEL)을 제1 내지 제3 구동 라인들(Si1~Si3)로 제공할 수 있고, 제2 스위칭 신호(SW2)에 응답하여, 비선택 전압(V_UNSEL)을 제7 내지 제9 구동 라인들(Si7~Si9)로 제공할 수 있고, 제3 스위칭 신호(SW3)에 응답하여, 비선택 전압(V_UNSEL)을 제4 및 제6 구동 라인들(Si4, Si6)로 제공할 수 있다.

이 때, 앞서 설명된 바와 같이, 제1 내지 제3 구동 라인들(Si1~Si3)은 제1 비선택 읽기 전압(VREAD1)으로 구동되고, 제7 내지 제9 구동 라인들(Si7~Si9)은 제2 비선택 읽기 전압(VREAD2)으로 구동되고, 제4 및 제6 구동 라인들(Si4, Si6)은 제3 비선택 읽기 전압(VREAD3)으로 구동될 것이다. 이를 위해, 제1 내지 제3 스위칭 신호들(SW1~SW3)은 시분할 방식으로 생성될 수 있다.

예를 들어, 도 8b에 도시된 바와 같이, 메모리 장치(100)는 제0 시점(t0)에서, 읽기 동작을 위한 워드라인 셋업 동작을 시작할 수 있다. 제0 및 제1 시점들 사이의 구간(t0-t1) 동안, 제0 활성 신호(EN0) 및 제0 스위칭 신호(SW0)가 온-상태(즉, 활성화)될 수 있다. 제0 활성 신호(EN0) 및 제0 스위칭 신호(SW0)에 응답하여, 선택 읽기 전압 발생기(131)로부터 생성된 선택 읽기 전압(VRD)이 선택 워드라인(WL_sel)으로 제공될 수 있다. 일 실시 예에서, 선택 워드라인(WL_sel)이 목표 레벨(즉, 선택 읽기 전압(VRD)의 레벨)에 도달한 경우, 제0 활성 신호(EN0) 및 제0 스위칭 신호(SW0)는 오프-상태(즉, 비활성화)로 될 수 있다.

일 실시 예에서, 선택 워드라인(WL_sel)이 목표 레벨(즉, 선택 읽기 전압(VRD)의 레벨)에 도달하더라도, 읽기 동작의 신뢰성을 위해, 제0 활성 신호(EN0) 및 제0 스위칭 신호(SW0)는 온-상태(즉, 활성화)를 유지할 수 있다.

일 실시 예에서, 도 7a 및 도 7b의 실시 예들과 달리, 도 8a 및 도 8b의 실시 예에서, 하나의 비선택 전압 발생기(132)가 비선택 워드라인들(WL_unsel)에 대응하는 복수의 구동 라인들(예를 들어, Si1~Si4, Si6~Si9)로 비선택 읽기 전압들(VREAD1~VREAD3)을 제공할 수 있다.

예를 들어, 제0 및 제1 시점들 사이의 구간(t0-t1) 동안, 제1 내지 제3 스위칭 신호들(SW1, SW2, SW3)이 온-상태(즉, 활성화)로 될 수 있다. 제0 및 제1 시점들 사이의 구간(t0-t1) 동안, 스위치 회로(SWC)는 제1 내지 제3 스위칭 신호들(SW1~SW3)에 응답하여, 비선택 전압 발생기(132)의 출력을 비선택 워드라인들(WL_unsel)에 대응하는 구동 라인들(Si1~Si4, Si6~Si9)과 연결시킬 수 있다.

제1 시점(t1)에서, 비선택 전압 발생기(132)의 출력이 제1 비선택 읽기 전압(VREAD1)에 도달할 수 있다. 이 경우, 제1 비선택 읽기 전압(VREAD1)을 목표 레벨로 갖는 제1 워드라인 존(WZ1)의 제1 내지 제3 워드라인들(WL1~WL3)은 목표 레벨, 즉, 제1 비선택 읽기 전압(VREAD1)으로 셋업될 수 있다. 이 때, 메모리 장치(100)는 제1 시점(t1)에서, 제1 스위칭 신호(SW1)를 오프-상태(즉, 비활성)로 변경함으로써, 목표 레벨에 도달한 워드라인들(즉, WL1~WL3)에 대응하는 구동 라인들(즉, Si1~Si3)을 플로팅시킬 수 있다. 다시 말해서, 제1 시점(t1)에서, 제1 스위칭 신호(SW1)에 의해 제1 내지 제3 구동 라인들(Si1~Si3)이 플로팅됨으로써, 대응하는 제1 내지 제3 워드라인들(WL1~WL3)은 플로팅 상태가 되고, 제1 비선택 읽기 전압(VREAD1)의 레벨을 유지할 수 있다.

마찬가지로, 제2 시점(t2)에서, 비선택 전압 발생기(132)의 출력이 제2 비선택 읽기 전압(VREAD2)의 레벨에 도달할 수 있다. 이 경우, 제2 비선택 읽기 전압(VREAD2)을 목표 레벨로 갖는 제3 워드라인 존(WZ3)의 제7 내지 제9 워드라인들(WL7~WL9)은 목표 레벨, 즉, 제2 비선택 읽기 전압(VREAD2)으로 셋업될 수 있다. 이 때, 메모리 장치(100)는 제2 시점(t2)에서, 제2 스위칭 신호(SW2)를 오프-상태(즉, 비활성)로 바꿈으로써, 목표 레벨에 도달한 워드라인들(즉, WL7~WL9)에 대응하는 구동 라인들(즉, Si7~Si9)을 플로팅시킬 수 있다.

마찬가지로, 제3 시점(t3)에서, 비선택 전압 발생기(132)의 출력이 제3 비선택 읽기 전압(VREAD3)의 레벨에 도달할 수 있다. 이 경우, 제3 비선택 읽기 전압(VREAD3)을 목표 레벨로 갖는 제2 워드라인 존(WZ2)의 제4 및 제6 워드라인들(WL4, WL6)은 목표 레벨, 즉, 제3 비선택 읽기 전압(VREAD3)으로 셋업될 수 있다. 이 때, 메모리 장치(100)는 제3 시점(t3)에서, 제3 스위칭 신호(SW3)를 오프-상태(즉, 비활성)로 바꿈으로써, 목표 레벨에 도달한 워드라인들(즉, WL4, WL6)에 대응하는 구동 라인들(즉, Si4, Si6)을 플로팅시킬 수 있다.

일 실시 예에서, 제3 시점(t3)에서, 모든 비선택 워드라인들(WL_unsel)이 대응하는 목표 레벨로 셋업될 수 있다. 이 경우, 메모리 장치(100)는 제1 활성 신호(EN1)를 비활성 상태로 전환시킴으로써, 비선택 전압 발생기(132)가 비활성화될 수 있다.

도 9a 내지 도 9d는 도 8b의 타이밍도에 따른 전압 발생 회로의 동작을 설명하기 위한 도면들이다. 도 1, 도 8a 내지 도 9d를 참조하면, 전압 발생 회로(130)는 선택 읽기 전압 발생기(131), 비선택 읽기 전압 발생기(132), 및 스위치 회로(SWC)를 포함할 수 있다. 선택 읽기 전압 발생기(131)는 제0 활성 신호(EN0)에 응답하여, 선택 읽기 전압(VRD)을 생성하고, 비선택 전압 발생기(132)는 제1 활성 신호(EN1)에 응답하여, 비선택 전압(V_UNSEL)을 생성할 수 있다. 스위치 회로(SWC)는 복수의 스위칭 신호들(SW0~SW3)에 응답하여, 선택 읽기 전압(VRD) 및 비선택 전압(V_UNSEL)을 복수의 구동 라인들(Si1~Si9)로 선택적으로 제공할 수 있다.

먼저 도 9a는 도 8a의 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간 동안의 전압 발생 회로(130)의 동작을 보여준다. 도 9a에 도시된 바와 같이, 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간 동안, 온-상태(ON)이 제0 및 제1 활성 신호들(EN0, EN1)에 각각 응답하여, 선택 읽기 전압 발생기(131)는 선택 읽기 전압(VRD)을 출력하기 시작하고, 비선택 전압 발생기(132)는 비선택 전압(V_UNSEL)을 출력하기 시작한다. 스위치 회로(SWC)는 온-상태(ON)의 제0 내지 제3 스위칭 신호(SW0~SW3)에 응답하여, 선택 읽기 전압(VRD)을 제5 구동 라인(Si5)으로 제공하고, 비선택 전압(V_UNSEL)을 제1 내지 제4 및 제6 내지 제9 구동 라인들(Si1~Si4, Si6~Si9)로 제공한다.

다음으로, 도 9b는 도 8a의 제1 시점(t1)으로부터 제2 시점(t2)까지의 구간 동안의 전압 발생 회로(130)의 동작을 보여준다. 앞서 설명된 바와 같이, 제1 시점(t1)에서, 비선택 전압 발생기(132)의 출력이 제1 비선택 읽기 전압(VREAD1)에 도달할 수 있다. 이 경우, 제1 스위칭 신호(SW1)가 오프-상태(OFF)로 전환될 수 있다. 스위치 회로(SWC)는 오프-상태(OFF)의 제1 스위칭 신호(SW1)에 응답하여, 제1 내지 제3 구동 라인들(Si1~Si3) 및 비선택 전압 발생기(132)의 출력 사이의 연결을 차단할 수 있다. 이 경우, 제1 내지 제3 구동 라인들(Si1~Si3)은 플로팅 상태가 되며, 목표 레벨인 제1 비선택 읽기 전압(VREAD1)을 유지할 것이다.

다음으로, 도 9c는 도 8a의 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간 동안의 전압 발생 회로(130)의 동작을 보여준다. 앞서 설명된 바와 같이, 제2 시점(t2)에서, 비선택 전압 발생기(132)의 출력이 제2 비선택 읽기 전압(VREAD2)에 도달할 수 있다. 이 경우, 제2 스위칭 신호(SW2)가 오프-상태(OFF)로 전환될 수 있다. 스위치 회로(SWC)는 오프-상태(OFF)의 제2 스위칭 신호(SW2)에 응답하여, 제7 내지 제9 구동 라인들(Si7~Si9) 및 비선택 전압 발생기(132)의 출력 사이의 연결을 차단할 수 있다. 이 경우, 제7 내지 제9 구동 라인들(Si7~Si9)은 플로팅 상태가 되며, 목표 레벨인 제2 비선택 읽기 전압(VREAD2)을 유지할 것이다.

다음으로, 도 9d는 도 8a의 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간 동안의 전압 발생 회로(130)의 동작을 보여준다. 앞서 설명된 바와 같이, 제3 시점(t3)에서, 비선택 전압 발생기(132)의 출력이 제3 비선택 읽기 전압(VREAD3)에 도달할 수 있다. 이 경우, 제3 스위칭 신호(SW3)가 오프-상태(OFF)로 전환될 수 있다. 스위치 회로(SWC)는 오프-상태(OFF)의 제3 스위칭 신호(SW1)에 응답하여, 제4 및 제6 구동 라인들(Si4, Si6) 및 비선택 전압 발생기(132)의 출력 사이의 연결을 차단할 수 있다. 이 경우, 제4 및 제6 구동 라인들(Si4, Si6)은 플로팅 상태가 되며, 목표 레벨인 제3 비선택 읽기 전압(VREAD3)을 유지할 것이다.

일 실시 예에서, 도 9a 내지 도 9d의 도면들에서, 제0 활성 신호(EN0) 및 제0 스위칭 신호(SW0)는 온-상태(ON)를 유지하는 것으로 도시되어 있으나, 본 발명의 범위가 이에 한정되는 것은 아니다. 예를 들어, 도 8b에 도시된 바와 같이, 선택 워드라인이 선택 읽기 전압(VRD)으로 셋업된 경우, 선택 읽기 전압 발생기(131)가 비활성화되거나 또는 선택 워드라인과 대응하는 구동 라인은 선택 읽기 전압 발생기(131)의 출력으로부터 플로팅될 수 있다.

상술된 바와 같이, 본 발명의 실시 예에 따르면, 메모리 장치(100)는 읽기 동작시, 비선택 워드라인들로 복수의 비선택 읽기 전압들을 인가할 수 있다. 이 때, 복수의 비선택 읽기 전압들의 개수보다 적은 개수의 전압 발생기(즉, 비선택 전압 발생기(132))를 사용하여, 시분할 방식으로 복수의 비선택 읽기 전압들을 생성할 수 있다. 따라서, 메모리 장치(100)의 면적이 감소될 수 있다. 또한, 비선택 워드라인들이 셋업된 이후에, 비선택 워드라인들이 플로팅되고, 비선택 전압 발생기(132)가 비활성화되기 때문에, 메모리 장치(100)의 소비 전력이 감소될 수 있다.

본 발명의 실시 예들을 용이하게 설명하기 위해, 상술된 실시 예들은 선택 워드라인이 제5 워드라인(WL5)인 구성을 중점으로 설명되었다. 즉, 상술된 실시 예들에서, 선택 워드라인과 대응하는 구동 라인은 제5 구동 라인(Si5)이며, 이에 따른 스위치 회로(SWC)의 구조 및 동작이 설명되었다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니며, 선택 워드라인의 물리적 위치 또는 주소에 따라, 스위치 회로(SWC)는 선택 워드라인과 대응하는 구동 라인으로 선택 읽기 전압을 제공하고, 나머지 비선택 워드라인들로 비선택 전압을 제공하도록 스위칭 동작을 수행할 수 있으며, 스위칭 동작을 위한 다양한 스위칭 신호들이 생성될 수 있음이 이해될 것이다.

상술된 실시 예들에서, 다양한 활성 신호들 및 다양한 스위칭 신호들은 메모리 장치(100)의 제어 로직 회로(160)에 의해 생성 또는 제어될 수 있다. 제어 로직 회로(160)는 상술된 다양한 활성 신호들 및 다양한 스위칭 신호들을 제어하도록 구성된 기능 블록을 포함할 수 있다. 일 실시 예에서, 제어 로직 회로(160)는 복수의 워드라인들의 전압이 목표 레벨에 도달했는지를 기반으로 상술된 다양한 활성 신호들 및 다양한 스위칭 신호들을 생성 또는 제어할 수 있다. 또는 제어 로직 회로(160)는 비선택 전압 발생기(132)의 출력이 특정 레벨(예를 들어, 비선택 읽기 전압(VREAD1, VREAD2, VREAD3))에 도달했는지를 기반으로 상술된 다양한 활성 신호들 및 다양한 스위칭 신호들을 생성 또는 제어할 수 있다.

도 10a는 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 10b는 도 10a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 10a 및 도 10b에서, 본 발명의 실시 예를 용이하게 설명하기 위해, 선택 워드라인, 선택 읽기 전압 등의 구성 요소들은 생략된다. 그러나 본 발명의 범위가 이에 한정되는 것은 아니다.

도 1 및 도 10a를 참조하면, 전압 발생 회로(130a)는 복수의 전압 발생기들(131a~13na)을 포함할 수 있다. 복수의 전압 발생기들(131a~131na)은, 복수의 활성 신호들(EN1~ENn)에 각각 응답하여, 복수의 비선택 읽기 전압들(VREAD1~VREADn)을 각각 생성할 수 있다.

전압 발생 회로(130a)는 제1 스위칭 신호(SW1)에 응답하여, 제1 전압 발생기(131a)의 출력(즉, VREAD1)을 제a 워드라인 존(WZa)의 워드라인들에 대응하는 제a 구동 라인들(Si_a)로 제공할 수 있다. 전압 발생 회로(130a)는 제2 스위칭 신호(SW2)에 응답하여, 제2 전압 발생기(132a)의 출력(즉, VREAD2)을 제b 워드라인 존(WZb)의 워드라인들에 대응하는 제b 구동 라인들(Si_b)로 제공할 수 있다. 마찬가지로, 전압 발생 회로(130a)는 제n 스위칭 신호(SWn)에 응답하여, 제n 전압 발생기(13na)의 출력(즉, VREADn)을 제n 워드라인 존(WZn)의 워드라인들에 대응하는 제n 구동 라인들(Si_n)로 제공할 수 있다.

일 실시 예에서, 제1 내지 제n 스위칭 신호들(SW1~SWn)은 시분할 형태로 제어될 수 있다. 예를 들어, 도 10b에 도시된 바와 같이, 제0 시점(t0)에서, 메모리 장치(100)는 워드라인 셋업 동작을 수행할 수 있다. 이 경우, 제0 시점(t0)에서, 제1 내지 제n 스위칭 신호들(SW1~SWn) 및 제1 내지 제n 활성 신호들(EN1~ENn)이 온-상태가 될 수 있다. 이 경우, 전압 발생 회로(130a)는 복수의 전압 발생기들(131a~131na)의 출력들을 대응하는 구동 라인들(Si_a~Si_n)과 연결할 수 있다.

이후에, 제1 시점(t1)에서, 제1 전압 발생기(131a)의 출력이 제1 비선택 읽기 전압(VREAD1)에 도달할 수 있다. 이 경우, 제1 시점(t1)에서, 제1 스위칭 신호(SW1)가 오프-상태가 될 수 있다. 오프-상태인 제1 스위칭 신호(SW1)에 응답하여, 전압 발생 회로(130a)는 제1 전압 발생기(131a)의 출력을 제a 구동 라인들(Si_a)으로부터 차단시킬 수 있다. 이에 따라, 제a 구동 라인들(Si_a)에 대응하는 제a 워드라인 존(WZa)의 워드라인들은 제1 비선택 읽기 전압(VREAD1)으로 셋업되고, 플로팅 상태가 될 것이다.

마찬가지로, 제2 시점(t2)에서, 제2 전압 발생기(132a)의 출력이 제2 비선택 읽기 전압(VREAD2)에 도달할 수 있고, 이 경우, 제2 스위칭 신호(SW2)가 오프-상태가 될 수 있다. 오프-상태인 제2 스위칭 신호(SW2)에 응답하여, 전압 발생 회로(130a)는 제2 전압 발생기(132a)의 출력을 제b 구동 라인들(Si_b)으로부터 차단시킬 수 있고, 이에 따라, 제b 구동 라인들(Si_b)에 대응하는 제b 워드라인 존(WZb)의 워드라인들은 제2 비선택 읽기 전압(VREAD2)으로 셋업되고, 플로팅 상태가 될 것이다.

마찬가지로, 제3 시점(t3)에서, 제n 전압 발생기(13na)의 출력이 제n 비선택 읽기 전압(VREADn)에 도달할 수 있고, 이 경우, 제n 스위칭 신호(SWn)가 오프-상태가 될 수 있다. 오프-상태인 제n 스위칭 신호(SWn)에 응답하여, 전압 발생 회로(130a)는 제n 전압 발생기(13na)의 출력을 제n 구동 라인들(Si_n)으로부터 차단시킬 수 있고, 이에 따라, 제n 구동 라인들(Si_n)에 대응하는 제n 워드라인 존(WZn)의 워드라인들은 제n 비선택 읽기 전압(VREADn)으로 셋업되고, 플로팅 상태가 될 것이다.

상술된 바와 같이, 메모리 장치(100)의 읽기 동작시, 제1 내지 제n 비선택 읽기 전압들(VREAD1~VREADn)이 사용될 수 있다. 이 때, 메모리 장치(100)의 전압 발생 회로(130a)는 제1 내지 제n 비선택 읽기 전압들(VREAD1~VREADn)을 각각 생성하도록 구성된 제1 내지 제n 전압 발생기들(131a~13na)을 포함할 수 있다. 각 워드라인이 목표 레벨에 도달한 경우, 메모리 장치(100)는 대응하는 구동 라인을 플로팅시킴으로써, 각 워드라인을 목표 레벨로 셋업할 수 있다. 이 경우, 메모리 장치(100)의 소비 전력이 감소될 수 있다.

도 11은 도 1의 메모리 장치의 동작을 보여주는 순서도이다. 일 실시 에에서, 도 11을 참조하여, 본 발명의 실시 예에 따른 워드라인 셋업 동작이 설명된다. 일 실시 예에서, 워드라인 셋업 동작은 메모리 장치(100)의 다양한 동작들(예를 들어, 읽기 동작, 프로그램 동작, 검증 동작, 소거 동작)을 수행하기 위해, 복수의 워드라인들 각각을 미리 정해진 목표 레벨로 설정 또는 제어하는 동작을 의미한다. 즉, 도 11을 참조하여 설명된 메모리 장치(100)의 워드라인 셋업 동작은 메모리 장치(100)의 다양한 동작들(예를 들어, 읽기 동작, 프로그램 동작, 검증 동작, 소거 동작)에 적용될 수 있음이 이해될 것이다.

도 1 및 도 11을 참조하면, S110 단계에서, 메모리 장치(100)는 복수의 워드라인들로 전압을 제공할 수 있다. 예를 들어, 메모리 장치(100)는, 도 8a 및 도 8b를 참조하여 설명된 바와 같이, 비선택 워드라인들과 대응하는 구동 라인들을 통해 비선택 전압(V_UNSEL)을 비선택 워드라인들로 제공할 수 있다. 또는 메모리 장치(100)는 도 10a 및 도 10b를 참조하여 설명된 바와 같이, 비선택 워드라인들로 대응하는 비선택 읽기 전압들을 제공할 수 있다.

S120 단계에서, 메모리 장치(100)는 워드라인들 각각이 대응하는 목표 레벨에 도달했는지 판별할 수 있다. 예를 들어, 앞서 설명된 바와 같이, 복수의 워드라인들은 복수의 워드라인 존들로 구분될 수 있으며, 복수의 워드라인 존들 각각은 서로 다른 목표 레벨을 가질 수 있다. 메모리 장치(100)는 복수의 워드라인 존들 각각에 포함된 워드라인들이 대응하는 목표 레벨에 도달했는지 판별할 수 있다.

목표 레벨에 도달한 워드라인이 없는 경우, 메모리 장치(120)는 S110 단계의 동작을 계속한다.

목표 레벨에 도달한 워드라인이 존재하는 경우, S130 단계에서, 메모리 장치(100)는 목표 레벨에 도달한 워드라인을 플로팅시킬 수 있다. 예를 들어, 도 8a 및 도 8b, 또는 도 10a 및 도 10b를 참조하여 설명된 바와 같이, 특정 워드라인의 전압 레벨이 목표 레벨에 도달한 경우, 메모리 장치(100)는 특정 워드라인에 대응하는 구동 라인을 플로팅시킬 수 있다. 이 경우, 특정 워드라인에 대응하는 구동 라인을 플로팅됨으로써, 특정 워드라인 또한 플로팅 상태를 유지할 것이다.

S150 단계에서, 메모리 장치(100)는 모든 워드라인들이 셋업되었는지(즉, 모든 워드라인들이 목표 레벨에 도달하였는지) 판별할 수 있다. 목표 레벨에 도달하지 않은 워드라인이 존재하는 경우, 메모리 장치(100)는 S110 단계의 동작을 계속한다. 모든 워드라인이 셋업된 경우(즉, 모든 워드라인이 목표 레벨에 도달한 경우), 메모리 장치(100)는 워드라인 셋업 동작을 종료한다.

일 실시 예에서, 워드라인 셋업 동작이 종료된 이후에, 메모리 장치(100)는 다양한 동작(예를 들어, 읽기 동작, 프로그램 동작, 검증 동작, 소거 동작)을 수행할 수 있다.

도 12a는 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 12b는 도 12a의 전압 발생 회로의 동작을 설명하기 위한 타이밍도이다. 도 1, 도 6, 도 12a, 및 도 12b를 참조하면, 전압 발생 회로(130b)는 스위치 회로(SWC), 선택 읽기 전압 발생기(131), 비선택 전압 발생기(132), 인접 전압 발생기(133)를 포함할 수 있다.

선택 읽기 전압 발생기(131)는 제0 활성 신호(EN0)에 응답하여, 선택 읽기 전압(VRD)을 생성할 수 있다. 비선택 전압 발생기(132)는 제1 활성 신호(EN1)에 응답하여 비선택 전압(V_UNSEL)을 생성할 수 있다. 인접 전압 발생기(133)는 제2 활성 신호(EN2)에 응답하여, 인접 전압(V_nei)을 생성할 수 있다. 일 실시 예에서, 인접 전압(V_nei)은 선택 워드라인(예를 들어, WL5)과 물리적으로 인접한 비선택 워드라인들(예를 들어, WL4, WL6)로 인가되는 비선택 읽기 전압과 동일하거나 또는 큰 전압일 수 있다.

스위치 회로(SWC)는, 제0 스위칭 신호(SW0)에 응답하여 선택 읽기 전압 발생기(131)의 출력을 제5 구동 라인(Si5)(즉, 선택 워드라인과 대응됨.)과 연결하고, 제1 스위칭 신호(SW1)에 응답하여 비선택 전압 발생기(132)의 출력을 제1 내지 제3 구동 라인들(Si1~Si3)과 연결하고, 제2 스위칭 신호(SW2)에 응답하여 비선택 전압 발생기(132)의 출력을 제7 내지 제9 구동 라인들(Si7~Si9)과 연결하고, 제3 스위칭 신호(SW3)에 응답하여 인접 전압 발생기(133)의 출력을 제4 및 제6 구동 라인들(Si4, Si6)과 연결할 수 있다.

일 실시 예에서, 제1 내지 제3 스위칭 신호들(SW1~SW3) 및 제0 내지 제2 활성 신호들(EN0~EN2)은 앞서 설명된 바와 유사하게, 각 워드라인이 목표 레벨에 도달했는지에 따라 온-상태 또는 오프-상태를 가질 수 있다. 예를 들어, 제1 내지 제3 스위칭 신호들(SW1~SW3) 및 제0 내지 제2 활성 신호들(EN0~EN2)은 도 12b의 제0 시점(t0)으로부터 제3 시점(t3)까지의 구간에서와 같이 온 상태 또는 오프 상태를 가질 수 있으며, 이는 도 8b를 참조하여 설명된 바와 유사하므로 이에 대한 상세한 설명은 생략된다.

일 실시 예에서, 메모리 장치(100)에 포함된 메모리 셀들 각각은 복수의 비트를 저장하도록 구성된 MLC, TLC, QLC, PLC 등일 수 있다. 메모리 장치(100)는 메모리 셀들에 저장된 복수의 비트들을 읽기 위해, 복수의 읽기 전압들을 사용할 수 있다. 이 경우, 1회의 읽기 동작 동안, 메모리 장치(100)는 선택 워드라인의 전압을 변경하여, 복수의 센싱 동작을 수행할 수 있다.

예를 들어, 도 12b에 도시된 바와 같이, 메모리 장치(100)는 제3 시점(t3)으로부터 제6 시점(t6)까지의 구간 동안, 제a 선택 읽기 전압(VRDa)을 기반으로 센싱 동작을 수행하고, 제7 시점(t7)으로부터 제4 시점(t4)까지의 구간 동안 제b 선택 읽기 전압(VRDb)을 기반으로 센싱 동작을 수행할 수 있다. 이 경우, 메모리 장치(100)는 제6 시점(t6)으로부터 제7 시점(t7)까지의 구간 동안, 선택 워드라인 전압 발생기(131)를 활성화시킴(즉, 제0 활성 신호(EN0)를 온-상태로 유지함)으로써, 선택 워드라인(WL_sel)의 레벨을 제a 선택 읽기 전압(VRDa)으로부터 제b 선택 읽기 전압(VRDb)으로 증가시킬 수 있다.

이 경우, 선택 워드라인인 제5 워드라인(WL5)과 물리적으로 인접한 비선택 워드라인인 제4 및 제6 워드라인들(WL4, WL6)이 플로팅 상태인 경우, 제5 워드라인(WL5)의 전압 증가에 의한 커플링 영향을 받을 수 있다. 이를 방지하기 위해, 메모리 장치(100)는 선택 워드라인(WL_sel)의 전압이 변경되는 구간(즉, 제6 시점(t6)으로부터 제7 시점(t7)까지의 구간) 동안, 제2 활성 신호(EN2) 및 제3 스위칭 신호(SW3)를 온-상태로 유지할 수 있다. 이 경우, 인접한 비선택 워드라인들로 인접 전압 발생기(133)의 출력(즉, 인접 전압(V_nei))이 연결될 수 있다. 이 경우, 선택 워드라인(WL_sel)의 전압이 변경되는 구간(즉, 제6 시점(t6)으로부터 제7 시점(t7)까지의 구간) 동안, 인접한 비선택 워드라인들의 전압이 일정 레벨(즉, 인접 전압(V_nei) 또는 제3 비선택 읽기 전압(VREAD3))으로 유지되기 때문에, 선택 워드라인(WL_sel)의 전압 변화에 따른 커플링 영향을 받지 않는다.

상술된 바와 같이, 메모리 장치(100)가 멀티-비트 읽기 동작을 수행하는 경우, 1회의 읽기 동작 동안, 선택 워드라인의 전압 레벨이 바뀔 수 있다. 메모리 장치(100)는 선택 워드라인의 전압 변화에 따른 인접 비선택 워드라인들의 커플링 영향을 방지하기 위해, 선택 워드라인의 전압이 변화하는 구간 동안, 플로팅된 인접 비선택 워드라인들로 특정 전압(예를 들어, 인접 전압(V_nei) 또는 제3 비선택 읽기 전압(VREAD3))을 제공할 수 있다. 따라서, 인접 비선택 워드라인들의 전압이 안정화되므로, 메모리 장치(100)의 신뢰성이 향상된다.

도 13은 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 14a 및 도 14b는 도 13의 전압 발생 회로의 동작을 설명하기 위한 타이밍도들이다. 도 1, 도 13, 도 14a, 및 도 14b를 참조하면, 전압 발생 회로(130c)는 스위치 회로(SWC), 선택 읽기 전압 발생기(131), 비선택 전압 발생기(132), 및 기울기 보상기(134)를 포함할 수 있다. 스위치 회로(SWC), 선택 읽기 전압 발생기(131), 및 비선택 전압 발생기(132)는 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

일 실시 예에서, 기울기 보상기(134)는 비선택 전압 발생기(132)의 출력 보상을 수행할 수 있다. 예를 들어, 비선택 전압 발생기(132)는 복수의 워드라인들(WL)로 전압을 제공하며, 스위칭 신호들(SW1~SW3)에 따라, 연결되는 워드라인들(WL)의 개수(즉, 부하)가 달라질 수 있다. 이 때, 별도의 기울기 보상이 없는 경우, 비선택 전압 발생기(132)로부터의 출력의 기울기는 연결된 워드라인들 또는 연결된 구동 라인들의 개수에 따라 달라질 수 있다.

좀 더 상세한 예로서, 도 14a에 도시된 바와 같이, 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간 동안, 제1 내지 제3 스위칭 신호들(SW1~SW3)은 모두 온-상태이다. 이 경우, 비선택 전압 발생기(132)의 출력은, 앞서 설명된 바와 같이, 제1 내지 제4 및 제6 내지 제9 구동 라인들(Si1~Si4, Si6~Si9)과 연결될 수 있다. 이 경우, 비선택 전압 발생기(132)의 출력과 연결된 구동 라인들의 개수는 8개이다.

이후에, 제1 시점(t1)으로부터 제2 시점(t2)까지의 구간 동안, 제1 스위칭 신호(SW1)는 오프 상태이고, 제2 및 제3 스위칭 신호들(SW2, SW3)은 온-상태이다. 이경우, 비선택 전압 발생기(132)의 출력은, 앞서 설명된 바와 같이, 제4 및 제6 내지 제9 구동 라인들(Si4, Si6~Si9)과 연결될 수 있다. 이 경우, 비선택 전압 발생기(132)의 출력과 연결된 구동 라인들의 개수는 5개이다.

이후에, 제2 시점(t2)으로부터 제3 시점(t3)까지의 구간 동안, 제1 및 제2 스위칭 신호들(SW1, SW2)은 오프 상태이고, 제3 스위칭 신호(SW3)는 온-상태이다. 이경우, 비선택 전압 발생기(132)의 출력은, 앞서 설명된 바와 같이, 제4 및 제5 구동 라인들(Si4, Si6~Si9)과 연결될 수 있다. 이 경우, 비선택 전압 발생기(132)의 출력과 연결된 구동 라인들의 개수는 2개이다.

즉, 각 구간에서, 비선택 전압 발생기(132)의 출력과 연결되는 구동 라인들의 개수가 달라지며, 이는 비선택 전압 발생기(132)의 출력에 대한 부하가 변경됨을 의미한다. 이 경우, 비선택 전압 발생기(132)의 출력의 기울기가 각 구간에서 달라질 수 있다. 예를 들어, 도 14a에 도시된 바와 같이, 부하가 상대적으로 큰 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간 동안, 워드라인 전압은 다른 구간들과 비교하여 상대적으로 느리게 상승할 수 있다. 이 경우, 워드라인 셋업이 불안정하거나 또는 복수의 스위칭 신호들(SW1~SW3)의 제어가 어려울 수 있다.

반면에, 본 발명의 실시 예에 따르면, 기울기 보상기(134)는 복수의 스위칭 신호들(SW)을 기반으로 비선택 전압 발생기(132)의 출력에 대한 기울기 보상을 수행할 수 있다. 예를 들어, 기울기 보상기(134)는 복수의 스위칭 신호들(SW)을 기반으로 비선택 전압 발생기(132)와 연결된 구동 라인들의 개수(즉, 부하의 크기)를 판별하고, 판별된 결과를 기반으로, 보상 신호(SC)를 비선택 전압 발생기(132)로 제공할 수 있다. 비선택 전압 발생기(132)는 보상 신호(SC)에 응답하여 출력에 대한 기울기 보상을 수행할 수 있다. 즉, 상대적으로 부하가 클수록(즉, 비선택 전압 발생기(132)의 출력과 연결된 구동 라인들의 개수가 상대적으로 많을수록), 기울기 보상기(134)는 비선택 전압 발생기(132)의 출력의 좀 더 빠르게 상승하도록 기울기를 보상할 수 있다. 이 경우, 도 14b에 도시된 바와 같이, 워드라인들(WL)이 셋업되는 전체 구간(즉, 제0 시점(t0)으로부터 제4 시점(t4)까지의 구간, 제4 시점(t4)으로부터 제5 시점(t5)까지의 구간, 및 제5 시점(t5)으로부터 제6 시점(t6)까지의 구간) 각각에서, 비선택 전압 발생기(132)의 출력이 실질적으로 동일한 기울기로 상승할 수 있다. 이에 따라 워드라인 셋업 시간이 단축될 뿐만 아니라, 전 구간에서, 비선택 전압 발생기(132)의 출력의 기울기가 실질적으로 동일하기 때문에, 스위칭 신호들(SW)의 제어가 용이해질 수 있다.

도 15는 도 1의 전압 발생 회로를 보여주는 블록도이다. 도 16a 내지 도 16c는 도 15의 전압 발생 회로의 동작을 설명하기 위한 도면들이다. 도 1, 도 15, 도 16a, 도 16b, 및 도 16c를 참조하면, 전압 발생 회로(130d)는 스위치 회로(SWC), 선택 읽기 전압 발생기(131), 제1 비선택 전압 발생기(132), 제2 비선택 전압 발생기(135), 및 기울기 보상기(134)를 포함할 수 있다.

선택 읽기 전압 발생기(131)는 제0 활성 신호(EN0)에 응답하여, 선택 읽기 전압(VRD)을 생성할 수 있다. 제1 비선택 전압 발생기(132)는 제1 활성 신호(EN1)에 응답하여, 제1 비선택 전압(V_UNSEL1)을 생성할 수 있다. 제2 비선택 전압 발생기(135)는 제2 활성 신호(EN2)에 응답하여, 제2 비선택 전압(V_UNSEL2)을 생성할 수 있다.

스위치 회로(SWC)는 복수의 스위칭 신호들(SW)을 기반으로 선택 읽기 전압 발생기(131), 제1 비선택 전압 발생기(132), 및 제2 비선택 전압 발생기(135)의 출력들을 복수의 구동 라인들(Si)과 연결할 수 있다.

기울기 보상기(134)는 복수의 스위칭 신호들(SW)을 기반으로 제1 비선택 전압 발생기(132) 및 제2 비선택 전압 발생기(135)의 출력들에 대한 기울기 보상을 수행할 수 있다. 예를 들어, 도 16a에 도시된 바와 같이, 제1 비선택 전압 발생기(132)는 제a 및 제b 구동 라인들(Si_a, Si_b)을 제1 및 제2 비선택 읽기 전압들(VREAD1, VREAD2)로 각각 구동하도록 구성될 수 있다. 제2 비선택 전압 발생기(135)는 제c, 제d, 및 제e 구동 라인들(Si_c, Si_d, Si_e)을 제3, 제4, 및 제5 비선택 읽기 전압들(VREAD3, VREAD4, VREAD5)로 각각 구동하도록 구성될 수 있다.

이 경우, 제1 비선택 전압 발생기(132)에 의해 구동되는 구동 라인들의 개수는 제2 비선택 전압 발생기(135)에 의해 구동되는 구동 라인들의 개수와 다를 수 있다. 즉, 제1 및 제2 비선택 전압 발생기들(132, 135) 각각의 부하가 서로 다를 수 있으며, 이 경우, 앞서 설명된 바와 같이, 제1 및 제2 비선택 전압 발생기들(132, 135)의 출력들의 기울기들이 서로 상이할 수 있다.

예를 들어, 도 16b에 도시된 바와 같이, 제1 비선택 전압 발생기(132)는 제0 시점(t0)으로부터 제1 시점(t1)의 구간 동안 제a 및 제b 구동 라인들(Si_a, Si_b)로 전압을 제공하고, 제1 시점(t1)으로부터 제2 시점(t2)까지의 구간 동안, 제b 구동 라인들(Si_b)로 전압을 제공한다. 이 경우, 제1 비선택 전압 발생기(132)의 출력을 제a 구동 라인들(Si_a)과 연결하기 위한 제a 스위칭 신호(SWa)는 제0 시점(t0)으로부터 제1 시점(t1)까지의 구간 동안 온-상태로 유지되고, 제1 비선택 전압 발생기(132)의 출력을 제b 구동 라인들(Si_b)과 연결하기 위한 제b 스위칭 신호(SWb)는 제0 시점(t0)으로부터 제2 시점(t2)까지의 구간 동안 온-상태로 유지된다.

제2 비선택 전압 발생기(135)는 제0 시점(t0)으로부터 제3 시점(t3)까지의 구간 동안 제c, 제d, 및 제e 구동 라인들(Si_c, Si_d, Si_e)로 전압을 제공하고, 제3 시점(t3)으로부터 제4 시점(t4)까지의 구간 동안 제d 및 제e 구동 라인들(Si_d, Si_e)로 전압을 제공하고, 제5 시점(t5)으로부터 제6 시점(t6)까지의 구간 동안 제e 구동 라인들(Si_e)로 전압을 제공한다. 이 경우, 제2 비선택 전압 발생기(135)의 출력을 제c 구동 라인들(Si_c)과 연결하기 위한 제c 스위칭 신호(SWc)는 제0 시점(t0)으로부터 제3 시점(t3)까지의 구간 동안 온-상태로 유지되고, 제2 비선택 전압 발생기(135)의 출력을 제d 구동 라인들(Si_d)과 연결하기 위한 제d 스위칭 신호(SWd)는 제0 시점(t0)으로부터 제4 시점(t4)까지의 구간 동안 온-상태로 유지되고, 제2 비선택 전압 발생기(135)의 출력을 제e 구동 라인들(Si_e)과 연결하기 위한 제e 스위칭 신호(SWe)는 제0 시점(t0)으로부터 제5 시점(t5)까지의 구간 동안 온-상태로 유지된다.

각 구간에서 비선택 전압 발생기들에 연결된 구동 라인들의 개수가 상이할 수 있다. 또한, 비선택 전압 발생기들 각각에 연결된 구동 라인들의 개수가 상이할 수 있다. 이 경우, 도 16b에 도시된 바와 같이, 각 구간에서, 각 비선택 전압 발생기의 출력(또는 워드라인의 레벨)의 기울기가 상이해질 수 있다. 이 경우, 전체적인 워드라인 셋업 시간이 증가할 뿐만 아니라, 대응하는 스위칭 신호의 타이밍을 제어하기 어려울 수 있다.

반면에, 도 15에 도시된 바와 같이, 기울기 보상기(134)는 스위칭 신호들(SW)을 기반으로 비선택 전압 발생기들(132, 135) 각각에 연결된 구동 라인들의 개수 또는 부하를 판별할 수 있고, 판별된 개수 또는 판별된 부하에 따라 비선택 전압 발생기들(132, 135)로 각각 보상 신호들(SC1, SC2)을 제공할 수 있다. 비선택 전압 발생기들(132, 135)은 각각 보상 신호들(SC1, SC2)에 응답하여 출력에 대한 기울기 보상을 수행할 수 있다.

예를 들어, 도 16c에 도시된 바와 같이, 비선택 전압 발생기들(132, 135)에 대한 기울기 보상이 수행된 경우, 워드라인 셋업 구간동안 비선택 전압 발생기들(132, 135)의 출력은 실질적으로 일정한 기울기 또는 실질적으로 동일한 기울기를 가질 수 있다. 즉, 제0 시점(t0)으로부터 제6 시점(t6)까지의 구간 동안, 제1 및 제2 비선택 전압 발생기들(132, 135)은 각각 제a 및 제b 구동 라인들(Si_a, Si_b) 및 제c, 제d, 및 제e 구동 라인들(Si_c, Si_d, Si_e)로 전압을 제공한다. 제6 시점(t6)으로부터 제7 시점(t7)까지의 구간 동안, 제1 및 제2 비선택 전압 발생기들(132, 135)은 각각 제b 구동 라인들(Si_b) 및 제d 및 제e 구동 라인들(Si_d, Si_e)로 전압을 제공한다. 제7 시점(t7)으로부터 제8 시점(t8)까지의 구간 동안, 제2 비선택 전압 발생기(135)는 제e 구동 라인들(Si_e)로 전압을 제공한다. 이 경우, 제a 및 제c 스위칭 신호들(SWa, SWc)은 제0 시점(t0)으로부터 제6 시점(t6)까지의 구간 동안 온-상태를 유지하고, 제b 및 제d 스위칭 신호들(SWb, SWd)은 제0 시점(t0)으로부터 제7 시점(t7)까지의 구간 동안 온-상태를 유지하고, 제e 스위칭 신호(SWe)는 제0 시점(t0)으로부터 제8 시점(t8)까지의 구간 동안 온-상태를 유지한다.

상술된 바와 같이, 비선택 전압 발생기들에 연결된 구동 라인들의 개수 또는 부하를 기반으로 비선택 전압 발생기들의 출력에 대한 기울기 보상이 수행될 수 있다. 이 경우, 전체적인 워드라인 셋업 시간이 단축될 수 있으며, 워드라인 또는 구동 라인을 플로팅하기 위한 스위칭 신호의 타이밍 제어가 용이해질 수 있다.

도 17은 본 발명의 실시 예에 따른 메모리 장치가 적용된 스토리지 장치를 보여주는 블록도이다. 도 17을 참조하면, 스토리지 장치(1000)는 메모리 컨트롤러(1100) 및 메모리 장치(1200)를 포함할 수 있다. 메모리 장치(1200)는 시분할 전압 발생기(1210)를 포함할 수 있다. 일 실시 예에서, 시분할 전압 발생기(1210)는 도 1 내지 도 16C를 참조하여 설명된 전압 발생 회로이거나 또는 도 1 내지 도 16c를 참조하여 설명된 동작 방법을 기반으로 다양한 전압들을 시분할 방식으로 생성하거나 또는 대응하는 구성 요소들(예를 들어, 워드라인)로 제공할 수 있다.

메모리 컨트롤러(1100)는 메모리 장치(1200)와 다양한 신호들을 주고 받음으로써, 메모리 장치(1200)에 데이터를 저장하거나 또는 메모리 장치(1200)에 저장된 데이터를 읽을 수 있다.

예를 들어, 메모리 컨트롤러(1100)는 칩 인에이블 신호(nCE), 커맨드 래치 인에이블 신호(CLE), 어드레스 래치 인에이블 신호(ALE), 쓰기 인에이블 신호(nWE), 및 읽기 인에이블 신호(nRE)를 메모리 장치(1200)로 전송할 수 있고, 데이터 스트로브 신호(DQS) 및 데이터 신호들(DQ)을 메모리 장치(1200)와 주고 받을 수 있고, 준비 신호(또는 비지 신호)(nR/B)를 메모리 장치(1200)로부터 수신할 수 있다.

메모리 장치(1200)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드 래치 인에이블 신호(CLE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 커맨드(CMD)를 획득할 수 있다. 메모리 장치(1200)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 어드레스 래치 인에이블 신호(ALE)의 인에이블 구간(예를 들어, 하이 레벨 상태)에서 수신되는 데이터 신호(DQ)로부터 어드레스(ADDR)를 획득할 수 있다.

일 실시 예에서, 쓰기 인에이블 신호(nWE)는 고정된(static) 상태(예를 들어, 하이(high) 레벨 또는 로우(low) 레벨)를 유지하다가 하이 레벨과 로우 레벨 사이에서 토글할 수 있다. 예를 들어, 쓰기 인에이블 신호(nWE)는 커맨드(CMD) 또는 어드레스(ADDR)가 전송되는 구간에서 토글할 수 있다. 이에 따라, 제2 인터페이스 회로(IFC_2)는 쓰기 인에이블 신호(nWE)의 토글 타이밍들에 기초하여 커맨드(CMD) 또는 어드레스(ADDR)를 획득할 수 있다.

메모리 장치(1200)의 데이터(DATA) 출력 동작에서, 메모리 장치(1200)는 데이터(DATA)를 출력하기 전에 메모리 컨트롤러(1100)로부터 토글하는 읽기 인에이블 신호(nRE)를 수신할 수 있다. 메모리 장치(1200)는 읽기 인에이블 신호(nRE)의 토글링에 기초하여 토글하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 예를 들어, 메모리 장치(1200)는 읽기 인에이블 신호(nRE)의 토글링 시작 시간을 기준으로 미리 정해진 딜레이(예를 들어, tDQSRE) 이후에 토글하기 시작하는 데이터 스트로브 신호(DQS)를 생성할 수 있다. 메모리 장치(1200)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 동기하여 데이터(DATA)를 포함하는 데이터 신호(DQ)를 전송할 수 있다. 이에 따라, 데이터(DATA)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 정렬되어 메모리 컨트롤러(1100)로 전송될 수 있다.

메모리 장치(1200)의 데이터(DATA) 입력 동작에서, 메모리 장치(1200)는 메모리 컨트롤러(1100)로부터 데이터(DATA)를 포함하는 데이터 신호(DQ)와 함께 토글하는 데이터 스트로브 신호(DQS)를 수신할 수 있다. 메모리 장치(1200)는 데이터 스트로브 신호(DQS)의 토글 타이밍에 기초하여 데이터 신호(DQ)로부터 데이터(DATA)를 획득할 수 있다. 예를 들어, 메모리 장치(1200)는 데이터 스트로브 신호(DQS)의 상승 에지 및 하강 에지에서 데이터 신호(DQ)를 샘플링함으로써 데이터(DATA)를 획득할 수 있다.

메모리 장치(1200)는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1100)로 전송할 수 있다. 메모리 장치(1200)가 비지 상태인 경우(즉, 내부 동작들이 수행 중인 경우), 메모리 장치(1200)는 비지 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1100)로 전송할 수 있다. 메모리 장치(1200)가 레디 상태인 경우(즉, 내부 동작들이 수행되지 않거나 완료된 경우), 메모리 장치(1200)는 레디 상태를 나타내는 레디/비지 출력 신호(nR/B)를 메모리 컨트롤러(1100)로 전송할 수 있다.

일 실시 예에서, 메모리 장치(1200)는 시분할 전압 발생기(1210)를 더 포함할 수 있다. 시분할 전압 발생기(1210)는 메모리 장치(1200)가 동작하는데 필요한 다양한 전압들을 생성할 수 있다. 일 실시 예에서, 시분할 전압 발생기(1210)는 도 1 내지 도 16c를 참조하여 설명된 방법을 기반으로, 다양한 전압들(예를 들어, 비선택 워드라인 전압들)을 생성할 수 있다.

도 18a 및 도 18b는 본 발명의 실시 예에 따른 스토리지 장치를 보여주는 도면들이다. 먼저 도 18a를 참조하면, 스토리지 장치(2000a)는 제1 및 제2 메모리 장치들(2210, 2220) 및 전원 관리 집적 회로(PMIC; power management integrated circuit)(2300)를 포함할 수 있다.

전원 관리 회로(2300)는 제1 및 제2 메모리 장치들(2210, 2220)로 다양한 동작 전압들을 직접 제공할 수 있다. 예를 들어, 앞선 실시 예들에서, 메모리 장치는 내부 전압 발생 회로를 사용하여 다양한 동작 전압들을 생성한다. 반면에, 도 18a의 실시 예에서, 제1 및 제2 메모리 장치들(2210, 2220)은 외부 PMIC(2300)로부터 다양한 동작 전압들을 직접 제공받을 수 있다.

이 경우, PMIC(2300)는 비선택 워드라인들 또는 대응되는 구동 라인들(Si/WL)로 제공되는 비선택 전압(V_UNSEL)을 제1 및 제2 메모리 장치들(2210, 2220)로 제공할 수 있다. 이 때, 제1 및 제2 메모리 장치들(2210, 2220) 각각은 도 1 내지 도 16c를 참조하여 설명된 바와 유사하게, 비선택 워드라인의 레벨이 목표 레벨에 도달한 경우, 비선택 워드라인을 플로팅 시키기 위한 스위칭 신호들(SWa, SWb)을 생성할 수 있다. 비선택 전압(V_UNSEL)이 제1 및 제2 메모리 장치들(2210, 2220)의 외부 PMIC(2300)로부터 제공된다는 점을 제외하면, 실질적인 구동 방식은 앞서 설명된 바와 유사하므로, 이에 대한 상세한 설명은 생략된다.

다음으로, 도 18b를 참조하면, 스토리지 장치(2000b)는 제1 및 제2 메모리 장치들(2210, 2220) 및 제1 및 제2 전원 관리 집적 회로들(PMIC; power management integrated circuit)(2310, 2320)를 포함할 수 있다.

제1 PMIC(2310)는 제1 메모리 장치(2210)로 다양한 동작 전압들을 직접 제공할 수 있다. 예를 들어, 제1 PMIC(2310)는 제1 메모리 장치(2210)로 제1 비선택 전압(V_UNSEL1)을 제공할 수 있다. 제1 메모리 장치(2210)는 제1 비선택 전압(V_UNSEL1)을 비선택 워드라인들로 제공할 수 있다. 비선택 워드라인들이 모두 목표 레벨에 도달한 경우(즉, 워드라인 셋업이 완료된 경우), 제1 메모리 장치(2210)는 제1 활성 신호(EN1)를 오프 상태로 변경할 수 있고, 제1 PMIC(2310)는 오프 상태의 제1 활성 신호(EN1)에 응답하여 제1 비선택 전압(V_UNSEL1)의 제공을 중단할 수 있다.

제2 PMIC(2320)는 제2 메모리 장치(2220)로 다양한 동작 전압들을 직접 제공할 수 있다. 예를 들어, 제2 PMIC(2320)는 제2 메모리 장치(2220)로 제2 비선택 전압(V_UNSEL2)을 제공할 수 있다. 제2 메모리 장치(2220)는 제2 비선택 전압(V_UNSEL2)을 비선택 워드라인들로 제공할 수 있다. 비선택 워드라인들이 모두 목표 레벨에 도달한 경우(즉, 워드라인 셋업이 완료된 경우), 제2 메모리 장치(2220)는 제2 활성 신호(EN2)를 오프 상태로 변경할 수 있고, 제2 PMIC(2320)는 오프 상태의 제2 활성 신호(EN2)에 응답하여 제2 비선택 전압(V_UNSEL2)의 제공을 중단할 수 있다.

비록 도 18b의 실시 예에서 명시적으로 도시되지는 않았으나, 제1 및 제2 메모리 장치들(2210, 2220) 각각은 비선택 워드라인들 또는 대응하는 구동 라인들 각각으로 비선택 전압을 선택적으로 제공하기 위한 스위칭 신호를 제어할 수 있다.

도 19는 본 개시의 일 실시예에 따른 메모리 장치를 나타내는 단면도이다.

도 19를 참조하면, 메모리 장치(3600)는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 영역(CELL)을 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 영역(PERI)을 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonidng) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.

메모리 장치(3600)의 주변 회로 영역(PERI)과 셀 영역(CELL) 각각은 외부 패드 본딩 영역(PA), 워드라인 본딩 영역(WLBA), 및 비트라인 본딩 영역(BLBA)을 포함할 수 있다. 주변 회로 영역(PERI)은 제1 기판(3710), 층간 절연층(3715), 제1 기판(3710)에 형성되는 복수의 회로 소자들(3720a, 3720b, 3720c), 복수의 회로 소자들(3720a, 3720b, 3720c) 각각과 연결되는 제1 메탈층(3730a, 3730b, 3730c), 제1 메탈층(3730a, 3730b, 3730c) 상에 형성되는 제2 메탈층(3740a, 3740b, 3740c)을 포함할 수 있다. 일 실시예에서, 제1 메탈층(3730a, 3730b, 3730c)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(3740a, 3740b, 3740c)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.

본 명세서에서는 제1 메탈층(3730a, 3730b, 3730c)과 제2 메탈층(3740a, 3740b, 3740c)만 도시되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(3740a, 3740b, 3740c) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(3740a, 3740b, 3740c)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(3740a, 3740b, 3740c)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.

층간 절연층(3715)은 복수의 회로 소자들(3720a, 3720b, 3720c), 제1 메탈층(3730a, 3730b, 3730c), 및 제2 메탈층(3740a, 3740b, 3740c)을 커버하도록 제1 기판(3710) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.

워드라인 본딩 영역(WLBA)의 제2 메탈층(3740b) 상에 하부 본딩 메탈(3771b, 3772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3771b, 3772b)은 셀 영역(CELL)의 상부 본딩 메탈(3871b, 3872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(3771b, 3772b)과 상부 본딩 메탈(3871b, 3872b)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다. 셀 영역(CELL)의 상부 본딩 메탈(3871b, 3872b)은 제1 메탈 패드들이라고 지칭될 수 있고, 주변 회로 영역(PERI)의 하부 본딩 메탈(3771b, 3772b)은 제2 메탈 패드들이라고 지칭할 수 있다.

셀 영역(CELL)은 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 영역(CELL)은 제2 기판(3810)과 공통 소스 라인(3820)을 포함할 수 있다. 제2 기판(3810) 상에는, 제2 기판(3810)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 워드라인들(3831-838; 830)이 적층될 수 있다. 워드라인들(3830)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 워드라인들(3830)이 배치될 수 있다.

비트라인 본딩 영역(BLBA)에서, 채널 구조체(CH)는 제2 기판(3810)의 상면에 수직하는 방향으로 연장되어 워드라인들(3830), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(3850c) 및 제2 메탈층(3860c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(3850c)은 비트라인 컨택일 수 있고, 제2 메탈층(3860c)은 비트라인일 수 있다. 일 실시예에서, 비트라인은 제2 기판(3810)의 상면에 평행한 제1 방향(Y축 방향)을 따라 연장될 수 있다.

도 19에 도시한 일 실시예에서, 채널 구조체(CH)와 비트라인 등이 배치되는 영역이 비트라인 본딩 영역(BLBA)으로 정의될 수 있다. 비트라인은 비트라인 본딩 영역(BLBA)에서 주변 회로 영역(PERI)에서 페이지 버퍼(3893)를 제공하는 회로 소자들(3720c)과 전기적으로 연결될 수 있다. 일 예로서, 비트라인은 주변 회로 영역(PERI)에서 상부 본딩 메탈(3871c, 3872c)과 연결되며, 상부 본딩 메탈(3871c, 3872c)은 페이지 버퍼(3893)의 회로 소자들(3720c)에 연결되는 하부 본딩 메탈(3771c, 3772c)과 연결될 수 있다.

워드라인 본딩 영역(WLBA)에서, 워드라인들(3830)은 제2 기판(3810)의 상면에 평행한 제2 방향(X축 방향)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(3841-847; 840)와 연결될 수 있다. 워드라인들(3830)과 셀 컨택 플러그들(3840)은, 제2 방향(X축 방향)을 따라 워드라인들(3830) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 워드라인들(3830)에 연결되는 셀 컨택 플러그들(3840)의 상부에는 제1 메탈층(3850b)과 제2 메탈층(3860b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(3840)은 워드라인 본딩 영역(WLBA)에서 셀 영역(CELL)의 상부 본딩 메탈(3871b, 3872b)과 주변 회로 영역(PERI)의 하부 본딩 메탈(3771b, 3772b)을 통해 주변 회로 영역(PERI)과 연결될 수 있다.

셀 컨택 플러그들(3840)은 주변 회로 영역(PERI)에서 로우 디코더(3894)를 제공하는 회로 소자들(3720b)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(3894)를 제공하는 회로 소자들(3720b)의 동작 전압은, 페이지 버퍼(3893)를 제공하는 회로 소자들(3720c)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(3893)를 제공하는 회로 소자들(3720c)의 동작 전압이 로우 디코더(3894)를 제공하는 회로 소자들(3720b)의 동작 전압보다 클 수 있다.

외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(3880)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(3880)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소스 라인(3820)과 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(3880) 상부에는 제1 메탈층(3850a)과 제2 메탈층(3860a)이 차례로 적층될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(3880), 제1 메탈층(3850a), 및 제2 메탈층(3860a)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.

한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(3705, 3805)이 배치될 수 있다. 도 19를 참조하면, 제1 기판(3710)의 하부에는 제1 기판(3710)의 하면을 덮는 하부 절연막(3701) 이 형성될 수 있으며, 하부 절연막(3701) 상에 제1 입출력 패드(3705)가 형성될 수 있다. 제1 입출력 패드(3705)는 제1 입출력 컨택 플러그(3703)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3720a, 3720b, 3720c) 중 적어도 하나와 연결되며, 하부 절연막(3701)에 의해 제1 기판(3710)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(3703)와 제1 기판(3710) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(3703)와 제1 기판(3710)을 전기적으로 분리할 수 있다.

도 19를 참조하면, 제2 기판(3810)의 상부에는 제2 기판(3810)의 상면을 덮는 상부 절연막(3801)이 형성될 수 있으며, 상부 절연막(3801) 상에 제2 입출력 패드(3805)가 배치될 수 있다. 제2 입출력 패드(3805)는 제2 입출력 컨택 플러그(3803)를 통해 주변 회로 영역(PERI)에 배치되는 복수의 회로 소자들(3720a, 3720b, 3720c) 중 적어도 하나와 연결될 수 있다.

실시예들에 따라, 제2 입출력 컨택 플러그(3803)가 배치되는 영역에는 제2 기판(3810) 및 공통 소스 라인(3820) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(3805)는 제3 방향(Z축 방향)에서 워드라인들(3830)과 오버랩되지 않을 수 있다. 도 19를 참조하면, 제2 입출력 컨택 플러그(3803)는 제2 기판(3810)의 상면에 평행한 방향에서 제2 기판(3810)과 분리되며, 셀 영역(CELL)의 층간 절연층(3815)을 관통하여 제2 입출력 패드(3805)에 연결될 수 있다.

실시예들에 따라, 제1 입출력 패드(3705)와 제2 입출력 패드(3805)는 선택적으로 형성될 수 있다. 일례로, 메모리 장치(3600)는 제1 기판(3710)의 상부에 배치되는 제1 입출력 패드(3705)만을 포함하거나, 또는 제2 기판(3810)의 상부에 배치되는 제2 입출력 패드(3805)만을 포함할 수 있다. 또는, 메모리 장치(3600)가 제1 입출력 패드(3705)와 제2 입출력 패드(3805)를 모두 포함할 수도 있다.

셀 영역(CELL)과 주변 회로 영역(PERI) 각각에 포함되는 외부 패드 본딩 영역(PA)과 비트라인 본딩 영역(BLBA) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.

메모리 장치(3600)는 외부 패드 본딩 영역(PA)에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3872a)에 대응하여 주변 회로 영역(PERI)의 최상부 메탈층에 셀 영역(CELL)의 상부 메탈 패턴(3872a)과 동일한 형태의 하부 메탈 패턴(3773a)을 형성할 수 있다. 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3773a)은 주변 회로 영역(PERI)에서 별도의 콘택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴에 대응하여 셀 영역(CELL)의 상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.

워드라인 본딩 영역(WLBA)의 제2 메탈층(3740b) 상에는 하부 본딩 메탈(3771b, 3772b)이 형성될 수 있다. 워드라인 본딩 영역(WLBA)에서, 주변 회로 영역(PERI)의 하부 본딩 메탈(3771b, 3772b)은 셀 영역(CELL)의 상부 본딩 메탈(3871b, 3872b)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.

또한, 비트라인 본딩 영역(BLBA)에서, 주변 회로 영역(PERI)의 최상부 메탈층에 형성된 하부 메탈 패턴(3752)에 대응하여 셀 영역(CELL)의 최상부 메탈층에 주변 회로 영역(PERI)의 하부 메탈 패턴(3752)과 동일한 형태의 상부 메탈 패턴(3892)을 형성할 수 있다. 일 실시 예에서, 셀 영역(CELL)의 최상부 메탈층에 형성된 상부 메탈 패턴(3892) 상에는 콘택을 형성하지 않을 수 있다.

일 실시 예에서, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 하나의 최상부 금속층에 형성된 금속 패턴에 대응하여, 셀 영역(CELL) 및 주변 회로 영역(PERI) 중 다른 하나의 최상층 금속층에 상기 형성된 금속 패턴과 동일한 단면 형상을 갖는 강화 금속 패턴이 형성될 수 있다. 강화 금속 패턴에는 콘택이 형성되지 않을 수 있다.

일 실시 예에서, 도 19에 도시된 메모리 장치는 도 1 내지 도 18b를 참조하여 설명됨 메모리 장치들 중 하나이거나 또는 도 1 내지 도 18b를 참조하여 설명된 동작 방법을 기반으로 동작할 수 있다.

도 20은 본 발명의 예시적인 실시예에 따른 호스트-스토리지 시스템을 나타내는 블록도이다.

도 20을 참조하면, 호스트-스토리지 시스템(4000)은 호스트(4100) 및 스토리지 장치(4200)를 포함할 수 있다. 또한, 스토리지 장치(4200)는 스토리지 컨트롤러(4210) 및 불휘발성 메모리 (NVM)(4220)를 포함할 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, 호스트(4100)는 호스트 컨트롤러(4110) 및 호스트 메모리(4120)를 포함할 수 있다. 호스트 메모리(4120)는 스토리지 장치(4200)로 전송될 데이터, 혹은 스토리지 장치(4200)로부터 전송된 데이터를 임시로 저장하기 위한 버퍼 메모리로서 기능할 수 있다.

스토리지 장치(4200)는 호스트(4100)로부터의 요청에 따라 데이터를 저장하기 위한 저장 매체들을 포함할 수 있다. 일 예로서, 스토리지 장치(4200)는 SSD(Solid State Drive), 임베디드(embedded) 메모리 및 착탈 가능한 외장(external) 메모리 중 적어도 하나를 포함할 수 있다. 스토리지 장치(4200)가 SSD인 경우, 스토리지 장치(4200)는 NVMe(non-volatile memory express) 표준을 따르는 장치일 수 있다. 스토리지 장치(4200)가 임베디드 메모리 혹은 외장(external) 메모리인 경우, 스토리지 장치(4200)는 UFS(universal flash storage) 혹은 eMMC(embedded multi-media card) 표준을 따르는 장치일 수 있다. 호스트(4100)와 스토리지 장치(4200)는 각각 채용된 표준 프로토콜에 따른 패킷을 생성하고 이를 전송할 수 있다.

스토리지 장치(4200)의 불휘발성 메모리(4220)가 플래시 메모리를 포함할 때, 상기 플래시 메모리는 2D NAND 메모리 어레이나 3D(또는 수직형, Vertical) NAND(VNAND) 메모리 어레이를 포함할 수 있다. 다른 예로서, 스토리지 장치(4200)는 다른 다양한 종류의 불휘발성 메모리들을 포함할 수도 있다. 예를 들어, 스토리지 장치(4200)는 MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torgue MRAM), Conductive bridging RAM(CBRAM), FeRAM(Ferroelectric RAM), PRAM(Phase RAM), 저항 메모리(Resistive RAM) 및 다른 다양한 종류의 메모리가 적용될 수 있다.

일 실시예에 따라, 호스트 컨트롤러(4110)와 호스트 메모리(4120)는 별도의 반도체 칩으로 구현될 수 있다. 또는, 일부 실시 예들에서, 호스트 컨트롤러(4110)와 호스트 메모리(4120)는 동일한 반도체 칩에 집적될 수 있다. 일 예로서, 호스트 컨트롤러(4110)는 애플리케이션 프로세서(Application Processor)에 구비되는 다수의 모듈들 중 어느 하나일 수 있으며, 상기 애플리케이션 프로세서는 시스템 온 칩(System on Chip, SoC)으로 구현될 수 있다. 또한, 호스트 메모리(4120)는 상기 애플리케이션 프로세서 내에 구비되는 임베디드 메모리이거나, 또는 상기 애플리케이션 프로세서의 외부에 배치되는 불휘발성 메모리 또는 메모리 모듈일 수 있다.

호스트 컨트롤러(4110)는 호스트 메모리(4120)의 버퍼 영역의 데이터(예컨대, 기록 데이터)를 불휘발성 메모리(4220)에 저장하거나, 불휘발성 메모리(4220)의 데이터(예컨대, 독출 데이터)를 버퍼 영역에 저장하는 동작을 관리할 수 있다.

스토리지 컨트롤러(4210)는 호스트 인터페이스(4211), 메모리 인터페이스(4212) 및 CPU(central processing unit)(4213)를 포함할 수 있다. 또한, 스토리지 컨트롤러(4210)는 플래시 변환 레이어(Flash Translation Layer; FTL)(4214), 패킷 매니저(4215), 버퍼 메모리(4216), ECC(error correction code)(4217) 엔진 및 AES(advanced encryption standard) 엔진(4218)을 더 포함할 수 있다. 스토리지 컨트롤러(4210)는 플래시 변환 레이어(FTL)(4214)가 로딩되는 워킹 메모리(미도시)를 더 포함할 수 있으며, CPU(4213)가 플래시 변환 레이어를 실행하는 것에 의해 불휘발성 메모리(4220)에 대한 데이터 기록 및 독출 동작이 제어될 수 있다.

호스트 인터페이스(4211)는 호스트(4100)와 패킷(packet)을 송수신할 수 있다. 호스트(4100)로부터 호스트 인터페이스(4211)로 전송되는 패킷은 커맨드(command) 혹은 불휘발성 메모리(4220)에 기록될 데이터 등을 포함할 수 있으며, 호스트 인터페이스(4211)로부터 호스트(4100)로 전송되는 패킷은 커맨드에 대한 응답(response) 혹은 불휘발성 메모리(4220)로부터 독출된 데이터 등을 포함할 수 있다. 메모리 인터페이스(4212)는 불휘발성 메모리(4220)에 기록될 데이터를 불휘발성 메모리(4220)로 송신하거나, 불휘발성 메모리(4220)로부터 독출된 데이터를 수신할 수 있다. 이러한 메모리 인터페이스(4212)는 토글(Toggle) 혹은 온파이(Open NAND Flash Interface; ONFI)와 같은 표준 규약을 준수하도록 구현될 수 있다.

플래시 변환 계층(4214)은 어드레스 매핑(address mapping), 웨어-레벨링(wear-leveling), 가비지 콜렉션(garbage collection)과 같은 여러 기능을 수행할 수 있다. 어드레스 매핑 동작은 호스트(4100)로부터 수신한 논리 어드레스(logical address)를, 불휘발성 메모리(4220) 내에 데이터를 실제로 저장하는 데 사용되는 물리 어드레스(physical address)로 바꾸는 동작이다. 웨어-레벨링은 불휘발성 메모리(4220) 내의 블록(block)들이 균일하게 사용되도록 하여 특정 블록의 과도한 열화를 방지하기 위한 기술로, 예시적으로 물리 블록(physical block)들의 소거 카운트들을 밸런싱하는 펌웨어 기술을 통해 구현될 수 있다. 가비지 콜렉션은, 블록의 유효 데이터를 새 블록에 복사한 후 기존 블록을 소거(erase)하는 방식을 통해 불휘발성 메모리(4220) 내에서 사용 가능한 용량을 확보하기 위한 기술이다.

패킷 매니저(4215)는 호스트(4100)와 협의된 인터페이스의 프로토콜에 따른 패킷(Packet)을 생성하거나, 호스트(4100)로부터 수신된 패킷(Packet)으로부터 각종 정보를 파싱할 수 있다. 또한, 버퍼 메모리(4216)는 불휘발성 메모리(4220)에 기록될 데이터 혹은 불휘발성 메모리(4220)로부터 독출될 데이터를 임시로 저장할 수 있다. 버퍼 메모리(4216)는 스토리지 컨트롤러(4210) 내에 구비되는 구성일 수 있으나, 스토리지 컨트롤러(4210)의 외부에 배치되어도 무방하다.

ECC 엔진(4217)은 불휘발성 메모리(4220)로부터 독출되는 독출 데이터에 대한 오류 검출 및 정정 기능을 수행할 수 있다. 보다 구체적으로, ECC 엔진(4217)은 불휘발성 메모리(4220)에 기입될 기입 데이터에 대하여 패리티 비트(parity bit)들을 생성할 수 있으며, 이와 같이 생성된 패리티 비트들은 기입 데이터와 함께 불휘발성 메모리(4220) 내에 저장될 수 있다. 불휘발성 메모리(4220)로부터의 데이터 독출 시, ECC 엔진(4217)은 독출 데이터와 함께 불휘발성 메모리(4220)로부터 독출되는 패리티 비트들을 이용하여 독출 데이터의 에러를 정정하고, 에러가 정정된 독출 데이터를 출력할 수 있다.

AES 엔진(4218)은, 스토리지 컨트롤러(4210)로 입력되는 데이터에 대한 암호화(encryption) 동작과 복호화(decryption) 동작 중 적어도 하나를, 대칭 키 알고리즘(symmetric-key algorithm)를 이용하여 수행할 수 있다.

일 실시 예에서, 불휘발성 메모리 장치(3220)는 도 1 내지 도 18b를 참조하여 설명된 메모리 장치들 중 하나이거나 또는 도 1 내지 도 18b를 참조하여 설명된 동작 방법들을 기반으로 동작할 수 있다.

상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들 뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.

Claims

복수의 워드라인들과 연결된 메모리 블록;
복수의 구동 라인들을 통해 제1 비선택 전압을 출력하도록 구성된 전압 발생 회로; 및
상기 복수의 구동 라인들을 상기 복수의 워드라인들 중 비선택 워드라인들과 연결시도록 구성된 어드레스 디코딩 회로를 포함하고,
상기 복수의 워드라인들에 대한 워드라인 셋업 구간 동안, 상기 전압 발생 회로는:
상기 비선택 워드라인들 중 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우, 복수의 구동 라인들 중 상기 제1 비선택 워드라인들과 대응되는 제1 구동 라인들을 플로팅시키고;
상기 비선택 워드라인들 중 제2 비선택 워드라인들이 상기 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 상기 복수의 구동 라인들 중 상기 제2 비선택 워드라인과 대응되는 제2 구동 라인들을 플로팅시키도록 더 구성된 메모리 장치.
제 1 항에 있어서,
상기 전압 발생 회로는:
상기 제1 비선택 전압을 출력하도록 구성된 제1 비선택 전압 발생기; 및
상기 제1 구동 라인들 및 상기 제2 구동 라인들을 상기 제1 비선택 전압 발생기의 출력과 연결하고, 상기 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우 상기 제1 구동 라인들을 플로팅시키고, 상기 제2 비선택 워드라인들이 상기 제2 목표 레벨에 도달한 경우 상기 제2 구동 라인들을 플로팅시키도록 구성된 스위치 회로를 포함하는 메모리 장치.
제 2 항에 있어서,
상기 제1 구동 라인들 및 상기 제2 구동 라인들이 모두 플로팅된 경우, 상기 제1 비선택 전압 발생기는 비활성화되는 메모리 장치.
제 2 항에 있어서,
상기 전압 발생 회로는 제1 선택 읽기 전압을 출력하도록 구성된 선택 읽기 전압 발생기를 더 포함하고,
상기 스위치 회로는 상기 제1 선택 읽기 전압을 상기 복수의 구동 라인들 중 제3 구동 라인으로 제공하도록 더 구성되고,
상기 제3 구동 라인은 상기 복수의 워드라인들 중 선택 워드라인과 대응되는 메모리 장치.
제 4 항에 있어서,
상기 전압 발생 회로는 제2 비선택 전압을 생성하도록 구성된 제2 비선택 전압 발생기를 더 포함하고,
상기 스위치 회로는 상기 복수의 구동 라인들 중 제4 구동 라인들을 상기 제2 비선택 전압 발생기의 출력과 연결하고, 상기 복수의 워드라인들 중 상기 선택 워드라인과 인접한 비선택 워드라인들이 제3 목표 레벨에 도달한 경우, 상기 제4 구동 라인들을 플로팅시키도록 더 구성되고,
상기 제4 구동 라인들은 상기 복수의 워드라인들 중 상기 인접한 비선택 워드라인들에 대응하는 메모리 장치.
제 5항에 있어서,
상기 제3 목표 레벨은 상기 제1 목표 레벨 및 상기 제2 목표 레벨 각각보다 높은 메모리 장치.
제 5항에 있어서,
상기 선택 읽기 전압 발생기는, 상기 워드라인 셋업 구간 이후의 센싱 동작 동안, 상기 제1 선택 읽기 전압을 제2 선택 읽기 전압으로 증가시키도록 더 구성되는 메모리 장치.
제 7 항에 있어서,
상기 선택 읽기 전압 발생기의 출력이 상기 제1 선택 읽기 전압으로부터 상기 제2 선택 읽기 전압으로 증가하는 동안, 상기 스위치 회로는 상기 제4 구동 라인들을 상기 제2 비선택 전압 발생기의 출력과 연결하도록 더 구성된 메모리 장치.
제 8 항에 있어서,
상기 선택 읽기 전압 발생기의 출력이 상기 제2 선택 읽기 전압으로 증가한 경우, 상기 스위치 회로는 상기 제4 구동 라인들을 플로팅시키도록 더 구성된 메모리 장치.
제 5 항에 있어서,
상기 제1 비선택 전압 발생기의 출력이 상기 제1 목표 레벨에 도달한 경우, 제1 스위칭 신호를 온-상태로부터 오프-상태로 변경하고, 상기 제1 비선택 전압 발생기의 상기 출력이 상기 제2 목표 레벨에 도달한 경우, 제2 스위칭 신호를 온-상태로부터 오프-상태로 변경하고, 상기 제2 비선택 전압 발생기의 출력이 상기 제3 목표 레벨에 도달한 경우, 제3 스위칭 신호를 온-상태로부터 오프-상태로 변경하도록 구성된 제어 로직 회로를 더 포함하고,
상기 스위칭 회로는 상기 제1 스위칭 신호에 응답하여 상기 제1 구동 라인들을 상기 제1 비선택 전압 발생기의 출력과 연결하거나 또는 플로팅시키고, 상기 제2 스위칭 신호에 응답하여 상기 제2 구동 라인들을 상기 제1 비선택 전압 발생기의 출력과 연결하거나 또는 플로팅시키고, 상기 제3 스위칭 신호에 응답하여 상기 제3 구동 라인들을 상기 제2 비선택 전압 발생기의 출력과 연결하거나 또는 플로팅시키는 메모리 장치.
제 10 항에 있어서,
상기 전압 발생 회로는:
상기 제1 내지 제3 스위칭 신호들을 기반으로 상기 제1 비선택 전압 발생기 및 상기 제2 비선택 전압 발생기의 출력들의 기울기가 동일해지도록 상기 제1 비선택 전압 발생기 및 상기 제2 비선택 전압 발생기에 대한 기울기 보상을 수행하도록 구성된 기울기 보상기를 더 포함하는 메모리 장치.
제 1 항에 있어서,
상기 메모리 장치는 상기 워드라인 셋업이 완료된 이후에, 상기 메모리 블록에 대한 읽기 동작, 프로그램 동작, 검증 동작, 및 소거 동작 중 적어도 하나를 수행하는 메모리 장치.
제1 전압을 출력하도록 구성된 제1 전압 발생기;
제2 전압을 출력하도록 구성된 제2 전압 발생기;
상기 제1 전압 발생기의 출력을 제1 구동 라인들과 선택적으로 연결하고, 상기 제2 전압 발생기의 출력을 제2 구동 라인들과 선택적으로 연결하도록 구성된 스위치 회로;
복수의 워드라인들과 연결된 메모리 블록; 및
상기 제1 구동 라인들을 상기 복수의 워드라인들 중 제1 비선택 워드라인과 연결하고, 상기 제2 구동 라인들을 상기 복수의 워드라인들 중 제2 비선택 워드라인과 연결하도록 구성된 어드레스 디코딩 회로를 포함하고,
상기 스위치 회로는:
상기 제1 전압 발생기의 출력을 상기 제1 구동 라인들과 연결하고, 상기 제1 전압 발생기의 출력이 제1 목표 레벨에 도달한 경우, 상기 제1 구동 라인들을 플로팅시키고;
상기 제2 전압 발생기의 출력을 상기 제2 구동 라인들과 연결하고, 상기 제2 전압 발생기의 출력이 상기 제1 목표 레벨과 다른 제2 목표 레벨에 도달한 경우, 상기 제2 구동 라인들을 플로팅시키도록 더 구성된 메모리 장치.
제 13 항에 있어서,
상기 어드레스 디코딩 회로는 제3 구동 라인들을 상기 복수의 워드라인들 중 제3 비선택 워드라인들과 연결하도록 더 구성되고,
상기 스위치 회로는 상기 제1 전압 발생기의 출력을 상기 제3 구동 라인들과 연결하고, 상기 제1 전압 발생기의 출력이 상기 제1 목표 레벨과 다른 제3 목표 레벨에 도달한 경우, 상기 제3 구동 라인들을 플로팅 시키도록 더 구성되는 메모리 장치.
제 13 항에 있어서,
선택 읽기 전압을 출력하도록 구성된 제3 전압 발생기를 더 포함하고,
상기 스위치 회로는 상기 제3 전압 발생기의 출력을 제4 구동 라인과 연결하도록 더 구성되고,
상기 어드레스 디코딩 회로는 제4 구동 라인을 상기 복수의 워드라인들 중 선택 워드라인과 연결하도록 더 구성되는 메모리 장치.
제 15 항에 있어서,
상기 제2 비선택 워드라인들은 상기 선택 워드라인과 인접한 비선택 워드라인들이고,
상기 메모리 장치의 센싱 동작 중, 상기 선택 읽기 전압의 레벨이 변경되는 동안, 상기 스위치 회로는 상기 제2 전압 발생기의 출력을 상기 제2 구동 라인들과 연결하도록 더 구성된 메모리 장치.
제 16 항에 있어서,
상기 제2 목표 레벨은 상기 제1 목표 레벨보다 높은 메모리 장치.
복수의 워드라인들과 연결된 메모리 블록을 포함하는 메모리 장치의 동작 방법에 있어서,
상기 복수의 워드라인들 중 비선택 워드라인들로, 제1 전압 발생기로부터 생성된 제1 전압을 인가하는 단계;
상기 비선택 워드라인들 중 제1 비선택 워드라인들이 제1 목표 레벨에 도달한 경우, 상기 제1 비선택 워드라인들을 플로팅시키는 단계; 및
상기 비선택 워드라인들 중 제2 비선택 워드라인들이 상기 제1 목표 레벨보다 높은 제2 목표 레벨에 도달한 경우, 상기 제2 비선택 워드라인들을 플로팅시키는 단계를 포함하는 동작 방법.
제 18 항에 있어서,
상기 복수의 워드라인들 중 선택 워드라인으로, 제2 전압 발생기로부터 생성된 선택 읽기 전압을 인가하는 단계; 및
상기 비선택 워드라인들이 모두 대응하는 목표 레벨에 도달한 경우, 상기 선택 워드라인과 연결된 메모리 셀들로 데이터를 감지하는 단계를 더 포함하는 동작 방법.
제 18 항에 있어서,
상기 비선택 워드라인들이 모두 대응하는 목표 레벨에 도달한 경우, 상기 제1 전압 발생기는 비활성화되는 동작 방법.