CN111696608B - 存储器装置及其操作方法 - Google Patents

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Abstract

存储器装置及其操作方法。一种具有提高的读取可靠性的存储器装置包括：联接到第一全局线组的第一块和联接到第二全局线组的第二块；电压生成器，该电压生成器被配置为生成用于对第一块和第二块执行的操作的操作电压；块解码器，该块解码器被配置为生成用于从第一块中选择要执行主操作的存储器块作为选定块块选择信号；以及块电压控制器，该块电压控制器被配置为控制块解码器和电压生成器以：执行使选定块和根据块选择信号从第二块中选择的共享块的沟道区放电的沟道初始化操作；以及在沟道初始化操作之后，对选定块和共享块执行字线浮置操作。

Description

存储器装置及其操作方法
技术领域
本公开总体上涉及电子装置，更具体而言，涉及存储器装置及其操作方法。
背景技术
存储装置在主机装置(例如计算机或智能电话)的控制下存储数据。存储装置可以包括用于存储数据的存储器装置和用于控制存储器装置的存储器控制器。存储器装置可以是易失性存储器装置或非易失性存储器装置。
在易失性存储器装置中，仅当供电时才存储数据；当电源中断时，存储的数据消失。易失性存储器装置可以是静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)等中的任何一种。
在非易失性存储器装置中，即使电源中断，数据也不会消失。非易失性存储器装置可以是只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除ROM(EEROM)、和闪存存储器等中的任何一种。
发明内容
实施方式提供了一种具有提高的读取可靠性的存储器装置及其操作方法。
根据本公开的一个方面，提供了一种存储器装置，该存储器装置包括：联接到第一全局线组的第一块和联接到第二全局线组的第二块；电压生成器，该电压生成器被配置为生成用于对第一块和第二块执行的操作的操作电压；块解码器，该块解码器被配置为生成用于从第一块中选择要执行主操作的存储器块作为选定块的块选择信号；以及块电压控制器，该块电压控制器被配置为控制块解码器和电压生成器以：执行使选定块和根据块选择信号从第二块中选择的共享块的沟道区放电的沟道初始化操作；以及在沟道初始化操作之后，对选定块和共享块执行字线浮置操作，并且其中，字线浮置操作使选定块和共享块的字线浮置到正偏置。
根据本公开的另一方面，提供了一种操作存储器装置的方法，该存储器装置包括通过第一通过开关联接到第一全局线组的第一块和通过第二通过开关联接到第二全局线组的第二块，该方法包括以下步骤：对第一块执行主操作；执行使第一块和第二块的沟道区放电的沟道初始化操作；以及在沟道初始化操作之后，执行使第一块和第二块的字线浮置到正偏置的字线浮置操作。
附图说明
下面将参照附图更全面地描述各种实施方式。
图1是示出根据本公开的一个实施方式的存储装置的示图。
图2是示出图1所示的存储器装置的结构的示图。
图3是示出图2所示的存储器单元阵列的实施方式的示图。
图4是示出图3所示的存储器块中的任何一个存储器块的电路图。
图5是示出图3所示的存储器块中的任何一个存储器块的另一实施方式的电路图。
图6是示出图2所示的编程操作的示意图。
图7是示出图2所示的擦除操作的示意图。
图8是示出根据本公开的一个实施方式的存储器装置的配置和操作的示图。
图9是示出根据本公开的一个实施方式的选定存储器块和共享存储器块的示图。
图10是示出根据本公开的一个实施方式的存储器装置的操作方法的波形图。
图11是示出根据本公开的另一实施方式的存储器装置的操作方法的波形图。
图12是示出根据本公开的另一实施方式的存储器装置的操作方法的波形图。
图13是示出根据本公开的一个实施方式的存储器装置的操作的流程图。
图14是示出根据本公开的一个实施方式的存储器装置的操作的流程图。
图15是示出图1所示的存储器控制器的另一实施方式的示图。
图16是示出应用了根据本公开的一个实施方式的存储装置的存储器卡系统的框图。
图17是示出应用了根据本公开的一个实施方式的存储装置的固态驱动器(SSD)系统的框图。
图18是示出应用了根据本公开的一个实施方式的存储装置的用户系统的框图。
具体实施方式
图1是示出根据本公开的一个实施方式的存储装置的示图。
参照图1，存储装置50可以包括存储器装置100和被配置为控制存储器装置100的存储器控制器200。存储装置50可以在主机300(例如移动电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、电视、平板计算机或车载信息娱乐系统)的控制下存储数据。
根据作为与主机300的通信方案的主机接口，存储装置50可以被配置为各种类型的存储装置中的任何一种。例如，存储装置50可以用固态驱动器(SSD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、尺寸减小MMC(RS-MMC)、微型MMC(micro-MMC)、安全数字(SD)卡、迷你SD卡、微型SD卡、通用串行总线(USB)存储装置、通用闪存存储(UFS)装置、紧凑式闪存(CF)卡、智能媒体卡(SMC)和记忆棒等中的任何一种来实现。
存储装置50可以被制造为各种包装类型中的任何一种。例如，存储装置50可以被制造为封装上封装(POP)、封装内系统(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶片级制造封装(WFP)和晶片级堆叠封装(WSP)中的任何一种。
存储器装置100可以存储数据。存储器装置100在存储器控制器200的控制下操作。存储器装置100可以包括存储器单元阵列，存储器单元阵列包括用于存储数据的多个存储器单元。
每个存储器单元可以被配置为用于存储一个数据位的单层单元(SLC)、用于存储两个数据位的多层单元(MLC)、用于存储三个数据位的三层单元(TLC)或用于存储四个数据位的四层单元(QLC)。
存储器单元阵列可以包括多个存储器块。每个存储器块可以包括多个存储器单元。一个存储器块可以包括多个页面。在一个实施方式中，页面可以是用于在存储器装置100中存储数据或者读取存储在存储器装置100中的数据的单元。存储器块可以是用于擦除数据的单元。
在一个实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDRSDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存存储器、垂直NAND闪存存储器、NOR闪存存储器、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)等。在本说明书中，以示例的方式，在存储器装置100为NAND闪存存储器的背景下描述本发明的特征和方面。
存储器装置100从存储器控制器200接收命令和地址，并且访问存储器单元阵列中的通过所述地址选择的区域。也即是说，存储器装置100可以对通过地址选择的区域执行对应于命令的操作。例如，存储器装置100可以执行写入(编程)操作、读取操作和擦除操作。在编程操作中，存储器装置100可以在通过地址选择的区域中编程数据。在读取操作中，存储器装置100可以从通过地址选择的区域读取数据。在擦除操作中，存储器装置100可以擦除存储在通过地址选择的区域中的数据。
在一个实施方式中，全局线组(global line group)可以包括全局漏极选择线、全局字线和全局源极选择线。本地线组(local line group)可以包括漏极选择线、字线和源极选择线。本地线组可以对应于一个存储器块。全局线组可以联接到至少两个存储器块的本地线组。
全局线组和本地线组可以经由通过开关组中所包括的通过开关电路而彼此联接。例如，全局源极选择线可以经由通过开关电路而联接到至少两个本地线组中所包括的源极选择线。全局漏极选择线可以经由通过开关电路而联接到至少两个本地线组中所包括的漏极选择线。每一条全局字线可以经由通过开关电路联接到至少两个本地线组中所包括的对应位置处的字线。
用于控制通过开关组中所包括的通过开关电路的信号可以是块选择信号。当激活的块选择信号施加到通过开关组时，经由通过开关组彼此联接的全局线组和本地线组可以彼此电联接。当未激活的块选择信号施加到通过开关组时，经由通过开关组彼此联接的全局线组和本地线组可以彼此电隔离。
被施加到全局线组的操作电压可以传输到经由通过开关组联接到全局线组的每个存储器块的本地线组。例如，被施加到全局源极选择线的电压可以传输到经由通过开关组联接到全局线组的至少两个本地线组的源极选择线。被施加到全局漏极选择线的电压可以传输到经由通过开关组联接到全局线组的至少两个本地线组的漏极选择线。被施加到每一条全局字线电压可以传输到经由通过开关组联接到全局线组的至少两个本地线组中所包括的对应位置处的字线。
在一个实施方式中，存储器装置100可以包括块解码器121a、电压生成器122和块电压控制器131。
块解码器121a可以对从存储器控制器200接收的地址中的表示块的位置的块地址进行解码。块解码器121a可以基于所解码的块地址从存储器单元阵列中所包括的多个存储器块中选择至少一个存储器块。
在一个实施方式中，块解码器121a可以生成块选择信号，以用于根据所解码的块地址在多个存储器块中选择联接到不同全局线组的至少两个存储器块。
块解码器121a可以将激活的块选择信号施加到将要选择的存储器块的本地线组联接到全局线组的通过开关组。当激活的块选择信号施加到通过开关组时，选定存储器块的本地线组和全局线组可以彼此电联接。因此，当操作电压施加到全局线组时，操作电压可以经由通过开关组传输到选定存储器块的本地线组。
块解码器121a可以将未激活的块选择信号施加到将不会被选择的存储器块的本地线组联接到全局线组的通过开关组。当未激活的块选择信号施加到通过开关组时，未选存储器块的本地线组和全局线组可以彼此电隔离。因此，虽然操作电压施加到全局线组，但是操作电压不能经由通过开关组传输到未选存储器块的本地线组。
电压生成器122可以生成在存储器装置100的主操作中所需的电压。主操作可以是读取操作、编程操作和擦除操作中的任何一个操作。电压生成器122可以在块电压控制器131的控制下生成要施加到全局线组的电压。电压生成器122可以在块电压控制器131的控制下将所生成的电压施加到全局线组。
块电压控制器131可以通过控制块解码器121a和电压生成器122来控制分别被施加到存储器块中所包括的字线、源极选择线和漏极选择线的电压。具体而言，块电压控制器131可以生成表示被施加电压的字线或选择线的位置、所施加的电压的电平和施加电压的定时的操作控制信号。块电压控制器131可以向电压生成器122提供所生成的操作控制信号。
在一个实施方式中，当对选定存储器块的主操作完成时，块电压控制器131可以控制块解码器121a和电压生成器122执行使选定存储器块和共享存储器块的沟道区放电的沟道初始化操作。当执行沟道初始化操作时，选定存储器块和共享存储器块的沟道电压被放电至接地电压，因此，可以减少每个沟道中捕获的空穴数量。
在一个实施方式中，当沟道初始化操作完成时，块电压控制器131可以控制块解码器121a和电压生成器122对选定存储器块和共享存储器块执行字线浮置(floating)操作。字线浮置操作使选定存储器块和共享存储器块的字线浮置到正偏置。
当执行字线浮置操作时，选定存储器块和共享存储器块的字线可以浮置到正电压。当字线浮置到正电压时，可以由于电排斥力而抑制在沟道中捕获空穴的现象。
在一个实施方式中，存储器单元的阈值电压分布可能由于存储器块的沟道中捕获的空穴而向右偏移。在阈值电压分布向右偏移的情况下，在使用默认读取电压执行读取操作时可能会发生失败。因此，去除存储器块的沟道中捕获的空穴，并且抑制空穴被捕获在沟道中，从而可以最小化当阈值电压分布向右偏移时发生的读取操作失败的现象。
存储器控制器200可以控制存储装置50的总体操作。
当向存储装置50供电时，存储器控制器200可以执行固件(FW)。当存储器装置100是闪存存储器装置时，存储器控制器200可以执行FW(例如闪存转换层(FTL))，以控制主机300和存储器装置100之间的通信。
在一个实施方式中，存储器控制器200可以从主机300接收数据和逻辑块地址(LBA)，并且将LBA转换成表示存储器装置100中所包括的要存储数据的存储器单元的地址的物理块地址(PBA)。
存储器控制器200可以响应于来自主机300的请求控制存储器装置100执行编程操作、读取操作或擦除操作等。在编程操作中，存储器控制器200可以向存储器装置100提供编程命令、PBA和数据。在读取操作中，存储器控制器200可以向存储器装置100提供读取命令和PBA。在擦除操作中，存储器控制器200可以向存储器装置100提供擦除命令和PBA。
在一个实施方式中，在没有来自主机300的请求的情况下，存储器控制器200可以自主生成编程命令、地址和数据，并将编程命令、地址和数据发送到存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据，以执行后台操作，例如用于损耗均衡的编程操作和用于垃圾收集的编程操作。
在一个实施方式中，存储器控制器200可以控制至少两个存储器装置100。存储器控制器200可以根据交织方案(interleaving scheme)控制存储器装置，以提高操作性能。交织方案可以是允许至少两个存储器装置100的操作时段彼此重叠的操作方案。
主机300可以使用各种通信协议中的至少一种与存储装置50通信，各种通信协议例如为通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、PCI express(PCIe)、非易失性存储器express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和/或减载DIMM(LRDIMM)。
图2是示出图1所示的存储器装置的结构的示图。
参照图2，存储器装置100可以包括存储器单元阵列100、外围电路120和控制逻辑130。
存储器单元阵列110包括多个存储器块BLK1至BLKz。多个存储器块BLK1至BLKz通过行线RL联接到地址解码器121。多个存储器块BLK1至BLKz通过位线BL1至BLm联接到读/写电路123。多个存储器块BLK1至BLKz中的每一个包括多个存储器单元。
在一个实施方式中，多个存储器单元可以是非易失性存储器单元。可以将多个存储器单元中的联接到同一字线的存储器单元定义为一个物理页面。也即是说，存储器单元阵列110可以配置有多个物理页面。根据本公开的一个实施方式，存储器单元阵列110中所包括的多个存储器块BLK1至BLKz中的每一个可以包括多个虚拟单元。一个或更多个虚拟单元可以串联联接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置的每一个存储器单元可以被配置为用于存储一个数据位的单层单元(SLC)、用于存储两个数据位的多层单元(MLC)、用于存储三个数据位的三层单元(TLC)或用于存储四个数据位的四层单元(QLC)。
外围电路120可以包括地址解码器121、电压生成器122、读/写电路123、数据输入/输出电路124和感测电路125。
外围电路120驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110执行编程操作、读取操作和擦除操作。
地址解码器121通过行线RL联接到存储器单元阵列110。行线R1可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的一个实施方式，字线可以包括正常字线和虚拟字线。根据本公开的一个实施方式，行线R1还可以包括管式选择线。
在一个实施方式中，行线R1可以是被包括在本地线组中的本地线。本地线组可以对应于一个存储器块。本地线组可以包括漏极选择线、本地字线和源极选择线。
地址解码器121可以在控制逻辑130的控制下操作。地址解码器121从控制逻辑130接收地址ADDR。
地址解码器121可以对所接收的地址ADDR中的块地址进行解码。地址解码器121根据所解码的块地址在存储器块BLK1至BLKz中选择至少一个存储器块。地址解码器121可以对所接收的地址ADDR中的行地址RADD进行解码。地址解码器121可以通过根据所解码的行地址RADD将从电压生成器122提供的电压施加到字线WL来选择选定存储器块的至少一个字线。
在编程操作中，地址解码器121可以向选定字线施加编程电压，并且向未选字线施加电平低于编程电压的电平的通过电压。在编程验证操作中，地址解码器121可以将验证电压施加到选定字线，并且将电平高于验证电压的电平的验证通过电压施加到未选字线。
在读取操作中，地址解码器121可以将读取电压施加到选定字线，并且将电平高于所施加的读取电压的电平的读取通过电压施加到未选字线。
根据本公开的一个实施方式，以存储器块为单位执行存储器装置100的擦除操作。在擦除操作中，输入到存储器装置100的地址ADDR包括块地址。地址解码器121可以对块地址进行解码，并且根据所解码的块地址选择一个存储器块。在擦除操作中，地址解码器121可以向联接到选定存储器块的字线施加接地电压。
根据本公开的一个实施方式，地址解码器121可以对发送至其的地址ADDR中的列地址进行解码。所解码的列地址可以被发送到读/写电路123。在一个示例中，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器的组件。
在一个实施方式中，地址解码器121可以包括块解码器121a和通过开关组121b。
块解码器121a可以是行解码器。块解码器121a可以基于所解码的块地址从多个存储器单元阵列中选择至少一个存储器块。
在一个实施方式中，块解码器121a可以生成块选择信号，以根据所解码的块地址在多个存储器块中选择联接到不同全局线组的至少两个存储器块。
块解码器121a可以将激活的块选择信号施加到将要选择的存储器块的本地线组联接到全局线组的通过开关组121b。当激活的块选择信号施加到通过开关组121b时，选定存储器块的本地线组和全局线组可以彼此电联接。因此，当操作电压Vop施加到全局线组时，操作电压Vop可以经由通过开关组121b传输到选定存储器块的本地线组。
块解码器121a可以将未激活的块选择信号施加到将不会被选择的存储器块的本地线组联接到全局线组的通过开关组121b。当未激活的块选择信号施加到通过开关组121b时，未选存储器块的本地线组和全局线组可以彼此电隔离。因此，虽然操作电压Vop施加到全局线组，但是操作电压Vop不能经由通过开关组121b传输到未选存储器块的本地线组。
通过开关组121b可以包括多个通过开关电路。可以根据由块解码器121a生成的块选择信号来控制通过开关组121b。
例如，全局线组和本地线组可以经由通过开关组121中所包括的通过开关电路而彼此联接。例如，全局源极选择线可以经由通过开关电路而联接到被包括在至少两个本地线组中的源极选择线。全局漏极选择线可以经由通过开关电路而联接到被包括在至少两个本地线组中的漏极选择线。每一条全局字线可以经由通过开关电路而联接到被包括在至少两个本地线组中的对应位置处的字线。
用于控制被包括在通过开关组121b中的通过开关电路的信号可以是块选择信号。当激活的块选择信号施加到通过开关组121b时，经由通过开关组121b彼此物理联接的全局线组和本地线组可以彼此电联接。当未激活的块选择信号施加到通过开关组121b时，经由通过开关组121b彼此联接的全局线组和本地线组可以彼此电隔离。
被施加到全局线组的操作电压可以传输到经由通过开关组121b联接到全局线组的每一个存储器块的本地线组。例如，被施加到全局源极选择线的电压可以传输到经由通过开关组121b联接到全局线组的至少两个本地线组的源极选择线。被施加到全局漏极选择线的电压可以传输到经由通过开关组121b联接到全局线组的至少两个本地线组的漏极选择线。被施加到每一条全局字线的电压可以传输到被包括在经由通过开关组121b联接到全局线组的至少两个本地线组中的对应位置处的字线。
电压生成器122可以通过使用被提供给存储器装置100的外部电源电压来生成多个操作电压Vop。电压生成器122在控制逻辑130的控制下操作。
在一个实施方式中，电压生成器122可以通过调节外部电源电压来生成内部电源电压。由电压生成器122生成的内部电源电压用作存储器装置100的操作电压。
在一个实施方式中，电压生成器122可以通过使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压生成器122可以生成存储器装置100所需的各种电压。例如，电压生成器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个选择读取电压和多个未选读取电压。
为了生成具有不同电压电平的多个操作电压Vop，电压生成器122可以包括用于接收内部电源电压的多个泵浦(pumping)电容器，并且通过在控制逻辑130的控制下选择性地激活多个泵浦电容器来生成多个操作电压Vop。
多个生成的电压Vop可以由地址解码器121提供给存储器单元阵列110。
在一个实施方式中，电压生成器122可以在块电压控制器131的控制下生成要施加到全局线组的操作电压Vop。电压生成器122可以将在块电压控制器131的控制下生成的操作电压Vop施加到全局线组。全局线组可以包括全局源极选择线、全局字线和全局漏极选择线。
读/写电路123包括第一页面缓冲器PB1至第m页面缓冲器PBm。第一页面缓冲器PB1至第m页面缓冲器PBm通过相应的第一位线BL1至第m位线BLm联接至存储器单元阵列110。第一页面缓冲器PB1至第m页面缓冲器PBm在控制逻辑130的控制下操作。
第一页面缓冲器PB1至第m页面缓冲器PBm与数据输入/输出电路124交换数据DATA。在编程操作中，第一页面缓冲器PB1至第m页面缓冲器PBm通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作中，当编程脉冲施加到选定字线时，第一页面缓冲器PB1至第m页面缓冲器PBm可以通过位线BL1至BLm将通过数据输入/输出电路124接收的数据DATA传输到选定存储器单元。根据所传输的数据DATA对选定存储器单元的存储器单元进行编程。联接到施加编程允许电压(例如接地电压)的位线的存储器单元可以具有增加的阈值电压。联接到施加编程禁止电压(例如电源电压)的位线的存储器单元的阈值电压可以保持。在编程验证操作中，第一页面缓冲器PB1至第m页面缓冲器PBm通过位线BL1至BLm从选定存储器单元读取存储在选定存储器单元中的数据DATA。
在读取操作中，读/写电路123可以通过位线BL从选定页面的存储器单元读取数据DATA，并且将所读取的数据DATA存储在第一页面缓冲器PB1至第m页面缓冲器PBm中。
在擦除操作中，读/写电路123可以使位线BL浮置。在一个实施方式中，读/写电路123可以包括列选择电路。
数据输入/输出电路124通过数据线DL联接到第一页面缓冲器PB1至第m页面缓冲器PBm。数据输入/输出电路124在控制逻辑130的控制下操作。
数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作中，数据输入/输出电路124可以从外部控制器(未示出)接收要存储的数据DATA。在读取操作中，数据输入/输出电路124向外部控制器输出从被包括在读/写电路123中的第一页面缓冲器PB1至第m页面缓冲器PBm发送的数据。
在读取操作或验证操作中，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT信号生成参考电流，并且通过比较从读/写电路123接收的感测电压VPB和由参考电流生成的参考电压，向控制逻辑130输出通过信号或失败信号。
控制逻辑130可以联接到地址解码器121、电压生成器122、读/写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以控制存储器装置100的总体操作。控制逻辑130可以响应于从外部装置传输的命令CMD而操作。
控制逻辑130可以通过响应于命令CMD和地址ADDR生成数个信号来控制外围电路120。例如，控制逻辑130可以响应于命令CMD和地址ADDR生成操作信号OPSIG、行地址RADD、读/写电路控制信号PBSIGNALS和允许位VRYBIT。控制逻辑130可以向电压生成器122输出操作信号OPSIG，向地址解码器121输出行地址RADD，向读/写电路123输出读/写电路控制信号PBSIGNALS，并且向感测电路125输出允许位VRYBIT。此外，控制逻辑130可以响应于由感测电路125输出的通过信号或失败信号PASS/FAIL来确定验证操作是已经通过还是失败。
在一个实施方式中，控制逻辑130可以包括块电压控制器131。块电压控制器131可以控制对存储器块的沟道区的沟道初始化操作的执行。块电压控制器131可以控制对存储器块的字线的字线浮置操作的执行。
块电压控制器131可以通过控制块解码器121a和电压生成器122来控制分别被施加到存储器块中所包括的字线、源极选择线和漏极选择线的电压。具体而言，块电压控制器131可以生成表示被施加电压的字线或选择线的位置、所施加的电压的电平和施加电压的定时的操作控制信号。块电压控制器131可以向电压生成器122提供所生成的操作控制信号。
在一个实施方式中，当对选定存储器块的主操作完成时，块电压控制器131可以控制块解码器121a和电压生成器122执行使选定存储器块和共享存储器块的沟道区放电的沟道初始化操作。可以根据块解码器121a的块选择信号在联接到第一全局线组的第一块中选择选定存储器块。可以根据与选定存储器块相同的块选择信号在联接到第二全局线组的第二块中选择共享存储器块。
在沟道初始化操作时段期间，块电压控制器131可以控制块解码器121a和电压生成器122将设置电压施加到第一全局线组和第二全局线组中的每一个持续一定量的时间。被施加到第一全局线组的设置电压可以传输到选定存储器块的本地线组。被施加到第二全局线组的设置电压可以传输到共享存储器块的本地线组。
在一个实施方式中，当沟道初始化操作完成时，块电压控制器131可以控制块解码器121a和电压生成器122对选定存储器块和共享存储器块执行字线浮置操作。
在字线浮置操作时段期间，块电压控制器131可以控制块解码器121a和电压生成器122将被施加到选定存储器块的本地线组和共享存储器块的本地线组的设置电压的电平放电到接地电压电平。换句话说，块电压控制器131可以控制块解码器121a和电压生成器122将选定存储器块的本地线组和共享存储器块的本地线组的电压电平放电到接地电压电平。
具体而言，块电压控制器131可以在字线浮置操作期间控制块解码器121a和电压生成器122，以执行使被施加到第一全局线组和第二全局线组中的每一个中所包括的全局漏极选择线和全局源极选择线的电压的电平放电到接地电压电平的第一放电操作。当第一放电操作完成时，选定存储器块和共享存储器块中的每一个的漏极选择线和源极选择线也可以放电到接地电压电平。
当第一放电操作完成时，块电压控制器131可以在字线浮置操作期间控制块解码器121a以执行使块选择信号的电压电平放电的第二放电操作。当块选择信号的电压电平放电时，可以使块选择信号是未激活的。因此，由于未激活的块选择信号被施加到将第一全局线组联接到选定存储器块的本地线组的通过开关电路，所以第一全局线组和选定存储器块的本地线组可以彼此电隔离。由于未激活的块选择信号被施加到将第二全局线组联接到共享存储器块的本地线组的通过开关电路，所以第二全局线组和共享存储器块的本地线组可以彼此电隔离。
当第二放电操作完成时，块电压控制器131可以在字线浮置操作期间控制块解码器121a和电压生成器122，以执行使被施加到第一全局线组和第二全局线组中的每一个中所包括的全局字线的电压的电平放电到接地电压电平的第三放电操作。
块电压控制器131可以在字线浮置操作期间控制块解码器121a和电压生成器122，以对选定存储器块和共享存储器块依次执行第一放电操作、第二放电操作和第三放电操作。在各种实施方式中，第三放电操作可以与第二放电操作同时执行，或者在执行第二放电操作之后执行。
在一个实施方式中，字线浮置操作包括第一放电操作和第二放电操作。字线浮置操作还包括第三放电操作。
在一个实施方式中，当执行第一放电操作时，可以使选定存储器块和共享存储器块中的每一个中所包括的源极选择晶体管和漏极选择晶体管截止。因此，由于设置电压连续施加到选定存储器块和共享存储器块中的每一个中所包括的字线直至执行第二放电操作，所以可以增加选定存储器块和共享存储器块中的每一个的字线的电势。
当执行第二放电操作时，第一全局线组和选定存储器块的字线可以彼此电隔离。当执行第二放电操作时，第二全局线组和共享存储器块的字线可以彼此电隔离。因此，选定存储器块和共享存储器块中的每一个的字线的电势可以浮置到正电压。
图3是示出图2所示的存储器单元阵列的实施方式的示意图。
参照图3，存储器单元阵列110可以包括多个存储器块BLK1至BLKz。每个存储器块可以具有三维结构。每个存储器块可以包括堆叠在基板(未示出)上的多个存储器单元。多个存储器单元可以沿+X、+Y和+Z方向布置。参照图4和图5更详细地描述每个存储器块的结构。
图4是示出图3所示的存储器块BLK1至BLKz中的任何一个存储器块BLKa的电路图。
参照图4，存储器块BLKa可以包括多个单元串CS11至CS1m和CS21至CS2m。在一个实施方式中，多个单元串CS11至CS1m和CS21至CS2m中的每一个可以形成为“U”形形状。在存储器块BLKa中，m个单元串沿行方向(即+X方向)布置。图4示出了沿列方向(即+Y方向)布置的两个单元串。然而，这是为了清楚起见；应当理解，三个单元串可以沿列方向布置。
多个单元串CS11至CS1m和CS21至CS2m中的每一个可以包括至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn、管式晶体管PT和至少一个漏极选择晶体管DST。
选择晶体管SST和DST以及存储器单元MC1至MCn可以具有彼此相似的结构。在一个实施方式中，选择晶体管SST和DST以及存储器单元MC1至MCn中的每一个可以包括沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层。在一个实施方式中，可以在每个单元串中设置用于提供沟道层的柱。在一个实施方式中，可以在每个单元串中设置用于提供沟道层、隧穿绝缘层、电荷存储层和阻挡绝缘层中的至少一个的柱。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCp之间。
在一个实施方式中，布置在同一行上的单元串的源极选择晶体管联接到沿行方向延伸的源极选择线，并且布置在不同行上的单元串的源极选择晶体管联接到不同的源极选择线。在图4中，第一行上的单元串CS11至CS1m的源极选择晶体管联接到第一源极选择线SSL1。第二行上的单元串CS21至CS2m的源极选择晶体管联接到第二源极选择线SSL2。
在另一实施方式中，单元串CS11至CS1m和CS21至CS2m的源极选择晶体管可以共同联接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn联接在源极选择晶体管SST和漏极选择晶体管DST之间。
第一存储器单元MC1至第n存储器单元MCn可以分为第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp沿与+Z方向相反的方向依次布置，并且串联联接在源极选择晶体管SST和管式晶体管PT之间。第(p+1)存储器单元MCp+1至第n存储器单元MCn沿+Z方向依次布置，并且串联联接在管晶体管PT和漏极选择晶体管DST之间。第一存储器单元MC1至第p存储器单元MCp和第(p+1)存储器单元MCp+1至第n存储器单元MCn通过管式晶体管PT联接。每个单元串的第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的管式晶体管PT的栅极联接到管线P1。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MCp+1至MCn之间。沿行方向布置的单元串联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11至CS1m的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21至CS2m的漏极选择晶体管联接到第二漏极选择线DSL2。
沿列方向布置的单元串联接到沿列方向延伸的位线。在图4中，第一列上的单元串CS11和CS21联接到第一位线BL1。第m列上的单元串CS1m和CS2m联接到第m位线BLm。
沿行方向布置的单元串中的联接到同一字线的存储器单元构成一个页面。例如，第一行上的单元串CS11至CS1m中的联接到第一字线WL1的存储器单元构成一个页面。第二行上的单元串CS21至CS2m中的联接到第一字线WL1的存储器单元构成另一页面。当选择漏极选择线DSL1和DSL2中的任何一条时，可以选择沿一行方向布置的单元串。当选择字线WL1至WLn中的任何一条时，可以在选定单元串中选择一个页面。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的偶数单元串可以分别联接到偶数位线，并且沿行方向布置的单元串CS11至CS1m或CS21至CS2m中的奇数单元串可以分别联接到奇数位线。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以设置虚拟存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCp之间的电场。另选地，可以设置虚拟存储器单元以减小漏极选择晶体管DST和存储器单元MCp+1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储器块BLKa的操作的可靠性提高。另一方面，存储器块BLKa的尺寸增加。当虚拟存储器单元的数量减少时，存储器块BLKa的尺寸减小。另一方面，存储器块BLKa的操作的可靠性可能变差。
为了有效地控制虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在存储器块BLKa的擦除操作之前或之后，可以对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制被施加到联接到相应的虚拟存储器单元的虚拟字线的电压，使得虚拟存储器单元可以具有所需的阈值电压。
图5是示出图3所示的存储器块BLK1至BLKz中的一个存储器块的另一实施方式BLKb的电路图。
参照图5，存储器块BLKb可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个沿着+Z方向延伸。多个单元串CS11’至CS1m’和CS21’至CS2m’中的每一个包括堆叠在存储器块BLKb下面的基板(未示出)上的至少一个源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和至少一个漏极选择晶体管DST。
每个单元串的源极选择晶体管SST联接在公共源极线CSL和存储器单元MC1至MCn之间。布置在同一行上的单元串的源极选择晶体管联接到同一源极选择线。布置在第一行上的单元串CS11’至CS1m’的源极选择晶体管联接到第一源极选择线SSL1。布置在第二行上的单元串CS21’至CS2m’的源极选择晶体管联接到第二源极选择线SSL2。在另一实施方式中，单元串CS11’至CS1m’和CS21’至CS2m’的源极选择晶体管可以共同联接到一个源极选择线。
每个单元串的第一存储器单元MC1至第n存储器单元MCn串联联接在源极选择晶体管SST和漏极选择晶体管DST之间。第一存储器单元MC1至第n存储器单元MCn的栅极分别联接到第一字线WL1至第n字线WLn。
每个单元串的漏极选择晶体管DST联接在对应的位线和存储器单元MC1至MCn之间。沿行方向布置的单元串的漏极选择晶体管联接到沿行方向延伸的漏极选择线。第一行上的单元串CS11’至CS1m’的漏极选择晶体管联接到第一漏极选择线DSL1。第二行上的单元串CS21’至CS2m’的漏极选择晶体管联接到第二漏极选择线DSL2。
因此，图5的存储器块BLKb的电路类似于图4的存储器块BLKa的电路，不同之处在于图5中的每个单元串不包括管式晶体管PT。
在另一实施方式中，可以设置偶数位线和奇数位线来代替第一位线BL1至第m位线BLm。此外，沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的偶数单元串可以分别联接到偶数位线，并且沿行方向布置的单元串CS11’至CS1m’或CS21’至CS2m’中的奇数单元串可以分别联接到奇数位线。
在一个实施方式中，第一存储器单元MC1至第n存储器单元MCn中的至少一个可以用作虚拟存储器单元。例如，可以设置虚拟存储器单元以减小源极选择晶体管SST和存储器单元MC1至MCn之间的电场。另选地，可以设置虚拟存储器单元以减小漏极选择晶体管DST和存储器单元MC1至MCn之间的电场。当虚拟存储器单元的数量增加时，存储器块BLKb的操作的可靠性提高。另一方面，存储器块BLKb的尺寸增加。当虚拟存储器单元的数量减少时，存储器块BLKb的尺寸减小。另一方面，存储器块BLKb的操作的可靠性可能变差。
为了有效地控制虚拟存储器单元，每个虚拟存储器单元可以具有所需的阈值电压。在存储器块BLKb的擦除操作之前或之后，可以对所有或一些虚拟存储器单元执行编程操作。当在执行编程操作之后执行擦除操作时，虚拟存储器单元的阈值电压控制被施加到联接到相应的虚拟存储器单元的虚拟字线的电压，使得虚拟存储器单元可以具有所需的阈值电压。
图6是示出图2所示的编程操作的示意图。
参照图6，编程操作可以包括多个编程循环PL1至PLn。当每个存储器单元是用于存储两个数据位的MLC时，参照图1描述的存储器装置可以通过执行多个编程循环PL1至PLn来将选定存储器单元编程为具有三个编程状态P1、P2和P3中的任意一个。虽然该编程是在三编程状态MLC的背景下描述的，但是本发明不限于该特定配置。下面解释的原理可以扩展到更高存储容量的存储器单元，即具有更多编程状态的TLC和QLC。
多个编程循环PL1至PLn中的每一个可以包括施加编程脉冲的编程电压施加步骤(PGM步骤)和通过施加验证电压确定存储器单元是否已被编程的验证步骤(Verify步骤)。
例如，当执行第一编程循环PL1时，在施加第一编程脉冲Vpgm1之后依次施加第一验证电压V_vfy1至第三验证电压V_vfy3以验证多个存储器单元的编程状态。具有作为第一编程状态P1的目标状态的存储器单元可以使用第一验证电压V_vfy1进行验证，具有作为第二编程状态P2的目标状态的存储器单元可以使用第二验证电压V_vfy2进行验证，并且具有作为第三编程状态P3的目标状态的存储器单元可以使用第三验证电压V_vfy3进行验证。
已通过验证的每个存储器单元具有其目标状态，并且可以在随后的第二编程循环PL2中被禁止编程。为了对除了在第二编程循环PL2中被禁止编程的存储器单元之外的其它存储器单元进行编程，可以将比第一编程脉冲Vpgm1高出单位电压ΔVpgm的第二编程脉冲Vpgm2施加到其它存储器单元。与第一编程循环PLI的验证操作相同地执行验证操作。在一个示例中，验证通过表示存储器单元通过对应的验证电压而而被读取为截止单元(off-cell)。
如上所述，当存储器装置对用于存储两个数据位的MLC进行编程时，存储器装置使用对应于每一个存储器单元的目标状态的验证电压V_vfy1至V_vfy3来验证该存储器单元。
在验证步骤中，可以将验证电压施加到与选定存储器单元联接的选定字线，并且页面缓冲器可以基于流经分别联接到选定存储器单元的位线的电流或电压来确定选定存储器单元是否已经通过验证。
图7是示出图2所示的擦除操作的示意图。
参照图7，擦除操作可以包括第一擦除循环EL1至第n擦除循环ELn(n为大于1的正整数)。每个擦除循环可以包括擦除步骤(ERS步骤)和验证步骤(VFY步骤)。
在擦除步骤(ERS步骤)中，擦除电压Vers可以施加到存储器块中所包括的多个存储器单元串的沟道区。也即是说，擦除电压Vers可以施加到包括沟道区的基板SUB。当施加擦除电压Vers时，可以将接地电压VSS施加到与存储器块联接的字线。
在验证步骤(VFY步骤)中，存储器装置可以确定存储器块中所包括的存储器单元是否具有对应于擦除状态的阈值电压。具体而言，在验证步骤(VFY步骤)中，擦除验证电压Vvfy可以被施加到与存储器块联接的字线。根据存储器单元的阈值电压是否低于擦除验证电压Vvfy，可以将存储器单元确定为导通单元或截止单元。
例如，当存储器单元的阈值电压低于擦除验证电压Vvfy时，存储器单元可以被确定为导通单元。当存储器单元的阈值电压高于或等于擦除验证电压Vvfy时，存储器单元可以被确定为截止单元。在验证步骤(VFY步骤)中，当阈值电压低于擦除验证电压Vvfy的存储器单元的数量超过设置数量时，擦除操作可以通过。当阈值电压低于擦除验证电压Vvfy的存储器单元的数量等于或小于阈值数量时，擦除操作可以失败。可以重复擦除循环EL。阈值数量可以预先确定。
每当重复擦除循环EL时，紧接的前一擦除电压Vers的电平可以增加步间电压ΔVers(增量步间脉冲擦除(ISPE))以用于下一擦除循环EL。相对于第一擦除循环EL1的擦除电压Vers1，第二擦除循环EL2的擦除电压Vers2的电平可以进一步增加步间电压ΔVers。相对于第二擦除循环EL2的擦除电压Vers2，第三擦除循环EL3的擦除电压Vers3的电平可以进一步增加步间电压ΔVers。以这种方式，第n擦除循环ELn的擦除电压Versn的电平可以相对于第(n-1)擦除循环EL(n-1)的擦除电压Vers(n-1)进一步增加步间电压ΔVers。
在一个实施方式中，在第一擦除循环EL1的擦除步骤ERS步骤中，可以将擦除电压Vers1施加到存储器块中所包括的多个存储器单元串的沟道区。也即是说，可以将擦除电压Vers1施加到包括沟道区的基板SUB。可以在施加擦除电压Vers1的同时将接地电压VSS施加到与存储器块联接的字线。当擦除步骤ERS步骤结束时，可以执行第一擦除循环EL1的验证步骤VFY步骤。
在第一擦除循环EL1的验证步骤VFY步骤步骤中，可将擦除验证电压Vvfy施加到与存储器块联接的字线。当擦除操作在验证步骤VFY步骤中通过时，擦除操作可以结束。当擦除操作在验证步骤VFY步骤步骤中失败时，可以执行第二擦除循环EL2。第二擦除循环EL2也可以以与第一擦除循环EL1相同的方式执行。可以执行第二擦除循环EL2至第n擦除循环ELn直到擦除操作通过为止。
图8是示出根据本公开的一个实施方式的存储器装置的配置和操作的示图。
参照图2和图8，块电压控制器131可以生成操作控制信号并且将操作控制信号施加到电压生成器122。块电压控制器131可以通过操作控制信号来控制操作电压的电平、施加操作电压的时间以及施加操作电压的位置。
电压生成器122可以通过全局线组联接到通过开关组121b。电压生成器122可以响应于操作控制信号生成要施加到全局线组中所包括的全局线的操作电压。全局线组可以包括全局源极选择线、全局字线和全局漏极选择线。
地址解码器121可以包括块解码器121a和通过开关组121b。
地址解码器121可以对所接收的地址ADDR中的行地址RADD进行解码。地址解码器121可以通过根据所解码的行地址RADD将从电压生成器122提供的电压施加到至少一个字线WL来选择选定存储器块的至少一个字线。
块解码器121a可以对所接收的地址ADDR中的块地址进行解码。块解码器121a可以根据所解码的块地址在存储器块BLK1至BLKz中选择至少一个存储器块。块解码器121a可以生成用于选择至少一个存储器块的块选择信号。块解码器121a可以将所生成的块选择信号提供给通过开关组121B。
通过开关组121b可以包括多个通过开关电路。通过开关电路可以将全局线组联接到本地线组。可以根据块选择信号来控制每一个通过开关电路。例如，当激活的块选择信号被施加到通过开关电路时，通过开关电路可以导通。当未激活的块选择信号被施加到通过开关电路时，通过开关电路可以截止。
也即是说，全局线组中所包括的全局线和本地线组中所包括的本地线可以彼此电联接或电隔离。
存储器单元阵列110可以包括多个存储器块。一个存储器块可以对应于一个本地线组。存储器块的本地线组可以包括源极选择线、本地字线和漏极选择线。
在一个实施方式中，一个全局线组可以通过被包括在通过开关组121b中的通过开关电路而联接到至少两个本地线组。下面参照图9描述详细结构。
图9是示出根据本公开的一个实施方式的选定存储器块和共享存储器块的示图。
参照图9，存储器单元阵列可包括第一存储器块至第四存储器块。
第一存储器块可以通过第一通过开关PSW1联接到第一块解码器。第二存储器块可以通过第二通过开关PSW2联接到第二块解码器。第三存储器块可以通过第三通过开关PSW3联接到第一块解码器。第四存储器块可以通过第四通过开关PSW4联接到第二块解码器。
因此，第一存储器块和第三存储器块可以通过第一通过开关电路共同联接到第一块解码器。第一通过开关电路可以包括第一通过开关PSW1和第三通过开关PSW3。可以根据由第一块解码器生成的第一块选择信号BLKWL_1控制第一通过开关PSW1和第三通过开关PSW3。
第二存储器块和第四存储器块可通过第二通过开关电路共同联接到第二块解码器。第二通过开关电路可以包括第二通过开关PSW2和第四通过开关PSW4。可以根据由第二块解码器生成的第二块选择信号BLKWL_2控制第二通过开关PSW2和第四通过开关PSW4。
被包括在第一全局字线组中的第一全局字线GWL_A可以通过第一通过开关PSW1联接到被包括在第一存储器块的本地线组中的字线LWL_1。第一全局字线GWL_A可以通过第二通过开关PSW2联接到被包括在第二存储器块的本地线组中的字线LWL_2。被包括在第二全局字线组中的第二全局字线GWL_B可以通过第三通过开关PSW3联接到被包括在第三存储器块的本地线组中的字线LWL_3。第二全局字线GWL_B可以通过第四通过开关PSW4联接到被包括在第四存储器块的本地线组中的字线LWL_4。
第一存储器块和第三存储器块可以共享联接到第一通过开关PSW1和第三通过开关PSW3的块字线。第二存储器块和第四存储器块可以共享联接到第二通过开关PSW2和第四通过开关PSW4的块字线。如图9中所例示的，第一通过开关PSW1和第三通过开关PSW3的栅极可以共同联接到块字线。来自第一块解码器的第一块选择信号BLKWL_1可以通过块字线施加到第一通过开关PSW1和第三通过开关PSW3的栅极。
具体而言，第一全局字线GWL_A和字线LWL_1之间的连接由被施加到第一通过开关PSW1的栅极的第一块选择信号BLKWL_1控制。第二全局字线GWL_B和字线LWL_3之间的连接由被施加到第三通过开关PSW3的栅极的第一块选择信号BLKWL_1控制。
在一个实施方式中，操作电压施加到第一全局字线GWL_A，并且可以不施加到第二全局字线GWL_B。第一块解码器可以生成激活的第一块选择信号BLKWL_1。因此，可以选择共同联接到第一块解码器的第一存储器块和第三存储器块。第二块解码器可以生成未激活的第二块选择信号BLKWL_2。因此，可以不选择共同联接到第二块解码器的第二存储器块和第四存储器块。
在一个实施方式中，第一存储器块可以是选定存储器块。第三存储器块可以是共享存储器块。第二存储器块和第四存储器块可以是未选存储器块。
具体而言，在根据激活的第一块选择信号BLKWL_1选择的第一存储器块和第三存储器块之间，选定的第一存储器块可以联接到施加有操作电压的第一全局字线GWL_A。在根据激活的第一块选择信号BLKWL_1选择的第一存储器块和第三存储器块之间，共享的第三存储器块可以联接到未施加有操作电压的第二全局字线GWL_B。根据未激活的第二块选择信号BLKWL_2，不选择未选的第二存储器块和第四存储器块。
在各种实施方式中，被包括在第一全局线组和第二全局线组中的全局源极选择线和全局漏极选择线也可以以与如上所述的方式相同的方式联接到每个存储器块的本地线组的源极选择线和漏极选择线。
本发明不限于上面描述的特定细节(包括存储器块的数量、块解码器的数量和通过开关组的数量)。
图10是示出根据本公开的一个实施方式的存储器装置的操作方法的波形图。
参照图9和图10，第一全局线组可以包括第一全局源极选择线GSSL_A、第一全局字线GWL_A和第一全局漏极选择线GDSL_A。第二全局线组可以包括第二全局源极选择线GSSL_B、第二全局字线GWL_B和第二全局漏极选择线GDSL_B。
根据第一块选择信号BLKWL_1，作为选定存储器块的第一存储器块的本地线组可以联接到第一全局线组。根据第一块选择信号BLKWL_1，作为共享存储器块的第三存储器块的本地线组可以联接到第二全局线组。
根据第二块选择信号BLKWL_2，作为未选存储器块的第二存储器块的本地线组可以联接到第一全局线组。根据第二块选择信号BLKWL_2，作为未选存储器块的第四存储器块的本地线组可以联接到第二全局线组。
根据本公开的实施方式，在时间t1，可以激活的第一块选择信号BLKWL_1。当激活的第一块选择信号BLKWL_1时，第一块选择信号BLKWL_1的电压电平可以从低电平变为高电平。在另一实施方式中，当激活的第一块选择信号BLKWL_1时，第一块选择信号BLKWL_1的电压电平可从高电平变为低电平。
低电平可以是接地电压VSS的电平。高电平可以是电源电压VCCE的电平。
从t2到t3的时段可以是主操作时段。可以将对选定存储器块执行的主操作所需的操作电压施加到第一全局线组。主操作可以是读取操作、编程操作或擦除操作。
根据激活的第一块选择信号BLKWL_1，共享存储器块可能经受由于通过共同联接的块字线对选定存储器块执行的主操作而引起的应力。由于对选定存储器块执行的主操作所引起的应力，可能在共享存储器块的沟道区中捕获空穴。
主操作可以在时间t3完成，并且沟道初始化操作可以在从时间t3经过一定时间之后在时间t4执行。沟道初始化操作可以是通过将存储器块的沟道电势放电到接地电压电平来去除在沟道区中捕获的空穴的操作。
从t4到t5的时段可以是沟道初始化操作时段。可以将设置电压施加到第一全局线组和第二全局线组。设置电压可以是虚拟脉冲电压。设置电压可以是正电压Vp，即大于0V。
可以将设置电压施加到选定存储器块的本地线组和共享存储器块的本地线组中的每一个中所包括的源极选择线、本地字线和漏极选择线。设置电压可以等于或大于用于导通联接到每条线的晶体管的最小电压。
因此，联接到源极选择线的源极选择晶体管、联接到字线的晶体管和联接到漏极选择线的漏极选择晶体管都可以导通。选定存储器块和共享存储器块中的每一个的沟道电势可以放电到接地电压电平。当每个沟道电势放电时，可以减少在存储器块的沟道区中捕获的空穴的数量。
在时间t5，当沟道初始化操作完成时，可以通过向第一全局线组和第二全局线组施加接地电压来使第一全局线组和第二全局线组放电。
在时间t6，第一块选择信号BLKWL_1可以变为未激活的。当第一块选择信号BLKWL_1未激活时，第一块选择信号BLKWL_1的电压电平可从高电平变为低电平。
图11是示出根据本公开的另一实施方式的存储器装置的操作方法的波形图。
参照图11，当参照图10描述的沟道初始化操作完成时，可以执行字线浮置操作。从t1’到t4’的时段期间的操作可以与从t1到t4的时段期间的操作相同地执行。
在时间t5’，第一全局漏极选择线GDSL_A、第一全局源极选择线GSSL_A、第二全局漏极选择线GDSL_B和第二全局源极选择线GSSL_B可以放电。因此，联接到源极选择线的源极选择晶体管和联接到漏极选择线的漏极选择晶体管都可以截止。
第一全局字线GWL_A和第二全局字线GWL_B可以保持在沟道初始化操作中所施加的设置电压。因此，联接到字线的存储器单元的晶体管都可以导通。
换句话说，在t5’到t6’的时段期间，选定存储器块和共享存储器块中的每一个中所包括的源极选择晶体管和漏极选择晶体管截止，但是持续施加设置电压。因此，可以增加字线的电势。
在时间t6’，第一块选择信号BLKWL_1可以变为未激活的。当第一块选择信号BLKWL_1未激活时，第一块选择信号BLKWL_1的电压电平可以从高电平变为低电平。
因此，选定存储器块的第一全局线组和本地线组可以彼此电隔离。共享存储器块的第二全局线组和本地线组可以彼此电隔离。
被施加到选定存储器块的字线的设置电压不放电，而是可以被浮置。被施加到共享存储器块的字线的设置电压不放电，而是可以浮置。
在时间t7’，第一全局字线GWL_A和第二全局字线GWL_B可以放电。在各种实施方式中，第一全局字线GWL_A和第二全局字线GWL_B放电的时间可以与第一块选择信号BLKWL_1变为未激活的时间相同或比第一块选择信号BLKWL_1变为未激活的时间更晚。
在另一实施方式中，可以一起执行通过施加虚拟脉冲来去除在共享存储器块和选定存储器块的沟道区中被捕获的空穴的沟道初始化操作和通过将共享存储器块和选定存储器块的字线浮置到正电压来防止在沟道区中捕获空穴的字线浮置操作。因此，根据图11所示的实施方式，与正常分布相比，存储器单元的阈值电压分布进一步向右移动，从而可以比图10所示的实施方式更有效地最小化读取操作失败的现象。
图12是示出根据本公开的另一实施方式的存储器装置的操作方法的波形图。
参照图12，可以执行参照图11描述的沟道初始化操作和字线浮置操作。
然而，第二块选择信号BLKWL_2在从t4“到t6”的时段期间激活，使得根据沟道初始化操作和字线浮置操作的效果甚至可以应用于未选存储器块。即使对除共享存储器块之外的未选存储器块也执行沟道初始化操作和字线浮置操作，从而可以比图11所示的实施方式更有效地最小化读取操作失败的现象。
图13是示出根据本公开的一个实施方式的存储器装置的操作的流程图。
参照图13，在步骤S1301中，存储器装置可以对选定块执行主操作。
在步骤S1303中，存储器装置可以对选定块和共享块中的每一个执行沟道初始化操作。
在步骤S1305中，存储器装置可以对选定块和共享块中的每一个执行电压设置操作。具体而言，存储器装置可以将被包括在选定块和共享块中的每一个中的字线的电压设置为可以是正电压的设置电压。通过步骤S1403至S1409中描述的操作，被包括在选定块和共享块中的每一个中的字线可以利用正电压浮置。
图14是示出根据本公开的一个实施方式的存储器装置的操作的流程图。
参照图14，在步骤S1401中，存储器装置可以向联接到选定块的全局线组施加主操作电压。选定块可以是对其执行主操作的块。主操作可以是读取操作、编程操作和擦除操作中的任一个操作。
在步骤S1403中，存储器装置可以向分别联接到选定块和共享块的全局线组施加虚拟脉冲。虚拟脉冲的电平可以是正电压。
在步骤S1405中，存储器装置可以使分别联接到选定块和共享块的全局源极选择线和全局漏极选择线的电压放电。
在步骤S1407中，存储器装置可以使共同联接到选定块和共享块的块字线的电压放电。具体来说，可以使被施加到块字线的块选择信号的电压电平放电。
在步骤S1409中，存储器装置可以使分别联接到选定块和共享块的全局字线的电压放电。
图15是示出图1所示的存储器控制器的另一实施方式的示意图。
参照图15，存储器控制器1000联接到主机和存储器装置。存储器控制器1000被配置为响应于从主机接收的请求而访问存储器装置。例如，存储器控制器1000被配置为控制存储器装置的读取操作、编程操作、擦除操作和后台操作。存储器控制器1000被配置为提供存储器装置与主机之间的接口。存储器控制器1000被配置为驱动用于控制存储器装置的固件。
存储器控制器1000可以包括处理器1010、存储器缓冲器1020、纠错码(ECC)电路1030、主机接口1040、缓冲器控制电路1050、存储器接口1060和总线1070。
总线1070可以被配置为在存储器控制器1000的组件之间提供通道。
处理器1010可以控制存储器控制器1000的总体操作，并且执行逻辑操作。处理器1010可以通过主机接口1040与外部主机通信，并且通过存储器接口1060与存储器装置通信。此外，处理器1010可以通过缓冲器控制电路1050与存储器缓冲器1020通信。处理器1010可以使用存储器缓冲器1020作为工作存储器、高速缓存存储器或缓冲存储器来控制存储装置的操作。
处理器1010可以执行闪存转换层(FTL)的功能。处理器1010可以通过FTL将由主机提供的逻辑块地址(LBA)转换成物理块地址(PBA)。FTL可以接收待使用映射表来转换成PBA的LBA。根据映射单元，存在FTL的数种地址映射方法。代表性的地址映射方法包括页面映射方法、块映射方法和混合映射方法。
处理器1010被配置为随机化从主机接收的数据。例如，处理器1010可以使用随机化种子来随机化从主机接收的数据。提供随机化数据作为待存储到存储器装置以及待编程在存储器单元阵列中的数据。
在读取操作中，处理器1010被配置为对从存储器装置接收的数据进行去随机化。例如，处理器1010可以使用去随机化种子对从存储器装置接收的数据进行去随机化。可以将去随机化的数据输出到主机。
在一个实施方式中，处理器1010可以通过驱动软件或固件来执行随机化和去随机化。
存储器缓冲器1020可以用作处理器1010的工作存储器、高速缓存存储器或缓冲存储器。存储器缓冲器1020可以存储由处理器1010执行的代码和命令。存储器缓冲器1020可以包括静态RAM(SRAM)或动态RAM(DRAM)。
ECC电路1030可以执行ECC操作。ECC电路1030可以对待通过存储器接口1060写入存储器装置中的数据执行ECC编码。经ECC编码的数据可以通过存储器接口1060传输到存储器装置。ECC电路1030可以对通过存储器接口1060从存储器装置接收的数据执行ECC解码。在一个示例中，ECC电路1030可以作为存储器接口1060的组件被包括在存储器接口1060中。
主机接口1040可以在处理器1010的控制下与外部主机通信。主机接口1040可以使用各种通信协议中的至少一种与主机通信，各种通信协议例如为通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、火线、外围组件互连(PCI)、PCI express(PCIe)、非易失性存储器express(NVMe)、通用闪存存储(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、注册DIMM(RDIMM)和/或减载DIMM(LRDIMM)。
缓冲器控制电路1050被配置为在处理器1010的控制下控制存储器缓冲器1020。
存储器接口1060被配置为在处理器1010的控制下与存储器装置通信。存储器接口1060可通过通道与存储器装置交换命令、地址和数据。
在一个示例中，存储器控制器1000可以不包括存储器缓冲器1020和缓冲器控制电路1050。相反，存储器缓冲器1020和缓冲器控制电路1050中的任何一个或两个可以单独设置，或者存储器缓冲器1020和缓冲器控制电路1050中的一个或两个的功能可以分配给存储器控制器1000内的其它组件。
在一个示例中，处理器1010可以通过使用代码来控制存储器控制器1000的操作。处理器1010可以从存储器控制器1000中设置的非易失性存储器装置(例如只读存储器(ROM))加载代码。在另一示例中，处理器1010可通过存储器接口1060从存储器装置加载代码。
在一个示例中，存储器控制器1000的总线1070可以划分为控制总线和数据总线。数据总线可以被配置为在存储器控制器1000中发送数据，并且控制总线可以被配置为在存储器控制器1000中发送控制信息(例如命令和地址)。数据总线和控制总线分离从而不会相互干扰或相互影响。数据总线可以联接到主机接口1040，缓冲器控制电路1050、ECC电路1030和存储器接口1060。控制总线可以联接到主机接口1040、处理器1010、缓冲器控制电路1050、存储器缓冲器1020和存储器接口1060。
图16是示出应用了根据本公开的一个实施方式的存储装置的存储器卡系统的框图。
参照图16，存储器卡系统2000包括存储控制器2100、存储器装置和连接器2300。
存储器控制器2100联接到存储器装置2200。存储器控制器2100被配置为访问存储器装置2200。例如，存储器控制器2100被配置为控制存储器装置2200的读取操作、写入操作、擦除操作和后台操作。存储器控制器2100被配置为提供存储器装置2200与主机之间的接口连接。存储器控制器2100被配置为驱动用于控制存储器装置2200的固件。存储器控制器2100可以与参照图1所描述的存储器控制器200相同地实现。
在一个示例中，存储器控制器2100可以包括诸如随机存取存储器(RAM)、处理器、主机接口、存储器接口和ECC电路的组件。
存储器控制器2100可以通过连接器2300与外部装置通信。存储器控制器2100可根据特定通信协议与外部装置(例如主机)通信。在一个示例中，存储器控制器2100可以通过各种通信协议中的至少一种与外部装置通信，各种通信协议例如为通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、Wi-Fi、蓝牙和/或NVMe。
在一个示例中，存储器装置2200可以由各种非易失性存储器装置中的任何一种实现，例如电可擦除可编程ROM(EEPROM)、NAND闪存存储器、NOR闪存存储器、相变RAM(PRAM)、电阻式RAM(ReRAM)、铁电RAM(FRAM)和自旋力矩转移磁性RAM(STT-MRAM)。
存储器控制器2100和存储器装置2200可以集成到单个半导体装置中以构成存储器卡。例如，存储器控制器2100和存储器装置2200可以集成以构成存储器卡，例如PC卡(个人计算机存储器卡国际协会(PCMCIA))、紧凑型闪存(CF)卡，智能媒体卡(SM和SMC)、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro和eMMC)、SD卡(SD、miniSD、microSD和SDHC)和/或通用闪存存储(UFS)。
图17是示出应用了根据本公开的一个实施方式的存储装置的固态驱动器(SSD)系统的框图。
参照图17，SSD系统3000包括主机3100和SSD 3200。SSD 3200通过信号连接器3001与主机3100交换信号SIG，并且通过电源连接器3002接收电力PWR。SSD3200包括SSD控制器3210、多个闪存存储器3221至322n、辅助电源3230和缓冲存储器3240。
在一个实施方式中，SSD控制器3210可以用作参照图1描述的存储器控制器200。
SSD控制器3210可以响应于从主机3100接收的信号SIG来控制多个闪存存储器3221至322n。在一个示例中，信号SIG可以基于主机3100和SSD 3200之间的接口。例如，信号SIG可由例如以下接口中的至少一个定义：通用串行总线(USB)、多媒体卡(MMC)、嵌入式MMC(eMMC)、外围组件互连(PCI)、PCI express(PCIe)、高级技术附件(ATA)、串行ATA(SATA)、并行ATA(PATA)、小型计算机系统接口(SCSI)、增强型小型磁盘接口(ESDI)、集成驱动电子装置(IDE)、火线、通用闪存存储(UFS)、WI-FI、蓝牙和NVMe。
辅助电源3230通过电源连接器3002联接到主机3100。当来自主机3100的电力供应不平稳时，辅助电源3230可以提供SSD 3200的电力。在一个示例中，辅助电源3230可以位于SSD 3200中，或者在另一示例中位于SSD 3200的外部。例如，辅助电源3230可以位于主板上，并且向SSD 3200提供辅助电力。
缓冲存储器3240用作SSD 3200的缓冲存储器。例如，缓冲存储器3240可以临时存储从主机3100接收的数据或从多个闪存存储器3221至322n接收的数据，或临时存储闪存存储器3221至322n的元数据(例如映射表)。缓冲存储器3240可以包括例如DRAM、SDRAM、DDRSDRAM、LPDDR SDRAM以及GRAM的各种易失性存储器中的任何一种，或例如FRAM、ReRAM、STT-MRAM和PRAM的非易失性存储器。
图18是示出应用了根据本公开的一个实施方式的存储装置的用户系统的框图。
参照图18，用户系统4000包括应用处理器4100、存储器模块4200、网络模块4300、存储模块4400和用户接口4500。
应用处理器4100可以驱动被包括在用户系统4000中的组件、操作系统(OS)、用户程序等。在一个示例中，应用处理器4100可以包括用于控制用户系统4000中所包括的组件、接口、图形引擎等的控制器。应用处理器4100可以设置为片上系统(SoC)。
存储器模块4200可以用作用户系统4000的主存储器、工作存储器、缓冲存储器或高速缓存存储器。存储器模块4200可以包括易失性随机存取存储器(例如DRAM、SDRAM、DDRSDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2SDRAM和LPDDR3 SDRAM)或非易失性随机存取存储器(例如PRAM、ReRAM、MRAM和FRAM)。在一个示例中，应用处理器4100和存储器模块4200可以通过基于封装上封装(PoP)进行封装而设置为一个半导体封装。
网络模块4300可以与外部装置通信。在一个示例中，网络模块4300可以支持无线通信，例如码分多址(CDMA)、全球移动通信系统(GSM)、宽带CDMA(WCDMA)、CDMA-2000、时分多址(TDMA)、长期演进(LTE)、Wimax、WLAN、UWB、蓝牙和Wi-Fi。在一个示例中，网络模块4300可以被包括在应用处理器4100中。
存储模块4400可以存储数据。例如，存储模块4400可以存储从应用处理器4100接收的数据。另选地，存储模块4400可以将存储在其中的数据发送到应用处理器4100。在一个示例中，存储模块4400可以由非易失性半导体存储器(例如相变RAM(PRAM)、磁性RAM(MRAM)、电阻RAM(RRAM)、NAND闪存存储器、NOR闪存存储器或具有三维结构的NAND闪存存储器)装置实现。在一个示例中，存储模块4400可以设置为可移动驱动器，例如用户系统4000的存储器卡或外部驱动器。
在一个示例中，存储模块4400可以包括多个非易失性存储器装置，并且多个非易失性存储器装置可以与参照图1描述的存储器装置100相同地操作。存储模块4400可以与参照图1描述的存储装置50相同地操作。
用户接口4500可以包括用于向应用处理器4100输入数据或命令或者向外部装置输出数据的接口。在一个示例中，用户接口4500可以包括用户输入接口，例如键盘、小键盘、按钮、触摸板、触摸屏、触摸垫、触摸球、摄像头、麦克风、陀螺仪传感器、振动传感器和压电元件。用户接口4500可以包括用户输出接口，例如液晶显示器(LCD)、有机发光二极管(OLED)显示装置、有源矩阵OLED(AMOLED)显示装置、LED、扬声器和监视器。
根据本公开的实施方式，提供了一种具有提高的读取可靠性的存储器装置及其操作方法。
相关申请的交叉引用
本申请要求于2019年3月14日提交的韩国专利申请No.10-2019-0029522的优先权，其通过引用整体并入本文。

Claims (18)

1.一种存储器装置，该存储器装置包括：
联接到第一全局线组的第一块和联接到第二全局线组的第二块；
电压生成器，所述电压生成器被配置为生成用于对所述第一块和所述第二块执行的操作的操作电压；
块解码器，所述块解码器被配置为生成块选择信号，所述块选择信号用于从所述第一块中选择要执行主操作的存储器块作为选定块；以及
块电压控制器，所述块电压控制器被配置为控制所述块解码器和所述电压生成器以：
执行使所述选定块和根据所述块选择信号从所述第二块中选择的共享块的沟道区放电的沟道初始化操作；并且
在所述沟道初始化操作之后，对所述选定块和所述共享块执行字线浮置操作，并且
其中，所述字线浮置操作使所述选定块和所述共享块的字线浮置到正偏置，并且
其中，所述主操作包括读取操作、编程操作和擦除操作中的一种。
2.根据权利要求1所述的存储器装置，该存储器装置还包括：
第一通过开关，所述第一通过开关被配置为将所述第一全局线组联接到所述选定块的本地线组；以及
第二通过开关，该第二通过开关被配置为将所述第二全局线组联接到所述共享块的本地线组。
3.根据权利要求2所述的存储器装置，其中，所述块解码器通过使用所述块选择信号来控制包括所述第一通过开关和所述第二通过开关的通过开关电路。
4.根据权利要求3所述的存储器装置，其中，在所述沟道初始化操作期间，所述块电压控制器控制所述块解码器和所述电压生成器向所述选定块的本地线组和所述共享块的本地线组施加设置电压。
5.根据权利要求4所述的存储器装置，
其中，所述电压生成器生成要被施加到所述第一全局线组和所述第二全局线组的所述设置电压，
其中，所述块解码器通过控制所述通过开关电路而将被施加到所述第一全局线组和所述第二全局线组的所述设置电压传输到所述选定块的本地线组和所述共享块的本地线组。
6.根据权利要求4所述的存储器装置，其中，所述设置电压具有正幅值。
7.根据权利要求4所述的存储器装置，其中，在所述字线浮置操作期间，所述块电压控制器控制所述块解码器和所述电压生成器以使所述第一全局线组和所述第二全局线组中的每一个的电压电平放电到接地电压电平。
8.根据权利要求7所述的存储器装置，
其中，所述第一全局线组包括第一全局源极选择线、第一全局字线和第一全局漏极选择线，并且
其中，所述第二全局线组包括第二全局源极选择线、第二全局字线和第二全局漏极选择线。
9.根据权利要求8所述的存储器装置，其中，所述字线浮置操作包括第一放电操作和第二放电操作，
其中，所述第一放电操作使所述第一全局源极选择线、所述第二全局源极选择线、所述第一全局漏极选择线和所述第二全局漏极选择线中的每一条的电压电平放电到所述接地电压电平，并且
其中，所述第二放电操作使所述块选择信号的电平放电到所述接地电压电平。
10.根据权利要求9所述的存储器装置，其中，所述字线浮置操作还包括第三放电操作，并且
其中，所述第三放电操作使所述第一全局字线和所述第二全局字线中的每一条的电压电平放电到所述接地电压电平。
11.一种操作存储器装置的方法，该存储器装置包括通过第一通过开关联接到第一全局线组的第一块和通过第二通过开关联接到第二全局线组的第二块，该方法包括以下步骤：
对所述第一块执行主操作；
执行使所述第一块和所述第二块的沟道区放电的沟道初始化操作；以及
在所述沟道初始化操作之后，执行使所述第一块和所述第二块的字线浮置到正偏置的字线浮置操作，
其中，所述主操作包括读取操作、编程操作和擦除操作中的一种。
12.根据权利要求11所述的方法，其中，执行所述沟道初始化操作的步骤包括以下步骤：
向所述第一全局线组和所述第二全局线组施加设置电压；以及
通过控制所述第一通过开关和所述第二通过开关，将被施加到所述第一全局线组和所述第二全局线组的所述设置电压传输到所述第一块的本地线组和所述第二块的本地线组。
13.根据权利要求12所述的方法，其中，所述第一块的本地线组和所述第二块的本地线组中的每一个包括源极选择线、字线和漏极选择线。
14.根据权利要求12所述的方法，其中，所述设置电压具有正幅值。
15.根据权利要求12所述的方法，其中，所述第一通过开关和所述第二通过开关由块选择信号控制。
16.根据权利要求11所述的方法，其中执行所述字线浮置操作的步骤包括以下步骤：
使被包括在所述第一全局线组和所述第二全局线组中的全局源极选择线和全局漏极选择线的电压电平放电到接地电压电平；以及
使块选择信号的电平放电到所述接地电压电平；以及
使在所述沟道初始化操作中被施加到分别被包括在所述第一全局线组和所述第二全局线组中的全局字线的设置电压放电到所述接地电压电平。
17.根据权利要求16所述的方法，其中，执行所述字线浮置操作的步骤还包括以下步骤：使被包括在所述第一全局线组和所述第二全局线组中的全局字线的电压电平放电到所述接地电压电平。
18.根据权利要求11所述的方法，其中，执行所述主操作的步骤包括以下步骤：
生成用于执行所述主操作的主操作电压；
将所述主操作电压施加到所述第一全局线组；以及
通过控制所述第一通过开关，使被施加到所述第一全局线组的所述主操作电压传输到所述第一块的本地线组。
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