CN104599704A - 半导体存储器件及其擦除方法 - Google Patents

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Abstract

根据本发明的一个实施例的半导体存储器件可以包括：存储器单元阵列，具有多个存储器单元；传输晶体管组，具有耦接在全局字线与局部字线之间的正常传输晶体管，局部字线与多个存储器单元耦接；以及地址解码器，与全局字线和块字线耦接正常传输晶体管的栅极共同耦接至块字线，其中，当擦除电压被提供至多个存储器单元的沟道时，地址解码器使通过从块字线的电压中减去全局字线的电压所获得的电压逐步地增大。

Description

半导体存储器件及其擦除方法
相关申请的交叉引用
本申请要求2013年10月31日提交的申请号为10-2013-0131082的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各种示例性实施例总体而言涉及一种电子器件，更具体而言，涉及一种半导体存储器件及其擦除方法。
背景技术
半导体存储器件是利用由例如硅（Si）、锗（Ge）、砷化镓（GaAs）或磷化铟（InP）制成的半导体实现的储存器件。半导体存储器件可以被分成易失性存储器件和非易失性存储器件。
易失性存储器件在断电时不能保持储存的数据。易失性存储器件的实例可以包括：静态随机存取存储器（SRAM）、动态RAM（DRAM）和同步DRAM（SDRAM）。非易失性存储器件可以保持储存的数据而与加电/断电情况无关。非易失性存储器的实例包括：只读存储器（ROM）、掩模ROM（MROM）、可编程ROM（PROM）、可擦除可编程ROM（EPROM）、电可擦除可编程ROM（EEPROM）、快闪存储器、相变RAM（PRAM）、磁性RAM（MRAM）、阻变RAM（RRAM）和铁电RAM（FRAM）。快闪存储器可以被分成或非（NOR）型存储器和与非（NAND）型存储器。
近来，为了改善半导体存储器件的集成度，已经对具有三维阵列结构的半导体存储器件进行了研究。在这种半导体存储器件的擦除操作中，可以在存储器单元的沟道和字线之间产生高电场。当重复擦除操作时，存储器单元会由于高电场而逐步地恶化。
发明内容
本发明的示例性实施例涉及一种防止存储器单元恶化的半导体存储器件及其擦除方法。
根据本发明的一个实施例的半导体存储器件可以包括：存储器单元阵列，具有多个存储器单元；传输晶体管组，具有耦接在全局字线和局部字线之间的正常传输晶体管，所述局部字线与多个存储器单元耦接；以及地址解码器，与全局字线和块字线耦接，正常传输晶体管的栅极共同耦接至所述块字线，其中，当擦除电压被提供至多个存储器单元的沟道时，地址解码器使通过从块字线的电压中减去全局字线的电压所获得的电压逐步地增大。
根据本发明的一个实施例，一种半导体存储器件的擦除方法，所述半导体器件具有多个存储器单元和正常传输晶体管，所述正常传输晶体管耦接在全局字线与局部字线之间，所述局部字线与多个存储器单元耦接，所述擦除方法可以包括以下步骤：将擦除电压提供至多个存储器单元的沟道；以及当提供擦除电压时，使通过从与正常传输晶体管的栅极共同连接的块字线的电压中减去全局字线的电压所获得的电压逐步地增大；以及将接地电压经由全局字线施加至局部字线。
根据本发明的另一个实施例的半导体存储器件可以包括：存储器单元阵列，具有层叠在衬底之上的多个存储器单元；局部字线，与多个存储器单元耦接；以及地址解码器，与局部字线耦接，其中，地址解码器将局部字线浮置，以将局部字线的电压增大被提供至多个存储器单元的沟道的擦除电压，然后将局部字线的电压逐步地放电。
附图说明
图1是说明半导体存储器件的图；
图2是说明图1中所示的存储器单元阵列的一个实施例的框图；
图3是说明图2中所示的存储块中的一个的电路图；
图4是说明图2中所示的存储块中的一个的另一个实施例的电路图；
图5是说明图1中所示的地址解码器的详细框图；
图6是说明图5中所示的块解码器、全局线控制器、以及传输晶体管组中的一个传输晶体管组之间的关系的图；
图7是说明在擦除操作期间施加至选中的存储块的电压的时序图；
图8是说明施加至执行擦除操作的存储块的电压的另一个实施例的时序图；
图9是说明施加至执行擦除操作的存储块的电压的又一个实施例的时序图；
图10是说明包括图1中所示的半导体存储器件的存储系统的框图；
图11是说明图10中所示的存储系统的应用实例的框图；以及
图12是说明包括参照图11所述的存储系统的计算系统的框图。
具体实施方式
在下文中，将参照附图详细地描述本发明的各种示例性实施例。提供附图以使本领域的技术人员能根据本发明的示例性实施例来制造和利用本发明。在本公开中，附图标记直接对应于本发明的各种附图和实施例中相同编号的部分。
另外，“连接/耦接”表示一个部件直接与另一个部件耦接，或经由另一个部件间接耦接。在本说明书中，只要未在句子中特意提及，单数形式可以包括复数形式。另外，在说明书中使用的“包括/包含”或“包括有/包含有”表示存在或增大一个或多个部件、步骤、操作以及元件。
图1是说明半导体存储器件100的框图。
参见图1，半导体存储器件100可以包括：存储器单元阵列110、地址解码器120、电压发生器130、读写电路140以及控制逻辑150。
存储器单元阵列110可以经由行线RL与地址解码器120耦接。存储器单元阵列110可以经由位线BL与读写电路140耦接。
存储器单元阵列110可以包括多个存储块。多个存储块中的每个可以包括多个单元存储串。多个单元存储串中的每个可以包括层叠在衬底之上的多个存储器单元。根据一个实施例，多个存储器单元可以是非易失性存储器单元。根据一个实施例，多个存储器单元中的每个可以被定义为单电平单元或多电平单元。以下将参照图2至图4详细地描述存储器单元阵列110。
地址解码器120可以经由行线RL耦接至存储器单元阵列110。行线RL可以包括局部漏极选择线、局部字线、局部源极选择线以及公共源极线。根据一个实施例，行线RL还可以包括局部管道选择线。
地址解码器120可以适用于响应于控制逻辑150来驱动行线RL。地址解码器120可以从外部或半导体存储器件100中的输入/输出缓冲器（未示出）接收地址ADDR。
半导体存储器件100的擦除操作可以以存储块为单位执行。即，在擦除操作期间地址ADDR可以包括块地址。地址解码器120可以适用于将块地址解码。当擦除电压Vers被施加至存储器单元阵列110的存储器单元的沟道时，地址解码器120可以响应于解码的块地址来选择至少一个存储块。可以通过控制与选中的存储块耦接的行线RL来擦除选中的存储块中包括的存储器单元中的数据。
地址解码器120可以包括：块解码器、行解码器以及地址缓冲器。
电压发生器130可以适用于通过利用提供至半导体存储器件100的外部电压来产生多个电压。电压发生器130可以通过控制逻辑150来控制。
根据本发明的一个实施例，电压发生器130可以包括通过调节外部电压来产生电源电压的电路。例如，电压发生器130可以包括多个泵浦电容器，并且通过选择性地激活多个泵浦电容器来产生多个电压。多个电压之中的擦除电压Vers可以被施加至存储器单元阵列110的体区，并且被传送至选中的存储块中的存储器单元的沟道。其它的电压可以被传送至地址解码器120。
读写电路140可以经由位线BL耦接至存储器单元阵列110。读写电路140可以通过控制逻辑150来控制。
读写电路140可以在擦除操作期间将位线BL浮置。在编程操作和读取操作期间，读写电路140可以与外部或半导体存储器件100的输入/输出缓冲器（未示出）进行数据DATA通信。
根据一个示例性实施例，读写电路140可以包括页缓冲器（或页寄存器）和列选择电路。
控制逻辑150可以与地址解码器120、电压发生器130以及读写电路140耦接。控制逻辑150可以从外部或半导体存储器件100的输入/输出缓冲器（未示出）接收控制信号CTRL。控制逻辑150可以响应于控制信号CTRL而控制半导体存储器件100的整体操作。
半导体存储器件100还可以包括输入/输出缓冲器（未示出）。输入/输出缓冲器可以接收控制信号CTRL和地址ADDR，并且将控制信号CTRL和地址ADDR分别传送至控制逻辑150和地址解码器120。另外，输入/输出缓冲器可以适用于将从外部输入的数据DATA传送至读写电路104，并且将来自读写电路140的数据DATA传送至外部。
根据本发明的一个示例性实施例，半导体存储器件100可以是快闪存储器件。
图2是说明图1中所示的存储器单元阵列110的一个实施例的框图。
参见图2，存储器单元阵列110可以包括多个存储块BLK1至BLKz。每个存储块BLK1至BLKz可以包括三维配置。每个存储块BLK1至BLKz可以包括层叠在衬底之上的多个存储器单元。存储器单元可以被布置在+X方向、+Y方向以及+Z方向。以下将参照图3和图4来描述每个存储块的配置。
图3是说明图2中所示的存储块BLK1至BLK中的一个（例如第一存储块BLK1）的电路图。
参见图3，第一存储块BLK1可以包括多个单元串CS11至CS1m和CS21至CS2m。单元串CS11至CS1m和CS21至CS2m中的每个可以沿着+Z方向延伸。单元串CS11至CS1m和CS21至CS2m中的每个可以包括沿着+Z方向层叠的源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn和漏极选择晶体管DST。
每个单元串的源极选择晶体管SST可以具有第一高度。每个单元串的源极选择晶体管SST的源极可以与公共源极线CSL耦接，并且其栅极可以与局部源极选择线LSSL耦接。
第一存储器单元MC1至第n存储器单元MCn可以分别具有第二高度至第n+1高度。具有相同高度的存储器单元可以与同一字线耦接。每个单元串的第一存储器单元MC1的栅极可以与第一局部字线LWL1耦接。每个单元串的第二存储器单元MC2的栅极可以与第二局部字线LWL2耦接。每个单元串的第三存储器单元MC3的栅极可以与第三局部字线LWL3耦接。每个单元串的第四存储器单元MC4的栅极可以与第四局部字线LWL4耦接。每个单元串的第n存储器单元MCn的栅极可以与第n局部字线LWLn耦接。
每个单元串的漏极选择晶体管DST可以具有第n+2高度。被布置在同一行（即在+X方向）的单元串的漏极选择晶体管DST可以与同一局部漏极选择线耦接。包括在每个单元串CS11至CS1m中的漏极选择晶体管DST的栅极可以与第一局部漏极选择线LDSL1耦接。包括在单元串CS21至CS2m的每个中的漏极选择晶体管DST的栅极可以与第二局部漏极选择线LDSL2耦接。
被布置在同一行（即沿着+Y方向）的单元串的漏极选择晶体管DST可以与同一位线耦接。包括在单元串CS11和CS21中的漏极选择晶体管DST可以与第一位线BL1耦接。包括在单元串CS1m至CS2m中的漏极选择晶体管DST可以与第m位线BLm耦接。
根据本发明的一个实施例，尽管在图3中未示出，但是至少一个虚设存储器单元可以被提供在漏极选择晶体管DST与第一存储器单元MC1至第n存储器单元MCn之间。至少一个虚设存储器单元还可以被包括在源极选择晶体管SST和第一存储器单元MC1至第n存储器单元MCn之间。出于其他的各种目的，虚设存储器单元可以被布置在存储器单元之间或者与存储器单元相邻。
图4是说明图2中所示的存储块BLK1至BLKz中的一个（例如，第一存储块BLK1）的另一个实施例（BLK1’）的电路图。
参见图4，第一存储块BLK1’可以包括多个单元串CS11’至CS1m’和CS21’至CS2m’。单元串CS11’至CS1m’和CS21’至CS2m’中的每个可以包括源极选择晶体管SST、第一存储器单元MC1至第n存储器单元MCn以及漏极选择晶体管DST。
单元串CS11’至CS1m’和CS21’至CS2m’中的每个可以被形成为‘U’形。
每个单元串的源极选择晶体管SST的源极可以与公共源极线CSL耦接，并且其栅极可以与局部源极选择线LSSL耦接。
每个单元串的第一存储器单元MC1至第n存储器单元MCn可以被分成第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn。第一存储器单元MC1至第p存储器单元MCp可以被布置在与+Z方向相反的方向，并且串联耦接在源极选择晶体管SST与管道晶体管PT之间。第p+1存储器单元MCp+1至第n存储器单元MCn可以被顺序布置在+Z方向，并且串联耦接在管道晶体管PT与漏极选择晶体管DST之间。
具有相同高度的存储器单元可以与同一字线耦接。每个单元串的第一存储器单元MC1的栅极可以与第一局部字线LWL1耦接。每个单元串的第二存储器单元MC2的栅极可以与第二局部字线LWL2耦接。每个单元串的第p存储器单元MCp的栅极可以与与第p局部字线LWLp耦接。每个单元串的第p+1存储器单元MCp+1的栅极可以与第p+1局部字线LWLp+1耦接。每个单元串的第n-1存储器单元MCn-1的栅极可以与第n-1局部字线LWLn-1耦接。每个单元串的第n存储器单元MCn的栅极可以与第n局部字线LWLn耦接。
每个单元串的管道晶体管PT可以将第一存储器单元MC1至第p存储器单元MCp和第p+1存储器单元MCp+1至第n存储器单元MCn彼此耦接。每个单元串的管道晶体管PT的栅极可以与局部管道选择线LPL耦接。在另一个实例中，被布置在同一行（即在+X方向）的单元串的管道晶体管PT的栅极可以与同一局部管道选择线耦接，同时被布置在不同行的单元串的管道晶体管PT的栅极可以与不同的局部管道选择线耦接。
被布置在同一行的单元串的管道晶体管PT的栅极可以与同一局部漏极选择线耦接。被包括在单元串CS11’至CS1m’的每个中的漏极选择晶体管DST的栅极可以与第一局部漏极选择线LDSL1耦接。被包括在单元串CS21’至CS2m’的每个中的漏极选择晶体管DST的栅极可以与第二局部漏极选择线LDSL2耦接。
结果，图3中所示的存储块BLK1和图4中所示的存储块BLK1’可以具有相似的等效电路，除了管道选择晶体管PT被包括在每个单元串之外。
图5是说明图1中所示的地址解码器120的详细框图。
参见图5，地址解码器120可以包括：块解码器121、全局线控制器122和传输晶体管电路123。
块解码器121可以接收地址ADDR。在擦除操作期间，地址ADDR可以包括块地址。块解码器121可以响应于块地址来选择第一传输晶体管组210至第Z传输晶体管组2z0中的一个。例如，块解码器121可以经由多个块字线耦接至第一传输晶体管组210至第z传输晶体管组2Z0，并且响应于地址ADDR而将多个块字线中的一个激活。
全局线控制器122可以经由全局线GLs耦接至第一传输晶体管组210至第Z传输晶体管组2Z0。全局线控制器122可以响应于控制逻辑150（如图1中所示）的控制而将从电压发生器130中提供的电压施加至全局线GLs。
传输晶体管电路123可以包括第一传输晶体管组至第Z传输晶体管组2Z0。第一传输晶体管组210至第Z传输晶体管组2Z0中的每个可以包括多个传输晶体管。第一传输晶体管组210至第Z传输晶体管组2Z0可以分别与第一局部线LLs1至第Z局部线LLsZ耦接。第一传输晶体管组210可以耦接在全局线GLs与第一局部线LLs1之间。第二传输晶体管组220可以耦接在全局线GLs与第二局部线LLs2之间。第Z传输晶体管组2Z0可以耦接在全局线GLs与第Z局部线LLsZ之间。在第一传输晶体管组210至第Z传输晶体管组2Z0之中，由块解码器121选中的传输晶体管组可以与全局线GLs和相应的局部线电耦接。
图6是说明图5中所示的块解码器121、全局线控制器122以及传输晶体管组210至2Z0之一（210）之间的关系的图。
参见图6，第一传输晶体管组210可以与局部源极选择线LSSL、局部字线LWL1至LWLn以及局部漏极选择线LDSL1和LDSL2耦接。局部源极选择线LSSL、局部字线LWL1至LWLn以及局部漏极选择线LDSL1和LDSL2可以形成第一局部线LLs1。局部源极选择线LSSL、局部字线LWL1至LWLn以及局部漏极选择线LDSL1和LDSL2可以分别与第一存储块BLK1和BLK1’耦接，如以上参照图3和图4所述。
第一传输晶体管组210可以包括：源极传输晶体管SPT、第一正常传输晶体管NPT1至第n正常传输晶体管NPTn以及第一漏极传输晶体管DPT1和第二漏极传输晶体管DPT2。
源极传输晶体管SPT可以耦接在全局源极选择线GSSL与局部源极选择线LSSL之间。第一正常传输晶体管NPT1至第n正常传输晶体管NPTn可以分别耦接在第一全局字线GWL1至第n全局字线GWLn与局部字线LWL1至LWLn之间。第一漏极传输晶体管DPT1和第二漏极传输晶体管DPT2可以分别耦接在第一全局漏极选择线GDSL1与第一局部漏极选择线LDSL1之间和第二全局漏极选择线GDSL2与第二局部漏极选择线LDSL2之间。
块解码器121可以经由块字线BLKWL而与源极传输晶体管SPT、第一正常传输晶体管NPT1至第n正常传输晶体管NPTn、以及第一漏极传输晶体管DPT1和第二漏极传输晶体管DPT2的栅极共同耦接。在擦除操作期间，块解码器121可以接收来自电压发生器130的电压，并且将电压传送至块字线BLKWL。
全局线控制器122可以与全局源极选择线GSSL、第一全局字线GWL1至第n全局字线GWLn、以及第一全局漏极选择线GDSL1和第二全局漏极选择线GDSL2耦接。全局源极选择线GSSL、第一全局字线GWL1至第n全局字线GWLn、以及第一全局漏极选择线GDSL1和第二全局漏极选择线GDSL2可以形成如以上参照图5所述的全局线GLs。在擦除操作期间，全局线控制器122可以从电压发生器130中接收电压，并且响应于控制逻辑150的控制而将电压传送至全局线GLs。
根据本发明的一个实施例，当存储块BLK1被配置成以上参照图5所述的实施例（BLK1’）时，还可以提供与全局线控制器122耦接的全局管道选择线，并且第一传输晶体管组210还可以包括耦接在图4中所示的局部管道线LPL、与全局管道选择线之间的管道传输晶体管。
图7是说明在擦除操作期间施加至选中的存储块BLK1的电压的时序图。
参见图6和图7，在第一时刻T1处，块字线电压Vblk可以被施加至块字线BLKWL。
在第二时刻T2处，具有高电压电平的预电压Vpre可以被传送至单元串CS11至CS1m和CS21至CS2m中的存储器单元的沟道。例如，从电压发生器130中产生的预电压Vpre可以穿通存储块BLK1的体区和公共源极线CSL，并且被传送至存储器单元的沟道。
字线电压Vwl可以被施加至全局字线GWL1至GWLn。字线电压Vwl可以分别经由全局字线GWL1至GWLn传送至正常传输晶体管NPT1至NPTn。正常传输晶体管NPT1至NPTn的栅极可以经由块字线BLKWL来接收块字线电压Vblk。字线电压Vwl可以比块字线电压Vblk高。当将正常传输晶体管NPT1至NPTn的每个的栅极电压减去其源极电压获得的电压比相应的阈值电压高时，正常传输晶体管NPT1至NPTn中的每个可以导通。由于施加至正常传输晶体管NPT1至NPTn中的每个的栅极的块字线电压Vblk比施加至其源极的电压（Vwl）低，所以正常传输晶体管NPT1至NPTn可以被关断。因此，全局字线GWL1至GWLn和局部字线LWL1至LWLn可以彼此电分开，并且局部字线LWL1至LWLn可以被浮置。局部字线LWL1至LWLn的电压可以被升高施加至存储器单元的沟道的预电压Vpe这么多。
在第三时刻T3处，比预电压Vpre高的擦除电压Vers可以被施加至单元串CS11至CS1m和CS21至CS2m的存储器单元的沟道。由于局部字线LWL1至LWLn被浮置，所以局部字线LWL1至LWLn的电压可以进一步地增大。
选择线电压Vsl可以被施加至全局漏极选择线GDSL1和GDSL2以及全局源极选择线GSSL。选择线电压Vsl可以高于通过将块字线电压Vblk减去传输晶体管的阈值电压获得的电压。例如，选择线电压Vsl可以被设定成比块字线电压Vblk高。漏极传输晶体管DPT1和DPT2以及源极传输晶体管SPT可以被关断，由于通过将其栅极电压减去其源极电压获得的电压比相应的阈值电压低。结果，局部漏极选择线LDSL1和LDSL2以及局部源极选择线LSSL可以被浮置，并且局部漏极选择线LDSL1和LDSL2以及局部源极选择线LSSL的电压可以被升高施加至存储器单元的沟道的擦除电压Vers这么多。
在第四时刻T4处，块字线BLKWL的电压可以逐步地增大至预定的电压Vs。图6中所示的块解码器121可以响应于控制逻辑150而台阶式逐步地增大块字线BLKWL的电压。例如，预定的电压Vs可以大于字线电压Vwl和正常传输晶体管的阈值电压之和。
施加至正常传输晶体管NPT1至NPTn的栅极的电压可以从块字线电压Vblk起逐步地增大。结果，通过从施加至每个正常传输晶体管的栅极的电压中减去施加至每个正常传输晶体管的源极的电压（Vwl）所获得的电压可以逐步地降低。因此，在全局字线GWL1至GWLn与局部字线LWL1至LWLn之间流动的电流量可以逐步地增大，并且局部字线LWL1至LWLn的升高电压可以逐步地降低。
通过将预定的电压Vs减去字线电压Vwl获得的电压可以高于正常传输晶体管的阈值电压。即，当块字线BLKWL的电压增大至预定的电压Vs时，正常传输晶体管可以被完全导通，并且全局字线GWL1至GWLn和局部字线LWL1至LWLn可以彼此电耦接。
选择线电压Vsl可以被设定成比预定的电压Vs高。即，施加至漏极传输晶体管DPT1和DPT2的栅极的预定的电压Vs，可以比施加至其源极的电压（Vsl）低。局部漏极选择线LDSL1和LDSL2以及局部源极选择线LSSL仍会被浮置。
在第五时刻T5处，当块字线BLKWL的电压达到预定的电压Vs时，接地电压可以被施加至全局字线GWL1至GWLn。因此，接地电压可以经由全局字线GWL1至GWLn传送至局部字线LWL1至LWLn。
由于擦除电压Vers与传送至局部字线LWL1至LWLn的电压之间的差，所以可以擦除储存在单元串CS11至CS1m和CS21至CS2m的存储器单元中的数据。
不同于根据本发明的实施例，当全局字线GWL1至GWLn的电压从字线电压Vwl急剧地改变成接地电压、而非逐步地增大块字线电压Vblk时，正常传输晶体管NPT1至NPTn可以因施加至其栅极的块字线电压Vblk与施加至其源极的接地电压之间的差而导通。因此，局部字线LWL1至LWLn的电压可以从高电压急剧地改变成接地电压。当局部字线LWL1至LWLn的电压在每个擦除操作中都急剧地改变时，局部字线LWL1至LWLn与沟道之间的电场会急剧地改变，并且存储器单元会由于电气过应力（例如，存储器单元的隧道氧化物）而快速地恶化。
根据本发明的一个实施例，在块字线BLKWL与全局接地字线GWL1至GWLn之间的电压差降低之后，接地电压可以被施加至全局字线GWL1至GWLn。因此，局部字线LWL1至LWLn的电压可以逐步地降低。因此，可以防止存储器单元的恶化。
在第六时刻T6处，擦除电压Vers可以被阻挡，并且存储器单元的沟道的电压可以降低。因此，处于浮置状态的局部漏极选择线LDSL1和LDSL2以及局部源极选择线LSSL的电压也可以被降低。
在第七时刻T7处，全局漏极选择线GDSL1和GDSL2以及全局源极选择线GSSL的电压可以被改变成接地电压，并且随后，块字线BLKWL的电压也可以被改变成接地电压。
根据本发明的一个实施例，当存储块BLK1被配置成如以上参照图4所述的实施例（BLK1’）时，也可以采用与全局漏极选择线GDSL1和GDSL2以及全局源极选择线GSSL大体相同的方式来控制全局管道线。结果，可以采用与图7中所示的局部漏极选择线LDSL1和LDSL2以及局部源极选择线LSSL大体相同的方式来描述图4中所示的局部管道线LPL的电压。
图8是说明施加至执行擦除操作的存储块的电压的另一个实施例的时序图。
图8可以采用除了第四时刻T4和第五时刻T5之间的间隔之外与图7大体相同的方式来描述。在下文中，省略与之前描述的时序图共同的内容的描述。
在第四时刻T4处，施加至全局字线GWL1至GWLn的字线电压Vwl可以逐步地降低。例如，图6中所示的全局线控制器122可以响应于控制逻辑150而台阶式逐步地降低全局字线GWL1至GWLn的电压。块字线BLKWL的电压可以保持在块字线电压Vblk。
通过将施加至正常传输晶体管NPT1至NPTn的栅极的块字线电压Vblk减去施加至正常传输晶体管NPT1至NPTn的源极的电压获得的电压可以逐步地降低。结果，在全局字线GWL1至GWLn与局部字线LWL1至LWLn之间流动的电流量可以逐步地增大，因而局部字线LWL1至LWLn的升高电压可以逐步地降低。
另外，当全局字线GWL1至GWLn的电压达到接地电压时，局部字线LWL1至LWLn的电压可以具有接地电压。
根据本发明的一个实施例，可以通过逐步地降低施加至全局字线GWL1至GWLn的字线电压Vwl来降低块字线BLKWL与全局字线GWL1至GWLn之间的电压差。
图9是说明根据施加至执行擦除操作的存储块的电压的本发明的又一个实施例的时序图。
图9可以采用除了第四时刻T4与第五时刻T5之间的间隔之外与图7大体相同的方式来描述。在下文中，省略与之前描述的时序图共同内容的描述。
在第四时刻T4处，施加至全局字线GWL1至GWLn的字线电压Vwl可以逐步地降低。块字线BLKWL的电压可以从块字线电压Vblk逐步地增大至预定的电压Vs。
因此，通过将经由块字线BLKWL施加至正常传输晶体管NPT1至NPTn的栅极的电压减去经由全局字线GWL1至GWLn施加至正常传输晶体管NPT1至NPTn的源极的电压获得的电压可以逐步地降低。因此，流经全局字线GWL1至GWLn和局部字线LWL1至LWLn的电流量可以逐步地增大，使得局部字线LWL1至LWLn的升高电压可以逐步地降低。
另外，当全局字线GWL1至GWLn的电压达到接地电压时，局部字线LWL1至LWLn的电压可以具有接地电压。
根据本发明的一个实施例，可以通过逐步地降低施加至全局字线GWL1至GWLn的字线电压Vwl、并且逐步地增大施加至块字线BLKWL的电压来降低块字线BLKWL与全局字线GWL1至GWLn之间的电压差。
图10是说明包括图1中所示的半导体存储器件100的存储系统1000的框图。
参见图10，存储系统1000可以包括半导体存储器件100和控制器1200。
半导体存储器件100可以采用与以上参照图1至图9所述的大体相同的方式来配置和操作。因而，将省略其详细描述。
控制器1200可以与主机和半导体存储器件100耦接。控制器1200可以响应于来自主机的请求而访问半导体存储器件100。例如，存储器控制器1200可以控制半导体存储器件100的读取、写入、擦除以及背景操作。控制器1200可以提供半导体存储器件100与主机之间的接口。控制器1200可以驱动用于控制半导体存储器件100的固件。
控制器1200可以包括：随机存取存储器（RAM）1210、处理单元1220、主机接口1230、存储器接口1240以及错误校正码块1250。RAM1210可以用作处理单元1220的操作存储器、存储器件200与主机之间的高速缓冲存储器、以及半导体存储器件100与主机之间的缓冲存储器中的至少一种。处理单元1220可以控制控制器1200的总体操作。
主机接口1230可以包括用于主机和控制器1200之间的数据交换的协议。根据一个示例性实施例，控制器1200可以经由如下的各种接口协议中的一个与主机通信，各种接口协议包括：通用串行总线（USB）协议、多媒体卡（MMC）协议、外围组件互连（PCI）协议、PCI-express（PCI-E）协议、高级技术附件（ATA）协议、串行ATA协议、并行ATA协议、小型计算机小型接口（SCSI）协议、加强型小型硬盘接口（ESDI）协议、电子集成驱动器（IDE）协议以及私有协议。
存储器接口1240可以包括用于与半导体存储器件100通信的协议。例如，存储器接口1240可以包括至少一种快闪存储器接口，诸如“与非”（NAND）接口和“或非”（NOR）接口。
ECC块1250可以通过利用错误校正码（ECC）来检测来自半导体存储器件100的数据中的错误。
控制器1200和半导体存储器件100可以被集成在单个半导体器件中。在一个示例性实施例中，控制器1200和半导体存储器件100可以被集成在单个半导体器件中以形成存储卡。例如，控制器1200和半导体存储器件100可以被集成在单个半导体器件中以形成PC卡（个人计算机存储卡国际协会（PCMCIA））、快闪存储器（CF）卡、小型媒体卡（SM或SMC）、记忆棒、多媒体卡（MMC、RS-MMC或微型MMC）、SD卡（SD、迷你SD、微型SD或SDHC）、或者通用快闪储存器（UFS）。
控制器1200和半导体存储器件100可以被集成在单个半导体器件中以形成半导体驱动器（固态驱动器（SSD））。半导体驱动器（SSD）可以包括被配置成将数据储存在半导体存储器中的储存器件。当存储系统1000用作半导体驱动器（SSD）时，与存储系统1000耦接的主机的操作速度可以显著地提高。
在另一个实例中，存储系统100可以用作电子设备的各种部件中的一种，所述电子设备诸如计算机、超级移动PC（UMPC）、工作站、网络书、个人数字助理（PDA）、便携式计算机、网络平板电脑、无线电话、移动电话、智能电话、电子书、便携式多媒体播放器（PMP）、便携式游戏机、导航设备、黑盒子、数码照相机、三维（3D）电视机、数字录音机、数字音频播放器、数字图像记录器、数字图像播放器、数字录像机、数字视频播放器、用于在无线环境下传送/接收信息的设备、用于家用网络的各种电子设备中的一种、用于计算机网络的各种电子设备中的一种、用于远程信息处理网络的各种电子设备中的一种、RFID设备和/或用于计算系统的各种设备中的一种等。
在一个示例性实施例中，半导体存储器件100或存储系统1000可以采用各种方式来封装。例如，在一些实施例中，半导体存储器件100或存储系统1000可以利用如下各种方法来封装，诸如封装上封装（PoP）、球栅阵列（BGA）、芯片级封装（CSP）、塑料引线芯片载体（PLCC）、塑料双列直插式封装（PDIP）、华夫包式管芯（die in waffle pack）、晶片形式管芯（die in wafer form）、板上芯片（COB）、陶瓷双列直插式封装（CERDIP）、塑料公制四方扁平封装（MQFP）、薄型四方扁平封装（TQFP）、小外型封装（SOIC）、紧缩小外型封装（SSOP）、薄型小外型封装（TSOP）、薄型四方扁平封装（TQFP）、系统级封装（SIP）、多芯片封装（MCP）、晶片级制造封装（WFP）、和/或晶片级处理层叠封装（WSP）等。
图11是说明图10中所示的存储系统的一个应用实例（2000）的框图。
参见图11，存储系统2000可以包括半导体存储器件2100和控制器2200。半导体存储器件2100可以包括多个半导体存储器芯片。半导体存储器芯片可以被分成多个组。
图11说明分别经由第一沟道CH1至第k沟道CHk而与控制器220通信的多个组。每个存储器芯片可以采用与以上参照图1所述的半导体存储器件100大体相同的方式来配置和操作。
每个组可以经由单个公共沟道而与控制器2200通信。控制器2200可以采用与以上参照图10所述的控制器1200大体相同的方式来配置，并且可以控制半导体存储器件2100的多个存储器芯片。
图11说明与单个沟道耦接的多个半导体存储器芯片。然而，存储系统2000可以被修改使得单个半导体存储器芯片可以与单个沟道耦接。
图12是说明包括图11中所示的存储系统2000的计算系统3000的框图。
参见图12，计算系统3000可以包括：中央处理单元3100、随机存取存储器（RAM）3200、用户接口3300、电源3400、系统总线3500以及存储系统2000。
存储系统2000可以经由系统总线3500而与中央处理单元3100、RAM3200、用户接口3300以及电源3400电耦接。经由用户接口3300提供或者通过中央处理单元3100处理的数据可以被储存在存储系统2000中。
图12说明经由控制器2200而与系统总线3500耦接的半导体存储器件2100。然而，半导体存储器件2100可以与系统总线3500直接耦接。控制器2200的功能可以通过中央处理单元3100和RAM3200来执行。
图12说明以上参照图11所述的存储系统2000。然而，存储系统2000可以用以上参照图10所述的存储系统1000来代替。在一个示例性实施例中，计算系统3000可以包括以上分别参照图10和图11所述的存储系统1000和2000两种。
如根据本发明的实施例所述，在块字线BLKWL与全局字线GWL1至GWLn之间的电压差逐步地降低之后，接地电压可以被施加至全局字线GWL1至GWLn。结果，全局字线GWL1至GWLn的电压可以逐步地降低。因此，可以防止存储器单元的恶化。
根据本发明的实施例，提供了一种防止存储器单元恶化的半导体存储器件及其擦除方法。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了如下的技术方案。
技术方案1.一种半导体存储器件，包括：
存储器单元阵列，具有多个存储器单元；
传输晶体管组，具有耦接在全局字线与局部字线之间的正常传输晶体管，所述局部字线与所述多个存储器单元耦接；以及
地址解码器，与所述全局字线和块字线耦接，所述正常传输晶体管的栅极共同耦接至所述块字线，
其中，当擦除电压被提供至所述多个存储器单元的沟道时，所述地址解码器使通过从所述块字线的电压中减去所述全局字线的电压所获得的电压逐步地增大。
技术方案2.如技术方案1所述的半导体存储器件，其中，当所述擦除电压被提供至所述多个存储器单元的所述沟道时，所述地址解码器使所述块字线的电压逐步地增大。
技术方案3.如技术方案2所述的半导体存储器件，其中，当所述块字线的电压逐步地增大至第一电压电平时，所述地址解码器将接地电压施加至所述全局字线。
技术方案4.如技术方案3所述的半导体存储器件，其中，所述存储器单元阵列还包括漏极选择晶体管和源极选择晶体管，以及
预定数目个所述存储器单元耦接在所述漏极选择晶体管与所述源极选择晶体管之间。
技术方案5.如技术方案4所述的半导体存储器件，其中，所述传输晶体管组还包括：
漏极传输晶体管，耦接在局部漏极选择线与全局漏极选择线之间，所述局部漏极选择线与所述漏极选择晶体管耦接；以及
源极传输晶体管，耦接在局部源极选择线与全局源极选择线之间，所述局部源极选择线与所述源极选择晶体管耦接，
其中，所述漏极传输晶体管的栅极和所述源极传输晶体管的栅极共同耦接至所述块字线，
其中，所述地址解码器分别经由所述全局漏极选择线和所述全局源极选择线而与所述漏极传输晶体管和所述源极传输晶体管耦接。
技术方案6.如技术方案5所述的半导体存储器件，其中，所述地址解码器将具有比所述第一电压电平高的电压电平的电压施加至所述全局漏极选择线和所述全局源极选择线。
技术方案7.如技术方案3所述的半导体存储器件，其中，所述多个存储器单元被分成串联耦接的第一存储器单元和串联耦接的第二存储器单元，以及
所述存储器单元阵列还包括被布置在所述第一存储器单元与所述第二存储器单元之间的管道晶体管。
技术方案8.如技术方案7所述的半导体存储器件，其中，所述传输晶体管组还包括耦接在局部管道选择线与全局管道选择线之间的管道传输晶体管，所述局部管道选择线与所述管道晶体管耦接，
其中，所述管道传输晶体管的栅极与所述块字线耦接，以及
所述地址解码器将具有比所述第一电压电平高的电压电平的电压施加至所述全局管道选择线。
技术方案9.如技术方案1所述的半导体存储器件，其中，当所述擦除电压被提供至所述多个存储器单元的沟道时，所述地址解码器使所述全局字线的电压逐步地降低。
技术方案10.如技术方案1所述的半导体存储器件，其中，所述地址解码器包括：
块解码器，适用于控制所述块字线；以及
行解码器，适用于控制所述全局字线。
技术方案11.一种半导体存储器件的擦除方法，所述半导体存储器件具有多个存储器单元和正常传输晶体管，所述正常传输晶体管耦接在全局字线与局部字线之间，所述多个存储器单元与所述局部字线耦接，所述擦除方法包括以下步骤：
将擦除电压提供至所述多个存储器单元的沟道；以及
在提供所述擦除电压的同时，使通过从与所述正常传输晶体管的栅极共同连接的块字线的电压中减去所述全局字线的电压所获得的电压逐步地增大；以及
将接地电压经由所述全局字线施加至所述局部字线。
技术方案12.如技术方案11所述的擦除方法，其中，在所述电压逐步地增大的步骤中，所述块字线的电压逐步地增大，且所述全局字线的电压被保持。
技术方案13.如技术方案12所述的擦除方法，其中，当所述块字线的电压逐步地增大至第一电压电平时，所述接地电压被施加至所述全局字线。
技术方案14.如技术方案11所述的擦除方法，其中，提供所述擦除电压的步骤包括：将所述局部字线浮置以根据所述擦除电压来增大所述局部字线的电压。
技术方案15.如技术方案11所述的擦除方法，其中，在电压逐步地增大的步骤中，所述块字线的电压被保持，且所述全局字线的电压逐步地降低。
技术方案16.如技术方案11所述的擦除方法，其中，在电压逐步地增大的步骤中，所述块字线的电压逐步地增大，且所述全局字线的电压逐步地降低。
技术方案17.一种半导体存储器件，包括：
存储器单元阵列，具有多个存储器单元；
局部字线，与所述多个存储器单元耦接；以及
地址解码器，与所述局部字线耦接，
其中，所述地址解码器将所述局部字线浮置，以将所述局部字线的电压增大提供至所述多个存储器单元的沟道的擦除电压的量，然后将所述局部字线的电压逐步地放电。
技术方案18.如技术方案17所述的半导体存储器件，其中，所述地址解码器包括耦接在全局字线与所述局部字线之间的正常传输晶体管，
所述地址解码器经由块字线而与所述正常传输晶体管的栅极耦接，以及
所述地址解码器逐步地增大所述块字线的电压，以将所述局部字线的电压放电至所述全局字线。
技术方案19.如技术方案17所述的半导体存储器件，其中，所述地址解码器包括耦接在所述全局字线与所述局部字线之间的正常传输晶体管，以及
所述地址解码器逐步地降低所述全局字线的电压，以将所述局部字线的电压放电至所述全局字线。

Claims (10)

1.一种半导体存储器件，包括：
存储器单元阵列，具有多个存储器单元；
传输晶体管组，具有耦接在全局字线与局部字线之间的正常传输晶体管，所述局部字线与所述多个存储器单元耦接；以及
地址解码器，与所述全局字线和块字线耦接，所述正常传输晶体管的栅极共同耦接至所述块字线，
其中，当擦除电压被提供至所述多个存储器单元的沟道时，所述地址解码器使通过从所述块字线的电压中减去所述全局字线的电压所获得的电压逐步地增大。
2.如权利要求1所述的半导体存储器件，其中，当所述擦除电压被提供至所述多个存储器单元的所述沟道时，所述地址解码器使所述块字线的电压逐步地增大。
3.如权利要求2所述的半导体存储器件，其中，当所述块字线的电压逐步地增大至第一电压电平时，所述地址解码器将接地电压施加至所述全局字线。
4.如权利要求3所述的半导体存储器件，其中，所述存储器单元阵列还包括漏极选择晶体管和源极选择晶体管，以及
预定数目个所述存储器单元耦接在所述漏极选择晶体管与所述源极选择晶体管之间。
5.如权利要求4所述的半导体存储器件，其中，所述传输晶体管组还包括：
漏极传输晶体管，耦接在局部漏极选择线与全局漏极选择线之间，所述局部漏极选择线与所述漏极选择晶体管耦接；以及
源极传输晶体管，耦接在局部源极选择线与全局源极选择线之间，所述局部源极选择线与所述源极选择晶体管耦接，
其中，所述漏极传输晶体管的栅极和所述源极传输晶体管的栅极共同耦接至所述块字线，
其中，所述地址解码器分别经由所述全局漏极选择线和所述全局源极选择线而与所述漏极传输晶体管和所述源极传输晶体管耦接。
6.如权利要求5所述的半导体存储器件，其中，所述地址解码器将具有比所述第一电压电平高的电压电平的电压施加至所述全局漏极选择线和所述全局源极选择线。
7.如权利要求3所述的半导体存储器件，其中，所述多个存储器单元被分成串联耦接的第一存储器单元和串联耦接的第二存储器单元，以及
所述存储器单元阵列还包括被布置在所述第一存储器单元与所述第二存储器单元之间的管道晶体管。
8.如权利要求7所述的半导体存储器件，其中，所述传输晶体管组还包括耦接在局部管道选择线与全局管道选择线之间的管道传输晶体管，所述局部管道选择线与所述管道晶体管耦接，
其中，所述管道传输晶体管的栅极与所述块字线耦接，以及
所述地址解码器将具有比所述第一电压电平高的电压电平的电压施加至所述全局管道选择线。
9.如权利要求1所述的半导体存储器件，其中，当所述擦除电压被提供至所述多个存储器单元的沟道时，所述地址解码器使所述全局字线的电压逐步地降低。
10.如权利要求1所述的半导体存储器件，其中，所述地址解码器包括：
块解码器，适用于控制所述块字线；以及
行解码器，适用于控制所述全局字线。
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