CN104733041A - 非易失性存储装置和擦除非易失性存储装置的方法 - Google Patents

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Abstract

本发明公开了非易失性存储装置和擦除非易失性存储装置的方法。提供了一种擦除非易失性存储装置的方法，非易失性存储装置包括沿垂直于基底的方向形成的多个存储块，每个存储块具有连接到位线的多个串。所述方法包括下述步骤：利用电源电压选择将被擦除的存储块；利用负电压取消选择除了选择的存储块以外的剩余的存储块；设置偏置条件以减小取消选择的存储块的泄漏电流；以及对选择的存储块执行擦除操作。

Description

非易失性存储装置和擦除非易失性存储装置的方法
要求于2013年12月19日在韩国知识产权局提交的第10-2013-0159554号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。
技术领域
这里描述的本发明构思的实施例涉及一种非易失性存储装置和一种擦除非易失性存储装置的方法。
背景技术
半导体存储装置可以分为易失性半导体存储装置或非易失性半导体存储装置。非易失性半导体存储装置即使在电源关闭时也保持存储的数据。根据使用的制造技术，存储在非易失性半导体存储装置中数据可以是永久性的或者可重复编程的。非易失性半导体存储装置可以用于例如计算机行业、航空电子行业、通讯行业以及消费电子行业中的各种各样的应用中的用户数据、程序和微码存储。
发明内容
本发明构思的实施例的一个方面提供了一种用于擦除非易失性存储装置的方法，所述非易失性存储装置包括沿垂直于基底的方向形成的多个存储块，每个存储块具有连接到位线的多个串。所述方法包括利用电源电压选择将被擦除的存储块；利用负电压取消选择除了选择的存储块以外的剩余的存储块；设置偏置条件以减小取消选择的存储块的泄漏电流；以及对选择的存储块执行擦除操作。
擦除操作可以包括设置阶段、擦除执行阶段和恢复阶段。所述方法还可以包括在擦除操作期间向地址解码器的阱施加负电压以选择存储块并取消选择所述剩余的存储块。
所述方法还可以包括在恢复阶段期间向地址解码器的阱施加接地电压。
所述方法还可以包括：在设置阶段和擦除执行阶段期间向连接到取消选择的存储块的源极线施加字线擦除电压；在恢复阶段期间向连接到取消选择的存储块的源极线施加电源电压。
所述方法还可以包括：在设置阶段期间向连接到取消选择的存储块的源极线施加电源电压；在擦除阶段期间向连接到取消选择的存储块的源极线施加字线擦除电压；以及在恢复阶段期间向连接到取消选择的存储块的源极线施加电源电压。
所述方法还可以包括：在设置阶段的预定延迟时间段期间向连接到取消选择的存储块的接地选择线施加字线擦除电压；在设置阶段的预定延迟时间流逝之后，向连接到取消选择的存储块的接地选择线施加电源电压。
所述方法还可以包括：当基底的电压变成擦除电压时，使连接到取消选择的存储块的字线、串选择线和接地选择线浮置。
所述方法还可以包括：向连接到选择的存储块的字线施加字线擦除电压；以及使连接到选择的存储块的串选择线浮置。字线擦除电压可以大于接地电压且小于电源电压。
本发明构思的实施例的另一方面提供了一种非易失性存储装置，所述非易失性存储装置包括存储块、地址解码器和控制逻辑器。存储块沿垂直于基底的方向形成，每个存储块包括连接到位线的多个串，每个串具有至少一个串选择晶体管、多个存储单元和至少一个接地选择晶体管。地址解码器被构造成在擦除操作期间响应于地址来选择存储块中的将被擦除的存储块，除了被选择的存储块以外的剩余的存储块被取消选择。控制逻辑器被构造成控制地址解码器，使得在擦除操作期间利用电源电压和负电压来选择选择的存储块，并利用负电压来取消选择所述剩余的存储块。
地址解码器可以包括：第一传输晶体管，使连接到选择的存储块的存储单元的第一字线连接到第一源极线，并且使栅极连接以接收电源电压，使主体连接以接收负电压；以及第二传输晶体管，对应于取消选择的存储块，每个第二传输晶体管使连接到每个取消选择的存储块的存储单元的第二字线连接到第二源极线，并且使栅极连接以接收负电压，使主体连接以接收负电压。
地址解码器可以包括：第一接地传输晶体管，使连接到选择的存储块的接地选择晶体管的第一接地选择线连接到第一接地源极线，并使栅极连接以接收电源电压并使主体连接以接收负电压；以及第二接地传输晶体管，对应于取消选择的存储块，每个第二接地传输晶体管使连接到每个取消选择的存储块的接地选择晶体管的第二接地选择线连接到第二接地源极线，并使栅极连接且使主体连接以接收负电压。在擦除操作期间，在预定的延迟时间段期间首先可以向第一接地源极线和第二接地源极线施加字线擦除电压，然后向第一接地源极线和第二接地源极线施加电源电压。
在擦除操作期间，负电压可以被施加到地址解码器的阱并且被施加到包括在地址解码器中的至少一个传输晶体管的栅极和主体。
擦除操作可以包括设置阶段、擦除执行阶段和恢复阶段，在设置阶段和恢复阶段，电源电压可以被施加到连接到取消选择的存储块的源极线。
在擦除操作期间可以使用接地选择线(GSL)延迟方案。
根据本发明构思的实施例的另一方面，提供了一种非易失性存储装置，所述非易失性存储装置包括：存储单元阵列，具有多个存储块，每个存储块包括连接到位线的多个串，每个串具有至少一个串选择晶体管、多个存储单元和至少一个接地选择晶体管。非易失性存储装置还包括：地址解码器，用于在擦除操作期间选择存储块中的将被擦除的存储块，并且用于在擦除操作期间取消选择存储块中的除了选择的存储块以外的将被禁止擦除的存储块；以及控制逻辑器，被构造成控制地址解码器，以在擦除操作期间向选择的存储块提供电源电压和负电压，并且向取消选择的存储块提供负电压以减小来自取消选择的存储块的泄漏电流。
地址解码器可以包括：第一传输晶体管，具有用于接收电源电压的栅极和用于接收负电压的主体，从而在擦除操作期间使第一源极线与连接到选择的存储块的第一存储单元的第一字线连接；以及第二传输晶体管，具有用于接收负电压的栅极和用于接收负电压的主体，从而在擦除操作期间使第二源极线与连接到取消选择的存储块的第二存储单元的第二字线连接。
在擦除操作期间，擦除电压可以被施加至第一存储单元和第二存储单元中的每个的源极，字线擦除电压可以被施加至第一存储单元的栅极。第二源极线的字线擦除电压被设置为高于0V，字线擦除电压与施加到第二传输晶体管的栅极的负电压一起使第二传输晶体管的栅极源极电压减小。
根据本发明构思的实施例，由于利用负电压减小了取消选择的存储块的泄漏电流，因此数据的可靠性得到改善。
附图说明
通过下面结合附图进行的描述，本发明构思的示例性实施例将被更清楚地理解，在附图中，除非另外说明，否则在不同的附图中同样的附图标记始终表示同样的部件，在附图中：
图1是示意性地示出根据本发明构思的实施例的非易失性存储装置的框图；
图2是根据本发明构思的实施例的在图1中示出的存储块的透视图；
图3是示意性地示出根据本发明构思的实施例的存储块的透视图；
图4是示意性地示出根据本发明构思的实施例的在图3中示出的存储块的等效电路的电路图；
图5是示意性地示出根据本发明构思的实施例的用于概念性地描述擦除操作的传输晶体管偏置条件的示图；
图6是示意性地示出根据本发明构思的实施例的在擦除操作时利用GSL延迟方案的传输晶体管偏置条件的示图；
图7是示意性地示出根据本发明构思的第一实施例的在擦除操作时取消选择的存储块的偏置条件的示图；
图8是示意性地示出根据本发明构思的第二实施例的在擦除操作时取消选择的存储块的偏置条件的示图；
图9是示意性地示出根据本发明构思的第三实施例的在擦除操作时取消选择的存储块的偏置条件的示图；
图10是示意性地示出根据本发明构思的第四实施例的在擦除操作时取消选择的存储块的偏置条件的示图；
图11是示意性地示出根据本发明构思的第五实施例的在擦除操作时取消选择的存储块的偏置条件的示图；
图12是示意性地示出根据本发明构思的第六实施例的在擦除操作时取消选择的存储块的偏置条件的示图；
图13是示意性地示出根据本发明构思的实施例的非易失性存储装置的擦除操作的流程图；
图14是示意性地示出根据本发明构思的实施例的固态驱动器的框图；
图15是示意性地示出根据本发明构思的实施例的eMMC的框图；
图16是示意性地示出根据本发明构思的实施例的UFS系统的框图；以及
图17是示意性地示出根据本发明构思的实施例的移动装置的框图。
具体实施方式
将参照下面的描述和附图来详细描述实施例。然而，本发明构思可以以各种不同的形式实施，并且不应该仅被解释为局限于示出的实施例。相反，作为示例提供这些实施例使得本公开将是彻底的且完整的，而且会将本发明的构思的原理充分地传达给本领域的普通技术人员。因此，对于一些实施例不会描述已知的工艺、元件和技术。除非另外标出，否则在整个附图和书面描述中，同样的附图标记表示同样的元件，因此描述不会重复。在附图中，为清楚起见会夸大层和区域的尺寸和相对尺寸。
将理解的是，尽管在这里可以使用术语“第一”、“第二”、“第三”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应被这些术语所限制。这些术语仅用来将一个元件、组件、区域、层或部分与另一元件、组件、区域、层或部分区别开来。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一元件、组件、区域、层或部分可被称为第二元件、组件、区域、层或部分。
为了易于描述，在这里可使用诸如“在···之下”、“在···下方”、“下面的”、“在……下”、“在···上方”和“上面的”等空间相对术语，以描述如附图中示出的一个元件或特征与其它元件或特征的关系。将理解的是，空间相对术语意在包含除了附图中描绘的方位之外的装置在使用或操作中的不同方位。例如，如果将附图中的装置翻转，则被描述为“在”其它元件或特征“下方”、“下面”或“下”的元件将随后会位于所述其它元件或特征“上方”。因此，示例性术语“在···下方”和“在……下”可包含“在···上方”和“在···下方”两种方位。该装置可被另外定位(旋转90度或在其它方位)并相应地解释这里使用的空间相对描述符。此外，还将理解的是，当层被称为“在”两个层“之间”时，该层可以是所述两个层之间的唯一层，或者也可以存在一个或更多个中间层。
这里所用的术语仅出于描述具体的实施例的目的，而不意图成为本发明构思的限制。如这里所使用的，除非上下文另外清楚地指明，否则单数形式“一个”、“一种”和“该(所述)”也意图包括复数形式。还将理解的是，术语“包含”和/或“包括”用在本说明书中时说明存在陈述的特征、整体、步骤、操作、元件和/或组件，但不排除存在或添加一个或多个其它特征、整体、步骤、操作、元件、组件和/或它们的组。如这里所使用的，术语“和/或”包括一个或更多个相关所列项的任意组合和所有组合。另外，术语“示例性”意图表示示例或说明。
将理解的是，当元件或层被称作“在”另一元件或层“上”、“连接到”另一元件或层、“结合到”另一元件或层或“邻近于”另一元件或层时，该元件或层可直接在所述另一元件或层上、直接连接到所述另一元件或层、直接结合到所述另一元件或层、或者直接邻近于所述另一元件或层，或者也可存在中间元件或层。相反，当元件被称作“直接在”另一元件或层“上”、“直接连接到”另一元件或层或“直接结合到”另一元件或层或者“紧接邻近于”另一元件或层时，不存在中间元件或层。
除非另有定义，否则这里所用的所有术语(包括技术术语和科学术语)具有与本发明构思所属领域的普通技术人员所通常理解的含义相同的含义。进一步将理解的是，除非这里明确这样定义，否则术语(例如在通用的词典中定义的术语)应被解释为具有与相关领域和/或本说明书的上下文中它们的意思相一致的意思，而将不以理想的或过于正式的含义来解释。
在选择的存储块的擦除操作期间，根据本发明构思的实施例的非易失性存储装置通过利用负电压取消选择存储块并且通过设置偏压，使得从取消选择的存储块产生的泄漏电流减小来改善数据的可靠性。非易失性存储装置可以是NAND闪速存储器、垂直NAND闪速存储器(VNAND)、编码型闪速存储器、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)和自旋转移力矩随机存取存储器(STT-RAM)等。另外，非易失性存储装置被构造成具有三维阵列结构。本发明构思的实施例不仅可适用于其中电荷存储层由浮置栅极形成的闪速存储装置，而且可适用于其中电荷存储层由绝缘膜形成的电荷捕获闪速(CTF)存储器。下面，假设非易失性存储装置是垂直NAND闪速存储装置。
图1是示意性地示出根据本发明构思的实施例的非易失性存储装置的框图。参照图1，非易失性存储装置100包括存储单元阵列110、地址解码器(X-DEC)120、输入/输出电路130和控制逻辑器140。
存储单元阵列110通过字线、至少一条串选择线SSL和至少一条接地选择线GSL连接到地址解码器120。存储单元阵列110通过位线连接到输入/输出电路130。存储单元阵列110包括多个存储块BLK1至BLKz(z为2或大于2的整数)。
存储块BLK1至BLKz中的每个包括沿第一方向和第二方向(与第一方向不同)以及沿第三方向(垂直于沿第一方向和第二方向形成的平面)布置以具有三维结构的多个串。这里，每个串可以包括堆叠在基底上的至少一个串选择晶体管、多个存储单元以及至少一个接地选择晶体管。在示例性实施例中，在至少一个串选择晶体管和存储单元之间可以包括至少一个虚设单元。另外，在存储单元和至少一个接地选择晶体管之间可以包括至少一个虚设单元。每个存储单元可以存储至少一个数据位。
地址解码器120基于输入地址来选择存储块BLK1至BLKz中的一个。地址解码器120通过字线、至少一条串选择线SSL和至少一条接地选择线GSL连接到选择的存储块。这里，可以使用电源电压VDD和负电压Vneg来选择存储块。
地址解码器120利用解码的行地址来选择字线、串选择线SSL和接地选择线GSL。另外，地址解码器120对输入地址ADDR的列地址解码。解码后的列地址DCA被提供至输入/输出电路130。在示例性实施例中，地址解码器120可以包括例如行解码器、列解码器和地址缓冲器。
输入/输出电路130通过位线连接到存储单元阵列110。输入/输出电路130被构造成从地址解码器120接收解码后的列地址DCA，并且被构造成利用解码后的列地址DCA来选择位线。
输入/输出电路130接收来自外部装置(例如，存储控制器(未示出))的数据并将接收到的数据存储在存储单元阵列110中。输入/输出电路130还读取来自存储单元阵列110的数据以输出至外部装置。同时，输入/输出电路130可以读取来自存储单元阵列110的第一区域的数据以将其存储在存储单元阵列110的第二区域中。例如，输入/输出电路130可以被构造成执行回拷贝操作(copy-back operation)。
控制逻辑器140控制非易失性存储装置100的包括例如编程操作、读取操作和擦除操作的全部操作。控制逻辑器140响应于由外部装置提供的控制信号和/或命令来操作。
另外，控制逻辑器140根据被设置成使泄漏电流减小的偏压来控制内部组件(例如，存储单元阵列110、地址解码器120和输入/输出电路130)。例如，控制逻辑器140可以在选择的存储块的擦除操作期间向地址解码器120的阱提供负电压Vneg以减小由取消选择的存储块产生的泄漏电流。可以在选择的存储块的擦除操作期间不同地设置地址解码器120的其它偏置条件以减小由取消选择的存储块产生的泄漏电流。
根据本发明构思的实施例的非易失性存储装置100在选择的存储块的擦除操作期间通过将偏置条件设置为使得由至少一个取消选择的存储块产生的泄漏电流减小来减少块擦除干扰(BED)。因此，改善了存储在至少一个取消选择的存储块中的数据的可靠性。
图2是根据本发明构思的实施例的在图1中示出的存储块的透视图。参照图2，存储块BLK中的四个子块形成在基底上。每个子块通过在基底上以平板形状在字线切口之间堆叠至少一条接地选择线GSL、多条字线以及至少一条串选择线SSL来形成。至少一条平板形状的虚设线堆叠在接地选择线GSL和字线之间。或者，至少一条平板形状的虚设线堆叠在字线和串选择线SSL之间。
串选择线切口使串选择线SSL分开。尽管图2中未示出，但是每个字线切口可以包括共源极线CSL。在示例性实施例中，包括在字线切口中的共源极线CSL可以互连。串可以通过使连接到位线的柱贯穿至少一条串选择线SSL、字线和至少一条接地选择线GSL来形成。
图2示出字线切口之间的结构是子块的实施例。然而，本发明构思不限于此。例如，字线切口和串选择线切口之间的结构可以被定义为子块。
根据本发明构思的实施例的存储块BLK可以被构造成具有两条字线被合并为一条的合并字线结构。
图3是示意性地示出根据本发明构思的实施例的存储块的透视图。参照图3，存储块沿垂直于基底SUB的方向形成。n+掺杂区形成在基底SUB中。
栅电极层和绝缘层依次沉积在基底SUB上。电荷存储层形成在栅电极层和绝缘层之间。
如果沿竖直方向使栅电极层和绝缘层图案化，则形成V形状柱。柱穿过栅电极层和绝缘层连接到基底SUB。柱的外侧部分可以由沟道半导体形成，以作为垂直有源图案，其内侧部分可以由诸如氧化硅的绝缘材料形成，以作为填充介电图案。
存储块BLK1的栅电极层连接到接地选择线GSL、多条字线WL1至WL8和串选择线SSL。存储块BLK1的柱连接到多条位线BL1至BL3。图3示出其中一个存储块BLK1具有两条选择线SSL和GSL、八条字线WL1至WL8以及三条位线BL1至BL3的示例。然而，在不脱离本教导的范围的情况下，各类线的数量可以变化。
图4是示意性地示出根据本发明构思的实施例的在图3中示出的存储块BLK1的等效电路的电路图。参照图4，单元串CS11至CS33可以分别连接在位线BL1至BL3与共源极线CSL之间。每个单元串(例如，CS11)包括串选择晶体管SST、多个存储单元MC1至MC8和接地选择晶体管GST。
串选择晶体管SST连接到串选择线SSL。串选择SSL被分成第一串选择线SSL1至第三串选择线SSL3。接地选择晶体管GST连接到接地选择线GSL。在每个单元串中，串选择晶体管SST连接到位线，接地选择晶体管GST连接到共源极线CSL。同时，与SSL1～SSL3相似，接地选择线GSL可以被分成各个接地选择线。
在单元串CS11至单元串CS33中的每个中，存储单元MC1至MC8分别连接到相应的字线WL1至WL8。连接到字线并同时被编程的存储单元组可以被称为页。存储块BLK1可以包括多个页。一条字线可以与多个页连接。参照图4，例如，与共源极线CSL分隔开预定距离的字线(例如，WL4)可以共同连接到三个页。
每个存储单元可以存储一比特数据或两比特或多于两比特的数据。可以将存储1比特数据的存储单元称作单级单元(SLC)或单比特单元。可以将存储两比特或多于两比特数据的存储单元称作多级单元(MLC)或多比特单元。在2比特MLC中，可以在一个物理页中存储两个页的数据。因此，例如，可以将六个页的数据存储在连接到字线WL4的存储单元中。
可以利用电荷捕获闪存(CTF)来实现三维非易失性存储装置。在这种情况下，会产生初始验证转变(initial verify shift(IVS))现象，从而在对CTF编程中捕获的电荷随着时间流逝而被重新分配和泄漏。可以执行再编程以克服这样的分布劣化。
图5是示意性地示出根据本发明构思的实施例的用于概念性地描述擦除操作的传输晶体管偏置条件的示图。为了易于描述，在图5中示出了包括在选择的存储块中的示例性存储单元MCsel和包括在取消选择的存储块中的示例性存储单元MCunsel。
下面描述与包括在选择的存储块中的存储单元MCsel相关的擦除操作。如图5中所示出的，可以通过向相应的传输晶体管PTsel的栅极提供电源电压VDD并且向所述传输晶体管PTsel的主体提供负电压Vneg来选择将被擦除的存储块。在选择的存储块中，通过经由字线WLsel向存储单元MCsel的栅极供应字线擦除电压Vers_w，并且经由基底SUB向存储单元MCsel的源极提供擦除电压Vers来擦除存储单元MCsel，其中，基底SUB通过沟道被供应有擦除电压Vers。
这里，当通过电源电压VDD使传输晶体管PTsel导通时，字线擦除电压Vers_w从源极线Sl_sel被提供给字线WLsel。在示例性实施例中，字线擦除电压Vers_w高于0V且低于电源电压VDD。例如，字线擦除电压Vers_w可以为大约0.3V。
相反，如图5中所示，可以通过向相应的传输晶体管PTunsel的栅极和主体施加负电压Vneg来取消选择将被禁止擦除的存储块。由于取消选择的存储块和选择的存储块都形成在同一基底SUB上，因此施加到基底SUB的擦除电压Vers也传输到存储单元MCunsel的源极。例如，传输晶体管PTsel和PTunsel中的每个可以被包括在地址解码器120中。
字线WLunsel被浮置，从而存储单元MCunsel不被擦除。当通过负电压Vneg使传输晶体管PTunsel截止时，字线WLunsel被浮置。即，使字线WLunsel与施加有字线擦除电压Vers_w的源极线Sl_unsel电断开。在选择的存储块的擦除操作期间，可以通过耦合使被浮置的字线WLunsel的电压升高至与擦除电压Vers相对应的电压(Vers×a)；因此，存储单元MCunsel不被擦除。在示例性实施例中，负电压Vneg可以是-1V。
传统的非易失性存储装置具有的问题是，取消选择的存储单元因取消选择的字线WLunsel的电压(Vers×a)的泄漏而被擦除。相比之下，根据本发明构思的实施例的非易失性存储装置使传输晶体管PTunsel的栅极源极电压Vgs降低，使得取消选择的存储块中的字线WLunsel的电压(Vers×a)(a为小于1且大于0的实数)不被泄漏。为了降低传输晶体管PTunsel的栅极源极电压Vgs，将源极线Slunsel的字线擦除电压Vers_w设置成大于0V，并将施加到传输晶体管PTunsel的栅极的电压设置成负电压Vneg。
另外，在擦除操作期间，根据本发明构思的实施例的非易失性存储装置将负电压Vneg供应至传输晶体管PTunsel的主体，使得取消选择的存储块中的字线WLunsel的电压(Vers×a)不被泄漏。利用该偏置条件，与传统的情况相比，传输晶体管PTunsel的阈值电压根据主体效应而增大。传输晶体管PTunsel的泄漏电流与传输晶体管PTunsel的阈值电压的增大成比例地降低。
参照图5来描述连接到字线WLsel和WLunsel的传输晶体管PTsel和PTunsel。然而，本发明构思不限于此。例如，连接到串选择线SSL和接地选择线GSL的传输晶体管可以以与上面描述的方式相似地方式来偏置。
同时，本发明构思可适用于在擦除操作期间使擦除电压Vers能够被容易地施加到垂直沟道的GSL延迟方案。例如，在第2012-0275234号美国专利申请公开中详细描述了GSL延迟方案，该美国专利申请的全部内容通过引用包含于此。
图6是示意性地示出根据本发明构思的实施例的在擦除操作期间利用GSL延迟方案的传输晶体管偏置条件的示图。根据GSL延迟方案，施加到与接地选择线GSLsel和GSLunsel相关联的源极线Slsel和Slunsel的电压与上面参照图5描述的那些不同。首先将字线擦除电压Vers_w施加至源极线Slsel和Slunsel。在经过了延迟时间段之后，向源极线Slsel和Slunsel施加电源电压VDD；因此，接地选择线GSLsel和GSLunsel被浮置。此时，通过耦合使接地选择线GSLsel和GSLunsel的电压升高至与擦除电压Vers相对应的电压(Vers×b)(b为小于1且大于0的实数)。
根据本发明构思的实施例的非易失性存储装置通过将源极线Slunsel的电压从字线擦除电压Vers_w增大至电源电压VDD来减小传输晶体管PTunsel的栅极源极电压Vgs。因此，能够防止取消选择的存储块中的接地选择线GSLunsel的电压(Vers×b)被泄漏。如上所述，例如，传输晶体管PTsel和PTunsel中的每个可以被包括在地址解码器120中。
图7至图12是示意性地示出根据本发明构思的实施例的在擦除操作期间取消选择的存储块的偏置条件的示图。具体地，图7至图11涉及接地选择线(GSL)延迟方案的实施例，而图12不是。
图7是示意性地示出根据本发明构思的第一实施例的在擦除操作期间取消选择的存储块的偏置条件的示图。参照图7，擦除操作包括设置阶段、擦除执行阶段和恢复阶段。
在设置阶段期间，向存储块的基底SUB施加用于擦除操作的擦除电压Vers。此时，使选择的存储块的字线偏置为执行擦除操作，并且使取消选择的存储块的字线偏置为不执行擦除操作(禁止擦除)。为了易于解释，下面的描述涉及一个取消选择的存储块，然而应当理解，当在选择了选择的存储块之后还有其它剩下的多于一个的存储块时，所述描述同样适用于多个取消选择的存储块。
在选择的存储块(在图7至图12中未示出)中，向每条字线施加字线擦除电压Vers_w，使串选择线SSL被浮置。还向接地选择线GSL施加字线擦除电压Vers_w，在经过了一个时间段之后，使接地选择线GSL浮置。这里，所述时间段是基底SUB的电压达到预定值Vdet所需要的时间量。
在取消选择的存储块中，如图7中所示，向地址解码器(例如，地址解码器120)的阱并且向与取消选择的存储块相对应的传输晶体管的栅极和主体施加负电压Vneg。另外，在字线和串选择线SSL被浮置的情况下，向每个字线和串选择线SSL施加字线擦除电压Vers_w。由于取消选择的存储块的字线和串选择线SSL被浮置，因此通过耦合使它们的电压升高至根据施加到基底SUB的擦除电压Vers的预定电压(例如，Vers×a)。
在擦除执行阶段期间，根据在设置阶段中设置的偏置条件来擦除选择的存储块，根据在设置阶段中设置的偏置条件不擦除取消选择的存储块。此时，擦除执行阶段的偏置维持设置阶段的最终状态。在恢复阶段期间，在擦除操作期间使用的偏置被解除。
根据本发明构思的擦除操作，通过向地址解码器的阱并且向传输晶体管的栅极和主体提供负电压Vneg来减小来自取消选择的存储块的泄漏。
图8是示意性地示出根据本发明构思的第二实施例的在擦除操作期间取消选择的存储块的偏置条件的示图。在图8中，除了恢复阶段以外，偏置条件与参照图7描述的偏置条件相同。在擦除操作的恢复阶段期间，因施加到地址解码器的阱的负电压Vneg会出现传输晶体管的击穿。根据本实施例，在恢复阶段中可以使用接地电压Vss以减少非期望的击穿。即，负电压Vneg的返回时间点比字线/位线的返回时间点早。因此，如图8中所示，在恢复阶段期间，地址解码器的阱被供应有接地电压Vss，而不是负电压Vneg。在擦除操作期间，通过向地址解码器的阱提供接地电压Vss来减少传输晶体管的击穿。
图9是示意性地示出根据本发明构思的第三实施例的在擦除操作期间取消选择的存储块的偏置条件的示图。在图9中，除了恢复阶段之外，偏置条件与参照图8描述的偏置条件相同。如图9中所示，在擦除操作的恢复阶段期间，向源极线Sl施加电源电压VDD以减小不期望的泄漏。即，由于传输晶体管PTunsel的源极漏极电压进一步增大，因此泄漏电流减小(如参照图6所描述的)。
图10是示意性地示出根据本发明构思的第四实施例的在擦除操作期间取消选择的存储块的偏置条件的示图。在图10中，除了在设置阶段期间的源极线Sl的偏置条件以外，偏置条件与参照图9描述的偏置条件相同。如图10中所示，在设置阶段期间，向源极线Sl施加电源电压VDD。由于传输晶体管PTunsel的源极漏极电压进一步增大，因此泄漏电流减小(如参照图6所描述的)。即，在设置阶段期间基于擦除电压Vers的增大的斜率，传输晶体管PTunsel的栅极电压可以通过耦合来增大。通过在设置阶段期间向源极线Sl施加电源电压VDD，减少了由于传输晶体管PTunsel的栅极电压增大而导致的泄漏。然后，在擦除执行阶段期间，向源极线Sl施加字线擦除电压Vers_w，在恢复阶段期间，向源极线Sl施加电源电压VDD。
图11是示意性地示出根据本发明构思的第五实施例的在擦除操作期间取消选择的存储块的偏置条件的示图。在图11中，除了源极线Sl的偏置条件以外，偏置条件与参照图8描述的偏置条件相同。如图11中所示，在设置阶段的预定延迟时间段DT期间，最初向与接地选择线GSL相对应的源极线Sl施加字线擦除电压Vers_w。这在GSL延迟方案中减少了取消选择的存储块的泄漏。然后，在剩余的设置阶段期间，并且在擦除执行阶段和恢复阶段期间，向源极线Sl施加电源电压VDD。换言之，第一接地传输晶体管使连接到选择的存储块的接地选择晶体管的第一接地选择线连接到第一接地源极线，并且使栅极连接以接收电源电压并且使主体连接以接收负电压，第二接地传输晶体管使连接到取消选择的存储块的接地选择晶体管的第二接地选择线连接到第二接地源极线，并且使栅极连接以及使主体连接以接收负电压，其中，在擦除操作期间，首先在预定延迟时间段DT期间向第一接地源极线和第二接地源极线施加字线擦除电压，然后在预定延迟时间段DT之后对于剩余的设置阶段向第一接地源极线和第二接地源极线施加电源电压。
参照图7至图11描述了利用GSL延迟方案在擦除操作期间的偏置条件。然而，本发明构思的实施例不限于利用GSL延迟方案的擦除操作。
例如，图12是示意性地示出根据本发明构思的第六实施例的没有利用GSL延迟方案的在擦除操作期间取消选择的存储块的偏置条件的示图。在图12中，除了接地选择线GSL的偏置条件以外，偏置条件与参照图8描述的偏置条件相同。与其它字线和串选择线相似，当基底SUB的电压变成擦除电压Vers时，接地选择线GSL也被浮置。
利用本实施例的擦除操作，在设置阶段和擦除执行阶段期间向地址解码器的阱并且向取消选择的存储块的传输晶体管的栅极和主体施加负电压Vneg。然后在恢复阶段期间使地址解码器的阱(和传输晶体管的栅极和主体)的电压升高至接地电压Vss。
图13是示意性地示出根据本发明构思的实施例的非易失性存储装置的擦除操作的流程图。参照图1至图14来描述擦除操作。
非易失性存储装置包括多个存储块。在步骤S110中，利用施加到相应的传输晶体管的电源电压VDD选择将被擦除的存储块，并利用施加到相应的传输晶体管的负电压Vneg来取消选择多个存储块中的将被禁止擦除的剩余的存储块。例如，可以基于输入地址来选择将被擦除的存储块。在步骤S120中，调整与传输晶体管相关的偏置电压以减小取消选择的存储块的泄漏电流。在步骤S130中，擦除选择的存储块。
根据本发明构思的实施例的擦除操作通过调整相应的传输晶体管的偏置条件来使取消选择的存储块的泄漏电流的显著减小成为可能。
例如，本发明构思的实施例适用于固态驱动器(SSD)。图14是示意性地示出根据本发明构思的实施例的固态驱动器的框图。参照图14，SSD 1000包括多个非易失性存储装置1100和SSD控制器1200。
非易失性存储装置1100被构造成可选择地提供有外部高电压VPPx。如参照图1至图13所描述的，每个非易失性存储装置1100被构造成在擦除操作期间减少取消选择的存储块的泄漏。SSD控制器1200通过通道CH1至CHi(i为2或大于2的整数)连接到非易失性存储装置1100。SSD控制器1200包括一个或更多个处理器1210、缓冲存储器1220、ECC块1230、主机接口1250和非易失性存储器(NVM)接口1260。
缓冲存储器1220存储驱动SSD控制器1200所需要的数据。在示例性实施例中，缓冲存储器1220可以包括多条存储线，其中每条存储线存储数据或命令。这里，存储线可以根据各种方法映射到高速缓存线上。
ECC块1230在写入操作期间计算将被编程的数据的错误校正代码值，并且在读取操作期间利用错误校正代码值来校正读取的数据的错误。在数据恢复操作期间，ECC块1230可以改正从非易失性存储装置1100恢复的数据的错误。尽管图14中未示出，但是可以进一步包括代码存储器，以进一步存储驱动SSD控制器1200所需要的代码数据。代码存储器可以利用非易失性存储装置来实现。
主机接口1250提供与外部装置的接口。非易失性存储器接口1260提供与非易失性存储装置1100的接口。
根据本发明构思的实施例的SSD 1000在擦除操作期间使取消选择的存储块的泄漏电流减小。因此，存储在取消选择的存储块中的数据的可靠性得到改善。
本发明构思的实施例还适用于例如包括moviNAND和iNAND的嵌入式多媒体卡(eMMC)。图15是示意性地示出根据本发明构思的实施例的eMMC的框图。参照图15，eMMC 2000包括一个或更多个NAND闪速存储装置2100和控制器2200。
NAND闪速存储装置2100可以是单倍数据速率(SDR)NAND闪速存储装置或双倍数据速率(DDR)NAND闪速存储装置，或者NAND闪速存储装置2100可以是垂直NAND闪速存储装置。根据本发明构思的实施例，NAND闪速存储装置2100在擦除操作期间减小了取消选择的存储块的泄漏电流。控制器2200可以经由多个通道连接到NAND闪速存储装置2100。控制器2200包括一个或更多个控制器芯2210、主机接口2250和NAND接口2260。控制器芯2210可以控制eMMC 2000的全部操作。主机接口2250被构造成控制器2210与主机之间的接口。NAND接口2260被构造成NAND闪速存储装置2100与控制器2200之间的接口。在示例性实施例中，主机接口2250可以是并行接口(例如，MMC接口)。在其它示例性实施例，eMMC 2000的主机接口2250可以是串行接口(例如，UHS-II和UFS等)。
eMMC 2000接收来自主机的电源电压Vcc和Vccq。例如，电源电压Vcc(例如，大约3.3V)可以被供应至NAND闪速存储装置2100和NAND接口2260，电源电压Vccq(例如，大约1.8V/3.3V)可以被供应至控制器2200。在示例性实施例中，eMMC 2000可以被选择性地供应有外部高电压。
在选择的存储块的擦除操作期间，根据本发明构思的实施例的eMMC2000调节取消选择的存储块的传输晶体管的偏置条件，以减小泄漏电流。因此，存储在取消选择的存储块中的数据的可靠性得到改善。
本发明构思的实施例还适用于通用闪存UFS。图16是示意性地示出根据本发明构思的实施例的UFS系统的框图。参照图16，UFS系统3000包括UFS主机3100、第一UFS装置3200、第二UFS装置3300、嵌入的UFS装置3400和可去除的UFS卡3500。例如，UFS主机3100可以是移动装置的应用处理器。UFS主机3100、第一UFS装置3200、第二UFS装置3300、嵌入的UFS装置3400和可去除的UFS卡3500中的每个可以通过UFS协议与外部装置通讯。第一UFS装置3200、第二UFS装置3300、嵌入的UFS装置3400和可去除的UFS卡3500中的至少一个可以利用在图1中示出的非易失性存储装置来实现。
同时，嵌入的UFS装置3400和可去除的UFS卡3500可以利用与UFS协议不同的协议来执行通讯。UFS主机3100和可去除的UFS卡3500可以通过各种卡协议(例如，UFD、MMC、SD(安全数字)、Mini SD和Micro SD等)来通讯。
例如，本发明构思的实施例还可适用于移动装置。图17是示意性地示出根据本发明构思的实施例的移动装置4000的框图。参照图7，移动装置4000包括应用处理器4100、通讯模块4200、显示/触摸模块4300、存储装置4400和缓冲RAM 4500。
应用处理器4100控制移动装置4000的全部操作。通讯模块4200被构造成执行与外部装置的无线通讯和/或有线通讯。显示/触摸模块4300被构造成显示经应用处理器4100处理的数据和/或通过接触面板接收数据。存储装置4400被构造成存储用户数据。例如，存储装置4400可以是在图2或图17中示出的存储装置。存储装置4400被构造成包括非易失性存储装置，如参照图1至图13所描述的，该非易失性存储装置在擦除操作期间调节偏置条件以减小由取消选择的存储块的传输晶体管产生的泄漏电流。缓冲RAM 4500被构造成暂时存储移动装置4000的处理操作所需要的数据。
根据本发明构思的实施例的移动装置4000包括能够在选择的存储块的擦除操作期间调节取消选择的存储块的偏置条件以减小泄漏电流的存储装置4400。因此，存储在取消选择的存储块中的数据的可靠性得到改善。
可以根据各种各样的不同的封装技术中的任一种来封装根据本发明构思的实施例的非易失性存储装置和/或存储控制器。这样的封装技术的示例可以包括层叠封装件(PoP)、球栅阵列(BGA)、芯片级封装件(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装件(PDIP)、华夫裸片封装件、晶片形式的裸片(Die in Wafer Form)、板上芯片(COB)、陶瓷双列直插式封装件(CERDIP)、塑料公制四方扁平封装件(MQFP)、小外形集成电路(SOIC)、收缩型小外形封装件(SSOP)、薄型小外形封装件(TSOP)、薄型四方扁平封装件(TQFP)、系统级封装件(SIP)、多芯片封装件(MCP)、晶片级制造封装件(WFP)和晶片级处理堆叠封装件(WSP)等。
尽管已经参照示例性实施例描述了本发明构思，但是对于本领域技术人员将清楚的是，可以在不脱离本发明构思的精神和范围的情况下做出各种改变和修改。因此，应该理解的是，上述实施例不是限制性的，而是说明性的。

Claims (20)

1.一种擦除非易失性存储装置的方法，所述非易失性存储装置包括沿垂直于基底的方向形成的多个存储块，每个存储块具有连接到位线的多个串，所述方法包括下述步骤：
利用电源电压选择所述多个存储块中的将被擦除的存储块；
利用负电压取消选择所述多个存储块中除了选择的存储块以外的剩余的存储块；
设置偏置条件以减小取消选择的存储块的泄漏电流；以及
对选择的存储块执行擦除操作。
2.如权利要求1所述的方法，其中，擦除操作包括设置阶段、擦除执行阶段和恢复阶段。
3.如权利要求2所述的方法，所述方法还包括：
在擦除操作期间，向地址解码器的阱施加负电压以选择存储块并取消选择所述剩余的存储块。
4.如权利要求3所述的方法，所述方法还包括：
在恢复阶段期间，向地址解码器的阱施加接地电压。
5.如权利要求3所述的方法，所述方法还包括：
在设置阶段和擦除执行阶段期间，向连接到取消选择的存储块的源极线施加字线擦除电压；
在恢复阶段期间向连接到取消选择的存储块的源极线施加电源电压。
6.如权利要求3所述的方法，所述方法还包括：
在设置阶段期间，向连接到取消选择的存储块的源极线施加电源电压；
在擦除执行阶段期间，向连接到取消选择的存储块的源极线施加字线擦除电压；以及
在恢复阶段期间，向连接到取消选择的存储块的源极线施加电源电压。
7.如权利要求3所述的方法，所述方法还包括：
在设置阶段的预定延迟时间段期间，向连接到取消选择的存储块的接地选择线施加字线擦除电压；以及
在所述设置阶段的预定延迟时间流逝之后，向连接到取消选择的存储块的接地选择线施加电源电压。
8.如权利要求3所述的方法，所述方法还包括：
当基底的电压变成擦除电压时，使连接到取消选择的存储块的字线、串选择线和接地选择线浮置。
9.如权利要求1所述的方法，所述方法还包括：
向连接到选择的存储块的字线施加字线擦除电压；以及
使连接到选择的存储块的串选择线浮置。
10.如权利要求9所述的方法，其中，字线擦除电压大于接地电压且小于电源电压。
11.一种非易失性存储装置，所述非易失性存储装置包括：
多个存储块，沿垂直于基底的方向形成，每个存储块包括连接到位线的多个串，每个串具有至少一个串选择晶体管、多个存储单元和至少一个接地选择晶体管；
地址解码器，被构造成在擦除操作期间响应于地址来选择所述多个存储块中的将被擦除的存储块，除了被选择的存储块以外的剩余的存储块被取消选择；以及
控制逻辑器，被构造成控制地址解码器，使得在擦除操作期间利用电源电压和负电压来选择选择的存储块，并利用负电压来取消选择所述剩余的存储块。
12.如权利要求11所述的非易失性存储装置，其中，地址解码器包括：
第一传输晶体管，使连接到选择的存储块的存储单元的第一字线连接到第一源极线，并且使栅极连接以接收电源电压，使主体连接以接收负电压；以及
第二传输晶体管，对应于取消选择的存储块，每个第二传输晶体管使连接到每个取消选择的存储块的存储单元的第二字线连接到第二源极线，并且使栅极连接以接收负电压，使主体连接以接收负电压。
13.如权利要求11所述的非易失性存储装置，其中，地址解码器包括：
第一接地传输晶体管，使连接到选择的存储块的接地选择晶体管的第一接地选择线连接到第一接地源极线，并使栅极连接以接收电源电压并使主体连接以接收负电压；以及
第二接地传输晶体管，对应于取消选择的存储块，每个第二接地传输晶体管使连接到每个取消选择的存储块的接地选择晶体管的第二接地选择线连接到第二接地源极线，并使栅极连接且使主体连接以接收负电压，
其中，在擦除操作期间，在预定的延迟时间段期间首先向第一接地源极线和第二接地源极线施加字线擦除电压，然后向第一接地源极线和第二接地源极线施加电源电压。
14.如权利要求11所述的非易失性存储装置，其中，在擦除操作期间，负电压被施加到地址解码器的阱并且被施加到包括在地址解码器中的至少一个传输晶体管的栅极和主体。
15.如权利要求11所述的非易失性存储装置，其中，擦除操作包括设置阶段、擦除执行阶段和恢复阶段，并且
其中，在设置阶段和恢复阶段，电源电压被施加到连接到取消选择的存储块的源极线。
16.如权利要求11所述的非易失性存储装置，其中，在擦除操作期间使用接地选择线延迟方案。
17.一种非易失性存储装置，所述非易失性存储装置包括：
存储单元阵列，包括多个存储块，每个存储块包括连接到位线的多个串，每个串具有至少一个串选择晶体管、多个存储单元和至少一个接地选择晶体管；
地址解码器，用于在擦除操作期间选择所述多个存储块中的将被擦除的存储块，并且用于在擦除操作期间取消选择所述多个存储块中的除了选择的存储块以外的将被禁止擦除的存储块；以及
控制逻辑器，被构造成控制地址解码器，以在擦除操作期间向选择的存储块提供电源电压和负电压，并且向取消选择的存储块提供负电压以减小来自取消选择的存储块的泄漏电流。
18.如权利要求17所述的非易失性存储装置，其中，地址解码器包括：
第一传输晶体管，包括用于接收电源电压的栅极和用于接收负电压的主体，从而在擦除操作期间使第一源极线与连接到选择的存储块的第一存储单元的第一字线连接；以及
第二传输晶体管，包括用于接收负电压的栅极和用于接收负电压的主体，从而在擦除操作期间使第二源极线与连接到取消选择的存储块的第二存储单元的第二字线连接。
19.如权利要求18所述的非易失性存储装置，其中，在擦除操作期间，擦除电压被施加至第一存储单元和第二存储单元中的每个的源极，字线擦除电压被施加至第一存储单元的栅极。
20.如权利要求19所述的非易失性存储装置，其中，第二源极线的字线擦除电压被设置为高于0V，字线擦除电压与施加到第二传输晶体管的栅极的负电压一起使第二传输晶体管的栅极源极电压减小。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531215A (zh) * 2015-09-14 2017-03-22 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106710629A (zh) * 2015-11-15 2017-05-24 华邦电子股份有限公司 非依电性内存装置及其操作方法
CN107944081A (zh) * 2017-10-25 2018-04-20 华北电力大学 一种短路收缩双端口子模块mmc通用等效建模方法
CN110232940A (zh) * 2018-03-05 2019-09-13 华邦电子股份有限公司 半导体存储装置及nand型快闪存储器的擦洗方法
CN111564170A (zh) * 2019-02-13 2020-08-21 旺宏电子股份有限公司 存储器装置
CN112310106A (zh) * 2019-08-01 2021-02-02 爱思开海力士有限公司 包括页缓冲器的半导体存储器装置
CN112639978A (zh) * 2020-12-04 2021-04-09 长江存储科技有限责任公司 用于三维nand闪存中的擦除和复位的方法

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102157863B1 (ko) 2014-09-01 2020-09-22 삼성전자주식회사 불 휘발성 메모리 장치
KR102442215B1 (ko) * 2015-09-25 2022-09-08 에스케이하이닉스 주식회사 반도체 메모리 장치
US10453535B2 (en) * 2015-10-26 2019-10-22 Intel Corporation Segmented erase in memory
US9594642B1 (en) 2016-01-05 2017-03-14 International Business Machines Corporation Iterative decode and post-decode microcode cut and paste optimization
KR102242565B1 (ko) 2017-06-08 2021-04-20 삼성전자주식회사 소거 상태 정보를 기초로 메모리 장치를 제어하는 메모리 컨트롤러 및 이의 동작 방법
US10068651B1 (en) * 2017-06-13 2018-09-04 Sandisk Technologies Llc Channel pre-charge to suppress disturb of select gate transistors during erase in memory
US10984871B2 (en) * 2017-11-22 2021-04-20 Samsung Electronics Co., Ltd. Non-volatile memory device and method of erasing the same
KR102341260B1 (ko) 2017-11-22 2021-12-20 삼성전자주식회사 불휘발성 메모리 장치 및 그 소거 방법
KR102388068B1 (ko) * 2018-03-12 2022-04-19 삼성전자주식회사 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
US11164637B2 (en) 2018-03-12 2021-11-02 Samsung Electronics Co., Ltd. Methods of erasing data in nonvolatile memory devices and nonvolatile memory devices performing the same
US10593730B1 (en) * 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
TWI686806B (zh) * 2019-02-13 2020-03-01 旺宏電子股份有限公司 記憶體裝置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050185471A1 (en) * 2004-02-25 2005-08-25 Lee Keun W. Method of erasing NAND flash memory device
CN1677569A (zh) * 2004-04-01 2005-10-05 海力士半导体有限公司 Nand快闪存储器件及其读取方法
US20070195610A1 (en) * 2006-02-22 2007-08-23 Samsung Electronics Co., Ltd. Flash memory devices, methods of erasing flash memory devices and memory systems including the same
US20100124117A1 (en) * 2008-11-19 2010-05-20 Hiroyuki Kutsukake Nonvolatile semiconductor memory
CN102467966A (zh) * 2010-11-17 2012-05-23 海力士半导体有限公司 半导体存储器件及其操作方法
US20120155168A1 (en) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negative voltage generator, decoder, nonvolatile memory device and memory system using negative voltage
US20130083599A1 (en) * 2011-09-30 2013-04-04 Sang-Wan Nam Nonvolatile memory and erasing method thereof

Family Cites Families (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5657268A (en) 1995-11-20 1997-08-12 Texas Instruments Incorporated Array-source line, bitline and wordline sequence in flash operations
US5822252A (en) * 1996-03-29 1998-10-13 Aplus Integrated Circuits, Inc. Flash memory wordline decoder with overerase repair
US5978277A (en) * 1998-04-06 1999-11-02 Aplus Flash Technology, Inc. Bias condition and X-decoder circuit of flash memory array
JP4184586B2 (ja) * 2000-09-28 2008-11-19 株式会社東芝 半導体記憶装置
US6515910B1 (en) * 2001-03-06 2003-02-04 Aplus Flash Technology Inc. Bit-by-bit Vt-correction operation for nonvolatile semiconductor one-transistor cell, nor-type flash EEPROM
KR100474201B1 (ko) * 2002-05-17 2005-03-08 주식회사 하이닉스반도체 낸드형 플래시 메모리의 워드 라인 디코더
ITMI20022240A1 (it) 2002-10-22 2004-04-23 Atmel Corp Architettura di memoria flash con cancellazione di modo
KR100684875B1 (ko) * 2004-11-24 2007-02-20 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100704021B1 (ko) * 2005-11-08 2007-04-04 삼성전자주식회사 신뢰성을 향상시키는 불휘발성 반도체 메모리 장치의데이터 소거방법
US7551492B2 (en) * 2006-03-29 2009-06-23 Mosaid Technologies, Inc. Non-volatile semiconductor memory with page erase
KR100766241B1 (ko) * 2006-05-10 2007-10-10 주식회사 하이닉스반도체 플래쉬 메모리 소자의 프로그램 방법
JP2007317247A (ja) 2006-05-23 2007-12-06 Nec Electronics Corp 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の動作方法
KR100855963B1 (ko) * 2006-10-31 2008-09-02 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의프로그램, 독출 및 소거 방법
JP4994815B2 (ja) 2006-12-06 2012-08-08 三星電子株式会社 不揮発性半導体記憶装置の消去電圧の設定方法
US7639540B2 (en) * 2007-02-16 2009-12-29 Mosaid Technologies Incorporated Non-volatile semiconductor memory having multiple external power supplies
US7894263B2 (en) * 2007-09-28 2011-02-22 Sandisk Corporation High voltage generation and control in source-side injection programming of non-volatile memory
US7940572B2 (en) * 2008-01-07 2011-05-10 Mosaid Technologies Incorporated NAND flash memory having multiple cell substrates
KR20090124103A (ko) 2008-05-29 2009-12-03 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
US8289775B2 (en) * 2008-06-20 2012-10-16 Aplus Flash Technology, Inc. Apparatus and method for inhibiting excess leakage current in unselected nonvolatile memory cells in an array
US8014209B2 (en) * 2008-07-02 2011-09-06 Sandisk Technologies Inc. Programming and selectively erasing non-volatile storage
KR101063590B1 (ko) 2009-06-30 2011-09-07 주식회사 하이닉스반도체 불휘발성 메모리 소자의 웰 전압 제공 회로
KR101642819B1 (ko) 2009-08-31 2016-07-26 삼성전자주식회사 비휘발성 메모리 장치, 그것의 구동 방법, 그것을 포함하는 메모리 시스템
KR101596826B1 (ko) * 2009-10-26 2016-02-23 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 바이어스 전압 인가 방법
US8203876B2 (en) 2009-12-01 2012-06-19 Micron Technology, Inc. Reducing effects of erase disturb in a memory device
US8218369B2 (en) 2010-01-25 2012-07-10 Yield Microelectronics Corp. Non-volatile memory low voltage and high speed erasure method
KR101691088B1 (ko) * 2010-02-17 2016-12-29 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101691092B1 (ko) * 2010-08-26 2016-12-30 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101658479B1 (ko) * 2010-02-09 2016-09-21 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
US8908431B2 (en) * 2010-02-17 2014-12-09 Samsung Electronics Co., Ltd. Control method of nonvolatile memory device
JP5788183B2 (ja) * 2010-02-17 2015-09-30 三星電子株式会社Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ． 不揮発性メモリ装置、それの動作方法、そしてそれを含むメモリシステム
US8923060B2 (en) * 2010-02-17 2014-12-30 Samsung Electronics Co., Ltd. Nonvolatile memory devices and operating methods thereof
JP2011170956A (ja) * 2010-02-18 2011-09-01 Samsung Electronics Co Ltd 不揮発性メモリ装置およびそのプログラム方法と、それを含むメモリシステム
US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US8792282B2 (en) 2010-03-04 2014-07-29 Samsung Electronics Co., Ltd. Nonvolatile memory devices, memory systems and computing systems
KR101605911B1 (ko) * 2010-07-09 2016-03-23 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 소거방법
WO2012033533A1 (en) * 2010-09-09 2012-03-15 Aplus Flash Technology, Inc. Compact flotox-based combo nvm design without sacrificing endurance cycles for 1-die data and code storage
KR20120030818A (ko) * 2010-09-20 2012-03-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 소거 방법
KR101213922B1 (ko) 2010-12-30 2012-12-18 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 동작 방법
KR101762828B1 (ko) * 2011-04-05 2017-07-31 삼성전자주식회사 불휘발성 메모리 장치 및 불휘발성 메모리 장치의 동작 방법
KR20130042780A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US8897070B2 (en) * 2011-11-02 2014-11-25 Sandisk Technologies Inc. Selective word line erase in 3D non-volatile memory
US8908435B2 (en) * 2011-12-21 2014-12-09 Sandisk Technologies Inc. Erase operation with controlled select gate voltage for 3D non-volatile memory
US8488382B1 (en) * 2011-12-21 2013-07-16 Sandisk Technologies Inc. Erase inhibit for 3D non-volatile memory
KR101989850B1 (ko) * 2012-04-03 2019-06-18 삼성전자주식회사 불휘발성 메모리 장치, 메모리 시스템 및 그것의 프로그램 방법
US8787094B2 (en) * 2012-04-18 2014-07-22 Sandisk Technologies Inc. Soft erase operation for 3D non-volatile memory with selective inhibiting of passed bits
US9019775B2 (en) * 2012-04-18 2015-04-28 Sandisk Technologies Inc. Erase operation for 3D non-volatile memory with controllable gate-induced drain leakage current
KR101988434B1 (ko) * 2012-08-31 2019-06-12 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 서브-블록 관리 방법
US9704580B2 (en) * 2012-10-22 2017-07-11 Conversant Intellectual Property Management Inc. Integrated erase voltage path for multiple cell substrates in nonvolatile memory devices
US9224474B2 (en) * 2013-01-09 2015-12-29 Macronix International Co., Ltd. P-channel 3D memory array and methods to program and erase the same at bit level and block level utilizing band-to-band and fowler-nordheim tunneling principals
US9202931B2 (en) * 2013-03-14 2015-12-01 Conversant Intellectual Property Management Inc. Structure and method for manufacture of memory device with thin silicon body
US9025382B2 (en) * 2013-03-14 2015-05-05 Conversant Intellectual Property Management Inc. Lithography-friendly local read circuit for NAND flash memory devices and manufacturing method thereof

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050185471A1 (en) * 2004-02-25 2005-08-25 Lee Keun W. Method of erasing NAND flash memory device
CN1677569A (zh) * 2004-04-01 2005-10-05 海力士半导体有限公司 Nand快闪存储器件及其读取方法
US20070195610A1 (en) * 2006-02-22 2007-08-23 Samsung Electronics Co., Ltd. Flash memory devices, methods of erasing flash memory devices and memory systems including the same
US20100124117A1 (en) * 2008-11-19 2010-05-20 Hiroyuki Kutsukake Nonvolatile semiconductor memory
CN102467966A (zh) * 2010-11-17 2012-05-23 海力士半导体有限公司 半导体存储器件及其操作方法
US20120155168A1 (en) * 2010-12-20 2012-06-21 Samsung Electronics Co., Ltd. Negative voltage generator, decoder, nonvolatile memory device and memory system using negative voltage
US20130083599A1 (en) * 2011-09-30 2013-04-04 Sang-Wan Nam Nonvolatile memory and erasing method thereof

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106531215B (zh) * 2015-09-14 2020-09-22 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106531215A (zh) * 2015-09-14 2017-03-22 爱思开海力士有限公司 半导体存储器件及其操作方法
CN106710629A (zh) * 2015-11-15 2017-05-24 华邦电子股份有限公司 非依电性内存装置及其操作方法
CN106710629B (zh) * 2015-11-15 2019-11-26 华邦电子股份有限公司 非依电性内存装置及其操作方法
CN107944081A (zh) * 2017-10-25 2018-04-20 华北电力大学 一种短路收缩双端口子模块mmc通用等效建模方法
CN110232940A (zh) * 2018-03-05 2019-09-13 华邦电子股份有限公司 半导体存储装置及nand型快闪存储器的擦洗方法
CN110232940B (zh) * 2018-03-05 2021-06-04 华邦电子股份有限公司 半导体存储装置及nand型快闪存储器的擦洗方法
CN111564170A (zh) * 2019-02-13 2020-08-21 旺宏电子股份有限公司 存储器装置
CN111564170B (zh) * 2019-02-13 2022-02-22 旺宏电子股份有限公司 存储器装置
CN112310106A (zh) * 2019-08-01 2021-02-02 爱思开海力士有限公司 包括页缓冲器的半导体存储器装置
CN112310106B (zh) * 2019-08-01 2024-03-05 爱思开海力士有限公司 包括页缓冲器的半导体存储器装置
CN112639978A (zh) * 2020-12-04 2021-04-09 长江存储科技有限责任公司 用于三维nand闪存中的擦除和复位的方法
CN112639978B (zh) * 2020-12-04 2023-07-21 长江存储科技有限责任公司 用于三维nand闪存中的擦除和复位的方法

Also Published As

Publication number Publication date
US9659662B2 (en) 2017-05-23
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