CN112639978A - 用于三维nand闪存中的擦除和复位的方法 - Google Patents

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Abstract

提出了用于擦除三维(3D)存储器件的存储数据的方法。3D存储器件包括多个存储块，每个存储块具有多个存储串，所述多个存储串具有垂直地堆叠的存储单元。每个存储单元可通过字线和位线来寻址。可以通过在阵列公共源上施加擦除电压并在选定的存储块的字线上施加第一电压来擦除选定的存储块中的存储数据。在擦除操作期间，未选定的存储块的字线是浮动的，即没有外部偏置。在擦除操作之后，在整个存储器平面的字线上施加第二电压来复位存储单元以改进数据保持。

Description

用于三维NAND闪存中的擦除和复位的方法
技术领域
概括地说，本公开内容涉及半导体技术领域，以及更具体地说，本公开内容涉及擦除和复位三维(3D)存储器的方法。
背景技术
随着存储器件不断缩小到较小的管芯尺寸以降低制造成本并增加存储密度，由于工艺技术限制和可靠性问题，对平面存储单元的缩放面临挑战。三维(3D)存储器架构可以解决平面存储单元中的密度和性能限制。
在3D NAND闪存中，可以垂直地堆叠多层存储单元，从而可以大大增加每单位面积的存储密度。当共享相同字线的存储页中的存储单元可以被同时地编程和读取时，共享公共源线的整个存储块中的存储单元同时被擦除。经历擦除操作的存储单元通常被高压偏置以去除存储数据(或存储的电荷载流子)，这可能导致缺陷并在存储单元的存储膜中引起移动电荷。因此，需要一种对存储块进行擦除和复位以改进3D NAND存储器的数据保留的方法。
发明内容
在本公开内容中描述了用于三维(3D)存储器件的擦除和复位方法的实施例。
本公开内容的一个方面提供了一种用于操作具有存储块的三维(3D)存储器件的方法，其中，每个存储块包括具有垂直地堆叠的存储单元的存储串，并且其中，每个垂直地堆叠的存储单元可通过字线和位线来寻址。所述方法包括以下步骤：对选定的存储块执行擦除操作；禁止对未选定的存储块进行所述擦除操作；以及在执行所述擦除操作之后，在所述未选定的存储块的字线上施加复位电压以将所述未选定的存储块复位。
在一些实施例中，对所述选定的存储块执行所述擦除操作包括：在所述选定的存储块的阵列公共源上施加擦除电压；以及在所述选定的存储块的字线上施加第一电压，其中，所述第一电压小于所述擦除电压，从而擦除所述选定的存储块。
在一些实施例中，所述第一电压包括在大约0V到大约1V之间的范围内的电压。在一些实施例中，所述第一电压包括大约0V的电压。
在一些实施例中，所述擦除电压包括在大约15V至大约25V之间的范围内的电压。
在一些实施例中，所述用于操作所述3D存储器件的方法还包括：在执行所述擦除操作之后，将所述选定的存储块复位，其中，所述复位包括：在所述选定的存储块的所述字线上施加所述复位电压。
在一些实施例中，所述用于操作所述3D存储器件的方法还包括：在执行所述擦除操作之后，在所述选定的存储块的所述阵列公共源上施加大约0V的电压。
在一些实施例中，所述用于操作所述3D存储器件的方法还包括：在执行所述擦除操作之前，在所述选定的存储块的所述字线上施加大约0V的电压；以及随后从所述选定的存储块的所述字线去除所述大约0V的电压，使得所述选定的存储块的所述字线浮置而没有外部偏置。
在一些实施例中，所述复位电压包括在大约1.5V至大约3.5V之间的范围内的电压。
在一些实施例中，所述禁止对所述未选定的存储块进行所述擦除操作包括：在没有外部电压的情况下将所述未选定的存储块的所述字线浮置。
在一些实施例中，所述禁止对所述未选定的存储块进行所述擦除操作还包括：将所述未选定的存储块的阵列公共源浮置。
本公开内容的另一个方面提供了一种三维(3D)存储器件结构。所述3D存储器件包括外围电路，所述外围电路被配置为：对选定的存储块执行擦除操作；禁止对未选定的存储块进行所述擦除操作；以及在执行所述擦除操作之后，在所述未选定的存储块的字线上施加复位电压以将所述未选定的存储块复位。
在一些实施例中，在所述擦除操作期间，所述外围电路还被配置为：在所述选定的存储块的阵列公共源上施加擦除电压；以及在所述选定的存储块的字线上施加第一电压，其中，所述第一电压小于所述擦除电压，从而擦除所述选定的存储块。
在一些实施例中，所述外围电路还被配置为：在执行所述擦除操作之后，将所述选定的存储块复位，其中，所述复位电压施加在所述选定的存储块的字线上。
在一些实施例中，所述外围电路还被配置为：在执行所述擦除操作之前，在所述选定的存储块的所述字线上施加大约0V的电压；以及随后从所述选定的存储块的所述字线去除所述大约0V的电压，使得所述选定的存储块的所述字线浮置而没有外部偏置。
在一些实施例中，在禁止对所述未选定的存储块进行擦除操作期间，所述外围电路还被配置为：在没有外部电压的情况下将所述未选定的存储块的所述字线浮置；以及将所述未选定的存储块的阵列公共源浮置。
根据本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其它方面。
附图说明
并入本文中并形成说明书的一部分的附图示出了本公开内容的实施例，以及与说明书一起进一步用于解释本公开内容的原理并使相关领域的技术人员能够制作和使用本公开内容。
图1根据本公开内容的一些实施例示出了示例性三维(3D)存储器管芯的示意性俯视图。
图2根据本公开内容的一些实施例示出了3D存储器管芯区域的示意性俯视图。
图3根据本公开内容的一些实施例示出了示例性3D存储阵列结构的一部分的透视图。
图4根据本公开内容的一些实施例示出了3D存储器件的截面图。
图5根据本公开内容的一些实施例示出了3D存储器件的示意性电路图。
图6至图7根据本公开内容的一些实施例示出了用于3D存储器件的擦除和复位操作的波形图。
图8根据本公开内容的一些实施例示出了示例性半导体存储器件的截面图。
根据下文结合附图阐述的具体实施方式，本发明的特征和优势将变得更加显而易见，在附图中，相同的附图标记通篇标识对应的元素。在附图中，相同的附图标记通常指示完全相同、功能类似和/或结构类似的元素。元素首次出现在其中的附图通过对应的附图标记中最左边的数字指示。
将参考附图对本公开内容的实施例进行描述。
具体实施方式
虽然讨论了特定的配置和排列，但应该理解的是，这是仅为了说明的目的。相关领域的技术人员将认识到的是：在不脱离本公开内容的精神和范围的情况下可以使用其它配置和排列。对于相关领域的技术人员来说显而易见的是，本公开内容还可以用于各种其它应用。
要指出的是，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但是每个实施例可以不一定包括特定的特征、结构或特性。此外，这样的短语不一定指的是相同的实施例。另外，当结合实施例来描述特定特征、结构或特性时，无论是否明确地描述，结合其它实施例实现这样的特征、结构或特性将会在相关领域的技术人员的知识范围内。
通常，可以至少部分从上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文中所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义来描述特征、结构或特性的组合。类似地，诸如“一”、“一个”或“所述”的术语可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。此外，术语“基于”可以被理解为不一定旨在传达因素的排它性集合，而是可以至少部分地取决于上下文，允许存在不一定明确地描述的额外的因素。
应该容易理解的是，本公开内容中“上”，“上方”和“之上”的含义应该以最广泛的方式解释，使得“在......上”不仅意指“直接在某物上”，而且还包括在具有中间特征或其间的层的情况下“在某物上”的含义。此外，“上方”或“之上”不仅意指“在某物上方”或“在某物之上”，而且还可以包括在没有中间特征或其间的层的情况下“在某物上方”或“在某物之上”的含义(即，直接在某物上)。
此外，为了便于描述，本文中可以使用空间相对术语，例如“下方”、“之下”、“下部”、“上方”、“上部”等，来描述一个元件或特征与另一元件或特征如图所示的关系。除了图中所描绘的取向之外，空间相对术语旨在包括使用中或工艺步骤中的器件的不同取向。装置可以以其它方式定向(旋转90度或在其它取向上)，以及在本文中使用的空间相对描述符同样可以是相应地解释的。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，以及因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，以及因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加到衬底的顶部的材料可以被图案化或者可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，诸如硅、锗、砷化镓、磷化铟等。或者，衬底可以由非导电材料组成，诸如玻璃、塑料或蓝宝石晶圆。
如本文中所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，以及顶侧相对远离衬底。层可以在整个底层或上层结构之上延伸，或者可以具有小于底层或上层结构的范围的范围。此外，层可以是均匀或不均匀连续结构的区域，其具有小于连续结构的厚度的厚度。例如，层可以位于连续结构的顶部表面和底部表面之间的或者连续结构的顶部表面和底部表面处的任何水平平面集合之间。层可以水平地、垂直地和/或沿锥面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、其上方和/或其下具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(在其中形成触点、互连线和/或垂直互连通道(VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，“台阶(tier)”用于指代沿垂直方向具有基本相同的高度的元件。例如，字线和下面的栅极电介质层可以被称为“台阶”，字线和下面的绝缘层可以一起被称为“台阶”，高度基本相同的字线可以被称为“字线的台阶”或类似词语等等。
如本文中所使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的组件或工艺步骤的特征或参数的期望值或目标值，以及高于和/或低于期望值的范围。值的范围可以是由于制造工艺或容限的微小变化的。如本文中所使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其在例如值的10-30％内变化(例如，值的±10％，±20％或±30％)。
在本公开内容中，术语“水平/水平地/横向/横向地”是指标称地平行于衬底的横向表面，以及术语“垂直”或“垂直地”是指标称地垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器”是指在横向取向的衬底上具有垂直取向的存储单元晶体管串(在本文中被称为“存储串”，诸如NAND串)的三维(3D)半导体器件，从而使得存储串相对于衬底在垂直方向上延伸。
图1根据本公开内容的一些实施例示出了示例性三维(3D)存储器件100的俯视图。3D存储器件100可以是存储器芯片(封装)、存储器管芯或存储器管芯的任何部分，以及可以包括一个或多个存储器平面101，其中的每个存储器平面可以包括多个存储块103。完全相同和并发的操作可以在每个存储器平面101处进行。存储块103(其在尺寸上可以是兆字节(MB))是执行擦除操作的最小尺寸。如图1所示，示例性3D存储器件100包括四个存储器平面101，以及每个存储平面101包括六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线的互连来寻址。位线和字线可以垂直地布局(例如，分别在行和列中)，从而形成金属线的阵列。在图1中，位线和字线的方向被标记为“BL”和“WL”。在本公开内容中，存储块103也被称为“存储阵列”或“阵列”。存储阵列是存储器件中执行存储功能的核心区域。
3D存储器件100还包括外围区域105、围绕存储器平面101的区域。外围区域105包含许多数字、模拟和/或混合信号电路以支持存储阵列的功能，例如，页面缓冲器、行和列解码器以及读出放大器。外围电路使用有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说将是显而易见的。
要注意的是，图1所示的3D存储器件100中的存储平面101的排列以及每个存储平面101中的存储块103的排列仅用作示例，其不限制本公开内容的范围。
参考图2，根据本公开内容的一些实施例示出了图1中的区域108的放大的俯视图。3D存储器件100的区域108可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括存储串212的阵列，每个存储串包括多个堆叠的存储单元。阶梯区域210可以包括阶梯结构和在阶梯结构上形成的触点结构214的阵列。在一些实施例中，在WL方向上跨越沟道结构区域211和阶梯区域210延伸的多个缝隙结构216可以将存储块划分为多个存储指218。至少一些缝隙结构216可以充当沟道结构区域211中的存储串212的阵列的公共源触点(例如，阵列公共源)。顶部选择栅切口220可以布置在例如每个存储指218的中间，以将存储指218的顶部选择栅(TSG)划分为两个部分，从而可以将存储指划分为两个存储切片224，其中共享相同字线的存储切片224中的存储单元形成可编程(读/写)存储页。虽然可以在存储块级别执行3D NAND存储器的擦除操作，但可以在存储页级别执行读写操作。存储页在尺寸上可以是千字节(KB)。在一些实施例中，区域108还包括虚设存储串222，用于在制造期间的工艺变化控制和/或用于额外的机械支撑。
图3根据本公开内容的一些实施例示出了示例性三维(3D)存储阵列结构300的一部分的透视图。存储阵列结构300包括衬底330、在衬底330之上的绝缘膜331、在绝缘膜331之上的下选择栅(LSG)332的台阶以及多层控制栅333的台阶(也被称为“字线(WL)”)，其堆叠在LSG 332的顶部以形成具有交替的导电层和电介质层的膜堆叠层335。为了清楚起见，在图3中未示出与控制栅的台阶相邻的电介质层。
每个台阶的控制栅通过膜堆叠层335由缝隙结构216-1和216-2隔开。存储阵列结构300还包括在控制栅333的堆叠层之上的顶部选择栅(TSG)334的台阶。TSG 334、控制栅333和LSG 332的堆叠层还被称为“栅电极”。存储阵列结构300还包括存储串212以及在相邻的LSG 332之间的衬底330的一些部分中的掺杂的源极线区域344。每个存储串212包括延伸穿过绝缘膜331和具有交替的导电层和电介质层的膜堆叠层335的沟道孔336。存储串212还包括在沟道孔336的侧壁上的存储膜337，在存储膜337之上的沟道层338以及被沟道层338围绕的芯填充膜339。存储单元340(例如，340-1、340-2、340-3)可以形成在控制栅333(例如，333-1、333-2、333-3)和存储串212的交点处。沟道层338的对相应控制栅进行响应的一部分还被称为存储单元的沟道。存储阵列结构300还包括在TSG 334之上与存储串212连接的多个位线(BL)341。存储阵列结构300还包括通过多个触点结构214与栅电极连接的多个金属互连线343。膜堆叠层335的边缘被配置为阶梯形，以允许与栅电极的每个台阶的电连接。
在图3中，出于说明目的，示出了控制栅333-1、333-2和333-3的三个台阶以及TSG334的一个台阶和LSG 332的一个台阶。在该示例中，每个存储串212可以包括三个存储单元340-1、340-2和340-3，其分别对应于控制栅333-1、333-2和333-3。在一些实施例中，控制栅的数量和存储单元的数量可以多于三个以增加存储容量。存储阵列结构300还可包括其它结构，例如，TSG切口、公共源触点(即，阵列公共源)以及虚设存储串。为了简单起见，这些结构未在图3中示出。
图4示出了3D NAND存储器400的示意性横截面，其包括与图3中的存储单元340类似的存储单元。存储单元340包括控制栅(例如，控制栅333)、存储膜(例如，存储膜337)和沟道层(例如，沟道层338，还被称为沟道)。
在3D NAND存储器中，存储膜337可以布置在每个沟道孔336的侧壁上(图3所示)。在一些实施例中，存储膜337可以包括阻挡层422、存储层424和隧穿层426。阻挡层422可以用于阻挡电荷载流子428在控制栅333与存储层424之间的移动。阻挡层422可以包括氧化硅和高介电常数(高k)电介质，例如氧化铝。存储层424可以用于存储电荷载流子428以及可以包括氮化硅。电荷载流子在存储层424中的存储和/或去除可能影响沟道层338的开/关状态和/或电导。隧穿层426可用于控制电荷载流子428(电子或空穴)在沟道层338与存储层424之间的隧穿。隧穿层426可以是氧化硅、氮化硅、氮氧化硅或其任何组合。在3D NAND存储器中，沟道层338可以布置在沟道孔336(在图3中)中的存储膜337的侧壁上。沟道层338可以包括非晶硅、多晶硅和/或单晶硅。
图5根据本公开内容的一些实施例示出了存储块103(还被称为存储阵列103)的示意性电路图。存储阵列103包括多个存储串212，每个存储串212具有多个存储单元340。存储串212在每个端部处还包括至少一个场效应晶体管(例如，MOSFET)，其分别由下选择栅(LSG)332和上选择栅(TSG)334控制。以及两个相应的晶体管被称为下选择晶体管332-T和上选择晶体管334-T。存储单元340可以由控制栅333控制，其中控制栅333可以连接到存储阵列103的字线。为了简单起见，控制栅和字线在本公开内容中可互换使用。顶部选择晶体管334-T的漏极端子可以连接至位线341，以及下部选择晶体管332-T的源极端子可以连接至阵列公共源(ACS)430。ACS 430可以由整个存储块中的存储串212共享，以及还被称为公共源线。
在一些实施例中，可以基于浮栅技术来形成存储阵列103。在一些实施例中，可以基于电荷捕获技术来形成存储阵列103。基于电荷捕获的NAND闪存可以提供高存储密度和高固有可靠性。存储数据或逻辑状态(“状态”，例如，存储单元340的阈值电压Vth)取决于存储层(例如，图4中的存储层424)中捕获的电荷载流子的数量。
在NAND闪存中，可以在存储页432中执行读写操作，该存储页432包括共享相同字线的全部存储单元340。在NAND存储器中，存储单元340可以处于擦除状态ER或编程状态P1。最初，通过在存储单元(例如，ACS430)的控制栅333与源极端子之间实现负电压差，存储阵列103中的存储单元340可以被复位为擦除状态ER作为逻辑“1”，从而可以去除存储单元340的存储层中的捕获的电荷载流子。例如，可以通过将存储单元340的控制栅333设置为接地并将高的正电压施加到ACS 430来引起负电压差。在擦除状态ER(“状态ER”)下，存储单元340的阈值电压Vth可以被复位为最低值，以及可以在位线341处被测量或感测。
在编程(即，写入)期间，可以在控制栅333上施加编程电压Vpgm(例如，在10V到20V之间的正电压脉冲)。作为施加编程电压的结果，电荷载流子(例如，电子)被注入到存储单元340的存储层中，从而增加了存储单元340的阈值电压Vth。因此，存储单元340被编程为状态P1。
图6根据本公开内容的一些实施例示出了操作600的波形。操作600包括三个阶段：准备操作、擦除操作和复位操作。在执行擦除操作之后，可以去除在选定的存储块(例如，图1和5中的存储块103)中的全部存储单元的存储膜中存储的电荷载流子。结果，可以擦除选定的存储块中的存储数据，以及对应的存储单元可以被复位为擦除状态ER。
操作600从准备操作开始，其中可以在t0将擦除电压Verase施加到选定的存储块的ACS。在一些实施例中，擦除电压Verase可以在大约15V至大约25V之间的范围内。在一些实施例中，擦除电压Verase可以是大约20V。
在ACS上施加擦除电压Verase之后，选定的存储块中的存储单元的沟道的电势可以相应地增加。掺杂的源极线区域344(参见图3)中的电荷载流子可以被注入到沟道层338中。因为在由多晶硅或非晶硅组成的沟道层中电荷载流子的迁移率可能较低，因此存储单元的沟道的电势从沟道的底部到顶部逐渐升高。相应地，存储串212中的沟道层的电势从底部(即，图5中的ACS 430)到顶部(例如，靠近位线341)逐渐升高。
在一些实施例中，可以将保持-释放脉冲Vhld-re施加到选定的存储块和未选定的存储块的字线。保持-释放脉冲Vhld-re在t0包括0V的外部偏置，随后在t1释放外部偏置，即，在t1之后将字线浮置。当电极浮置时，电极的电势(还被称为电位)可以通过电磁场或电荷积累而改变。
随后，可以在t2将电压VL施加到选定的存储块的字线(t2>t1>t0)，其中选定的存储块的字线的电位可以在t3达到电压VL。在一些实施例中，电压VL可以是小于大约1V的任何电压。在一些实施例中，电压VL可以是0V。
在一些实施例中，在t3之后，可以将选定的存储块中的字线与沟道层之间的电压差设置为VL-Verase，其可以足够高以去除在存储单元中的存储的电荷载流子并将存储单元复位为擦除状态ER。在该阶段，操作600进入擦除操作(即，擦除操作)。
在一些实施例中，在擦除操作期间，选定的存储块的位线341和顶部选择栅(TSG)334可以浮置，即不施加任何电压。在该示例中，由于位线341与ACS 430之间的寄生电容，位线341和顶部选择晶体管334-T可以耦合到高电势。
在一些实施例中，未选定的存储块的字线可以在t1之后保持浮置，其中未选定的存储块的字线的电位可以通过电容耦合在t4上升到电压VH。在一些实施例中，电压VH可以具有接近擦除电压Verase的大小。在一些实施例中，未选定的存储块的ACS也可以在t1之后保持浮置，以及还可以通过电容耦合而上升到电压VH。照此，在擦除操作期间，未选定的存储块中的字线与ACS(或沟道层)之间的电压差具有比擦除电压Verase小得多的大小。在未选定的存储块中的存储单元中存储的电荷载流子因此不受干扰，即，未选定的存储块被禁止擦除。
在一些实施例中，在未选定的存储块的字线达到电压VH之前存在时间延迟，即，t4＞t3。然而，图6所示的电压斜升速率仅用于说明。在一些实施例中，可以在t4之后将电压VL施加到选定的存储块的字线，即，t3＞t2＞t4。
在擦除操作完成之后，当操作600的复位操作开始时，选定的存储块和未选定的存储块的ACS可以接地，即，可以在t5施加0V的电压。
在复位操作期间，可以复位电压Vdd施加到选定的存储块的字线。在一些实施例中，复位电压Vdd可以是在大约1.5V至大约3.5V之间的范围内的电压。在一些实施例中，复位电压Vdd可以是大约2.5V。
对于NAND闪存，重要的可靠性挑战涉及这样的存储器经历的大量编程和擦除操作。在编程和擦除操作期间，由于电应力而可能在隧穿层(例如，图4中的隧穿层426)中生成缺陷，这可能导致存储单元的降低的寿命。通过捕获辅助隧穿，这些缺陷可以在后续的编程操作中充当用于存储的电荷载流子的重组中心。由于这些缺陷在隧穿层中累积，由于电荷损耗而导致的数据保留会导致比特错误率显著增加。在一些实施例中，所存储的电荷载流子是电子并且缺陷是空穴。通过在复位操作时在字线上施加复位电压Vdd，可以基本上去除由编程/擦除循环造成的在隧穿层中捕获的空穴，以及从而可以降低比特错误率以及可以改进NAND存储器的数据保持。
在图6中的操作600中，未选定的存储块的字线在复位操作中还保持浮置。因为ACS是接地的，所以未选定的存储块的字线的电位通过电容耦合而降低到电压Vidle。在一些实施例中，电压Vidle具有远小于复位电压Vdd的大小。在一些实施例中，电压Vidle大约为0V。
当在操作600期间未选定的存储块中的存储单元被禁止擦除时，未选定的存储块的浮置字线的电势可以改变，这取决于电容耦合的效果。当在擦除操作中未选定的存储块的浮置字线耦合到电压VH时，由电压VH引起的电场可能导致存储单元的周围区域或电连接电路(例如，外围器件中用于字线的驱动电路)中的增加的漏电流。在一些实施例中，可以在存储膜(例如，图4中的存储膜器337)中生成移动电荷(例如，空穴)。因此，需要一种擦除和复位3D NAND存储器的方法，以使得可以去除在编程/擦除循环中生成的缺陷以及可以使移动电荷稳定。
图7根据本公开内容的一些实施例示出了操作700的波形。与图6中的操作600中的操作类似，操作700包括准备操作、擦除操作和复位操作。然而，与操作600不同，可以在操作700的复位操作期间将复位电压Vdd施加到未选定的存储块的字线。换句话说，在复位操作期间，可以将复位电压Vdd施加到整个存储平面(例如，图1中的存储平面101)的字线。在一些实施例中，复位电压Vdd可以是恒定电压，其可以在t7施加，其中，t7＞t6，以及可以直到操作700结束才被关闭，如图7所示。在一些实施例中，复位电压Vdd可以是具有大约10ns至大约100μs之间的持续时间的电压脉冲。
在一些实施例中，可以在复位操作期间的任何其它时刻将复位电压Vdd施加到选定的和未选定的存储块(或整个存储平面)的字线。例如，当擦除操作结束时(即，当从选定的存储块的ACS去除擦除电压Verase时，和/或当选定的存储块的ACS接地时)，可以在t5将复位电压Vdd施加到存储平面的字线。还可以在t6或在t5与t6之间的任何时刻将复位电压Vdd施加到存储平面的字线，其中未选定的存储块中的字线的电位从电压VH斜降。
在一些实施例中，当存储单元空闲时(即，不执行擦除、编程或读取操作时)，可以将复位电压Vdd施加到NAND存储器中的任何存储单元的字线。
通过在复位操作期间在未选定的存储块的字线上施加复位电压Vdd，可以去除或稳定在擦除操作时在存储膜中生成的移动电荷。另外，可以进一步减少由先前的编程/擦除循环造成的在存储膜中生成的缺陷。相应地，可以改进NAND存储器的保留。
由于复位电压Vdd也被施加在选定的存储块的字线上，因此在擦除操作的复位操作期间，可以将复位电压Vdd施加到整个存储器平面的字线以改进3D NAND存储器的保留。
图8示出了示例性半导体存储器件800的截面图。半导体存储器件800包括：具有外围区域105、存储块第二区域103的衬底330，外围区域105具有外围器件(诸如外围MOSFET807)，存储块第二区域103具有一个或多个存储阵列(诸如3D阵列结构860)。
在一些实施例中，3D阵列结构860类似于存储阵列结构300，其包括阵列阱811a、下部选择栅332，以及控制栅(或字线)333和顶部选择栅334。在相邻的下部选择栅332、控制栅333和顶部选择栅334之间是电介质层872。该存储器件还包括穿过顶部选择栅334、控制栅333和下部选择栅332的存储串212。3D阵列结构860还包括绝缘材料880、连接到顶部选择栅334之上的存储串874的多个位线341，以及通过多个触点结构214连接到下部选择栅、控制栅和顶部选择栅的多个金属互连895a。
在用于3D阵列结构860的触点结构214和金属互连895a的制造期间，可以同时地形成用于外围器件的触点结构214p和金属互连895p。
半导体存储器件800还包括在外围区域105中的外围电路，其向存储块提供支持功能。外围区域105中的外围电路包括许多数字、模拟和/或混合信号电路，例如，行和列解码器、驱动器、页面缓冲器、读出放大器、时序和控制等电路。外围电路使用有源和/或无源半导体器件，诸如晶体管、二极管、电容器、电阻器等，这对于本领域普通技术人员来说将是显而易见的。
在一些实施例中，半导体存储器件800包括外围电路，其被配置为在选定的存储块上执行与图6和图7中描述的擦除操作类似的擦除操作；禁止对未选定的存储块进行擦除操作；以及在执行擦除操作之后，在未选定的存储块的字线上施加复位电压以将未选定的存储块复位。已经相对于图6和图7详细讨论了在擦除操作之后由外围电路在选定和未选定的存储块上执行的复位操作。
在一些实施例中，外围区域105可以包括任何合适的半导体器件，例如，金属氧化物半导体场效应晶体管(MOSFET)、二极管、电阻器、电容器等。外围区域105中的半导体器件可以用于支持存储器内核的存储功能的数字、模拟和/或混合信号电路的设计，例如，行和列解码器、驱动器、页面缓冲器、读出放大器、时序和控制。在半导体器件中，p型和/或n型MOSFET在外围电路设计中被广泛地实现，以及在本公开内容的描述中用作示例。然而，外围器件不限于MOSFET。其它外围器件的结构，例如，二极管、电阻器、电容器、电感器等，可以在MOSFET的制造期间通过不同的掩模设计和布局同时地形成。为了形成除MOSFET之外的外围器件，可以在MOSFET的工艺流程中添加或修改工艺步骤，例如，获得不同的掺杂剂简档、膜厚度或材料堆叠层等的工艺。在一些实施例中，MOSFET之外的外围器件还可以利用额外的设计和/或光刻掩模级别来制造，以实现特定的电路要求。
外围MOSFET 807可以是p沟道MOSFET或n沟道MOSFET，以及可以包括但不限于被浅沟槽隔离部(STI)809(还称为隔离结构)围绕的有源器件区域，在有源器件区域中形成有n型或p型掺杂的阱811，包括栅电介质、栅导体和/或栅硬掩模的栅堆叠层813。外围MOSFET807还可以包括源极/漏极延伸和/或晕圈区域、栅极间隔体以及位于栅堆叠层的每一侧上的源极/漏极819。外围MOSFET 807还可以在源极/漏极的顶部中包括硅化物触点区域(未示出)。其它已知的器件还可以形成在外围区域中。外围器件(例如p型和/或n型MOSFET)的结构和制造方法是本领域技术人员已知的。
STI 809可以通过以下操作来形成：使用光刻和蚀刻来对衬底进行图案化，填充绝缘材料并对绝缘材料进行研磨以在衬底330上形成共面的表面。用于STI 809的绝缘材料可包括氧化硅、氮氧化硅、TEOS、低温氧化物(LTO)、高温氧化物(HTO)、氮化硅等。可以使用诸如下列技术来布置用于STI 809的绝缘材料：化学气相沉积(CVD)、物理气相沉积(PVD)、等离子增强CVD(PECVD)、低压化学气相沉积(LPCVD)、高密度等离子(HDP)化学气相沉积、快速热化学气相沉积(RTCVD)、金属有机化学气相沉积(MOCVD)、原子层沉积(ALD)、溅镀、热氧化或氮化、使用炉系统的CVD，任何其它合适的沉积方法，和/或其组合。STI 809的形成还可以包括高温退火步骤，以使所布置的绝缘材料致密化以实现更好的电隔离。如本领域普通技术人员将显而易见的，可以采用其它STI结构。
外围MOSFET 807被STI 809围绕。STI的深度和/或阱811的深度确定外围MOSFET807的有源器件区域的垂直尺寸。外围MOSFET 807的有源器件区域在衬底330上可以具有大约大于200nm的厚度。在一些实施例中，外围MOSFET 807的有源器件区域在衬底330上可以具有大约小于200nm的厚度。例如，外围MOSFET的有源器件区域可以是SOI衬底上的顶部半导体厚度的厚度，以及可以小于大约50nm，其中，下面的掩埋氧化物用作额外的器件隔离。
外围MOSFET 807的阱811可以包括用于n沟道MOSFET的p型掺杂和用于p沟道MOSFET的n型掺杂，以及分别被称为p阱和n阱。阱811的掺杂剂简档和浓度影响外围MOSFET807的器件特性。对于具有低阈值电压(Vt)的MOSFET器件，阱811可以以较低的浓度掺杂，以及可以形成低压p阱或低压n阱。对于具有高Vt的MOSFET，阱811可以以较高的浓度掺杂，以及可以形成高压p阱或高压n阱。在一些实施例中，为了提供与p型衬底330的电隔离，可以在具有高Vt的n沟道MOSFET的高压p阱下方形成深的n阱。
对n阱的形成可以包括任何合适的n型掺杂剂，诸如磷、砷、锑等，和/或其任何组合。对p阱的形成可以包括任何合适的p型掺杂剂，例如硼。掺杂剂掺入可以通过离子注入，之后进行活化退火，或通过在外延期间对有源器件区域进行原位掺杂来实现。
外围MOSFET 807的栅堆叠层813可以通过“栅极优先”方案形成，其中，在源极/漏极形成之前对栅堆叠层813进行布置和图案化。外围MOSFET 807的栅堆叠层813还可以通过“替换”方案形成，其中，可以首先形成牺牲栅堆叠层，以及然后在源极/漏极形成之后以高k电介质层和栅导体进行替换。
在一些实施例中，栅极电介质可以由氧化硅、氮化硅、氮氧化硅和/或高k电介质膜组成，诸如氧化铪、氧化锆、氧化铝、氧化钽、氧化镁或氧化镧膜，和/或其组合。可以通过任何合适的方法来沉积栅极电介质，诸如CVD、PVD、PECVD、LPCVD、RTCVD、溅镀、MOCVD、ALD、热氧化或氮化，使用炉系统的CVD、任何其它合适的沉积方法和/或其组合。
在一些实施例中，栅导体可以由金属组成，诸如钨、钴、镍、铜、或铝和/或其组合。在一些实施例中，栅导体还可以包括导电材料，诸如氮化钛(TiN)、氮化钽(TaN)等。栅导体可以通过任何合适的沉积方法形成，例如溅镀、热蒸发、电子束蒸发、ALD、PVD、和/或其组合。
在一些实施例中，栅导体还可以包括多晶半导体，诸如多晶硅、多晶锗、多晶锗硅和任何其它合适的材料，和/或其组合。在一些实施例中，可以将多晶材料与任何合适类型的掺杂剂(诸如硼、磷或砷等)结合。在一些实施例中，栅导体还可以是非晶半导体。
在一些实施例中，栅导体可以由包括WSix、CoSix、NiSix或AlSix等的金属硅化物组成。对金属硅化物材料的形成可以包括使用上述类似技术来形成金属层和多晶半导体。对金属硅化物的形成还可以包括在沉积的金属层和多晶半导体层上施加热退火工艺，之后去除未反应的金属。
在一些实施例中，外围MOSFET 807的源极/漏极819结合有高浓度掺杂剂。对于n型MOSFET，用于源极/漏极819的掺杂剂可以包括任何合适的n型掺杂剂，诸如磷、砷、锑等，和/或其任何组合。对于p型MOSFET，用于源极/漏极819的掺杂剂可以包括任何合适的p型掺杂剂，例如硼。可以通过离子注入之后进行掺杂剂活化退火来实现掺杂剂掺入。外围MOSFET的源极/漏极819可以由与衬底330相同的材料组成，例如，硅。在一些实施例中，外围MOSFET807的源极/漏极819可以由与衬底330不同的材料组成以实现高性能。例如，在硅衬底上，用于p型MOSFET的源极/漏极819可以包括SiGe，以及用于n型MOSFET的源极/漏极819可以包括碳掺入。利用不同的材料形成源极/漏极819可以包括在源极/漏极区域中回蚀衬底材料，以及使用诸如外延的技术来布置新的源极/漏极材料。对源极/漏极819的掺杂还可以通过在外延期间的原位掺杂来实现。
由于3D存储器件在低信噪条件下操作，因此要求外围的半导体器件具有可靠的性能和低泄漏电流。例如，在读出放大器中，外围晶体管需要具有出色的阈值电压(Vt)匹配。在行或列解码器中，晶体管需要提供更高的偏置以驱动存储器元件。为了实现从存储阵列的快速读取/向存储阵列的快速写入，外围器件还需要具有良好的短沟道控制的高性能(例如，高驱动电流)。
为了满足外围电路的不同功能的要求，可以制造具有不同结构和特性的MOSFET。例如，可以实现具有较厚的栅极电介质层(诸如SiO2和/或HfO2)的MOSFET以用于具有高电压偏置的应用。在另一示例中，栅堆叠层可以包括单功函数金属和双高k电介质材料，以制成具有不同Vt的MOSFET。
外围MOSFET 807可以在具有平面有源器件区域(如图8所示)的衬底330上形成，其中MOSFET的沟道的方向和电流流动平行于衬底330的顶表面。在一些实施例中，外围MOSFET807还可以在具有3D有源器件区域(例如，具有类似于“FIN”的形状(未示出)的所谓的“FINFET”)的衬底330上形成，其中，MOSFET的栅堆叠层包裹在FIN周围，以及MOSFET的沟道沿着FIN的三个侧面(栅极下方的顶部和两个侧壁)放置。FINFET器件的结构和方法对于本领域技术人员是已知的，以及在本公开内容中不再进一步讨论。
用于外围器件的结构和制造工艺不限于上述结构和工艺。还可以在任何所述工艺之前、之后或之间执行其它工艺步骤。对于本领域普通技术人员将显而易见的是，所述一系列工艺还可以具有不同的顺序，以及工艺步骤可以被省略以及以任何形式进行组合。
综上所述，本公开内容提供了一种用于操作具有存储块的三维(3D)存储器件的方法，其中，每个存储块包括具有垂直地堆叠的存储单元的存储串，并且其中，每个垂直地堆叠的存储单元可通过字线和位线来寻址。该方法包括以下步骤：对选定的存储块执行擦除操作；禁止对未选定的存储块进行擦除操作；以及在执行擦除操作之后，在未选定的存储块的字线上施加复位电压以将未选定的存储块复位。
本公开内容还提供了一种三维(3D)存储器件结构。该3D存储器件包括外围电路，外围电路被配置为：对选定的存储块执行擦除操作；禁止对未选定的存储块进行擦除操作；以及在执行擦除操作之后，在未选定的存储块的字线上施加复位电压以将未选定的存储块复位。
特定实施例的前述描述将充分地揭示本公开内容的一般性质，在以及不脱离本公开内容的一般概念的情况下，其它人可以通过应用本领域技术范围内的知识针对各种应用来容易地修改和/或适配这样的特定实施例，而无需过度实验。因此，基于本文给出的公开内容和指导，这样的适配和修改旨在落入所公开的实施例的等效物的含义和范围内。要理解的是，本文中的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员根据公开内容和指导来解释。
上文已经借助于示出指定的功能及其关系的实现方式的功能构建块来描述了本公开内容的实施例。为了便于描述，已经在本文中任意定义了这些功能构造模块的边界。只要适当地执行所指定的功能及其关系，就可以定义其它边界。
发明内容和摘要部分可以阐述发明人所预期的本公开内容的一个或多个示例性实施例而不是全部示例性实施例，以及因此，不旨在以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上述示例性实施例中的任何实施例限制，而是应当仅根据所附权利要求及其等效物来限定。

Claims (20)

1.一种用于操作包括存储块的三维(3D)存储器件的方法，其中，每个存储块包括具有垂直地堆叠的存储单元的存储串，并且其中，每个垂直地堆叠的存储单元可通过字线和位线来寻址，所述方法包括：
对选定的存储块执行擦除操作；
禁止对未选定的存储块进行所述擦除操作；以及
在执行所述擦除操作之后，在所述未选定的存储块的字线上施加复位电压以将所述未选定的存储块复位。
2.根据权利要求1所述的方法，其中，所述对所述选定的存储块执行所述擦除操作包括：
在所述选定的存储块的阵列公共源上施加擦除电压；以及
在所述选定的存储块的字线上施加第一电压，其中，所述第一电压小于所述擦除电压，从而擦除所述选定的存储块。
3.根据权利要求2所述的方法，其中，所述施加所述第一电压包括：施加在大约0V到大约1V之间的范围内的电压。
4.根据权利要求2所述的方法，其中，所述施加所述第一电压包括：施加大约0V的电压。
5.根据权利要求2所述的方法，其中，所述施加所述擦除电压包括：施加在大约15V至大约25V之间的范围内的电压。
6.根据权利要求2所述的方法，还包括：
在执行所述擦除操作之后，将所述选定的存储块复位，所述复位包括：在所述选定的存储块的所述字线上施加所述复位电压。
7.根据权利要求6所述的方法，还包括：
在执行所述擦除操作之后，在所述选定的存储块的所述阵列公共源上施加大约0V的电压。
8.根据权利要求2所述的方法，还包括：
在执行所述擦除操作之前，在所述选定的存储块的所述字线上施加大约0V的电压；以及
随后从所述选定的存储块的所述字线去除所述大约0V的电压，使得所述选定的存储块的所述字线浮置而没有外部偏置。
9.根据权利要求1所述的方法，其中，施加所述复位电压包括：施加在大约1.5V至大约3.5V之间的范围内的电压。
10.根据权利要求1所述的方法，其中，所述禁止对所述未选定的存储块进行所述擦除操作包括：在没有外部电压的情况下将所述未选定的存储块的所述字线浮置。
11.根据权利要求1所述的方法，其中，所述禁止对所述未选定的存储块的所述擦除操作还包括：将所述未选定的存储块的阵列公共源浮置。
12.一种三维(3D)存储器件，包括：
外围电路，其被配置为：
对选定的存储块执行擦除操作；
禁止对未选定的存储块进行所述擦除操作；以及
在执行所述擦除操作之后，在所述未选定的存储块的字线上施加复位电压以将所述未选定的存储块复位。
13.根据权利要求12所述的3D存储器件，其中，在所述擦除操作期间，所述外围电路还被配置为：
在所述选定的存储块的阵列公共源上施加擦除电压；以及
在所述选定的存储块的字线上施加第一电压，其中，所述第一电压小于所述擦除电压，从而擦除所述选定的存储块。
14.根据权利要求13所述的3D存储器件，其中，所述第一电压包括：在大约0V到大约1V之间的范围内的电压。
15.根据权利要求13所述的3D存储器件，其中，所述第一电压是大约0V的电压。
16.根据权利要求13所述的3D存储器件，其中，所述擦除电压包括：在大约15V至大约25V之间的范围内的电压。
17.根据权利要求12所述的3D存储器件，其中，所述外围电路还被配置为：
在执行所述擦除操作之后，将所述选定的存储块复位，其中，所述复位电压施加在所述选定的存储块的字线上。
18.根据权利要求17所述的3D存储器件，其中，所述复位电压包括：在大约1.5V至大约3.5V之间的范围内的电压。
19.根据权利要求17所述的3D存储器件，其中，所述外围电路还被配置为：
在执行所述擦除操作之前，在所述选定的存储块的所述字线上施加大约0V的电压；以及
随后从所述选定的存储块的所述字线去除所述大约0V的电压，使得所述选定的存储块的所述字线浮置而没有外部偏置。
20.根据权利要求19所述的3D存储器件，其中，在禁止对所述未选定的存储块进行所述擦除操作期间，所述外围电路还被配置为：
在没有外部电压的情况下将所述未选定的存储块的所述字线浮置；以及
将所述未选定的存储块的阵列公共源浮置。
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