CN112154507B - 3d nand闪速存储器的擦除方法 - Google Patents

3d nand闪速存储器的擦除方法 Download PDF

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Abstract

公开了三维(3D)存储器件的擦除方法的实施方式。3D存储器件包括：垂直地堆叠在衬底之上的多个层级，其中，每个层级包括多个存储器单元。擦除方法包括：检查擦除抑制层级的多个存储器单元的状态，并根据多个存储器单元的状态来准备擦除抑制层级。擦除方法还包括：在阵列公共源极处施加擦除电压，在擦除抑制层级的未选定字线上施加保持‑释放电压，并在目标层级的选定字线上施加低电压。

Description

3D NAND闪速存储器的擦除方法
技术领域
本公开内容通常涉及半导体技术的领域，且更具体地，本公开内容涉及三维(3D)存储器的擦除方法。
背景技术
当存储器件缩小到较小的裸片尺寸以减小制造成本并增加存储密度时，平面存储器单元的按比例缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3D)存储器架构可以处理在平面存储器单元中的密度和性能限制。
在3D NAND闪速存储器中，可以垂直地堆叠很多层存储器单元，以便可以极大地增加每单位面积的存储密度。为了进一步增加存储密度，可以垂直地堆叠多个层级，其中在每个层级中存在很多垂直堆叠的存储器单元。为了在具有多个层级的3D NAND闪速存储器中有效地读、写和擦除，每个层级可作为单独的存储器块被处理，即，每个层级可独立于其它层级被擦除。然而，选定层级的擦除操作可能被串联地连接的邻近层级影响。例如，当擦除顶部层级时，根据存储在其它邻近层级中的数据，用于擦除操作的电荷载体也许不能够迁移到选定层级。因此，选定层级可能由于来自邻近层级的影响而具有擦除失败位。因此，存在对擦除在3D NAND存储器中的选定层级使得在选定层级中的每个存储器单元可以准确地和有效地被重置到擦除状态的方法的需要。
发明内容
在本公开内容中描述了在具有多个层级的三维(3D)存储器件中的擦除操作的方法的实施方式。
本公开内容的一个方面提供了三维(3D)存储器件的擦除方法，3D存储器件包括垂直地堆叠在衬底上的多个层级，其中每个层级包括多个存储器单元。擦除方法包括检查擦除抑制层级的多个存储器单元的状态，并根据多个存储器单元的状态准备擦除抑制层级。擦除方法还包括在阵列公共源极或阵列单元阱主体处施加擦除电压，在擦除抑制层级的未选定字线上施加保持-释放电压，并在目标层级的选定字线上施加低电压。
在一些实施方式中，准备擦除抑制层级包括：当擦除抑制层级的多个存储器单元处于编程状态中时，在擦除抑制层级的未选定字线上施加第一准备电压。
在一些实施方式中，施加第一准备电压包括：施加在大约0V和大约1V之间的电压。
在一些实施方式中，施加第一准备电压包括：施加0V。
在一些实施方式中，准备擦除抑制层级包括：当擦除抑制层级的多个存储器单元处于擦除状态中时，在擦除抑制层级的未选定字线上施加第二准备电压。第二准备电压大于第一准备电压。
在一些实施方式中，施加第二准备电压包括：施加在大约1V和大约7V之间的电压。
在一些实施方式中，准备擦除抑制层级包括：当具有未选定字线的第一子集的多个存储器单元的第一子集处于编程状态中时，在擦除抑制层级的未选定字线的第一子集上施加第一准备电压，以及当具有未选定字线的第二子集的多个存储器单元的第二子集处于擦除状态中时，在擦除抑制层级的未选定字线的第二子集上施加第二准备电压。第二准备电压大于第一准备电压。
在一些实施方式中，多个存储器单元的第二子集包括至少两个邻近存储器单元。
在一些实施方式中，准备擦除抑制层级包括：当在擦除抑制层级中的多个存储器单元的第一子集处于编程状态中以及在擦除抑制层级中的多个存储器单元的第二子集处于擦除状态中时，在擦除抑制层级的未选定字线上施加第一准备电压和大于第一准备电压的第二准备电压。
在一些实施方式中，施加低电压包括：施加在大约0V和大约1V之间的范围中的电压。
在一些实施方式中，施加低电压包括：施加0V的电压。
在一些实施方式中，施加保持-释放电压包括：施加0V的电压以及随后移除0V的电压和任何外部偏压。
在一些实施方式中，施加擦除电压包括：施加在大约15V到大约25V之间的范围中的电压。
在一些实施方式中，施加擦除电压包括：施加大约20V。
在一些实施方式中，擦除方法还包括：在目标层级的位线处施加擦除电压。
在一些实施方式中，擦除方法还包括：在目标层级的选定字线上施加低电压之前，在目标层级的选定字线上施加保持-释放电压。
在一些实施方式中，擦除方法还包括：在底部层级的未选定字线上施加保持-释放电压，以及在顶部层级的选定字线上施加低电压。顶部层级垂直地堆叠在衬底之上的底部层级上。
在一些实施方式中，擦除方法还包括：在顶部层级和底部层级的未选定字线上施加保持-释放电压，以及在中间层级的选定字线上施加低电压。顶部层级垂直地堆叠在中间层级上，以及中间层级垂直地堆叠在衬底之上的底部层级上。在一些实施方式中，擦除方法还包括：在顶部层级的位线处施加擦除电压。
本公开内容的另一方面提供了具有垂直地堆叠在衬底之上的多个层级的三维(3D)存储器件。每个层级包括交替的导电层和电介质层的膜叠层，以及穿透膜叠层的多个存储器串，其中，每个存储器串包括多个存储器单元。3D存储器件还包括：布置在相邻层级之间的导电插塞，其电气地连接在相邻层级之间的多个存储器串。3D存储器件的多个层级包括：目标层级和擦除抑制层级。3D存储器件被配置为通过以下的步骤来擦除目标层级：检查擦除抑制层级的多个存储器单元的状态，根据擦除抑制层级的多个存储器单元的状态来准备擦除抑制层级，在阵列公共源极或阵列单元阱主体处施加擦除电压，在擦除抑制层级的未选定字线上施加保持-释放电压，以及在目标层级的选定字线上施加低电压。
本公开内容的其它方面可由本领域中的技术人员按照本公开内容的说明书、权利要求和附图来理解。
附图说明
被并入本文并形成说明书的一部分的附图示出本公开内容的实施方式，并连同说明书一起进一步用来解释本公开内容的原理，并使在相关领域中的技术人员能够制造和使用本公开内容。
图1示出根据本公开内容的一些实施方式的示例性三维(3D)存储器裸片的示意性自顶向下视图。
图2示出根据本公开内容的一些实施方式的3D存储器裸片的区域的示意性自顶向下视图。
图3示出根据本公开内容的一些实施方式的示例性3D存储器阵列结构的一部分的透视图。
图4示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件的横截面视图。
图5示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件的示意性电路图。
图6-8示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件的擦除操作的波形图。
图9示出根据本公开内容的一些实施方式的用于具有多个层级的3D存储器件的擦除方法的流程图。
图10-11示出根据本公开内容的一些实施方式的用于具有多个层级的3D存储器件的擦除操作的波形图。
当结合附图理解时，本公开内容的特征和优点将从以下阐述的详细描述变得更明显，其中相似的参考符号始终标识相应的元件。在附图中，相似的参考数字通常指示相同的、在功能上相似的和/或在结构上相似的元件。元件首次出现于的附图由在相应的参考数字中的最左边的数位指示。
将参考附图描述本公开内容的实施方式。
具体实施方式
虽然讨论了特定的配置和布置，但应理解，这仅为了说明性目的而完成。相关领域中的技术人员将认识到，可以使用其它配置和布置而不偏离本公开内容的精神和范围。对相关领域中的技术人员将显而易见的是，也可以在各种其它应用中使用本公开内容。
注意，在本说明书中对“一个实施方式”、“实施方式”、“示例实施方式”、“一些实施方式”等的提及指示所描述的实施方式可以包括特定特征、结构或特性，但每个实施方式可能不一定包括特定特征、结构或特性。而且，这样的短语并不一定指同一实施方式。此外，当结合实施方式描述特定特征、结构或特性时，其将在相关领域中的技术人员的知识内，以结合其它实施方式(不管是否被明确描述)来影响这样的特征、结构或特性。
通常，可以至少部分地从在上下文中的用法来理解术语。例如，至少部分地根据上下文，如在本文使用的术语“一个或多个”可以用于在单数意义上描述任何特征、结构或特性，或可以用于在复数意义上描述特征、结构或特性的组合。类似地，至少部分地根据上下文，术语例如“一(a)”、“一个(an)”和“所述(the)”再次可以被理解为传达单数用法或传达复数用法。此外，再次至少部分地根据上下文，术语“基于”可被理解为不一定意欲传达排他的一组因素，且可替代地允许不一定明确地描述的额外因素的存在。
应容易理解，在本公开内容中的“在……上”、“在……上面”和“在……之上”的含义应以最广泛的方式被解释，使得“在……上”不仅意指“直接在某物上”，而且还包括“在某物上”而在其之间有中间特征或层的含义，以及“在……上面”或“在……之上”不仅意指“在某物上面”或“在某物之上”的含义，而且还可以包括其“在某物上面”或“在某物之上”而在其之间没有中间特征或层(即，直接在某物上)的含义。
此外，空间相对术语例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文为了便于描述而用于描述一个元件或特征与如在附图中所示的另外的元件或特征的关系。除了在附图中描绘的定向以外，空间相对术语意欲还包括在使用或处理步骤中的设备的不同定向。装置可以以另外方式被定向(旋转90度或在其它定向处)，且在本文使用的空间相对描述符可以相应地同样被解释。
如在本文使用的，术语“衬底”指随后的材料层被添加到其上的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面一般是半导体设备被形成于的地方，且因此半导体设备在衬底的顶侧处形成，除非另有规定。底表面与顶表面相对，且因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。在衬底的顶部上添加的材料可以被图案化或可以保持未被图案化。此外，衬底可以包括大量半导体材料(诸如硅、锗、砷化镓、磷化铟等)。可选地，衬底可以由非导电材料(诸如玻璃、塑料或蓝宝石晶圆)制成。
如在本文使用的，术语“层”指包括具有一定厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个底层或上覆结构之上延伸，或可以具有比底层或上覆结构的宽度小的宽度。此外，层可以是具有比连续结构的厚度小的厚度的同质或不同质连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在其处的任何组水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层，可以包括在其中的一个或多个层，和/或可以具有在其上、在其之上和/或在其之下的一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电层和接触层(其中形成触点、互连线和/或垂直互连接入(VIA))和一个或多个电介质层。
在本公开内容中，为了描述的容易，“排”用于指沿着垂直方向的实质上相同的高度的元件。例如，字线和底层栅极电介质层可被称为“排”，字线和底层绝缘层可一起被称为“排”，实质上相同的高度的字线可被称为“一排字线”或类似术语等。
如在本文使用的，术语“名义上/名义上地”指在产品或过程的设计阶段期间设置的部件或过程步骤的特性或参数的期望或目标值，连同高于和/或低于期望值的值的范围。值的范围可能是由于在制造工艺或容限中的轻微变化。如在本文使用的，术语“大约”指示可以基于与主题半导体设备相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示在例如值的10-30％(例如，值的±10％、±20％或±30％)内变化的给定量的值。
在本公开内容中，术语“水平/水平地/横向/横向地”意指名义上平行于衬底的横向表面，以及术语“垂直”或“垂直地”意指名义上垂直于衬底的横向表面。
如在本文使用的，术语“3D存储器”指具有在横向定向的衬底上的存储器单元晶体管的垂直定向的串(在本文被称为“存储器串”，例如NAND串)的三维(3D)半导体设备，使得存储器串在相对于衬底的垂直方向上延伸。
图1示出根据本公开内容的一些实施方式的示例性三维(3D)存储器件100的自顶向下视图。3D存储器件100可以是存储器芯片(封装)、存储器裸片或存储器裸片的任何部分，并可包括一个或多个存储器平面101，每个存储器平面101可包括多个存储器块103。相同和同时的操作可发生在每个存储器平面101处。可以在尺寸上是兆字节(MB)的存储器块103是执行擦除操作的最小尺寸。在图1中示出的示例性3D存储器件100包括四个存储器平面101，且每个存储器平面101包括六个存储器块103。每个存储器块103可包括多个存储器单元，其中每个存储器单元可通过互连(例如位线和字线)被寻址。位线和字线可垂直地布置(例如，分别在行和列中)，形成金属线的阵列。位线和字线的方向在图1中被标记为“BL”和“WL”。在本公开内容中，存储器块103也被称为“存储器阵列”或“阵列”。存储器阵列是在执行存储功能的存储器件中的核心区域。
3D存储器件100还包括外围区域105(围绕存储器平面101的区域)。外围区域105包含很多数字、模拟和/或混合信号电路，以支持存储器阵列(例如页缓冲器、行和列解码器和感测放大器)的功能。外围电路使用有源和/或无源半导体设备，例如晶体管、二极管、电容器、电阻器等，如对本领域中的普通技术人员将显而易见的。
注意，在图1中所示出的在3D存储器件100中的存储器平面101的布置和在每个存储器平面101中的存储器块103的布置仅用作示例，其并不限制本公开内容的范围。
参考图2，根据本公开内容的一些实施方式，示出了在图1中的区域108的所放大的自顶向下视图。3D存储器件100的区域108可包括阶梯区域210和沟道结构区域211。沟道结构区域211可包括存储器串212的阵列，每个存储器串212包括多个堆叠式存储器单元。阶梯区域210可包括阶梯结构和在阶梯结构上形成的接触结构214的阵列。在一些实施方式中，在WL方向上横越沟道结构区域211和阶梯区域210延伸的多个狭缝结构216可将存储器块分成多个存储器指状物218。至少一些狭缝结构216可以起在沟道结构区域211中的存储器串212的阵列的公共源极触点(例如阵列公共源极)的作用。顶部选择栅极切口220可例如布置在每个存储器指状物218的中部中以将存储器指状物218的顶部选择栅极(TSG)分成两个部分，并从而可将存储器指状物分成两个存储器薄片224，其中在存储器薄片224中的共用同一字线的存储器单元形成可编程(读/写)存储器页面。虽然3D NAND存储器的擦除操作可在存储器块级处被执行，读和写操作可在存储器页面级处被执行。存储器页面可以在尺寸上是千字节(KB)的。在一些实施方式中，区域108还包括用于在制造期间的过程变化控制和/或用于额外的机械支持的虚拟存储器串222。
图3示出根据本公开内容的一些实施方式的示例性三维(3D)存储器阵列结构300的一部分的透视图。存储器阵列结构300包括衬底330、在衬底330之上的绝缘膜331、在绝缘膜331之上的一排下部选择栅极(LSG)332和堆叠在LSG 332的顶部上以形成交替的导电层和电介质层的膜叠层335的多排控制栅极333(也被称为“字线(WL)”)。为了清楚，在图3中没有示出相邻于多排控制栅极的电介质层。
每排的控制栅极由穿过膜叠层335的狭缝结构216-1和216-2分开。存储器阵列结构300还包括在控制栅极333的叠层之上的一排顶部选择栅极(TSG)334。TSG 334的叠层、控制栅极333和LSG 332也被称为“栅极电极”。存储器阵列结构300还包括存储器串212和衬底330的在相邻LSG 332之间的部分中的掺杂源极线区域344。每个存储器串212包括穿过绝缘膜331和交替的导电层和电介质层的膜叠层335延伸的沟道孔336。存储器串212还包括在沟道孔336的侧壁上的存储器膜337、在存储器膜337之上的沟道层338和由沟道层338包围的核心填充膜339。存储器单元340可在控制栅极333和存储器串212的交叉部分处形成。在控制栅极333之下的沟道层338的一部分也被称为存储器单元340的沟道。存储器阵列结构300还包括在TSG 334之上与存储器串212连接的多个位线(BL)341。存储器阵列结构300还包括：通过多个接触结构214与栅极电极连接的多个金属互连线343。膜叠层335的边缘以阶梯的形状被配置以允许到每排栅极电极的电连接。
在图3中，为了说明性目的，示出三排控制栅极333-1、333-2和333-3连同一排TSG334和一排LSG 332。在这个示例中，每个存储器串212可包括分别相应于控制栅极333-1、333-2和333-3的三个存储器单元340-1、340-2和340-3。在一些实施方式中，控制栅极的数量和存储器单元的数量可以多于三以增加存储容量。存储器阵列结构300还可包括其它结构，例如TSG切口、公共源极触点(即阵列公共源极)和虚拟存储器串。为了简单，在图3中没有示出这些结构。
图4示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件400的横截面视图(沿着X方向)。作为图4中的示例，3D存储器件400具有两个层级，即底部层级450和垂直地堆叠在底部层级450顶部上的顶部层级452。底部层级450和顶部层级452布置在衬底(例如衬底330)上。衬底330可以为3D存储器件400提供平台，其在衬底330的前(例如顶)表面330f上形成。而且后续结构在垂直方向上(例如正交于衬底330的前表面)形成。在图4中，X和Y方向沿着平行于衬底330的前和后表面的平面，而Z方向在正交于衬底330的前和后表面的方向上。在这里，X和Y方向平行于图1-3所示的相应字线(WL)和位线(BL)方向。
在一些实施方式中，衬底330可提供用于形成后续结构的平台。在一些实施方式中，衬底330可以是具有任何适当的半导体材料的任何适当的半导体衬底，例如单晶、多晶或单晶体半导体。例如，衬底330可包括硅、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓、碳化硅、III-V化合物或其任何组合。在一些实施方式中，衬底330可包括在操作晶圆上形成的一层半导体材料，例如玻璃、塑料或另一半导体衬底。
衬底330的前表面330f在本文也被称为衬底的“主表面”或“顶表面”。材料的层可布置在衬底330的前表面330f上。“最上”或“上”层是最远离或更远离衬底的前表面330f的一层。“最下”或“下”层是最接近或更接近衬底的前表面330f的一层。
在一些实施方式中，底部层级450和顶部层级452分别包括底部膜叠层335-1和顶部膜叠层335-2。底部膜叠层335-1和顶部膜叠层335-2可类似于图3中的膜叠层335，并包括多个导体层454和电介质层456。在底部膜叠层335-1和顶部膜叠层335-2中的导体层454和电介质层456在垂直方向上交替。换句话说，除了在底部膜叠层335-1的底部处的层和在顶部膜叠层335-2的顶部处的层之外，每个导体层454可由在两侧上的两个电介质层456夹在中间，且每个电介质层456可由在两侧上的两个导体层454夹在中间。导体层454可以每个具有相同的厚度或具有不同的厚度。类似地，电介质层456可以每个具有相同的厚度或具有不同的厚度。在一些实施方式中，底部膜叠层335-1和顶部膜叠层335-2包括不同数量的导体层454和/或电介质层456，和/或包括不同的材料和/或厚度。导体层454可包括导体材料，例如W、Co、Cu、Al、Ti、Ta、TiN、TaN、Ni、掺杂硅、硅化物(例如NiSix、WSix、CoSix、TiSix)或其任何组合。电介质层456可包括电介质材料，例如氧化硅、氮化硅、氮氧化硅或其任何组合。
在一些实施方式中，底部层级450和顶部层级452还可包括3D NAND存储器的存储器单元(例如图3中的存储器单元340)，其中存储器单元340可垂直地堆叠为存储器串(例如图3中的存储器串212)。如图4所示，存储器串212穿过顶部膜叠层335-2和底部膜叠层335-1延伸，并包括底部垂直结构212-1和顶部垂直结构212-2。每个存储器串212可包括沟道层338和存储器膜337(类似于图3中的那些)。在一些实施方式中，沟道层338包括硅，例如非晶形硅、多晶硅或单晶硅。在一些实施方式中，存储器膜337是包括隧穿层、存储层(也被称为“电荷捕获/存储层”)和阻挡层的复合层。每个存储器串212可具有圆柱体形状(例如立柱形状)。根据一些实施方式，沟道层338、隧穿层、存储层和阻挡层以这个顺序沿着从立柱的中心朝着外表面的方向布置。隧穿层可包括氧化硅、氮化硅或其任何组合。阻挡层可包括氧化硅、氮化硅、高介电常数(高k)电介质或其任何组合。存储层可包括氮化硅、氮氧化硅、硅或其任何组合。在一些实施方式中，存储器膜337包括(ONO)电介质(例如包括氧化硅的隧穿层、包括氮化硅的存储层和包括氧化硅的阻挡层)。
在一些实施方式中，在底部膜叠层335-1和顶部膜叠层335-2中的导体层454可充当存储器单元340的控制栅极(例如图3中的控制栅极333)。如图4所示，存储器串212可包括在底部层级450中的存储器串212的下端(即源极端子)处的下部选择栅极332(例如源极选择栅极)。存储器串212还可包括在顶部层级452中的存储器串212的上端(即漏极端子)处的顶部选择栅极334(例如漏极选择栅极)。如在本文使用的，部件(例如存储器串212)的“上端”是在垂直方向上更远离衬底330的端部，以及部件(例如存储器串212)的“下端”是在垂直方向上更接近衬底330的端部。如图4所示，对于每个存储器串212，漏极选择栅极334可以在源极选择栅极332之上。在一些实施方式中，下部选择栅极332和顶部选择栅极334包括导体材料，例如W、Co、Cu、Al、掺杂硅、硅化物或其任何组合。
在一些实施方式中，3D存储器件400包括在底部层级450中的存储器串212的沟道层338的下端上的外延层458。外延层458可包括半导体材料，例如硅。外延层458可从衬底330外延地生长。对于每个存储器串212，外延层458在本文被称为“外延插塞”。外延插塞458可接触沟道层338和在衬底330中的阵列单元阱主体345。外延插塞458可以起在存储器串212的下端处的下部选择栅极332的沟道的作用。在一些实施方式中，阵列单元阱主体345可以是p型掺杂的，而掺杂源极线区域344可以是n型掺杂的。
在一些实施方式中，3D存储器件400包括在顶部层级452和底部层级450两者中的绝缘层462。绝缘层462包围存储器串212并提供在邻近存储器串212之间的隔离。绝缘层462可包括绝缘材料，例如氧化硅、氮化硅、氮氧化硅、掺杂氧化硅(例如F-、C-、N-或H-掺杂氧化硅)、四乙氧基硅烷(TEOS)、聚酰亚胺、旋涂玻璃(SOG)、低k介电材料例如多孔SiCOH、倍半硅氧烷(SSQ)或其任何组合。
在一些实施方式中，在顶部层级452中的存储器串212的顶部垂直结构212-2可实质上与在底部层级450中的底部垂直结构212-1对齐。在一些实施方式中，每个存储器串212包括在顶部垂直结构212-2和底部垂直结构212-1之间的导电插塞460。导电插塞460可提供在位于底部垂直结构212-1中的沟道层338和位于顶部垂直结构212-2中的沟道层338之间的电连接，使得顶部垂直结构212-2和底部垂直结构212-1可以为两个层级的3D存储器件400形成存储器串212，其中存储器串212可提供与在具有单个层级的3D存储器件中的存储器串212相似的存储器功能。在一些实施方式中，导电插塞460包括多晶硅。
根据一些实施方式，3D存储器件400还包括：在顶部层级452中的存储器串212的顶部分上的导电凹部461。在一些实施方式中，导电凹部461包括多晶硅。
在一些实施方式中，膜叠层335-1和膜叠层335-2每个包括阶梯结构，其中导电层454中的每一者在水平“X”方向上的不同长度处终止。阶梯结构允许在字线和导电层454之间的电连接。
在一些实施方式中，3D存储器件400包括垂直地穿透顶部层级452和底部层级450进入衬底330内的阵列公共源极(ACS)464。ACS 464可以电气地连接到掺杂源极线区域344。因此，如果下部选择栅极332被接通，ACS 464可以电气地连接到存储器串212的下端(即源极端子)。
在一些实施方式中，ACS 464包括导电核心，其可以是金属或金属合金，例如钨(W)、铝(Al)、钛(Ti)、铜(Cu)、钴(Co)、镍(Ni)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、AlTi或其任何组合。为了说明目的示出图4中的阵列公共源极464的布置。在一些实施方式中，ACS 464可沿着X方向(平行于图1-3所示的字线)延伸。在一些实施方式中，ACS464可在与前表面相对的衬底330的后侧上形成。
3D存储器件400还可包括：在顶部层级452中的存储器串212的顶端(即漏极端子)上形成的位线触点(未在图4中示出)，以提供对在顶部层级452和底部层级450中的存储器串212的沟道层338的单独接近。与导电层454连接的导电线和位线触点分别形成3D存储器件400的字线和位线。一般而言，字线和位线垂直于彼此放置(例如分别在行和列中)，形成存储器的“阵列”。
注意，在本文中为了说明目的描述仅具有两个层级的3D存储器件。类似的结构和功能可扩展到具有多于两个层级的3D存储器件。
图5示出根据本公开内容的一些实施方式的具有多个层级的3D存储器件500的示意性电路图。作为示例，3D存储器件500包括两个层级，例如顶部层级452和底部层级450。3D存储器件500还包括具有多个堆叠式存储器单元340的存储器串212，其中存储器单元340-1在底部层级450中以及存储器单元340-2在顶部层级452中。3D存储器件500还包括在顶部层级452和底部层级450之间的导电插塞460。因此，在具有多个层级的3D存储器件500中，在顶部层级452中的存储器单元340-2可以与在底部层级450中的存储器单元340-1电气地连接以形成存储器串212。存储器串212还包括在每个端部处的至少一个场效应晶体管(例如MOSFET)，其分别由下部选择栅极(LSG)332和顶部选择栅极(TSG)334控制。而且两个相应的晶体管被称为下部选择晶体管332-T和顶部选择晶体管334-T。堆叠式存储器单元340可由控制栅极333控制，其中控制栅极333连接到3D存储器件500的字线(未示出)。顶部选择晶体管334-T的漏极端子可连接到位线341，以及下部选择晶体管332-T的源极端子可连接到掺杂源极线区域344(见图4)，ACS 464可从掺杂源极线区域344形成。ACS 464可由在整个存储器块中的存储器串212共用，且也被称为公共源极线。
在NAND存储器中，可在存储器页面中执行读和写操作，存储器页面包括共用同一字线的存储器单元。每个存储器单元可以处于擦除状态或编程状态中。最初，可通过实现在控制栅极333和存储器单元的源极端子(例如更接近衬底330的下部端子)之间的负电压差来将在块中的所有存储器单元重置到作为逻辑“1”的擦除状态，使得存储在存储器单元中的所有电子电荷可被移除。在一些实施方式中，存储在存储器膜中的电子可通过Flower-Nordheim(F-N)隧穿被驱逐到沟道层，并从而改变存储器单元340的阈值电压Vth。在一些实施方式中，可在零电压(0V)处使ACS 464接地，以及可在控制栅极333上施加负电压。在一些实施方式中，可在ACS 464处施加正电压，以及可在0V处使控制栅极333接地。在擦除状态下，存储器单元340的阈值电压Vth可被重置到最低值，例如擦除状态阈值电压Vth_erase，且流经在源极端子(例如更接近衬底330的端子)和漏极端子(例如更接近位线341的端子)之间的存储器单元340的相应电流可在最高电平处。
图6示出根据本公开内容的一些实施方式的擦除操作600的波形。可以针对在存储器块(例如图1中的存储器块103)中的所有存储器单元执行擦除操作600。对于图4和5所示的具有多个层级的3D存储器件，可同时擦除在顶部层级452和底部层级450中的所有存储器单元。例如，在时间段terase期间，在(图5中的)3D存储器件500中(包括在顶部层级452中和在底部层级450中)的存储器串212的所有存储器单元340可被重置到擦除状态。擦除操作600包括在t0在ACS 464和/或位线341处施加擦除电压Verase。同时，保持-释放电压Vhld-re可被施加到控制栅极333(包括在底部层级450中的控制栅极333-1和在顶部层级452中的控制栅极333-2)。在一些实施方式中，擦除电压Verase可以在大约15V到大约25V之间的范围内。在一些实施方式中，擦除电压Verase可以是大约20V。当在电极上施加保持-释放电压Vhld-re时，0V的电压被施加，后面是0V的电压的释放。换句话说，被施加有保持-释放电压Vhld-re的电极在0V的电压处(例如在t0)被加偏压，且然后外部偏压被移除以及电极被释放为浮动的(例如在t1，其中t1>t0)，其中电极的电位可通过电磁场或在导体内的电荷累积来改变。
在最初施加保持-释放电压Vhld-re之后，未选定字线(即擦除抑制存储器单元的控制栅极)可在t1之后保持浮动，其中未选定字线的电位可在t3(t3>t2>t1>t0)通过电容耦合上升到电压VH。在一些实施方式中，电压VH可具有接近擦除电压Verase的幅值。
对于选定字线(即待擦除的存储器单元的控制栅极)，可在t2(t2>t1>t0)施加低电压VL，其中选定字线的电位可t3达到低电压VL。在一些实施方式中，低电压VL可以是小于大约1V的任何电压。在一些实施方式中，低电压VL可以是0V。在该示例中，在选定字线和ACS464之间的电压差是VL-Verase，其可以高到足以移除在存储器单元中的所存储的电荷并将存储器单元重置到擦除状态。
在一些实施方式中，在擦除操作期间，位线341和顶部选择栅极(TSG)334可以是浮动的，即未被施加有任何电压。在该示例中，位线341和顶部选择晶体管334-T可耦合到由于在位线341和ACS 464之间的寄生电容而造成的高电位。同时，在将擦除电压Verase施加在ACS464上之后，存储器单元340的沟道的电位相应地增加。在掺杂源极线区域344(见图4)中的电荷载体(例如空穴)可被注入到沟道层338内。因为在沟道层中的空穴的移动性在由多晶硅或非晶形硅制成的沟道层338中可能是低的，存储器单元340的沟道的电位从沟道的底部到顶部逐渐上升。因此，在存储器串212中的沟道层338的电位从底部(即图4中的掺杂源极线区域344或图5中的ACS 464)到顶部(接近位线341)逐渐上升。
在一些实施方式中，在擦除操作之后，可通过测量流经存储器单元340的电流来在擦除验证操作期间验证存储器单元340的阈值电压Vth的分布。例如，验证电压V1(例如0V)可被施加到控制栅极333。对于具有低于验证电压V1的阈值电压Vth的存储器单元，相应的存储器单元可被接通并形成导电路径。如果存储器单元的阈值电压Vth高于验证电压V1，相应的存储器单元被断开。如果不是所有存储器单元都具有小于验证电压V1的阈值电压，则可接着通过添加跨步电压Vstep来施加较高的电压以再次验证擦除状态。上面的验证步骤可重复，直到所有存储器单元的阈值电压被验证为止。对于在擦除操作之后具有高于目标擦除-验证电压Vtarget的阈值电压的存储器单元，存储器单元被考虑为擦除失败。在一些实施方式中，存储器单元340的阈值电压Vth的分布可以在擦除操作之后在大约-4.0V到大约-2.0V之间的范围内，且目标擦除-验证电压Vtarget可以在大约-2.0V到大约-1.0V之间的范围内。
在NAND闪速存储器中，存储器单元可在整个存储器块(其可以在尺寸上大到数百千字节(KB)或甚至兆字节(MB))中被重置到擦除状态，且擦除操作可能花费比对读或写的随机存取时间长得多的数百微秒来完成。因此，对较快的擦除操作减小存储器块尺寸是合乎需要的。在不牺牲存储容量的情况下，可以例如针对在具有多个层级的3D存储器件中的选定层级基于子块来执行擦除操作。
图7示出根据本公开内容的一些实施方式的擦除操作700的波形。在该示例中，对于图5中的3D存储器件500，可以针对在底部层级450中的存储器单元340-1在时间段terase期间执行擦除操作700，而可以抑制在顶部层级452中的存储器单元340-2被擦除，即存储在顶部层级452中的存储器单元340-2中的数据在擦除操作之后继续存在。在该示例中，选定字线(例如底部层级452的控制栅极333-1)可在t0/t1被施加有保持-释放电压Vhld-re，并在t2(t2>t1>t0)被施加有低电压VL。类似于擦除操作600，ACS 464和/或位线341可被施加有擦除电压Verase。作为结果，可在底部层级450中的控制栅极333-1和在底部层级450中的存储器单元340-1的源极端子之间建立负电压差。在时间段terase的结尾，在底部层级450中的存储器单元340-1可被重置到擦除状态。在该示例中，未选定字线(例如在顶部层级452中的控制栅极333-2)可在t0/t1被施加有保持-释放电压Vhld-re，并在t1之后保持浮动(即未被施加有任何外部电压)。在顶部层级452中的控制栅极333-2的电位可通过电容耦合上升到电压VH。
图8示出根据本公开内容的一些实施方式的擦除操作800的波形。在该示例中，可以针对在顶部层级452中的存储器单元340-2执行擦除操作800，其中选定字线(例如在顶部层级452中的控制栅极333-2)可在t0/t1被施加有保持-释放电压Vhld-re，并在t2被施加有低电压VL。类似于擦除操作600，ACS 464和/或位线341可被施加有擦除电压Verase。作为结果，可在顶部层级452中的控制栅极333-2和在顶部层级452中的存储器单元340-2的源极端子之间建立负电压差。在时间段terase的结尾，在顶部层级452中的存储器单元340-2可被重置到擦除状态。在该示例中，未选定字线(例如在底部层级450中的控制栅极333-1)可在t0/t1被施加有保持-释放电压Vhld-re，并在t1之后保持浮动，即未被施加有任何外部电压。在底部层级450中的控制栅极333-1的电位可通过电容耦合上升到电压VH。在一些实施方式中，电压VH可具有接近擦除电压Verase的幅值，其中在控制栅极333-1和存储器单元340-1的源极端子之间的电压差可以非常小。因此，可抑制在底部层级450中的存储器单元340-1被擦除，即存储在底部层级450中的存储器单元340-1中的数据在擦除操作之后继续存在。
然而，在图8所示的示例中，在擦除操作800期间在底部层级450中的存储器单元340-1的状态和数据模式可影响在顶部层级542中的存储器单元340-1的擦除状态阈值电压Vth_erase。如前面讨论的，在擦除电压Verase被施加在ACS 464上之后，电荷载体(例如空穴)从底部到顶部被注入到存储器单元340的沟道，以及沟道的电位从底部到顶部逐渐上升。然而，在底部层级中的存储器单元340-1的状态或数据模式影响相应存储器单元340-1的电位，并从而影响电荷载体从ACS 464(或图4中的掺杂源极线区域344)到位线341的迁移。作为结果，在图5中的导电插塞460处的电位可低于在ACS 464上施加的擦除电压Verase。当在顶部层级452中的存储器单元340-2的电位从擦除电压Verase明显降低时，在控制栅极333-2和存储器单元340-2的沟道之间的电压差可能没有高到足以将相应的存储器单元340-2重置到具有理想阈值电压(即低于目标擦除-验证电压Vtarget的擦除状态阈值电压Vth_erase)的擦除状态。当在顶部层级542中的存储器单元340-1的擦除状态阈值电压Vth_erase移动到较高值时，具有高于目标擦除-验证电压Vtarget的擦除状态阈值电压Vth_erase的更多存储器单元和因而更多的存储器单元具有擦除失败。
因此，在本公开内容的一些实施方式中，在执行擦除操作之前，添加准备步骤。在准备步骤期间，邻近层级的状态和/或数据模式可被检查，且邻近层级的存储器单元可相应地被寻址以便于电荷载体从ACS 464(或图4中的掺杂源极线区域344)到位线341的迁移，并从而减少擦除失败的数量。
图9示出根据本公开内容的一些实施方式的图5中的3D存储器件500的擦除方法900的流程图。应理解，擦除方法900不是排他的，以及其它操作步骤也可在任一所示操作步骤之前、之后或之间被执行。在一些实施方式中，示例性擦除方法900的一些操作步骤可被省略或其它操作步骤可被包括，为了简单，这些步骤在这里没有被描述。在一些实施方式中，擦除方法900的操作步骤可以以不同的顺序被执行和/或改变。
根据本公开内容的一些实施方式，可以针对图5所示的具有顶部层级452和底部层级450的3D存储器件500实现擦除方法900。然而，本文提供的方法可扩展到具有垂直地堆叠的多个层级的任何3D存储器件，其中可以针对选定层级执行擦除方法。偏压条件类似于前面通过图6-8讨论的偏压条件，其中差异在下面被讨论。
在擦除方法900的示例中，在ACS 464处施加擦除电压Verase。在一些实施方式中，可在位线341处施加擦除电压Verase，且可接着将关于顶部层级和底部层级的以下的讨论分别应用于底部层级和顶部层级。在一些实施方式中，可在ACS 464和位线341处施加擦除电压Verase，其中关于顶部层级和底部层级的以下的讨论可扩展到任何选定层级和未选定层级。
3D存储器件500的擦除方法900在操作步骤S910开始。
在操作步骤S915处，评估待擦除的目标存储器层级是否是底部层级452。
如果底部层级450的存储器单元340-1将被擦除，则在操作步骤S920处，擦除电压Verase可在t0被施加到阵列公共源极(ACS)464，以及保持-释放电压Vhld-re可在t0/t1(t1>t0)被施加到控制栅极333，其中0V可在t0被施加并接着在t1被移除。顶部栅极333-2的控制栅极333-2(即在该示例中的未选定字线)可在t1之后保持浮动(即没有施加任何外部电压)。底部栅极333-1的控制栅极333-1(即在该示例中的选定字线)可在t2(t2>t1>t0)被施加有低电压VL。在前面连同图7一起讨论了细节。因为目标存储器层级是底部层级450，接近ACS 464，电荷载体可从ACS 464(或图4中的掺杂源极线区域344)注入到存储器单元340-1的沟道，而不被来自顶部层级452的状态或数据模式影响。因此，存储器单元340-1的沟道电位可在ACS464处上升到擦除电压Verase之后而不被来自顶部层级452的状态或数据模式影响。作为结果，在底部层级450中的存储器单元340-1的擦除状态可达到目标擦除失败率。
如果在操作步骤S915处确定待擦除的目标存储器层级不是底部层级450而是顶部层级452，则在操作步骤S925进一步检查在底部层级450中的存储器单元340-1的状态和/或数据模式。
在一些实施方式中，如果底部层级450被完全编程，即在底部层级450中的所有存储器单元340-1处于编程状态中，则操作步骤S930将被执行。在一些实施方式中，编程状态包括具有比擦除状态阈值电压Vth_erase高的阈值电压(例如编程阈值电压Vth_program)的逻辑状态“0”。在一些实施方式中，使用多级单元或三级单元技术，每个存储器单元340-1可具有多个编程状态，即阈值电压Vth的多个值。换句话说，每个存储器单元340-1可存储多个位，导致存储容量的明显增加。
在操作步骤S930处，可在底部层级450中的存储器单元340-1的控制栅极333-1处施加第一准备电压Vprep1，而ACS 464可被接地。在图10中示出操作步骤S930的波形。在一些实施方式中，可选择第一准备电压Vprep1，使得存储器单元340-1可切换到累积模式，其中电荷载体(例如空穴)可累积在沟道中。为了避免干扰在存储器单元340-1中的所存储的数据，第一准备电压Vprep1可以保持为低。在一些实施方式中，第一准备电压Vprep1可以在大约0V到大约1.0V之间的范围内。在一些实施方式中，第一准备电压Vprep1可以是0V。
接着，在操作步骤S950处，在底部层级450中的存储器单元340-1的控制栅极333-1上施加的第一准备电压Vprep1可被移除，且控制栅极333-1可首先被施加有保持-释放电压Vhld-re并接着保持浮动，即，没有施加外部电压。因此，可抑制存储器单元340-1被擦除，类似于关于图8的前面讨论。同时，低电压VL可在保持-释放电压Vhld-re之后被施加到顶部层级452的控制栅极333-2。因为电荷载体(例如空穴)累积在底部层级450中的存储器单元340-1的沟道中，从ACS 464(或图4中的掺杂源极线区域344)注入到存储器单元340-1的电荷载体(例如空穴)可容易向上迁移。因此，存储器单元340-1的沟道的电位可上升到在ACS 464上施加的擦除电压Verase。因此，在导电插塞460处的电位可被设置为接近擦除电压Verase，其使擦除操作能够在顶部层级452中的存储器单元340-2上被执行，实际上不取决于底部层级450的状态或数据模式。作为结果，在顶部层级452中的存储器单元340-2的擦除状态可达到目标擦除失败率。
如果在操作步骤S925处确定底部层级没有被完全编程(不是所有存储器单元340-1都处于编程状态)，则可在操作步骤S935处进一步检查底部层级是否被完全擦除，即，是否所有存储器单元340-1都处于擦除状态。
如果在操作步骤S935处确定在底部层级450中的所有存储器单元340-1都处于擦除状态，则可执行操作步骤S940，其中可在底部层级450中的存储器单元340-1的控制栅极333-1处施加第二准备电压Vprep2。在图11中示出操作步骤S940的波形。在一些实施方式中，第二准备电压Vprep2可高于第一准备电压Vprep1。在一些实施方式中，第二准备电压Vprep2可以在大约1.0V到大约7.0V的范围内。在一些实施方式中，第二准备电压Vprep2可以是大约1.0V。擦除方法900然后可在前面所述的操作步骤S950之后继续。在一些实施方式中，第二准备电压Vprep2可以高到足以将虚拟数据模式写到存储器单元340-1内，即，将存储器单元340-1设置到编程状态。在一些实施方式中，虚拟数据模式可被编程到在底部层级中的所有存储器单元340-1。在一些实施方式中，可通过将第二准备电压Vprep2施加到相应的控制栅极333-1来用虚拟数据图案对在底部层级中的每个其它存储器单元340-1编程。在一些实施方式中，虚拟数据图案可被编程到在底部层级中的存储器单元340-1的子集。
如果在操作步骤S935处确定底部层级450未被完全擦除，则底部层级450部分地被编程和部分地被擦除。在该示例中，一些存储器单元340-1在擦除状态而一些存储器单元340-1在编程状态。在操作步骤S955处，第一准备电压Vprep1可被施加到处于编程状态的那些存储器单元340-1，而在操作步骤S960处，第二准备电压Vprep2可被施加到处于擦除状态的那些存储器单元340-1。擦除方法900然后可以在前面所述的操作步骤S950之后继续。
在一些实施方式中，当在底部层级中的两个邻近存储器单元340-1都处于擦除状态时，执行操作步骤S955和操作步骤S960。
在底部层级450中的数据模式识别引起明显延迟的情况下，在一些实施方式中，第一准备电压Vprep1和第二准备电压Vprep2可随机地施加到在底部层级450中的控制栅极333-1。
通过根据状态和数据图案准备在底部层级450中的存储器单元340-1，在导电插塞460处的电位可上升到接近在ACS 464处施加的擦除电压Verase。因此，在顶部层级452中的存储器单元340-2可与在底部层级450或具有单个层级的3D存储器件中的存储器单元类似地被擦除，且在顶部层级452中的擦除失败率可减小。
在具有多个层级(多于两个层级)的3D存储器件中也可实现本文所述的方法，其中中间层级和顶部层级可具有与上面所述的相似的擦除失败。通过添加准备操作，在中间层级或顶部层级(例如导电插塞460)的源极端处的电位可被控制到在衬底中的阵列公共源极处施加的擦除电压Verase。例如，当顶部层级垂直地堆叠在中间层级上且中间层级垂直地堆叠在衬底之上的底部层级上时，顶部、中间和底部层级可选择性地被擦除。为了提高中间层级的擦除产量，可在擦除中间层级之前在顶部和底部层级上实现操作步骤S940、S955和/或S960。在该示例中，在操作步骤S950处，可在顶部层级和底部层级的未选定字线上施加保持-释放电压，并可在中间层级的选定字线上施加低电压VL。
类似地，在具有多个层级的3D存储器件中也可实现本文所述的方法，其中，可在ACS 464和/或位线341处施加擦除电压Verase。在该示例中，根据在相应层级和ACS 464和/或位线341之间的距离，底部层级、中间层级或顶部层级可具有擦除失败。通过添加上面讨论的类似准备操作，在相应层级的源极和/或漏极端处的电位可被控制到擦除电压Verase。因此，足够的电压差可被维持在选定字线(即目标存储器单元的控制栅极)和目标存储器单元的沟道之间。因此，可成功地擦除相应层级(即选定子块)。
总之，本公开内容提供了三维(3D)存储器件的擦除方法。3D存储器件包括垂直地堆叠在衬底之上的多个层级，其中，每个层级包括多个存储器单元。擦除方法包括：检查擦除抑制层级的多个存储器单元的状态，并根据多个存储器单元的状态准备擦除抑制层级。擦除方法还包括：在阵列公共源极处施加擦除电压，在擦除抑制层级的未选定字线上施加保持-释放电压，并在目标层级的选定字线上施加低电压。
本公开内容还提供了具有垂直地堆叠在衬底之上的多个层级的三维(3D)存储器件。每个层级包括交替的导电层和电介质层的膜叠层，以及穿透膜叠层的多个存储器串，其中，每个存储器串包括多个存储器单元。3D存储器件还包括：布置在相邻层级之间的导电插塞，其电气地连接在相邻层级之间的多个存储器串。3D存储器件的多个层级包括目标层级和擦除抑制层级。3D存储器件被配置为通过以下的步骤来擦除目标层级：检查擦除抑制层级的多个存储器单元的状态，根据擦除抑制层级的多个存储器单元的状态来准备擦除抑制层级，在阵列公共源极处施加擦除电压，在擦除抑制层级的未选定字线上施加保持-释放电压，以及在目标层级的选定字线上施加低电压。
特定实施方式的前述描述将如此揭露其他人通过应用在本领域的技术内的知识可以为各种应用容易修改和/或改编这样的特定实施方式的本公开内容的一般性质，而不偏离本公开内容的一般概念。因此，基于在本文提出的教导和指导，这样的改编和修改被规定为在所公开的实施方式的等同物的含义和范围内。应理解，本文的用语或术语是为了描述而不是限制的目的，使得本说明书的术语或用语应由技术人员按照教导和指导来解释。
上面借助于说明所指定的功能及其关系的实现方式的功能构建块描述了本公开内容的实施方式。为了描述的方便，这些功能构建块的界限在本文被任意限定。可限定可选的界限，只要所指定的功能及其关系被适当地执行。
概述和摘要章节可阐述如发明人设想的本公开内容的一个或多个但不是全部示例性实施方式，且因此并不意欲以任何方式限制本公开内容和所附权利要求。
本公开内容的广度和范围不应由上面所述的示例性实施方式中的任一者限制，但应仅根据所附的权利要求及其等效物被限定。

Claims (20)

1.一种三维(3D)存储器件的擦除方法，所述三维(3D)存储器件包括：垂直地堆叠在衬底上的多个层级，其中，每个层级包括多个存储器单元，所述擦除方法包括：
检查擦除抑制层级的所述多个存储器单元的状态；
根据所述多个存储器单元的所述状态准备所述擦除抑制层级；
在阵列公共源极或阵列单元阱主体处施加擦除电压；
在所述擦除抑制层级的未选定字线上施加保持-释放电压；以及
在目标层级的选定字线上施加低电压，其中，所述低电压小于所述擦除电压。
2.根据权利要求1所述的擦除方法，其中，准备所述擦除抑制层级包括：
当所述擦除抑制层级的所述多个存储器单元处于编程状态中时，在所述擦除抑制层级的所述未选定字线上施加第一准备电压。
3.根据权利要求2所述的擦除方法，其中，施加所述第一准备电压包括：施加在0V和1V之间的电压。
4.根据权利要求3所述的擦除方法，其中，施加所述第一准备电压包括：施加0V。
5.根据权利要求2所述的擦除方法，其中，准备所述擦除抑制层级包括：
当所述擦除抑制层级的所述多个存储器单元处于擦除状态中时，在所述擦除抑制层级的所述未选定字线上施加第二准备电压，其中，所述第二准备电压大于所述第一准备电压。
6.根据权利要求5所述的擦除方法，其中，施加所述第二准备电压包括：施加在1V和7V之间的电压。
7.根据权利要求1所述的擦除方法，其中，准备所述擦除抑制层级包括：
当包括所述未选定字线的第一子集的所述多个存储器单元的第一子集处于编程状态中时，在所述擦除抑制层级的所述未选定字线的所述第一子集上施加第一准备电压；以及
当包括所述未选定字线的第二子集的所述多个存储器单元的第二子集处于擦除状态中时，在所述擦除抑制层级的所述未选定字线的所述第二子集上施加第二准备电压，其中，所述第二准备电压大于所述第一准备电压。
8.根据权利要求7所述的擦除方法，其中，所述多个存储器单元的所述第二子集包括至少两个邻近存储器单元。
9.根据权利要求1所述的擦除方法，其中，准备所述擦除抑制层级包括：
当在所述擦除抑制层级中的所述多个存储器单元的第一子集处于编程状态中以及在所述擦除抑制层级中的所述多个存储器单元的第二子集处于擦除状态中时，随机地在所述擦除抑制层级的所述未选定字线上施加第一准备电压和大于所述第一准备电压的第二准备电压。
10.根据权利要求1所述的擦除方法，其中，施加所述低电压包括施加在0V和1V之间的范围中的电压。
11.根据权利要求1所述的擦除方法，其中，施加所述低电压包括施加0V的电压。
12.根据权利要求1所述的擦除方法，其中，施加所述保持-释放电压包括：
施加0V的电压；以及
随后移除0V的电压和任何外部偏压。
13.根据权利要求1所述的擦除方法，其中，施加所述擦除电压包括：施加在15V到25V之间的范围中的电压。
14.根据权利要求1所述的擦除方法，其中，施加所述擦除电压包括：施加20V。
15.根据权利要求1所述的擦除方法，还包括：
在所述目标层级的位线处施加所述擦除电压。
16.根据权利要求1所述的擦除方法，还包括：
在所述目标层级的所述选定字线上施加所述低电压之前，在所述目标层级的所述选定字线上施加所述保持-释放电压。
17.根据权利要求1所述的擦除方法，还包括：
在底部层级的未选定字线上施加所述保持-释放电压；以及
在顶部层级的选定字线上施加所述低电压，其中，所述顶部层级垂直地堆叠在所述衬底之上的所述底部层级上。
18.根据权利要求1所述的擦除方法，还包括：
在顶部层级和底部层级的未选定字线上施加所述保持-释放电压；以及
在中间层级的选定字线上施加所述低电压，其中，所述顶部层级垂直地堆叠在所述中间层级上，并且所述中间层级垂直地堆叠在所述衬底之上的所述底部层级上。
19.根据权利要求18所述的擦除方法，还包括：
在所述顶部层级的位线处施加所述擦除电压。
20.一种三维(3D)存储器件，包括：
多个层级，其垂直地堆叠在衬底之上，其中，每个层级包括：
交替的导电层和电介质层的膜叠层；以及
穿透所述膜叠层的多个存储器串，每个存储器串包括多个存储器单元；以及
布置在相邻层级之间的导电插塞，其电气地连接在所述相邻层级之间的所述多个存储器串，
其中，所述多个层级包括目标层级和擦除抑制层级，并且所述三维存储器件被配置为通过以下的步骤来擦除所述目标层级：
检查所述擦除抑制层级的所述多个存储器单元的状态；
根据所述擦除抑制层级的所述多个存储器单元的所述状态来准备所述擦除抑制层级；
在阵列公共源极或阵列单元阱主体处施加擦除电压；
在所述擦除抑制层级的未选定字线上施加保持-释放电压；以及
在所述目标层级的选定字线上施加低电压。
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