CN113544781A - 在3d nand存储器设备中通过阵列源极耦合减少编程干扰的方法 - Google Patents

在3d nand存储器设备中通过阵列源极耦合减少编程干扰的方法 Download PDF

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Abstract

本公开提供了一种三维NAND存储器设备，包括：第一NAND串，其包括对应于将被禁止编程的第一单元的第一沟道；以及被配置为控制字线驱动器和位线驱动器进行以下操作的控制器：在向选定字线施加编程电压之前，将与所述第一沟道电耦合的第一位线充电至第一电压电平，以用于将所述第一沟道充电至所述第一电压电平，对与所述第一位线电耦合的阵列公共源极充电，以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平；以及切断所述第一位线与所述第一沟道之间的电耦合，以准备向所述选定字线施加所述编程电压。

Description

在3D NAND存储器设备中通过阵列源极耦合减少编程干扰的 方法
技术领域
本公开总体上涉及半导体技术领域，更具体地，涉及一种用于在三维 (3D)NAND存储器设备中通过阵列源极耦合减少编程干扰的方法。
背景技术
随着存储器设备缩小到更小的管芯尺寸以降低制造成本和增加存储密度，平面存储器单元的缩放由于工艺技术限制和可靠性问题而面临挑战。三维(3D)存储器架构可以解决平面存储器单元中的密度和性能限制。在3D NAND存储器中，存储器块可以具有多个顶部选择栅极(TSG)，而字线和底部选择栅极(BSG)在块内被共享。块中的每个存储器单元对应于用于控制单元的字线。每个存储器单元可以根据编程命令中的写入数据与数据状态相关联。基于其数据状态，存储器单元将保持在擦除状态或被编程到编程数据状态。存取所述单元以读取或写入数据的信号被施加到字线和垂直于字线的位线。
通常，3D NAND存储器架构中的读取操作以行地址被输入到行解码器开始。在缓冲地址后，行解码器决定选择哪条字线。连接到该选定字线的所有存储器单元向它们各自的位线输出可编程输出电压，该电压代表存储的0或1逻辑状态。读出放大器将位线电压的变化放大到全逻辑电平。来自选定字线上的单元的数据首先被缓冲并输出到移位寄存器，然后从存储器芯片移出到处理器。写入操作也开始于在读取操作中生成的行地址。存储在处理器中的新数据被移出并输入到移位寄存器，然后向上通过读出放大器/驱动器和列解码器，最后进入先前选择的字线上的单元以替换旧数据。然而，在这种3D NAND存储器设备中的编程操作中存在诸如编程干扰的各种挑战。
当一个或多个不打算被编程的位在编程操作期间被改变时，发生被称为“编程干扰”的已知问题。至一个页的部分页编程的数量增加可能加剧该错误。编程干扰可以出现在正在编程的页上或同一块内的其他页上。随着3D NAND存储器缩放，选定字线和相邻字线之间的寄生电容耦合成为问题。由于寄生耦合，相邻单元比同样与正被编程的单元共享公共位线的其他单元更容易受到编程干扰。这导致相邻字线上的单元经受编程干扰。
发明内容
在本公开中描述了三维(3D)存储器设备和用于在3D NAND存储器设备中通过阵列源极耦合减少编程干扰的方法的实施例。
本公开的一个方面提供了一种三维(3D)NAND存储器设备，包括：第一NAND串，其包括与将被禁止编程的第一单元对应的第一沟道；字线驱动器；位线驱动器；以及控制器，其被配置为控制字线驱动器和位线驱动器以用于：(a)在向选定字线施加编程电压之前，将与第一沟道电耦合的第一位线充电至第一电压电平，以用于将第一沟道充电至第一电压电平， (b)对与第一位线电耦合的阵列公共源极充电以进一步将第一沟道充电至高于第一电压电平的第二电压电平，以及(c)切断第一位线与第一沟道之间的电耦合，以准备向选定字线施加编程电压。
在一些实施例中，操作(a)包括：导通第一沟道的顶部选择栅极并将顶部选择栅极的电压保持在高电压电平；将第一位线充电至第一电压电平；将阵列公共源极和第一沟道的底部选择栅极保持在低于第一电压电平的地电压电平；以及将第一位线浮置，使得第一沟道通过第一位线充电至第一电压电平。
在一些实施例中，操作(b)包括：将阵列公共源极电连接到浮置的第一位线，使得阵列公共源极处于第一电压电平；并且保持第一位线浮置，使得通过将阵列公共源极耦合至第一位线而将第一沟道充电至第二电压电平。
在一些实施例中，操作(c)包括：关断第一沟道的顶部选择栅极以将顶部选择栅极放电至地电压电平。
在一些实施例中，控制器被配置为控制字线驱动器和位线驱动器以用于：在操作(c)的专用时间之后，导通第一沟道的顶部选择栅极以将顶部选择栅极的电压设置在低电压电平；以及将选定字线斜升至编程电压，使得与选定字线耦合的第一沟道被充电至高于第二电压电平的第三电压电平。
在一些实施例中，存储器设备还包括：第二NAND串，其包括对应于要编程的第二单元的第二沟道；其中，控制器还被配置为控制字线驱动器和位线驱动器以：在专用时间期间，将第一位线的电压设置为第一电压电平，并将与第二沟道电耦合的第二位线的电压设置为地电压电平。
在一些实施例中，第一电压电平在约2伏(V)和约2.4V之间，第二电压电平是第一电压电平与第一电压电平和耦合比之积的总和。在一些实施例中，耦合比在约0.3和约0.5之间。
在一些实施例中，高电压电平是第一电压电平的约1.5倍；并且低电压电平在第一电压电平的约0.4倍至第一电压电平的约0.6倍之间。
在一些实施例中，专用时间是大约2μs。
本公开的另一方面提供了一种三维(3D)NAND存储器设备，包括：第一NAND串，其包括对应于将被禁止编程的第一单元的第一沟道；字线驱动器；位线驱动器；以及控制器，其被配置为控制字线驱动器和位线驱动器以用于：(d)在将编程电压施加到选定字线之前，将与第一沟道电耦合的阵列公共源极充电至第一电压电平以用于将第一沟道充电至第一电压电平，其中第一沟道对应于第一NAND串中的将被禁止编程的第一单元， (e)对与阵列公共源极电耦合的第一位线充电，以进一步将第一沟道充电至高于第一电压电平的第二电压电平，以及(f)切断阵列公共源极与第一沟道之间的电耦合，以准备将编程电压施加至选定字线。
在一些实施例中，操作(e)包括：导通第一沟道的底部选择栅极并将底部选择栅极的电压保持在高电压电平；将阵列公共源极充电至第一电压电平；将阵列公共源极和第一沟道的顶部选择栅极保持在地电压电平；以及将阵列公共源极浮置，使得通过阵列公共源极将第一沟道充电至第一电压电平。
在一些实施例中，操作(e)包括：将第一位线电连接到浮置的阵列公共源极，使得第一位线处于第一电压电平；保持第一位线浮置，使得通过将阵列公共源极耦合至第一位线而将第一沟道充电至第二电压电平。
在一些实施例中，操作(f)包括：关断第一沟道的底部选择栅极以将底部选择栅极放电至地电压电平。
在一些实施例中，控制器被配置为控制字线驱动器和位线驱动器以：在专用时间之后，导通第一沟道的顶部选择栅极以将顶部选择栅极的电压设置在低电压电平；以及将选定字线斜升，使得与选定字线耦合的第一沟道被充电至高于第二电压电平的第三电压电平。
在一些实施例中，存储器设备还包括第二NAND串，该第二NAND串包括对应于要编程的第二单元的第二沟道；其中，控制器还被配置为控制字线驱动器和位线驱动器以：在专用时间期间，将第一位线的电压设置为第一电压电平，并将与第二沟道电耦合的第二位线的电压设置为地电压电平。
本公开的另一方面提供了一种用于三维(3D)NAND存储器设备的操作方法，包括：在向选定字线施加编程电压之前，将与第一NAND串的第一沟道电耦合的第一位线充电到第一电压电平以用于将第一沟道充电至第一电压电平，其中第一沟道对应于第一NAND串中的将被禁止编程的第一单元；对与第一位线电耦合的阵列公共源极充电，以进一步将第一沟道充电至高于第一电压电平的第二电压电平；以及切断第一位线与第一沟道之间的电耦合，以准备向选定字线施加编程电压。
本公开的另一方面提供了一种用于三维(3D)NAND存储器设备的操作方法，包括：在向选定字线施加编程电压之前，将与第一NAND串的第一沟道电耦合的阵列公共源极充电至第一电压电平以用于将第一沟道充电至第一电压电平，其中第一沟道对应于第一NAND串中的将被禁止编程的第一单元；对与浮置的阵列公共源极电耦合的第一位线充电，以进一步将第一沟道充电至高于第一电压电平的第二电压电平；以及切断阵列公共源极与第一沟道之间的电耦合，以准备向选定字线施加编程电压。
本公开的另一方面提供了一种用于三维(3D)NAND存储器设备的操作方法，包括：在向选定字线施加编程电压之前，将与第一沟道电耦合的第一位线充电至第一电压电平，以用于将第一沟道充电至第一电压电平，其中第一沟道对应于要禁止编程的第一单元；对与第一位线电耦合的阵列公共源极充电，以进一步将第一沟道充电至高于第一电压电平的第二电压电平；以及切断第一位线与第一沟道之间的电耦合，以准备向选定字线施加编程电压。
根据本公开的说明书、权利要求和附图，本领域技术人员可以理解本公开的其他方面。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开的各方面，并且与说明书一起进一步用于解释本公开的原理并使相关领域的技术人员能够做出和使用本公开。
图1A示出了根据一些实施例的具有存储器设备的示例性系统的框图。
图1B示出了根据一些实施例的具有存储器设备的示例性存储卡的图。
图1C示出了根据一些实施例的具有存储器的示例性固态驱动器(SSD) 的图。
图2示出了根据一些实施例的存储器系统的示例性硬件模块配置的示意性框图。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器设备的示意性电路图。
图4A示出了根据一些实施例的示例性三维(3D)存储器阵列结构的一部分的透视图。
图4B示出了根据一些实施例的示例性3D存储器设备的平面图中的示意图。
图5示出了根据一些实施例的通过阵列源极耦合执行沟道准备操作的示例性方法的流程图。
图6示出了根据一些实施例的在图5的沟道准备操作的各个阶段期间的电路中的各个导线的电压变化的示意图。
图7示出了根据一些实施例的通过阵列源极耦合执行沟道准备操作的另一示例性方法的流程图。
图8示出了根据一些实施例的在图7的沟道准备操作的各个阶段期间的电路中的各个导线的电压变化的示意图。
从下面结合附图阐述的详细描述中，本发明的特征和优点将变得更加显而易见，在附图中，类似的附图标记始终标识相应的元件。在附图中，类似的附图标记通常指示相同、功能相似和/或结构相似的元件。元件第一次出现的图由相应附图标记中最左边的数字指示。
将参考附图描述本公开的实施例。
具体实施方式
尽管讨论了具体的构造和布置，但是应当理解，这样做仅出于说明的目的。相关领域的技术人员将认识到，在不脱离本公开的精神和范围的情况下可以使用其他构造和布置。对于相关领域的技术人员来说显而易见的是，本公开也可以用于各种其他应用中。
注意，说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特征，但未必每个实施例都包括该特定特征、结构或特性。此外，这些短语不一定指相同的实施例。此外，当结合实施例描述该特定特征、结构或特性时，结合其他实施例影响这种特征、结构或特性将在相关领域技术人员的知识内，无论是否明确描述。
通常，可以至少部分地根据上下文中的使用来理解术语。例如，至少部分地取决于上下文，本文所使用的术语“一个或多个”可以用于以单数意义描述任何特征、结构或特性，或者可以用于以复数意义描述特征、结构或特性的组合。类似地，至少部分地取决于上下文，诸如“一”或“所述”的术语可以同样被理解为传达单数用法或传达复数用法。另外，同样至少部分地取决于上下文，术语“基于”可以被理解为不一定旨在传达一组排他的因素，并且可以代替地允许存在不一定明确描述的附加因素。
应该容易理解，本公开中“上”、“上方”和“之上”的含义应该以最广义的方式解释，使得“上”不仅意味着直接在某物“上”，而且还包括在某物“上”并且其间具有中间特征或层的含义。此外，“上方”或“之上”不仅意味着在某物“上方”或“之上”的含义，而且还可以包括在某物“上方”或“之上”并且其间没有中间特征或层(即，直接在某物上)的含义。
此外，为了便于描述，在本文中可以使用诸如“下面”、“下方”、“下部”、“上方”、“上部”等空间相对术语，以描述一个元件或特征相对于另一个元件或特征的如图中所示的关系。除了在图中描述的取向之外，空间相对术语还旨在涵盖器件在使用或操作中的不同取向。设备可以以其他方式定向(旋转90度或以其他取向)，并且本文中使用的空间相对描述语可以类似地被相应地解释。
如本文所用，术语“衬底”是指其上添加了后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的前表面通常是形成半导体设备的地方，因此除非另有说明，否则半导体设备形成在衬底的顶侧。底表面与前表面相对，因此衬底的底表面与衬底的顶表面相对。衬底本身可以被图案化。添加到衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括各种各样的半导体材料，例如硅、锗、砷化镓、磷化铟等。替代地，衬底可以由非导电材料制成，例如玻璃、塑料、或蓝宝石晶片。
如本文中使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中层的底侧相对靠近衬底并且顶侧相对远离衬底。层可以在整个下层或上层结构之上延伸，或者可以具有小于下层或上层结构的范围的范围。此外，层可以是均质或非均质连续结构的区域，其厚度小于连续结构的厚度。例如，层可以位于连续结构的顶表面和底表面之间、或在连续结构的顶表面和底表面处的任何一对水平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，和/或可以在其上、上方和/或下方具有一个或多个层。层可以包括多层。例如，互连层可以包括一个或多个导电和接触层(在其中形成触点、互连线和/或垂直互连接入(VIA))和一个或多个电介质层。
在本公开中，为了便于描述，“层”用于指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“层级”，字线和下面的绝缘层可以一起被称为“层级”，基本上相同高度的字线可以被称为“字线层级”或类似物，等等。
如本文使用的，术语“标称/标称地”是指在产品或工艺的设计阶段期间设置的用于部件或工艺操作的特性或参数的期望或目标值，以及高于和/ 或低于期望值的值的范围。值的范围可能是由于制造工艺或容限中的轻微变化导致的。如本文使用的，术语“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定技术节点，术语“大约”可以指示给定量的值，其例如在值的10％-30％(例如，值的±10％、±20％或±30％)内变化。
在本公开中，术语“水平/水平地/横向/横向地”是指标称地平行于衬底的横向表面，而术语“垂直”或“垂直地”是指标称地垂直于衬底的横向表面。
如本文使用的，术语“3D存储器”是指一种三维(3D)半导体设备，其在横向取向的衬底上具有垂直取向的存储器单元晶体管串(在本文中被称为“存储器串”，例如NAND串)，以使得所述存储器串相对于衬底在垂直方向上延伸。
图1A示出了根据本公开的一些方面的具有存储器设备的示例性系统 100的框图。系统100可以是移动电话、台式计算机、膝上型计算机、平板电脑、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备、或其中具有存储器设备的任何其他合适的电子设备。如图1A所示，系统100可以包括主机 108和具有一个或多个存储器设备104和存储控制器106的存储器系统102。主机108可以是电子设备的处理器(例如中央处理单元(CPU))、或片上系统(SoC)(例如应用处理器(AP))。主机108可以被配置为向存储器设备104发送数据或从存储器设备104接收数据。
存储器设备104可以是本文公开的任何存储器设备，例如NAND闪存设备。与本公开的范围一致，存储器控制器106可以控制存储器设备104 上的多遍编程，使得在多遍编程的非最后编程遍中，在所有存储器单元上启用NGS操作，即使那些存储器单元通过了相应验证操作。诸如字线驱动器的外围电路可以在耦合到选定字线的每个存储器串的DSG上施加低电压，例如地(GND)电压，并且可以在选定字线上施加低电压或负电压，以在非最后编程遍期间在耦合到选定字线的所有存储器单元上启用NGS操作。
根据一些实施方式，存储器控制器106耦合到存储器设备104和主机 108并且被配置为控制存储器设备104。存储器控制器106可以管理存储在存储器设备104中的数据并与主机108通信。在一些实施方式中，存储器控制器106被设计用于在低占空比环境中操作，所述低占空比环境例如是安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于电子设备(例如个人计算机、数码相机、移动电话等)中的其他介质。在一些实施方式中，存储器控制器106被设计用于在高占空比环境中操作，所述高占空比环境例如是用作诸如智能手机、平板电脑、膝上型计算机等的移动设备的数据存储器设备的SSD或嵌入式多媒体卡 (eMMC)、以及企业存储阵列。存储器控制器106可以被配置为控制存储器设备104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理与存储或将要存储在存储器设备104中的数据有关的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡，在一些实施方式中，存储器控制器106还被配置为处理关于从存储器设备104读取或写入到存储器设备104的数据的纠错码(ECC)。存储器控制器106也可以执行任何其他合适的功能，例如，对存储器设备104进行编程。存储器控制器106可以根据特定的通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，所述接口协议例如USB协议、MMC协议、外围部件互连(PCI)协议、PCI快速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器106和一个或多个存储器设备104可以集成到各种类型的存储器设备中，例如，包括在同一封装中，例如包括在通用闪存存储(UFS) 封装或eMMC封装中。即，可以实施存储器系统102并将其封装到不同类型的最终电子产品中。在如图1B所示的一个示例中，存储器控制器106和单个存储器设备104可以集成到存储卡112中。存储卡112可以包括PC卡 (PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、存储棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、 microSD、SDHC)、UFS等。存储卡112还可以包括将存储卡112与主机(例如，图1A中的主机108)耦合的存储卡连接器114。在如图1C所示的另一示例中，存储器控制器106和多个存储器设备104可以集成到SSD 116中。 SSD 116可以还包括将SSD 116与主机(例如，图1A中的主机108)耦合的SSD连接器118。在一些实施方式中，SSD 116的存储容量和/或操作速度大于存储卡112的存储容量和/或操作速度。
图2示出了例如NAND闪存的示例性存储器设备104的图，存储器设备104具有存储器单元阵列202和包括页缓冲器204、列解码器/位线驱动器206、行解码器/字线驱动器208、电压生成器210、控制器212、寄存器 214和接口216的外围电路。图3示出了包括存储器单元阵列202和耦合到存储器单元阵列202的外围电路302的示例性存储器设备104的示意性电路图。为了便于说明，将一起描述图2和图3中的一些部件。外围电路302 可以包括图2中的页缓冲器204、列解码器/位线驱动器206、行解码器/字线驱动器208、电压生成器210、控制器212、寄存器214和接口216。可以理解，在一些示例中，也可以包括附加的外围电路。
在一些实施例中，电压生成器210可以包括多个电荷泵和线性调节器。在一些实施例中，存储器单元阵列可以包括多个面(即，面0、面1、面2 和面3)。虽然图2示出了四个面(即，面0、面1、面2和面3)，在一些其他实施例中，NAND管芯可以分成少于或多于四个面(例如，1、2、6、 8等)。一个面包括多个存储器单元，这些存储器单元可以分组为存储器块。存储器块通常是NAND闪存管芯中的最小可擦除实体。在一个示例中，存储器块包括耦合到同一位线的多个单元。存储器块包括一页或多页单元。页的尺寸可以变化，取决于实施方式。在一个示例中，页的尺寸为16kB。小于或大于16kB的页尺寸也是可能的(例如，512B、2kB、4kB等)。
值得注意的是，NAND存储器设备能够一次在一个面上执行读取操作。这种NAND存储器设备具有用于整个管芯的单个状态机。如果在一个面上服务读取，则其他面空闲。因此，这种读取(称为单面读取)不会同时利用所有面。缺乏并发性导致高延迟，例如，因为读取会“卡”在其他读取之后。
另一种类型的操作是多面操作(例如，一次在四个面上执行读取的四面读取)。对于多面操作，对命令有多种限制。对于阵列命令，阵列操作必须相同(例如，编程、擦除或读取，但不是组合)，并且这些阵列操作的页类型必须相同。用于存取不同页类型(例如下页、上页等)的电压偏置是不同的，并且管芯上的单个状态机对所有面施加相同的电压偏置。对于随机工作负载，读取命令很难满足此要求。对于随机工作负载，在所有四个面上接收用于相同页类型的读取的可能性很低。因此，对于随机工作负载，四面读取对读取延迟的改善很小。因此，该特征通常不用于随机读取工作负载，这通常被认为是SSD(固态驱动器)的关键工作负载。
尝试的另一种解决方案是将不同面上的不同页类型的读取组合成单个命令。但是，所有这些读取都由NAND处理为单个命令，这意味着读取只有一个开始和完成。因此，使用这种技术，读取持续时间由最差(例如，最慢)页类型决定，并且异步读取是不可能的。因此，将不同面上的不同页类型组合到单个命令中也会导致性能和服务质量(QoS)的最小增加。
与常规NAND操作相比，独立的多面操作能够实现每个面的独立和并发操作。每个面的独立状态机允许为每个面施加不同的偏置电压，以独立和并发地服务请求。所有NAND阵列命令都允许在面层级独立执行，从而显著提高性能。阵列命令是引起阵列操作的命令，例如将数据编程到阵列、从阵列读取数据、擦除块、或阵列上的其他操作。
在一个示例中，每个面可以接收和服务不同的阵列命令(例如，读取命令、编程命令、擦除命令等)，并且可以在不同时间发送和完成这些命令。非阵列命令(例如，复位命令、时序模式更改命令等)可以作为管芯级命令进行维护。在替代示例中，在面层级上独立地允许读取操作。诸如编程命令和擦除命令的其他操作都是管芯级操作。此外，用于读取的一些支持命令，例如读取状态和读取列增强等，也可以是面层级命令。
如图3所示，存储器单元阵列202可以是NAND闪存单元阵列，其中存储器单元306以NAND存储器串308(也称为“沟道”)的阵列的形式提供，每个存储器串308在衬底(未示出)上方垂直延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合且垂直堆叠的多个存储器单元 306。每个存储器单元306可以保持连续的模拟值，例如电压或电荷，这取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306 可以是包括浮栅晶体管的浮栅型的存储器单元、或包括电荷捕获晶体管的电荷捕获型存储器单元。在一个示例中，存储器单元306包括具有替换栅极的晶体管。具有替换栅极的存储器单元306通常具有低电阻栅极(例如，钨栅极)和栅极与沟道之间的电荷捕获层，电荷在其中被捕获或存储以表示一个或多个位值。在另一示例中，存储器单元306可以包括具有存储指示一个或多个位值的电荷的浮置栅极(例如，高电阻多晶硅栅极)的晶体管。其他架构也是可能的。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单电平单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，而第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够在多于四种存储器状态中存储多于一位的数据的多电平单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三电平单元TLC))或每单元存储四位(也称为四电平单元(QLC))。每个MLC都可以被编程为采用一系列可能的标称存储值。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值之一写入单元来将MLC从擦除状态编程为呈现三个可能的编程电平之一。第四标称存储值可以用于擦除状态。
如图3所示，每个NAND存储器串308可以包括在其源极端的底部选择栅极(BSG)310和在其漏极端的漏极选择栅极(DSG)312。在一些实施例中，BSG 310可以是源极选择栅极(SSG)，并且TSG 312可以是漏极选择栅极(DSG)。BSG 310和TSG 312分别是SSG晶体管和DSG晶体管的栅电极，并且可以被配置为在读取和编程操作期间激活选定的NAND存储器串308(阵列或沟道的列)。在一些实施方式中，相同块304中的NAND 存储器串308的BSG 310通过相同的源极线(SL)314(例如阵列公共源极 (ACS))耦合到例如地。根据一些实施方式，每个NAND存储器串308 的TSG 312耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一条或多条TSG线313向相应的TSG 312施加选择电压(例如，高于具有TSG 312的晶体管的阈值电压)或取消选择电压(例如，0V)，和/ 或通过经由一条或多条BSG线315向相应的BSG 310施加选择电压(例如，高于具有BSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)而被选择或取消选择。
如图3所示，NAND存储器串308可以被组织成多个块304，每个块可以具有公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单元，即，同一块304上的所有存储器单元306同时被擦除。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受到读取和编程操作影响。在一些实施方式中，每条字线318耦合到存储器单元306的页320，其是用于编程操作的基本数据单元。以位为单位的一页320的尺寸可以对应于在一个块304中由字线318耦合的NAND存储器串308的数量。每条字线318可以在相应页320中的每个存储器单元306处包括多个控制栅极(栅电极)和耦合控制栅极的栅极线。在某些情况下，不包含用户数据的虚设字线也可以用于与选择栅晶体管相邻的存储器阵列中。这种虚设字线可以保护边缘数据字线免受某些边缘效应的影响。
外围电路302可以通过位线316、字线318、源极线314、SSG线315 和DSG线313耦合到存储器单元阵列202。外围电路302可以在位线316、字线318、源极线314、SSG线315和DSG线313上施加电压以在非最后编程遍中执行包括所提出的NGS方案的多遍编程。如上所述，外围电路302 可以包括任何合适的电路，该电路用于通过经由位线316向每个目标存储器单元306施加电压信号和/或电流信号并且经由字线318、源极线314、SSG 线315和DSG线313从每个目标存储器单元306感测电压信号和/或电流信号，来促进存储器单元阵列202的操作。外围电路302可以包括使用MOS 技术形成的各种类型的外围电路。
一组存储器单元306的编程序列可以包括将所有预期页编程到该组存储器单元306中。编程序列可以包括一个或多个编程遍。编程遍(可以包括一个或多个编程循环)可以对一个或多个页进行编程。编程遍可以包括向要编程的单元施加一个或多个有效编程电压，然后向这些单元施加一个或多个验证电压，以确定哪些单元已经完成编程(后续编程遍通常不会向已完成编程的单元施加有效编程电压和/或验证电压)。向单元施加有效编程电压可以包括改变单元的控制栅极和沟道之间的电压差以改变单元的阈值电压。因此，可以设置字线(耦合到目标单元的控制栅极)和/或单元的沟道的电压以实现有效编程电压的施加。由于编程电压通常用于指施加到字线的电压，因此有效编程电压可以是单元的控制栅极和沟道之间的电压差 (在沟道保持在0V的情况下，电压差可以与编程电压是同义词)。
图4A示出了根据一些实施例的示例性三维(3D)存储器单元阵列结构400的一部分的透视图。存储器单元阵列结构400包括衬底430、衬底430之上的绝缘膜431、绝缘膜431之上的底部选择栅极(BSG)432的层级、以及控制栅极433的多个层级，控制栅极433也称为“字线”(WL)，其堆叠在BSG 432的顶部以形成交替的导电层和电介质层的膜堆叠层435。为清楚起见，与控制栅极的层级相邻的电介质层未在图4A中示出。
每个层级的控制栅极由穿过膜堆叠层435的缝隙结构416-1和416-2分开。存储器单元阵列结构400还包括在控制栅极433的堆叠层之上的顶部选择栅极(TSG)434的层级。TSG 434、控制栅极433和BSG 432的堆叠层也称为“栅电极”。存储器单元阵列结构400还包括在衬底430的处于相邻BSG 432之间的部分中的存储器串412和掺杂源极线区域444。每个存储器串412包括延伸穿过绝缘膜431和交替的导电和电介质层的膜堆叠层 435的沟道孔436。存储器串412还包括在沟道孔436的侧壁上的存储器膜 437、存储器膜437之上的沟道层438和被沟道层438围绕的芯填充膜439。存储器单元440可以形成在控制栅极433和存储器串412的交叉点。沟道层438在控制栅极433下方的部分也称为存储器单元440的沟道。存储器单元阵列结构400还包括与TSG 434之上的存储器串412连接的多条位线 (BL)441。存储器单元阵列结构400还包括通过多个接触结构414与栅电极连接的多个金属互连线443。膜堆叠层435的边缘被配置为阶梯形状，以允许电连接到栅电极的每个层级。
在图4A中，出于说明的目的，控制栅极433-1、433-2和433-3的三个层级与TSG 434的一个层级和BSG 432的一个层级一起示出。在该示例中，每个存储器串412可以包括三个存储器单元440-1、440-2和440-3，它们分别对应于控制栅极433-1、433-2和433-3。控制栅极的数量和存储器单元的数量可以超过三个以增加存储容量。存储器单元阵列结构400还可以包括其他结构，例如，TSG切割结构、公共源极触点和虚设存储器串等。为简单起见，这些结构未在图4A中示出。
图4B示出了根据本公开的一些实施例的示例性3D存储器设备450的平面图的示意图。3D存储器设备450可以包括多个沟道结构区域，例如存储器面、存储器块、存储器指状物等，并且一个或多个贯穿阵列触点(TAC) 结构可以形成在两个相邻的沟道结构区域之间。在如图4B所示的一些实施例中，3D存储器设备450可以包括四个或更多个存储器面460，每个存储器面可以包括多个存储器块465。注意，如图4B所示的3D存储器设备450 中的存储器面460的布置以及每个存储器面460中的存储器块465的布置仅用作示例，这并不限制本公开的范围。
TAC结构可以包括：一个或多个位线(BL)TAC区域471，其在3D 存储器设备的位线方向(在图中标记为“BL”)上被两个相邻的存储器块 465夹在中间并且沿着3D存储器设备的字线方向(图中标记为“WL”)延伸；一个或多个字线(WL)TAC区域473，其在字线方向(WL)上被两个相邻的存储器块465夹在中间并且沿着位线方向(BL)延伸；以及位于每个存储器面460的边缘的一个或多个阶梯结构(SS)TAC区域480。
在一些实施例中，3D存储器设备450可以包括在3D存储器设备450 的边缘处布置成一条线的多个接触焊盘490。互连触点可以用于将3D存储器设备450电互连到提供驱动电源、接收控制信号、传送响应信号等的任何合适的设备和/或接口。
在一些实施例中，如图2所示的控制器212被配置为控制沟道准备操作，这是减少编程算法中的编程干扰的重要阶段。沟道准备操作可以用于准备每个沟道的初始状态，然后用字线对禁止沟道进行升压。注意，禁止沟道被定义为只包括禁止单元并且不包括编程单元的沟道。通常，有两种方式来执行沟道准备操作。第一种方法是从顶部选择栅极(TSG)侧对禁止沟道进行升压，第二种方法是从底部选择栅极(BSG)侧对禁止沟道进行升压。例如，在第一种方法中，可以导通TSG，并且可以向位线施加电压 VDD，使得可以通过位线将禁止沟道充电至VDD。作为另一示例，在第二种方法中，可以导通BSG，可以向阵列公共源极(ACS)施加电压VDD，使得可以通过ACS将禁止沟道充电至VDD。
如上所述，为了减少编程干扰，需要将较高的沟道电压升压到禁止沟道。然而，禁止沟道的最大电压取决于BL或ACS的电路，并且在两种现有方法中都限于VDD。如果在外围电路中增加额外的电源以提供较高的电压，则会显著增加CMOS成本。本公开提供了通过阵列源极耦合减少编程干扰的新方法，其可以在不增加任何额外电路成本的情况下向禁止沟道提供较高的沟道电压，例如高于VDD的电压。
图5示出了根据一些实施例的通过阵列源极耦合执行沟道准备操作的第一示例性方法的流程图。图6示出了根据一些实施例的在结合图5的沟道准备操作的各个阶段期间的电路中的各个导线的电压变化的示意图。
参考图5，方法500开始于第一阶段510，其中可以通过位线BL将多个沟道充电至电压VDD。还参考图6，所有导线的初始状态都在地状态。第一阶段510可以包括步骤511，其中可以导通顶部选择栅极TSG，并且可以将位线BL预充电到VDD。如此一来，TSG(包括选定TSG和未选定TSG) 可以被充电到电压Vtsg-高，而BL(包括禁止位线和编程位线)可以被充电到VDD，如图6所示。在一些实施例中，电压VDD可以具有2.2v+/-约10％的值，并且电压Vtsg-高可以具有电压VDD的约1.5倍的值。第一阶段510 还可以包括步骤513，其中ACS和BSG的电压可以保持在地电平。此时，可以通过BL和TSG将沟道(包括编程沟道和禁止沟道)充电到接近VDD 的电压。第一阶段510还可以包括步骤515，其中BL可以在第一阶段510 结束时浮置。
然后方法500可以进行到第二阶段520，其中ACS可以耦合到BL，使得可以与沟道共享BL充电。第二阶段520可以包括步骤522，其中ACS 可以连接到VDD。由于BL是浮置的，因此可以通过ACS和BL之间的间隙将BL耦合起来。因此，BL(包括禁止位线和编程位线)的最终电压可以上升到VDD(1+RACS-BL)，如图6所示，其中RACS-BL是ACS-耦合-BL比率，其具有在0.3和0.5之间的值。第二阶段520还可以包括步骤524，其中可以通过BL将沟道充电至高于VDD的电压。在一些实施例中，沟道(包括编程沟道和禁止沟道)可以被充电到VDD(1+RACS-BL)，如图6所示。
然后方法500可以进行到第三阶段530，其中可以在WL升压之前建立 TSG和BL，并且可以随着WL升压而使禁止沟道斜升。第三阶段530可以包括步骤533，其中TSG(包括选定TSG和未选定TSG)可以关断，使得 TSG电压可以下降到地电平，如图6所示。在用于使TSG放电的专用时序 (例如，约2μs)期间，ACS电压和编程BL电压可以建立为地电平，而禁止BL电压可以保持为VDD。第三阶段530然后可以包括步骤535，其中，选定TSG可以再次导通到电压Vtsg-低，该电压可以具有在0.4倍的VDD和 0.6倍的VDD之间的值。同时，编程沟道的电压可以通过编程BL放电到地电平。第三阶段530可以还包括步骤537，其中可以使选定WL斜升至编程电压Vpgm。由于禁止沟道与选定WL耦合，因此禁止沟道电压的电压可以从VDD(1+RACS-BL)升压到VDD(1+RACS-BL)+Vprm，如图6所示。
转向图7，示出了根据一些实施例的通过阵列源极耦合执行沟道准备操作的第二示例性方法的流程图。图8示出了根据一些实施例的在结合图7 的沟道准备操作的各个阶段期间的电路中各个导线的电压变化的示意图。
参考图7，方法700开始于第一阶段710，其中可以通过阵列公共源极 (ACS)将多个沟道充电至电压VDD。还参考图8，所有导线的初始状态都在地状态。第一阶段710可以包括步骤711，其中可以导通底部选择栅极 BSG，并且可以将阵列公共源极ACS预充电至VDD。如此一来，BSG可以充电至电压Vbsg-高，而ACS可以充电至VDD，如图8所示。在一些实施例中，电压VDD可以具有2.2v+/-约10％的值，并且电压Vbsg-高可以具有电压VDD的约1.5倍的值。第一阶段710还可以包括步骤713，其中BL 和TSG可以保持为地。此时，沟道(包括编程沟道和禁止沟道)可以通过 ACS和BSG充电到接近VDD的电压。第一阶段710还可以包括步骤715，其中ACS可以在第一阶段710结束时浮置。
方法700然后可以进行到第二阶段720，其中BL可以耦合到ACS，使得可以与沟道共享ACS充电。第二阶段720可以包括步骤722，其中BL (包括禁止位线和编程位线)可以连接到VDD。由于ACS是浮置的，因此 ACS可以通过ACS和BL之间的间隙而耦合。因此，ACS的最终电压可以上升到VDD(1+RBL-ACS)，如图8所示，其中RBL-ACS是BL-耦合-ACS比率，其具有在0.1和0.2之间的值。第二阶段720还可以包括步骤724，其中可以通过ACS将沟道充电至高于VDD的电压。在一些实施例中，沟道(包括编程沟道和禁止沟道)可以充电到VDD(1+RBL-ACS)，如图8所示。
然后方法700可以进行到第三阶段730，其中可以在WL升压之前建立 TSG和BL，并且可以随着WL升压而使禁止沟道斜升。第三阶段730可以包括步骤733，其中BSG可以关断，使得BSG电压可以下降到地电平，如图8所示。在用于对BSG放电的专用时序(例如，大约2μs)期间，ACS 电压和编程BL电压可以建立为地电平，而禁止BL电压可以建立为VDD。第三阶段730然后可以包括步骤735，其中，选定TSG可以再次导通到电压Vtsg-低，该电压可以具有在0.4倍的VDD和0.6倍的VDD之间的值。同时，编程沟道的电压可以通过编程BL而放电到地电平。第三阶段730可以还包括步骤737，其中可以使选定WL斜升至编程电压Vpgm。由于禁止沟道与选定WL耦合，因此禁止沟道电压的电压可以从VDD(1+RBL-ACS)升压到VDD(1+RBL-ACS)+Vpgm，如图8所示。
应该注意，图5和图7的流程图的每个阶段中的上述步骤都可以由结合图2的控制器212以不限于附图中所示和描述的次序和顺序的任何次序或顺序来执行。此外，图5和图7的流程图的每个阶段中的上述步骤中的一些步骤可以在适当情况下基本上同时或并行地执行或进行，以减少等待时间和处理时间。此外，应该注意，图5和图7仅作为示例提供。附图中所示的至少一些步骤可以按照与所表示的不同的次序执行、同时执行或完全省略。
因此，用于通过使用阵列源极耦合来执行沟道准备操作的方法、系统和介质。所公开的方法可以通过向禁止沟道提供较高的沟道电压(例如，高于VDD的电压)来减少编程干扰，而不增加任何额外的电路成本。
本公开的一个方面提供了一种三维(3D)NAND存储器设备，包括：第一NAND串，其包括与将被禁止编程的第一单元对应的第一沟道；字线驱动器；位线驱动器；以及控制器，其被配置为控制字线驱动器和位线驱动器以用于：(a)在向选定字线施加编程电压之前，将与第一沟道电耦合的第一位线充电至第一电压电平，以用于将第一沟道充电至第一电压电平， (b)对与第一位线电耦合的阵列公共源极充电以进一步将第一沟道充电至高于第一电压电平的第二电压电平，以及(c)切断第一位线与第一沟道之间的电耦合，以准备向选定字线施加编程电压。
在一些实施例中，操作(a)包括：导通第一沟道的顶部选择栅极并将顶部选择栅极的电压保持在高电压电平；将第一位线充电至第一电压电平；将阵列公共源极和第一沟道的底部选择栅极保持在低于第一电压电平的地电压电平；以及将第一位线浮置，使得第一沟道通过第一位线充电至第一电压电平。
在一些实施例中，操作(b)包括：将阵列公共源极电连接到浮置的第一位线，使得阵列公共源极处于第一电压电平；并且保持第一位线浮置，使得通过将阵列公共源极耦合至第一位线而将第一沟道充电至第二电压电平。
在一些实施例中，操作(c)包括：关断第一沟道的顶部选择栅极以将顶部选择栅极放电至地电压电平。
在一些实施例中，控制器被配置为控制字线驱动器和位线驱动器以用于：在操作(c)的专用时间之后，导通第一沟道的顶部选择栅极以将顶部选择栅极的电压设置在低电压电平；以及将选定字线斜升至编程电压，使得与选定字线耦合的第一沟道被充电至高于第二电压电平的第三电压电平。
在一些实施例中，存储器设备还包括：第二NAND串，其包括对应于要编程的第二单元的第二沟道；其中，控制器还被配置为控制字线驱动器和位线驱动器以用于：在专用时间期间，将第一位线的电压设置为第一电压电平，并将与第二沟道电耦合的第二位线的电压设置为地电压电平。
在一些实施例中，第一电压电平在约2伏(V)和约2.4V之间，第二电压电平是第一电压电平与第一电压电平和耦合比之积的总和。在一些实施例中，耦合比在约0.3和约0.5之间。
在一些实施例中，高电压电平是第一电压电平的约1.5倍；并且低电压电平在第一电压电平的约0.4倍至第一电压电平的约0.6倍之间。
在一些实施例中，专用时间是大约2μs。
本公开的另一方面提供了一种三维(3D)NAND存储器设备，包括：第一NAND串，其包括对应于将被禁止编程的第一单元的第一沟道；字线驱动器；位线驱动器；以及控制器，其被配置为控制字线驱动器和位线驱动器以用于：(d)在将编程电压施加到选定字线之前，将与第一沟道电耦合的阵列公共源极充电至第一电压电平以用于将第一沟道充电至第一电压电平，其中第一沟道对应于第一NAND串中的将被禁止编程的第一单元， (e)对与阵列公共源极电耦合的第一位线充电，以进一步将第一沟道充电至高于第一电压电平的第二电压电平，以及(f)切断阵列公共源极与第一沟道之间的电耦合，以准备将编程电压施加至选定字线。
在一些实施例中，操作(e)包括：导通第一沟道的底部选择栅极并将底部选择栅极的电压保持在高电压电平；将阵列公共源极充电至第一电压电平；将阵列公共源极和第一沟道的顶部选择栅极保持在地电压电平；以及将阵列公共源极浮置，使得第一沟道通过阵列公共源极被充电至第一电压电平。
在一些实施例中，操作(e)包括：将第一位线电连接到浮置的阵列公共源极，使得第一位线处于第一电压电平；保持第一位线浮置，使得通过将阵列公共源极耦合至第一位线而将第一沟道充电至第二电压电平。
在一些实施例中，操作(f)包括：关断第一沟道的底部选择栅极以将底部选择栅极放电至地电压电平。
在一些实施例中，控制器被配置为控制字线驱动器和位线驱动器以用于：在专用时间之后，导通第一沟道的顶部选择栅极以将顶部选择栅极的电压设置在低电压电平；以及将选定字线斜升，使得与选定字线耦合的第一沟道被充电至高于第二电压电平的第三电压电平。
在一些实施例中，存储器设备还包括第二NAND串，该第二NAND串包括对应于要编程的第二单元的第二沟道；其中，控制器还被配置为控制字线驱动器和位线驱动器以用于：在专用时间期间，将第一位线的电压设置为第一电压电平，并将与第二沟道电耦合的第二位线的电压设置为地电压电平。
本公开的另一方面提供了一种用于三维(3D)NAND存储器设备的操作方法，包括：在向选定字线施加编程电压之前，将与第一NAND串的第一沟道电耦合的第一位线充电到第一电压电平以用于将第一沟道充电至第一电压电平，其中第一沟道对应于第一NAND串中的将被禁止编程的第一单元；对与第一位线电耦合的阵列公共源极充电，以进一步将第一沟道充电至高于第一电压电平的第二电压电平；以及切断第一位线与第一沟道之间的电耦合，以准备向选定字线施加编程电压。
本公开的另一方面提供了一种用于三维(3D)NAND存储器设备的操作方法，包括：在向选定字线施加编程电压之前，将与第一NAND串的第一沟道电耦合的阵列公共源极充电至第一电压电平以用于将第一沟道充电至第一电压电平，其中第一沟道对应于第一NAND串中的将被禁止编程的第一单元；对与浮置的阵列公共源极电耦合的第一位线充电，以进一步将第一沟道充电至高于第一电压电平的第二电压电平；以及切断阵列公共源极与第一沟道之间的电耦合，以准备向选定字线施加编程电压。
特定实施例的前述描述将如此充分地揭示本公开的一般性质，以至于其他人可以通过应用本领域技术内的知识，容易地修改和/或调整这样的特定实施例以用于各种应用，而不用进行过多的实验，并且没有背离本公开的一般概念。因此，基于本文中呈现的公开和指导，这种调整和修改旨在处于所公开实施例的等效物的含义和范围内。应当理解，本文中的措辞或术语是为了描述而非限制的目的，使得本说明书的术语或措辞应由本领域技术人员根据公开和指导来解释。
本公开的实施例已经在说明指定的功能及其关系的实施方式的功能构建块的帮助下在上面进行了描述。为便于描述，本文已任意定义了这些功能构建块的边界。只要适当地执行指定的功能及其关系，就可以定义替代边界。
发明内容和摘要部分可以阐述发明人所设想的本公开的一个或多个但不是所有示例性实施例，因此，并不旨在以任何方式限制本公开和所附权利要求。
本公开的广度和范围不应由任何上述示例性实施方式来限制，而应仅根据所附权利要求及其等同物来限定。

Claims (40)

1.一种三维(3D)NAND存储器设备，包括：
第一NAND串，其包括对应于将被禁止编程的第一单元的第一沟道；
字线驱动器；
位线驱动器；以及
控制器，其被配置为控制所述字线驱动器和所述位线驱动器，以用于：
(a)在向选定字线施加编程电压之前，将与所述第一沟道电耦合的第一位线充电至第一电压电平，以用于将所述第一沟道充电至所述第一电压电平，
(b)对与所述第一位线电耦合的阵列公共源极充电，以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平，以及
(c)切断所述第一位线与所述第一沟道之间的电耦合，以准备向所述选定字线施加所述编程电压。
2.根据权利要求1所述的存储器设备，其中，操作(a)包括：
导通所述第一沟道的顶部选择栅极并将所述顶部选择栅极的电压保持在高电压电平；
将所述第一位线充电至所述第一电压电平；
将所述阵列公共源极和所述第一沟道的所述底部选择栅极保持在低于所述第一电压电平的地电压电平；以及
将所述第一位线浮置，使得通过所述第一位线将所述第一沟道充电至所述第一电压电平。
3.根据权利要求2所述的存储器设备，其中，操作(b)包括：
将所述阵列公共源极电连接到浮置的所述第一位线，使得所述阵列公共源极处于所述第一电压电平；以及
将所述第一位线保持浮置，使得通过将所述阵列公共源极耦合至所述第一位线而将所述第一沟道充电至所述第二电压电平。
4.根据权利要求3所述的存储器设备，其中，操作(c)包括：
关断所述第一沟道的所述顶部选择栅极以将所述顶部选择栅极放电至所述地电压电平。
5.根据权利要求4所述的存储器设备，其中，所述控制器被配置为控制所述字线驱动器和所述位线驱动器，以用于：
在操作(c)的专用时间之后，导通所述第一沟道的所述顶部选择栅极以将所述顶部选择栅极的电压设置在低电压电平；以及
将所述选定字线斜升至所述编程电压，使得与所述选定字线耦合的所述第一沟道被充电至高于所述第二电压电平的第三电压电平。
6.根据权利要求4所述的存储器设备，还包括：
第二NAND串，其包括对应于要编程的第二单元的第二沟道；
其中，所述控制器还被配置为控制所述字线驱动器和所述位线驱动器，以用于：
在所述专用时间期间，将所述第一位线的电压设置为所述第一电压电平，并将与所述第二沟道电耦合的第二位线的电压设置为所述地电压电平。
7.根据权利要求1所述的存储器设备，其中，所述第一电压电平在约2伏(V)与约2.4V之间。
8.根据权利要求7所述的存储器设备，其中，所述第二电压电平是所述第一电压电平与所述第一电压电平和耦合比之积的总和。
9.根据权利要求8所述的存储器设备，其中，所述耦合比在约0.3与约0.5之间。
10.根据权利要求5所述的存储器设备，其中：
所述高电压电平为所述第一电压电平的约1.5倍；并且
所述低电压电平在所述第一电压电平的约0.4倍与所述第一电压电平的约0.6倍之间。
11.根据权利要求5所述的存储器设备，其中，所述专用时间为约2μs。
12.一种三维(3D)NAND存储器设备，包括：
第一NAND，其串包括对应于将被禁止编程的第一单元的第一沟道；
字线驱动器；
位线驱动器；以及
控制器，其被配置为控制所述字线驱动器和所述位线驱动器，以用于：
(a)在向选定字线施加编程电压之前，将与所述第一沟道电耦合的阵列公共源极充电至第一电压电平，以用于将所述第一沟道充电至所述第一电压电平，其中，所述第一沟道对应于所述第一NAND串中的将被禁止编程的第一单元，
(b)对与所述阵列公共源极电耦合的第一位线充电，以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平，以及
(c)切断所述阵列公共源极与所述第一沟道之间的电耦合，以准备向所述选定字线施加所述编程电压。
13.根据权利要求12所述的存储器设备，其中，操作(a)包括：
导通所述第一沟道的底部选择栅极并将所述底部选择栅极的电压保持在高电压电平；
将所述阵列公共源极充电至所述第一电压电平；
将所述阵列公共源极和第一沟道的顶部选择栅极保持在地电压电平；以及
将所述阵列公共源极浮置，使得通过所述阵列公共源极将所述第一沟道充电至所述第一电压电平。
14.根据权利要求13所述的存储器设备，其中，操作(b)包括：
将所述第一位线电连接到浮置的所述阵列公共源极，使得所述第一位线处于所述第一电压电平；以及
将所述第一位线保持浮置，使得通过将所述阵列公共源极耦合至所述第一位线而将所述第一沟道充电至所述第二电压电平。
15.根据权利要求14所述的存储器设备，其中，操作(c)包括：
关断所述第一沟道的所述底部选择栅极以将所述底部选择栅极放电至所述地电压电平。
16.根据权利要求15所述的存储器设备，其中，所述控制器被配置为控制所述字线驱动器和所述位线驱动器，以用于：
在专用时间之后，导通所述第一沟道的所述顶部选择栅极，以将所述顶部选择栅极的电压设置在低电压电平；以及
将所述选定字线斜升，使得与所述选定字线耦合的所述第一沟道被充电至高于所述第二电压电平的第三电压电平。
17.根据权利要求16所述的存储器设备，还包括：
第二NAND串，其包括对应于要编程的第二单元的第二沟道；
其中，所述控制器还被配置为控制所述字线驱动器和所述位线驱动器，以用于：
在所述专用时间期间，将所述第一位线的电压设置为所述第一电压电平，并将与所述第二沟道电耦合的第二位线的电压设置为所述地电压电平。
18.根据权利要求12所述的存储器设备，其中，所述第一电压电平在约2V与约2.4V之间。
19.根据权利要求18所述的存储器设备，其中，所述第二电压是所述第一电压电平与所述第一电压电平和耦合比之积的总和。
20.根据权利要求19所述的存储器设备，其中，所述耦合比在约0.1与约0.2之间。
21.根据权利要求16所述的存储器设备，其中：
所述高电压电平为所述第一电压电平的约1.5倍；并且
所述低电压电平在所述第一电压电平的约0.4倍与所述第一电压电平的约0.6倍之间。
22.根据权利要求16所述的存储器设备，其中，所述专用时间为约2μs。
23.一种用于三维(3D)NAND存储器设备的操作方法，包括：
(a)在向选定字线施加编程电压之前，将与第一NAND串的第一沟道电耦合的第一位线充电至第一电压电平以用于将所述第一沟道充电至所述第一电压电平，其中，所述第一沟道对应于所述第一NAND串中的将被禁止编程的第一单元；
(b)对与所述第一位线电耦合的阵列公共源极充电，以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平；以及
(c)切断所述第一位线与所述第一沟道之间的电耦合，以准备将所述编程电压施加到所述选定字线。
24.根据权利要求23所述的操作方法，其中，操作(a)包括：
导通所述第一沟道的顶部选择栅极并将所述顶部选择栅极的电压保持在高电压电平；
将所述第一位线充电至所述第一电压电平；
将所述阵列公共源极和所述第一沟道的底部选择栅极保持在低于所述第一电压电平的地电压电平；以及
将所述第一位线浮置，使得通过所述第一位线将所述第一沟道充电至所述第一电压电平。
25.根据权利要求24所述的操作方法，其中，操作(b)包括：
将所述阵列公共源极电连接到浮置的所述第一位线，使得所述阵列公共源极处于所述第一电压电平；
将所述第一位线保持浮置，使得通过将所述阵列公共源极耦合至所述第一位线而将所述第一沟道充电至所述第二电压电平。
26.根据权利要求25所述的操作方法，其中，操作(c)包括：
关断所述第一沟道的所述顶部选择栅极，以将所述顶部选择栅极放电至所述地电压电平。
27.根据权利要求26所述的操作方法，还包括：
在操作(c)的专用时间之后，导通所述第一沟道的所述顶部选择栅极以将所述顶部选择栅极的电压设置在低电压电平；以及
将所述选定字线斜升至所述编程电压，使得与所述选定字线耦合的所述第一沟道被充电至高于所述第二电压电平的第三电压电平。
28.根据权利要求27所述的操作方法，还包括：
在所述专用时间期间，将所述第一位线的电压设置为所述第一电压电平，并将第二位线的电压设置为所述地电压电平，其中，所述第二位线与对应于要编程的第二单元的第二沟道电耦合。
29.一种用于三维(3D)NAND存储器设备的操作方法，包括：
(a)在向选定字线施加编程电压之前，将与第一NAND串的第一沟道电耦合的阵列公共源极充电至第一电压电平，以用于将所述第一沟道充电至所述第一电压电平，其中，所述第一沟道对应于所述第一NAND串中的将被禁止编程的第一单元；
(b)对与所述阵列公共源极电耦合的第一位线充电，以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平；以及
(c)切断所述阵列公共源极与所述第一沟道之间的电耦合，以准备将编程电压施加到所述选定字线。
30.根据权利要求29所述的操作方法，其中，操作(a)包括：
导通所述第一沟道的底部选择栅极并将所述底部选择栅极的电压保持在高电压电平；
将所述阵列公共源极充电至所述第一电压电平；
将所述阵列公共源极和第一沟道的顶部选择栅极保持在地电压电平；以及
将所述阵列公共源极浮置，使得通过所述阵列公共源极将所述第一沟道充电至所述第一电压电平。
31.根据权利要求30所述的操作方法，其中，操作(b)包括：
将所述第一位线电连接到浮置的所述阵列公共源极，使得所述第一位线处于所述第一电压电平；以及
将所述第一位线保持浮置，使得通过将所述阵列公共源极耦合至所述第一位线而将所述第一沟道充电至所述第二电压电平。
32.根据权利要求31所述的操作方法，其中，操作(c)包括：
关断所述第一沟道的所述底部选择栅极以将所述底部选择栅极放电至所述地电压电平。
33.根据权利要求32所述的操作方法，还包括：
在专用时间之后，导通所述第一沟道的所述顶部选择栅极，以将所述顶部选择栅极的电压设置在低电压电平；以及
将所述选定字线斜升，由此将与所述选定字线耦合的所述第一沟道充电至高于所述第二电压电平的第三电压电平。
34.根据权利要求33所述的操作方法，还包括：
在所述专用时间期间，将所述第一位线的电压设置为所述第一电压电平，并将第二位线的电压设置为所述地电压电平，其中，所述第二位线与对应于要编程的第二单元的第二沟道电耦合。
35.一种用于三维(3D)NAND存储器设备的操作方法，包括：
(a)在对选定字线施加编程电压之前，将与第一沟道电耦合的第一位线充电至第一电压电平，以用于将所述第一沟道充电至第一电压电平，其中，所述第一沟道对应于将被禁止编程的第一单元；
(b)对与所述第一位线电耦合的阵列公共源极充电，以进一步将所述第一沟道充电至高于所述第一电压电平的第二电压电平；以及
(c)切断所述第一位线与所述第一沟道之间的电耦合，以准备将所述编程电压施加到所述选定字线。
36.根据权利要求35所述的操作方法，其中，操作(a)包括：
导通所述第一沟道的顶部选择栅极并将所述顶部选择栅极的电压保持在高电压电平；
将所述第一位线充电至所述第一电压电平；
将所述阵列公共源极和所述第一沟道的所述底部选择栅极保持在低于所述第一电压电平的地电压电平；以及
将所述第一位线浮置，使得通过所述第一位线将所述第一沟道充电至所述第一电压电平。
37.根据权利要求35所述的操作方法，其中，操作(b)包括：
将所述阵列公共源极电连接到浮置的所述第一位线，使得所述阵列公共源极处于所述第一电压电平；
将所述第一位线保持浮置，使得通过将所述阵列公共源极耦合至所述第一位线而将所述第一沟道充电至所述第二电压电平。
38.根据权利要求37所述的操作方法，其中，操作(c)包括：
关断所述第一沟道的所述顶部选择栅极，以将所述顶部选择栅极放电至所述地电压电平。
39.根据权利要求38所述的操作方法，还包括：
在专用时间之后，导通所述第一沟道的所述顶部选择栅极，以将所述顶部选择栅极的电压设置在低电压电平；以及
将所述选定字线斜升至所述编程电压，由此将与所述选定字线耦合的所述第一沟道充电至高于所述第二电压电平的第三电压电平。
40.根据权利要求38所述的操作方法，还包括：
在所述专用时间期间，将所述第一位线的电压设置为所述第一电压电平，并将与所述第二沟道电耦合的第二位线的电压设置为所述地电压电平。
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