CN114400033A - 一种存储装置及其控制方法 - Google Patents

Abstract

本申请公开了一种存储装置及其控制方法，其中，所述存储装置包括：存储阵列，所述存储阵列包括多个存储块；全局字线，耦合至所述存储阵列中的多个存储块；所述全局字线通过串驱动器与所述存储块的本地字线相连接；与所述全局字线连接的电源切换模块，配置为在擦除放电阶段，将所述全局字线从第一电源切换为第二电源；其中，所述第一电源的第一输出电压小于所述第二电源的第二输出电压。

Description

一种存储装置及其控制方法

技术领域

本申请涉及半导体技术领域，尤其涉及一种存储装置及其控制方法。

背景技术

闪存存储器是一种可以被电擦除和重新编程的低成本、高密度、非易失性的固态存储介质。通常，在擦除操作期间，与选定存储块在同一面中的未选定存储块不会受到擦除影响，因为未选定存储块中的每个字线浮置，其可以通过沟道升压电势耦合。

然而，在执行完擦除操作后的放电过程中，受到电源的输出电压的影响，会导致原本处于浮置状态的未选定存储块上产生漏电流，导致电压下降，从而影响擦除进程，甚至会影响到闪存存储器的寿命。

发明内容

本申请实施例期望提供一种存储装置及其控制方法。

本申请的技术方案是这样实现的：

本申请实施例第一方面提供一种存储装置，所述装置包括：

存储阵列，所述存储阵列包括多个存储块；

全局字线，耦合至所述存储阵列中的多个存储块；

所述全局字线通过串驱动器与所述存储块的本地字线相连接；

与所述全局字线连接的电源切换模块，配置为在擦除放电阶段，将所述全局字线从第一电源切换为第二电源；

其中，所述第一电源的第一输出电压小于所述第二电源的第二输出电压。

可选地，所述串驱动器包括多个驱动晶体管，所述驱动晶体管的源端/漏端与所述全局字线相连，对应的，所述驱动晶体管的漏端/源端与所述本地字线相连。

可选地，所述存储块包括选定存储块和未选定存储块；所述选定存储块对应的所述驱动晶体管的栅极与控制信号相连，所述未选定存储块对应的所述驱动晶体管的栅极接地。

可选地，所述存储块包括选定存储块和未选定存储块；所述全局字线配置为在擦除充电阶段，通过串驱动器将选定电压输出至选定存储块对应的本地字线。

可选地，所述第一输出电压与所述选定电压相等。

可选地，所述存储块包括选定存储块和未选定存储块；所述全局字线配置为在擦除放电阶段，通过串驱动器将未选定电压输出至未选定存储块对应的本地字线。

可选地，所述第二输出电压与所述未选定电压相等。

本申请实施例第二方面提供一种存储装置的控制方法，应用于第一方面实施例所述的存储装置，所述方法包括：

在擦除充电阶段，基于第一电源的第一输出电压，对存储阵列中的选定存储块执行擦除操作；

在擦除放电阶段，将全局字线从所述第一电源切换为第二电源；

其中，所述第一电源的第一输出电压小于所述第二电源的第二输出电压。

可选地，所述方法还包括：

在擦除充电阶段，所述全局字线通过串驱动器将选定电压输出至所述选定存储块对应的本地字线。

可选地，所述第一输出电压与所述选定电压相等。

可选地，所述方法还包括：

在擦除放电阶段，所述全局字线通过串驱动器将未选定电压输出至未选定存储块对应的本地字线。

可选地，所述第二输出电压与所述未选定电压相等。

本申请实施例第三方面提供一种存储系统，包括：

一个或多个存储器器件；以及

耦合到所述存储器器件并且被配置为控制所述存储器器件的存储器控制器，所述存储器控制器被配置为执行第二方面所述的控制方法。

本申请公开了一种存储装置及其控制方法，其中，所述存储装置包括：存储阵列，所述存储阵列包括多个存储块；全局字线，耦合至所述存储阵列中的多个存储块；所述全局字线通过串驱动器与所述存储块的本地字线相连接；与所述全局字线连接的电源切换模块，配置为在擦除放电阶段，将所述全局字线从第一电源切换为第二电源；其中，所述第一电源的第一输出电压小于所述第二电源的第二输出电压。本申请通过在存储装置擦除放电过程中，改变全局字线的接入电压，提高了驱动能力，使得全局字线接入的第二输出电压与未选定存储块对应的本地字线上的未选定电压相匹配，避免了栅极管的导通，从而减小了未选定存储块对应的本地字线的漏电流。

附图说明

图1为本申请实施例提供的一种存储装置的结构示意图一；

图2为本申请实施例提供的一种存储装置的结构示意图二；

图3为本申请实施例提供的驱动晶体管的结构示意图；

图4为本申请实施例提供的一种存储装置执行擦除操作时的电压示意图一；

图5为本申请实施例提供的一种存储装置执行擦除操作时的电压示意图二；

图6为本申请实施例提供的一种存储装置的控制方法的流程示意图；

图7为本申请实施例提供的一种电子设备的结构示意图；

图8A为本申请实施例提供的一种存储器系的示意图一；

图8B为本申请实施例提供的一种存储器系的示意图二。

具体实施方式

下面将参照附图更详细地描述本申请公开的示例性实施方式。虽然附图中显示了本申请的示例性实施方式，然而应当理解，可以以各种形式实现本申请，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本申请，并且能够将本申请公开的范围完整的传达给本领域的技术人员。

在下文的描述中，给出了大量具体的细节以便提供对本申请更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本申请可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本申请发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。

附图中所示的流程图仅是示例性说明，不是必须包括所有的步骤。例如，有的步骤还可以分解，而有的步骤可以合并或部分合并，因此实际执行的顺序有可能根据实际情况改变。

应当明白，空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本申请的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

三维存储器包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。三维存储器主要用作非易失性的闪存。两种主要的非易失性闪存技术分别采用NAND和NOR结构。与NOR存储器相比，NAND存储器中的读取速度稍慢，但写入速度快，擦除操作简单，并且可以实现更小的存储单元，从而达到更高的存储密度。因此，采用NAND结构的三维存储器获得了广泛的应用。

在一种示例的NAND结构的三维存储器中，多个存储单元串按照二维阵列排布，每个存储单元串连接在源线和位线之间，并且包括在垂直方向上堆叠的多个存储晶体管，因此，多个存储单元串共同形成按照三维阵列排布的多个存储晶体管。每个存储单元串包括共用沟道柱的多个存储晶体管。每个存储晶体管包括栅极导体、沟道区、以及夹在二者之间的隧穿介质层、电荷存储层和阻挡介质层。采用编程/擦除方法在选定存储晶体管中写入或擦除数据，例如，在电荷存储层中注入电荷以获得逻辑0，或者从电荷存储层中清除电荷以获得逻辑1。在编程/擦除操作中，不仅在选定存储块上施加选定电压以实现数据写入或擦除，而且在未选定存储块上施加未选定电压以抑制编程/擦除。

在三维存储器的编程/擦除操作结束后，存储块的字线处于浮置状态。由于存储块的字线存在漏电问题，在第一次读取操作中会出现大量的暂态读取错误，因而产生第一次读取问题(first read issue)。即，第一次读取的失败比特数(fail bitcounts，FBC)过高(高于随后读取操作的失败比特数FBC)，随后读取操作的失败比特数FBC才恢复为正常值。

这里，在实际应用时，本申请实施例中的存储装置可以为NAND存储器，NOR存储器等，以存储装置是NAND存储器为例，构成存储块的存储单元为NAND的最小存储单位存储页(page)，多个存储页构成一个存储块(block)，所形成的存储块为NAND存储器的最小擦除单位。

在一些实施例中，请参阅图1，图1为本申请实施例提供的一种存储装置的局部结构示意图一，包括左侧的沿平行于栅极线(gate line)的剖视图和右侧垂直于栅极线(gateline)的剖视图，其中，存储装置可包括位线接触110(BL contact)，顶部选择栅120(TSG)，顶部虚拟件130(Top dummy)，栅极线140(Gate line)，底部虚拟件150(Bottom dummy)，沟道160(Poly channel)，底部选择栅170(BSG)以及PWell阱区180，这些结构对本领域中的技术人员是熟知的，示例性地，如位线接触可以用于与位线建立电性连接，并将位线电引出，顶部虚拟件和底部虚拟件可以用于在制造期间的过程变化控制和/或用于额外的机械支持，顶部选择栅和底部选择栅可以用于接收和响应选择栅编程命令，沟道和PWell阱区作为外加电场的导电层。

需要说明的是，存储装置还可以包括外围电路，外围电路包含很多数字、模拟和/或混合信号电路，以支持存储阵列(例如页缓冲器、行和列解码器和感测放大器)的功能。外围电路使用有源和/或无源半导体设备，例如晶体管、二极管、电容器、电阻器等。

通常，在擦除期间，使位线接触层、顶部选择栅、顶部虚拟件、底部虚拟件以及阵列共源极(ACS)等器件处于浮置，在目标层级的选定字线上施加施加偏置电压Vbias，在阵列公共源极或存储阵列单元阱主体(如PWell阱区)处施加擦除电压Vers，以对需要执行擦除操作的选定存储块进行擦除操作，这里，擦除电压Vers的大小约为20V。偏置电压Vbias的大小约0-2.0V，用于减小不同层级的选定存储块之间的固有擦除速度的差异。

在另一些实施例中，请参阅图2，图2为本申请实施例提供的一种存储装置的局部结构示意图二，全局字线220通过串驱动器与存储块210的本地字线相连接，串驱动器包括多个驱动晶体管230，全局字线220的一端连接有输入电源(图中未示出)，全局字线220的另一端通过串驱动器与存储块210的本地字线相连接。这里，全局字线220通过串驱动器与选定存储块211的选定本地字线2111相连接，通过串驱动器与未选定存储块212的未选定本地字线2121相连接。

在一个示例中，请参阅图3，图3为本申请实施例提供的驱动晶体管的结构示意图，这里，串驱动器包括多个驱动晶体管，驱动晶体管的漏极320或源极330与全局字线相连，对应的，驱动晶体管的漏极320和源极330中的剩余一端与本地字线相连。其中，源极330和漏极320分别位于栅极310的两侧，且源极330与全局字线相连接，漏极320与本地字线相连接，当然，这里也可以是源极330与本地字线相连接，漏极320与全局字线相连接，驱动晶体管的下方为第一阱区340和第二阱区350，这里，第一阱区和第二阱区的掺杂类型不同。全局字线通过驱动晶体管与存储块的本地字线进行电连接，并分别对连接的选定存储块和未选定存储块施加不同的电压，且驱动晶体管对选定存储块施加的选定电压大于驱动晶体管对未选定存储块施加的未选定电压。

在一些实施例中，请参阅图4，图4为本申请实施例提供的一种存储装置执行擦除操作时的电压示意图一。擦除操作包括三个阶段，分别为充电阶段t1，工作阶段t2和放电阶段t3。410为存储阵列单元阱主体(如PWell阱区)上的擦除电压随时间的变化，420为选定存储块的本地字线上施加的选定电压随时间的变化，430为未选定存储块的本地字线上施加的未选定电压随时间的变化。在擦除期间，未选定存储块的未选定本地字线处于接地浮置，不受擦除影响。当处于放电阶段t3时，在存储阵列单元阱主体(如PWell阱区)放电期间，由于全局字线对应的电源电压驱动能力过低，会导致驱动晶体管连接全局字线的一端呈现负电压，使得栅极导通，形成漏电流，进而对与全局字线相连的未选定存储块的本地字线的电压造成影响。如图4中的420和430对应的虚线部分所示。

在一些实施例中，请继续参阅图2，本申请实施例的存储装置可以是3D NAND存储器件，存储装置包括：

存储阵列，存储阵列包括多个存储块210；

全局字线220，耦合至存储阵列中的多个存储块210；

全局字线220通过串驱动器与存储块210的本地字线相连接；

与全局字线220连接的电源切换模块，配置为在擦除放电阶段，将全局字线220从第一电源切换为第二电源；

其中，第一电源的第一输出电压小于第二电源的第二输出电压。

在本实施例中，存储块包括选定存储块211和未选定存储块212，选定存储块包括多个选定本地字线2111，未选定存储块包括多个未选定本地字线2121。这里，选定存储块表征执行擦除操作的存储块，相应的，未选定存储块表征不执行擦除操作的存储块。第一电源和第二电源分别通过电源切换模块构成的不同切换路线与全局字线进行连接，其中，第一电源可以是内部驱动电源，能够在擦除阶段提供稳定的第一输出电压，第二电源可以是外部驱动电源，且第二电源的额定输出电压不同于第一电源，能够在擦除放电阶段提供稳定的第二输出电压。需要说明的是，第一电源和第二电源还可以是同一个输出电压可调的电源，通过电源切换模块进行调节，从而可以稳定地输出不同的电压。

擦除阶段，在电源切换模块的调节下，全局字线的一端与第一电源连接，另一端通过串驱动器与存储块的本地字线相连接，既包括与选定存储块的选定本地字线连接，也包括与未选定存储块的未选定本地字线连接。这里，串驱动器包括多个驱动晶体管，驱动晶体管的源端和漏端之一与全局字线相连，对应的，驱动晶体管的漏端和源端的另一端与本地字线相连。

全局字线通过串驱动器将不同的电压分别施加给选定本地字线和未选定本地字线。需要说明的是，选定本地字线为选定存储块对应的字线，未选定本地字线为未选定存储块对应的字线。

在一些实施例中，选定存储块对应的驱动晶体管的栅极与控制信号相连，未选定存储块对应的驱动晶体管的栅极接地。在一具体示例中，所述控制信号的输出电压约6V。

在进行擦除操作的过程中，第一电源的第一输出电压与选定电压相等，示例性的，第一输出电压和选定电压可以同为0V-2.0V之间的一个电压值，由此驱动晶体管的源极和漏极的电压相当，不会出现由于驱动晶体管两端的电压差值过大导致产生漏电流的现象，从而保证了擦除操作的正常进行。

在一些实施例中，全局字线配置为在擦除充电阶段，通过串驱动器将选定电压输出至选定存储块对应的本地字线。

全局字线的一端与第一电源连接，另一端与串驱动器的驱动晶体管的源极和漏极之一相连，串驱动器的驱动晶体管的源极和漏极的另一端连接至选定存储块对应的本地字线。

在一些实施例中，全局字线配置为在擦除放电阶段，通过串驱动器将未选定电压输出至未选定存储块对应的本地字线。

在擦除放电阶段，通过电源切换模块将全局字线从第一电源切换为第二电源，由此，第二电源的第二输出电压与未选定电压相等，示例性的，第二输出电压和未选定电压对应的电压值约为2.5V，驱动能力更强，由此使得驱动晶体管两侧的电压相等，栅极闭合，避免了漏电流的生成。

在另一些实施例中，全局字线配置为在擦除充电阶段，通过串驱动器将未选定电压输出至选定存储块对应的本地字线。

在另一些实施例中，全局字线配置为在擦除放电阶段，通过串驱动器将选定电压输出至未选定存储块对应的本地字线。

在本实施例中，全局字线中的部分字线的一端与第二电源连接，另一端与串驱动器的驱动晶体管的源极和漏极之一相连，串驱动器的驱动晶体管的源极和漏极的另一端连接至未选定存储块对应的本地字线，由于第二电源的第二输出电压与未选定电压相等，因此在擦除放电过程中，驱动晶体管的源极和漏极的电压相当，避免出现由于驱动晶体管栅极导通而产生漏电流的现象。

在一个示例中，以一个擦除操作的充放电周期为例进行说明，请参阅图5，图5为本申请实施例提供的一种存储装置执行擦除操作时的电压示意图二。擦除操作包括三个阶段，分别为充电阶段t1，工作阶段t2和放电阶段t3，510为存储阵列单元阱主体(如PWell阱区)上的擦除电压随时间的变化，520为选定存储块的本地字线上施加的选定电压随时间的变化，530为未选定存储块的本地字线上施加的未选定电压随时间的变化。当处于放电阶段t3时，全局字线从第一电源切换为第二电源，由于第二电源的第二输出电压与未选定电压相等，因此与全局字线相连的未选定存储块的本地字线的漏电情况得以减轻或消除。

本申请通过在存储装置擦除放电过程中，改变全局字线的接入电压，使得全局字线接入的第二输出电压与未选定存储块对应的本地字线上的未选定电压相当，提高了电源的驱动能力，从而避免了由于驱动晶体管的栅极导通而产生漏电流的问题，由此，进一步解决了第一次读出问题，即减少了第一次读取操作中出现的暂态读取错误。

本申请实施例第二方面提供一种存储装置的控制方法，应用于上述的存储装置，请参阅图6，所述方法包括：

S601，在擦除充电阶段，基于第一电源的第一输出电压，对存储阵列中的选定存储块执行擦除操作；

S602，在擦除放电阶段，将全局字线从第一电源切换为第二电源；

其中，第一电源的第一输出电压小于第二电源的第二输出电压。

擦除阶段，在电源切换模块的调节下，全局字线的一端与第一电源连接，另一端通过串驱动器与存储块的本地字线相连接，既包括与选定存储块的选定本地字线连接，也包括与未选定存储块的未选定本地字线连接。这里，串驱动器包括多个驱动晶体管，驱动晶体管的源端和漏端之一与全局字线相连，对应的，驱动晶体管的漏端和源端的另一端与本地字线相连。全局字线通过串驱动器将不同的电压分别施加给选定本地字线和未选定本地字线。需要说明的是，选定本地字线为选定存储块对应的字线，未选定本地字线为未选定存储块对应的字线。另外，选定存储块对应的驱动晶体管的栅极与控制信号相连，未选定存储块对应的驱动晶体管的栅极接地。在一具体示例中，控制信号的输出电压约6V。

在擦除放电阶段，通过电源切换模块将全局字线从第一电源切换为第二电源，第二电源的第二输出电压与未选定电压相等，示例性的，第二输出电压和未选定电压对应的电压值约为2.5V，由于第二电源的第二输出电压与未选定电压相等，因此驱动晶体管的源极和漏极的电压相当，驱动晶体管的栅极闭合，避免出现由于驱动晶体管的栅极导通而产生漏电流的现象。

在一些实施例中，在擦除充电阶段，全局字线通过串驱动器将选定电压输出至选定存储块对应的本地字线。

这里，在擦除充电阶段，全局字线的一端与第一电源连接，另一端与串驱动器的驱动晶体管的源极和漏极之一相连，串驱动器的驱动晶体管的源极和漏极的另一端连接至选定存储块对应的本地字线。

在一些实施例中，在擦除放电阶段，全局字线通过串驱动器将未选定电压输出至未选定存储块对应的本地字线。

这里，在擦除放电阶段，全局字线中的一端与第二电源连接，另一端与串驱动器的驱动晶体管的源极和漏极之一相连，串驱动器的驱动晶体管的源极和漏极的另一端连接至未选定存储块对应的本地字线。

在另一些实施例中，全局字线配置为在擦除充电阶段，通过串驱动器将未选定电压输出至选定存储块对应的本地字线。

在另一些实施例中，全局字线配置为在擦除放电阶段，通过串驱动器将选定电压输出至未选定存储块对应的本地字线。

具体示例如上述方法示例所述，在此不再一一赘述。

本申请通过在存储装置擦除放电过程中，改变全局字线的接入电压，提高了接入的电压的驱动能力，使得全局字线接入的第二输出电压与未选定存储块对应的本地字线上的未选定电压相当，从而避免了由于驱动晶体管的栅极导通而产生漏电流的问题。

在一些实施例中，如图7所示，图7为本申请实施例提供的一种电子设备的结构示意图。该电子设备可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR)设备、增强现实(AR)设备或者其中具有储存器的任何其他合适的电子设备。主机701可以是可以是电子设备的处理器(例如，中央处理单元(CPU))或者片上系统(SoC)(例如，应用处理器(AP))。设备702可以是电子设备的存储系统，具有存储器控制器704和一个或多个存储器器件703。

在一些实施例中，存储器控制器704耦合到存储器器件703和主机701，并且被配置为控制存储器器件703。存储器器件703(例如，NAND闪存存储器器件)可以将多于单个位的信息存储到多电平(又被称为状态)中的每个存储器单元中，以便增加存储容量并且降低每位成本。存储器控制器704可以管理存储在存储器器件703中的数据，并且与主机701通信。在一些实施方式中，存储器控制器704被设计为用于在低占空比环境中操作，如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器704被设计为用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器704可以被配置为控制存储器器件703的操作(例如，读取、擦除和编程操作)。存储器控制器704还可以被配置为管理关于存储在或要存储在存储器器件703中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器704还被配置为处理关于从存储器器件703读取的或者被写入到存储器器件703的数据的纠错码(ECC)。存储器控制器704还可以执行任何其他合适的功能，例如，格式化存储器器件703。存储器控制器704可以根据特定通信协议与外部设备(例如，主机701)通信。例如，存储器控制器704可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、多媒体卡(MMC)协议、外围部件互连(PCI)协议、PCI高速(PCI-E)协议、高级技术附件(ATA)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI)协议、增强型小型磁盘接口(ESDI)协议、集成驱动电子设备(IDE)协议、Firewire协议等。

本申请实施例还提供一种存储系统，包括存储器控制器和存储器器件；存储器控制器耦合至存储器器件，且用于控制存储器器件。

存储器控制器和一个或多个存储器器件可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS)封装或eMMC封装)中。也就是说，存储器系统可以实施并且封装到不同类型的终端电子产品中。

在一个示例中，如图8A所示，存储器控制器704和单个存储器器件703可以集成到存储器卡800a中。存储器卡800a可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、mini SD、microSD、SDHC)、UFS等。

在另一个示例中，如图8B所示，存储器控制器704和多个存储器器件703可以集成到SSD800b中。在一些实施方式中，SSD800b的存储容量和/或操作速度大于存储器卡800a的存储容量和/或操作速度。

当然，在另一些示例中，存储系统还可以包括多个存储器器件，以及对应的多个存储器控制器，对此不作枚举。

在一些实施方式中，存储系统可被实施为诸如通用闪存存储(UFS)装置，固态硬盘(SSD)、MMC、eMMC、RS-MMC和微型MMC形式的多媒体卡，SD、迷你SD和微型SD形式的安全数字卡，个人计算机存储卡国际协会(PCMCIA)卡类型的存储装置，外围组件互连(PCI)类型的存储装置，高速PCI(PCI-E)类型的存储装置，紧凑型闪存(CF)卡，智能媒体卡或者记忆棒等。本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。

本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。

本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。

在本申请所提供的几个实施例中，应该理解到，所揭露的方法和装置，可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，所述模块的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，如：多个模块或组件可以结合，或可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的各组成部分相互之间的耦合、或直接耦合、或通信连接可以是通过一些接口，装置或模块的间接耦合或通信连接，可以是电性的、机械的或其它形式的。

上述作为分离部件说明的模块可以是、或也可以不是物理上分开的，作为模块显示的部件可以是、或也可以不是物理单元，即可以位于一个地方，也可以分布到多个网络模块上；可以根据实际的需要选择其中的部分或全部模块来实现本实施例方案的目的。

另外，在本申请各实施例中的各功能模块可以全部集成在一个处理模块中，也可以是各模块分别单独作为一个模块，也可以两个或两个以上模块集成在一个模块中；上述集成的模块既可以采用硬件的形式实现，也可以采用硬件加软件功能模块的形式实现。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (13)

1.一种存储装置，其特征在于，包括：

存储阵列，所述存储阵列包括多个存储块；

全局字线，耦合至所述存储阵列中的多个存储块；

所述全局字线通过串驱动器与所述存储块的本地字线相连接；

与所述全局字线连接的电源切换模块，配置为在擦除放电阶段，将所述全局字线从第一电源切换为第二电源；

其中，所述第一电源的第一输出电压小于所述第二电源的第二输出电压。

2.根据权利要求1所述的存储装置，其特征在于，所述串驱动器包括多个驱动晶体管，所述驱动晶体管的源端/漏端与所述全局字线相连，对应的，所述驱动晶体管的漏端/源端与所述本地字线相连。

3.根据权利要求2所述的存储装置，其特征在于，所述存储块包括选定存储块和未选定存储块；所述选定存储块对应的所述驱动晶体管的栅极与控制信号相连，所述未选定存储块对应的所述驱动晶体管的栅极接地。

4.根据权利要求1所述的存储装置，其特征在于，所述存储块包括选定存储块和未选定存储块；所述全局字线配置为在擦除充电阶段，通过串驱动器将选定电压输出至选定存储块对应的本地字线。

5.根据权利要求4所述的存储装置，其特征在于，所述第一输出电压与所述选定电压相等。

6.根据权利要求1所述的存储装置，其特征在于，所述存储块包括选定存储块和未选定存储块；所述全局字线配置为在擦除放电阶段，通过串驱动器将未选定电压输出至未选定存储块对应的本地字线。

7.根据权利要求6所述的存储装置，其特征在于，所述第二输出电压与所述未选定电压相等。

8.一种存储装置的控制方法，其特征在于，应用于如权利要求1-7任一项所述的存储装置，所述方法包括：

在擦除充电阶段，基于第一电源的第一输出电压，对存储阵列中的选定存储块执行擦除操作；

在擦除放电阶段，将全局字线从所述第一电源切换为第二电源；

其中，所述第一电源的第一输出电压小于所述第二电源的第二输出电压。

9.根据权利要求8所述的存储装置的控制方法，其特征在于，所述方法还包括：

在擦除充电阶段，所述全局字线通过串驱动器将选定电压输出至所述选定存储块对应的本地字线。

10.根据权利要求9所述的存储装置的控制方法，其特征在于，所述第一输出电压与所述选定电压相等。

11.根据权利要求8所述的存储装置的控制方法，其特征在于，所述方法还包括：

在擦除放电阶段，所述全局字线通过串驱动器将未选定电压输出至未选定存储块对应的本地字线。

12.根据权利要求11所述的存储装置的控制方法，其特征在于，所述第二输出电压与所述未选定电压相等。

13.一种存储系统，其特征在于，包括：

一个或多个存储器器件；以及

耦合到所述存储器器件并且被配置为控制所述存储器器件的存储器控制器，所述存储器控制器被配置为执行权利要求8至12任一项所述的控制方法。

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