CN115620790A - 存储器及其操作方法、存储器系统 - Google Patents

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CN115620790A CN202211204616.1A CN202211204616A CN115620790A CN 115620790 A CN115620790 A CN 115620790A CN 202211204616 A CN202211204616 A CN 202211204616A CN 115620790 A CN115620790 A CN 115620790A
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Abstract

本公开实施例提供了一种存储器及其操作方法、存储器系统。其中，存储器包括：至少一个存储单元阵列块及控制逻辑；存储单元阵列块包括多层存储单元以及对应每层存储单元设置的字线层；所述存储单元阵列块被划分为至少两个存储单元阵列子块，每个存储单元阵列子块包括若干层存储单元以及对应每层存储单元设置的字线层；所述控制逻辑与所述存储单元阵列块耦接，所述控制逻辑被配置为：采用块模式或者子块模式对所述存储单元阵列块进行擦除、读取或者编程操作；其中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略。

Description

存储器及其操作方法、存储器系统
技术领域
本公开涉及半导体技术领域，尤其涉及一种存储器及其操作方法、存储器系统。
背景技术
随着三维NAND型存储器技术的不断发展，三维NAND型存储器中堆叠结构的层数越来越高，从24层增长到48，96，128，176，甚至更高层数，从而存储器中单个存储阵列块的容量不断增加。然而，在当前主流为高层数的背景下，小容量的存储单元阵列块仍然存在需求。因此，亟待提供一种存储器及其操作方法，在尽量少更新固件的前提下，能够适应小容量的存储单元阵列块的需求。
发明内容
为解决现有存在的技术问题的一个或多个，本公开实施例提出一种存储器及其操作方法、存储器系统。
本公开实施例提供了一种存储器，包括：
至少一个存储单元阵列块及控制逻辑；其中，
存储单元阵列块包括多层存储单元以及对应每层存储单元设置的字线层；所述存储单元阵列块被划分为至少两个存储单元阵列子块，每个存储单元阵列子块包括若干层存储单元以及对应每层存储单元设置的字线层；
所述控制逻辑与所述存储单元阵列块耦接，所述控制逻辑被配置为：采用块模式或者子块模式对所述存储单元阵列块进行擦除、读取或者编程操作；其中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略。
上述方案中，所述存储单元阵列块至少包括：靠近半导体层设置的第一存储单元阵列子块及位于第一存储单元阵列子块上的第二存储单元阵列子块。
上述方案中，所述第一存储单元阵列子块包含第一数目的字线层，所述第二存储单元阵列子块包含第二数目的字线层，其中，所述第一数目与所述第二数目相同或者不同。
上述方案中，所述存储单元阵列块还包括，设置在所述第一存储单元阵列子块和所述第二存储单元阵列子块之间的虚设存储单元层和相应的虚设字线层。
上述方案中，所述控制逻辑被配置为：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序。
上述方案中，所述控制逻辑被配置为：针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用逆向编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近底部选择栅的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近顶部选择栅的存储单元层向最靠近所述虚设存储单元层的存储单元层依次进行编程。
上述方案中，所述控制逻辑被配置为：根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略。
上述方案中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于擦除状态时，确定所述第二存储单元阵列子块能够用于执行编程操作和擦除操作。
上述方案中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态时，确定所述第二存储单元阵列子块部能够用于执行擦除操作且不能够用于执行编程操作。
上述方案中，所述控制逻辑被配置为：当所述第二存储单元阵列子块处于擦除状态或者编程状态时，确定所述第一存储单元阵列子块能够用于执行编程操作和擦除操作。
上述方案中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块处于编程状态时，将所述第一存储单元阵列子块执行擦除操作。
上述方案中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块存储的数据无效时，将所述第一存储单元阵列子块和第二存储单元阵列子块一起执行擦除操作。
上述方案中，所述控制逻辑被配置为：当所述第二存储单元阵列子块处于编程状态时，所述第一存储单元阵列子块的编程/擦除循环次数小于或等于第一预设值。
上述方案中，所述控制逻辑被配置为：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，禁止对所述第一存储单元阵列子块执行编程/擦除操作，直到所述第二存储单元阵列子块中存储的数据被擦除。
上述方案中，所述控制逻辑被配置为：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，对所述第二存储单元阵列子块中存储的数据进行擦除操作和编程操作，随后所述第一存储单元阵列子块仍能够用于执行编程操作和擦除操作。
上述方案中，所述第一预设值的范围为：10-100。
上述方案中，所述控制逻辑被配置为：采用磨损均衡算法对所述第一存储单元阵列子块和所述第二存储单元阵列子块进行处理，以使所述第一存储单元阵列子块的编程/擦除循环次数和所述第二存储单元阵列子块的编程/擦除循环次数的差值小于第二预设值。
上述方案中，所述控制逻辑被配置为：在采用子块模式对所述存储单元阵列块进行读取操作时，根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略。
上述方案中，所述控制逻辑被配置为：在采用子块模式对所述存储单元阵列块进行读取操作时，待执行读取操作的所述存储单元阵列子块处于编程状态，当另一存储单元阵列子块处于擦除状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第一读取电压，当另一存储单元阵列子块处于编程状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第二读取电压，所述第一读取电压小于所述第二读取电压。
上述方案中，所述第一读取电压和所述第二读取电压是通过基准读取电压与补偿电压的叠加获得的。
上述方案中，所述控制逻辑被配置为：
当另一存储单元阵列子块处于擦除状态，则将所述存储单元阵列块的读取电压偏移标记存储为第一状态；所述第一状态表征所述补偿电压小于零；
当另一存储单元阵列子块处于编程状态，则将所述存储单元阵列块的读取电压偏移标记存储为第二状态；所述第二状态表征所述补偿电压为零。
上述方案中，所述存储器还包括对应所述存储单元阵列块设置的寄存器；所述寄存储器被配置为存储所述存储单元阵列块对应的读取电压偏移标记；
所述控制逻辑被配置为：当所述存储单元阵列块中任一存储单元阵列子块的编程状态发生改变，更新所述寄存器的状态。
本公开实施例还提供了一种存储器系统，包括：
一个或多个如前述实施例所述的存储器；以及
存储控制器，其与所述存储器的耦接并控制所述存储器。
上述方案中，针对每个存储器，每个存储器中相应控制逻辑被配置为：当对应存储器中任一存储单元阵列子块执行相应的操作后，将所述存储单元阵列子块的状态发送给所述存储控制器；
所述存储控制器被配置为：存储各存储器中任一存储单元阵列子块的状态，并在相应控制逻辑采用子块模式对所述存储器的存储单元阵列块进行读取操作之前，将所述存储单元阵列块中包含的所有子块的状态发送给相应控制逻辑。
本公开实施例又提供了一种存储器的操作方法，所述存储器包括至少一个存储单元阵列块及控制逻辑；其中，
存储单元阵列块包括多层存储单元以及对应每层存储单元设置的字线层；所述存储单元阵列块被划分为至少两个存储单元阵列子块，每个存储单元阵列子块包括若干层存储单元以及对应每层存储单元设置的字线层；
所述方法包括：
采用块模式或者子块模式对所述存储单元阵列块进行擦除、读取或者编程操作；其中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略。
上述方案中，所述存储单元阵列块至少包括：靠近半导体层设置的第一存储单元阵列子块及位于第一存储单元阵列子块上的第二存储单元阵列子块。
上述方案中，所述存储单元阵列块还包括，设置在所述第一存储单元阵列子块和所述第二存储单元阵列子块之间的虚设存储单元层和相应的虚设字线层。
上述方案中，所述方法还包括：针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序。
上述方案中，所述针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序，包括：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用逆向编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近底部选择栅的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近顶部选择栅的存储单元层向最靠近所述虚设存储单元层的存储单元层依次进行编程。
上述方案中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略，包括：
根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略。
上述方案中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于擦除状态时，确定所述第二存储单元阵列子块能够用于执行编程操作和擦除操作。
上述方案中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于编程状态时，确定所述第二存储单元阵列子块部能够用于执行擦除操作且不能够用于执行编程操作。
上述方案中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第二存储单元阵列子块处于擦除状态或者编程状态时，确定所述第一存储单元阵列子块均能够用于执行编程操作和擦除操作。
上述方案中，所述方法还包括：
当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块处于编程状态时，将所述第一存储单元阵列子块执行擦除操作。
上述方案中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块存储的数据无效时，将所述第一存储单元阵列子块和第二存储单元阵列子块一起执行擦除操作。
上述方案中，所述方法还包括：
当所述第二存储单元阵列子块处于编程状态时，所述第一存储单元阵列子块的编程/擦除循环次数小于或等于第一预设值。
上述方案中，所述方法还包括：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，禁止对所述第一存储单元阵列子块执行编程/擦除操作，直到所述第二存储单元阵列子块中存储的数据被擦除。
上述方案中，所述方法还包括：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，对所述第二存储单元阵列子块中存储的数据进行擦除操作和编程操作，随后所述第一存储单元阵列子块仍能够用于执行编程操作和擦除操作。
上述方案中，所述方法还包括：
采用磨损均衡算法对所述第一存储单元阵列子块和所述第二存储单元阵列子块进行处理，以使所述第一存储单元阵列子块的编程/擦除循环次数和所述第二存储单元阵列子块的编程/擦除循环次数的差值小于第二预设值。
上述方案中，所述在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略，包括：
在采用子块模式对所述存储单元阵列块进行读取操作时，根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略。
上述方案中，所述根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略，包括：
在采用子块模式对所述存储单元阵列块进行读取操作时，待执行读取操作的所述存储单元阵列子块处于编程状态，当另一存储单元阵列子块处于擦除状态，对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第一读取电压，当另一存储单元阵列子块处于编程状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第二读取电压，所述第一读取电压小于所述第二读取电压。
上述方案中，所述第一读取电压和所述第二读取电压是通过基准读取电压与补偿电压的叠加获得的。
上述方案中，所述方法还包括：当另一存储单元阵列子块处于擦除状态，则将所述存储单元阵列块的读取电压偏移标记存储为第一状态；所述第一状态表征所述补偿电压小于零；
当另一存储单元阵列子块处于编程状态，则将所述存储单元阵列块的读取电压偏移标记存储为第二状态；所述第二状态表征所述补偿电压为零。
上述方案中，所述方法还包括：
当所述存储单元阵列块中任一存储单元阵列子块的编程状态发生改变，更新所述存储单元阵列块对应的读取电压偏移标记。
附图说明
图1示出了根据本公开的一些方面的具有存储器的示例性系统的块图。
图2A示出了根据本公开的一些方面的具有存储器的示例性存储器卡的示图。
图2B示出了根据本公开的一些方面的具有存储器的示例性固态驱动器(SSD)的示图。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器的示意图。
图4示出了根据本公开的一些方面的包括NAND存储器串的示例性存储器单元阵列的截面的侧视图。
图5示出了根据本公开的一些方面的包括存储器单元阵列和外围电路的示例性存储器的框图。
图6示出了本公开实施例提供的一种存储器的示例性存储单元阵列块的示意图。
具体实施方式
下面将参照附图更详细地描述本公开公开的示例性实施方式。虽然附图中显示了本公开的示例性实施方式，然而应当理解，可以以各种形式实现本公开，而不应被这里阐述的具体实施方式所限制。相反，提供这些实施方式是为了能够更透彻地理解本公开，并且能够将本公开公开的范围完整的传达给本领域的技术人员。
在下文的描述中，给出了大量具体的细节以便提供对本公开更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本公开可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本公开发生混淆，对于本领域公知的一些技术特征未进行描述；即，这里不描述实际实施例的全部特征，不详细描述公知的功能和结构。
在附图中，为了清楚，层、区、元件的尺寸以及其相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在……上”、“与……相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在……上”、“与……直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本公开教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。而当讨论的第二元件、部件、区、层或部分时，并不表明本公开必然存在第一元件、部件、区、层或部分。
空间关系术语例如“在……下”、“在……下面”、“下面的”、“在……之下”、“在……之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在……下面”和“在……下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本公开的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。
图1示出了根据本公开的一些方面的具有存储器的示例性系统100的块图。系统100可以是移动电话、台式计算机、膝上型计算机、平板计算机、车辆计算机、游戏控制台、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(VR，Virtual Reality)设备、增强现实(AR，Augmented Reality)设备或者其中具有储存器的任何其他合适的电子设备。如图1中所示，系统100可以包括主机108和存储器系统102，存储器系统102具有一个或多个存储器104和存储器控制器106。主机108可以是电子设备的处理器(例如，中央处理单元(CPU，Central Processing Unit))或者片上系统(SoC，System on Chip)(例如，应用处理器(AP，Access Point))。主机108可以被配置为将数据发送到存储器104或从存储器104接收数据。
存储器104可以是本公开中公开的任何存储器。如下文详细公开的，存储器104(例如，NAND闪存存储器(例如，三维(3D)NAND闪存存储器))可以在擦除操作期间具有来自耦合到未选定字线的驱动晶体管(例如，串驱动器)的减小的漏电流，这允许驱动晶体管的进一步尺寸缩小。
根据一些实施方式，存储器控制器106耦合到存储器104和主机108，并且被配置为控制存储器104。存储器控制器106可以管理存储在存储器104中的数据，并且与主机108通信。在一些实施方式中，存储器控制器106被设计为用于在低占空比环境中操作，如安全数字(SD，Secure Digital)卡、紧凑型闪存(CF，Compact Flash)卡、通用串行总线(USB，Universal Serial Bus)闪存驱动器、或用于在诸如个人计算器、数字相机、移动电话等的电子设备中使用的其他介质。在一些实施方式中，存储器控制器106被设计为用于在高占空比环境中操作，如固态硬盘(SSD，Solid State Disk)或嵌入式多媒体卡(eMMC，embeddedMulti Media Card)中操作，SSD或eMMC用作诸如智能电话、平板计算机、膝上型计算机等的移动设备的数据储存器以及企业存储阵列。存储器控制器106可以被配置为控制存储器104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理关于存储在或要存储在存储器104中的数据的各种功能，包括但不限于坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理关于从存储器104读取的或者被编程入到存储器104的数据的纠错码(ECC，Error Correcting Code)。存储器控制器106还可以执行任何其他合适的功能，例如，格式化存储器104。存储器控制器106可以根据特定通信协议与外部设备(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部设备通信，接口协议例如USB协议、MMC协议、外围部件互连(PCI，Peripheral Component Interconnect)协议、PCI高速(PCI-E，PeripheralComponent Interconnect Express)协议、高级技术附件(ATA，Advanced TechnologyAttachment)协议、串行ATA协议、并行ATA协议、小型计算机小型接口(SCSI，SmallComputer System Interface)协议、增强型小型磁盘接口(ESDI，Enhanced Small DriveInterface)协议、集成驱动电子设备(IDE，Integrated Development Environment)协议、火线(Firewire)协议等。
存储器控制器106和一个或多个存储器104可以集成到各种类型的存储设备中，例如，包括在相同封装(例如，通用闪存存储(UFS，Universal Flash Storage)封装或eMMC封装)中。也就是说，存储器系统102可以实施并且封装到不同类型的终端电子产品中。在如图2A中所示的一个示例中，存储器控制器106和单个存储器104可以集成到存储器卡202中。存储器卡202可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(SM)卡、存储器棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡202还可以包括将存储器卡202与主机(例如，图1中的主机108)耦合的存储器卡连接器204。在如图2B中所示的另一示例中，存储器控制器106和多个存储器104可以集成到SSD206中。SSD206还可以包括将SSD 206与主机(例如，图1中的主机108)耦合的SSD连接器208。在一些实施方式中，SSD 206的存储容量和/或操作速度大于存储器卡202的存储容量和/或操作速度。
图3示出了根据本公开的一些方面的包括外围电路的示例性存储器300的示意电路图。存储器300可以是图1中的存储器104的示例。存储器300可以包括存储器单元阵列器件301和耦合到存储器单元阵列器件301的外围电路302。存储器单元阵列器件301可以是NAND闪存存储器单元阵列，其中，存储器单元306以NAND存储器串308的阵列的形式提供，每个NAND存储器串308在半导体层(未示出)上方垂直地延伸。在一些实施方式中，每个NAND存储器串308包括串联耦合并且垂直地堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如，电压或电荷，其取决于在存储器单元306的区域内捕获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅类型的存储器单元，或者是包括电荷捕获晶体管的电荷捕获类型的存储器单元。
在一些实施方式中，每个存储器单元306是具有两种可能的存储器状态并且因此可以存储一位数据的单级单元(SLC，Single-Level Cell)。例如，第一存储器状态“0”可以对应于第一电压范围，并且第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够在多于四个的存储器状态中存储多于单个位的数据的多级单元(MLC，Multi-Level Cell)。例如，MLC可以每单元存储两位，每单元存储三位(又被称为三级单元(TLC，Trinary-Level Cell))，或者每单元存储四位(又被称为四级单元(QLC，Quad-Level Cell))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则MLC可以被编程为通过将三个可能的标称存储值中的一个编程入到该单元而从擦除状态采取三个可能的编程级中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308可以包括在其源极端处的源极选择栅极(SSG，Souce select gate)310和在其漏极端处的漏极选择栅极(DSG，Drain select gate)312。SSG 310和DSG 312可以被配置为在读取和编程操作期间激活选定的NAND存储器串308(阵列的列)。在一些实施方式中，同一块304中的NAND存储器串308的源极通过同一源极线(SL)314(例如，公共SL)耦合。换句话说，根据一些实施方式，同一块304中的所有NAND存储器串308具有阵列公共源极(ACS，Array Common Source)。根据一些实施方式，每个NAND存储器串308的DSG 312耦合到相应的位线316，可以经由输出总线(未示出)从位线316读取或编程入数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一个或多个DSG线313将选择电压(例如，高于具有DSG 312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的DSG 312和/或通过经由一个或多个SSG线315将选择电压(例如，高于具有SSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应的SSG 310而被选择或被取消选择。
如图3中所示，NAND存储器串308可以被组织为多个块304，多个块304的每一个可以具有公共源极线314(例如，耦合到地)。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同一块304上的所有存储器单元306同时被擦除。为了擦除选定块304a中的存储器单元306，可以用擦除电压(Vers)(例如，高正电压(例如，20V或更高))偏置耦合到选定块304a以及与选定块304a在同一面中的未选定块304b的源极线314。应当理解，在一些示例中，可以在半块级、在四分之一块级或者在具有任何合适数量的块或块的任何合适的分数的级执行擦除操作。相邻NAND存储器串308的存储器单元306可以通过字线318耦合，字线318选择存储器单元306的哪一行受读取和编程操作的影响。在一些实施方式中，每个字线318耦合到存储器单元306的页320，页320是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦合的NAND存储器串308的数量相关。每个字线318可以包括在相应页320中的每个存储器单元306处的多个控制栅极(栅极电极)以及耦合控制栅极的栅极线。
图4示出了根据本公开的一些方面的包括NAND存储器串308的示例性存储器单元阵列301的截面的侧视图。NAND存储器串308可以包括层叠结构410，该层叠结构410包括依次交替层叠设置的多条栅极层411和多个绝缘层412，以及垂直贯穿栅极层411和绝缘层412的存储器串308。栅极层411和绝缘层412可以交替层叠，相邻的两层栅极层411由一层绝缘层412隔开。层叠结构410中栅极层411和绝缘层412的对的数量，可以确定存储器阵列401中包括的存储器单元的数量。
栅极层411的组成材料可以包括导电材料。导电材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、多晶硅、掺杂硅、硅化物或其任何组合。在一些实施方式中，每个栅极层411包括金属层，例如，钨层。在一些实施方式中，每个栅极层411包括掺杂多晶硅层。每个栅极层411可以包括围绕存储单元的控制栅极。在层叠结构410的顶部处的栅极层411，可以横向地延伸作为上选择栅极线，在层叠结构410底部处的栅极层411可以横向地延伸作为下选择栅极线，在上选择栅极线与下选择栅极线之间横向地延伸的栅极层411可以作为字线层。
在一些实施例中，层叠结构410可以设置在半导体层401上。半导体层401可以包括硅(例如，单晶硅)、硅锗(SiGe)、砷化镓(GaAs)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或者任何其他合适的材料。
在一些实施例中，NAND存储器串308包括垂直地延伸穿过层叠结构410的沟道结构。在一些实施方式中，沟道结构包括填充有(一种或多种)半导体材料(例如，作为半导体沟道)和(一种或多种)电介质材料(例如，作为存储器膜)的沟道孔。在一些实施方式中，半导体沟道包括硅，例如，多晶硅。在一些实施方式中，存储器膜是包括隧穿层、存储层(又称为“电荷捕获/存储层”)和阻挡层的复合电介质层。沟道结构可以具有圆柱形状(例如，柱形状)。根据一些实施方式，半导体沟道、隧穿层、存储层和阻挡层以此顺序从柱的中心朝向柱的外表面径向布置。隧穿层可以包括氧化硅、氮氧化硅或其任何组合。存储层可以包括氮化硅、氮氧化硅或其任何组合。阻挡层可以包括氧化硅、氮氧化硅、高介电常数(高k)电介质或其任何组合。在一个示例中，存储器膜可以包括氧化硅/氮氧化硅/氧化硅(ONO)的复合层。
返回参考图3，外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦合到存储器单元阵列301。外围电路302可以包括任何合适的模拟、数字以及混合信号电路，以用于通过经由位线316、字线318、源极线314、SSG线315和DSG线313将电压信号和/或电流信号施加到每个目标存储器单元306以及从每个目标存储器单元306感测电压信号和/或电流信号来促进存储器单元阵列301的操作。外围电路302可以包括使用金属-氧化物-半导体(MOS)技术形成的各种类型的外围电路。例如，图5示出了一些示例性外围电路，外围电路302包括页缓冲器/感测放大器504、列解码器/位线驱动器/列驱动器506、行解码器/字线驱动器/行驱动器508、电压发生器510、控制逻辑512、寄存器514、接口516和数据总线518。应当理解，在一些示例中，还可以包括图5中未示出的附加外围电路。
页缓冲器/感测放大器504可以被配置为根据来自控制逻辑512的控制信号从存储器单元阵列301读取数据以及向存储器单元阵列301编程(写入)数据。在一个示例中，页缓冲器/感测放大器504可以存储要被编程到存储器单元阵列301的一个页320中的一页编程数据(写入数据)。在另一示例中，页缓冲器/感测放大器504可以执行编程验证操作，以确保数据已经被正确地编程到耦合到选定字线318的存储器单元306中。在又一示例中，页缓冲器/感测放大器504还可以感测来自位线316的表示存储在存储器单元306中的数据位的低功率信号，并且在读取操作中将小电压摆幅放大到可识别的逻辑电平。列解码器/位线驱动器/列驱动器506可以被配置为由控制逻辑512控制，并且通过施加从电压发生器510生成的位线电压来选择一个或多个NAND存储器串308。
行解码器/字线驱动器/行驱动器508可以被配置为由控制逻辑512控制，并且选择/取消选择存储器单元阵列301的块304并且选择/取消选择块304的字线318。行解码器/字线驱动器/行驱动器508还可以被配置为使用从电压发生器510生成的字线电压来驱动字线318。在一些实施方式中，行解码器/字线驱动器/行驱动器508还可以选择/取消选择并且驱动SSG线315和DSG线313。如下文详细描述的，行解码器/字线驱动器/行驱动器508被配置为对耦合到(一个或多个)选定字线318的存储器单元306执行擦除操作。电压发生器510可以被配置为由控制逻辑512控制，并且生成要被供应到存储器单元阵列301的字线电压(例如，读取电压、编程电压、通过电压、局部电压、验证电压等)、位线电压和源极线电压。
控制逻辑512可以耦合到上文描述的每个外围电路，并且被配置为控制每个外围电路的操作。寄存器514可以耦合到控制逻辑512，并且包括状态寄存器、命令寄存器和地址寄存器，以用于存储用于控制每个外围电路的操作的状态信息、命令操作码(OP码)和命令地址。接口516可以耦合到控制逻辑512，并且充当控制缓冲器，以缓冲从主机(未示出)接收的控制命令并且并将其中继到控制逻辑512，以及缓冲从控制逻辑512接收的状态信息并且将其中继到主机。接口516还可以经由数据总线518耦合到列解码器/位线驱动器/列驱动器506，并且充当数据I/O接口和数据缓冲器，以缓冲数据并且将其中继到存储器单元阵列301或从存储器单元阵列301中继或缓冲数据。
前已述及，随着存储器技术的不断发展，存储器包括的存储单元层数(英文可以表达为Layer)也随之不断增长，从24层增长到48，96，128，176以及更高的层数的存储单元层。受制程工艺的限制，包含48层存储单元层以上的存储器需要采用多个子堆叠结构(Deck)层叠设置的技术形成，在存储单元阵列块中，各个子堆叠结构对应的沟道孔(CH，ChannelHole)连通并一起形成存储器的CH。
在一些实施例中，存储器的擦除、编程以及读编程操作均可以是以一个存储单元阵列块为基础的。考虑到，对于具有多个子堆叠结构的存储器可以利用虚设字线层作为控制开关将单个存储单元阵列块划分成多个存储单元阵列子块。如果每个子堆叠结构均可以作为不同的存储单元阵列子块(或者称为部分块)单独处理，则存储器在当前的硬件条件下可以同时满足高容量和低容量的需求。当前的存储器固件一般是以一个存储单元阵列块进行单独操作来设计的，如何在尽量少更新固件的前提下，能够同时适应存储单元阵列子块的单独操作很有现实意义。
本公开实施例提供一种存储器的操作方法，所述存储器包括至少一个存储单元阵列块及控制逻辑；其中，存储单元阵列块包括多层存储单元以及对应每层存储单元设置的字线层；所述存储单元阵列块被划分为至少两个的存储单元阵列子块，每个存储单元阵列子块包括若干层存储单元以及对应每层存储单元设置的字线层；所述方法包括：
采用块模式或者子块模式对所述存储单元阵列块进行擦除、读取或者编程操作；其中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略。
这里，所述块模式表征选择存储器的一个存储单元阵列块作为目标块，并对所述目标块执行相应操作；所述子块模式表征选择存储器的一个存储单元阵列子块作为目标块，并对所述目标块执行相应操作。所述操作策略可以包括状态或者执行相应操作时所采用的电压控制策略。所述状态可以是擦除状态状态或者编程状态。
这里，所述一个存储单元阵列块包括至少两个存储单元阵列子块。在一些具体示例中，所述一个存储单元阵列块可以包括两个存储单元阵列子块、三个存储单元阵列子块或四个存储单元阵列子块等。
为了便于理解，以下以一个存储单元阵列块包括两个存储单元阵列子块为例进行说明。
在一些实施例中，所述存储单元阵列块至少包括：靠近半导体层设置的第一存储单元阵列子块及位于第一存储单元阵列子块上的第二存储单元阵列子块。
这里，存储器的一个存储单元阵列块包括两个存储单元阵列子块。存储器包括两个子堆叠结构；其中，两个子堆叠结构中处于更靠近半导体层的底部位置的子堆叠结构为第一存储单元阵列子块，两个子堆叠结构中处于底部位置的子堆叠结构之上的较高位置的子堆叠结构为第二存储单元阵列子块。
在一些实施例中，所述第一存储单元阵列子块包含第一数目的字线层，所述第二存储单元阵列子块包含第二数目的字线层，其中，所述第一数目与所述第二数目可以相同或者不同。
在一些实施例中，考虑到处于底部位置的子堆叠结构比处于较高位置的子堆叠结构上更加稳定，处于底部位置的子堆叠结构中包含的存储单元层的层数多余处于较高位置的子堆叠结构中包含的存储单元层的层数。也就是说，子堆叠结构之间存在不对称结构，子堆叠结构之间包含的字线层数目不同。
在一些实施例中，子堆叠结构之间还可以为对称结构，即处于底部位置的子堆叠结构中包含的存储单元层的层数与处于处于较高位置的子堆叠结构中包含的存储单元层的层数相同。
为了适应制造的需求，在子堆叠结构中除了常规的字线层还会存在虚设字线层。在本申请实施例中，所述虚设字线层可以用于作为实现存储单元阵列子块划分的开关控制。
基于此，在一些实施例中，所述存储单元阵列块还包括，设置在所述第一存储单元阵列子块和所述第二存储单元阵列子块之间的虚设存储单元层和相应的虚设字线层。
这里，与虚设字线层耦合的存储单元层不用来存储数据。
示例性地，以图6所示的单个存储单元阵列块进行说明。在图6中，单个存储单元阵列块包括：1层底部选择晶体管、位于底部选择晶体管上的例如4层底部虚设字线层、位于底部虚设字线层上的例如M层字线层、位于M层字线层的例如4层中部虚设字线层、位于中部虚设字线层上的例如N层字线层、位于N层字线层上的例如3层顶部虚设字线层以及位于顶部虚设字线层上的顶部选择晶体管。
此时，当存储单元阵列块以子块模式进行操作时，位于底部虚设字线层上的M层字线层可以理解为第一存储单元阵列子块，位于中部虚设字线层上的N层字线层可以理解为第二存储单元阵列子块。示例性的，M＝N＝88。并且，中部虚设字线层则可以用于作为第一存储单元阵列子块和第二存储单元阵列子块之间的开关控制。示例性地，4层中部虚设字线层中靠近M层字线层(第一存储单元阵列子块)的2层中部虚设字线层可以作为第一存储单元阵列子块的顶部选择晶体管；4层中部虚设字线层中靠近N层字线层(第二存储单元阵列子块)的2层中部虚设字线层可以作为第二存储单元阵列子块的底部选择晶体管。此时，当存储单元阵列块以块模式进行操作时，中部虚设字线层则与M层字线层和N层字线层的功能基本等同，但与虚设字线层耦合的存储单元层不用来存储数据。
需要说明的是，这里以及下，关于存储单元阵列块中各层的层数的举例仅用于作为示例，不用于限制本申请实施例中存储单元阵列块中各层的层数。
在一些实施例中，所述方法还包括：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行编程操作时的编程顺序相同的编程顺序。
在一些具体示例中，存储器在采用所述块模式执行相应操作时，采用逆向编程顺序进行编程，仍以图6为例，即单个存储单元阵列块的编程顺序为从第0层字线层对应的存储单元层依次向下，直到第175层字线层对应的存储单元层。
在一些实施例中，所述方法还包括：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用逆向编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近底部选择栅的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近顶部选择栅的存储单元层向最靠近所述虚设存储单元层的存储单元层依次进行编程。
示例性地，仍以图6为例进行说明。在图6中，位于底部虚设字线层上的88层字线层(第一存储单元阵列子块)的编程顺序为从第88层字线层对应的存储单元层依次向下，直到第175层字线层对应的存储单元层。位于中部虚设字线层上的88层字线层(第二存储单元阵列子块)的编程顺序为从第0层字线层对应的存储单元层依次向下，直到第87层字线层对应的存储单元层。第一存储单元阵列子块和第二存储单元阵列子块的编程顺序可以参考图6中箭头示出的方向。
在一些实施例中，所述方法还包括：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用正向编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近底部选择栅的存储单元层向最靠近所述虚设存储单元层的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近顶部选择栅的存储单元层依次进行编程。可以理解的是，此时没采用块模式对所述存储单元阵列块进行编程操作时的编程顺序是从最靠近底部选择栅的存储单元层向最靠近顶部选择栅的存储单元层依次进行编程。
在另一些实施例中，所述方法还包括：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，采用不同的编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近底部选择栅的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近顶部选择栅的存储单元层依次进行编程。
示例性地，仍以图6所示的单个存储单元阵列块进行说明。在图6中，位于底部虚设字线层上的88层字线层(第一存储单元阵列子块)的编程顺序为从第88层字线层对应的存储单元层依次向下，直到第176层字线层对应的存储单元层。位于中部虚设字线层上的88层字线层(第二存储单元阵列子块)的编程顺序为从第87层字线层对应的存储单元层依次向下，直到第0层字线层对应的存储单元层。
可以理解的是，当所述第一存储单元阵列子块和第二存储单元阵列子块均采用与采用块模式对所述存储单元阵列块进行编程操作时的编程顺序相同的编程顺序时，可以同时支持所述块模式和所述子块模式，因为这两个模式的编程顺序相同，还可以使用相同的页映射(page maps)表，如此，可以节省二者相异带来的设计成本。
在一些实施例中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略，包括：
根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略。
这里，在确定两个存储单元阵列子块中某一个存储单元阵列子块(待确定存储单元阵列子块)的操作策略时，需要综合两个存储单元阵列子块中另一个存储单元阵列子块(非待确定存储单元阵列子块)的状态及二者的相对位置关系。
这里，所述需要考虑两个存储单元阵列子块之间的相对位置关系可以理解为，在这里及以下的描述中，第一存储单元阵列子块为靠近半导体层设置的存储单元阵列子块，第二存储单元阵列子块为位于第一存储单元阵列子块上的存储单元阵列子块，以下在提及第一存储单元阵列子块和第二存储单元阵列子块时，二者的位置关系均为第一存储单元阵列子块更靠近半导体层，第二存储单元阵列子块更远离半导体层，二者的位置关系不能置换。在一些具体示例中，存储器可以接收存储器系统或主机提供的非待确定存储单元阵列子块的状态以及待确定存储单元阵列子块和非待确定存储单元阵列子块的相对位置关系，从而判断待确定存储单元阵列子块可以执行的操作。在一些实施例中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于擦除状态时，确定所述第二存储单元阵列子块能够用于执行编程操作和擦除操作。
这里，如果第一存储单元阵列子块处于擦除状态，可以自由使用第二存储单元阵列子块。在一些具体示例中，当存储器从存储器系统或存储器的寄存器中获取到第一存储单元阵列子块处于擦除状态时，如果再接收到需要对第二存储单元阵列子块执行编程操作或擦除操作的指令时，存储器响应该编程操作及擦除操作的指令，对第二存储单元阵列子块执行编程操作或擦除操作的指令。
可以理解的是，当采用块模式或子块模式对所述存储单元阵列块进行编程操作时，各子块以及块均采用逆序顺序进行编程时，若靠近半导体层设置的第一存储单元阵列子块处于擦除状态且对处于第一存储单元阵列子块上的第二存储单元阵列子块进行编程操作，与采用块模式对所述存储单元阵列块进行编程操作所处的编程条件是相同的，此时块模式和子块模式可以兼容。若第一存储单元阵列子块处于擦除状态且对第二存储单元阵列子块进行擦除操作时，第一存储单元阵列子块中的字线层需要施加要更高的保持和释放电压，才能保证不会随第二存储单元阵列子块一起被擦除。然而由于因为第一存储单元阵列子块本身就处于擦除状态，因此，不存在擦除干扰的问题。
在一些实施例中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于编程状态时，确定所述第二存储单元阵列子块部能够用于执行擦除操作且不能够用于执行编程操作。
这里，如果第一存储单元阵列子块处于编程状态，则不能对第二存储单元阵列子块进行编程操作。在一些具体示例中，当存储器从存储器系统或存储器的寄存器中获取到第一存储单元阵列子块处于编程状态时，如果再接收到需要对第二存储单元阵列子块执行编程操作或擦除操作的指令时，存储器响应擦除操作的指令但不响应编程操作的指令。
可以理解的是，当采用块模式或子块模式对所述存储单元阵列块进行编程操作时，各子块以及块均采用逆序顺序进行编程时，若靠近半导体层设置的第一存储单元阵列子块处于编程状态且对处于第一存储单元阵列子块上的第二存储单元阵列子块进行编程操作，与采用块模式对所述存储单元阵列块进行编程操作所处的编程条件是不能兼容的。但是，若第一存储单元阵列子块处于编程状态且对第二存储单元阵列子块进行擦除操作，并不会与采用块模式对所述存储单元阵列块进行部分擦除操作产生不兼容，因此此时对第二存储单元阵列子块进行擦除操作是被允许的。
在一些实施例中，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第二存储单元阵列子块处于擦除状态或者编程状态时，确定所述第一存储单元阵列子块均能够用于执行编程操作和擦除操作。
这里，如果第二存储单元阵列子块处于编程状态，则允许对第一存储单元阵列子块进行编程操作和擦除操作。在一些具体示例中，当存储器从存储器系统或存储器的寄存器中获取到第二存储单元阵列子块处于编程状态时，如果再接收到需要对第一存储单元阵列子块执行编程操作或擦除操作的指令时，存储器响应擦除的指令及编程操作的指令。
可以理解的是，当采用块模式或子块模式对所述存储单元阵列块进行编程操作时，各子块以及块均采用逆序顺序进行编程时，若第二存储单元阵列子块处于编程状态且对第一存储单元阵列子块进行编程操作，与采用块模式对所述存储单元阵列块中处于底部位置的子堆叠结构进行编程操作所处的编程条件是兼容的。若第二存储单元阵列子块处于编程状态且对第一存储单元阵列子块进行擦除操作，并不会与采用块模式对所述存储单元阵列块进行部分擦除操作产生不兼容，因此此时对第一存储单元阵列子块进行擦除操作也是被允许的。
这里，如果第二存储单元阵列子块处于擦除状态，则允许对第一存储单元阵列子块进行编程操作和擦除操作。在一些具体示例中，当存储器从存储器系统或存储器的寄存器中获取到第二存储单元阵列子块处于编程状态时，如果再接收到需要对第一存储单元阵列子块执行编程操作或擦除操作的指令时，存储器响应擦除的指令及编程操作的指令。
可以理解的是，当采用块模式或子块模式对所述存储单元阵列块进行编程操作时，各子块以及块均采用逆序顺序进行编程时，若第二存储单元阵列子块处于擦除状态且对第一存储单元阵列子块进行编程操作，与采用块模式对所述存储单元阵列块中处于底部位置的子堆叠结构进行编程操作所处的编程条件是兼容的。若第二存储单元阵列子块处于擦除状态且对第一存储单元阵列子块进行擦除操作，并不会与采用块模式对所述存储单元阵列块进行部分擦除操作产生不兼容，因此此时对第一存储单元阵列子块进行擦除操作也是被允许的。
在一些实施例中，所述方法还包括：
当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块处于编程状态时，将所述第一存储单元阵列子块执行擦除操作。
这里，如果第一存储单元阵列子块和第二存储单元阵列子块均已存储数据，当仅需要对第一存储单元阵列子块进行擦除操作时，则允许对第一存储单元阵列子块进行擦除操作。
可以理解的是，当采用块模式或子块模式对所述存储单元阵列块进行编程操作时，各子块以及块均采用逆序顺序进行编程时，若第一存储单元阵列子块和第二存储单元阵列子块均已存储数据，当仅需要对第一存储单元阵列子块进行擦除操作时，与采用块模式对所述存储单元阵列块中处于底部位置的子堆叠结构(第一存储单元阵列子块)进行擦除操作是兼容的。因此此时对第一存储单元阵列子块进行擦除操作也是被允许的。
在一些实施例中，所述方法还包括：
当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块存储的数据无效时，将所述第一存储单元阵列子块和第二存储单元阵列子块一起执行擦除操作。
这里，如果第一存储单元阵列子块已经进行了编程操作即已存储数据，系统不可以对第二存储单元阵列子块执行编程操作。因此，系统没必要在这种状态下单独对第二存储单元阵列子块执行擦除操作。更好的方法是将第二存储单元阵列子块标记为失效，等需要对相应的第一存储单元阵列子块执行擦除操作的时候，对第一存储单元阵列子块和第二存储单元阵列子块一起执行擦除操作。这里，当存储在第二存储单元阵列子块中的数据无需再被读取使用时，可以判定第二存储单元阵列子块存储的数据无效。在一些具体实施例中，当存储在第二存储单元阵列子块中的数据即将被其它更新的数据替代时，存储器可以根据存储器系统或主机的发送的指令确定第二存储单元阵列子块中当前的数据无效。
在一些实施例中，所述方法还包括：所述方法还包括：
当所述第二存储单元阵列子块处于编程状态时，所述第一存储单元阵列子块的编程/擦除循环次数小于或等于第一预设值。这里，当所述第二存储单元阵列子块处于编程状态时，需要对第一存储单元阵列子块的编程/擦除循环次数进行计数，如果第二存储单元阵列子块处于编程状态且该数据未被擦除时，第一存储单元阵列子块的编程/擦除循环次数(PE cycle)不能超过第一预设值；如果超过了第一预设值，则第一存储单元阵列子块中存储的数据必须被擦除并重新编程(即刷新)，因为第一存储单元阵列子块的多次编程/擦除操作会对第二存储单元阵列子块中存储的数据产生干扰。。这里，所述第一预设值可以根据实际情况中干扰的情况进行确定。在一些具体实施例中，所述第一预设值的范围为：10-100。
为了改善上述数据干扰技术问题，可以采用如下两个方式：
方式一：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，禁止对所述第一存储单元阵列子块执行编程/擦除操作，直到所述第二存储单元阵列子块中存储的数据被擦除。
这里，当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，一种解决方式是限制所述第一存储单元阵列子块再继续执行编程操作及擦除操作，如此可以将干扰限制在一定范围内。当所述第二存储单元阵列子块中存储的数据被擦除后，对第一存储单元阵列子块的编程/擦除循环次数的计数可以清零，此时第一存储单元阵列子块可以继续执行编程操作及擦除操作，直到新的计数超过第一预设值。
方式二：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，对所述第二存储单元阵列子块中存储的数据进行擦除操作和编程操作，随后所述第一存储单元阵列子块仍能够用于执行编程操作和擦除操作。
这里，当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，另一种解决方式是主动对第二存储单元阵列子块中存储的数据进行重写，如此可以改善因为第一存储单元阵列子块的多次编程/擦除操作会对第二存储单元阵列子块中存储的数据产生干扰。当所述第二存储单元阵列子块中存储的数据被重写后，对第一存储单元阵列子块的编程/擦除循环次数的计数可以清零，此时第一存储单元阵列子块可以继续执行编程操作及擦除操作，直到新的计数超过第一预设值。在一些实施例中，所述方法还包括：
采用磨损均衡算法对所述第一存储单元阵列子块和所述第二存储单元阵列子块进行处理，以使所述第一存储单元阵列子块的编程/擦除循环次数和所述第二存储单元阵列子块的编程/擦除循环次数的差值小于第二预设值。
这里，所述第二预设值可以根据存储单元的实际情况，如擦写寿命进行调整。在一些具体实施例中，所述第二预设值可以设置在存储单元的擦写寿命的1％-10％。这里，所述磨损均衡算法可以包括动态磨损平衡和静态磨损平衡两种算法。动态磨损平衡算法的基本思想是把热数据写到年轻的子块上，即在拿一个新的子块用来写的时候，挑选擦写次数小的；静态磨损平衡算法基本思想是把冷数据写到年老的子块上，即把冷数据搬到擦写次数比较多的子块上。所谓冷数据，就是用户不经常更新的数据；相反，热数据就是用户更新频繁的数据。所谓年老的子块，就是擦写次数比较多的子块；相反，年轻的子就是块擦写次数比较少的子块。存储器可以通过擦除次数来区分年老的子块和年少的子块。
需要说明的是，采用本公开实施例中提供地的操作策略对待确定存储单元阵列子块进行操作时，一个核心是：在编程方向上，不能存在已编程的字线或者子块。在此基础上，设置了编程/擦除操作的限制。本公开实施例中针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序，以上在关于逆序编程情况下的限定，其实顺序编程情况下也是相同的，但需要将第一存储单元阵列子块和第一存储单元阵列子块进行对调。
可以理解的是，采用本公开实施例中提供地的操作策略对待确定存储单元阵列子块进行操作时，可能会牺牲一些存储器使用过程中的自由度，然而此时块模式和子块模式的兼容性比较好，不需要开发实现两个禁止算法的程序，大大节省了为了兼容块模式和子块模式而进行的新固件的设计工作。
背模型效应(Back Pattern Effect)问题在采用子块模式进行读取操作时，显得尤为突出。这里，背模型效应主要是因为在进行编程验证操作和读取操作时，选中的字线层所对应的存储单元以上的存储单元的编程状态不同。例如，在对字线层WLn进行编程验证操作时，字线层WLn+1及以上的字线层所对应的存储单元处于擦除态，而在对字线层WLn进行读取操作时，字线层WLn+1及以上的字线所对应的存储单元已经处于随机数据(randompattern)的编程态，导致读取操作时字线层WLn+1及以上的字线层所对应的存储单元的串电阻显著增加，从而导致读取时的阈值电压增加，并出现阈值电压分布展宽现象，此时会增加读取的重试的概率。
同理，在采用子块模式对所述存储单元阵列块进行读取操作时，存储单元阵列子块间也存在类似的背模型效应。基于背模型效应，可以根据存储单元阵列块中各存储单元阵列子块的状态，在第一次执行读取操作时，即对施加的读取电压进行补偿，从而降低读取重试的概率。
需要说明的是，四级单元QLC的背模型效应特别明显，对读取电压进行补偿，可以降低因背模型效应带来的读取重试的概率。
在一些实施例中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略，包括：
在采用子块模式对所述存储单元阵列块进行读取操作时，根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略。
这里，所述电压控制策略包括是否对待读取的存储单元阵列子块执行读取电压的补偿。在一些具体示例中，对于不需要执行读取电压补偿的存储单元阵列子块的字线层施加基准读取电压，对于需要执行读取电压补偿的存储单元阵列子块的字线层施加补偿后的读取电压。在一些实施例中，所述根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略，包括：
待执行读取操作的所述存储单元阵列子块处于编程状态，当另一存储单元阵列子块处于擦除状态，对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第一读取电压，当另一存储单元阵列子块处于编程状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第二读取电压，所述第一读取电压小于所述第二读取电压。
在一些实施例中，所述第一读取电压和所述第二读取电压是通过基准读取电压与补偿电压的叠加获得的。
在一些实施例中，所述方法还包括：
当另一存储单元阵列子块处于擦除状态，则将所述存储单元阵列块的读取电压偏移标记存储为第一状态；所述第一状态表征所述补偿电压小于零；
当另一存储单元阵列子块处于编程状态，则将所述存储单元阵列块的读取电压偏移标记存储为第二状态；所述第二状态表征所述补偿电压为零。
这里，所述第一状态表征需要对待读取的存储单元阵列子块执行读取电压的补偿；所述第二状态表征不需要对待读取的存储单元阵列子块执行读取电压的补偿；对应地，所述第二读取电压为正常施加在待读取的存储单元阵列子块的选定字线上的读取电压；所述第一读取电压为比正常施加在待读取的存储单元阵列子块小的读取电压。
需要说明的是，一般情况下，补偿后的读取电压(即第一读取电压)比正常不进行补偿的读取电压(即第二读取电压)要小，当然，本公开实施例也可以支持补偿后的读取电压比正常不进行补偿的读取电压要大的情况。
在一些具体示例中，如何根据两个存储单元阵列子块中每个存储单元阵列子块的状态，确定所述存储单元阵列块的读取电压偏移标记，具体可以参考表1。如表1所示，当两个存储单元阵列子块中一个存储单元阵列子块处于编程状态且另一个不处于编程状态时，读取电压偏移标记为YES(第一状态)，此时在对两个存储单元阵列子块中处于编程状态存储单元阵列子块进行读取操作时，需要对待读取的存储单元阵列子块执行读取电压的补偿；当两个存储单元阵列子块中的两个存储单元阵列子块均处于编程状态或者均不处于编程状态时，读取电压偏移标记为NO(第二状态)，此时在对两个存储单元阵列子块中处于编程状态存储单元阵列子块进行读取操作时，不需要对待读取的存储单元阵列子块执行读取电压的补偿，即采用正常的读取电压。
表1
Figure BDA0003873147050000301
存储器可以依靠自己的资源来跟踪读取电压偏移标记。基于此，在一些实施例中，所述方法还包括：
当所述存储单元阵列块中任一存储单元阵列子块的编程状态发生改变，更新所述存储所述存储单元阵列块对应的读取电压偏移标记。
在一些具体示例中，可以专门为读取电压偏移标记在存储器添加相应的寄存器/锁存器，如静态随机存取存储器(SRAM，Static Random-Access Memory)。每个存储单元阵列块需要至少1位(两个状态)来指示是否对待读取的存储单元阵列子块执行读取电压的补偿，即读取时是否需要具有Vrd偏移量。在读取开始时，存储器会检查此读取电压偏移标记信息以决定是否需要应用Vrd偏移量；具体地可以根据上表1所示的存储单元阵列子块的状态决定是否应用Vrd偏移量。同时，需要在编程或擦除操作时更新寄存器/锁存器，即当所述存储单元阵列块中任一存储单元阵列子块执行相应的操作后，更新所述存储所述存储单元阵列块对应的读取电压偏移标记的值。由于SRAM等寄存器掉电易失，还可以在存储器中定义执行擦除页检查的指令，该指令可以是基于存储单元阵列子块，存储器系统可以在上电后对每个存储单元阵列子块执行一次擦除页检查，从而上电后可以根据检查的结果获知关于读取电压偏移标记的信息。
在另一些具体示例中，存储器还可以依靠存储器系统的资源来跟踪读取电压偏移标记。该种方式在后文描述存储器系统将会更加详细的描述。
可以理解的是，采用本公开实施例中提供的电压控制策略确定是否对待读取的存储单元阵列子块执行读取电压的补偿，具体地，可以根据存储单元阵列块中各存储单元阵列子块的状态，在第一次执行读取操作时，即对施加的读取电压进行补充，从而降低读取重试的概率。
本公开实施例还提供一种存储器，包括：至少一个存储单元阵列块及控制逻辑；其中，
存储单元阵列块包括多层存储单元以及对应每层存储单元设置的字线层；所述存储单元阵列块被划分为至少两个存储单元阵列子块，每个存储单元阵列子块包括若干层存储单元以及对应每层存储单元设置的字线层；
所述控制逻辑与所述存储单元阵列块耦接，所述控制逻辑被配置为：采用块模式或者子块模式对所述存储单元阵列块进行擦除、读取或者编程操作；其中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略。
这里，所述存储器可以包括前述的存储器单元阵列器件和的外围电路。所述存储器单元阵列器件包括至少一个存储单元阵列块，所述外围电路包括控制逻辑及前述的行驱动器、列驱动器、电压发生器和页缓冲器等等。
在一些实施例中，所述存储单元阵列块至少包括：靠近半导体层设置的第一存储单元阵列子块及位于第一存储单元阵列子块上的第二存储单元阵列子块。
在一些实施例中，所述第一存储单元阵列子块包含第一数目的字线层，所述第二存储单元阵列子块包含第二数目的字线层，其中，所述第一数目与所述第二数目不同。
在一些实施例中，所述存储单元阵列块还包括，设置在所述第一存储单元阵列子块和所述第二存储单元阵列子块之间的虚设存储单元层和相应的虚设字线层。
在一些实施例中，所述控制逻辑被配置为：针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序。
在一些实施例中，所述控制逻辑被配置为：针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用逆向编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近底部选择栅的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近顶部选择栅的存储单元层向最靠近所述虚设存储单元层的存储单元层依次进行编程。
在一些实施例中，所述控制逻辑被配置为：根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略。
在一些实施例中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于擦除状态时，确定所述第二存储单元阵列子块能够用于执行编程操作和擦除操作。
在一些实施例中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态时，确定所述第二存储单元阵列子块部能够用于执行擦除操作且不能够用于执行编程操作。
在一些实施例中，所述控制逻辑被配置为：当所述第二存储单元阵列子块处于擦除状态或者编程状态时，确定所述第一存储单元阵列子块能够用于执行编程操作和擦除操作。
在一些实施例中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块处于编程状态时，将所述第一存储单元阵列子块执行擦除操作。
在一些实施例中，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块存储的数据无效时，将所述第一存储单元阵列子块和第二存储单元阵列子块一起执行擦除操作。
在一些实施例中，所述控制逻辑被配置为：当所述第二存储单元阵列子块处于编程状态时，所述第一存储单元阵列子块的编程/擦除循环次数循环次数小于或等于第一预设值。
在一些实施例中，所述控制逻辑被配置为：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，禁止对所述第一存储单元阵列子块执行编程/擦除操作，直到所述第二存储单元阵列子块中存储的数据被擦除。
在一些实施例中，所述控制逻辑被配置为：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，对所述第二存储单元阵列子块中存储的数据进行擦除操作和编程操作，随后所述第一存储单元阵列子块仍能够用于执行编程操作和擦除操作。
在一些实施例中，所述第一预设值的范围为：10-100。
在一些实施例中，所述控制逻辑被配置为：采用磨损均衡算法对所述第一存储单元阵列子块和所述第二存储单元阵列子块进行处理，以使所述第一存储单元阵列子块的编程/擦除循环次数和所述第二存储单元阵列子块的编程/擦除循环次数的差值小于第二预设值。在一些实施例中，所述控制逻辑被配置为：在采用子块模式对所述存储单元阵列块进行读取操作时，根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略。
在一些实施例中，所述控制逻辑被配置为：在采用子块模式对所述存储单元阵列块进行读取操作时，待执行读取操作的所述存储单元阵列子块处于编程状态，当另一存储单元阵列子块处于擦除状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第一读取电压，当另一存储单元阵列子块处于编程状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第二读取电压，所述第一读取电压小于所述第二读取电压。。
在一些实施例中，所述控制逻辑被配置为：所述第一读取电压和所述第二读取电压是通过基准读取电压与补偿电压的叠加获得的。
在一些实施例中，所述控制逻辑被配置为：当另一存储单元阵列子块处于擦除状态，则将所述存储单元阵列块的读取电压偏移标记存储为第一状态；所述第一状态表征所述补偿电压小于零；
当另一存储单元阵列子块处于编程状态，则将所述存储单元阵列块的读取电压偏移标记存储为第二状态；所述第二状态表征所述补偿电压为零。
在一些实施例中，所述存储器还包括对应所述存储单元阵列块设置的寄存器；所述寄存储器被配置为存储所述存储单元阵列块对应的读取电压偏移标记；
所述控制逻辑被配置为：当所述存储单元阵列块中任一存储单元阵列子块的编程状态发生改变，更新所述寄存器的状态。
这里，所述寄存器可以包括静态随机存取存储器等。
在一些实施例中，所述存储器包括三维NAND型存储器。
在一些实施例中，所述多层存储单元中的每个存储单元的存储位数包括一位或多位。
在一些实施例中，所述每个存储单元的存储位数包括四位。
本公开实施例还提供了一种存储器系统，其特征在于，包括：
一个或多个如本公开实施例提供的存储器；以及
存储控制器，其与所述存储器的耦接并控制所述存储器。
这里，所述存储器系统可以参考前述的存储器系统102。在一些具体示例中，所述存储器系统可以包括固态硬盘或存储卡。
在一些实施例中，针对每个存储器，每个存储器中相应控制逻辑被配置为：当对应存储器中任一存储单元阵列子块执行相应的操作后，将所述存储单元阵列子块的状态发送给所述存储控制器；
所述存储控制器被配置为：存储各存储器中任一存储单元阵列子块的状态，并在相应控制逻辑采用子块模式对所述存储器的存储单元阵列块进行读取操作之前，将所述存储单元阵列块中包含的所有子块的状态发送给相应控制逻辑。
这里，存储器可以依靠存储器系统的资源来跟踪读取电压偏移标记。具体地，存储器系统可以通过寄存器等存储所有存储单元阵列块所包含的所有存储单元阵列子块的状态信息，并根据这些所有存储单元阵列子块的状态信息形成相应存储单元阵列块的读取电压偏移标记处；在相应控制逻辑采用子块模式对所述存储器的存储单元阵列块进行读取操作之前每次读取时，存储器系统都会将此读取电压偏移标记处信息传递给存储器。当然，在该种跟踪读取电压偏移标记的方案中同样需要在存储单元阵列块中任一存储单元阵列子块执行编程或擦除的操作后，更新所述存储所述存储单元阵列块对应的读取电压偏移标记的值。
需要说明的是：“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
另外，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
以上所述，仅为本公开的较佳实施例而已，并非用于限定本公开的保护范围。

Claims (44)

1.一种存储器，其特征在于，包括：至少一个存储单元阵列块及控制逻辑；其中，
存储单元阵列块包括多层存储单元以及对应每层存储单元设置的字线层；所述存储单元阵列块被划分为至少两个存储单元阵列子块，每个存储单元阵列子块包括若干层存储单元以及对应每层存储单元设置的字线层；
所述控制逻辑与所述存储单元阵列块耦接，所述控制逻辑被配置为：采用块模式或者子块模式对所述存储单元阵列块进行擦除、读取或者编程操作；其中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略。
2.根据权利要求1所述的存储器，其特征在于，所述存储单元阵列块至少包括：靠近半导体层设置的第一存储单元阵列子块及位于第一存储单元阵列子块上的第二存储单元阵列子块。
3.根据权利要求2所述的存储器，其特征在于，所述第一存储单元阵列子块包含第一数目的字线层，所述第二存储单元阵列子块包含第二数目的字线层，其中，所述第一数目与所述第二数目相同或者不同。
4.根据权利要求2所述的存储器，其特征在于，所述存储单元阵列块还包括，设置在所述第一存储单元阵列子块和所述第二存储单元阵列子块之间的虚设存储单元层和相应的虚设字线层。
5.根据权利要求4所述的存储器，其特征在于，所述控制逻辑被配置为：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序。
6.根据权利要求5所述的存储器，其特征在于，所述控制逻辑被配置为：针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用逆向编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近底部选择栅的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近顶部选择栅的存储单元层向最靠近所述虚设存储单元层的存储单元层依次进行编程。
7.根据权利要求6所述的存储器，其特征在于，所述控制逻辑被配置为：根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略。
8.根据权利要求7所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于擦除状态时，确定所述第二存储单元阵列子块能够用于执行编程操作和擦除操作。
9.根据权利要求7所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态时，确定所述第二存储单元阵列子块部能够用于执行擦除操作且不能够用于执行编程操作。
10.根据权利要求7所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第二存储单元阵列子块处于擦除状态或者编程状态时，确定所述第一存储单元阵列子块能够用于执行编程操作和擦除操作。
11.根据权利要求6所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块处于编程状态时，将所述第一存储单元阵列子块执行擦除操作。
12.根据权利要求11所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块存储的数据无效时，将所述第一存储单元阵列子块和第二存储单元阵列子块一起执行擦除操作。
13.根据权利要求6所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第二存储单元阵列子块处于编程状态时，所述第一存储单元阵列子块的编程/擦除循环次数小于或等于第一预设值。
14.根据权利要求13所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，禁止对所述第一存储单元阵列子块执行编程/擦除操作，直到所述第二存储单元阵列子块中存储的数据被擦除。
15.根据权利要求13所述的存储器，其特征在于，所述控制逻辑被配置为：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，对所述第二存储单元阵列子块中存储的数据进行擦除操作和编程操作，随后所述第一存储单元阵列子块仍能够用于执行编程操作和擦除操作。
16.根据权利要求13所述的存储器，其特征在于，所述第一预设值的范围为：10-100。
17.根据权利要求2所述的存储器，其特征在于，所述控制逻辑被配置为：采用磨损均衡算法对所述第一存储单元阵列子块和所述第二存储单元阵列子块进行处理，以使所述第一存储单元阵列子块的编程/擦除循环次数和所述第二存储单元阵列子块的编程/擦除循环次数的差值小于第二预设值。
18.根据权利要求1所述的存储器，其特征在于，所述控制逻辑被配置为：在采用子块模式对所述存储单元阵列块进行读取操作时，根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略。
19.根据权利要求18所述的存储器，其特征在于，所述控制逻辑被配置为：在采用子块模式对所述存储单元阵列块进行读取操作时，待执行读取操作的所述存储单元阵列子块处于编程状态，当另一存储单元阵列子块处于擦除状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第一读取电压，当另一存储单元阵列子块处于编程状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第二读取电压，所述第一读取电压小于所述第二读取电压。
20.根据权利要求19所述的存储器，其特征在于，所述第一读取电压和所述第二读取电压是通过基准读取电压与补偿电压的叠加获得的。
21.根据权利要求20所述的存储器，其特征在于，所述控制逻辑被配置为：
当另一存储单元阵列子块处于擦除状态，则将所述存储单元阵列块的读取电压偏移标记存储为第一状态；所述第一状态表征所述补偿电压小于零；
当另一存储单元阵列子块处于编程状态，则将所述存储单元阵列块的读取电压偏移标记存储为第二状态；所述第二状态表征所述补偿电压为零。
22.根据权利要求21所述的存储器，其特征在于，所述存储器还包括对应所述存储单元阵列块设置的寄存器；所述寄存储器被配置为存储所述存储单元阵列块对应的读取电压偏移标记；
所述控制逻辑被配置为：当所述存储单元阵列块中任一存储单元阵列子块的编程状态发生改变，更新所述寄存器的状态。
23.一种存储器系统，其特征在于，包括：
一个或多个如权利要求1至22中任一项所述的存储器；以及
存储控制器，其与所述存储器的耦接并控制所述存储器。
24.如权利要求23所述的存储器系统，其特征在于，
针对每个存储器，每个存储器中相应控制逻辑被配置为：当对应存储器中任一存储单元阵列子块执行相应的操作后，将所述存储单元阵列子块的状态发送给所述存储控制器；
所述存储控制器被配置为：存储各存储器中任一存储单元阵列子块的状态，并在相应控制逻辑采用子块模式对所述存储器的存储单元阵列块进行读取操作之前，将所述存储单元阵列块中包含的所有子块的状态发送给相应控制逻辑。
25.一种存储器的操作方法，其特征在于，所述存储器包括至少一个存储单元阵列块及控制逻辑；其中，
存储单元阵列块包括多层存储单元以及对应每层存储单元设置的字线层；所述存储单元阵列块被划分为至少两个存储单元阵列子块，每个存储单元阵列子块包括若干层存储单元以及对应每层存储单元设置的字线层；
所述方法包括：
采用块模式或者子块模式对所述存储单元阵列块进行擦除、读取或者编程操作；其中，在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略。
26.根据权利要求25所述的存储器的操作方法，其特征在于，所述存储单元阵列块至少包括：靠近半导体层设置的第一存储单元阵列子块及位于第一存储单元阵列子块上的第二存储单元阵列子块。
27.根据权利要求26所述的存储器的操作方法，其特征在于，所述存储单元阵列块还包括，设置在所述第一存储单元阵列子块和所述第二存储单元阵列子块之间的虚设存储单元层和相应的虚设字线层。
28.根据权利要求27所述的存储器的操作方法，其特征在于，所述方法还包括：针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序。
29.根据权利要求28所述的存储器的操作方法，其特征在于，所述针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用与采用块模式对所述存储单元阵列块进行写编程操作时的编程顺序相同的编程顺序，包括：
针对所述第一存储单元阵列子块和第二存储单元阵列子块，均采用逆向编程顺序进行编程；其中，所述第一存储单元阵列子块从最靠近所述虚设存储单元层的存储单元层向最靠近底部选择栅的存储单元层的依次进行编程；所述第二存储单元阵列子块从最靠近顶部选择栅的存储单元层向最靠近所述虚设存储单元层的存储单元层依次进行编程。
30.根据权利要求29所述的存储器的操作方法，其特征在于，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略，包括：
根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略。
31.根据权利要求30所述的存储器的操作方法，其特征在于，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于擦除状态时，确定所述第二存储单元阵列子块能够用于执行编程操作和擦除操作。
32.根据权利要求30所述的存储器的操作方法，其特征在于，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于编程状态时，确定所述第二存储单元阵列子块部能够用于执行擦除操作且不能够用于执行编程操作。
33.根据权利要求30所述的存储器的操作方法，其特征在于，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第二存储单元阵列子块处于擦除状态或者编程状态时，确定所述第一存储单元阵列子块均能够用于执行编程操作和擦除操作。
34.根据权利要求29所述的存储器的操作方法，其特征在于，所述方法还包括：
当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块处于编程状态时，将所述第一存储单元阵列子块执行擦除操作。
35.根据权利要求34所述的存储器的操作方法，其特征在于，所述根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，结合第两个存储单元阵列子块之间的相对位置关系，确定另一个存储单元阵列子块的操作策略，包括：
当所述第一存储单元阵列子块处于编程状态且需要执行擦除操作，同时第二存储单元阵列子块存储的数据无效时，将所述第一存储单元阵列子块和第二存储单元阵列子块一起执行擦除操作。
36.根据权利要求29所述的存储器的操作方法，其特征在于，所述方法还包括：
当所述第二存储单元阵列子块处于编程状态时，所述第一存储单元阵列子块的编程/擦除循环次数小于或等于第一预设值。
37.根据权利要求36所述的存储器的操作方法，其特征在于，所述方法还包括：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，禁止对所述第一存储单元阵列子块执行编程/擦除操作，直到所述第二存储单元阵列子块中存储的数据被擦除。
38.根据权利要求36所述的存储器的操作方法，其特征在于，所述方法还包括：当所述第一存储单元阵列子块的编程/擦除循环次数大于所述第一预设值时，对所述第二存储单元阵列子块中存储的数据进行擦除操作和编程操作，随后所述第一存储单元阵列子块仍能够用于执行编程操作和擦除操作。
39.根据权利要求26所述的存储器的操作方法，其特征在于，所述方法还包括：
采用磨损均衡算法对所述第一存储单元阵列子块和所述第二存储单元阵列子块进行处理，以使所述第一存储单元阵列子块的编程/擦除循环次数和所述第二存储单元阵列子块的编程/擦除循环次数的差值小于第二预设值。
40.根据权利要求25所述的存储器的操作方法，其特征在于，所述在采用子块模式对所述存储单元阵列块进行擦除、读取或者编程操作时，至少根据所述两个存储单元阵列子块中一个存储单元阵列子块的状态，确定另一个存储单元阵列子块的操作策略，包括：
在采用子块模式对所述存储单元阵列块进行读取操作时，根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略。
41.根据权利要求40所述的存储器的操作方法，其特征在于，所述根据所述两个存储单元阵列子块中每个存储单元阵列子块的状态，确定处于编程状态的所述存储单元阵列子块执行读取操作时所采用的电压控制策略，包括：
在采用子块模式对所述存储单元阵列块进行读取操作时，待执行读取操作的所述存储单元阵列子块处于编程状态，当另一存储单元阵列子块处于擦除状态，对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第一读取电压，当另一存储单元阵列子块处于编程状态，则对所述待执行读取操作的所述存储单元阵列子块中选中的字线层施加第二读取电压，所述第一读取电压小于所述第二读取电压。
42.根据权利要求41所述的存储器的操作方法，其特征在于，所述第一读取电压和所述第二读取电压是通过基准读取电压与补偿电压的叠加获得的。
43.根据权利要求42所述的存储器的操作方法，其特征在于，所述方法还包括：
当另一存储单元阵列子块处于擦除状态，则将所述存储单元阵列块的读取电压偏移标记存储为第一状态；所述第一状态表征所述补偿电压小于零；
当另一存储单元阵列子块处于编程状态，则将所述存储单元阵列块的读取电压偏移标记存储为第二状态；所述第二状态表征所述补偿电压为零。
44.根据权利要求42所述的存储器的操作方法，其特征在于，所述方法还包括：
当所述存储单元阵列块中任一存储单元阵列子块的编程状态发生改变，更新所述存储单元阵列块对应的读取电压偏移标记。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804718B2 (en) * 2007-03-07 2010-09-28 Mosaid Technologies Incorporated Partial block erase architecture for flash memory
KR20130042780A (ko) * 2011-10-19 2013-04-29 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
US9412451B2 (en) * 2014-10-08 2016-08-09 Micron Technology, Inc. Apparatuses and methods using dummy cells programmed to different states
KR102452994B1 (ko) * 2016-09-06 2022-10-12 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 동작 방법
CN112313747A (zh) * 2018-12-25 2021-02-02 英特尔公司 用于非易失性存储介质的减少次数的擦除验证
CN113345489B (zh) * 2021-06-28 2023-08-08 长江存储科技有限责任公司 存储器及其操作方法

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