CN117995244A - 3d nand系统中的控制方法和系统 - Google Patents

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Abstract

本公开提供了一种三维NAND存储器件，包括：存储单元，该存储单元耦合到多条字线并且被配置为存储数据；行解码器，该行解码器被配置为对来自多条字线的字线的地址进行解码；以及控制器，该控制器耦合到存储单元阵列。控制器包括第一多路复用器，该第一多路复用器被配置为：接收第一多个修整选择，而第一多个修整选择中的每一个修整选择与第一修整参数相关联，并且第一多个修整选择中的每一个修整选择分别与多条字线中的每一条字线相对应。控制器还包括第二多路复用器，该第二多路复用器被配置为：接收第一多个修整设置，其中，第一多个修整设置中的每一个修整设置与值相对应，该值与第一修整参数相关联。

Description

3D NAND系统中的控制方法和系统
技术领域
本说明书总体上涉及半导体技术的领域，并且更具体地，涉及3D NAND存储器中的控制方法和系统。
背景技术
诸如闪速存储器芯片之类的存储器件可以通过向存储单元施加诸如编程电压之类的电压以执行编程操作来对存储器件的存储单元进行编程。在一些方面，存储器件的相同存储块中的存储单元可以共享相同的字线(word line，WL)并且可以同时被编程。可以选择一种或多种修整设置以在编程操作期间调整与存储块中的一个或多个WL相关联的一个或多个修整参数，例如，电压电平和/或信号时序。
发明内容
本发明的一些方面涉及用于执行修整设置选择的存储器件。
本发明的一些方面涉及三维(3D)NAND存储器件。3D NAND存储器件包括耦合到多条字线的存储单元。在一些方面，存储单元可以被配置为存储数据。3D NAND存储器件还包括行解码器，该行解码器被配置为对来自多条字线的字线的地址进行解码。3D NAND存储器件还包括耦合到存储单元阵列的控制器。控制器包括第一多路复用器，该第一多路复用器被配置为接收第一多个修整选择。在一些方面，第一多个修整选择中的每一个修整选择与第一修整参数相关联，并且第一多个修整选择中的每一个修整选择分别与多条字线中的每一条字线相对应。第一多路复用器还被配置为从第一多个修整选择中选择与字线相对应的第一修整选择。第一多路复用器还被配置为将第一修整选择输出到第一修整选择解码器。该控制器包括第二多路复用器，该第二多路复用器被配置为接收第一多个修整设置。在一些方面，第一多个修整设置中的每一个修整设置与值相对应，该值与第一修整参数相关联。第二多路复用器还被配置为从第一多个修整设置中选择第一修整设置。在一些方面，第一修整设置与第一修整参数相关联并且与字线相对应。第二多路复用器还被配置为将第一修整设置输出到行解码器。
根据一些方面，第一修整参数可以包括电压电平控制修整参数或时序控制修整参数以对字线执行编程操作。
根据一些方面，第一修整设置可以包括编程信号幅度、读取参考信号幅度或通过信号幅度以对字线执行编程操作。
根据一些方面，第一修整设置可以包括编程信号长度或读取参考信号长度以对字线执行编程操作。
根据一些方面，第一多个修整设置的数量可以包括四个。
根据一些方面，控制器被配置为控制行解码器，以将第一修整设置应用于字线以对字线执行编程操作。
根据一些方面，控制器还可以包括第三多路复用器，该第三多路复用器被配置为接收第二多个修整选择。在一些方面，第二多个修整选择中的每一个修整选择可以与第二修整参数相关联，并且第二多个修整选择中的每一个修整选择分别与多条字线中的每一条字线相对应。第三多路复用器还可以被配置为从第二多个修整选择中选择与字线相对应的第二修整选择。第三多路复用器可以进一步被配置为将第二修整选择输出到第二修整选择解码器。
根据一些方面，控制器还可以包括第四多路复用器，该第四多路复用器被配置为接收第二多个修整设置。在一些方面，第二多个修整设置中的每一个修整设置与值相对应，该值与第二修整参数相关联。第四多路复用器可以被配置为从第二多个修整设置中选择第二修整设置。在一些方面，第二修整设置与第二修整参数相关联并且与字线相对应。第四多路复用器还可以被配置为将第二修整设置输出到行解码器。
根据一些方面，第二修整参数可以包括电压电平控制修整参数或时序控制修整参数以对字线执行编程操作。
根据一些方面，第二多个修整设置的数量可以包括四个。
根据一些方面，控制器可以被配置为控制行解码器，以将第二修整设置应用于字线以对字线执行编程操作。
根据一些方面，第二修整参数可以不同于第一修整参数。
本公开的一些方面涉及一种用于操作存储器件的方法。用于操作存储装置的方法包括接收第一多个修整选择。该方法还包括从第一多个修整选择中选择与字线相对应的第一修整选择。该方法还包括将第一修整选择输出到第一修整选择解码器。该方法还包括接收第一多个修整设置。第一多个修整设置中的每一个修整设置与值相对应，该值与第一修整参数相关联。该方法还包括基于第一修整选择解码器的输出，从第一多个修整设置中选择第一修整设置。第一修整设置与第一修整参数相关联并且与字线相对应。该方法还包括输出第一修整设置。
根据一些方面，第一修整参数可以包括电压电平控制修整参数或时序控制修整参数以对字线执行编程操作。
根据一些方面，第一修整设置可以包括编程信号幅度、读取参考信号幅度或通过信号幅度以对字线执行编程操作。
根据一些方面，第一修整设置可以包括编程信号长度或读取参考信号长度以对字线执行编程操作。
根据一些方面，第一多个修整设置的数量可以包括四个。
根据一些方面，用于操作存储器件的方法可以包括将第一修整设置应用于字线以对字线执行编程操作。
根据一些方面，用于操作存储器件的方法可以包括接收第二多个修整选择。用于操作存储器件的方法还可以包括从第二多个修整选择中选择与字线相对应的第二修整选择。用于操作存储器件的方法还可以包括将第二修整选择输出到第二修整选择解码器。用于操作存储器件的方法还可以包括接收第二多个修整设置。第二多个修整设置中的每一个修整设置可以与值相对应，该值与第二修整参数相关联。用于操作存储器件的方法还可以包括基于第二修整选择解码器的输出，从第二多个修整设置中选择第二修整设置。第二修整设置可以与第二修整参数相关联并且与字线相对应。用于操作存储器件的方法还可以包括输出第二修整设置。
根据一些方面，第二修整参数可以不同于第一修整参数。
本公开的一些方面涉及存储器系统。一种存储器系统包括存储器阵列，该存储器阵列包括耦合到多条字线的存储单元。在一些方面，存储单元可以被配置为存储数据。存储器系统还包括行解码器，该行解码器被配置为对来自多条字线的字线的地址进行解码。存储器系统还包括耦合到存储单元阵列的控制器。控制器包括第一多路复用器，该第一多路复用器被配置为接收第一多个修整选择。在一些方面，第一多个修整选择中的每一个修整选择与第一修整参数相关联，并且第一多个修整选择中的每一个修整选择分别与多条字线中的每一条字线相对应。第一多路复用器还被配置为从第一多个修整选择中选择与字线相对应的第一修整选择。第一多路复用器还被配置为将第一修整选择输出到第一修整选择解码器。该控制器包括第二多路复用器，该第二多路复用器被配置为接收第一多个修整设置。在一些方面，第一多个修整设置中的每一个修整设置与值相对应，该值与第一修整参数相关联。第二多路复用器还被配置为从第一多个修整设置中选择第一修整设置。在一些方面，第一修整设置与第一修整参数相关联并且与字线相对应。第二多路复用器还被配置为将第一修整设置输出到行解码器。
仅出于说明一些方面以提供对本文描述的主题的理解的目的而提供本发明内容。因此，上述特征仅仅是示例，并且不应被解释为缩小本公开中的主题的范围或精神。本公开的其他特征、方面和优点将从以下具体实施方式、附图和权利要求书中变得显而易见。
附图说明
并入本文并形成说明书的一部分的附图示出了本公开，并且连同说明书一起进一步用于解释本公开的原理，并且使相关领域的技术人员能够制作和使用本公开。
图1和图2A-2B示出了根据一些实施例的具有一个或多个存储器芯片的存储系统。
图3示出了根据一些实施例的存储器管芯的示意图。
图4示出了根据一些实施例的三维(three-dimensional，3D)存储器管芯的示意图。
图5示了根据一些实施例的3D存储器结构的一部分的透视图。
图6示了根据一些实施例的存储器件的示例示意电路图。
图7示出了根据一些实施例的以SLC、MLC或TLC模式编程的NAND闪速存储器的阈值电压Vth分布。
图8A示出了根据一些实施例的使用增量步进脉冲编程(incremental step pulseprogramming，ISPP)方案进行编程的示例方法800。
图8B示了根据一些实施例的在使用图8A的ISPP方案进行编程的各种阶段期间的示例性信号波形。
图9A-9B示出了根据一些实施例的用于执行修整设置选择的存储器件的示例示意图。
本公开的特征和优点将根据以下结合附图阐述的具体实施方式变得更加显而易见，在附图中，相同的附图标记始终标识对应的元素。在附图中，相同的附图标记通常表示相同的、功能相似的和/或结构相似的元素。
将参照附图描述本公开的方面。
具体实施方式
虽然讨论了特定的配置和布置，但应当理解，这是仅出于说明目的进行的。相关领域的技术人员将认识到的是，在不脱离本公开的精神和范围的情况下可以使用其他配置和布置。对于相关领域的技术人员将显而易见的是，还可以在各种其他应用中采用本公开。
应当注意，说明书中对“一个实施例”、“实施例”、“示例实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定特征、结构或特性，但每个实施例可能不一定包括该特定特征、结构或特性。此外，这些短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确地描述，影响这种特征、结构或特性与其他实施例相关，都在相关领域的技术人员的知识范围内。
通常，术语可以至少部分地从上下文中的使用来理解。例如，如本文使用的术语“一个或多个”至少部分地取决于上下文，可以用于在单数意义上描述任何特征、结构或特性，或可以用于在复数意义上描述特征、结构、或特性的组合。类似地，再次强调，诸如“一(a)”、“一个(an)”或“该(the)”之类的术语可以被理解为传达单数用法或传达复数用法，这至少部分地取决于上下文。另外地，术语“基于”可以理解为不一定旨在传达因素的排他集合，而是相反，可以允许存在不一定明确描述的附加因素，再次强调，这至少部分地取决于上下文。
应当容易地理解，本公开中“在……上”、“上方”和“上面”的含义应以最宽泛的方式解释，使得“在……上”不仅意味着“直接在某物上”，而且包括“在其间具有中间特征或中间层的某物上”的含义。此外，“上方”或“上面”不仅意味着“在某物上方”或“在某物上面”，还可以包括“在其间没有中间特征或中间层的某物上方”或“在其间没有中间特征或中间层的某物上面”(即，直接在某物上)的含义。
此外，为了便于描述，本文可以使用空间相对术语(例如，“下面”、“下方”、“较下”、“上方”、“较上”等)来描述如图中示出的一个元素或特征与其他(一个或多个)元素或特征的关系。除了图中描绘的定向(orientation)之外，空间相对术语旨在涵盖使用或工艺步骤中的设备的不同定向。装置可以以其他方式定向(旋转90度或以其他定向)，并且本文使用的空间相对描述词同样可以相应地解释。
如本文所使用的，术语“衬底”指代其上添加后续材料层的材料。衬底包括“顶部”表面和“底部”表面。衬底的顶部表面典型地是形成半导体器件的地方，因此除非另有说明，否则半导体器件形成在衬底的底部侧。底部表面与顶部表面相对，因此衬底的底部侧与衬底的顶部侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以维持未图案化。此外，衬底可以包括各种半导体材料，例如，硅、锗、砷化镓、磷化铟等。可替代地，衬底可以由非导电材料(例如，玻璃、塑料、或蓝宝石晶片)制成。
如本文所使用的，术语“层”指代包括具有厚度的区域的材料部分。层具有顶部侧和底部侧，其中层的底部侧相对靠近衬底，并且顶部侧相对远离衬底。层可以在整个下层结构或上层结构上延伸，或者可以具有小于下层结构或上层结构范围的范围。此外，层可以是同质或不同质的连续结构的区域，该区域的厚度小于连续结构的厚度。例如，层可以位于连续结构的顶部表面与底部表面之间的任何一组水平面之间，或位于连续结构的顶部表面和底部表面处的任何一组水平面之间。层可以水平地、垂直地和/或沿着锥形表面延伸。衬底可以是层、可以在其中包括一个或多个层、和/或可以在其上、在其上方和/或在其下方具有一个或多个层。层可以包括多个层。例如，互连层可以包括一个或多个导电和接触层(其中形成触点、互连线和/或垂直互连通孔(VIA))和一个或多个电介质层。
在本公开中，为了便于描述，“层(tier)”用于指代沿垂直方向具有实质上相同高度的元素。例如，字线和下层栅极电介质层可以被称为“层(tier)”，字线和下层绝缘层可以一起被称为“层(tier)”，具有实质上相同高度的字线可以被称为“字线层(a tier of wordlines)”或类似名称，等等。
如本文所使用的，术语“标称/标称地”指代在产品或工艺的设计阶段期间设置的组件或工艺步骤的特性或参数的期望值或目标值，以及高于和/或低于该期望值的值的范围。值的范围可能是由于制造工艺的微小变化或公差导致的。如本文所使用的，术语“约”或“大约”指示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”或“大约”可以指示在例如值的10％-30％范围(例如，值的±10％、±20％或±30％)内变化的给定量的值。
在本公开中，术语“水平/水平地/侧面/侧面地”意味着标称地平行于衬底的侧面表面，并且术语“垂直”或“垂直地”意味着标称地垂直于衬底的侧面表面。
如本文所使用的，术语“3D存储器”指代这样的三维(3D)半导体器件：该3D半导体器件在侧面地定向的衬底上具有垂直地定向的存储单元晶体管串(本文称为“存储器串”，例如，NAND串)，使得存储器串在相对于衬底的垂直方向上延伸。
诸如闪速存储器芯片之类的存储器件可以通过向存储单元施加诸如编程电压之类的电压以执行编程操作来对存储器件的存储单元进行编程。在一些方面，存储器件的相同存储块中的存储单元可以共享相同的字线(WL)并且可以同时被编程。
可以选择一种或多种修整设置以在编程操作期间调整与存储块中的所有WL或一组WL相关联的一个或多个修整参数，例如，电压电平和/或信号时序。由于存储单元中的每一个存储单元的物理位置不同，因此电性能可能不同。因此，在编程操作期间对WL信号的最佳电压电平和/或时序控制可以不同。
目前，可能无法灵活地基于存储块中的不同物理位置来控制与一些WL相关联的一个或多个修整参数，这些WL由于工艺变化或设计而与其他WL相比表现出不同性能。例如，可能需要放宽一个或多个时序修整参数以适应编程操作期间与高电阻WL相关联的较慢上升时间和下降时间。在修整参数控制的当前实现方式中，针对高电阻WL的放宽的时序修整参数也可能影响针对一个或多个较低电阻WL的时序。这可能会导致针对较低电阻WL的不必要的性能下降。
图1示出了根据一些实施例的具有存储系统10的电子设备S1的框图。在一些实施例中，电子设备S1可以是移动电话、台式计算机、膝上型计算机、平板计算机、车载计算机、游戏机、打印机、定位设备、可穿戴电子设备、智能传感器、虚拟现实(virtual reality，VR)设备、增强现实(augment reality，AR)设备或其中具有存储装置的任何其他合适的电子设备。存储系统10(例如，NAND存储系统)可以包括存储器控制器20和一个或多个半导体存储器芯片25-1、25-2、25-3、……、25-n。每个半导体存储器芯片25(以下简称为“存储器芯片”)可以是NAND芯片(例如，“闪速存储器”、“NAND闪速存储器”或“NAND”)。存储系统10可以通过存储器控制器20与主机计算机15通信，其中存储器控制器20可以经由一个或多个存储器通道30-1、30-2、30-3、……、30-n连接到一个或多个存储器芯片25-1、25-2、25-3、……、25-n。在一些实施例中，每个存储器芯片25可以由存储器控制器20经由一个或多个存储器通道30-1、30-2、30-3、……、30-n来管理。
在一些实施例中，主机计算机15可以包括电子设备的处理器，例如，中央处理单元(central processing unit，CPU)，或片上系统(system-on-chip，SoC)，例如，应用处理器(application processor，AP)。主机计算机15可以发送要被存储在存储系统10处的数据和/或可以从存储系统10中取回存储的数据。
在一些实施例中，存储器控制器20可以处理从主机计算机15接收到的I/O请求、确保数据完整性和高效存储、并且管理存储器芯片25。为了执行这些任务，存储器控制器20可以运行固件21，该固件21可以由存储器控制器20的一个或多个处理器22(例如，微控制器单元、CPU)执行。例如，存储器控制器20可以运行固件21以将逻辑地址(例如，由主机利用的地址，该主机与主机数据相关联)映射到存储器芯片25中的物理地址(例如，存储数据的实际位置)。控制器20还运行固件21来管理存储器芯片25中的有缺陷的存储块，其中固件21可以将逻辑地址重新映射到不同的物理地址，即，将数据移动到不同的物理地址。控制器20还可以包括一个或多个存储器23(例如，DRAM、SRAM、EPROM等)，该一个或多个存储器23可以用于存储由固件21使用的各种元数据。在一些实施例中，存储器控制器20还可以通过纠错码(error correction code，ECC)引擎29执行错误恢复。ECC用于检测和纠正每个存储器芯片25内发生的原始位错误。
在一些实施例中，存储器通道30可以经由数据总线在存储器控制器20与每个存储器芯片25之间提供数据和控制通信。存储器控制器20可以根据芯片使能信号来选择存储器芯片25中的一个存储器芯片。
在一些实施例中，图1中的每个存储器芯片25可以包括一个或多个存储器管芯100，其中每个存储器管芯可以是3D NAND存储器。
在一些实施例中，存储器控制器20和一个或多个存储器芯片25可以集成到各种类型的存储设备中，例如，被包括在同一封装(例如，通用闪速存储装置(universal Flashstorage，UFS)封装或eMMC封装)中。即，存储系统10可以被实现并封装到不同类型的终端电子产品中。在如图2A中示出的一个示例中，存储器控制器20和单个存储器芯片25可以集成到存储器卡26中。存储器卡26可以包括PC卡(PCMCIA，个人计算机存储器卡国际协会)、CF卡、智能媒体(smart media，SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储器卡26还可以包括存储器卡连接器24，该存储器卡连接器24将存储器卡26与主机(例如，图1中的主机计算机15)耦合。在如图2B中示出的另一示例中，存储器控制器20和多个存储器芯片25可以集成到固态驱动器(solid state drive，SSD)27中。SSD 27还可以包括SSD连接器28，该SSD连接器28将SSD 27与主机(例如，图1中的主机计算机15)耦合。
图3示出了根据一些实施例的存储器管芯100的自上而下视图。图3中示出的示例配置作为非限制性示例给出，并且应当认识到的是，存储器是可扩展的。在一些实施例中，存储器管芯100可以包括一个或多个存储器片存储区101，存储器片存储区101中的每个存储器片存储区可以包括多个存储块103。可以在每个存储器片存储区101处发生相同和并发的操作。存储块103(该存储块103的大小可以是兆字节(megabytes，MB))是执行擦除操作的最小大小。存储器管芯100可以包括例如四个存储器片存储区101。每个存储器片存储区101可以包括例如六个存储块103。每个存储块103可以包括多个存储单元，其中每个存储单元可以通过诸如位线和字线之类的互连来寻址。位线和字线可以垂直布置(例如，分别以行和列)，从而形成金属线阵列。位线和字线的方向在图3中被标记为“BL”和“WL”。在本公开中，存储块103也被称为“存储器阵列”或“阵列”。存储器阵列是存储器件中的执行存储功能的核心区域。
在一些实施例中，存储器管芯100还可以包括外围区域105、围绕存储器片存储区101的区域。外围区域105可以包括用于支持存储器阵列的功能的许多数字、模拟和/或混合信号电路，例如，页缓冲器、行和列解码器和感测放大器。外围电路使用有源和/或无源半导体器件(例如，晶体管、二极管、电容器、电阻器等)，这对于本领域普通技术人员来说是显而易见的。
在一些实施例中，图3中示出的存储器管芯100中的存储器片存储区101的布置和每个存储器片存储区101中的存储块103的布置可以仅用作示例，这不限制本公开的范围。
图4示出了根据一些实施例的存储器管芯100的示意图。在一些实施例中，存储器管芯100可以包括一个或多个存储块103(例如，103-1、103-2、103-3)。每个存储块103可以包括多个存储器串212。每个存储器串212包括多个存储单元340。共享相同字线的存储单元340形成存储页432。存储器串212还可以包括在每端处的至少一个场效应晶体管(例如，MOSFET)，该至少一个场效应晶体管分别由下部选择栅(lower select gate，LSG)332和顶部选择栅(top select gate，TSG)334控制。下部选择栅(LSG)也可以称为底部选择栅(bottom select gate，BSG)。顶部选择晶体管334-T的漏极端子可以连接到位线341，并且下部选择晶体管332-T的源极端子可以连接到阵列公共源极(array common source，ACS)430。ACS 430可以由整个存储块中的存储器串212共享，并且也被称为公共源极线。
在一些实施例中，存储器管芯100还可以包括外围电路，该外围电路可以包括用于支持存储块103的功能的许多数字、模拟和/或混合信号电路，例如，页缓冲器/感测放大器50、行解码器/字线驱动器40、列解码器/位线驱动器52、控制器70、电压发生器65和输入/输出缓冲器55。控制器70可以包括一个或多个控制电路。在一些方面，控制器70可以包括一个或多个寄存器、缓冲器和/或存储器以存储一个或多个修整设置，如本公开中所描述的。这些电路可以包括有源和/或无源半导体器件(例如，晶体管、二极管、电容器、电阻器等)，这对于本领域普通技术人员来说是显而易见的。
在一些实施例中，存储块103可以经由字线(“WL”)333、下部选择栅(“LSG”)332和顶部选择栅(“TSG”)334与行解码器/字线驱动器40耦合。存储块103可以经由位线(bitline，“BL”)341与页缓冲器/感测放大器50耦合。行解码器/字线驱动器40可以响应于由控制器70提供的X路径控制信号而选择存储器管芯100上的存储块103中的一个存储块。行解码器/字线驱动器40可以根据X路径控制信号来将从电压发生器65提供的电压传送到字线。在读取和编程操作期间，行解码器/字线驱动器40可以根据从控制器70接收到的X路径控制信号来将读取电压Vread和编程电压Vpgm传送到选定字线，并且将通过电压Vpass传送到未选定字线。
在一些实施例中，列解码器/位线驱动器52可以根据从控制器70接收到的Y路径控制信号来将禁止电压Vinhibit传送到未选定位线并且将选定位线连接到地。换言之，列解码器/位线驱动器52可以被配置为根据来自控制器70的Y路径控制信号来选择或取消选择一个或多个存储器串212。页缓冲器/感测放大器50可以被配置为根据来自控制器70的Y路径控制信号来从存储块103读取数据以及将数据编程(写入)到存储块103。例如，页缓冲器/感测放大器50可以存储要被编程到一个存储页432中的一页数据。在另一示例中，页缓冲器/感测放大器50可以执行验证操作以确保数据已经被正确地编程到每个存储单元340中。在又一个示例中，在读取操作期间，页缓冲器/感测放大器50可以感测流过位线341的电流并且将小信号放大到可测量的放大率，该电流反映存储单元340的逻辑状态(即，数据)。
在一些实施例中，为了提高写入操作的效率，列解码器/位线驱动器52可以根据来自控制器70的Y路径控制信号和来自页缓冲器/感测放大器50的要被编程数据来将偏置电压Vbias传送到选定位线。
在一些实施例中，输入/输出缓冲器55可以将I/O数据从/向页缓冲器/感测放大器50传送，并且将地址ADDR或命令CMD传送到控制器70。在一些实施例中，输入/输出缓冲器55可以用作在(图1中的)存储器控制器20与存储器芯片25上的存储器管芯100之间的接口。
在一些实施例中，控制器70可以响应于由输入/输出缓冲器55传送的命令CMD来控制页缓冲器/感测放大器50和行解码器/字线驱动器40。在编程操作期间，控制器70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以对选定存储单元进行编程。在读取操作期间，控制器70可以控制行解码器/字线驱动器40和页缓冲器/感测放大器50，以读取选定存储单元。X路径控制信号和Y路径控制信号包括行地址X-ADDR和列地址Y-ADDR，行地址X-ADDR和列地址Y-ADDR可以用于定位存储块103中的选定存储单元。行地址X-ADDR可以包括页索引PD、块索引BD和片存储区索引PL以分别识别存储页432、存储块103和存储器片存储区101(在图3中)。列地址Y-ADDR可以识别存储页432的数据中的字节或字。
在一些实施例中，电压发生器65可以在控制器70的控制下生成要供应给字线和位线的电压。由电压发生器65生成的电压包括读取电压Vread、编程电压Vpgm、通过电压Vpass、禁止电压Vinhibit和位线偏置电压Vbias等。
需要注意的是，图1、图2A-2B和图3-4中的存储系统10和存储器管芯100中的电子组件的布置被示为非限制性示例。在一些实施例中，存储系统10和存储器管芯100可以具有其他布局并且可以包括附加组件。图4中示出的存储器管芯100上的组件(例如，控制器70、I/O缓冲器55)也可以作为存储系统10中的独立电子组件移出存储器管芯100。图4中示出的存储器管芯100上的组件(例如，控制器70、I/O缓冲器55)也可以移动到存储系统10中的其他组件，例如，控制器70的一部分可以与存储器控制器20组合，反之亦然。
图5示出了根据一些实施例的3D存储器结构500的透视图。在一些实施例中，存储器管芯100可以是3D NAND存储器，并且3D存储器结构500可以是存储器管芯100的一部分，例如，在图3中的区域108中。3D存储器结构500可以包括阶梯区域210和沟道结构区域211。沟道结构区域211可以包括多个存储器串212，每个存储器串包括多个堆叠的存储单元340。阶梯区域210可以包括阶梯结构。
在一些实施例中，3D存储器结构500可以包括衬底330、衬底330上方的绝缘膜331、绝缘膜331上方的下部选择栅(LSG)332的层(tier)、以及控制栅极333的多个层(tier)(也被称为“字线(WL)”)，该控制栅极333的多个层(tier)堆叠在LSG 332的顶部以形成交替的导电层和电介质层的膜堆叠体335。为清楚起见，与控制栅极的层(tier)相邻的电介质层未在图5中示出。
在一些实施例中，每一层(tier)的控制栅极由穿过膜堆叠体335的狭缝结构216-1和216-2分开。3D存储器结构500还可以包括在控制栅极333的堆叠体上方的顶部选择栅(TSG)334的层(tier)。TSG 334、控制栅极333和LSG 332的堆叠体也可以称为“栅电极”。3D存储器结构500可以进一步包括在相邻LSG 332之间在衬底330的部分中的掺杂源极线区域344。3D存储器结构500的存储器串212中的每个存储器串可以包括延伸穿过绝缘膜331和交替的导电层和电介质层的膜堆叠体335的沟道孔336。存储器串212还可以包括在沟道孔336的侧壁上的存储膜337、在存储膜337上方的沟道层338、以及被沟道层338围绕的核心填充膜(core filling film)339。存储单元340(例如，340-1、340-2、340-3)可以形成在控制栅极333(例如，333-1、333-2、333-3)和存储器串212的交叉处。沟道层338的一部分可以响应于相应的控制栅极，并且也被称为存储单元的沟道338。3D存储器结构500还包括在TSG 334上方与存储器串212连接的多条位线(BL)341。3D存储器结构500还可以包括通过多个接触结构214与栅电极连接的多条金属互连线343。膜堆叠体335的边缘被配置为阶梯形状以允许电连接到栅电极的每一层(tier)。
在图5中，出于说明的目的，控制栅极的三个层(tier)333-1、333-2和333-3与TSG334的一个层(tier)和LSG 332的一个层(tier)被一起示出。在该示例中，每个存储器串212可以包括三个存储单元340-1、340-2和340-3，这三个存储单元340-1、340-2和340-3分别与控制栅极333-1、333-2和333-3相对应。在一些实施例中，控制栅极的数量和存储单元的数量可以多于三个以增加存储容量。3D存储器结构500还可以包括其他结构，例如，TSG切割、公共源接触部(即，阵列公共源极)和虚拟存储器串。为了简单起见，这些结构未在图5中示出。值得注意的是，图5中示出的3D存储器结构500可以仅用作示例，这不限制本公开的范围，并且还可以采用任何其他合适的3D存储器结构。
返回参考图4，在一些实施例中，存储块103可以基于浮栅技术形成。在一些实施例中，存储块103可以基于电荷捕获技术形成。基于电荷捕获的NAND闪速存储器可以提供高存储密度和高内在可靠性。以逻辑状态(“状态”，例如，存储单元340的阈值电压Vth)形式的存储数据取决于被捕获在存储单元340的存储膜337中的电荷载流子的数量。
在一些实施例中，在NAND闪速存储器中，可以针对存储页432执行读取操作和写入操作(也被称为编程操作)，并且可以针对存储块103执行擦除操作。
在一些实施例中，在NAND存储器中，存储单元340可以处于已擦除状态ER或已编程状态Pl。最初，可以通过在控制栅极333与沟道338之间实现负电压差，使得存储单元340的存储膜中的捕获的电荷载流子可以被去除，而将存储块103中的存储单元340重置为已擦除状态ER作为逻辑“1”。例如，可以通过将存储单元340的控制栅极333设置为接地，并向ACS430施加高正电压(擦除电压Verase)来引起负电压差。在已擦除状态ER(“状态ER”)下，存储单元340的阈值电压Vth可以被重置为最低值。
在一些实施例中，在编程(即，写入)期间，在控制栅极333与沟道338之间的正电压差可以通过例如在控制栅极333上施加编程电压Vpgm(例如，10V到20V之间的正电压脉冲)并将对应的位线341接地来建立。因此，电荷载流子(例如，电子)可以注入到存储单元340的存储膜中，从而增加存储单元340的阈值电压Vth。因此，存储单元340可以被编程为已编程状态P1(“状态P1”或逻辑“0”)。
在一些实施例中，可以通过测量或感测存储单元的阈值电压Vth来确定存储单元的状态(例如，状态ER或状态P1)。在读取操作期间，可以在存储单元的控制栅极333上施加读取电压Vread，并且可以在位线341处测量流过存储单元的电流。可以在未选定字线上施加通过电压Vpass以接通未选定存储单元。
在一些实施例中，NAND闪速存储器可以被配置为在单层单元(single-levelcell，SLC)模式下操作。为了增加存储容量，NAND闪速存储器还可以被配置为在多层单元(multi-level cell，MLC)模式、三层单元(triple-level cell，TLC)模式、四层单元(quad-level cell，QLC)模式或这些模式中的任何模式的组合下操作。在SLC模式下，存储单元存储1个位，并且具有两个逻辑状态：逻辑{1和0}，即，状态ER和S1。在MLC模式下，存储单元存储2个位，并且具有四个逻辑状态：逻辑{11、10、01和00}，即，状态ER、M1、M2和M3。在TLC模式下，存储单元存储3个位，并且具有8个逻辑状态：逻辑{111、110、101、100、011、010、001、000}，即，状态ER和状态T1-T7。在QLC模式下，存储单元存储4个位，并且具有16个逻辑状态：逻辑{1111、1110、1101、1100、1011、1010、1001、1000、0111、0110、0101、0100、0011、0010、0001、0000}，即，状态ER和状态Q1-Q15。存储系统10的存储器控制器20(参见图1)可以将从主机计算机15接收到的数据转换为存储器管芯100上的存储单元的对应的逻辑状态，反之亦然。
图6示了根据本公开的方面的存储器件的示例示意电路图600。示例电路示意图600包括存储块604和外围电路602。在一些方面，示例电路示意图600包括多个存储器串610，每个存储器串610具有多个存储单元608。存储器串610还可以包括在每端处的至少一个场效应晶体管(例如，MOSFET)，该至少一个场效应晶体管分别由下部选择栅(LSG)612和顶部选择栅(TSG)614控制。存储单元608可以由控制栅极控制，其中控制栅极可以连接到示例示意电路图600的字线640。TSG614的漏极端子可以连接到位线618，并且LSG 612的源极端子可以连接到阵列公共源极(ACS)616。ACS 616可以由整个存储块中的存储器串610共享，并且也被称为公共源极线。
在一些方面，示例电路示意图600可以基于浮栅技术形成。在一些方面，示例电路示意图600可以基于电荷捕获技术形成。基于电荷捕获的NAND闪速存储器可以提供高存储密度和高内在可靠性。存储数据或逻辑状态(例如，存储单元608的阈值电压Vth)取决于被捕获在存储层中的电荷量。在一些方面，存储块604可以是三维(3D)存储器件，并且示例示意电路图600可以是3D存储器阵列，其中存储单元608可以垂直地堆叠在彼此顶部。
在NAND闪速存储器中，可以在存储页622中执行读取操作和写入操作，该存储页622包括共享相同字线的所有存储单元608。在一些方面，可以经由存储页622中的选定字线(例如，WL 640)将编程电压发送到所有存储单元608的控制栅极，以对共享相同字线的所有存储单元608进行编程。如上面参考图4所描述的，行地址X-ADDR和列地址Y-ADDR可以用于定位存储块604中的选定存储单元。存储页622的行地址X-ADDR可以由行解码器/字线驱动器(例如，图4中的行解码器/字线驱动器40)选择。行地址可以包括页索引PD、块索引BD和片存储区索引PL，以分别识别存储页622、存储块604和存储器片存储区101(在图3中)。列地址Y-ADDR可以识别存储页622的数据中的字节或字。
在一些方面，虽然存储页622中的一个或多个存储单元经由选定字线(例如，WL640)接收编程电压，但其他未选定存储单元可以经由一个或多个未选定字线(例如，WL 630和WL 650)接收通过电压，该通过电压足够高以使未选定存储单元处于导电状态，但没有足够高到对这些未选定存储单元进行编程。
在一些方面，可以以字线编程次序、一次一条字线、从NAND串的一端开始并继续到NAND串的另一端地对一个或多个存储单元进行编程。在一些方面，可以从具有低页索引的WL开始到具有高页索引的WL、一次一条字线地对一个或多个存储单元进行编程。例如，可以从WL 630到WL640到WL 650开始、一次一条字线地对一个或多个存储单元进行编程。
由于不同存储单元(例如，不同存储单元608)的不同物理位置，不同存储单元之间的电性能可能不同。因此，在编程操作期间对WL信号的最佳电压电平和时序控制可以不同。
在NAND存储器中，存储单元608可以处于擦除状态ER或已编程状态Pl。最初，可以通过实现在存储单元的控制栅极与源极端子(例如，阵列公共源极616)之间的负电压差，使得存储单元608的存储层中的所有捕获的电子电荷可以被去除，而将示例示意性电路图600中的所有存储单元608重置到擦除状态ER作为逻辑“1”。例如，可以通过将存储单元608的控制栅极设置为接地，并向阵列公共源极616施加高正电压来引起负电压差。在擦除状态ER(“状态ER”)下，存储单元608的阈值电压Vth可以被重置为最低值，并且可以在位线618处测量或感测。
在编程(即，写入)期间，可以将编程电压Vpgm(例如，在10V到20V之间的正电压脉冲)施加在控制栅极上，使得可以将电子电荷(例如，电子)注入到存储单元608的存储层中，并且由此增加存储单元608的阈值电压Vth。因此，存储单元608被编程为状态P1。
NAND闪速存储器可以被配置为在单层单元(SLC)模式下操作。为了增加存储容量，NAND闪速存储器还可以被配置为在多层单元(MLC)模式、三层单元(TLC)模式、四层单元(QLC)模式或这些模式中的任何模式的组合下操作。在SLC模式下，存储单元存储1个位，并且具有两个逻辑状态(“状态”)，即，状态ER和P1。在MLC模式下，存储单元存储2个位，并且具有四个状态，即，状态ER、P1、P2和P3。在TLC模式下，存储单元存储3个位，并且具有8个状态，即，状态ER和状态P1-P7。在QLC模式下，存储单元存储4个位，并且具有16个状态。
图7示出了根据一些实施例的在SLC、MLC或TLC模式下被编程的NAND闪速存储器的阈值电压Vth分布。在SLC模式的一些实施例中，状态P1与状态S1相对应。在MLC模式的一些实施例中，状态P1-P3与状态M1-M3相对应。在TLC模式的一些实施例中，状态P1-P7与状态T1-T7相对应。在一些实施例中，存储单元的每个状态可以与阈值电压Vth的特定范围相对应，其中每个状态的阈值电压Vth分布可以由概率密度来表示。在一些实施例中，可以通过使用增量步进脉冲编程(ISPP)方案来对除了已擦除状态ER之外的状态进行编程，其中可以通过添加阶跃脉冲Vstep来增量地增加编程电压Vpgm。例如，八个TLC状态可以从具有较低阈值电压的状态ER到具有最高阈值电压的状态P7被编程。
在一些实施例中，在编程之后，可以在验证过程期间通过使用一个或多个读取参考电压VR1-VR7来验证八个TLC状态ER和T1-T7。通过将读取参考电压VR1-VR7中的一个或多个读取参考电压施加到目标存储单元的控制栅极，可以确定存储单元的阈值电压Vth的范围。例如，为了验证存储单元是否处于状态ER，可以使用读取参考电压VR1。如果目标存储单元处于状态ER，则目标存储单元的阈值电压Vth低于读取参考电压VR1。目标存储单元可以被接通并在沟道中形成导电路径。如果目标存储单元处于状态T1-T7中的任一状态，则目标存储单元的阈值电压Vth高于读取参考电压VR1。目标存储单元由此被关断。通过经由页缓冲器/感测放大器50在对应的位线处测量或感测通过目标存储单元的电流，可以验证目标存储单元的阈值电压Vth或状态。
在一些实施例中，如上面所描述的，为了确定在SLC模式下存储的两个状态ER和Pl，仅依赖于读取参考电压VRl就足够了。为了确定在MLC模式下的四个状态ER和M1-M3，可以使用读取参考电压VR1、VR2和VR3。为了确定在TLC模式下的八个状态ER和T1-T7，可以使用读取参考电压VR1-VR7。例如，在TLC模式下，状态ER的阈值电压低于VR1，并且状态T7的阈值电压高于VR7，其中状态T1的阈值电压在VR1与VR2之间。可以类似地确定状态T2-T6。
图8A示出了根据一些实施例的使用增量步进脉冲编程(ISPP)方案进行编程的示例方法800。可以关于图1-6的元素来描述图8A。示例方法800可以由存储器系统(例如，图1的存储器系统102)来执行。应当认识到的是，示例800不是穷尽性的，并且也可以在所示的操作步骤中的任一操作步骤之前、之后或之间执行其他操作步骤。在一些实施例中，示例800的一些操作步骤可以被省略，或者可以包括其他操作步骤，为了简单起见，在这里不再描述。在一些实施例中，示例800的操作步骤可以以不同的次序执行和/或变化。
在一些方面，在编程期间，存储器件可以向存储单元施加不同的编程电压以将存储单元编程为不同的状态。例如，如图7中示出的，存储单元可以具有为状态P1的目标状态。在这种情况下，存储器件可以将编程电压802施加到与存储单元相关联的WL以将存储单元编程为状态P1。如图7中示出的，电压范围在编程中与状态P1相对应。因此，存储器件施加参考电压804以验证存储单元的阈值电压是否满足电压范围。如果存储单元的阈值电压满足电压范围，则存储单元的编程完成。在一些方面，存储器件禁止存储单元进行编程。因此，存储器件将不会在进一步编程中将编程电压施加到存储单元。另一方面，如果存储单元的阈值电压不满足电压范围，则存储器件将编程电压增加阶跃脉冲并将增加的编程电压施加到与存储单元相关联的WL。例如，存储器件通过步进脉冲(例如，ISPP步进)将编程电压802增加到编程电压806。然后，存储器件将编程电压806施加到与存储单元相关联的WL，在这之后存储器件验证存储单元的阈值是否满足电压范围。存储器件重复编程过程，直到存储器件的阈值满足电压范围为止。以如上面所讨论的增量方式施加编程电压的编程操作也称为ISPP。
图8B示出了根据一些实施例的在使用图8A的ISPP方案进行编程的各种阶段期间的示例性信号波形。在水平轴上显示时间，而在垂直轴上显示信号幅度。如参考图8A所描述的，在一些方面，存储器件可以在编程操作期间将一个或多个编程电压信号(包括例如具有如图8B中示出的幅度为Vpgm1、Vpgm2的电压)施加到选定WL以将存储单元编程为目标状态。在一些方面，存储器件可以在编程操作期间施加设置电压(包括例如具有如图8B中示出的幅度为Vpass的电压)，以将存储单元编程为目标状态。在一些方面，存储器件可以施加一个或多个参考电压Vverify1、Vverify2(如图8B中示出的)，以将存储单元编程为目标状态。与所施加的一个或多个电压相关联的一个或多个时序可以包括如图8B中示出的Tboost、Tpgm、Tverify1、Tverify2。
由于存储块中存储单元的不同物理位置，一个或多个存储单元的电性能可能由于例如工艺变化或设计而不同。因此，在编程操作期间对一个或多个WL信号的最佳电压电平控制和/或时序控制可以不同。在一些方面，可以选择一个或多个修整设置并将该一个或多个修整设置应用于一个或多个WL以优化电压电平控制参数(例如，Vpgm1、Vpgm2、Vpass、Vverify1、Vverify2)和/或时序控制参数(例如，Tboost、Tpgm、Tverify1、Tverify2)来改进器件性能。
图9A-9B示出了根据一些实施例的用于执行修整设置选择的存储器件的示例示意图。然而，并非所有描绘的组件都可以使用，并且一个或多个实现方式可以包括图中未示出的附加组件。在不脱离如本文所阐述的权利要求书的精神或范围的情况下，可以对组件的布置和类型进行改变。可以提供附加的、不同的或更少的组件。
如图9A中示出的，示意图900包括控制器70和行解码器40，如参考图4所描述的。如上面参考图4所描述的，控制器70可以包括一个或多个控制电路。在一些方面，控制器70可以包括一个或多个寄存器、缓冲器和/或存储器以存储一个或多个修整设置，如本公开中所描述的。行解码器/字线驱动器40可以响应于由控制器70提供的X路径控制信号而选择存储器管芯100上的存储块103中的一个存储块。X路径控制信号和Y路径控制信号包括行地址X-ADDR和列地址Y-ADDR，行地址X-ADDR和列地址Y-ADDR可以用于定位存储块103中的选定存储单元。行地址X-ADDR可以包括页索引PD、块索引BD和片存储区索引PL以分别识别存储页432、存储块103和存储器片存储区101(在图3中)。列地址Y-ADDR可以识别存储页432的数据中的字节或字。
如图9A中示出的，控制器70包括多路复用器(MUX)902、904、910和912以及解码器920和922。在一些方面，MUX 910可以是第一多路复用器，MUX 902可以是第二多路复用器，MUX912可以是第三多路复用器，并且MUX 904可以是第四多路复用器。
在一些方面，行解码器/字线驱动器40可以被配置为对来自存储块(例如，存储块604)中的多条字线中的字线(例如，WL 640)的地址进行解码。在一些方面，多条字线的数量为N+1，并且存储块中的WL可以表示为WL0、WL1、……、WLn。
在一些方面，MUX 910和912可以包括N+1对1MUX(N+1to 1MUX)，包括N+1条数据输入线、多条选择线和单个输出。多条选择线选择N+1条输入线中的一条输入线以连接输出线。在一些方面，N+1是存储块中的WL的数量。在一些方面，MUX 902和904可以包括4对1MUX(4-to-1MUX)，包括四条数据输入线、两条选择线和单个输出。两条选择线选择四条输入线中的一条输入线来连接输出线。
在一些方面，MUX 910可以被配置为接收第一多个修整选择作为输入信号。在一些方面，第一多个修整选择中的每一个修整选择可以与第一修整参数相关联，并且第一多个修整选择中的每一个修整选择可以分别与存储块(例如，存储块604)中的多条字线中的每一条字线相对应。例如，如图9A中示出的，第一多个修整选择可以包括输入信号Trim0sel_WL0<1:0>、Trim0sel_WL1<1:0>、……、和Trim0sel_WLn<1:0>。在一些方面，第一修整参数可以包括电压电平控制修整参数以对字线执行编程操作。在一些方面，第一修整参数可以包括时序控制修整参数以对字线执行编程操作。在一些方面，MUX 910可以被配置为基于行解码器/字线驱动器40的输出，从第一多个修整选择中选择与字线相对应的第一修整选择。例如，MUX 910可以被配置为基于行解码器/字线驱动器40的输出，来选择与WL 640相对应的第一修整选择Trim0sel_WL640<1:0>。在一些方面，Trim0可以与第一修整参数相关联。在一些方面，第一修整选择Trim0sel_WL640<1:0>可以与针对与WL 640相关联的电压电平控制修整参数(例如，Vpgm)选择修整设置相关联。在一些方面，MUX 910可以被配置为将第一修整选择输出到第一修整选择解码器920。
在一些方面，MUX 902可以被配置为接收第一多个修整设置作为输入。在一些方面，虽然MUX902可以被配置为具有四个输入，例如，Trim0_A<x0:0>、Trim0_B<x0:0>、Trim0_C<x0:0>、Trim0_D<x0:0>。在一些方面，MUX 902可以被配置为具有任何数量的输入，例如，2个、8个、16个、32个或更多。在一些方面，x0+1是输入中的每个输入的位数。在一些方面，第一多个修整设置中的每一个修整设置可以与值相对应，该值与第一修整参数相关联。在一些方面，第一修整设置可以包括编程信号幅度、读取参考信号幅度或通过信号幅度以对字线执行编程操作。在一些方面，第一修整设置可以包括编程信号长度或读取参考信号长度以对字线执行编程操作。
在一些方面，MUX 902可以被配置为基于第一修整选择解码器的输出，从第一多个修整设置中选择第一修整设置。在一些方面，第一修整设置可以与第一修整参数相关联并且与字线相对应。在一些方面，第一多个修整设置的数量可以包括但不限于四个。在一些方面，第一多个修整设置可以包括四个不同的编程信号幅度，并且第一修整设置可以包括四个不同的编程信号幅度中的一个编程信号幅度。在一些方面，MUX 902可以被配置为将第一修整设置输出到行解码器40。在一些方面，控制器70可以被配置为控制行解码器40，以将第一修整设置应用于字线以对字线执行编程操作。
在一些方面，MUX 912可以被配置为接收第二多个修整选择作为输入信号。在一些方面，第二多个修整选择中的每一个修整选择可以与第二修整参数相关联，并且第二多个修整选择中的每一个修整选择可以分别与存储块(例如，存储块604)中的多条字线中的每一条字线相对应。例如，如图9A中示出的，第二多个修整选择可以包括输入信号Trim1sel_WL0<1:0>、Trim1sel_WL1<1:0>、……、和Trim1sel_WLn<1:0>。在一些方面，第二修整参数可以包括电压电平控制修整参数以对字线执行编程操作。在一些方面，第二修整参数可以包括时序控制修整参数以对字线执行编程操作。在一些方面，MUX 912可以被配置为基于行解码器的输出，从第二多个修整选择中选择与字线相对应的第二修整选择。例如，MUX 912可以被配置为基于行解码器40的输出，来选择与WL 640相对应的第二修整选择Trim1sel_WL640<1:0>。在一些方面，Trim1可以与第二修整参数相关联。在一些方面，第二修整选择Trim1sel_WL640<1:0>可以与针对与WL 640相关联的时序控制修整参数(例如，Tpgm)选择修整设置相关联。在一些方面，MUX 912可以被配置为将第二修整选择输出到第二修整选择解码器922。
在一些方面，MUX 904可以被配置为接收第二多个修整设置作为输入。在一些方面，虽然MUX902可以被配置为具有4个输入，例如，Trim1_A<x1:0>、Trim1_B<x1:0>、Trim1_C<x1:0>、Trim1_D<x1:0>。在一些方面，MUX 904可以被配置为具有任何数量的输入，例如，2个、8个、16个、32个或更多。在一些方面，x1+1是输入中的每个输入的位数。在一些方面，第二多个修整设置中的每一个修整设置可以与值相对应，该值与第二修整参数相关联。在一些方面，第二修整设置可以包括编程信号幅度、读取参考信号幅度或通过信号幅度以对字线执行编程操作。在一些方面，第二修整设置可以包括编程信号长度或读取参考信号长度以对字线执行编程操作。
在一些方面，MUX 904可以被配置为基于第二修整选择解码器的输出，从第二多个修整设置中选择第二修整设置。在一些方面，第二修整设置可以与第二修整参数相关联并且与字线相对应。在一些方面，第二多个修整设置的数量可以包括但不限于四个。在一些方面，第二多个修整设置可以包括四个不同的编程信号长度，并且第二修整设置可以包括四个不同的编程信号长度中的一个编程信号长度。在一些方面，MUX 904可以被配置为将第二修整设置输出到行解码器40。在一些方面，控制器70可以被配置为控制行解码器40，以将第二修整设置应用于字线以对字线执行编程操作。在一些方面，第二修整参数不同于第一修整参数。
在一些方面，解码器920的示例示意图在图9B中示出。解码器920可以包括反相器逻辑门932和一个或多个与逻辑门934。解码器920可以包括Trim0sel<1:0>的2位输入和seltrim0<3:0>的4位输出。
在一些方面，解码器920的示例示意图可以包括示例示意图解码器922。解码器922可以包括反相器逻辑门932和一个或多个与逻辑门934。解码器922可以包括Trim1sel<1:0>的2位输入和seltrim1<3:0>的4位输出。
如表1中示出的，可以通过使用存储器件的示例示意图来执行如参考图9A-B描述的修整设置选择，以选择一个或多个修整设置并将该一个或多个修整设置应用于对应的WL。
WL/行编号 Trim0 Trim1 Trim2 ... ... TrimM
WL0 Trim0_A Trim1_B Trim2_D TrimM_C
WL1 Trim0_C Trim1_A Trim2_C TrimM_B
...
..
..
...
WLn-1 Trim0_C Trim1_D Trim2_A TrimM_D
WLn Trim0_D Trim1_A Trim2_B TrimM_A
表1.修整设置表
在一些方面，Trim0、Trim1、Trim2、……、TrimM中的每一个可以包括修整参数，该修整参数包括电压电平控制修整参数或时序控制修整参数以对字线执行编程操作。例如，Trim0可以包括第一修整参数(例如，电压控制修整参数)，并且Trim1可以包括第二修整参数(例如，时序控制修整参数)。
修整参数Trim0、Trim1、Trim2、……、TrimM中的每一个可以包括四种不同的修整设置。例如，第一修整参数Trim0可以包括四个修整设置Trim0_A、Trim0_B、Trim0_C和Trim0_D作为四个不同的电压电平。作为另一示例，第二修整参数Trim1可以包括四个修整设置Trim1_A、Trim1_B、Trim1_C和Trim1_D作为四个不同时间长度。
目前，可以使用全局修整方法，该全局修整方法可以将修整参数的相同值应用于存储块中的所有WL。可以选择修整参数的相同值来优化性能最差的WL。全局修整方法可能会导致性能下降和较低的功率效率。可替代地或另外地，可以使用单独的WL修整方法来改进修整控制灵活性。可以针对存储块中的每个单独的WL应用修整参数的不同值。可能要求大尺寸的修整参数位和选择电路。
在本公开中，可以针对每个修整参数包括四种不同的修整设置。在大量WL、每个WL的大量修整参数(例如，电压/时序修整参数控制)以及每个电压和修整参数的较大修整大小的情况下，本公开的优势可能更显著。
具体实施例的上述描述将如此充分地揭示本公开的一般性质，以至于其他人可以通过应用本领域内的知识来针对各种应用容易地修改和/或适应这样的具体实施例，而无需过度实验，且不脱离本公开的一般概念。因此，基于本文所呈现的公开内容和指导，这种适应和修改旨在落入所公开实施例的等同物的含义和范围内。应当理解，本文的措辞或术语是出于描述而非限制的目的，使得本说明书的术语或措辞将由本领域技术人员鉴于公开和指导来解释。
本公开的实施例已经在上面借助说明指定功能的实现方式以及指定功能的关系的功能构建块进行了描述。为了便于描述，本文已经任意定义了这些功能构建块的边界。只要适当地执行指定功能以及指定功能的关系，就可以定义替代边界。
发明内容和摘要部分可以阐述如(一个或多个)发明人所设想的本公开的一个或多个示例性实施例但不是所有示例性实施例，因此，不旨在以任何方式限制本公开和所附权利要求书。本公开的广度和范围不应受上述示例性实施例中的任何示例性实施例的限制，而应仅根据所附权利要求书及其等效物来限定。

Claims (20)

1.一种三维(3D)NAND存储器件，包括：
存储单元，所述存储单元耦合到多条字线，其中，所述存储单元被配置为存储数据；
行解码器，所述行解码器被配置为对来自所述多条字线的字线的地址进行解码；以及
控制器，其中，所述控制器耦合到存储单元阵列并且包括：
第一多路复用器，所述第一多路复用器被配置为：
接收第一多个修整选择，其中，所述第一多个修整选择中的每一个修整选择与第一修整参数相关联，并且所述第一多个修整选择中的每一个修整选择分别与所述多条字线中的每一条字线相对应；
从所述第一多个修整选择中选择与所述字线相对应的第一修整选择；以及
将所述第一修整选择输出到第一修整选择解码器；
第二多路复用器，所述第二多路复用器被配置为：
接收第一多个修整设置，其中，所述第一多个修整设置中的每一个修整设置与值相对应，所述值与所述第一修整参数相关联；
基于所述第一修整选择解码器的输出，从所述第一多个修整设置中选择第一修整设置，
其中，所述第一修整设置与所述第一修整参数相关联并且与所述字线相对应；以及
将所述第一修整设置输出到所述行解码器。
2.根据权利要求1所述的存储器件，其中，所述第一修整参数包括电压电平控制修整参数或时序控制修整参数以对所述字线执行编程操作。
3.根据权利要求1所述的存储器件，其中，所述第一修整设置包括编程信号幅度、读取参考信号幅度或通过信号幅度以对所述字线执行编程操作。
4.根据权利要求1所述的存储器件，其中，所述第一修整设置包括编程信号长度或读取参考信号长度以对所述字线执行编程操作。
5.根据权利要求1所述的存储器件，其中，所述第一多个修整设置的数量为四。
6.根据权利要求1所述的存储器件，其中，所述控制器被配置为控制所述行解码器，以将所述第一修整设置应用于所述字线以对所述字线执行编程操作。
7.根据权利要求1所述的存储器件，其中，所述控制器进一步包括：
第三多路复用器，所述第三多路复用器被配置为：
接收第二多个修整选择，其中，所述第二多个修整选择中的每一个修整选择与第二修整参数相关联，并且所述第二多个修整选择中的每一个修整选择分别与所述多条字线中的每一条字线相对应；
从所述第二多个修整选择中选择与所述字线相对应的第二修整选择；以及
将所述第二修整选择输出到第二修整选择解码器；
第四多路复用器，所述第四多路复用器被配置为：
接收第二多个修整设置，其中，所述第二多个修整设置中的每一个修整设置与值相对应，所述值与所述第二修整参数相关联；
基于所述第二修整选择解码器的输出，从所述第二多个修整设置中选择第二修整设置，其中，所述第二修整设置与所述第二修整参数相关联并且与所述字线相对应；以及
将所述第二修整设置输出到所述行解码器。
8.根据权利要求1所述的存储器件，其中，所述第二修整参数包括电压电平控制修整参数或时序控制修整参数以对所述字线执行编程操作。
9.根据权利要求1所述的存储器件，其中，所述第二多个修整设置的数量为四。
10.根据权利要求1所述的存储器件，其中，所述控制器被配置为控制所述行解码器，以将所述第二修整设置应用于所述字线以对所述字线执行编程操作。
11.根据权利要求7所述的存储器件，其中，所述第二修整参数不同于所述第一修整参数。
12.一种用于操作存储器件的方法，包括：
接收第一多个修整选择；
从所述第一多个修整选择中选择与字线相对应的第一修整选择；
将所述第一修整选择输出到第一修整选择解码器；
接收第一多个修整设置，其中，所述第一多个修整设置中的每一个修整设置与值相对应，所述值与第一修整参数相关联；
基于所述第一修整选择解码器的输出，从所述第一多个修整设置中选择第一修整设置，其中，所述第一修整设置与所述第一修整参数相关联并且与所述字线相对应；以及
输出所述第一修整设置。
13.根据权利要求12所述的方法，其中，所述第一修整参数包括电压电平控制修整参数或时序控制修整参数以对所述字线执行编程操作。
14.根据权利要求12所述的方法，其中，所述第一修整设置包括编程信号幅度、读取参考信号幅度或通过信号幅度以对所述字线执行编程操作。
15.根据权利要求12所述的方法，其中，所述第一修整设置包括编程信号长度或读取参考信号长度以对所述字线执行编程操作。
16.根据权利要求12所述的方法，其中，所述第一多个修整设置的数量为四。
17.根据权利要求12所述的方法，还包括将所述第一修整设置应用于所述字线以对所述字线执行编程操作。
18.根据权利要求12所述的方法，还包括：
接收第二多个修整选择；
从所述第二多个修整选择中选择与所述字线相对应的第二修整选择；
将所述第二修整选择输出到第二修整选择解码器；
接收第二多个修整设置，其中，所述第二多个修整设置中的每一个修整设置与值相对应，所述值与第二修整参数相关联；
基于所述第二修整选择解码器的输出，从所述第二多个修整设置中选择第二修整设置，其中，所述第二修整设置与所述第二修整参数相关联并且与所述字线相对应；以及
输出所述第二修整设置。
19.根据权利要求18所述的方法，其中，所述第二修整参数不同于所述第一修整参数。
20.一种存储器系统，包括：
存储器阵列，所述存储器阵列包括耦合到多条字线的存储单元，其中，所述存储单元被配置为存储数据；
行解码器，所述行解码器被配置为对来自所述多条字线的字线的地址进行解码；以及
控制器，其中，所述控制器耦合到存储单元阵列并且包括：
第一多路复用器，所述第一多路复用器被配置为：
接收第一多个修整选择，其中，所述第一多个修整选择中的每一个修整选择与第一修整参数相关联，并且所述第一多个修整选择中的每一个修整选择分别与所述多条字线中的每一条字线相对应；
从所述第一多个修整选择中选择与所述字线相对应的第一修整选择；以及
将所述第一修整选择输出到第一修整选择解码器；
第二多路复用器，所述第二多路复用器被配置为：
接收第一多个修整设置，其中，所述第一多个修整设置中的每一个修整设置与值相对应，所述值与所述第一修整参数相关联；
基于所述第一修整选择解码器的输出，从所述第一多个修整设置中选择第一修整设置，
其中，所述第一修整设置与所述第一修整参数相关联并且与所述字线相对应；以及
将所述第一修整设置输出到所述行解码器。
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