TW202223898A - 用於立體nand快閃記憶體中的擦除和重設的方法 - Google Patents

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Abstract

本發明提出了用於擦除立體（3D）記憶體元件的儲存資料的方法。3D記憶體元件包括多個儲存塊，各個儲存塊具有多個儲存串，所述多個儲存串具有垂直地堆疊的儲存單元。各個儲存單元可透過字元線和位元線來定址。可以透過在陣列公共源極上施加擦除電壓，並在選定的儲存塊的字元線上施加第一電壓來擦除選定的儲存塊中的儲存資料。在擦除操作步驟期間，未選定的儲存塊的字元線是浮置的，即沒有外部偏壓。在擦除操作步驟之後，在整個記憶體平面的字元線上施加第二電壓，來重設儲存單元以改進資料保持。

Description

用於立體NAND快閃記憶體中的擦除和重設的方法
概括地說，本發明內容涉及半導體技術領域，以及更具體地說，本發明內容涉及擦除和重設立體（3D）記憶體的方法。
透過改進過程技術、電路設計、程式設計演算法和製造過程，將平面儲存單元縮放到更小的尺寸。然而，隨著儲存單元的特徵尺寸逼近下限，平面製程和製造技術變得富有挑戰和代價高昂。因此，平面儲存單元的儲存密度逼近上限。
立體儲存架構可以解決平面儲存單元中的密度極限。立體儲存架構包括儲存陣列和用於控制存取儲存陣列的信號的周邊元件。
隨著記憶體元件不斷縮小到較小的裸晶尺寸以降低製造成本並增加儲存密度，由於製程技術限制和可靠性問題，對平面儲存單元的縮放面臨挑戰。立體（3D）記憶體架構可以解決平面儲存單元中的密度和性能限制。
在3D NAND快閃記憶體中，可以垂直地堆疊多層儲存單元，進而可以大幅度增加每單位面積的儲存密度。當共用相同字元線的儲存頁中的儲存單元可以被同時地程式設計和讀取時，共用公共源極線的整個儲存塊中的儲存單元同時被擦除。經歷擦除操作步驟的儲存單元通常被高壓偏壓以去除儲存資料（或儲存的電荷載流子），這可能導致缺陷、並在儲存單元的儲存膜中引起移動電荷。因此，需要一種對儲存塊進行擦除和重設以改進3D NAND記憶體的資料保留的方法。
在本發明內容中描述了用於立體（3D）記憶體元件的擦除和重設方法的實施例。
本發明內容的一個方面提供了一種用於操作步驟具有儲存塊的立體（3D）記憶體元件的方法，其中，各個儲存塊包括具有垂直地堆疊的儲存單元的儲存串，並且其中，各個垂直地堆疊的儲存單元可透過字元線和位元線來定址。所述方法包括以下步驟：對選定的儲存塊執行擦除操作步驟；禁止對未選定的儲存塊進行所述擦除操作步驟；以及在執行所述擦除操作步驟之後，在所述未選定的儲存塊的字元線上施加重設電壓以將所述未選定的儲存塊重設。
在本發明的其中一些實施例中，對所述選定的儲存塊執行所述擦除操作步驟包括：在所述選定的儲存塊的陣列公共源極上施加擦除電壓；以及在所述選定的儲存塊的字元線上施加第一電壓，其中，所述第一電壓小於所述擦除電壓，進而擦除所述選定的儲存塊。
在本發明的其中一些實施例中，所述第一電壓包括在大約0 V到大約1 V之間的範圍內的電壓。在本發明的其中一些實施例中，所述第一電壓包括大約0 V的電壓。
在本發明的其中一些實施例中，所述擦除電壓包括在大約15 V至大約25 V之間的範圍內的電壓。
在本發明的其中一些實施例中，所述用於操作步驟所述3D記憶體元件的方法還包括：在執行所述擦除操作步驟之後，將所述選定的儲存塊重設，其中，所述重設包括：在所述選定的儲存塊的所述字元線上施加所述重設電壓。
在本發明的其中一些實施例中，所述用於操作步驟所述3D記憶體元件的方法還包括：在執行所述擦除操作步驟之後，在所述選定的儲存塊的所述陣列公共源極上施加大約0 V的電壓。
在本發明的其中一些實施例中，所述用於操作步驟所述3D記憶體元件的方法還包括：在執行所述擦除操作步驟之前，在所述選定的儲存塊的所述字元線上施加大約0 V的電壓；以及隨後從所述選定的儲存塊的所述字元線去除所述大約0 V的電壓，使得所述選定的儲存塊的所述字元線浮置而沒有外部偏壓。
在本發明的其中一些實施例中，所述重設電壓包括在大約1.5 V至大約3.5 V之間的範圍內的電壓。
在本發明的其中一些實施例中，所述禁止對所述未選定的儲存塊進行所述擦除操作步驟包括：在沒有外部電壓的情況下將所述未選定的儲存塊的所述字元線浮置。
在本發明的其中一些實施例中，所述禁止對所述未選定的儲存塊進行所述擦除操作步驟還包括：將所述未選定的儲存塊的陣列公共源極浮置。
本發明內容的另一個方面提供了一種立體（3D）記憶體元件結構。所述3D記憶體元件包括周邊電路，所述周邊電路被配置為：對選定的儲存塊執行擦除操作步驟；禁止對未選定的儲存塊進行所述擦除操作步驟；以及在執行所述擦除操作步驟之後，在所述未選定的儲存塊的字元線上施加重設電壓以將所述未選定的儲存塊重設。
在本發明的其中一些實施例中，在所述擦除操作步驟期間，所述周邊電路還被配置為：在所述選定的儲存塊的陣列公共源極上施加擦除電壓；以及在所述選定的儲存塊的字元線上施加第一電壓，其中，所述第一電壓小於所述擦除電壓，進而擦除所述選定的儲存塊。
在本發明的其中一些實施例中，所述周邊電路還被配置為：在執行所述擦除操作步驟之後，將所述選定的儲存塊重設，其中，所述重設電壓施加在所述選定的儲存塊的字元線上。
在本發明的其中一些實施例中，所述周邊電路還被配置為：在執行所述擦除操作步驟之前，在所述選定的儲存塊的所述字元線上施加大約0 V的電壓；以及隨後從所述選定的儲存塊的所述字元線去除所述大約0 V的電壓，使得所述選定的儲存塊的所述字元線浮置而沒有外部偏壓。
在本發明的其中一些實施例中，在禁止對所述未選定的儲存塊進行擦除操作步驟期間，所述周邊電路還被配置為：在沒有外部電壓的情況下將所述未選定的儲存塊的所述字元線浮置；以及將所述未選定的儲存塊的陣列公共源極浮置。
根據本發明內容的說明書、申請專利範圍書和附圖，本領域技術人員可以理解本發明內容的其它方面。
雖然討論了特定的配置和排列，但應該理解的是，這是僅為了說明的目的。相關領域的技術人員將認識到的是：在不脫離本發明內容的精神和範圍的情況下可以使用其它配置和排列。對於相關領域的技術人員來說顯而易見的是，本發明內容還可以用於各種其它應用。
要指出的是，說明書中對“一個實施例”、“實施例”、“示例實施例”、“一些實施例”等的引用指示所描述的實施例可以包括特定特徵、結構或特性，但是各個實施例可以不一定包括特定的特徵、結構或特性。此外，這樣的短語不一定指的是相同的實施例。另外，當結合實施例來描述特定特徵、結構或特性時，無論是否明確地描述，結合其它實施例實現這樣的特徵、結構或特性將會在相關領域的技術人員的知識範圍內。
通常，可以至少部分從上下文中的使用來理解術語。例如，至少部分地取決於上下文，本文中所使用的術語“一個或多個”可以用於以單數意義描述任何特徵、結構或特性，或者可以用於以複數意義來描述特徵、結構或特性的組合。類似地，例如“一”、“一個”或“所述”的術語可以被理解為傳達單數用法或傳達複數用法，這至少部分地取決於上下文。此外，術語“基於”可以被理解為不一定旨在傳達因素的排它性集合，而是可以至少部分地取決於上下文，允許存在不一定明確地描述的額外的因素。
應該容易理解的是，本發明內容中“上”，“上方”和“之上”的含義應該以最廣泛的方式解釋，使得“在......上”不僅意指“直接在某物上”，而且還包括在具有中間特徵或其間的層的情況下“在某物上”的含義。此外，“上方”或“之上”不僅意指“在某物上方”或“在某物之上”，而且還可以包括在沒有中間特徵或其間的層的情況下“在某物上方”或“在某物之上”的含義（即，直接在某物上）。
此外，為了便於描述，本文中可以使用空間相對術語，例如“下方”、“之下”、“下部”、“上方”、“上部”等，來描述一個元件或特徵與另一元件或特徵如圖所示的關係。除了圖中所描繪的取向之外，空間相對術語旨在包括使用中或製程步驟中的元件的不同取向。裝置可以以其它方式定向（旋轉90度或在其它取向上），以及在本文中使用的空間相對描述符同樣可以是相應地解釋的。
如本文所使用的，術語“基底”是指在其上添加後續材料層的材料。基底包括“頂”表面和“底”表面。基底的頂表面通常是形成半導體元件的位置，以及因此，除非另外說明，否則半導體元件形成在基底的頂側。底表面與頂表面相對，以及因此基底的底側與基底的頂側相對。基底本身可以被圖案化。添加到基底的頂部的材料可以被圖案化或者可以保持未圖案化。此外，基底可以包括各種各樣的半導體材料，例如矽、鍺、砷化鎵、磷化銦等。或者，基底可以由非導電材料組成，例如玻璃、塑膠或藍寶石晶圓。
如本文中所使用的，術語“層”是指包括具有厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，以及頂側相對遠離基底。層可以在整個底層或上層結構之上延伸，或者可以具有小於底層或上層結構的範圍。此外，層可以是均勻或不均勻連續結構的區域，其具有小於連續結構的厚度。例如，層可以位於連續結構的頂部表面和底部表面之間的或者連續結構的頂部表面和底部表面處的任何水平平面集合之間。層可以水平地、垂直地和/或沿錐面延伸。基底可以是層，可以在其中包括一個或多個層，和/或可以在其上、其上方和/或其下具有一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電和接觸層（在其中形成接觸、互連線和/或垂直互連通道（VIA））以及一個或多個介電層。
在本發明內容中，為了便於描述，“台階（tier）”用於指代沿垂直方向具有基本相同的高度的元件。例如，字元線和下面的閘極介電層可以被稱為“台階”，字元線和下面的絕緣層可以一起被稱為“台階”，高度基本相同的字元線可以被稱為“字元線的台階”或類似詞語等等。
如本文中所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的元件或製程步驟的特徵或參數的期望值或目標值，以及高於和/或低於期望值的範圍。值的範圍可以是由於製造製程或容限的微小變化的。如本文中所使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其在例如值的10-30％內變化（例如，值的±10％，±20％或±30％）。
在本發明內容中，術語“水平/水平地/橫向/橫向地”是指標稱地平行於基底的橫向表面，以及術語“垂直”或“垂直地”是指標稱地垂直於基底的橫向表面。
如本文所使用的，術語“3D記憶體”是指在橫向取向的基底上具有垂直取向的儲存單元電晶體串（在本文中被稱為“儲存串”，例如NAND串）的立體（3D）半導體元件，進而使得儲存串相對於基底在垂直方向上延伸。
本發明提出了用於擦除立體（3D）記憶體元件的儲存資料的方法。3D記憶體元件包括多個儲存塊，各個儲存塊具有多個儲存串，所述多個儲存串具有垂直地堆疊的儲存單元。各個儲存單元可透過字元線和位元線來定址。可以透過在陣列公共源極上施加擦除電壓，並在選定的儲存塊的字元線上施加第一電壓來擦除選定的儲存塊中的儲存資料。在擦除操作步驟期間，未選定的儲存塊的字元線是浮置的，即沒有外部偏壓。在擦除操作步驟之後，在整個記憶體平面的字元線上施加第二電壓，來重設儲存單元以改進資料保持。
圖1根據本發明內容的一些實施例示出了示例性立體（3D）記憶體元件100的俯視圖。3D記憶體元件100可以是記憶體晶片（封裝）、記憶體裸晶或記憶體裸晶的任何部分，以及可以包括一個或多個記憶體平面101，其中的各個記憶體平面可以包括多個儲存塊103。完全相同和同步的操作步驟可以在各個記憶體平面101處進行。儲存塊103（其在尺寸上可以是百萬位元組（MB））是執行擦除操作步驟的最小尺寸。如圖1所示，示例性3D記憶體元件100包括四個記憶體平面101，以及各個儲存平面101包括六個儲存塊103。各個儲存塊103可以包括多個儲存單元，其中各個儲存單元可以透過例如位元線和字元線的互連來定址。位元線和字元線可以垂直地佈局（例如，分別在行和列中），進而形成金屬線的陣列。在圖1中，位元線和字元線的方向被標記為“BL”和“WL”。在本發明內容中，儲存塊103也被稱為“儲存陣列”或“陣列”。儲存陣列是記憶體元件中執行儲存功能的核心區域。
3D記憶體元件100還包括周邊區域105、圍繞記憶體平面101的區域。周邊區域105包含許多數位、類比和/或混合信號電路以支援儲存陣列的功能，例如，頁面緩衝器、行和列解碼器以及讀出放大器。周邊電路使用主動和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等，這對於本領域普通技術人員來說將是顯而易見的。
要注意的是，圖1所示的3D記憶體元件100中的儲存平面101的排列以及各個儲存平面101中的儲存塊103的排列僅用作示例，其不限制本發明內容的範圍。
參考圖2，根據本發明內容的一些實施例示出了圖1中的區域108的放大的俯視圖。3D記憶體元件100的區域108可以包括階梯區域210和通道結構區域211。通道結構區域211可以包括儲存串212的陣列，各個儲存串包括多個堆疊的儲存單元。階梯區域210可以包括階梯結構和在階梯結構上形成的接觸結構214的陣列。在本發明的其中一些實施例中，在WL方向上跨越通道結構區域211和階梯區域210延伸的多個縫隙結構216，可以將儲存塊劃分為多個儲存指218。至少一些縫隙結構216可以充當通道結構區域211中的儲存串212的陣列的公共源極接觸（例如，陣列公共源極）。頂部選擇閘極切口220可以佈置在例如各個儲存指218的中間，以將儲存指218的頂部選擇閘極（TSG）劃分為兩個部分，進而可以將儲存指劃分為兩個儲存切片224，其中共用相同字元線的儲存切片224中的儲存單元形成可程式設計（讀/寫）儲存頁。雖然可以在儲存塊級別執行3D NAND記憶體的擦除操作步驟，但可以在儲存頁級別執行讀寫操作步驟。儲存頁在尺寸上可以是千位元組（KB）。在本發明的其中一些實施例中，區域108還包括虛設儲存串222，用於在製造期間的製程變化控制和/或用於額外的機械支撐。
圖3根據本發明內容的一些實施例示出了示例性立體（3D）儲存陣列結構300的一部分的透視圖。儲存陣列結構300包括基底330、在基底330之上的絕緣膜331、在絕緣膜331之上的下選擇閘極（LSG）332的台階以及多層控制閘極333的台階（也被稱為“字元線（WL）”），其堆疊在下選擇閘極332的頂部，以形成具有交替的導電層和介電層的膜堆疊層335。為了清楚起見，在圖3中未示出與控制閘極的台階相鄰的介電層。
各個台階的控制閘極透過膜堆疊層335由縫隙結構216-1和縫隙結構216-2隔開。儲存陣列結構300還包括在控制閘極333的堆疊層之上的頂部選擇閘極（TSG）334的台階。頂部選擇閘極334、控制閘極333和下選擇閘極332的堆疊層還被稱為“閘電極”。儲存陣列結構300還包括儲存串212以及在相鄰的下選擇閘極332之間的基底330的一些部分中的摻雜的源極線區域344。各個儲存串212包括延伸穿過絕緣膜331和具有交替的導電層和介電層的膜堆疊層335的通道孔336。儲存串212還包括在通道孔336的側壁上的儲存膜337，在儲存膜337之上的通道層338、以及被通道層338圍繞的芯填充膜339。儲存單元340（例如，儲存單元340-1、儲存單元340-2、儲存單元340-3）可以形成在控制閘極333（例如，控制閘極333-1、控制閘極333-2、控制閘極333-3）和儲存串212的交點處。通道層338的對相應控制閘極進行回應的一部分還被稱為儲存單元的通道。儲存陣列結構300還包括在頂部選擇閘極334之上與儲存串212連接的多個位元線（BL）341。儲存陣列結構300還包括透過多個接觸結構214與閘電極連接的多個金屬互連線343。膜堆疊層335的邊緣被配置為階梯形，以允許與閘電極的各個台階的電性連接。
在圖3中，出於說明目的，示出了控制閘極333-1、控制閘極333-2和控制閘極333-3的三個台階、以及頂部選擇閘極334的一個台階和下選擇閘極332的一個台階。在該示例中，各個儲存串212可以包括三個儲存單元340-1、儲存單元340-2和儲存單元340-3，其分別對應於控制閘極333-1、控制閘極333-2和控制閘極333-3。在本發明的其中一些實施例中，控制閘極的數量和儲存單元的數量可以多於三個以增加儲存容量。儲存陣列結構300還可包括其它結構，例如，TSG切口、公共源極接觸（即，陣列公共源極）以及虛設儲存串。為了簡單起見，這些結構未在圖3中示出。
圖4示出了3D NAND記憶體400的示意性橫截面，其包括與圖3中的儲存單元340類似的儲存單元。儲存單元340包括控制閘極（例如，控制閘極333）、儲存膜（例如，儲存膜337）和通道層（例如，通道層338，還被稱為通道）。
在3D NAND記憶體中，儲存膜337可以佈置在各個通道孔336的側壁上（圖3所示）。在本發明的其中一些實施例中，儲存膜337可以包括阻擋層422、儲存層424和穿隧層426。阻擋層422可以用於阻擋電荷載流子428在控制閘極333與儲存層424之間的移動。阻擋層422可以包括氧化矽和高介電常數（高k）介電，例如氧化鋁。儲存層424可以用於儲存電荷載流子428以及可以包括氮化矽。電荷載流子在儲存層424中的儲存和/或去除可能影響通道層338的開/關狀態和/或導電性。穿隧層426可用於控制電荷載流子428（電子或電洞）在通道層338與儲存層424之間的穿隧。穿隧層426可以是氧化矽、氮化矽、氮氧化矽或其任何組合。在3D NAND記憶體中，通道層338可以佈置在通道孔336（在圖3中）中的儲存膜337的側壁上。通道層338可以包括非晶矽、多晶矽和/或單晶矽。
圖5根據本發明內容的一些實施例示出了儲存塊103（還被稱為儲存陣列103）的示意性電路圖。儲存陣列103包括多個儲存串212，各個儲存串212具有多個儲存單元340。儲存串212在各個端部處還包括至少一個場效應電晶體（例如，MOSFET），其分別由下選擇閘極（LSG）332和頂部選擇閘極（TSG）334控制。以及兩個相應的電晶體被稱為下選擇電晶體332-T和頂部選擇電晶體334-T。儲存單元340可以由控制閘極333控制，其中控制閘極333可以連接到儲存陣列103的字元線。為了簡單起見，控制閘極和字元線在本發明內容中可互換使用。頂部選擇電晶體334-T的汲極端子可以連接至位元線341，以及下選擇電晶體332-T的源極端子可以連接至陣列公共源極（ACS）430。ACS 430可以由整個儲存塊中的儲存串212共用，以及還被稱為公共源極線。
在本發明的其中一些實施例中，可以基於浮閘極技術來形成儲存陣列103。在本發明的其中一些實施例中，可以基於電荷捕獲技術來形成儲存陣列103。基於電荷捕獲的NAND快閃記憶體可以提供高儲存密度和高固有可靠性。儲存資料或邏輯狀態（“狀態”，例如，儲存單元340的閾值電壓V th）取決於儲存層（例如，圖4中的儲存層424）中捕獲的電荷載流子的數量。
在NAND快閃記憶體中，可以在儲存頁432中執行讀寫操作步驟，該儲存頁432包括共用相同字元線的全部儲存單元340。在NAND記憶體中，儲存單元340可以處於擦除狀態ER或程式設計狀態P1。最初，透過在儲存單元（例如，ACS 430）的控制閘極333與源極端子之間實現負電壓差，儲存陣列103中的儲存單元340可以被重設為擦除狀態ER作為邏輯“1”，進而可以去除儲存單元340的儲存層中的捕獲的電荷載流子。例如，可以透過將儲存單元340的控制閘極333設置為接地，並將高的正電壓施加到ACS 430來引起負電壓差。在擦除狀態ER（“狀態ER”）下，儲存單元340的閾值電壓V th可以被重設為最低值，以及可以在位元線341處被測量或感測。
在程式設計（即，寫入）期間，可以在控制閘極333上施加程式設計電壓V pgm（例如，在10V到20V之間的正電壓脈衝）。作為施加程式設計電壓的結構，電荷載流子（例如，電子）被注入到儲存單元340的儲存層中，進而增加了儲存單元340的閾值電壓V th。因此，儲存單元340被程式設計為狀態P1。
圖6根據本發明內容的一些實施例示出了操作步驟600的波形。操作步驟600包括三個階段：準備操作步驟、擦除操作步驟和重設操作步驟。在執行擦除操作步驟之後，可以去除在選定的儲存塊（例如，圖1和5中的儲存塊103）中的全部儲存單元的儲存膜中儲存的電荷載流子。結果，可以擦除選定的儲存塊中的儲存資料，以及對應的儲存單元可以被重設為擦除狀態ER。
操作步驟600從準備操作步驟開始，其中可以在t 0將擦除電壓V erase施加到選定的儲存塊的ACS。在本發明的其中一些實施例中，擦除電壓V erase可以在大約15 V至大約25 V之間的範圍內。在本發明的其中一些實施例中，擦除電壓V erase可以是大約20 V。
在ACS上施加擦除電壓V erase之後，選定的儲存塊中的儲存單元的通道的電勢可以相應地增加。摻雜的源極線區域344（參見圖3）中的電荷載流子可以被注入到通道層338中。因為在由多晶矽或非晶矽組成的通道層中電荷載流子的遷移率可能較低，因此儲存單元的通道的電勢從通道的底部到頂部逐漸升高。相應地，儲存串212中的通道層的電勢從底部（即，圖5中的ACS 430）到頂部（例如，靠近位元線341）逐漸升高。
在本發明的其中一些實施例中，可以將保持-釋放脈衝V hld-re施加到選定的儲存塊和未選定的儲存塊的字元線。保持-釋放脈衝V hld-re在t 0包括0 V的外部偏壓，隨後在t 1釋放外部偏壓，即，在t 1之後將字元線浮置。當電極浮置時，電極的電勢（還被稱為電位）可以透過電磁場或電荷積累而改變。
隨後，可以在t 2將電壓V L施加到選定的儲存塊的字元線（t 2＞ t 1＞ t 0），其中選定的儲存塊的字元線的電位可以在t 3達到電壓V L。在本發明的其中一些實施例中，電壓V L可以是小於大約1 V的任何電壓。在本發明的其中一些實施例中，電壓V L可以是0 V。
在本發明的其中一些實施例中，在t 3之後，可以將選定的儲存塊中的字元線與通道層之間的電壓差設置為V L-V erase，其可以足夠高以去除在儲存單元中的儲存的電荷載流子並將儲存單元重設為擦除狀態ER。在該階段，操作步驟600進入擦除操作步驟（即，擦除操作步驟）。
在本發明的其中一些實施例中，在擦除操作步驟期間，選定的儲存塊的位元線341和頂部選擇閘極（TSG）334可以浮置，即不施加任何電壓。在該示例中，由於位元線341與ACS 430之間的寄生電容，位元線341和頂部選擇電晶體334-T可以耦合到高電勢。
在本發明的其中一些實施例中，未選定的儲存塊的字元線可以在t 1之後保持浮置，其中未選定的儲存塊的字元線的電位可以透過電容耦合在t 4上升到電壓V H。在本發明的其中一些實施例中，電壓V H可以具有接近擦除電壓V erase的大小。在本發明的其中一些實施例中，未選定的儲存塊的ACS也可以在t 1之後保持浮置，以及還可以透過電容耦合而上升到電壓V H。照此，在擦除操作步驟期間，未選定的儲存塊中的字元線與ACS（或通道層）之間的電壓差比擦除電壓V erase小得多。在未選定的儲存塊中的儲存單元中儲存的電荷載流子因此不受干擾，即，未選定的儲存塊被禁止擦除。
在本發明的其中一些實施例中，在未選定的儲存塊的字元線達到電壓V H之前存在時間延遲，即，t 4＞t 3。然而，圖6所示的電壓斜升速率僅用於說明。在本發明的其中一些實施例中，可以在t 4之後將電壓V L施加到選定的儲存塊的字元線，即，t 3＞t 2＞t 4。
在擦除操作步驟完成之後，當操作步驟600的重設操作步驟開始時，選定的儲存塊和未選定的儲存塊的ACS可以接地，即，可以在t 5施加0 V的電壓。
在重設操作步驟期間，可以重設電壓V dd施加到選定的儲存塊的字元線。在本發明的其中一些實施例中，重設電壓V dd可以是在大約1.5 V至大約3.5 V之間的範圍內的電壓。在本發明的其中一些實施例中，重設電壓V dd可以是大約2.5 V。
對於NAND快閃記憶體，重要的可靠性挑戰涉及這樣的記憶體經歷的大量程式設計和擦除操作步驟。在程式設計和擦除操作步驟期間，由於電應力而可能在穿隧層（例如，圖4中的穿隧層426）中生成缺陷，這可能導致儲存單元的降低的壽命。透過捕獲輔助穿隧，這些缺陷可以在後續的程式設計操作步驟中充當用於儲存的電荷載流子的重組中心。由於這些缺陷在穿隧層中累積，由於電荷損耗而導致的資料保留會導致比特錯誤率顯著增加。在本發明的其中一些實施例中，所儲存的電荷載流子是電子並且缺陷是電洞。透過在重設操作步驟時在字元線上施加重設電壓V dd，可以基本上去除由程式設計/擦除迴圈造成的在穿隧層中捕獲的電洞，以及進而可以降低比特錯誤率以及可以改進NAND記憶體的資料保持。
在圖6中的操作步驟600中，未選定的儲存塊的字元線在重設操作步驟中還保持浮置。因為ACS是接地的，所以未選定的儲存塊的字元線的電位透過電容耦合而降低到電壓V idle。在本發明的其中一些實施例中，電壓V idle具有遠小於重設電壓V dd的大小。在本發明的其中一些實施例中，電壓V idle大約為0V。
當在操作步驟600期間未選定的儲存塊中的儲存單元被禁止擦除時，未選定的儲存塊的浮置字元線的電勢可以改變，這取決於電容耦合的效果。當在擦除操作步驟中未選定的儲存塊的浮置字元線耦合到電壓V H時，由電壓V H引起的電場可能導致儲存單元的周圍區域或電性連接電路（例如，周邊元件中用於字元線的驅動電路）中的增加的漏電流。在本發明的其中一些實施例中，可以在儲存膜（例如，圖4中的儲存膜器337）中生成移動電荷（例如，電洞）。因此，需要一種擦除和重設3D NAND記憶體的方法，以使得可以去除在程式設計/擦除迴圈中生成的缺陷以及可以使移動電荷穩定。
圖7根據本發明內容的一些實施例示出了操作步驟700的波形。與圖6中的操作步驟600中的操作步驟類似，操作步驟700包括準備操作步驟、擦除操作步驟和重設操作步驟。然而，與操作步驟600不同，可以在操作步驟700的重設操作步驟期間將重設電壓V dd施加到未選定的儲存塊的字元線。換句話說，在重設操作步驟期間，可以將重設電壓V dd施加到整個儲存平面（例如，圖1中的儲存平面101）的字元線。在本發明的其中一些實施例中，重設電壓V dd可以是恒定電壓，其可以在t 7施加，其中，t 7＞t 6，以及可以直到操作步驟700結束才被關閉，如圖7所示。在本發明的其中一些實施例中，重設電壓V dd可以是具有大約10 ns至大約100 μs之間的持續時間的電壓脈衝。
在本發明的其中一些實施例中，可以在重設操作步驟期間的任何其它時刻將重設電壓V dd施加到選定的和未選定的儲存塊（或整個儲存平面）的字元線。例如，當擦除操作步驟結束時（即，當從選定的儲存塊的ACS去除擦除電壓V erase時，和/或當選定的儲存塊的ACS接地時），可以在t 5將重設電壓V dd施加到儲存平面的字元線。還可以在t 6或在t 5與t 6之間的任何時刻將重設電壓V dd施加到儲存平面的字元線，其中未選定的儲存塊中的字元線的電位從電壓V H斜降。
在本發明的其中一些實施例中，當儲存單元空閒時（即，不執行擦除、程式設計或讀取操作步驟時），可以將重設電壓V dd施加到NAND記憶體中的任何儲存單元的字元線。
透過在重設操作步驟期間在未選定的儲存塊的字元線上施加重設電壓V dd，可以去除或穩定在擦除操作步驟時在儲存膜中生成的移動電荷。另外，可以進一步減少由先前的程式設計/擦除迴圈造成的在儲存膜中生成的缺陷。相應地，可以改進NAND記憶體的保留。
由於重設電壓V dd也被施加在選定的儲存塊的字元線上，因此在擦除操作步驟的重設操作步驟期間，可以將重設電壓V dd施加到整個記憶體平面的字元線以改進3D NAND記憶體的保留。
圖8示出了示例性半導體記憶體元件800的截面圖。半導體記憶體元件800包括：具有周邊區域105、儲存塊第二區域103的基底330，周邊區域105具有周邊元件（例如周邊MOSFET 807），儲存塊第二區域103具有一個或多個儲存陣列（例如3D陣列結構860）。
在本發明的其中一些實施例中，3D陣列結構860類似於儲存陣列結構300，其包括陣列阱811a、下選擇閘極332，以及控制閘極（或字元線）333和頂部選擇閘極334。在相鄰的下選擇閘極332、控制閘極333和頂部選擇閘極334之間是介電層872。該記憶體元件還包括穿過頂部選擇閘極334、控制閘極333和下選擇閘極332的儲存串212。3D陣列結構860還包括絕緣材料880、連接到頂部選擇閘極334之上的儲存串212的多個位元線341，以及透過多個接觸結構214連接到下選擇閘極、控制閘極和頂部選擇閘極的多個金屬互連895a。
在用於3D陣列結構860的接觸結構214和金屬互連895a的製造期間，可以同時地形成用於周邊元件的接觸結構214p和金屬互連895p。
半導體記憶體元件800還包括在周邊區域105中的周邊電路，其向儲存塊提供支援功能。周邊區域105中的周邊電路包括許多數位、類比和/或混合信號電路，例如，行和列解碼器、驅動器、頁面緩衝器、讀出放大器、時序和控制等電路。周邊電路使用主動和/或被動半導體元件，例如電晶體、二極體、電容器、電阻器等，這對於本領域普通技術人員來說將是顯而易見的。
在本發明的其中一些實施例中，半導體記憶體元件800包括周邊電路，其被配置為在選定的儲存塊上執行與圖6和圖7中描述的擦除操作步驟類似的擦除操作步驟；禁止對未選定的儲存塊進行擦除操作步驟；以及在執行擦除操作步驟之後，在未選定的儲存塊的字元線上施加重設電壓以將未選定的儲存塊重設。已經相對於圖6和圖7詳細討論了在擦除操作步驟之後由周邊電路在選定和未選定的儲存塊上執行的重設操作步驟。
在本發明的其中一些實施例中，周邊區域105可以包括任何合適的半導體元件，例如，金屬氧化物半導體場效應電晶體（MOSFET）、二極體、電阻器、電容器等。周邊區域105中的半導體元件可以用於支援記憶體內核的儲存功能的數位、類比和/或混合信號電路的設計，例如，行和列解碼器、驅動器、頁面緩衝器、讀出放大器、時序和控制。在半導體元件中，p型和/或n型MOSFET在周邊電路設計中被廣泛地實現，以及在本發明內容的描述中用作示例。然而，周邊元件不限於MOSFET。其它周邊元件的結構，例如，二極體、電阻器、電容器、電感器等，可以在MOSFET的製造期間透過不同的遮罩設計和佈局同時地形成。為了形成除MOSFET之外的周邊元件，可以在MOSFET的製程流程中添加或修改製程步驟，例如，獲得不同的摻雜劑、膜厚度或材料堆疊層等的製程。在本發明的其中一些實施例中，MOSFET之外的周邊元件還可以利用額外的設計和/或微影遮罩級別來製造，以實現特定的電路要求。
周邊MOSFET 807可以是p通道MOSFET或n通道MOSFET，以及可以包括但不限於被淺溝槽隔離部（淺溝槽隔離（STI））809（還稱為隔離結構）圍繞的主動元件區域，在主動元件區域中形成有n型或p型摻雜的阱811，包括閘極介電、閘極導體和/或閘極硬遮罩的閘極堆疊層813。周邊MOSFET 807還可以包括源極/汲極延伸和/或暈圈區域、閘極間隔體以及位於閘極堆疊層的每一側上的源極/汲極819。周邊MOSFET 807還可以在源極/汲極的頂部中包括矽化物接觸區域（未示出）。其它已知的元件還可以形成在周邊區域中。周邊元件（例如p型和/或n型MOSFET）的結構和製造方法是本領域技術人員已知的。
淺溝槽隔離（STI） 809可以透過以下操作步驟來形成：使用微影和蝕刻來對基底進行圖案化，填充絕緣材料並對絕緣材料進行研磨以在基底330上形成共面的表面。用於淺溝槽隔離（STI） 809的絕緣材料可包括氧化矽、氮氧化矽、TEOS、低溫氧化物（LTO）、高溫氧化物（HTO）、氮化矽等。可以使用例如下列技術來佈置用於淺溝槽隔離（STI） 809的絕緣材料：化學氣相沉積（CVD）、物理氣相沉積（PVD）、等離子增強化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、高密度等離子（HDP）化學氣相沉積、快速熱化學氣相沉積（RTCVD）、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、濺鍍、熱氧化或氮化、使用爐系統的化學氣相沉積（CVD），任何其它合適的沉積方法，和/或其組合。淺溝槽隔離（STI） 809的形成還可以包括高溫退火步驟，以使所佈置的絕緣材料緻密化以實現更好的電性隔離。如本領域普通技術人員將顯而易見的，可以採用其它淺溝槽隔離（STI）結構。
周邊MOSFET 807被淺溝槽隔離（STI）809圍繞。淺溝槽隔離（STI）的深度和/或阱811的深度確定周邊MOSFET 807的主動元件區域的垂直尺寸。周邊MOSFET 807的主動元件區域在基底330上可以具有大約大於200 nm的厚度。在本發明的其中一些實施例中，周邊MOSFET 807的主動元件區域在基底330上可以具有大約小於200 nm的厚度。例如，周邊MOSFET的主動元件區域可以是SOI基底上的頂部半導體厚度的厚度，以及可以小於大約50 nm，其中，下面的掩埋氧化物用作額外的元件隔離。
周邊MOSFET 807的阱811可以包括用於n通道MOSFET的p型摻雜和用於p通道MOSFET的n型摻雜，以及分別被稱為p阱和n阱。阱811的摻雜劑和濃度影響周邊MOSFET 807的元件特性。對於具有低閾值電壓（V t）的MOSFET元件，阱811可以以較低的濃度摻雜，以及可以形成低壓p阱或低壓n阱。對於具有高V t的MOSFET，阱811可以以較高的濃度摻雜，以及可以形成高壓p阱或高壓n阱。在本發明的其中一些實施例中，為了提供與p型基底330的電性隔離，可以在具有高V t的n通道MOSFET的高壓p阱下方形成深的n阱。
對n阱的形成可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對p阱的形成可以包括任何合適的p型摻雜劑，例如硼。摻雜劑摻入可以透過離子注入，之後進行活化退火，或透過在磊晶期間對主動元件區域進行原位摻雜來實現。
周邊MOSFET 807的閘極堆疊層813可以透過“閘極優先”方案形成，其中，在源極/汲極形成之前對閘極堆疊層813進行佈置和圖案化。周邊MOSFET 807的閘極堆疊層813還可以透過“替換”方案形成，其中，可以首先形成犧牲閘極堆疊層，以及然後在源極/汲極形成之後以高k介電層和閘極導體進行替換。
在本發明的其中一些實施例中，閘極介電可以由氧化矽、氮化矽、氮氧化矽和/或高k介電膜組成，例如氧化鉿、氧化鋯、氧化鋁、氧化鉭、氧化鎂或氧化鑭膜，和/或其組合。可以透過任何合適的方法來沉積閘極介電，例如化學氣相沉積（CVD）、物理氣相沉積（PVD）、電漿增強化學氣相沉積（PECVD）、低壓化學氣相沉積（LPCVD）、快速熱化學氣相沉積（RTCVD）、濺鍍、金屬有機化學氣相沉積（MOCVD）、原子層沉積（ALD）、熱氧化或氮化，使用爐系統的化學氣相沉積（CVD）、任何其它合適的沉積方法和/或其組合。
在本發明的其中一些實施例中，閘極導體可以由金屬組成，例如鎢、鈷、鎳、銅、或鋁和/或其組合。在本發明的其中一些實施例中，閘極導體還可以包括導電材料，例如氮化鈦（TiN）、氮化鉭（TaN）等。閘極導體可以透過任何合適的沉積方法形成，例如濺鍍、熱蒸發、電子束蒸發、原子層沉積（ALD）、物理氣相沉積（PVD）、和/或其組合。
在本發明的其中一些實施例中，閘極導體還可以包括多晶半導體，例如多晶矽、多晶鍺、多晶鍺矽和任何其它合適的材料，和/或其組合。在本發明的其中一些實施例中，可以將多晶材料與任何合適類型的摻雜劑（例如硼、磷或砷等）結合。在本發明的其中一些實施例中，閘極導體還可以是非晶半導體。
在本發明的其中一些實施例中，閘極導體可以由包括WSi x、CoSi x、NiSi x或AlSi x等的金屬矽化物組成。對金屬矽化物材料的形成可以包括使用上述類似技術來形成金屬層和多晶半導體。對金屬矽化物的形成還可以包括在沉積的金屬層和多晶半導體層上施加熱退火製程，之後去除未反應的金屬。
在本發明的其中一些實施例中，周邊MOSFET 807的源極/汲極819結合有高濃度摻雜劑。對於n型MOSFET，用於源極/汲極819的摻雜劑可以包括任何合適的n型摻雜劑，例如磷、砷、銻等，和/或其任何組合。對於p型MOSFET，用於源極/汲極819的摻雜劑可以包括任何合適的p型摻雜劑，例如硼。可以透過離子注入之後進行摻雜劑活化退火來實現摻雜劑摻入。周邊MOSFET的源極/汲極819可以由與基底330相同的材料組成，例如，矽。在本發明的其中一些實施例中，周邊MOSFET 807的源極/汲極819可以由與基底330不同的材料組成以實現高性能。例如，在矽基底上，用於p型MOSFET的源極/汲極819可以包括SiGe，以及用於n型MOSFET的源極/汲極819可以包括碳摻入。利用不同的材料形成源極/汲極819可以包括在源極/汲極區域中回蝕基底材料，以及使用例如磊晶的技術來佈置新的源極/汲極材料。對源極/汲極819的摻雜還可以透過在磊晶期間的原位摻雜來實現。
由於3D記憶體元件在低信噪條件下操作步驟，因此要求周邊的半導體元件具有可靠的性能和低洩漏電流。例如，在讀出放大器中，周邊電晶體需要具有出色的閾值電壓（V t）匹配。在行或列解碼器中，電晶體需要提供更高的偏壓以驅動記憶體元件。為了實現從儲存陣列的快速讀取/向儲存陣列的快速寫入，周邊元件還需要具有良好的短通道控制的高性能（例如，高驅動電流）。
為了滿足周邊電路的不同功能的要求，可以製造具有不同結構和特性的MOSFET。例如，可以實現具有較厚的閘極介電層（例如SiO 2和/或HfO 2）的MOSFET以用於具有高電壓偏壓的應用。在另一示例中，閘極堆疊層可以包括單功函數金屬和雙高k介電材料，以製成具有不同V t的MOSFET。
周邊MOSFET 807可以在具有平面主動元件區域（如圖8所示）的基底330上形成，其中MOSFET的通道的方向和電流流動平行於基底330的頂表面。在本發明的其中一些實施例中，周邊MOSFET 807還可以在具有3D主動元件區域（例如，具有類似於“FIN”的形狀（未示出）的所謂的“ FINFET”）的基底330上形成，其中，MOSFET的閘極堆疊層包裹在FIN周圍，以及MOSFET的通道沿著FIN的三個側面（閘極下方的頂部和兩個側壁）放置。FINFET元件的結構和方法對於本領域技術人員是已知的，以及在本發明內容中不再進一步討論。
用於周邊元件的結構和製造製程不限於上述結構和製程。還可以在任何所述製程之前、之後或之間執行其它製程步驟。對於本領域普通技術人員將顯而易見的是，所述一系列製程還可以具有不同的順序，以及製程步驟可以被省略以及以任何形式進行組合。
本發明的其中一特徵在於，對於NAND快閃記憶體，重要的可靠性挑戰涉及這樣的記憶體經歷的大量程式設計和擦除操作步驟。在程式設計和擦除操作步驟期間，由於電應力而可能在穿隧層（例如，圖4中的穿隧層426）中生成缺陷，這可能導致儲存單元的降低的壽命。透過捕獲輔助穿隧，這些缺陷可以在後續的程式設計操作步驟中充當用於儲存的電荷載流子的重組中心。由於這些缺陷在穿隧層中累積，由於電荷損耗而導致的資料保留會導致比特錯誤率顯著增加。在本發明的其中一些實施例中，所儲存的電荷載流子是電子並且缺陷是電洞。透過在重設操作步驟時在字元線上施加重設電壓V dd，可以基本上去除由程式設計/擦除迴圈造成的在穿隧層中捕獲的電洞，以及進而可以降低比特錯誤率以及可以改進NAND記憶體的資料保持。
為了方便讀者比對，在此將本發明說明書中所列出的元件以及其標號對照如下，值得注意的是，可能有部分的標號同時對應到一個以上的元件名稱，將以括號（）表示，代表該元件可能因為習慣用語或是其對應位置而具有不同的名稱，實際上仍屬於同一元件標號。
100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 立體（3D）記憶體元件
101 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 記憶體平面
103 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存塊
105 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 周邊區域
108 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 區域
210 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 階梯區域
211 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道結構區域
212 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存串
214 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 接觸結構
214p . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 接觸結構
216 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 縫隙結構
216-1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 縫隙結構
216-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 縫隙結構
218 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存指
220 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 頂部選擇閘極（TSG）切口
222 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 虛設儲存串
224 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存切片
300 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 立體（3D）儲存陣列結構
330 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 基底
331 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣膜
332 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 下選擇閘極（LSG）
332-T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 下選擇電晶體
333 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 控制閘極 （上述文中也稱為字元線WL）
333-1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 控制閘極
333-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 控制閘極
333-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 控制閘極
334 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 頂部選擇閘極（TSG）
上述文中頂部選擇閘極334、控制閘極333和下選擇閘極332的堆疊層還被合稱為“閘電極”
334-T . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 頂部選擇電晶體
335 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 膜堆疊層
336 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道孔
337 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存膜
338 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 通道層
339 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 芯填充膜
340 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存單元
340-1 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存單元
340-2 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存單元
340-3 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存單元
341 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 位元線（BL）
343 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 金屬互連線
344 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 源極線區域
400 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3D NAND記憶體
422 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 阻擋層
424 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存層
426 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 穿隧層
428 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電荷載流子
430 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 陣列公共源極（ACS）（又可稱為公共源極線）
432 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 儲存頁
600 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
700 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 操作步驟
800 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 半導體記憶體元件
807 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 周邊MOSFET
809 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 淺溝槽隔離（STI）
811 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 阱
811a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 陣列阱
813 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 閘極堆疊層
819 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 源極/汲極
860 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 3D陣列結構
872 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 介電層
880 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 絕緣材料
895a . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 金屬互連
895p . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 金屬互連
t 0. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
t 1. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
t 2. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
t 3. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
t 4. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
t 5. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
t 6. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
t 7. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 時間
V erase. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 擦除電壓
V idle. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電壓
V dd. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 重設電壓
V L. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電壓
V H. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 電壓
綜上所述，本發明內容提供了一種用於操作步驟具有儲存塊的立體（3D）記憶體元件的方法，其中，各個儲存塊包括具有垂直地堆疊的儲存單元的儲存串，並且其中，各個垂直地堆疊的儲存單元可透過字元線和位元線來定址。該方法包括以下步驟：對選定的儲存塊執行擦除操作步驟；禁止對未選定的儲存塊進行擦除操作步驟；以及在執行擦除操作步驟之後，在未選定的儲存塊的字元線上施加重設電壓以將未選定的儲存塊重設。
本發明內容還提供了一種立體（3D）記憶體元件結構。該3D記憶體元件包括周邊電路，周邊電路被配置為：對選定的儲存塊執行擦除操作步驟；禁止對未選定的儲存塊進行擦除操作步驟；以及在執行擦除操作步驟之後，在未選定的儲存塊的字元線上施加重設電壓以將未選定的儲存塊重設。
在本發明的其中一些實施例中，提供一種用於擦除包括多個儲存塊的立體（3D）記憶體元件的儲存資料的方法，其中，各個儲存塊包括具有多個垂直地堆疊的儲存單元的一儲存串，並且其中，各個垂直地堆疊的儲存單元可透過一字元線和一位元線來定址，所述方法包括對一選定的儲存塊執行一擦除操作步驟，禁止對一未選定的儲存塊進行所述擦除操作步驟，以及在執行所述擦除操作步驟之後，在所述未選定的儲存塊的所述字元線上施加一重設電壓，以將所述未選定的儲存塊重設。
在本發明的其中一些實施例中，對所述選定的儲存塊執行所述擦除操作步驟包括在所述選定的儲存塊的一陣列公共源極上施加一擦除電壓，以及在所述選定的儲存塊的所述字元線上施加一第一電壓，其中，所述第一電壓小於所述擦除電壓，進而擦除所述選定的儲存塊。
在本發明的其中一些實施例中，所述施加所述第一電壓包括：施加在0 V到1 V之間的範圍內的電壓。
在本發明的其中一些實施例中，所述施加所述第一電壓包括：施加0 V的電壓。
在本發明的其中一些實施例中，所述施加所述擦除電壓包括：施加在15 V至25 V之間的範圍內的電壓。
在本發明的其中一些實施例中，還包括在執行所述擦除操作步驟之後，將所述選定的儲存塊重設，所述重設包括：在所述選定的儲存塊的所述字元線上施加所述重設電壓。
在本發明的其中一些實施例中，還包括在執行所述擦除操作步驟之後，在所述選定的儲存塊的所述陣列公共源極上施加0 V的電壓。
在本發明的其中一些實施例中，還包括在執行所述擦除操作步驟之前，在所述選定的儲存塊的所述字元線上施加0 V的電壓，以及隨後從所述選定的儲存塊的所述字元線去除所述0 V的電壓，使得所述選定的儲存塊的所述字元線浮置而沒有外部偏壓。
在本發明的其中一些實施例中，施加所述重設電壓包括：施加在1.5 V至3.5 V之間的範圍內的電壓。
在本發明的其中一些實施例中，所述禁止對所述未選定的儲存塊進行所述擦除操作步驟包括：在沒有外部電壓的情況下，將所述未選定的儲存塊的所述字元線浮置。
在本發明的其中一些實施例中，所述禁止對所述未選定的儲存塊的所述擦除操作步驟還包括：將所述未選定的儲存塊的一陣列公共源極浮置。
在本發明的其中一些實施例中，提供一種立體（3D）記憶體元件，包括一周邊電路，其被配置為，對一選定的儲存塊執行一擦除操作步驟，對一未選定的儲存塊，禁止進行所述擦除操作步驟，以及在執行所述擦除操作步驟之後，在所述未選定的儲存塊的一字元線上施加一重設電壓，以將所述未選定的儲存塊重設。
在本發明的其中一些實施例中，在所述擦除操作步驟期間，所述周邊電路還被配置為在所述選定的儲存塊的一陣列公共源極上施加一擦除電壓，以及在所述選定的儲存塊的一字元線上施加一第一電壓，其中，所述第一電壓小於所述擦除電壓，進而擦除所述選定的儲存塊。
在本發明的其中一些實施例中，所述第一電壓包括：在0 V到1 V之間的範圍內的電壓。
在本發明的其中一些實施例中，所述第一電壓是0 V的電壓。
在本發明的其中一些實施例中，所述擦除電壓包括：在15 V至25 V之間的範圍內的電壓。
在本發明的其中一些實施例中，所述周邊電路還被配置為在執行所述擦除操作步驟之後，將所述選定的儲存塊重設，其中，所述重設電壓施加在所述選定的儲存塊的一字元線上。
在本發明的其中一些實施例中，所述重設電壓包括：在1.5 V至3.5 V之間的範圍內的電壓。
在本發明的其中一些實施例中，所述周邊電路還被配置為在執行所述擦除操作步驟之前，在所述選定的儲存塊的所述字元線上施加0 V的電壓，以及隨後從所述選定的儲存塊的所述字元線去除所述0 V的電壓，使得所述選定的儲存塊的所述字元線浮置而沒有外部偏壓。
在本發明的其中一些實施例中，在禁止對所述未選定的儲存塊進行所述擦除操作步驟期間，所述周邊電路還被配置為在沒有外部電壓的情況下，將所述未選定的儲存塊的所述字元線浮置，以及將所述未選定的儲存塊的一陣列公共源極浮置。
上文將參考附圖描述本發明的實施例中的技術方案。只要有可能，就將在所有附圖中使用相同的附圖標記指示相同或相似部分。顯然，所描述的實施例只是本發明的一些而非全部實施例。可以對各種實施例中的特徵進行交換和/或組合。本領域技術人員無需創造性勞動基於本發明的實施例獲得的其他實施例將落在本發明的範圍內。
將詳細參考在附圖中示出的本發明的示例性實施例。在可能的情況下，在所有附圖中使用相同的附圖標記來表示相同或相似的元件。
以上公開內容提供了許多不同的實施例或示例，用於實現所提供的主題的不同特徵。為了簡化本發明內容，上面描述元件和佈置的具體示例。當然，這些僅僅是示例，而不旨在是限制性的。例如，在下面的描述中，對第一特徵在第二特徵上或上方的形成，可以包括其中第一特徵和第二特徵直接接觸來形成的實施例，並且還可以包括其中另外的特徵可以形成在第一和第二特徵之間以使得第一和第二特徵可以不直接接觸的實施例。此外，本發明內容可以在各種示例中重複參考數位和/或字母。這種重複是出於簡單和清楚的目的，其本身並不決定所討論的各種實施例和/或配置之間的關係。
此外，為了便於描述，本文可以使用空間相對術語，例如“下方”、“下面”、“下層”、“上面”、“上層”等來描述如圖所示的一個元件或特徵與另一個元件或特徵的關係。空間上相關的術語旨在包括元件在使用或操作步驟中的不同方向（除了圖中所示的方位之外）。所述裝置可以面向其它方向（旋轉90度或在其它方向），並且本文使用的空間上相關的描述符同樣可以相應地解釋。
雖然討論了特定的配置和佈置，但應理解，這僅為了說明性目的而完成。相關領域中的技術人員將認識到，可以使用其它配置和佈置而不偏離本發明內容的精神和範圍。對相關領域中的技術人員將顯而易見的是，也可以在各種其它應用中使用本發明內容。
注意，在本說明書中對“一個實施方式”、“實施方式”、“示例實施方式”、“一些實施方式”等的提及指示所描述的實施方式可以包括特定特徵、結構或特性，但各個實施方式可能不一定包括特定特徵、結構或特性。而且，這樣的短語並不一定指同一實施方式。此外，當結合實施方式描述特定特徵、結構或特性時，其將在相關領域中的技術人員的知識內，以結合其它實施方式（不管是否被明確描述）來影響這樣的特徵、結構或特性。
通常，可以至少部分地從在上上文中的用法來理解術語。例如，至少部分地根據上上文，如在本文使用的術語“一個或多個”可以用於在單數意義上描述任何特徵、結構或特性，或可以用於在複數意義上描述特徵、結構或特性的組合。類似地，至少部分地根據上上文，術語例如“一（a）”、“一個（an）”和“所述（the）”再次可以被理解為傳達單數用法或傳達複數用法。此外，再次至少部分地根據上上文，術語“基於”可被理解為不一定意欲傳達排他的一組因素，且可替代地允許不一定明確地描述的額外因素的存在。
應容易理解，在本發明內容中的“在……上”、“在……上面”和“在……之上”的含義應以最廣泛的方式被解釋，使得“在……上”不僅意指“直接在某物上”，而且還包括“在某物上”而在其之間有中間特徵或層的含義，以及“在……上面”或“在……之上”不僅意指“在某物上面”或“在某物之上”的含義，而且還可以包括其“在某物上面”或“在某物之上”而在其之間沒有中間特徵或層（即，直接在某物上）的含義。
此外，空間相對術語例如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等可以在本文為了便於描述而用於描述一個元件或特徵與如在附圖中所示的另外的元件或特徵的關係。除了在附圖中描繪的定向以外，空間相對術語意欲還包括在使用或處理步驟中的設備的不同定向。裝置可以以另外方式被定向（旋轉90度或在其它定向處），且在本文使用的空間相對描述符可以相應地同樣被解釋。
如在本文使用的，術語“基底”指隨後的材料層被添加到其上的材料。基底包括“頂”表面和“底”表面。基底的頂表面一般是半導體設備被形成於的地方，且因此半導體設備在基底的頂側處形成，除非另有規定。底表面與頂表面相對，且因此基底的底側與基底的頂側相對。基底本身可以被圖案化。在基底的頂部上添加的材料可以被圖案化或可以保持未被圖案化。此外，基底可以包括大量半導體材料（例如矽、鍺、砷化鎵、磷化銦等）。可選地，基底可以由非導電材料（例如玻璃、塑膠或藍寶石晶圓）製成。
如在本文使用的，術語“層”指包括具有一定厚度的區域的材料部分。層具有頂側和底側，其中層的底側相對靠近基底，而頂側相對遠離基底。層可以在整個底層或上覆結構之上延伸，或可以具有比底層或上覆結構的寬度小的寬度。此外，層可以是具有比連續結構的厚度小的厚度的同質或不同質連續結構的區域。例如，層可以位於在連續結構的頂表面和底表面之間或在其處的任何組水平面之間。層可以水平地、垂直地和/或沿著錐形表面延伸。基底可以是層，可以包括在其中的一個或多個層，和/或可以具有在其上、在其之上和/或在其之下的一個或多個層。層可以包括多個層。例如，互連層可以包括一個或多個導電層和接觸層（其中形成接觸、互連線和/或垂直互連接入（VIA））和一個或多個介電層。
在本發明內容中，為了描述的容易，“排”用於指沿著垂直方向的實質上相同的高度的元件。例如，字元線和底層閘極介電層可被稱為“排”，字元線和底層絕緣層可一起被稱為“排”，實質上相同的高度的字元線可被稱為“一排字元線”或類似術語等。
如在本文使用的，術語“名義上（標稱上）/名義上（標稱上）地”指在產品或過程的設計階段期間設置的元件或過程步驟的特性或參數的期望或目標值，連同高於和/或低於期望值的值的範圍。值的範圍可能是由於在製造製程或容限中的輕微變化。如在本文使用的，術語“大約”指示可以基於與主題半導體設備相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示在例如值的10-30%（例如，值的±10%、±20%或±30%）內變化的給定量的值。
如本文所使用的，術語“標稱/標稱地”是指在產品或製程的設計階段期間設置的用於元件或製程步驟的特性或參數的期望或目標值，以及高於和/或低於期望值的值的範圍。值的範圍可以是由於製造製程或容限中的輕微變化導致的。如本文使用的，術語“大約”指示可以基於與主題半導體元件相關聯的特定技術節點而變化的給定量的值。基於特定技術節點，術語“大約”可以指示給定量的值，其例如在值的10%-30%（例如，值的±10%、±20%或±30%）中變化。
在本發明內容中，術語“水平/水平地/橫向/橫向地”意指名義上平行於基底的橫向表面，以及術語“垂直”或“垂直地”意指名義上垂直於基底的橫向表面。
如在本文使用的，術語“3D記憶體”指具有在橫向定向的基底上的記憶體單元電晶體的垂直定向的串（在本文被稱為“記憶體串”，例如NAND串）的立體（3D）半導體設備，使得記憶體串在相對於基底的垂直方向上延伸。
上文的公開內容，提供了用於實施所提供的主題的不同特徵的多個不同實施例或示例。上文描述了元件和佈置的具體示例以簡化本發明。當然，這些只是示例，並非意在構成限制。例如，上文的描述當中出現的在第二特徵上或之上形成第一特徵，可以包括所述第一特徵和第二特徵是可以直接接觸的特徵的實施例，並且還可以包括可以在所述第一特徵和第二特徵之間形成額外的特徵、進而使得所述第一特徵和第二特徵不直接接觸的實施例。此外，本發明可以在各個示例中重複使用作為附圖標記的數位元和/或字母。這種重複的目的是為了簡化和清楚的目的，並且本身不指示所討論的在各種實施例和/或配置之間的關係。
前述對具體的實施例的描述內容將如此揭露本發明內容的一般本質，以使得其他人透過應用本技術領域的知識可以輕鬆地修改和/或適配這樣的具體實施例的各種應用，而沒有過多的實驗，並且不脫離本發明內容的一般概念。因此，基於本文中呈現的教導和指南，這樣的適配和修改旨在落在所公開的實施例的等價項的意義和範圍內。應當理解，本文中的片語或者術語是出於描述而非限制的目的的，以使得本說明書的術語或者片語將由技術人員根據所述教導和指南來解釋。
特定實施方式的前述描述將如此揭露其他人透過應用在本領域的技術內的知識可以為各種應用容易修改和/或改編這樣的特定實施方式的本發明內容的一般性質，而不偏離本發明內容的一般概念。因此，基於在本文提出的教導和指導，這樣的改編和修改被規定為在所公開的實施方式的等同物的含義和範圍內。應理解，本文的用語或術語是為了描述而不是限制的目的，使得本說明書的術語或用語應由技術人員按照教導和指導來解釋。
上面借助於說明所指定的功能及其關係的實現方式的功能構建塊描述了本發明內容的實施方式。為了描述的方便，這些功能構建塊的界限在本文被任意限定。可限定可選的界限，只要所指定的功能及其關係被適當地執行。
概述和摘要章節可闡述如發明人設想的本發明內容的一個或多個但不是全部示例性實施方式，且因此並不意欲以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上面所述的示例性實施方式中的任一者限制，但應僅根據所附的申請專利範圍及其等效物被限定。
儘管在本說明書中透過使用具體實施例描述了本發明的原理和實施方式，但是前文對實施例的描述僅意在輔助對本發明的理解。此外，可以對前述不同實施例的特徵進行組合，以形成額外的實施例。本領域普通技術人員可以根據本發明的思路對所述的具體實施方式和應用範圍做出修改。因而，不應將說明書的內容理解成是對本發明的限制。
特定實施例的前述描述將充分地揭示本發明內容的一般性質，在以及不脫離本發明內容的一般概念的情況下，其它人可以透過應用本領域技術範圍內的知識針對各種應用來容易地修改和/或適配這樣的特定實施例，而無需過度實驗。因此，基於本文給出的公開內容和指導，這樣的適配和修改旨在落入所公開的實施例的等效物的含義和範圍內。要理解的是，本文中的措辭或術語是出於描述而非限制的目的，使得本說明書的術語或措辭將由本領域技術人員根據公開內容和指導來解釋。
上文已經借助於示出指定的功能及其關係的實現方式的功能構建塊來描述了本發明內容的實施例。為了便於描述，已經在本文中任意定義了這些功能構造模組的邊界。只要適當地執行所指定的功能及其關係，就可以定義其它邊界。
發明內容和摘要部分可以闡述發明人所預期的本發明內容的一個或多個示例性實施例而不是全部示例性實施例，以及因此，不旨在以任何方式限制本發明內容和所附申請專利範圍。
本發明內容的廣度和範圍不應由上述示例性實施例中的任何實施例限制，而是應當僅根據所附申請專利範圍及其等效物來限定。 以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:立體（3D）記憶體元件 101:記憶體平面 103:儲存塊 105:周邊區域 108:區域 210:階梯區域 211:通道結構區域 212:儲存串 214:接觸結構 214p:接觸結構 216:縫隙結構 216-1:縫隙結構 216-2:縫隙結構 218:儲存指 220:頂部選擇閘極（TSG）切口 222:虛設儲存串 224:儲存切片 300:立體（3D）儲存陣列結構 330:基底 331:絕緣膜 332:下選擇閘極（LSG） 332-T:下選擇電晶體 333:控制閘極 333-1:控制閘極 333-2:控制閘極 333-3:控制閘極 334:頂部選擇閘極（TSG） 334-T:頂部選擇電晶體 335:膜堆疊層 336:通道孔 337:儲存膜 338:通道層 339:芯填充膜 340:儲存單元 340-1:儲存單元 340-2:儲存單元 340-3:儲存單元 341:位元線（BL） 343:金屬互連線 344:源極線區域 400:3D NAND記憶體 422:阻擋層 424:儲存層 426:穿隧層 428:電荷載流子 430:陣列公共源極（ACS） 432:儲存頁 600:操作步驟 700:操作步驟 800:半導體記憶體元件 807:周邊MOSFET 809:淺溝槽隔離（STI） 811:阱 811a:陣列阱 813:閘極堆疊層 819:源極/汲極 860:3D陣列結構 872:介電層 880:絕緣材料 895a:金屬互連 895p:金屬互連 t 0:時間 t 1:時間 t 2:時間 t 3:時間 t 4:時間 t 5:時間 t 6:時間 t 7:時間 V erase:擦除電壓 V idle:電壓 V dd:重設電壓 V L:電壓 V H:電壓
被併入本文並形成說明書的一部分的附圖示出本發明內容的實施方式，並連同說明書一起進一步用來解釋本發明內容的原理，並使在相關領域中的技術人員能夠製造和使用本發明內容。 當結合附圖閱讀時，根據以下具體實施方式可以最好地理解本發明的各方面。注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了討論的清楚，可以增加或減小各種特徵的尺寸。 圖1根據本發明內容的一些實施例示出了示例性立體（3D）記憶體裸晶的示意性俯視圖。 圖2根據本發明內容的一些實施例示出了3D記憶體裸晶區域的示意性俯視圖。 圖3根據本發明內容的一些實施例示出了示例性3D儲存陣列結構的一部分的透視圖。 圖4根據本發明內容的一些實施例示出了3D記憶體元件的截面圖。 圖5根據本發明內容的一些實施例示出了3D記憶體元件的示意性電路圖。 圖6至圖7根據本發明內容的一些實施例示出了用於3D記憶體元件的擦除和重設操作步驟的波形圖。 圖8根據本發明內容的一些實施例示出了示例性半導體記憶體元件的截面圖。 當結合附圖理解時，本發明內容的特徵和優點將從以下闡述的詳細描述變得更明顯，其中相似的參考符號標識相應的元件。在附圖中，相似的參考數字通常指示相同的、在功能上相似的和/或在結構上相似的元件。元件首次出現於的附圖，由在相應的參考數字中的最左邊的數字指示。 將參考附圖描述本發明內容的實施方式。
700:操作步驟
Verase:擦除電壓
Vdd:重設電壓
VL:電壓
VH:電壓
t0:時間
t1:時間
t2:時間
t3:時間
t4:時間
t5:時間
t6:時間
t7:時間

Claims (20)

  1. 一種用於擦除包括多個儲存塊的立體（3D）記憶體元件的儲存資料的方法，其中，各個儲存塊包括具有多個垂直地堆疊的儲存單元的一儲存串，並且其中，各個垂直地堆疊的儲存單元可透過一字元線和一位元線來定址，所述方法包括： 對一選定的儲存塊執行一擦除操作步驟； 禁止對一未選定的儲存塊進行所述擦除操作步驟；以及 在執行所述擦除操作步驟之後，在所述未選定的儲存塊的所述字元線上施加一重設電壓，以將所述未選定的儲存塊重設。
  2. 根據請求項1所述的方法，其中，對所述選定的儲存塊執行所述擦除操作步驟包括： 在所述選定的儲存塊的一陣列公共源極上施加一擦除電壓；以及 在所述選定的儲存塊的所述字元線上施加一第一電壓，其中，所述第一電壓小於所述擦除電壓，進而擦除所述選定的儲存塊。
  3. 根據請求項2所述的方法，其中，所述施加所述第一電壓包括：施加在0 V到1 V之間的範圍內的電壓。
  4. 根據請求項2所述的方法，其中，所述施加所述第一電壓包括：施加0 V的電壓。
  5. 根據請求項2所述的方法，其中，所述施加所述擦除電壓包括：施加在15 V至25 V之間的範圍內的電壓。
  6. 根據請求項2所述的方法，還包括： 在執行所述擦除操作步驟之後，將所述選定的儲存塊重設，所述重設包括：在所述選定的儲存塊的所述字元線上施加所述重設電壓。
  7. 根據請求項6所述的方法，還包括： 在執行所述擦除操作步驟之後，在所述選定的儲存塊的所述陣列公共源極上施加0 V的電壓。
  8. 根據請求項2所述的方法，還包括： 在執行所述擦除操作步驟之前，在所述選定的儲存塊的所述字元線上施加0 V的電壓；以及 隨後從所述選定的儲存塊的所述字元線去除所述0 V的電壓，使得所述選定的儲存塊的所述字元線浮置而沒有外部偏壓。
  9. 根據請求項1所述的方法，其中，施加所述重設電壓包括：施加在1.5 V至3.5 V之間的範圍內的電壓。
  10. 根據請求項1所述的方法，其中，所述禁止對所述未選定的儲存塊進行所述擦除操作步驟包括：在沒有外部電壓的情況下，將所述未選定的儲存塊的所述字元線浮置。
  11. 根據請求項1所述的方法，其中，所述禁止對所述未選定的儲存塊的所述擦除操作步驟還包括：將所述未選定的儲存塊的一陣列公共源極浮置。
  12. 一種立體（3D）記憶體元件，包括： 一周邊電路，其被配置為： 對一選定的儲存塊執行一擦除操作步驟； 對一未選定的儲存塊，禁止進行所述擦除操作步驟；以及 在執行所述擦除操作步驟之後，在所述未選定的儲存塊的一字元線上施加一重設電壓，以將所述未選定的儲存塊重設。
  13. 根據請求項12所述的3D記憶體元件，其中，在所述擦除操作步驟期間，所述周邊電路還被配置為： 在所述選定的儲存塊的一陣列公共源極上施加一擦除電壓；以及 在所述選定的儲存塊的一字元線上施加一第一電壓，其中，所述第一電壓小於所述擦除電壓，進而擦除所述選定的儲存塊。
  14. 根據請求項13所述的3D記憶體元件，其中，所述第一電壓包括：在0 V到1 V之間的範圍內的電壓。
  15. 根據請求項13所述的3D記憶體元件，其中，所述第一電壓是0 V的電壓。
  16. 根據請求項13所述的3D記憶體元件，其中，所述擦除電壓包括：在15 V至25 V之間的範圍內的電壓。
  17. 根據請求項12所述的3D記憶體元件，其中，所述周邊電路還被配置為： 在執行所述擦除操作步驟之後，將所述選定的儲存塊重設，其中，所述重設電壓施加在所述選定的儲存塊的一字元線上。
  18. 根據請求項17所述的3D記憶體元件，其中，所述重設電壓包括：在1.5 V至3.5 V之間的範圍內的電壓。
  19. 根據請求項17所述的3D記憶體元件，其中，所述周邊電路還被配置為： 在執行所述擦除操作步驟之前，在所述選定的儲存塊的所述字元線上施加0 V的電壓；以及 隨後從所述選定的儲存塊的所述字元線去除所述0 V的電壓，使得所述選定的儲存塊的所述字元線浮置而沒有外部偏壓。
  20. 根據請求項19所述的3D記憶體元件，其中，在禁止對所述未選定的儲存塊進行所述擦除操作步驟期間，所述周邊電路還被配置為： 在沒有外部電壓的情況下，將所述未選定的儲存塊的所述字元線浮置；以及 將所述未選定的儲存塊的一陣列公共源極浮置。
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