TWI657567B - 反或型快閃記憶體 - Google Patents

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Abstract

本發明提供一種反或型快閃記憶體，其包含降低了消耗電力的三維結構的儲存單元。本發明的快閃記憶體包括多個柱狀部，從矽基板的表面朝垂直方向延伸且包含主動區域；電荷蓄積部，以圍繞各柱狀部的側部的方式形成；控制閘極，以圍繞列方向的電荷蓄積部130A的側部的方式形成；以及選擇閘極，以圍繞列方向的電荷蓄積部130B的側部的方式形成。柱狀部的其中一個端部經由接觸孔而電性連接至位元線，柱狀部的另一個端部電性連接於形成在矽基板表面的導電區域。

Description

反或型快閃記憶體
本發明涉及一種反或（NOR）型快閃記憶體，尤其涉及一種儲存單元的三維結構。
NOR型快閃記憶體為了提高其集成度，採用假想接地方式或多電壓準位方式。在典型的假想接地方式中，儲存單元的源極/汲極（drain）與在列方向上鄰接的儲存單元的源極/汲極為共用，共用的源極及汲極電性連接於位元線。在進行讀出時，所選擇的儲存單元的源極被施加為接地電位，汲極被施加為讀出電壓，鄰接的儲存單元的源極/汲極成為浮動（floating）狀態（專利文獻1、專利文獻2）。
多電壓準位方式中，控制朝向浮動閘極（floating gate）或捕獲（trap）電荷的電荷蓄積區域的電荷，從而對儲存單元設定多個閾值。專利文獻3中，作為電荷捕獲型的多電壓準位記憶體，揭示了鏡位元型（mirror bit type）快閃記憶體。該快閃記憶體在矽基板表面與閘極電極之間，形成氧化膜-氮化膜-氧化膜的ONO，在氧化膜與氮化膜的介面上捕獲電荷。調換對源極/汲極施加的電壓，使氮化膜（電荷蓄積層）的源極側、汲極側分別保持電荷，從而在1個儲存單元中儲存2位元的資訊。而且，還提出下述結構：在閘極電極的兩端附近形成分離的ONO膜，以蓄積電荷的區域物理分離。
而且，伴隨半導體元件的高集成化，開發出一種將儲存單元三維地、或沿垂直方向堆疊的三維NAND快閃記憶體（例如專利文獻4）。所述快閃記憶體在半導體基板上從其表面朝垂直方向延伸形成多個柱（pillar），且由例如包含隧道（tunnel）絕緣層、電荷蓄積層及阻擋（block）絕緣層的儲存膜圍繞柱的側壁。 現有技術文獻 專利文獻
專利文獻1：日本專利特開2003-100092號公報 專利文獻2：日本專利特開平11-110987號公報 專利文獻3：日本專利特開2009-283740號公報 專利文獻4：日本專利特開2016-58494號公報 [發明所要解決的問題]
在NOR型快閃記憶體中，也要求高的動作電流與集成密度。若儲存單元的通道（channel）長度變短或設計規則變小，則源極/汲極間的距離將變短，從而會因未預期的擊穿（break down）導致儲存單元擅自導通，成為讀出或寫入錯誤等的原因。而且，即使在此種狀況下，仍要求縮短編程或抹除的動作時間。
本發明的目的在於解決此種以往的問題，提供一種包含三維結構的儲存單元的NOR型快閃記憶體及其製造方法。
本發明的NOR型快閃記憶體包括：基板；多個柱狀部，從所述基板的表面朝垂直方向延伸，且包含導電性的半導體材料；電荷蓄積部，以圍繞各柱狀部的側部的方式形成；絕緣部，以圍繞各柱狀部的側部的方式形成；控制閘極，以圍繞列方向的電荷蓄積部的側部的方式形成；以及選擇閘極，以圍繞列方向的絕緣部的側部的方式形成，所述柱狀部的其中一個端部經由接觸孔而電性連接於位元線，所述柱狀部的另一個端部電性連接於所述基板側的基準電位，包含所述電荷蓄積部及所述控制閘極的儲存單元與包含所述絕緣部及所述選擇閘極的選擇電晶體串聯連接。
一實施方式中，快閃記憶體還包含對儲存單元進行編程的編程部件，所述編程部件對選擇儲存單元的控制閘極施加編程電壓，對與所述選擇儲存單元串聯連接的選擇電晶體的選擇閘極施加比所述編程電壓小的選擇電壓。一實施方式中，對於所述選擇儲存單元的電荷蓄積部，從源極側注入電子。一實施方式中，快閃記憶體包含：列選擇部件，基於列位址來選擇列方向的控制閘極及選擇閘極；以及行選擇部件，基於行位址來選擇行方向的位元線及源極線。一實施方式中，所述電荷蓄積部與所述絕緣部為相同的結構。一實施方式中，所述電荷蓄積部及絕緣部包含第一氧化膜（O）、氮化膜（N）及第二氧化膜（O）。一實施方式中，所述基準電位是形成於矽基板上的導電區域。一實施方式中，儲存單元的周邊電路形成於矽基板上，儲存單元形成於所述導電區域上。
本發明係將儲存單元設為三維結構，可以不受二維的尺度限制而形成儲存單元的主動區域，能夠同時實現儲存單元的集成化與高動作電流。進而，將儲存單元串聯地形成選擇電晶體，能夠進一步降低編程時的消耗電力。
本實施方式中，例示三維結構的NOR型快閃記憶體。另外，附圖是為了便於說明發明而繪製，其各部的比例（scale）未必與實際的元件比例一致。 [實施例]
圖1（A）是表示構成本發明的實施例的NOR型快閃記憶體的儲存單元的柱狀部的概略的立體圖，圖1（B）是連接於柱狀部的位元線、控制閘極及選擇閘極的配線層的立體示意圖。
本實施例的NOR型快閃記憶體100如圖1（A）所示，包含：半導體基板110；多個柱狀部120，從半導體基板110的表面朝垂直方向（Z方向）延伸；以及2個電荷蓄積部130A、130B，以圍繞多個柱狀部120的側部的方式而形成。多個柱狀部120是在半導體基板110上呈二維陣列狀地配置，在1個柱狀部120的側部，分離地形成2個電荷蓄積部130A、130B。在X方向上形成有多個控制閘極（字元線）140的配線層，控制閘極140的各配線共同連接於列方向的各電流蓄積部130A。而且，在X方向上形成有多個選擇閘極150的配線層，選擇閘極150的各配線共同連接於列方向的各電流蓄積部130B。進而，在Y方向上形成有多個位元線160的配線層，位元線160的各配線電性連接於行方向的柱狀部120的端部（汲極區域）。包含控制閘極140及電荷蓄積部130A的電晶體構成儲存單元MC，包含選擇閘極150及電荷蓄積部130B的電晶體作為具有開關功能的限流用選擇電晶體ST發揮功能。
半導體基板110例如包含矽基板，柱狀部120例如包含圓柱狀的矽或多晶矽。柱狀部120配置在位元線與源極線之間，形成局域位元線（local bit line）。在儲存單元及限流用選擇電晶體具有n型金屬氧化物半導體（Metal Oxide Semiconductor，MOS）結構的情況下，柱狀部120例如包含p型的矽或多晶矽。
圖2（A）是柱狀部120的立體圖，圖2（B）是其A-A線剖面圖。柱狀部120例如具有直徑D、垂直方向的長度為L的圓筒形狀。但是，柱狀部120也可為棱柱狀。柱狀部120的直徑D如後所述般，根據形成於緩衝層的開口的大小來決定，長度L可根據緩衝層的厚度來決定。在柱狀部120的其中一個端部S1形成有汲極區域，在另一個端部S2形成有源極區域。當儲存單元為n型的MOS結構時，汲極區域及源極區域分別為n型。
電荷蓄積部130A、130B是呈帶狀地完全圍繞柱狀部120的側部。電荷蓄積部130A的垂直方向的長度為L1（L1＜L），電荷蓄積部130B的垂直方向的長度為L2（L2＜L）。長度L1與L2既可相等，或者也可不同。而且，在1例中，在電荷蓄積部130A與電荷蓄積部130B之間形成有間隔。
電荷蓄積部130A包含用於在其中蓄積電荷的層或介面。理想的是，電荷蓄積部130A包含介電常數相對較高的物質，以在控制閘極140與柱狀部120之間提供高的電容耦合。例如，電荷蓄積部130A從內側起依序包含氧化膜（O）132、氮化膜（N）134及氧化膜（O）136，在ONO膜的介面捕獲電荷。
優選的是，電荷蓄積部130B是與電荷蓄積部130A相同的結構，由此，電荷蓄積部130A、130B的製造變得容易。當然，串聯連接於儲存單元的選擇電晶體只要具有作為電流限制用電晶體的開關功能即可，因此，未必需要如電荷蓄積部130B般的電荷蓄積，也可為SiO 2之類的絕緣膜。
如圖1（B）所示，控制閘極140以圍繞柱狀部120的電荷蓄積部130A的方式沿X方向延伸，選擇閘極150以圍繞電荷蓄積部130B的方式沿X方向延伸。行方向的柱狀部120的端部S1的各汲極區域共同連接於位元線160，柱狀部120的另一個端部S2的各源極區域電性連接於供給基準電位的基板110。
圖3表示本實施例的儲存單元的等效電路圖。儲存單元MC與選擇電晶體ST是串聯連接，儲存單元MC的汲極區域電性連接於位元線BL，選擇電晶體ST的源極區域電性連接於源極線SL。儲存單元MC的源極區域與選擇電晶體ST的汲極區域為共用，節點N是儲存單元MC與選擇電晶體ST的源極區域/汲極區域。形成在位元線BL與源極線SL之間的柱狀部120提供儲存單元MC與選擇電晶體ST的直流路徑。
當對控制閘極140施加有電壓時，經由電荷蓄積部130A來對柱狀部120施加電場。若未在電荷蓄積部130A中蓄積電子，則比蓄積有電子時大的電場作用於柱狀部。若對控制閘極140施加的電壓為閾值以上，則在柱狀部120的表面形成反轉層，儲存單元MC成為導通狀態。若所施加的電壓小於閾值，則不在柱狀部120的表面形成反轉層，儲存單元MC成為非導通狀態。若在電荷蓄積部130A中蓄積有電子，則儲存單元MC的閾值變高，若未蓄積有電子，則閾值變低。
當對選擇閘極150施加有電壓時，經由電荷蓄積部130B對柱狀部120施加電場。電荷蓄積部130B是與電荷蓄積部130A同樣可蓄積電子的結構，但在電荷蓄積部130B中，事實上不蓄積電子、或即使有蓄積也很少。因此，選擇電晶體ST的閾值為稍許增加的程度。當對選擇閘極150施加閾值以上的電壓時，在柱狀部120表面形成反轉層，選擇電晶體ST成為導通狀態，若所施加的電壓小於閾值，則選擇電晶體ST為非導通狀態。
通過構成為帶狀的電荷蓄積部130A、130B圍繞圓筒狀的柱狀部120的外周，從而電場從控制閘極140、選擇閘極150一樣地作用於柱狀部120的外周，能夠在柱狀部120的外周形成環狀的反轉層。當選擇電晶體ST為導通狀態時，節點N電性耦合於源極線SL，此時，節點N的電位為與源極線SL的電位相等或比其稍高的電位。當儲存單元MC及選擇電晶體ST成為導通狀態時，在位元線BL與源極線SL之間形成電流路徑。
例如，當對nMOS結構的儲存單元MC進行編程時，對選擇位元線BL供給某個正電壓，對選擇源極線SL例如供給GND電壓，對選擇字元線WL（控制閘極140）供給正的編程電壓Vpgm，對選擇閘極150供給正的選擇電壓Vsel。編程電壓Vpgm大於選擇電壓Vsel，編程電壓Vpgm例如為8 V，選擇電壓Vsel例如為3 V。而且，選擇位元線BL的某個正電壓例如為5 V。
當選擇儲存單元MC通過編程電壓Vpgm而成為導通狀態，與選擇儲存單元MC串聯連接的選擇電晶體ST通過選擇電壓Vsel而成為導通狀態時，電流從選擇位元線BL流向選擇源極線SL。此時，選擇電晶體ST通過比編程電壓Vpgm小的選擇電壓Vsel而導通，因此只能使比流經選擇儲存單元MC的電流小的電流流動。即，選擇電晶體ST限制從選擇儲存單元MC供給的電流流向源極線SL。由此，在選擇儲存單元MC的源極區域即節點N處產生大量電子。節點N的電位大致為GND電位準位（level），在節點N處產生的電子因與選擇儲存單元MC的汲極的電位差，而從選擇儲存單元MC的源極區域側（節點N側）注入至電荷蓄積部130A。由此，例如，在選擇儲存單元MC中編程有資料“0”。
在選擇儲存單元MC的讀出動作中，對選擇字元線WL施加讀出電壓Vread，對與選擇儲存單元MC串聯連接的選擇電晶體ST的選擇閘極150施加選擇電壓Vsel。讀出電壓Vread為與選擇電壓Vsel相等的大小，例如為3 V。對選擇位元線BL供給某個正電壓（例如5 V），對選擇源極線SL例如供給GND電壓。在選擇儲存單元MC中蓄積有電子的情況下（儲存有資料“0”的情況下），選擇電晶體ST為導通狀態，但由於選擇儲存單元MC為非導通狀態，因此選擇位元線BL的電位不發生變化。在選擇儲存單元MC中未蓄積有電子的情況下（儲存有資料“1”的情況下），由於選擇電晶體ST與選擇儲存單元MC均成為導通狀態，因此選擇位元線BL的電位下降，或者電流從選擇位元線BL流向選擇源極線SL。選擇位元線BL的電位或電流由讀出放大器（sense amplifier）予以檢測。
在選擇儲存單元MC的抹除動作中，與NAND型快閃記憶體同樣地，使蓄積在電荷蓄積部130A中的電荷通過FN隧穿（tunneling）而釋放至通道區域。例如，通過對選擇儲存單元MC的字元線WL施加負的抹除電壓Vers，對選擇位元線BL、選擇源極線SL施加正的電壓，從而電子隧穿電荷蓄積部130A而釋放至通道區域。選擇閘極150也可為浮置狀態，或者，當欲使可能蓄積在電荷蓄積部130B中的電子釋放時，也可與選擇儲存單元MC同樣地，施加負的抹除電壓Vers。而且，選擇儲存單元MC的抹除也可將連接於選擇位元線及選擇源極線的多個儲存單元統一抹除。
接下來，對本實施例的儲存單元的效果進行說明。圖4（A）及圖4（B）表示在1個柱狀部形成有1個電晶體的三維結構的儲存單元（比較例）。如此圖4（A）及圖4（B）所示，以圍繞柱狀部10外周的方式形成有電荷蓄積部20，在電荷蓄積部20上連接有控制閘極CG。當對選擇儲存單元進行編程時，對位元線BL施加正電壓，對源極線SL施加GND電壓，對字元線施加正的編程電壓，使選擇儲存單元導通。由此，電流從汲極流向源極，在通道中產生的熱電子（hot electron）注入至電荷蓄積部20。當進行此種通道熱電子注入時，必須使一定以上的通道電流從汲極流向源極，但在柱狀部10中，會根據其垂直方向的長度而產生壓降。因此，對控制閘極CG施加相對較高的編程電壓，因而必須使多的汲極電流流動。其結果，編程時的消耗電力變大。
與此相對，本實施例的儲存單元的結構中，在1個柱狀部120中串聯地形成2個電晶體，在編程時，利用選擇電晶體ST來限制從選擇儲存單元MC供給的電流，由此，使選擇儲存單元的源極側產生熱電子，將所產生的熱電子從選擇儲存單元的源極側注入至電荷蓄積部130A。因此，並不如通道熱電子注入般需要大的通道電流，能夠降低編程時的消耗電力。進而，可減小對選擇字元線施加的編程電壓Bpgm，從而能夠抑制對鄰接的儲存單元的編程干擾。
圖5是表示本實施例的NOR型快閃記憶體的電氣概略結構的方塊圖。本實施例的NOR型快閃記憶體需要新的用於使選擇電晶體ST導通/斷開的結構，但除此以外的結構與以往的NOR型快閃記憶體同樣。
本實施例的快閃記憶體200包含：儲存單元陣列210，呈m列×n行地排列有圖3所示的將選擇電晶體ST串聯連接而成的儲存單元；輸入/輸出緩衝器220，連接於外部輸入/輸出端子I/O，保持輸入/輸出資料；位址緩衝器230，保持由輸入/輸出緩衝器120所輸入的位址資料（address data）；列選擇/驅動電路240，基於由位址緩衝器230所保持的列位址Ax，進行字元線WL_0、WL_1、…、WL_m及選擇閘極SEL_0、SEL_1、…SEL_m的選擇及驅動；行選擇/驅動電路250，基於由位址緩衝器230所保持的行位址Ay，進行位元線BL_0、BL_1、…BL_n及源極線SL_0、SL_1、…SL_n的選擇及驅動；讀出放大器260，在讀出動作等中，感測選擇位元線的電位或電壓；控制部270，基於由輸入/輸出緩衝器220所輸入的命令等來控制各部；以及內部電壓產生電路280，生成資料的讀出、編程及抹除等所需的各種電壓（編程電壓Vpgm、讀出電壓Vread、抹除電壓Vers等）。
控制部270基於從外部輸入的命令等來控制各部，以執行讀出動作、編程動作、抹除動作。列選擇/驅動電路240在基於列位址Ax來選擇例如第p個字元線WL_p時，同時選擇第p個選擇閘極SEL_p，且以與動作（編程電壓Vpgm、讀出電壓Vread、抹除電壓Vers）相應的電壓來驅動選擇字元線WL_p，並以選擇電壓Vsel來驅動所選擇的選擇閘極SEL_p。由此，選擇儲存單元MC經由選擇電晶體ST而電性連接於選擇源極線SL。
另外，所述實施例中，如圖1（B）所示，表示了控制閘極140及選擇閘極150的配線層沿X方向延伸的示例，但並不限於此，控制閘極140與選擇閘極150的配線層也可沿不同的方向延伸，總之，只要是在選擇儲存單元MC時，能夠選擇與其串聯連接的選擇電晶體ST的結構即可。
進而，所述實施例中，表示了選擇電晶體ST包含電荷蓄積部130B的示例，但選擇電晶體ST只要具備導通/斷開的開關功能即可，未必需要具備電荷蓄積功能。對於選擇電晶體ST的閘極絕緣膜使用電荷蓄積部130B是因為：與儲存單元的電荷蓄積部130A為相同結構容易製造。因此，選擇電晶體ST的閘極絕緣膜也可與通常的MOS電晶體同樣，為不具有電荷蓄積功能的SiO 2等閘極氧化膜。
而且，所述實施例中，設為將儲存單元MC的電荷蓄積部130A與選擇電晶體ST的電荷蓄積部130B物理分離的結構，但並不限於此，也可如圖6所示般構成為：在1個柱狀部120中形成1個沿垂直方向連續的電荷蓄積部130，控制閘極140以垂直方向的長度L1而與電荷蓄積部130重迭（overlap），選擇閘極150以垂直方向的長度L2而與電荷蓄積部130重迭。此時的等效電路也為圖3所示者。
請參照圖7（A）至圖7（D）直至圖10（K）至圖10（M）來說明本實施例的儲存單元的製造方法。此處，例示製造下述結構的方法，該結構如圖6所示，控制閘極140與選擇閘極150重迭於1個連續的電流蓄積部130。如圖7（A）所示，準備矽基板300。矽基板300為半絕緣性的i型或者p型。在矽基板300的表面，離子注入磷或砷等雜質，在矽基板300的表面形成n+的高雜質層310。離子注入的能量（energy）及時間是根據高雜質層310的雜質濃度或膜厚而適當選擇。高雜質層310構成儲存單元陣列的源極線SL。
如圖7（B）所示，在高雜質層310的整個面上形成第1緩衝層320。第1緩衝層320例如為矽氧化膜（SiO 2）。繼而，在第1緩衝層320的整個面上形成第2緩衝層330。第2緩衝層330例如為矽氮化膜（SiN）。第1緩衝層320、第2緩衝層330例如是通過化學氣相沉積（Chemical Vapor Deposition，CVD）而堆積。
接下來，如圖7（C）所示，在第2緩衝層330上形成掩模（mask）層340。掩模層340例如為光致抗蝕劑層，在掩模層340上，通過微影（photolithography）工序而形成直徑D的圓形狀開口。接下來，將掩模層340用作蝕刻（etching）用掩模，對第2緩衝層330及第1緩衝層320進行非等向性乾式蝕刻。優選的是，選擇在第1緩衝層320與高雜質層310之間選擇比大的蝕刻劑。由此，能夠在到達高雜質層310的時刻，使蝕刻相對較容易地停止。其結果，在第2緩衝層330及第1緩衝層320中，形成到達高雜質層310的、大致直徑D的開口350。
接下來，去除掩模層340，如圖7（D）所示，在包含開口350的第2緩衝層330的整個面上，通過CVD等來形成一定膜厚的多晶矽層360。多晶矽層360填充開口350內，填充在開口350內的多晶矽成為提供儲存單元的局域位元線或通道區域的柱狀部。在儲存單元為n型MOS結構的情況下，多晶矽層360可為摻雜有硼等的p型多晶矽。而且，也可使柱狀部由多晶矽以外的材質構成。此時，以露出至開口350內的矽層（高雜質層310）為起點來使矽層外延成長。矽層填充開口350內，且成長至覆蓋第2緩衝層330的整個面的膜厚為止。
接下來，進行多晶矽層360的平坦化處理或回蝕（etch back）處理。平坦化處理優選的是通過化學機械研磨（Chemical Mechanical Polishing，CMP）來進行，如圖8（E）所示，進行至第2緩衝層330露出為止。由此，在開口350內形成包含多晶矽的柱狀部120。柱狀部120的軸向長度規定儲存單元的局域位元線的長度。因此，理想的是，平坦化處理是通過CMP來精度良好地進行。接下來，對包含柱狀部120的第2緩衝層330的整個面進行磷或砷的離子注入。通過該離子注入，在柱狀部120的端部形成n型的汲極區域。通過適當選擇離子注入的能量及時間等，能夠獲得所期望的汲極區域的深度及雜質濃度。另外，除了離子注入以外，例如也可在整個面上形成n+ 層，並通過固相擴散而在柱狀部120形成汲極區域。
接下來，如圖8（F）所示，去除第2緩衝層330。優選的是，第2緩衝層330是對第1緩衝層320通過有選擇性的濕式蝕刻（wet etching）而去除。由此，僅柱狀部120的底部被第1緩衝層320包圍，而除此以外的柱狀部120的側部及上部露出。此處應留意的是，通過適當選擇第1緩衝層320的厚度或第2緩衝層330的厚度，可決定柱狀部120的長度及露出的側部的範圍。
接下來，如圖8（G）所示，在包含柱狀部120的第1緩衝層320的整個面上形成電荷蓄積部370。電荷蓄積部370為第一氧化膜（O）372、氮化膜（N）374、第二氧化膜（O）376的ONO結構，分別以一定的膜厚而形成。
接下來，如圖9（H）所示，以覆蓋電荷蓄積部370的方式，在整個面上以一定的膜厚來形成選擇閘極用的導電層380。導電層380例如可為摻雜有雜質的多晶矽、或者Al、Cu等金屬材料。進而，導電層380也可包含多晶矽及形成於此多晶矽上的1個或多個金屬層（例如TiN、W）。
接下來，如圖9（I）所示，對導電層380進行蝕刻，以使電荷蓄積部370露出。蝕刻並無特別限定，但例如可由兩階段的工序來進行。起先，通過CMP來將導電層380平坦化至一定的膜厚為止，隨後，對於電荷蓄積部370，使用有選擇性的蝕刻劑來對導電層380進行蝕刻。由此，柱狀部120頂部的電荷蓄積部370露出，可獲得覆蓋柱狀部120側部的帶狀導電層380。
接下來，在基板整個面上，例如使矽氧化膜等層間絕緣膜390以一定的膜厚形成後，如圖9（J）所示，對層間絕緣膜390進行回蝕，以在導電層380上殘留層間絕緣膜390，進而，以覆蓋層間絕緣膜390及電荷蓄積部370的方式來形成控制閘極用的導電層400。導電層400例如可為摻雜有雜質的多晶矽或者Al、Cu等金屬材料。進而，導電層380也可包含多晶矽及形成於此多晶矽上的1個或多個金屬層（例如TiN、W）。
接下來，對於導電層400，以與導電層380的蝕刻同樣的方法進行蝕刻，如圖10（K）所示，覆蓋柱狀部120頂部的電荷蓄積部370露出，在柱狀部120的側部，形成通過層間絕緣膜390而從導電層380分離的帶狀的導電層400。
接下來，如圖10（L）所示，在基板整個面上，例如形成矽氧化膜等層間絕緣膜410。繼而，在層間絕緣膜410上形成抗蝕劑等掩模層（圖中省略），通過微影工序，在掩模層上形成開口，繼而，經由掩模層來對層間絕緣膜410及電荷蓄積部370進行蝕刻，形成到達柱狀部120的接觸孔420。
接下來，如圖10（M）所示，在包含接觸孔420的基板整個面上，形成位元線用的金屬材料430。金屬材料430例如為Al或Cu等。繼而，金屬材料430經微影工序而加工成位元線。而且，在圖7（D）至圖10（L）的工序中，對基板施加一定的溫度，在此工序中，高雜質層310的雜質擴散至柱狀部120的端部，在柱狀部120的端部形成n型的源極擴散區域440。第1緩衝層310的膜厚被調整為與雜質從高雜質層310擴散的距離大致相等。
通過在矽基板300的整個表面形成高雜質層310即源極線SL，從而能夠將儲存單元陣列的所有儲存單元的源極擴散區域440共同連接於源極線SL。或者，通過在矽基板300表面的所選擇的區域形成多個高雜質層310，從而能夠將源極線SL共同連接於所選擇的儲存單元的源極擴散區域440。而且，讀出放大器或解碼器等的周邊電路可形成在較儲存單元陣列為下方的矽基板300上。
所述製造方法中，在矽基板300的表面形成有高雜質層310，但也可在高雜質層310與矽基板之間，介隔作為高熔點材料的金屬層或金屬矽化物層，以可耐受高溫程序。
對本發明的優選實施方式進行了詳述，但本發明並不限定於特定的實施方式，可在權利要求書所記載的本發明的主旨範圍內進行各種變形、變更。
10、120：柱狀部 20、130、130A、130B、370：電荷蓄積部 100：NOR型快閃記憶體（快閃記憶體） 110：矽基板（半導體基板、基板） 132、136、372、376：氧化膜 134、374：氮化膜 140、CG：控制閘極 150、SEL_0、SEL_1、SEL_m：選擇閘極 160、BL、BL_0、BL_1、BL_n：位元線 200：快閃記憶體 210：儲存單元陣列 220：輸入/輸出緩衝器 230：位址緩衝器 240：列選擇/驅動電路 250：行選擇/驅動電路 260：讀出放大器 270：控制部 280：內部電壓產生電路 300：矽基板 310：高雜質層 320：第1緩衝層 330：第2緩衝層 340：掩模層 350：開口 360：柱狀部（多晶矽層） 380、400：導電層 390、410：層間絕緣膜 420：接觸孔 430：金屬材料 440：源極擴散區域 Ax：列位址 Ay：行位址 D：直徑 L、L1、L2：垂直方向的長度 MC：儲存單元 N：節點 S1：其中一個端部 S2：另一個端部 SL、SL_0、SL_1、SL_n：源極線 ST：選擇電晶體 Vers：抹除電壓 Vpgm：編程電壓 Vread：讀出電壓 Vsel：選擇電壓 WL、WL_0、WL_1、WL_m：字元線 X、Y、Z：方向
圖1（A）是構成本發明的實施例的NOR型快閃記憶體的儲存單元的柱狀部的概略立體圖，圖1（B）是位元線、控制閘極及選擇閘極的配線層的立體示意圖。 圖2（A）是本發明的實施例的儲存單元的柱狀部的立體圖，圖2（B）是其A-A線剖面圖。 圖3是NOR型儲存單元的等效電路圖。 圖4（A）是在柱狀部形成1個電晶體的儲存單元的比較例，圖4（B）是其比較例的等效電路圖。 圖5是表示本發明的實施例的NOR型快閃記憶體的電氣概略結構的方塊圖。 圖6是表示本發明的實施例的儲存單元的變形例的圖。 圖7（A）至圖7（D）是對本發明的實施例的NOR型快閃記憶體的製造工序進行說明的概略剖面圖。 圖8（E）至圖8（G）是對本發明的實施例的NOR型快閃記憶體的製造工序進行說明的概略剖面圖。 圖9（H）至圖9（J）是對本發明的實施例的NOR型快閃記憶體的製造工序進行說明的概略剖面圖。 圖10（K）至圖10（M）是對本發明的實施例的NOR型快閃記憶體的製造工序進行說明的概略剖面圖。

Claims (8)

  1. 一種反或型快閃記憶體，包括： 基板； 多個柱狀部，從所述基板的表面朝垂直方向延伸，且包含導電性的半導體材料； 電荷蓄積部，以圍繞各所述柱狀部的側部的方式而形成； 絕緣部，以圍繞各所述柱狀部的側部的方式而形成； 控制閘極，以圍繞列方向的所述電荷蓄積部的側部的方式而形成；以及 選擇閘極，以圍繞列方向的所述絕緣部的側部的方式而形成， 所述柱狀部的其中一個端部經由接觸孔而電性連接於位元線，所述柱狀部的另一個端部電性連接於所述基板側的基準電位， 包含所述電荷蓄積部及所述控制閘極的儲存單元與包含所述絕緣部及所述選擇閘極的選擇電晶體串聯連接。
  2. 如申請專利範圍第1項所述的反或型快閃記憶體，其中， 所述快閃記憶體還包含對所述儲存單元進行編程的編程部件，所述編程部件對選擇儲存單元的所述控制閘極施加編程電壓，對與所述選擇儲存單元串聯連接的所述選擇電晶體的所述選擇閘極施加比所述編程電壓小的選擇電壓。
  3. 如申請專利範圍第2項所述的反或型快閃記憶體，其中， 對於所述選擇儲存單元的所述電荷蓄積部，從源極側注入電子。
  4. 如申請專利範圍第1項至第3項中任一項所述的反或型快閃記憶體，其中， 所述快閃記憶體包含：列選擇部件，基於列位址來選擇列方向的所述控制閘極及所述選擇閘極；以及行選擇部件，基於行位址來選擇行方向的所述位元線及源極線。
  5. 如申請專利範圍第1項所述的反或型快閃記憶體，其中， 所述電荷蓄積部與所述絕緣部為相同的結構。
  6. 如申請專利範圍第5項所述的反或型快閃記憶體，其中， 所述電荷蓄積部及所述絕緣部包含第一氧化膜（O）、氮化膜（N）及第二氧化膜（O）。
  7. 如申請專利範圍第1項所述的反或型快閃記憶體，其中， 所述基準電位是形成於矽基板上的導電區域。
  8. 如申請專利範圍第7項所述的反或型快閃記憶體，其中， 所述儲存單元的周邊電路形成於矽基板上，所述儲存單元形成於所述導電區域上。
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