TWI685949B - 非揮發性記憶體結構 - Google Patents

非揮發性記憶體結構 Download PDF

Info

Publication number
TWI685949B
TWI685949B TW108116754A TW108116754A TWI685949B TW I685949 B TWI685949 B TW I685949B TW 108116754 A TW108116754 A TW 108116754A TW 108116754 A TW108116754 A TW 108116754A TW I685949 B TWI685949 B TW I685949B
Authority
TW
Taiwan
Prior art keywords
layer
volatile memory
memory structure
item
conductor
Prior art date
Application number
TW108116754A
Other languages
English (en)
Other versions
TW202044552A (zh
Inventor
王子嵩
馬晨亮
Original Assignee
力晶積成電子製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 力晶積成電子製造股份有限公司 filed Critical 力晶積成電子製造股份有限公司
Priority to TW108116754A priority Critical patent/TWI685949B/zh
Priority to CN201910449969.XA priority patent/CN111952314A/zh
Priority to US16/507,065 priority patent/US10971519B2/en
Application granted granted Critical
Publication of TWI685949B publication Critical patent/TWI685949B/zh
Publication of TW202044552A publication Critical patent/TW202044552A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一種非揮發性記憶體結構，包括基底、堆疊結構、導體柱、通道層、電荷儲存結構與第二介電層。堆疊結構設置在基底上，且具有開口。堆疊結構包括交替堆疊的多個第一導體層與多個第一介電層。導體柱設置在開口中。通道層設置在堆疊結構與導體柱之間。電荷儲存結構設置在堆疊結構與通道層之間。第二介電層設置在通道層與導體柱之間。上述非揮發性記憶體結構可有效地提升記憶體元件的電性效能及可靠度。

Description

非揮發性記憶體結構
本發明是有關於一種記憶體結構，且特別是有關於一種非揮發性記憶體結構。
由於非揮發性記憶體(non-volatile memory)可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體。
然而，隨著非揮發性記憶體的積集度不斷提升，如何提升記憶體元件的電性效能及可靠度為目前業界所持續努力的目標。
本發明提供一種非揮發性記憶體結構，其可有效地提升記憶體元件的電性效能及可靠度。
本發明提出一種非揮發性記憶體結構，包括基底、堆疊結構、導體柱、通道層、電荷儲存結構與第二介電層。堆疊結構 設置在基底上，且具有開口。堆疊結構包括交替堆疊的多個第一導體層與多個第一介電層。導體柱設置在開口中。通道層設置在堆疊結構與導體柱之間。電荷儲存結構設置在堆疊結構與通道層之間。第二介電層設置在通道層與導體柱之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一導體層的材料例如是金屬或摻雜多晶矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一介電層的材料例如是氧化矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，導體柱的材料例如是金屬或摻雜多晶矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，通道層更可設置在導體柱與基底之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，通道層的材料例如是多晶矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，電荷儲存結構可包括電荷儲存層、第三介電層與第四介電層。電荷儲存層設置在堆疊結構與通道層之間。第三介電層設置在堆疊結構與電荷儲存層之間。第四介電層設置在電荷儲存層與通道層之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，電荷儲存層例如是電荷捕捉層。
依照本發明的一實施例所述，在上述非揮發性記憶體結 構中，電荷儲存層的材料例如是氮化矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第三介電層與第四介電層的材料例如是氧化矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二介電層的材料例如是氧化矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括半導體層。半導體層設置在通道層與基底之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，半導體層的材料例如是磊晶矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括第二導體層。第二導體層設置在最上層的第一導體層上方，且連接於通道層。第二導體層與最上層的第一導體層可彼此隔離。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第一介電層可設置在第二導體層與最上層的第一導體層之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二導體層的材料例如是摻雜多晶矽。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括接觸窗。接觸窗電性連接於第二導體層。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括接墊(pad)。接墊設置在導體柱上。接墊與通道層 彼此隔離。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，第二介電層更可設置在接墊與通道層之間。
依照本發明的一實施例所述，在上述非揮發性記憶體結構中，更可包括接觸窗。接觸窗電性連接於接墊。
基於上述，在本發明所提出的非揮發性記憶體結構中，由於導體柱可作為背部電極(back side electrode)使用，因此可有效地提升非揮發性記憶體的電性效能及可靠度。舉例來說，導體柱可降低隨機電報雜訊(random telegraph noise，RTN)且可提升電子遷移率(electron mobility)。此外，在進行抹除操作時，可藉由導體柱來提升抹除均勻性(erase uniformity)。另外，導體柱可具有快速電子釋放(quick electron detrapping，QED)的功能，藉此可提升資料保存能力(data retention capacity)。另一方面，藉由導體柱可防止程式化干擾的問題。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10‧‧‧非揮發性記憶體結構
100‧‧‧基底
102‧‧‧導體柱
104‧‧‧通道層
106‧‧‧電荷儲存結構
108、114、118、120、124、128‧‧‧介電層
110‧‧‧開口
112、126‧‧‧導體層
116‧‧‧電荷儲存層
122‧‧‧半導體層
130、134‧‧‧接觸窗
132‧‧‧接墊
SS‧‧‧堆疊結構
圖1為本發明一實施例的非揮發性記憶體結構的剖面圖。
圖2為圖1的局部立體示意圖。
圖3為沿著圖2中的I-I’剖面線的剖面圖。
圖1為本發明一實施例的非揮發性記憶體結構的剖面圖。圖2為圖1的局部立體示意圖。圖3為沿著圖2中的I-I’剖面線的剖面圖。
請參照圖1至圖3，非揮發性記憶體結構10包括基底100、堆疊結構SS、導體柱102、通道層104、電荷儲存結構106與介電層108。非揮發性記憶體結構10例如是具有垂直通道的三維反及閘快閃記憶體(3D NAND flash memory)。基底100可為半導體基底，如矽基底。此外，依據產品設計需求，可於基底100中形成所需的摻雜區(未示出)。
堆疊結構SS設置在基底100上，且具有開口110。開口110可暴露出基底100。在本實施例中，開口110可延伸至基底100中，但本發明並不以此為限。在其他實施例中，開口110可僅暴露出基底100，而不延伸至基底100中。堆疊結構SS包括交替堆疊的多個導體層112與多個介電層114。在堆疊設置的多個導體層112中，最上層與最下層的導體層112分別可作為選擇閘極使用，且其餘的導體層112可作為控制閘極使用，但本發明並不以此為限。導體層112的材料例如是金屬或摻雜多晶矽，其中金屬例如是鎢、銅或鋁。此外，在導體層112的材料為金屬的情況下，非揮發性記憶體結構10更可包括設置在導體層112與電荷儲存結構106之間以及導體層112與介電層114之間的阻障層(未示出)。另 外，介電層114可設置在最下層的導體層112與基底100之間，以隔離最下層的導體層112與基底100，但本發明並不以此為限。介電層114的材料例如是氧化矽。
導體柱102設置在開口110中。導體柱102可作為背部電極使用。導體柱102的材料例如是金屬或摻雜多晶矽，其中金屬例如是鎢、銅或鋁。當導體柱102的材料為金屬時，導體柱102可幫助散熱，藉此可改善因過熱而導致的資料保存能力變差的問題。
通道層104設置在堆疊結構SS與導體柱102之間。此外，通道層104更可設置在導體柱102與基底100之間。通道層104的材料例如是多晶矽。
電荷儲存結構106設置在堆疊結構SS與通道層104之間。電荷儲存結構106可包括電荷儲存層116、介電層118與介電層120。電荷儲存層116設置在堆疊結構SS與通道層104之間。電荷儲存層116例如是電荷捕捉層。電荷儲存層116的材料例如是氮化矽。介電層118設置在堆疊結構SS與電荷儲存層116之間。介電層118可作為阻擋層(block layer)使用。介電層118的材料例如是氧化矽。介電層120設置在電荷儲存層116與通道層104之間。介電層120可作為穿隧介電層使用。介電層120的材料例如是氧化矽。
介電層108設置在通道層104與導體柱102之間。介電層108的材料例如是氧化矽。
非揮發性記憶體結構10更可包括半導體層122、介電層124、導體層126、介電層128、接觸窗130、接墊132與接觸窗134中的至少一者。
半導體層122設置在通道層104與基底100之間。通道層104可連接半導體層122。在其他實施例中，非揮發性記憶體結構10可不包括半導體層，且通道層104可直接連接於基底100。半導體層122的材料例如是磊晶矽。介電層124設置在半導體層122與最下層的導體層112之間。介電層124的材料例如是氧化矽。
導體層126設置在最上層的導體層112上方，且連接於通道層104。導體層126可作為位元線接墊(bit line pad)使用。導體層126與最上層的導體層112可彼此隔離。舉例來說，介電層114可設置在導體層126與最上層的導體層112之間，以隔離導體層126與最上層的導體層112，但本發明並不以此為限。在本實施例中，如圖1所示，導體層126位在通道層104的一側的側壁上，亦即導體層126位在通道層104的部分側壁上，但本發明並不以此為限。在其他實施例中，導體層126可環繞通道層104的側壁。導體層126的材料例如是摻雜多晶矽。
介電層128設置在堆疊結構SS上，且覆蓋導體層126。介電層128可為單層結構或多層結構。介電層128的材料例如是氧化矽、氮化矽或其組合。
接觸窗130電性連接於導體層126。在本實施例中，接觸窗130可設置在介電層128中。接觸窗130的材料例如是鎢。在 本實施例中，通道層104可藉由導體層126與接觸窗130耦接至位元線(未示出)，但本發明並不以此為限。
接墊132設置在導體柱102上。在本實施例中，接墊132可設置在介電層128中。接墊132與通道層104彼此隔離。舉例來說，介電層108更可設置在接墊132與通道層104之間，以隔離接墊132與通道層104，但本發明並不以此為限。接墊132的材料例如是銅、鋁或鎢。
接觸窗134電性連接於接墊132。在本實施例中，接觸窗134可設置在介電層128中。接觸窗134的材料例如是鎢。
非揮發性記憶體結構10更可包括所屬技術領域具有通常知識者所周知的其他構件(如，位元線與源極線)，於此省略其說明。
基於上述實施例可知，在非揮發性記憶體結構10中，由於導體柱102可作為背部電極使用，因此可有效地提升非揮發性記憶體的電性效能及可靠度。舉例來說，導體柱102可降低隨機電報雜訊(RTN)且可提升電子遷移率。此外，在進行抹除操作時，可藉由導體柱102來提升抹除均勻性。另外，導體柱102可具有快速電子釋放(QED)的功能，藉此可提升資料保存能力。另一方面，藉由導體柱102可防止程式化干擾的問題。
綜上所述，上述實施例的非揮發性記憶體結構可藉由導體柱(背部電極)來有效地提升非揮發性記憶體的電性效能及可靠度。
雖然本發明已以實施例揭露如上，然其並非用以限定本 發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧非揮發性記憶體結構
100‧‧‧基底
102‧‧‧導體柱
104‧‧‧通道層
106‧‧‧電荷儲存結構
108、114、118、120、124、128‧‧‧介電層
110‧‧‧開口
112、126‧‧‧導體層
116‧‧‧電荷儲存層
122‧‧‧半導體層
130、134‧‧‧接觸窗
132‧‧‧接墊
SS‧‧‧堆疊結構

Claims (20)

  1. 一種非揮發性記憶體結構，包括：基底；堆疊結構，設置在所述基底上，且具有開口，其中所述堆疊結構包括交替堆疊的多個第一導體層與多個第一介電層；導體柱，設置在所述開口中；通道層，設置在所述堆疊結構與所述導體柱之間；電荷儲存結構，設置在所述堆疊結構與所述通道層之間；以及第二介電層，設置在所述通道層與所述導體柱之間。
  2. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述多個第一導體層的材料包括金屬或摻雜多晶矽。
  3. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述多個第一介電層的材料包括氧化矽。
  4. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述導體柱的材料包括金屬或摻雜多晶矽。
  5. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述通道層更設置在所述導體柱與所述基底之間。
  6. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述通道層的材料包括多晶矽。
  7. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述電荷儲存結構包括： 電荷儲存層，設置在所述堆疊結構與所述通道層之間；第三介電層，設置在所述堆疊結構與所述電荷儲存層之間；以及第四介電層，設置在所述電荷儲存層與所述通道層之間。
  8. 如申請專利範圍第7項所述的非揮發性記憶體結構，其中所述電荷儲存層包括電荷捕捉層。
  9. 如申請專利範圍第7項所述的非揮發性記憶體結構，其中所述電荷儲存層的材料包括氮化矽。
  10. 如申請專利範圍第7項所述的非揮發性記憶體結構，其中所述第三介電層與所述第四介電層的材料包括氧化矽。
  11. 如申請專利範圍第1項所述的非揮發性記憶體結構，其中所述第二介電層的材料包括氧化矽。
  12. 如申請專利範圍第1項所述的非揮發性記憶體結構，更包括：半導體層，設置在所述通道層與所述基底之間。
  13. 如申請專利範圍第12項所述的非揮發性記憶體結構，其中所述半導體層的材料包括磊晶矽。
  14. 如申請專利範圍第1項所述的非揮發性記憶體結構，更包括：第二導體層，設置在最上層的所述第一導體層上方，且連接於所述通道層，其中所述第二導體層與最上層的所述第一導體層彼此隔離。
  15. 如申請專利範圍第14項所述的非揮發性記憶體結構，其中所述第一介電層設置在所述第二導體層與最上層的所述第一導體層之間。
  16. 如申請專利範圍第14項所述的非揮發性記憶體結構，其中所述第二導體層的材料包括摻雜多晶矽。
  17. 如申請專利範圍第14項所述的非揮發性記憶體結構，更包括：接觸窗，電性連接於所述第二導體層。
  18. 如申請專利範圍第1項所述的非揮發性記憶體結構，更包括：接墊，設置在所述導體柱上，且與所述通道層彼此隔離。
  19. 如申請專利範圍第18項所述的非揮發性記憶體結構，其中所述第二介電層更設置在所述接墊與所述通道層之間。
  20. 如申請專利範圍第18項所述的非揮發性記憶體結構，更包括：接觸窗，電性連接於所述接墊。
TW108116754A 2019-05-15 2019-05-15 非揮發性記憶體結構 TWI685949B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW108116754A TWI685949B (zh) 2019-05-15 2019-05-15 非揮發性記憶體結構
CN201910449969.XA CN111952314A (zh) 2019-05-15 2019-05-28 非挥发性存储器结构
US16/507,065 US10971519B2 (en) 2019-05-15 2019-07-10 Non-volatile memory structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW108116754A TWI685949B (zh) 2019-05-15 2019-05-15 非揮發性記憶體結構

Publications (2)

Publication Number Publication Date
TWI685949B true TWI685949B (zh) 2020-02-21
TW202044552A TW202044552A (zh) 2020-12-01

Family

ID=70413295

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108116754A TWI685949B (zh) 2019-05-15 2019-05-15 非揮發性記憶體結構

Country Status (3)

Country Link
US (1) US10971519B2 (zh)
CN (1) CN111952314A (zh)
TW (1) TWI685949B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI728815B (zh) * 2020-03-20 2021-05-21 大陸商長江存儲科技有限責任公司 三維記憶體元件以及其製作方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210015078A (ko) * 2019-07-31 2021-02-10 삼성전자주식회사 반도체 장치 및 이의 동작 방법
US11985822B2 (en) * 2020-09-02 2024-05-14 Macronix International Co., Ltd. Memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014311B2 (en) * 2016-10-17 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells, methods of forming polysilicon, elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor, and electronic components comprising polysilicon
US20180269210A1 (en) * 2017-03-16 2018-09-20 Toshiba Memory Corporation Semiconductor memory
TW201913963A (zh) * 2017-08-24 2019-04-01 華邦電子股份有限公司 反或型快閃記憶體
CN109712980A (zh) * 2018-11-21 2019-05-03 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI270977B (en) * 2005-06-27 2007-01-11 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
JP4635069B2 (ja) * 2008-03-26 2011-02-16 株式会社東芝 不揮発性半導体記憶装置
KR20130037062A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 비휘발성 메모리 소자 및 캐패시터
KR20140028968A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101450008B1 (ko) * 2013-05-21 2014-10-15 한국과학기술원 3차원 구조의 비휘발성 메모리 소자의 제조방법
US9419135B2 (en) * 2014-11-13 2016-08-16 Sandisk Technologies Llc Three dimensional NAND device having reduced wafer bowing and method of making thereof
US10403637B2 (en) * 2017-01-20 2019-09-03 Macronix International Co., Ltd. Discrete charge trapping elements for 3D NAND architecture
CN106684090B (zh) * 2017-01-26 2018-10-02 合肥兆芯电子有限公司 三维非易失性存储器结构及其制造方法
US10229931B1 (en) * 2017-12-05 2019-03-12 Sandisk Technologies Llc Three-dimensional memory device containing fluorine-free tungsten—word lines and methods of manufacturing the same
US10304852B1 (en) * 2018-02-15 2019-05-28 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures
US10903230B2 (en) * 2018-02-15 2021-01-26 Sandisk Technologies Llc Three-dimensional memory device containing through-memory-level contact via structures and method of making the same
US11107901B2 (en) * 2019-04-03 2021-08-31 Sandisk Technologies Llc Charge storage memory device including ferroelectric layer between control gate electrode layers and methods of making the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10014311B2 (en) * 2016-10-17 2018-07-03 Micron Technology, Inc. Methods of forming an array of elevationally-extending strings of memory cells, methods of forming polysilicon, elevationally-extending strings of memory cells individually comprising a programmable charge storage transistor, and electronic components comprising polysilicon
US20180269210A1 (en) * 2017-03-16 2018-09-20 Toshiba Memory Corporation Semiconductor memory
TW201913963A (zh) * 2017-08-24 2019-04-01 華邦電子股份有限公司 反或型快閃記憶體
CN109712980A (zh) * 2018-11-21 2019-05-03 长江存储科技有限责任公司 3d存储器件的制造方法及3d存储器件

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI728815B (zh) * 2020-03-20 2021-05-21 大陸商長江存儲科技有限責任公司 三維記憶體元件以及其製作方法
US11574921B2 (en) 2020-03-20 2023-02-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and fabrication method thereof

Also Published As

Publication number Publication date
TW202044552A (zh) 2020-12-01
US10971519B2 (en) 2021-04-06
US20200365613A1 (en) 2020-11-19
CN111952314A (zh) 2020-11-17

Similar Documents

Publication Publication Date Title
US20230269944A1 (en) 3d semiconductor device and array layout thereof
US10573653B2 (en) Semiconductor devices having contact plugs overlapping associated bitline structures and contact holes
TWI685949B (zh) 非揮發性記憶體結構
US9287265B2 (en) Semiconductor device and method for fabricating the same
US8445954B2 (en) Three-dimensional semiconductor memory device
US10325924B2 (en) Semiconductor device and method of fabricating the same
TWI669805B (zh) 非揮發性記憶體結構及其製造方法
US20210384211A1 (en) Flash memory structure with enhanced floating gate
US9646877B2 (en) Semiconductor device and method of manufacturing the same
US9768187B2 (en) Method of manufacturing split-gate non-volatile memory with hi-voltage and low-voltage peripheral circuitry
US8264025B2 (en) Nonvolatile memory device and method of forming the nonvolatile memory device including giving an upper portion of an insulating layer an etching selectivity with respect to a lower portion
JP2015167200A (ja) 不揮発性半導体記憶装置
US20240147714A1 (en) Flash memory structure with enhanced floating gate
US20140070304A1 (en) Nonvolatile memory device and method for manufacturing same
US20210358934A1 (en) Non-volatile memory structure
TWI678707B (zh) 位元線驅動器裝置
TWI701811B (zh) 非揮發性記憶體結構
US20140001625A1 (en) Semiconductor devices and methods of manufacturing the same
TWM513458U (zh) 非揮發性記憶體
US11825655B2 (en) Memory structure
US9293348B2 (en) Semiconductor structure including stacked structure and method for forming the same
TWI737374B (zh) 非揮發性記憶體結構
US20220320118A1 (en) Semiconductor device and manufacturing method of semiconductor device
US20230422495A1 (en) Memory structure
TWI659502B (zh) 非揮發性記憶體結構