CN106684090B - 三维非易失性存储器结构及其制造方法 - Google Patents

三维非易失性存储器结构及其制造方法 Download PDF

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Abstract

本发明提供一种三维非易失性存储器结构及其制造方法，其中三维非易失性存储器结构包括基底、堆叠结构、电荷存储柱、通道柱与铁电材料柱。堆叠结构设置于基底上，且包括交替堆叠的多个导体层与多个第一介电层。电荷存储柱设置于堆叠结构中。通道柱设置于电荷存储柱的内部。铁电材料柱设置于通道柱的内部。所述三维非易失性存储器结构可具有较佳的电性效能。

Description

三维非易失性存储器结构及其制造方法
技术领域
本发明涉及一种存储器结构及其制造方法，且特别涉及一种三维非易失性存储器结构及其制造方法。
背景技术
目前的三维非易失性存储器结构，以3D SONOS为例，由于通道层的结晶大小不均匀，因此导致存储器元件的漏电流增加，且造成存储器元件的操作不稳定性增加，而需要消耗更多功率，进而使得存储器元件的电性效能不佳。
发明内容
本发明提供一种三维非易失性存储器结构及其制造方法，其可具有较佳的电性效能。
本发明提出一种三维非易失性存储器结构，包括基底、堆叠结构、电荷存储柱、通道柱与铁电材料柱。堆叠结构设置于基底上，且包括交替堆叠的多个导体层与多个第一介电层。电荷存储柱设置于堆叠结构中。通道柱设置于电荷存储柱的内部。铁电材料柱设置于通道柱的内部。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，导体层的材料例如是金属或掺杂多晶硅。金属例如是钨。第一介电层的材料例如是氧化硅。通道柱的材料例如是多晶硅。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，电荷存储柱包括第二介电层、第三介电层与电荷捕捉层。第二介电层邻接堆叠结构。第三介电层邻接通道柱。电荷捕捉层位于第二介电层与第三介电层之间。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，第二介电层及第三介电层的材料例如是氧化硅。电荷捕捉层的材料例如是氮化硅。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，铁电材料柱可具有铁电负电容特性。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，铁电材料柱的材料例如是锆氧化铪(HfZrO)、铝氧化铪(HfAlO)、硅氧化铪(HfSiO)、钇氧化铪(HfYO)、镧氧化铪(HfLaO)、钆氧化铪(HfGdO)、锶氧化铪(HfSrO)、钐氧化铪(HfSmO)、锆钛酸铅(leadzirconate titanate，PZT)、钛酸锶钡(barium strontium titanate，BST)、钽酸锶铋(strontium bismuth tantalate，SBT)、锆钛酸铅镧(lead lanthanum zirconatetitanate，PLZT)、LiNbO3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF5、聚偏氟乙烯(polyvinylidene difluoride，PVDF)、偏氟乙烯-三氟乙烯共聚物(PVDF-TrEE)或La1- xSrxMnO3。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，其中HfZrO的Zr的掺杂比例可为30％至70％。HfAlO的Al的掺杂比例可为2％至12％。HfSiO的Si的掺杂比例可为2％至5％。HfYO的Y的掺杂比例可为2％至12％。HfLaO的La的掺杂比例可为3％至6％。HfGdO的Gd的掺杂比例可为2％至6％。HfSrO的Sr的掺杂比例可为2％至6％。HfSmO的Sm的掺杂比例可为2％至6％。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，还包括导体柱。导体柱设置于铁电材料柱的内部。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，导体柱的材料例如是金属化合物。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，金属化合物例如是氮化金属或碳化金属。
依照本发明的一实施例所述，在上述三维非易失性存储器结构中，金属化合物例如是氮化钛(TiN)、氮化钽(TaN)、氮碳化钽(TaCN)、氮化钨(WN)、氮化钛钨(TiWN)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽(TaC)、碳化钽铝(TaAlC)或碳化铌铝(NbAlC)。
本发明提出一种三维非易失性存储器结构的制造方法，包括以下步骤。在基底上形成堆叠结构，其中堆叠结构包括交替堆叠的多个导体层与多个第一介电层。在堆叠结构中形成电荷存储柱。在电荷存储柱的内部形成通道柱。在通道柱的内部形成铁电材料柱。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，电荷存储柱包括第二介电层、第三介电层与电荷捕捉层。第二介电层邻接堆叠结构。第三介电层邻接通道柱。电荷捕捉层位于第二介电层与第三介电层之间。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，铁电材料柱可具有铁电负电容特性。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，铁电材料柱的材料例如是锆氧化铪(HfZrO)、铝氧化铪(HfAlO)、硅氧化铪(HfSiO)、钇氧化铪(HfYO)、镧氧化铪(HfLaO)、钆氧化铪(HfGdO)、锶氧化铪(HfSrO)、钐氧化铪(HfSmO)、锆钛酸铅(lead zirconate titanate，PZT)、钛酸锶钡(barium strontium titanate，BST)、钽酸锶铋(strontium bismuth tantalate，SBT)、锆钛酸铅镧(lead lanthanum zirconatetitanate，PLZT)、LiNbO3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF5、聚偏氟乙烯(polyvinylidene difluoride，PVDF)、偏氟乙烯-三氟乙烯共聚物(PVDF-TrEE)或La1- xSrxMnO3。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，HfZrO的Zr的掺杂比例可为30％至70％。HfAlO的Al的掺杂比例可为2％至12％。HfSiO的Si的掺杂比例可为2％至5％。HfYO的Y的掺杂比例可为2％至12％。HfLaO的La的掺杂比例可为3％至6％。HfGdO的Gd的掺杂比例可为2％至6％。HfSrO的Sr的掺杂比例可为2％至6％。HfSmO的Sm的掺杂比例可为2％至6％。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，还包括在铁电材料柱的内部形成导体柱。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，导体柱的材料例如是金属化合物。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，金属化合物例如是氮化金属或碳化金属。
依照本发明的一实施例所述，在上述三维非易失性存储器结构的制造方法中，金属化合物例如是氮化钛(TiN)、氮化钽(TaN)、氮碳化钽(TaCN)、氮化钨(WN)、氮化钛钨(TiWN)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽(TaC)、碳化钽铝(TaAlC)或碳化铌铝(NbAlC)。
基于上述，在本发明所提出的三维非易失性存储器结构及其制造方法中，由于铁电材料柱设置于通道柱的内部，藉此可有效降低漏电流、降低存储器的操作电压、加快操作速度与改善临界电压漂移不稳定性。如此一来，三维非易失性存储器结构可具有较佳的电性效能。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A为本发明一实施例的三维非易失性存储器结构的立体示意图。
图1B为图1A的局部立体示意图。
图1C为沿着图1A中的I-I’剖面线的剖面图。
图2A为本发明一实施例的三维非易失性存储器结构的立体示意图。
图2B为图2A的局部立体示意图。
图2C为沿着图2A中的II-II’剖面线的剖面图。
图3为本发明一实施例的三维非易失性存储器结构的制造流程图。
图4为本发明实验例的锆氧化铪存储器元件与现有的存储器元件的ID(漏极电流)-VG(栅极电压)图。
图5为氧化铪(HfO2)与锆氧化铪(HfZrO)的极化特性与电场的关系图。
图6为单斜晶相与斜方晶相的氧化铪的原子结构图。
图7为铁电材料-锆氧化铪薄膜的掠角X光绕射(grazing incident X-raydiffraction，GI-XRD)图。
图8为本发明实验例的锆氧化铪存储器元件的ID-VG图。
图9为本发明实验例的锆氧化铪存储器元件的极化特性对能量与dU/dP的关系图。
图10为本发明实验例的锆氧化铪存储器元件的耐久性测试的曲线图。
图11为用以描述本发明实验例的锆氧化铪存储器元件的铁电-反铁电相转换速度的曲线图。
图12为采用不同内部氧化物的存储器元件的电场分布图。
图13为采用不同内部氧化物的存储器元件进行程序化操作时的ID-VG图。
图14为采用不同内部氧化物的存储器元件进行抹除操作时的ID-VG图。
【附图标记说明】
100、200：三维非易失性存储器结构
101：基底
102：堆叠结构
104：电荷存储柱
106：通道柱
108：铁电材料柱
110：导体层
112、116、120：介电层
114：开口
118：电荷捕捉层
122：导体柱
L：辅助线
S100：步骤(在基底101上形成堆叠结构102，其中堆叠结构102包括交替堆叠的多个导体层110与多个介电层112)
S102：步骤(在堆叠结构102中形成电荷存储柱104)
S104：步骤(在电荷存储柱104的内部形成通道柱106)
S106：步骤(在通道柱106的内部形成铁电材料柱108)
S108：步骤(在铁电材料柱108的内部形成导体柱122)
具体实施方式
图1A为本发明一实施例的三维非易失性存储器结构的立体示意图。图1B为图1A的局部立体示意图，以利于说明各构件之间的配置关系。图1C为沿着图1A中的I-I’剖面线的剖面图。
请同时参照图1A至图1C，三维非易失性存储器结构100包括基底101、堆叠结构102、电荷存储柱104、通道柱106与铁电材料柱108。在此实施例中，三维非易失性存储器结构100是以三维NAND(反及)型闪存为例来进行说明，但本发明并不以此为限。基底101例如是半导体基底，如硅基底。
堆叠结构102设置于基底101上，且包括交替堆叠的多个导体层110与多个介电层112。在堆叠结构102中具有开口114，而开口114可暴露出基底101。导体层110可用以作为控制栅极，其材料例如是金属或掺杂多晶硅，其中金属例如是钨。介电层112可用以作为阻挡层(blocking layer)，其材料例如是氧化硅。
电荷存储柱104设置于堆叠结构102中，例如可设置于堆叠结构102的开口114中。电荷存储柱104包括介电层116、介电层120与电荷捕捉层118。其中，介电层116邻接堆叠结构102，可用以作为阻挡层，其材料例如是氧化硅；介电层120邻接通道柱106，且介电层120可用以作为穿隧介电层，其材料例如是氧化硅；电荷捕捉层118位于介电层116与介电层120之间，且电荷捕捉层118的材料例如是氮化硅。
通道柱106设置于电荷存储柱104的内部且邻接介电层120，通道柱106的材料例如是多晶硅，可用以作为三维非易失性存储器结构100的垂直通道。
铁电材料柱108设置于通道柱106的内部且邻接通道柱106。由于铁电材料可抑制通道柱106的结晶尺寸，因此可有效地降低漏电流。此外，由于铁电材料具有高介电常数(高k值)，因此可改变电场分布，藉此可降低存储器操作的电压、加快操作速度且可改善临界电压漂移不稳定性。如此一来，三维非易失性存储器结构100可具有较佳的电性效能。
铁电材料柱108可具有铁电负电容特性，除了可以进一步地降低存储器元件的工作电压及切换耗能、提高导通电流与降低次临界摆幅之外，还可进一步地减少存储器元件的关闭状态漏电流(Ioff)。
铁电材料柱108的材料例如是锆氧化铪(HfZrO)、铝氧化铪(HfAlO)、硅氧化铪(HfSiO)、钇氧化铪(HfYO)、镧氧化铪(HfLaO)、钆氧化铪(HfGdO)、锶氧化铪(HfSrO)、钐氧化铪(HfSmO)、锆钛酸铅(lead zirconate titanate，PZT)、钛酸锶钡(barium strontiumtitanate，BST)、钽酸锶铋(strontium bismuth tantalate，SBT)、锆钛酸铅镧(leadlanthanum zirconate titanate，PLZT)、LiNbO3、BaMgF、BaMnF、BaFeF、BaCoF、BaNiF、BaZnF、SrAlF5、聚偏氟乙烯(polyvinylidene difluoride，PVDF)、偏氟乙烯-三氟乙烯共聚物(PVDF-TrEE)或La1-xSrxMnO3。铁电材料柱108的形成方法例如是化学气相沉积法或物理气相沉积法。
当铁电材料柱108是以氧化铪为基材的铁电材料时，可以Zr、Al、Si、Y、La、Gd、Sr或Sm等元素进行掺杂。举例来说，HfZrO的Zr的掺杂比例可为30％至70％。HfAlO的Al的掺杂比例可为2％至12％。HfSiO的Si的掺杂比例可为2％至5％。HfYO的Y的掺杂比例可为2％至12％。HfLaO的La的掺杂比例可为3％至6％。HfGdO的Gd的掺杂比例可为2％至6％。HfSrO的Sr的掺杂比例可为2％至6％。HfSmO的Sm的掺杂比例可为2％至6％。
此外，三维非易失性存储器结构100还可包括位在基底101中的掺杂区(未示出)与位在通道柱106上方的导线(未示出)，可分别作为源极线与位线。
基于上述实施例可知，由于铁电材料柱108设置于通道柱106的内部，藉此可有效降低漏电流、降低存储器的操作电压、加快操作速度与改善临界电压漂移不稳定性。如此一来，三维非易失性存储器结构100可具有较佳的电性效能。
图2A为本发明一实施例的三维非易失性存储器结构的立体示意图。图2B为图2A的局部立体示意图，以利于说明各构件之间的配置关系。图2C为沿着图2A中的II-II’剖面线的剖面图。
请同时参照图1A至图1C以及图2A至图2C，三维非易失性存储器结构200与三维非易失性记体结构100的差异在于：三维非易失性存储器结构200还包括导体柱122，且导体柱122设置于铁电材料柱108的内部，可为单层结构或多层结构，且其材料例如是可提供较大应力的材料，如金属化合物。金属化合物例如是氮化金属或碳化金属，如氮化钛(TiN)、氮化钽(TaN)、氮碳化钽(TaCN)、氮化钨(WN)、氮化钛钨(TiWN)、碳化钛(TiC)、碳化钛铝(TiAlC)、碳化钽(TaC)、碳化钽铝(TaAlC)或碳化铌铝(NbAlC)。导体柱122的形成方法例如是化学气相沉积法或物理气相沉积法。此外，三维非易失性存储器结构200与三维非易失性存储器结构100中的其他相似构件使用相同的符号表示并省略其说明。
基于上述实施例可知，在三维非易失性存储器结构200中，由于导体柱122可用以作为内部栅极(inner gate)，因此可有效地提升对于存储器元件的控制能力。此外，当铁电材料柱108受到导体柱122的应变作用时，导体柱122的材料将会变得更容易从亚稳态(metastable state)的单斜晶相(monoclinic phase)变为斜方晶相(orthorhombicphase)，藉此可增强铁电特性和铁电负电容特性，因此有助于进一步提升存储器元件的操作速度与耐久性(endurance)。
图3为本发明一实施例的三维非易失性存储器结构的制造流程图。
以下，通过图3来说明上述实施例的三维非易失性存储器结构100与三维非易失性存储器结构200的制造方法，但本发明并不以此为限。
请同时参照图1与图3，三维非易失性存储器结构100的制造方法可包括步骤S100至步骤S106。进行步骤S100，在基底101上形成堆叠结构102，其中堆叠结构102包括交替堆叠的多个导体层110与多个介电层112。进行步骤S102，在堆叠结构102中形成电荷存储柱104。电荷存储柱104包括介电层116、介电层120与电荷捕捉层118，其中介电层116邻接堆叠结构102，介电层120邻接通道柱106，且电荷捕捉层118位于介电层116与介电层120之间。进行步骤S104，在电荷存储柱104的内部形成通道柱106。进行步骤S106，在通道柱106的内部形成铁电材料柱108。
请同时参照图2与图3，三维非易失性存储器结构200的制造方法除了包括步骤S100至步骤S106之外，还包括进行步骤S108，在铁电材料柱108的内部形成导体柱122。
以下，通过实验例来说明上述实施例的三维非易失性存储器结构的电性效能，但以下实验例仅为举例说明，本发明并不以此为限。
图4为本发明实验例的锆氧化铪存储器元件与现有的存储器元件的ID-VG图。
请参照图4，相较于传统的存储器元件的次临界摆幅(subthreshold swing，SS)曲线受到次临界摆幅60mV/dec的限制，由于本发明实验例的存储器元件采用具有铁电负电容特性的铁电材料，因此可通过铁电负电容效应(ferroelectric negative-capacitanceeffect)使得本发明实验例的存储器元件能够产生较陡峭的次临界摆幅曲线，不仅可降低存储器元件的工作电压(VDD)及切换耗能，还能减少存储器元件的关闭状态漏电流(Ioff)。
图5为氧化铪(HfO2)与锆氧化铪(HfZrO)的极化特性与电场的关系图。
请参照图5，虚线为铁电材料-锆氧化铪(HfZrO)的电滞曲线，实线为氧化铪(HfO2)的电滞曲线，辅助线L为根据朗道(Landau)模型所模拟出的虚拟且不稳定的辅助线。由于辅助线L的dP/dE小于0，可证明铁电材料-锆氧化铪具有铁电负电容特性。
图6为单斜晶相与斜方晶相的氧化铪的原子结构图。
请参照图6，当氧化铪(HfO2)受到较大的应变力时，氧化铪的晶相才能够由从亚稳态的单斜晶相变成更稳定的斜方晶相，才有机会具备铁电负电容特性。
图7为铁电材料-锆氧化铪薄膜的掠角X光绕射(grazing incident X-raydiffraction，GI-XRD)图。
请参照图7，通过掠角X光绕射(GI-XRD)法测量铁电材料-锆氧化铪(HfZrO)薄膜，可得知铁电材料-锆氧化铪(HfZrO)薄膜的晶相为斜方晶相。
图8为本发明实验例的锆氧化铪存储器元件的ID-VG图。
请参照图8，以+6V与-6V的偏压对本发明实验例的锆氧化铪存储器元件进行扫描(sweep)，且漏极电压(VD)为-0.2V。由图8的ID-VG图可知，铁电材料可降低次临界摆幅(SS)并具备铁电负电容特性。相较于传统的存储器元件的次临界摆幅曲线受到次临界摆幅60mV/dec的限制，由于本发明实验例的存储器元件使用具有铁电负电容特性的铁电材料，因此可使得次临界摆幅小于60mV/dec，如可低至58mV/dec与59mV/dec。
图9为本发明实验例的锆氧化铪存储器元件的极化特性对能量与dU/dP的关系图。
请参照图9，由白色方形所形成的曲线为极化特性与能量的关系曲线，而由黑色菱形所形成的曲线为微分后所得到的dU/dP曲线。由图9可清楚得知，dU/dP曲线具有两个局部负斜率的区域(图9中的虚线框示处)。在负电容模型中，这代表本发明实验例的存储器元件在双稳态位能阱(bi-stable potential well)中存在有铁电负电容效应。
图10为本发明实验例的锆氧化铪存储器元件的耐久性测试的曲线图。
请参照图10，在使用+5V与-5V的电压与20ns的脉冲进行程序化与抹除的操作条件下，即使在25℃下进行1012次的程序化/抹除(P/E)循环次数后，仍可测量到本发明实验例的存储器元件具有稳定的(ΔVT(临界电压差))。由此可知，本发明实验例的存储器元件具有较佳的耐久性与存储器特性。
图11为用以描述本发明实验例的锆氧化铪存储器元件的铁电-反铁电相转换速度的曲线图。
请参照图11，快速的电流响应(current response)揭示在程序化状态下的铁电-反铁电相转换(FE-AFE transition)时间仅需10ns即可完成。由此可知，本发明实验例的存储器元件的操作速度快。
图12为采用不同内部氧化物的存储器元件的电场分布图。
请参照图12，相较于采用二氧化硅(SiO2)与氧化铪(HfO2)作为内部氧化物的存储器元件，由于本发明实验例的存储器元件采用铁电材料-锆氧化铪作为内部氧化物，可观察到在内部氧化物的位置具有较高的电场，因此具有较佳的电场控制能力。
图13为采用不同内部氧化物的存储器元件进行程序化操作时的ID-VG图。图14为采用不同内部氧化物的存储器元件进行抹除操作时的ID-VG图。
请同时参照图13与图14，在漏极电压(VD)为0.1V下进行程序化操作与抹除操作时，相较于采用二氧化硅(SiO2)与氧化铪(HfO2)作为内部氧化物的存储器元件，由于本发明实验例的存储器元件采用铁电材料-锆氧化铪作为内部氧化物，因此具有较大的开启状态电流(ON-current)。此外，由于本发明实验例的存储器元件采用铁电材料-锆氧化铪作为内部氧化物，因此具有较小的临界电压(VT)。由此可证明，本发明实验例的存储器元件可具有较低的操作电压，因此可加快操作速度。
综上所述，在上述实施例的三维非易失性存储器结构及其制造方法中，由于铁电材料柱设置于通道柱的内部，藉此可有效降低漏电流、降低存储器的操作电压、加快操作速度与改善临界电压漂移不稳定性。如此一来，三维非易失性存储器结构可具有较佳的电性效能。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的权利要求所界定者为准。

Claims (20)

1.一种三维非易失性存储器结构，其特征在于，包括：
基底；
堆叠结构，设置于所述基底上，且包括交替堆叠的多个导体层与多个第一介电层；
电荷存储柱，设置于所述堆叠结构中；
通道柱，设置于所述电荷存储柱的内部；以及
铁电材料柱，设置于所述通道柱的内部。
2.根据权利要求1所述的三维非易失性存储器结构，其特征在于，所述多个导体层的材料包括金属或掺杂多晶硅，所述金属包括钨，所述多个第一介电层的材料包括氧化硅，所述通道柱的材料包括多晶硅。
3.根据权利要求1所述的三维非易失性存储器结构，其特征在于，所述电荷存储柱包括：
第二介电层，邻接所述堆叠结构；
第三介电层，邻接所述通道柱；以及
电荷捕捉层，位于所述第二介电层与所述第三介电层之间。
4.根据权利要求3所述的三维非易失性存储器结构，其特征在于，所述第二介电层及第三介电层的材料包括氧化硅，所述电荷捕捉层的材料包括氮化硅。
5.根据权利要求1所述的三维非易失性存储器结构，其特征在于，所述铁电材料柱具有铁电负电容特性。
6.根据权利要求1所述的三维非易失性存储器结构，其特征在于，所述铁电材料柱的材料包括HfZrO，或HfAlO，或HfSiO，或HfYO，或HfLaO，或HfGdO，或HfSrO，或HfSmO，或PZT，或BST，或SBT，或PLZT，或LiNbO3，或BaMgF，或BaMnF，或BaFeF，或BaCoF，或BaNiF，或BaZnF，或SrAlF5，或PVDF，或PVDF-TrEE，或La1-xSrxMnO3。
7.根据权利要求6所述的三维非易失性存储器结构，其特征在于，HfZrO的Zr的掺杂比例为30％至70％，
HfAlO的Al的掺杂比例为2％至12％，
HfSiO的Si的掺杂比例为2％至5％，
HfYO的Y的掺杂比例为2％至12％，
HfLaO的La的掺杂比例为3％至6％，
HfGdO的Gd的掺杂比例为2％至6％，
HfSrO的Sr的掺杂比例为2％至6％，
HfSmO的Sm的掺杂比例为2％至6％。
8.根据权利要求1所述的三维非易失性存储器结构，其特征在于，还包括导体柱，设置于所述铁电材料柱的内部。
9.根据权利要求8所述的三维非易失性存储器结构，其特征在于，所述导体柱的材料包括金属化合物。
10.根据权利要求9所述的三维非易失性存储器结构，其特征在于，所述金属化合物包括氮化金属或碳化金属。
11.根据权利要求10所述的三维非易失性存储器结构，其特征在于，所述金属化合物包括氮化钛，或氮化钽，或氮碳化钽，或氮化钨，或氮化钛钨，或碳化钛，或碳化钛铝，或碳化钽，或碳化钽铝，或碳化铌铝。
12.一种三维非易失性存储器结构的制造方法，其特征在于，包括：
在基底上形成堆叠结构，其中所述堆叠结构包括交替堆叠的多个导体层与多个第一介电层；
在所述堆叠结构中形成电荷存储柱；
在所述电荷存储柱的内部形成通道柱；以及
在所述通道柱的内部形成铁电材料柱。
13.根据权利要求12所述的三维非易失性存储器结构的制造方法，其特征在于，所述电荷存储柱包括：
第二介电层，邻接所述堆叠结构；
第三介电层，邻接所述通道柱；以及
电荷捕捉层，位于所述第二介电层与所述第三介电层之间。
14.根据权利要求12所述的三维非易失性存储器结构的制造方法，其特征在于，所述铁电材料柱具有铁电负电容特性。
15.根据权利要求12所述的三维非易失性存储器结构的制造方法，其特征在于，所述铁电材料柱的材料包括HfZrO，或HfAlO，或HfSiO，或HfYO，或HfLaO，或HfGdO，或HfSrO，或HfSmO，或PZT，或BST，或SBT，或PLZT，或LiNbO3，或BaMgF，或BaMnF，或BaFeF，或BaCoF，或BaNiF，或BaZnF，或SrAlF5，或PVDF，或PVDF-TrEE，或La1-xSrxMnO3。
16.根据权利要求15所述的三维非易失性存储器结构的制造方法，其特征在于，HfZrO的Zr的掺杂比例为30％至70％，
HfAlO的Al的掺杂比例为2％至12％，
HfSiO的Si的掺杂比例为2％至5％，
HfYO的Y的掺杂比例为2％至12％，
HfLaO的La的掺杂比例为3％至6％，
HfGdO的Gd的掺杂比例为2％至6％，
HfSrO的Sr的掺杂比例为2％至6％，
HfSmO的Sm的掺杂比例为2％至6％。
17.根据权利要求12所述的三维非易失性存储器结构的制造方法，其特征在于，还包括在所述铁电材料柱的内部形成导体柱。
18.根据权利要求17所述的三维非易失性存储器结构的制造方法，其特征在于，所述导体柱的材料包括金属化合物。
19.根据权利要求18所述的三维非易失性存储器结构的制造方法，其特征在于，所述金属化合物包括氮化金属或碳化金属。
20.根据权利要求19所述的三维非易失性存储器结构的制造方法，其特征在于，所述金属化合物包括氮化钛，或氮化钽，或氮碳化钽，或氮化钨，或氮化钛钨，或碳化钛，或碳化钛铝，或碳化钽，或碳化钽铝，或碳化铌铝。
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