CN104637883A - 非易失性存储装置的制造方法 - Google Patents

非易失性存储装置的制造方法 Download PDF

Info

Publication number
CN104637883A
CN104637883A CN201410641349.3A CN201410641349A CN104637883A CN 104637883 A CN104637883 A CN 104637883A CN 201410641349 A CN201410641349 A CN 201410641349A CN 104637883 A CN104637883 A CN 104637883A
Authority
CN
China
Prior art keywords
layer
anti oxidation
oxidation layer
substrate
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410641349.3A
Other languages
English (en)
Other versions
CN104637883B (zh
Inventor
朴镇泽
朴泳雨
李载德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN104637883A publication Critical patent/CN104637883A/zh
Application granted granted Critical
Publication of CN104637883B publication Critical patent/CN104637883B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7789—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface the two-dimensional charge carrier gas being at least partially not parallel to a main surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

这里提供一种制造非易失性存储装置的方法，该方法包括：在衬底的顶表面上交替地层叠多个绝缘层和多个导电层；形成暴露所述衬底的顶表面以及所述绝缘层的侧表面和所述导电层的侧表面的开口；至少在所述导电层的暴露的侧表面上形成抗氧化层；在所述抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在所述抗氧化层上的阻挡层、电荷存储层和隧穿层；以及在所述隧穿层上形成沟道区。

Description

非易失性存储装置的制造方法
技术领域
本公开涉及非易失性存储装置的制造方法，更具体地，涉及具有垂直结构的非易失性存储装置的制造方法。
背景技术
电子产品已经在依然要求大容量数据处理的同时被小型化。因而，需要具有增大的集成度的半导体存储装置用于这些电子产品。作为用于提高半导体存储装置的集成度的一个方法，已经提出了一种非易失性存储装置，其具有垂直晶体管结构，而不是平面晶体管结构。
发明内容
本公开的一方面可以提供非易失性存储装置以及其制造方法，所述非易失性存储装置包括可以保护所述装置的栅电极的抗氧化层以改善可靠性。
根据本公开的一方面，非易失性存储装置可以包括：在垂直于衬底的上表面的方向上延伸的沟道区；沿所述沟道区的外侧壁交替地层叠在衬底的上表面上的栅电极和层间绝缘层；包括隧穿层、电荷存储层和阻挡层的栅极电介质层，所述阻挡层包括高k层和在高k层与电荷存储层之间的低k层，隧穿层、电荷存储层和阻挡层顺序布置在沟道区和栅电极之间；以及抗氧化层，其布置在阻挡层和栅电极之间以保护栅电极不被氧化。
抗氧化层可以沿垂直于衬底的上表面的沟道区，从最靠近所述衬底的底部栅电极延伸至最远离所述衬底的顶部栅电极。
抗氧化层沿沟道区可以具有基本上一致的厚度。
抗氧化层的接触底部栅电极的第一区域的厚度与接触顶部栅电极的第二区域的厚度之间的差异可以小于或等于抗氧化层的平均厚度的25％。
抗氧化层可以包括不同于高k层的电介质材料的电介质材料。
抗氧化层可以具有比高k层的介电常数低的介电常数。
抗氧化层可以具有小于低k层的厚度的厚度。
栅电极可以包括金属硅化物，阻挡层可以包括氧化物。
抗氧化层可以布置在栅电极的面对沟道区的侧表面区域上。
在邻近的栅电极之间，抗氧化层可以不连续。
抗氧化层在沟道区延伸的方向上可以具有形成在与层间绝缘层的边界的弯曲部分。
抗氧化层的背对栅电极的侧表面可以不与层间绝缘层的侧表面共面。
非易失性存储装置可以进一步包括布置在沟道区的下部的衬底上的外延层。
根据本公开的另一方面，提供制造非易失性存储装置的方法，所述方法中，多个绝缘层和多个导电层交替地层叠在衬底的顶表面上。开口穿过绝缘层和导电层形成，其暴露衬底的顶表面以及绝缘层和导电层的侧表面。抗氧化层至少形成在导电层的暴露的侧表面上。在抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在抗氧化层上的阻挡层、电荷存储层和隧穿层。沟道区形成在隧穿层上。
抗氧化层可以是电介质材料，所述电介质材料与所述阻挡层的直接接触抗氧化层的部分的电介质材料不同。
抗氧化层可以是不连续层，所述不连续层完全覆盖所述导电层的暴露的侧表面，但是不完全覆盖配置在两个导电层之间的绝缘层的暴露的侧表面。
抗氧化层的形成在导电层的暴露的侧表面上的部分可以具有基本上一致的厚度。
阻挡层可以是多层结构，所述多层结构具有第一阻挡层和第二阻挡层，所述第一阻挡层包括接触所述电荷存储层的低介电常数材料，所述第二阻挡层包括在所述第一阻挡层和所述抗氧化层之间的高介电常数材料。
抗氧化层可以具有比第二阻挡层的介电常数低的介电常数。
抗氧化层的厚度可以小于第一阻挡层的厚度。
抗氧化层的形成在导电层之一的暴露的侧表面上的部分的厚度与抗氧化层的形成在导电层的另一个的暴露的侧表面上的部分的厚度之间的最大差异可以小于或等于抗氧化层的平均厚度的25％。
导电层可以是栅电极。
抗氧化层可以沿垂直于衬底的上表面的沟道区，从最靠近衬底的底部栅电极延伸至最远离衬底的顶部栅电极。
栅电极可以包括金属硅化物，阻挡层可以包括氧化物。
抗氧化层的背对栅电极的侧表面可以不与层间绝缘层的侧表面共面。
非易失性存储装置也可以包括布置在沟道区的下部的衬底上的外延层。
阻挡层可以用含氧气体形成。
抗氧化层可以在基本上不氧化导电层的暴露部分的温度，经由原子层沉积工艺或者经由化学气相沉积工艺形成。
根据本公开的另一方面，一种制造非易失性存储装置的方法可以包括：在衬底上交替地层叠层间绝缘层和导电层；通过穿过层间绝缘层和导电层形成暴露衬底的开口；使用沉积工艺在通过开口的侧壁暴露的导电层上形成抗氧化层，所述沉积工艺在不足以氧化导电层的所暴露的部分的温度进行；在抗氧化层上顺序形成阻挡层、电荷存储层和隧穿层，以形成栅极电介质层，所述阻挡层包括高k层和低k层；以及在栅极电介质层上形成沟道区。
高k层可以通过使用含氧气体形成。
抗氧化层可以经由原子层沉积工艺或者经由化学气相沉积工艺形成。
抗氧化层的形成在导电层的暴露的侧表面上的部分可以具有基本上一致的厚度。
抗氧化层可以是电介质材料，所述电介质材料与所述阻挡层的直接接触抗氧化层的部分的电介质材料不同。
附图说明
由以下结合附图的详细说明，本公开的以上和其它方面、特征和优点将被更清楚地理解，其中：
图1是一框图，该框图示意地示出根据本公开一示例性实施方式的非易失性存储装置；
图2是根据本公开一示例性实施方式的非易失性存储装置的存储单元阵列的等效电路图；
图3是分解透视图，该分解透视图示意地示出根据本公开一示例性实施方式的非易失性存储装置的存储单元串的结构；
图4和5是局部透视图，所述局部透视图示出根据本公开的示例性实施方式的栅极电介质层和抗氧化层；
图6是示出根据本公开的一示例性实施方式的存储单元中的擦除操作的能带图；
图7至14是透视图，所述透视图示意地示出用于制造根据本公开一示例性实施方式的非易失性存储装置的方法的各工序；
图15是分解透视图，该分解透视图示意地示出根据本公开一示例性实施方式的非易失性存储装置的存储单元串的结构；
图16和17是局部透视图，所述局部透视图示出根据本公开的示例性实施方式的栅极电介质层和抗氧化层；
图18和19是透视图，所述透视图示意地示出用于制造根据本公开一示例性实施方式的非易失性存储装置的方法的各工序；
图20是透视图，该透视图示意地示出根据本公开一示例性实施方式的非易失性存储装置的存储单元串的结构；
图21是分解透视图，该分解透视图示意地示出根据本公开一示例性实施方式的非易失性存储装置的存储单元串的结构；
图22是一框图，该框图示出包括根据本公开一示例性实施方式的非易失性存储装置的存储装置；以及
图23是一框图，该框图示出包括根据本公开一示例性实施方式的非易失性存储装置的电子装置。
具体实施方式
以下，将参照附图详细地描述本公开的示例性实施方式。然而，本公开可以以诸多不同的形式实施，且不应当被解释为限于本文中阐述的特定示例性实施方式。更确切地，这些示例性实施方式被提供，从而本公开将会透彻且完整，且将充分地将本公开的范围传达给本领域技术人员。
附图中，为了清楚起见，元件的形状和尺寸可以被夸大，且相同的附图标记将始终被用来标注相同或同样的元件。
将理解，虽然这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用于将一元件与另一元件区别开。例如，第一元件能被称为第二元件，类似地，第二元件能被称为第一元件，而不脱离本发明的范围。当在这里使用时，术语“和/或”包括一个或更多个相关所列项目的任何和所有组合。
将理解，当诸如层、区域或衬底的一元件被称为在另一元件“上”或延伸“到”另一元件“上”时，其能直接在所述另一元件上或直接延伸到所述另一元件上，或者也可以存在居间元件。相反，当一元件被称为“直接”在另一元件“上”或“直接”延伸“到”另一元件“上”时，没有居间元件存在。还将理解，当一元件被称为与另一元件“连接”时，其能直接与所述另一元件连接，或者可以存在居间元件。相反，当一元件被称为与另一元件“直接连接”时，没有居间元件存在。用来描述元件间关系的其它词语应当按同样的方式解释(即“在……之间”与“直接在……之间”、“邻接”与“直接邻接”等)。
这里可以使用诸如“在……下方”、“在……上方”、“上部”、“下部”、“水平”或“垂直”的关系术语来描述如附图所示的一元件、层或区域相对于另一元件、层或区域的关系。将理解，除了附图所示的取向之外，这些术语还意欲涵盖装置的不同取向。
还将理解，当在这里使用时，术语“行”和“列”指两个可以彼此正交的非平行方向。然而，术语行和列不是指具体的水平或垂直取向。
本文参照横截面图描述本发明的实施方式，这些横截面图是本发明的理想化实施方式(和中间结构)的示意性图。为了清楚，可以夸大附图中层和区域的厚度。此外，作为例如制造技术和/或公差的结果的相对于图示形状的变化将被预见到。因此，本发明的实施方式不应被解释为限于这里所示的区域的特定形状，而是将包括例如由制造导致的形状上的偏差。
这里所使用的术语只是为了描述特定的实施方式，且不是旨在限制本发明。当在这里使用时，单数形式“一”和“该”旨在也包括复数形式，除非上下文清楚地作不同的表示。还将理解，当在本文中使用时，术语“包括”和/或“包含”指明所述元件的存在，但不排除一个或更多个其他元件的存在或添加。
图1是一框图，该框图示意地示出根据本公开一示例性实施方式的非易失性存储装置。
参见图1，根据本公开一示例性实施方式的非易失性存储装置10可以包括存储单元阵列20、驱动电路30、读/写电路40和控制电路50。
存储单元阵列20可以包括多个存储单元，所述多个存储单元可以布置成多个列和行。存储单元阵列20中包括的所述多个存储单元可以通过字线WL、至少一个公共源线CSL、串选择线SSL、地选择线GSL等等连接到驱动电路30，并且可以通过位线BL连接到读/写电路40。在本公开一示例性实施方式中，布置在相同行中的存储单元可以连接到相同字线WL，布置在相同列中的存储单元可以连接到相同位线BL。
存储单元阵列20中包括的存储单元可以被分成多个存储块。每一存储块可以包括多个字线WL、多个串选择线SSL、多个地选择线GSL、多个位线BL、以及至少一个公共源线CSL。
驱动电路30和读/写电路40的操作可以被控制电路50控制。在本公开一示例性实施方式中，驱动电路30可以从外部接收地址信息，解码收到的地址信息，并且响应收到的地址信息选择与存储单元阵列20连接的字线WL、公共源线CSL、串源线SSL和/或地选择线GSL。驱动电路30可以包括针对字线WL、串选择线SSL和公共源线CSL中的每一个的驱动电路。
读/写电路40可以根据自控制电路50接收的命令，选择与存储单元阵列20连接的位线BL。读/写电路40可以读出与选定位线BL连接的存储单元中存储的数据，或者写数据到与选定位线BL连接的存储单元中。为了执行这些操作，读/写电路40可以包括诸如页面缓冲器、输入/输出缓冲器、数据锁存器(data latch)等的电路。
控制电路50可以响应从外部源接收的控制信号CTRL，控制驱动电路30和读/写电路40的操作。在读取存储单元阵列20中存储的数据的情况下，控制电路50可以控制驱动电路30以向连接到存储单元的字线WL供给用于读出操作的电压，存储的数据将从所述存储单元读出。当用于读出操作的电压被供给至此字线WL时，控制电路50可以控制读/写电路40以读出所述存储单元中存储的数据。
在写数据至存储单元阵列20的过程中，控制电路50可以控制驱动电路30以供给用于写入操作的电压至连接到将被写数据的存储单元的字线。当用于写入操作的电压被供给至此字线WL时，控制电路50可以控制读/写电路40以写数据至所述存储单元。
图2是根据本公开一示例性实施方式的非易失性存储装置的存储单元阵列的等效电路图。
特别地，图2是示出垂直非易失性存储装置100A中包括的存储单元阵列的三维(3D)结构的等效电路图。参见图2，根据本示例性实施方式的存储单元阵列可以包括：多个存储单元串，所述多个存储单元串每个包括串联电连接的n个存储单元元件MC1至MCn；以及地选择晶体管GST和串选择晶体管SST，所述地选择晶体管GST和串选择晶体管SST串联电连接至每串存储单元元件MC1至MCn的各端。
为了选择存储单元元件MC1至MCn，每串中包括的n个存储单元元件MC1至MCn可以分别连接到字线WL1至WLn。
每个地选择晶体管GST的栅极端子可以连接到地选择线GSL中的相应的一个，每个地选择晶体管GST的源极端子可以连接到公共源线CSL中的相应的一个。同时，每个串选择晶体管SST的栅极端子可以连接到串选择线SSL中的相应的一个，其源极端子可以连接到存储单元元件MCn中的相应的一个的漏极端子。图2中，示出的结构具有与每串n个存储单元元件MC1至MCn连接的单个地选择晶体管GST和单个串选择晶体管SST，但是替代地，每串n个存储单元元件MC1至MCn可以与多个地选择晶体管GST和多个串选择晶体管SST连接。
每个串选择晶体管SST的漏极端子可以连接到位线BL1至BLm之一。当信号通过串选择线SSL被施加到串选择晶体管SST之一的栅极端子时，通过与所述串选择晶体管SST连接的位线BL1至BLm施加的信号可以被输送至与所述串选择晶体管SST串联连接的n个存储单元元件MC1至MCn，以执行数据读出或写入操作。此外，通过经由地选择线GSL施加信号至地选择晶体管GST之一的栅极端子，可以执行去除包括所述地选择晶体管GSL的串的n个存储单元元件MC1至MCn中存储的所有电荷的擦除操作。
图3是分解透视图，该分解透视图示意地示出根据本公开一示例性实施方式的非易失性存储装置的存储单元串的结构。
参见图3，非易失性存储装置100可以包括在垂直于衬底101的上表面的方向上延伸的沟道区160。装置100进一步包括沿沟道区160的外壁层叠的多个层间绝缘层120和多个栅电极130。非易失性存储装置100可以进一步包括布置在栅电极130和每个沟道区160之间的抗氧化层140和栅极电介质层150，并且还可以包括布置在沟道区160的各行上方的位线190。
在非易失性存储装置100中，可以以每个沟道区160作为中心地设置单个存储单元串，并且多个存储单元串可以沿图3的x方向和y方向排列成行和列。
衬底101可以具有在图3的x和y方向上延伸的上表面。衬底101可以包括半导体材料，例如IV族半导体、III-V族化合物半导体或II-VI族氧化物半导体。例如，IV族半导体可以包括硅、锗或硅-锗。衬底101可以如体晶片或外延层那样被提供。
每个沟道区160可以在垂直于衬底101的上表面的方向上延伸。沟道区160每个可以具有环形形状，并且可以围绕掩埋绝缘层175，掩埋绝缘层175布置在环形形状沟道区160的中心。在另外的实施方式中，沟道区160可以具有柱形形状，诸如圆柱形状或棱柱形状。在一些实施方式中，掩埋绝缘层175可以被省略。在一些实施方式中，沟道区160可以具有倾斜侧表面，使得沟道区160越靠近衬底101，其变得越窄。
如图3中所示，沟道区160可以在x方向和y方向上彼此间隔开。然而，将理解，沟道区160可以以不同的方式布置，例如沟道区160可以在至少一个方向上被布置成Z字形。隔离绝缘层185可以被插在沟道区160的一些行之间，但是本公开不局限于此。
每个沟道区160的下表面可以直接接触衬底101，并且可以与之电连接。每个沟道区160可以包括诸如多晶硅或单晶硅的半导体材料，并且所述半导体材料可以是非掺杂材料或者包括p型或n型杂质的材料。
多个栅电极130(具体地，图3的实施方式中的栅电极131至138)可以沿沟道区160的侧表面在z方向上彼此间隔开。此外参见图2，栅电极130可以形成用于地选择晶体管GST、存储单元MC1至MCn、以及串选择晶体管SST的栅极。栅电极130可以延伸以形成字线WL1和WLn，并且可以在x方向和y方向上排列的相邻存储串的预定单元内被共用地连接。在图3示出的示例性实施方式中，六个栅电极132至137构成用于存储单元MC1至MCn的栅电极，但是这仅是说明性的，构成存储单元MC1至MCn的栅电极132至137的数量可以根据非易失性存储装置100的容量确定。例如，构成存储单元MC1至MCn的栅电极132至137的数量可以是2n(n是自然数)。
地选择晶体管GST的栅电极131可以在y方向上延伸，以形成地选择线GSL。串选择晶体管SST的栅电极138可以在y方向上延伸，以形成串选择线SSL。如图3所示，串选择晶体管SST的栅电极138在x方向上在相邻存储单元串之间可以是不连续的，以形成多个串选择线SSL。然而，本公开不局限于此，且根据一示例性实施方式，在x方向上在相邻存储单元串之间，栅电极138可以被连接。在此情形下，包括位线190使得相邻存储单元串被连接到不同的位线190的布线结构可以被改变。根据一示例性实施方式，串选择晶体管SST可以具有两个或更多个栅电极138，地选择晶体管GST可以具有两个或更多个栅电极131，串选择晶体管SST的所述两个或更多个栅电极138和地选择晶体管GST的所述两个或更多个栅电极131可以具有与存储单元MC1至MCn的栅电极132至137的结构不同的结构。
栅电极130可以包括例如多晶硅或金属硅化物材料。金属硅化物材料可以是从钴(Co)、镍(Ni)、铪(Hf)、铂(Pt)、钨(W)和钛(Ti)中选出的金属的硅化物材料。根据一示例性实施方式，栅电极130可以包括金属，例如钨(W)。而且，虽然未示出，但是栅电极130可以进一步包括扩散阻挡层，所述扩散阻挡层例如可以包括氮化钨(WN)、氮化钽(TaN)和氮化钛(TiN)中的至少一个。
层间绝缘层121至129(120)可以布置在栅电极130之间。像栅电极130那样，层间绝缘层120可以被布置来在z方向上彼此间隔开，并且可以在y方向上延伸。然而，在串选择晶体管SST的栅电极138之间，第八层间绝缘层128与第九层间绝缘层129可以被连接。
层间绝缘层120可以包括诸如硅氧化物或硅氮化物的绝缘材料。
栅极电介质层150可以布置在栅电极130与每个沟道区160之间。虽然图3中未具体地示出，但是每个栅极电介质层150可以包括顺序层叠在沟道区160上的隧穿层、电荷存储层和阻挡层，将在下文参照图4和5描述其细节。
隧穿层可以经由福勒-诺德海姆(FN,Fowler-Nordheim)隧道效应使电荷隧穿至电荷存储层。隧穿层可以包括例如硅氧化物。电荷存储层可以是电荷陷阱层或浮栅导电层。例如，电荷存储层可以包括电介质材料、量子点或纳米晶体。这里，量子点或纳米晶体可以由例如诸如金属或半导体的导体的微粒形成。阻挡层可以包括高k电介质材料。这里，高k电介质材料指具有比硅氧化物的介电常数高的介电常数的电介质材料。
抗氧化层140可以布置在栅电极130和栅极电介质层150之间，并且可以与栅电极130的侧表面相接。抗氧化层140可以帮助防止栅电极130在制造工艺过程中被氧化。在下文将参照图6和10描述抗氧化层140的细节。
每个抗氧化层140可以沿沟道区中的相应的一个向下延伸，以接触衬底101的上表面。每个抗氧化层140沿其相应的沟道区160可以具有基本上一致的厚度。在本公开中，如果抗氧化层140的与不同栅电极130相接的部分的厚度之间的差小于抗氧化层140的平均厚度，则抗氧化层被认为具有基本上一致的厚度。在一些实施方式中，抗氧化层140的与栅电极131相接的部分的厚度与抗氧化层140的与栅电极138相接的部分的厚度之间的差可以小于或等于抗氧化层140的平均厚度的25％。在另外的实施方式中，抗氧化层140的与栅电极131相接的部分的厚度与抗氧化层140的与栅电极138相接的部分的厚度之间的差可以小于或等于抗氧化层140的平均厚度的10％。例如，在抗氧化层140的平均厚度的范围为到的情形下，抗氧化层140的与栅电极130中的两个相接的部分的厚度之间的差可以小于或等于既在单独的存储单元串内，又在整个非易失性存储装置100中，抗氧化层140可以具有基本上一致的厚度。
抗氧化层140可以包括电介质材料，例如可以由与栅极电介质层150的阻挡层中包括的电介质材料不同的电介质材料形成。例如，抗氧化层140可以由具有比高K电介质层156a(请参阅图4)的介电常数K低的介电常数K的材料形成，但是本公开不局限于此。
在每个存储单元串的上端中，漏极区165可以覆盖掩埋绝缘层175的上表面，并且与沟道区160电连接。漏极区165可以包括例如掺杂多晶硅。漏极区165可以作为串选择晶体管SST的漏极区(请参阅图2)。
导电接触塞180可以布置在漏极区165的上部上，并且连接到位线190之一。接触塞180可以通过穿过第九层间绝缘层129的上部与漏极区165连接。在图3中，第九层间绝缘层129的围绕接触塞180的侧表面的上部被从示意图省略，以更清楚地示出存储装置的另外的部分。
位线190可以与在x方向上排列的漏极区165的行的上部连接。
在x方向上彼此间隔开的地选择晶体管GST(请参阅图2)的源极区105可以布置在存储单元串的下端。源极区105可以在衬底101的上表面中或邻接衬底101的上表面，可以在y方向延伸，并且可以在x方向上彼此间隔开预定距离。在一些实施方式中，可以在x方向上每两个沟道区160之间布置一个源极区105，但是本公开不局限于此。可以在每个源极区105上形成隔离绝缘层185。
在源极区105具有与衬底101的导电类型相反的导电类型的情况下，源极区105可以作为用于邻近的地选择晶体管GST的源极区，并且被连接到图2的公共源线CSL。在源极区105具有与衬底101的导电类型相同的导电类型的情况下，源极区105可以作为用于存储单元串的块单元的擦除操作的袋形P阱接触(pocket P well contact)。在此情形下，当高电压通过袋形P阱接触电极被施加到衬底101时，对应的存储单元块内所有存储单元中存储的数据可以被擦除。
图4和5是图3的部分A的放大的局部透视图，其更详细地示出图3的栅极电介质层150和抗氧化层140的示例实施方式。在图4和5中，图3的掩埋绝缘层175从示意图中略去，以更好地示出装置的其它元件。
参见图4，存储单元串的栅电极132和133、抗氧化层140、栅极电介质层150和沟道区160被示出。栅极绝缘层150包括顺序层叠在沟道区160上的隧穿层152、电荷存储层154、以及阻挡层156a和156b。形成栅极电介质层150的层的相对厚度不限于图中示出的相对厚度。
隧穿层152可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、铝氧化物(Al2O3)和锆氧化物(ZrO2)中的至少一个。
电荷存储层154可以是电荷陷阱层或浮栅导电膜。在电荷存储层154是浮栅导电膜的情况下，它例如可以通过用低压化学气相淀积(LPCVD)沉积多晶硅来形成。在电荷存储层154是电荷陷阱层的情况下，电荷陷阱层可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铪氧化物(HfO2)、锆氧化物(ZrO2)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、铪铝氧化物(HfAlxOy)、铪钽氧化物(HfTaxOy)、铪硅氧化物(HfSixOy)、铝氮化物(AlxNy)、以及铝镓氮化物(AlGaxNy)中的至少一个。
阻挡层156a和156b可以包括高k层156a和低k层156b。低k层156b可以与电荷存储层154邻接。阻挡层156a和156b可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)或高k材料。高k材料可以是铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的任何一个的。高k层156a可以由相对于隧穿层152具有高介电常数的材料形成，低k层156b可以由相对于高k层156a具有相对小的介电常数的材料形成。通过在高k层156a的侧面配置低k层156b，包括势垒高度的能带结构可以被调节，以改善非易失性存储装置的诸如例如擦除特性的特性。
抗氧化层140可以与高k层156a以及栅电极132和133和层间绝缘层123和124邻接。抗氧化层140可以被插在一侧的高k层156a与另一侧的栅电极132和133以及层间绝缘层123和124之间。抗氧化层140可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)、铝氧化物(Al2O3)、钽氧化物(Ta2O3)、钛氧化物(TiO2)、钇氧化物(Y2O3)、锆氧化物(ZrO2)、锆硅氧化物(ZrSixOy)、铪氧化物(HfO2)、铪硅氧化物(HfSixOy)、镧氧化物(La2O3)、镧铝氧化物(LaAlxOy)、镧铪氧化物(LaHfxOy)、铪铝氧化物(HfAlxOy)和镨氧化物(Pr2O3)中的至少一个。在一示例性实施方式中，抗氧化层140可以包括与高k层156a的材料不同的材料。例如，抗氧化层140可以由相对于高k层156a具有小介电常数的材料形成，但是本公开不局限于此。
抗氧化层140可以具有第一厚度T1。这里，第一厚度T1可以小于或等于高k层156a的第二厚度T2，或者小于低k层156b的第三厚度T3，但是本公开不局限于此。考虑到第二厚度T2、第三厚度T3和各个层的介电常数，抗氧化层140的第一厚度T1可以在一范围内，在该范围内，抗氧化层140不抑制至少阻挡层156a和156b的作用。
参见图5，一替换性示例性实施方式被公开，其与图4的示例性实施方式的不同之处在于阻挡层156被配置成单个层。阻挡层156可以包括硅氧化物(SiO2)、硅氮化物(Si3N4)、硅氮氧化物(SiON)和高k电介质材料中的至少一个，并且可以由相对于隧穿层152具有高k的材料形成。
图6是示出根据本公开的一示例性实施方式的存储单元的擦除操作的能带图。
参见图6，从左侧起顺序示出沟道区160，栅极电介质层152、154和156(150)，抗氧化层140，以及栅电极130。在本示例性实施方式中，示出一特定情形，其中栅极电介质层150具有以上参照图5描述的结构，并且其中栅极电介质层150的阻挡层156由高k材料形成，抗氧化层140由相对于阻挡层156的低k材料形成。在附图中，各个区域的厚度和区域之间的能带偏移仅是说明性的。
在图6的示例中，电压被施加到存储单元时高k阻挡层156中产生的电场与介电常数成比例地减少。因而，当高电压被施加到沟道区160以执行擦除操作时，来自栅电极130的电子的反隧穿可以被减少。然而，如果栅电极130的一部分在用以形成阻挡层156的制造过程期间被氧化，则在单个存储单元串内和/或在整个存储单元阵列内，无意识形成的氧化膜可以不具有一致的厚度，从而增大装置操作过程中存储单元的操作电压、运行速度等等的分布。
在本示例性实施方式中，因为覆盖栅电极130的抗氧化层140均匀地形成在整个存储单元阵列内，所以不均匀的氧化膜的形成可以被避免，由此存储装置的驱动变量可以被更容易地调整，并且存储装置的操作特性可以被改善。而且，通过改变抗氧化层140的厚度和介电常数，抗氧化层140也可以被用来调整栅电极130和栅极电介质层150之间的能带。
图7至14是示意地示出用于制造根据本公开一示例性实施方式的非易失性存储装置的方法的各种工序的视图。在图7至14中，与图3至5的附图标记相同的附图标记代表相同的元件，因而将省略对这些元件的重复说明。
参见图7，多个层间绝缘层121至129(120)和多个导电层131a至138a(130a)可以被交替地层叠在衬底101上。如示出那样，层间绝缘层120和导电层130a可以从第一层间绝缘层121开始，被交替地层叠在衬底101上。在此工序，与图3的栅电极130不同，导电层130a可以先于金属硅化物的形成，由多晶硅形成。层间绝缘层120例如可以是硅氧化物膜和硅氮化物膜中的至少一种。
如示出那样，在本示例性实施方式中，层间绝缘层120的厚度可以不是一致的。例如，最底下的层间绝缘层121(即直接接触衬底101的层)可以相对薄，最上面的层间绝缘层129可以相对厚。然而，层间绝缘层120和导电层130a的厚度可以相对于示出的厚度被改变，构成层间绝缘层120和导电层130a的膜的数量也可以被改变。
参见图8，可以形成穿透交替地层叠的层间绝缘层120和导电层130a的开口H。开口H可以在z方向上延伸至衬底101。如图8所示，开口可以在x和y方向上彼此间隔开，以提供排列成列和行的开口H的阵列。根据示例性实施方式，开口H可以具有圆柱形状或者棱柱形状。
可以通过在交替层叠的层间绝缘层120和导电层130a上形成掩模图案来形成开口H，该掩模图案在用于开口H的所需位置包括开口。然后，可以将掩模图案用作蚀刻掩模，各向异性地蚀刻层间绝缘层120和导电层130a。因为包括两种不同类型的层的堆叠结构被蚀刻，所以开口H的侧壁可以不垂直于衬底101的上表面。例如，开口H底部(即接近衬底101的部分)的宽度可以小于开口H顶部(即远离衬底101的部分)的宽度。
开口H可以暴露衬底101的上表面，并且如示出那样，开口H可以被过蚀刻以使衬底101的上表面凹进预定量。
随后，第八导电层138a的一部分可以被去除，以连接第八和第九层间绝缘层128和129。此工序例如可以在开口H形成之前或者在隔离开口C如以下参照图12描述那样形成之前被进行。
参见图9，抗氧化层140可以在开口H的侧壁中或上形成。抗氧化层140可以通过使用原子层沉积(ALD)或化学气相沉积(CVD)如上所述地形成，以具有一致的厚度。抗氧化层140可以在导电层130a不被氧化的温度形成，或者可以在诸如例如室温的低温形成。抗氧化层140可以使用不氧化导电层130a的源气体来形成。
抗氧化层140的形成在第九层间绝缘层129的最上面部分上的部分和抗氧化层140的形成在衬底101的上表面上的部分可以通过单独的工序去除。在一些实施方式中，此去除工序可以不在此阶段进行，而是在后来形成栅极电介质层150之后，与去除栅极电介质层150的在相同区域中的部分的工序一起进行。
参见图10，栅极电介质层150和沟道区160可以形成在开口H内在抗氧化层140上。
每个栅极电介质层150可以如以上参照图4和5描述那样，包括自抗氧化层140顺序层叠的阻挡层156、电荷存储层154和隧穿层152。例如，当阻挡层156是铝氧化物(Al2O3)层时，诸如例如臭氧(O3)气体的含氧气体可以用作沉积工序过程中的氧源气体，臭氧(O3)气体可以与导电层130a反应从而在导电层130a的暴露表面上形成非预期的氧化膜。然而，根据本示例性实施方式，因为抗氧化层140在阻挡层156形成之前被形成在导电层130a上，所以这样的非预期的氧化膜的形成可以被防止。
在形成栅极电介质层150的过程中，在开口H的下部形成在衬底101的上表面上的层可以通过例如回蚀刻工艺被去除，以再次暴露衬底101。抗氧化层140和栅极电介质层150的形成在开口H的上部区域中的部分也可以被去除，如图10所示。
其后，沟道区160可以形成在栅极电介质层150上。沟道区160可以在每个开口H的下部与衬底101直接接触。然后，形成在开口H的下部的衬底101上的沟道区160的材料可以通过回蚀刻工艺去除。在开口H的上部，沟道区160可以被部分地去除。沟道区160在衬底101之上的高度不限于示出的高度，反而可以在一范围内变化。沟道区160的高度通常会比第八导电层138a的顶表面高。
参见图11，掩埋绝缘层175可以被形成，其基本上将开口H填满而穿过第八导电层138a，并且也可以将开口H填满而穿过第九绝缘层129的一部分。可以在掩埋绝缘层175的材料的沉积之后进行回蚀刻工艺，以蚀刻掉多余的材料，使得掩埋绝缘层175的顶表面在衬底101上方的所需高度。漏极区165可以形成在掩埋绝缘层175上。
漏极区165可以形成在掩埋绝缘层175上，使得漏极区165与沟道区160材料连接。在用于形成漏极区165的导电材料沉积在掩埋绝缘层175的上表面上之后，可以进行平坦化工艺以去除此导电材料的覆盖第九层间绝缘层129的上表面的部分(未示出)。因此，漏极区165可以形成在开口H的上部中在掩埋绝缘层175上。根据一示例性实施方式，漏极区165可以由用于形成沟道区160的相同的材料形成，漏极区165可以与第九层间绝缘层129邻接。漏极区165的高度不限于示出的高度，并且可以根据示例性实施方式改变。
参见图12，隔离开口C可以被形成，以将导电层130a隔开预定的间隔，并且暴露沟道区160之间的衬底101。隔离开口C可以具有在y方向上延伸的直线形状，并且在x方向上在沟道区160之间可以形成至少一个隔离开口C。在隔离开口C形成之前，附加绝缘层可以形成在第九层间绝缘层129上和漏极区165上以增大第九层间绝缘层129的厚度。附加绝缘层的提供可以帮助减少或防止隔离开口C的形成过程中对其下的漏极区165和沟道区160的损害。
可以通过用光刻工艺形成掩模层，然后各向异性地蚀刻层间绝缘层120和导电层130a，来形成隔离开口C。在后续工序中，构成公共源线CSL(请参阅图2)的源极区105被形成在衬底101的被隔离开口C暴露的部分中。
参见图13，金属层177可以形成在隔离开口C内。金属层177可以用来将多晶硅导电层130a的暴露部分转变成金属硅化物。在金属层177形成之后，可以进行热处理工艺，以允许金属层177的金属扩散以将多晶硅导电层130a转变成硅化物，使得栅电极130被形成，从而减小电阻。其后，金属层177的剩余金属可以被去除。
在此工序中，衬底101的在隔离开口C的下部暴露的部分也可以被转变成硅化物至预定深度。衬底101的此硅化物部分可以形成所述源极区105。在一示例性实施方式中，离子注入工艺可以被额外地进行以在硅化物源极区105周围形成掺杂区。而且，在一变形实施方式中，通过离子注入，而不是形成硅化物源极区，源极区105可以被形成为掺杂区，以与下面的衬底101区域形成PN结。在此情形下，源极区105可以被构造来包括高浓度掺杂区以及设置在其两端的低浓度掺杂区。
参见图14，隔离绝缘层185可以形成在隔离开口C内源极区105上，并且与漏极区165连接的接触塞180可以形成在漏极区165上。然后，位线190可以形成在接触塞180上和第九层间绝缘层129的顶表面上。位线190可以在x方向上延伸，并且在y方向上彼此间隔开。
接触塞180可以由导电材料形成，并且可以与各漏极区165连接。接触塞180可以形成在开口H的上部。在其它实施方式中，接触塞180可以被省略，或者可以与漏极区165成一体。
每个位线190可以形成在第九层间绝缘层129上，并且与在x方向上排列的一列漏极区165和接触塞180连接。位线190可以通过导电材料沉积工艺、掩模形成工艺和基于光刻的蚀刻工艺，被形成为线形。
图15是分解透视图，该分解透视图示意地示出根据本公开一示例性实施方式的非易失性存储装置的存储单元串的结构。
参见图15，非易失性存储装置100a可以包括沿垂直于衬底101的上表面的方向布置的沟道区160、以及沿沟道区160的外侧壁层叠的多个层间绝缘层120和多个栅电极130。非易失性存储装置100a可以进一步包括布置在栅电极130和沟道区160之间的抗氧化层140a和栅极电介质层150，并且可以包括布置在沟道区160的上部上的位线190。
抗氧化层140a可以位于栅电极130与栅极电介质层150之间，并且可以与栅电极130的面对沟道区160的侧表面邻接。抗氧化层140a可以用来保护栅电极130以免在制造过程期间被氧化。
图15的抗氧化层140a不同于图3的抗氧化层140之处在于，抗氧化层140a仅布置在栅电极130的侧表面上，不沿沟道区160延伸到层间绝缘层120，这能在图16和17中被更清楚地看到。抗氧化层140a可以在栅电极130的侧表面上具有基本上一致的厚度。抗氧化层140a可以包括电介质材料，并且可以由例如与栅极电介质层150的阻挡层的电介质材料不同的电介质材料形成。
图16和17是图15的部分B的放大局部透视图，其示出可以用于图15的示例性实施方式的栅极电介质层150和抗氧化层140a、140a'。在图16和17中，图15的掩埋绝缘层175被省略，以更清楚地示出装置的其它元件。
参见图16和17，存储单元串的一部分的栅电极132和133、抗氧化层140a和140a'、栅极电介质层150、以及沟道区160被示出。栅极电介质层150包括顺序层叠在沟道区160上的隧穿层152、电荷存储层154、以及阻挡层156a和156b。
抗氧化层140a和140a'可以在高k层156a与栅电极132和133之间，并且可以与高k层156a以及栅电极132和133直接接触。抗氧化层140a和140a'可以不沿层间绝缘层123和124的侧表面延伸。抗氧化层140a和140a'可以通过氧化部分导电层形成，所述导电层构成栅电极132和133。
在图16的示例性实施方式中，抗氧化层140a可以被形成来横向地向两个方向突出，即当相对于层间绝缘层123和124与阻挡层156a接触的边界观看时，朝向栅电极132和133以及朝向沟道区160的两个方向。这能在图16中的插图中被更好地看出。因而，如插图所示，在沟道区160延伸的方向上，抗氧化层140a可以从与层间绝缘层123和124的边界相对于层间绝缘层123和124向内突出，使得在每一栅电极130处，阻挡层156a、156b，电荷存储层154，隧穿层152，以及沟道区160全部向内移动。
在另一示例性实施方式(未示出)中，抗氧化层140a可以相对于层间绝缘层123与阻挡层156a和156b邻接的边界面，仅沿朝向沟道区160的方向突出。在此情形下，抗氧化层140a的接触栅电极132和133的侧表面可以被定位成与层间绝缘层123和124的侧表面共面。
图17示出又一个示例性实施方式，其中抗氧化层140a'被提供，该抗氧化层140a'具有背对栅电极132、133的侧表面，该侧表面与层间绝缘层123和124与阻挡层156a之间的边界共面。
图18和19是透视图，所述透视图示意地示出用于制造根据本公开一示例性实施方式的非易失性存储装置的方法的各工序。
参见图18，首先，在多个层间绝缘层120和多个导电层130a被交替地层叠在衬底101上之后，可以如以上参照图7和8描述那样形成开口H。
接下来，抗氧化层140a形成在开口H的侧壁上。抗氧化层140a可以如上所述地，通过使用诸如等离子体氧化的氧化工艺或类似工艺，在导电层130a的通过开口H暴露的侧壁上形成，以具有一致的厚度。在此情形下，部分导电层130a被氧化从而形成抗氧化层140a。于是，如图16所示，抗氧化层140a可以自开口H内初始导电层130a的侧表面，在导电层130a的内侧和外侧形成预定长度。因而，抗氧化层140a可以形成来相对于层间绝缘层120朝开口H突出。
在如以上参照图17描述的示例性实施方式中，例如，抗氧化层140a的朝开口H突出的部分可以通过执行额外的工序来去除，从而抗氧化层140a的侧表面与层间绝缘层120的侧表面共面。
参见图19，栅极电介质层150和沟道区160形成在开口H内抗氧化层140a上。每个栅极电介质层150可以具有阻挡层156、电荷存储层154和隧穿层152顺序层叠在抗氧化层140a上的结构。
之后，可以按相同的方式进行如以上参照图11至14描述的前述工序，从而制造图15的非易失性存储装置100a。
图20是透视图，该透视图其示意性地示出根据本公开的一示例性实施方式的非易失性存储装置的存储单元串的结构。
参见图20，非易失性存储装置100b可以包括垂直地设置在衬底101上的沟道区160、以及设置在沟道区160的外侧壁上的多个层间绝缘层120和多个栅电极130。非易失性存储装置100b还包括设置在栅电极130和沟道区160之间的抗氧化层140和栅极电介质层150。在图20的示例性实施方式中，具有预定高度的外延层107可以形成在沟道区160下部的衬底101上。图20中，非易失性存储装置100b的一些组件，诸如例如位线190，被省略，以简化附图。
外延层107的上表面可以在衬底101的顶表面上方，比地选择晶体管GST的栅电极131的顶表面高。例如，外延层107的顶表面可以与第二层间绝缘层122的一部分共面。根据施加到源极区105和栅电极131的电压，沟道在外延层107中形成，促进源极区105和地选择晶体管GST之间的电连接，于是非易失性存储装置100b的诸如电流特性的操作特性可以被提高。
在一些实施方式中，可以通过如以上参照图8所述那样形成开口H，随后利用衬底101的暴露部分作为籽层进行选择性外延生长(SEG)工艺，来形成外延层107。在外延层107形成之后，然后可以形成抗氧化层140。
图21是分解透视图，该视图示意性地示出根据本公开的一示例性实施方式的非易失性存储装置的存储单元串的结构。
参见图21，非易失性存储装置100c可以包括在衬底101上垂直设置的沟道区160a、以及沿沟道区160a的外侧壁设置的多个层间绝缘层120和多个栅电极130。非易失性存储装置100c还包括设置在栅电极130和沟道区160a之间的抗氧化层140和栅极电介质层150。位线190设置在源极区105a的公共源线110的上部和沟道区160a的上部。
在本示例性实施方式中，与图3的示例性实施方式不同，在x方向上，可以在每个沟道区160a中设置源极区105a。而且，沟道区160a可以在下面的衬底101上彼此连接，从而覆盖衬底101的上表面。
公共源线110可以在每个源极区105a上在z方向上延伸，且可以被布置成与源极区105a欧姆接触。每个公共源线110可以沿其各自的源极区105a在y方向上延伸。公共源线110可以包括导电材料。例如，公共源线110可以包括钨(W)、铝(Al)或铜(Cu)。隔离绝缘层185a可以形成在每个公共源线110的上部和侧表面上，以将公共源线110与栅电极130绝缘。
图22是框图，该框图示出包括根据本公开一示例性实施方式的非易失性存储装置的存储装置。
参见图22，存储装置1000可以包括控制器1010，控制器1010与主机HOST和存储数据的存储器1020-1、1020-2和1020-3通信。存储器1020-1、1020-2和1020-3中的每一个可以包括根据本公开的如以上参照图1至21所述的各种示例性实施方式的非易失性存储装置。
主机HOST可以是其中安装存储装置100的电子装置。例如，主机HOST可以是智能电话、数码相机、台式电脑、笔记本电脑、媒体播放器等等。当从主机HOST收到数据写或读请求时，控制器1010可以将数据存储在存储器1020-1、1020-2和1020-3中，或者生成指令CMD以从存储器1020-1、1020-2和1020-3取回数据。
如图22所示，在存储装置1000内，一个或更多个存储器1020-1、1020-2和1020-3可以并联连接至控制器1010。通过将多个存储器1020-1、1020-2和1020-3并联连接至控制器1010，可以实现具有大容量的存储装置1000，诸如固态硬盘(SSD)。
图23是一框图，该框图示出包括根据本公开一示例性实施方式的非易失性存储装置的电子装置。
参见图23，根据本示例性实施方式的电子装置2000可以包括通信单元2010、输入单元2020、输出单元2030、存储器2040和处理器2050。
通信单元2010可以包括有线/无线通信模块，且可以包括无线互联网模块、短距离通信模块、全球定位系统(GPS)模块、移动通信模块等等。通信单元2010中包括的有线/无线通信模块可以被连接至基于各种通信标准的外部通信网络，以发送和接收数据。
允许用户控制电子装置2000的操作的输入单元2020可以包括机械开关、触摸屏、声音识别模块等。而且，输入单元2020可以包括以轨迹球或激光指针方式等操作的鼠标、或者手指鼠标装置。此外，输入单元2020还可以包括允许用户输入数据的各种传感器模块。
输出单元2030以音频或视频格式的方式输出电子装置2000中处理的信息，且存储器2040可以存储数据、用于处理和控制处理器2050的程序等。存储器2040可以包括根据本公开的如以上参照图1至21所述的各种示例性实施方式的一个或更多个非易失性存储装置。处理器2050可以根据所需的操作传送命令至存储器2040，以将数据存储至存储器2040，或者自其取回数据。
存储器2040可以安装在电子装置2000内，或者通过单独的接口与处理器2050通信。在存储器240通过单独的接口与处理器2050通信的情况下，处理器2050可以通过诸如SD、SDHC、SDXC、MICRO SD、USB等的各种接口标准，将数据存储至存储器2040或者从其取回数据。
处理器2050控制电子装置2000内包括的各个组件的操作。处理器2050可以执行涉及音频电话、视频电话、数据通信等的控制和处理，或者可以执行用于多媒体播放和管理的控制和处理。而且，处理器2050可以处理通过输入单元2020自用户发送的输入，并且通过输出单元2030输出对应的结果。此外，处理器2050可以将控制电子装置2000的操作所需的数据存储至存储器2040，或者从其取回这样的数据。
如以上所述，根据本公开的示例性实施方式，通过形成保护栅电极免受氧化的抗氧化层，可以提供具有提高的可靠性的非易失性存储装置及其制造方法。
本公开的优点和技术效果不限于前述内容，并且本领域技术人员由前述描述可以容易地理解这里没有提及的任何其它技术效果。
虽然示例性实施方式已在以上被示出和描述，但是对本领域技术人员显然的是，能进行修改和改变，而不脱离本公开的如所附权利要求所定义那样的主旨和范围。
本申请要求2013年11月13日向韩国知识产权局提出的第10-2013-0137491号韩国专利申请的优先权，其公开在此全文参考引用。

Claims (20)

1.一种制造非易失性存储装置的方法，包括：
在衬底的顶表面上交替地层叠多个绝缘层和多个导电层；
形成暴露所述衬底的所述顶表面以及所述绝缘层的侧表面和所述导电层的侧表面的开口；
至少在所述导电层的暴露的侧表面上形成抗氧化层；
在所述抗氧化层上形成栅极电介质层，所述栅极电介质层包括顺序形成在所述抗氧化层上的阻挡层、电荷存储层和隧穿层；以及
在所述隧穿层上形成沟道区。
2.如权利要求1所述的方法，其中所述抗氧化层包括电介质材料，所述电介质材料与所述阻挡层的直接接触所述抗氧化层的部分的电介质材料不同。
3.如权利要求1所述的方法，其中所述抗氧化层是不连续层，所述不连续层完全覆盖所述导电层的所述暴露的侧表面，但是不完全覆盖设置在两个导电层之间的绝缘层的暴露的侧表面。
4.如权利要求1所述的方法，其中所述抗氧化层的形成在所述导电层的所述暴露的侧表面上的部分具有基本上一致的厚度。
5.如权利要求1所述的方法，其中所述阻挡层是多层结构，所述多层结构具有第一阻挡层和第二阻挡层，所述第一阻挡层包括接触所述电荷存储层的低介电常数材料，所述第二阻挡层包括在所述第一阻挡层和所述抗氧化层之间的高介电常数材料。
6.如权利要求5所述的方法，其中所述抗氧化层具有比所述第二阻挡层的介电常数低的介电常数。
7.如权利要求5所述的方法，其中所述抗氧化层的厚度小于所述第一阻挡层的厚度。
8.如权利要求1所述的方法，其中所述抗氧化层的形成在所述导电层之一的所述暴露的侧表面上的部分的第一厚度与所述抗氧化层的形成在所述导电层的另一个的所述暴露的侧表面上的部分的第二厚度之间的最大差异小于或等于所述抗氧化层的平均厚度的25％。
9.如权利要求1所述的方法，其中所述导电层包括栅电极。
10.如权利要求9所述的方法，其中所述抗氧化层沿垂直于所述衬底的所述上表面的所述沟道区，从最靠近所述衬底的底部栅电极延伸至最远离所述衬底的顶部栅电极。
11.如权利要求9所述的方法，其中所述栅电极包括金属硅化物，所述阻挡层包括氧化物。
12.如权利要求9所述的方法，其中所述抗氧化层的背对所述栅电极的侧表面与所述层间绝缘层的侧表面不共面。
13.如权利要求1所述的方法，进一步包括布置在所述沟道区的下部的衬底上的外延层。
14.如权利要求1所述的方法，其中所述阻挡层用含氧气体形成。
15.如权利要求1所述的方法，其中所述抗氧化层在基本上不氧化所述导电层的暴露部分的温度，经由原子层沉积工艺或者经由化学气相沉积工艺形成。
16.一种制造非易失性存储装置的方法，所述方法包括：
在衬底上交替地层叠层间绝缘层和导电层；
穿过所述层间绝缘层和所述导电层形成暴露所述衬底的开口；
使用沉积工艺在通过所述开口的侧壁暴露的所述导电层上形成抗氧化层，所述沉积工艺在不足以氧化所述导电层的所暴露的部分的温度进行；
在所述抗氧化层上顺序形成阻挡层、电荷存储层和隧穿层，以形成栅极电介质层，所述阻挡层包括高k层和低k层；以及
在所述栅极电介质层上形成沟道区。
17.如权利要求16所述的方法，其中所述高k层用含氧气体形成。
18.如权利要求16所述的方法，其中所述抗氧化层经由原子层沉积工艺或者经由化学气相沉积工艺形成。
19.如权利要求16所述的方法，其中所述抗氧化层的形成在所述导电层的所述暴露的侧表面上的部分具有基本上一致的厚度。
20.如权利要求16所述的方法，其中所述抗氧化层包括电介质材料，所述电介质材料与所述阻挡层的直接接触所述抗氧化层的部分的电介质材料不同。
CN201410641349.3A 2013-11-13 2014-11-13 非易失性存储装置的制造方法 Active CN104637883B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130137491A KR102039708B1 (ko) 2013-11-13 2013-11-13 비휘발성 메모리 장치 및 그 제조 방법
KR10-2013-0137491 2013-11-13

Publications (2)

Publication Number Publication Date
CN104637883A true CN104637883A (zh) 2015-05-20
CN104637883B CN104637883B (zh) 2019-06-04

Family

ID=53044127

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410641349.3A Active CN104637883B (zh) 2013-11-13 2014-11-13 非易失性存储装置的制造方法

Country Status (3)

Country Link
US (2) US9564519B2 (zh)
KR (1) KR102039708B1 (zh)
CN (1) CN104637883B (zh)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684090A (zh) * 2017-01-26 2017-05-17 合肥兆芯电子有限公司 三维非易失性存储器结构及其制造方法
CN107507772A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种沟道孔底部刻蚀方法
CN109003981A (zh) * 2018-07-12 2018-12-14 长江存储科技有限责任公司 3d存储器件及其制造方法
CN109103198A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 半导体器件及其制造方法
CN109148463A (zh) * 2017-06-19 2019-01-04 三星电子株式会社 半导体器件
CN109244078A (zh) * 2017-07-10 2019-01-18 三星电子株式会社 半导体存储器件和导体结构
CN109451765A (zh) * 2018-04-18 2019-03-08 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
CN110034119A (zh) * 2017-12-27 2019-07-19 美光科技公司 形成竖向延伸的存储器单元串的阵列的方法
CN112909009A (zh) * 2019-12-03 2021-06-04 芯恩（青岛）集成电路有限公司 三维无结型神经元网络器件及其制作方法
US11641742B2 (en) 2019-10-15 2023-05-02 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11737278B2 (en) 2019-12-03 2023-08-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
US11871566B2 (en) 2020-02-11 2024-01-09 Lodestar Licensing Group, Llc Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9343469B2 (en) 2012-06-27 2016-05-17 Intel Corporation Three dimensional NAND flash with self-aligned select gate
WO2016046602A1 (zh) * 2014-09-26 2016-03-31 三星电子株式会社 半导体存储器件及其制造方法
US9263459B1 (en) * 2014-09-26 2016-02-16 Intel Corporation Capping poly channel pillars in stacked circuits
US11002349B2 (en) 2015-07-07 2021-05-11 Harmonic Drive Systems Inc. Rotation transmission mechanism provided with strain wave gearing
KR102336739B1 (ko) 2015-09-25 2021-12-06 삼성전자주식회사 비휘발성 메모리 장치
KR102535100B1 (ko) * 2016-02-23 2023-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180046964A (ko) * 2016-10-28 2018-05-10 삼성전자주식회사 반도체 메모리 소자
KR102550414B1 (ko) 2016-11-03 2023-07-04 삼성전자주식회사 반도체 소자의 제조 방법
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
US10497715B2 (en) 2017-12-27 2019-12-03 Micron Technology, Inc. Memory arrays
US10903221B2 (en) 2017-12-27 2021-01-26 Micron Technology, Inc. Memory cells and memory arrays
US10438962B2 (en) 2017-12-27 2019-10-08 Micron Technology, Inc. Memory arrays, and methods of forming memory arrays
JP7013293B2 (ja) * 2018-03-19 2022-01-31 キオクシア株式会社 半導体記憶装置
JP7089967B2 (ja) * 2018-07-17 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR102159255B1 (ko) * 2019-01-25 2020-09-23 삼성전자 주식회사 에어 갭을 갖는 3차원 플래시 메모리 및 그 제조 방법
JP2020155494A (ja) * 2019-03-18 2020-09-24 キオクシア株式会社 半導体記憶装置
KR20210002376A (ko) 2019-06-28 2021-01-08 삼성전자주식회사 집적회로 소자
WO2021195997A1 (en) * 2020-03-31 2021-10-07 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory device and method for forming the same
KR20210157791A (ko) * 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090023279A1 (en) * 2007-07-18 2009-01-22 Hynix Semiconductor Inc. Method of fabricating flash memory device
CN101894805A (zh) * 2009-04-13 2010-11-24 海力士半导体有限公司 非易失性存储器件及其制造方法
US20100308396A1 (en) * 2009-06-08 2010-12-09 Hynix Semiconductor Inc. Gate Patterns of Nonvolatile Memory Device and Method of Forming the Same
CN102184740A (zh) * 2011-01-31 2011-09-14 清华大学 垂直折叠式存储器阵列结构
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN102544017A (zh) * 2010-12-13 2012-07-04 三星电子株式会社 非易失性存储器及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4130783B2 (ja) 2002-04-23 2008-08-06 松下電器産業株式会社 動きベクトル符号化方法および動きベクトル復号化方法
US7737051B2 (en) 2004-03-10 2010-06-15 Tokyo Electron Limited Silicon germanium surface layer for high-k dielectric integration
TWI285414B (en) 2005-10-21 2007-08-11 Powerchip Semiconductor Corp Non-volatile memory and manufacturing method and operating method thereof
KR100851552B1 (ko) 2007-03-28 2008-08-11 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
JP4691124B2 (ja) 2008-03-14 2011-06-01 株式会社東芝 不揮発性半導体記憶装置の製造方法
KR101498676B1 (ko) 2008-09-30 2015-03-09 삼성전자주식회사 3차원 반도체 장치
KR101525130B1 (ko) 2009-08-03 2015-06-03 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101603731B1 (ko) 2009-09-29 2016-03-16 삼성전자주식회사 버티칼 낸드 전하 트랩 플래시 메모리 디바이스 및 제조방법
KR20110135692A (ko) 2010-06-11 2011-12-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
US8198672B2 (en) 2010-06-30 2012-06-12 SanDisk Technologies, Inc. Ultrahigh density vertical NAND memory device
US8705274B2 (en) * 2010-06-30 2014-04-22 Institute of Microelectronics, Chinese Academy of Sciences Three-dimensional multi-bit non-volatile memory and method for manufacturing the same
KR101699515B1 (ko) * 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120068392A (ko) * 2010-12-17 2012-06-27 삼성전자주식회사 비휘발성 메모리 소자 및 반도체 소자의 콘택 플러그의 제조 방법
JP2012151187A (ja) 2011-01-17 2012-08-09 Toshiba Corp 半導体記憶装置の製造方法
KR101842237B1 (ko) * 2011-04-19 2018-03-27 삼성전자주식회사 3차원 반도체 메모리 소자 및 이를 제조하는 방법
KR20120120537A (ko) 2011-04-25 2012-11-02 에스케이하이닉스 주식회사 3차원 크로스 포인트 셀 구조를 갖는 플래시 메모리 제조방법
KR101916222B1 (ko) * 2011-04-29 2018-11-08 삼성전자 주식회사 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130116604A (ko) * 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090023279A1 (en) * 2007-07-18 2009-01-22 Hynix Semiconductor Inc. Method of fabricating flash memory device
CN101894805A (zh) * 2009-04-13 2010-11-24 海力士半导体有限公司 非易失性存储器件及其制造方法
US20100308396A1 (en) * 2009-06-08 2010-12-09 Hynix Semiconductor Inc. Gate Patterns of Nonvolatile Memory Device and Method of Forming the Same
CN102201416A (zh) * 2010-03-26 2011-09-28 三星电子株式会社 三维半导体装置及其制造方法
CN102544017A (zh) * 2010-12-13 2012-07-04 三星电子株式会社 非易失性存储器及其制造方法
CN102184740A (zh) * 2011-01-31 2011-09-14 清华大学 垂直折叠式存储器阵列结构

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106684090B (zh) * 2017-01-26 2018-10-02 合肥兆芯电子有限公司 三维非易失性存储器结构及其制造方法
CN106684090A (zh) * 2017-01-26 2017-05-17 合肥兆芯电子有限公司 三维非易失性存储器结构及其制造方法
CN109148463A (zh) * 2017-06-19 2019-01-04 三星电子株式会社 半导体器件
CN109148463B (zh) * 2017-06-19 2023-11-28 三星电子株式会社 半导体器件
CN109103198B (zh) * 2017-06-21 2023-10-24 三星电子株式会社 半导体器件及其制造方法
CN109103198A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 半导体器件及其制造方法
CN109244078A (zh) * 2017-07-10 2019-01-18 三星电子株式会社 半导体存储器件和导体结构
CN109244078B (zh) * 2017-07-10 2023-07-04 三星电子株式会社 半导体存储器件和导体结构
CN107507772A (zh) * 2017-08-31 2017-12-22 长江存储科技有限责任公司 一种沟道孔底部刻蚀方法
CN110034119B (zh) * 2017-12-27 2023-10-31 美光科技公司 形成竖向延伸的存储器单元串的阵列的方法
CN110034119A (zh) * 2017-12-27 2019-07-19 美光科技公司 形成竖向延伸的存储器单元串的阵列的方法
CN109451765A (zh) * 2018-04-18 2019-03-08 长江存储科技有限责任公司 用于形成三维存储器设备的沟道插塞的方法
US11943928B2 (en) 2018-04-18 2024-03-26 Yangtze Memory Technologies Co., Ltd. Method for forming channel hole plug of three-dimensional memory device
US11309327B2 (en) 2018-04-18 2022-04-19 Yangtze Memory Technologies Co., Ltd. Method for forming channel hole plug of three-dimensional memory device
CN109003981A (zh) * 2018-07-12 2018-12-14 长江存储科技有限责任公司 3d存储器件及其制造方法
US11641742B2 (en) 2019-10-15 2023-05-02 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN112909009B (zh) * 2019-12-03 2022-12-20 芯恩（青岛）集成电路有限公司 三维无结型神经元网络器件及其制作方法
US11737278B2 (en) 2019-12-03 2023-08-22 Micron Technology, Inc. Memory arrays and methods used in forming a memory array comprising strings of memory cells
CN112909009A (zh) * 2019-12-03 2021-06-04 芯恩（青岛）集成电路有限公司 三维无结型神经元网络器件及其制作方法
US11871566B2 (en) 2020-02-11 2024-01-09 Lodestar Licensing Group, Llc Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells

Also Published As

Publication number Publication date
US20150132915A1 (en) 2015-05-14
US9564519B2 (en) 2017-02-07
KR20150055310A (ko) 2015-05-21
KR102039708B1 (ko) 2019-11-01
US10115799B2 (en) 2018-10-30
CN104637883B (zh) 2019-06-04
US20170125540A1 (en) 2017-05-04

Similar Documents

Publication Publication Date Title
US10115799B2 (en) Non-volatile memory devices and manufacturing methods thereof
US10854623B2 (en) Memory device
US9368508B2 (en) Memory device
KR102150253B1 (ko) 반도체 장치
US9837349B2 (en) Semiconductor apparatus
US9419013B1 (en) Semiconductor device and method of manufacturing the same
US10204919B2 (en) Vertical memory device
US9349747B2 (en) Semiconductor devices having gate stack portions that extend in a zigzag pattern
KR101736982B1 (ko) 수직 구조의 비휘발성 메모리 소자
US9431416B2 (en) Vertical-type nonvolatile memory device and method of manufacturing the same
KR101916222B1 (ko) 수직 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR102565716B1 (ko) 메모리 장치
US20160071877A1 (en) Semiconductor devices including cell on peripheral epi-substrate and methods of manufacturing the same
US20170033119A1 (en) Vertical Non-Volatile Semiconductor Devices
KR102150251B1 (ko) 반도체 장치
US9853045B2 (en) Semiconductor device having channel holes
KR20120128438A (ko) 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR20170042449A (ko) 반도체 장치 및 그 제조 방법
KR102427647B1 (ko) 반도체 장치 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant