JP7013293B2 - 半導体記憶装置 - Google Patents

半導体記憶装置 Download PDF

Info

Publication number
JP7013293B2
JP7013293B2 JP2018050724A JP2018050724A JP7013293B2 JP 7013293 B2 JP7013293 B2 JP 7013293B2 JP 2018050724 A JP2018050724 A JP 2018050724A JP 2018050724 A JP2018050724 A JP 2018050724A JP 7013293 B2 JP7013293 B2 JP 7013293B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
layer
semiconductor
substrate
storage device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018050724A
Other languages
English (en)
Other versions
JP2019165058A (ja
Inventor
卓 立川
英典 宮川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2018050724A priority Critical patent/JP7013293B2/ja
Priority to US16/110,106 priority patent/US10896914B2/en
Priority to CN201811005927.9A priority patent/CN110289264B/zh
Priority to TW107130519A priority patent/TWI686934B/zh
Publication of JP2019165058A publication Critical patent/JP2019165058A/ja
Application granted granted Critical
Publication of JP7013293B2 publication Critical patent/JP7013293B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

以下に記載された実施形態は、半導体記憶装置に関する。
近年、メモリセルを三次元的に配置した半導体記憶装置（三次元型半導体記憶装置）が提案されている。この様な半導体記憶装置は、例えば、基板と、基板の表面と交差する第１の方向に配列された複数のゲート電極と、上記第１の方向に延伸し上記複数のゲート電極に対向する第１部分、及び、この第１部分より基板に近い第２部分を備える半導体層と、上記ゲート電極と半導体層の第１部分との間に設けられ、メモリ部を含むゲート絶縁膜と、半導体層の第２部分に接続された配線部と、を備える。
特開２０１７－１７４８６６
上記配線部の低抵抗化が望まれている。
下記の実施形態に係る発明は、この様な点に鑑みなされたもので、低抵抗な配線部を備える半導体記憶装置を提供することを目的とする。
一の実施形態に係る半導体記憶装置は、基板と、基板の表面と交差する第１方向に配列された複数のゲート電極と、第１方向に延伸し複数のゲート電極に対向する第１部分、及び、第１部分より基板に近い第２部分を備える第１半導体層と、ゲート電極と第１半導体層の第１部分との間に設けられ、メモリ部を含むゲート絶縁膜と、基板と複数のゲート電極との間に設けられ、第１半導体層の第２部分に接続され、第１方向と交差する第２方向に延伸する配線部と、を備える。この配線部は、第１半導体層の第２部分に接続された第２半導体層を備える。この第２半導体層は、第２半導体層の第１方向の厚みよりも大きい第１の結晶粒を含む。
この様な半導体記憶装置によれば、低抵抗な配線部を備える半導体記憶装置を提供することが可能である。
第１の実施形態に係る半導体記憶装置の概略的な平面図である。 同半導体記憶装置の一部の構成を示す概略的な回路図である。 同半導体記憶装置の一部の構成を示す概略的な斜視図である。 図３の一部の拡大図である。 同半導体記憶装置の一部の構成を示す概略的な断面図である。 図５の一部の拡大図である。 同半導体記憶装置の製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 第２の実施形態に係る半導体記憶装置の概略的な断面図である。 図２０の一部の拡大図である。 同半導体記憶装置の製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 第３の実施形態に係る半導体記憶装置の概略的な断面図である。 図３６の一部の拡大図である。 同半導体記憶装置の製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。 同製造方法を示す概略的な断面図である。
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、これらの実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
また、本明細書においては、基板の表面と交差する方向を第１方向と、第１方向と交差する方向を第２方向と、第１方向及び第２方向と交差する方向を第３方向と呼ぶ。また、第１方向に沿って基板から離れる向きを上と、第１方向に沿って基板に近付く向きを下と呼ぶ。また、ある構成について下面や下端と言う場合には、この構成の基板に近い方の面や端部を意味する事とし、上面や上端と言う場合には、この構成の基板から遠い方の面や端部を意味する事とする。また、第２方向又は第３方向と交差する面を側面と呼ぶ。また、基板の表面に対して平行な所定の方向をＸ方向と、基板の表面に対して平行で、Ｘ方向と垂直な方向をＹ方向と、基板の表面に対して垂直な方向をＺ方向と呼ぶ。尚、以下の説明では、Ｘ方向が第３方向と対応し、Ｙ方向が第２方向と対応し、Ｚ方向が第１方向と対応する場合について例示する。ただし、第１方向、第２方向及び第３方向は、Ｚ方向、Ｙ方向及びＸ方向に限られない。
［第１の実施形態］
［構成］
図１は、第１の実施形態に係る半導体記憶装置の概略的な平面図である。
本実施形態に係る半導体記憶装置は、メモリダイ１１と、コントロールダイ１２と、を備える。メモリダイ１１は、基板１３と、基板１３上に設けられたメモリプレーンＭＰ及び周辺回路１４を備える。基板１３は、例えば、単結晶シリコン（Ｓｉ）等からなる半導体基板である。メモリプレーンＭＰは、Ｙ方向に配列された複数のメモリブロックＭＢを備える。メモリブロックＭＢは、Ｙ方向に配列された複数のメモリフィンガーＭＦを備える。コントロールダイ１２は、周辺回路１４を介してメモリプレーンＭＰを制御する。
図２は、メモリブロックＭＢの構成を示す等価回路図である。メモリブロックＭＢは、ビット線ＢＬ、配線部ＷＰ、ワード線ＷＬ及び選択ゲート線（ＳＧＳ，ＳＧＤ）を介して周辺回路１４に接続される。尚、説明の都合上、図２においては、一部の構成を省略する。
メモリブロックＭＢ中の複数のメモリフィンガーＭＦは、それぞれ、複数のメモリユニットＭＵを備える。これら複数のメモリユニットＭＵの一端は、それぞれ、ビット線ＢＬに接続される。また、これら複数のメモリユニットＭＵの他端は、それぞれ、共通の配線部ＷＰに接続される。
メモリユニットＭＵは、ビット線ＢＬ及び配線部ＷＰの間に直列に接続されたドレイン選択トランジスタＳＴＤ、メモリストリングＭＳ、及び、ソース選択トランジスタＳＴＳを備える。以下、ドレイン選択トランジスタＳＴＤ、及び、ソース選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
メモリストリングＭＳは、直列に接続された複数のメモリセルＭＣを備える。本実施形態に係るメモリセルＭＣは、チャネル領域として機能する第１半導体層、メモリ部を含むゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタであり、１ビット以上のデータを記憶する。メモリ部は、例えば、電荷を蓄積可能な電荷蓄積層である。メモリセルＭＣのしきい値電圧は、メモリ部の状態に応じて変化する。尚、１のメモリストリングＭＳに属する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、チャネル領域として機能する第１半導体層、ゲート絶縁膜及びゲート電極を備える電界効果型のトランジスタである。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン選択線ＳＧＤは、メモリフィンガーＭＦに対応して設けられ、１のメモリフィンガーＭＦ中の全てのメモリユニットＭＵに共通に接続される。ソース選択線ＳＧＳは、１のメモリブロックＭＢ中の全てのメモリユニットＭＵに共通に接続される。
図３は、本実施形態に係る半導体記憶装置の概略的な斜視図であり、図１中のＡで示した部分に対応している。図４は、図３の一部の拡大図である。尚、説明の都合上、図３及び図４においては、一部の構成を省略する。
図３に示す通り、基板１３の上方には、メモリフィンガーＭＦが設けられている。メモリフィンガーＭＦは、Ｚ方向に配列された複数の導電層１０１と、Ｚ方向に延伸しこれら複数の導電層１０１と対向する第１半導体層１０２と、これら複数の導電層１０１及び第１半導体層１０２の間に設けられたゲート絶縁膜１０３と、を備える。また、基板１３とメモリフィンガーＭＦとの間には配線部ＷＰが設けられ、基板１３と配線部ＷＰとの間には酸化シリコン（ＳｉＯ２）等からなる絶縁層１５が設けられている。
複数の導電層１０１は、Ｘ方向に延伸する板状の導電層であり、例えば窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。これら導電層１０１は、それぞれ、ワード線ＷＬ及びメモリセルＭＣのゲート電極、又は、選択ゲート線（ＳＧＤ，ＳＧＳ）及び選択トランジスタ（ＳＴＤ，ＳＴＳ）のゲート電極として機能する。また、これら複数の導電層１０１の間には、酸化シリコン（ＳｉＯ２）等からなる絶縁層１０４が設けられる。これら複数の導電層１０１及び絶縁層１０４の少なくとも一部は、絶縁層１０５を介してメモリフィンガーＭＦ毎にＹ方向に離間する。また、導電層１０１のＸ方向の端部は、Ｘ方向における位置がお互いに異なっており、それぞれ、Ｚ方向に延伸するコンタクト１０６を介して周辺回路１４に接続される。また、導電層１０１のＸ方向の端部及びコンタクト１０６は、酸化シリコン（ＳｉＯ２）等の絶縁層１０７によって覆われている。
第１半導体層１０２は、Ｘ方向及びＹ方向に複数設けられる。第１半導体層１０２は、Ｚ方向に延伸する第１部分１０８と、この第１部分１０８よりも基板１３に近い第２部分１０９と、を備える。第１部分１０８は、Ｚ方向に延伸する略円筒状の半導体層であり、例えばノンドープの多結晶シリコン（ｐ－Ｓｉ）等からなる。第１部分１０８は、ゲート絶縁膜１０３を介して複数の導電層１０１と対向し、メモリセルＭＣ及びドレイン選択トランジスタＳＴＤのチャネル領域として機能する。第１部分１０８の中心部分には、酸化シリコン（ＳｉＯ２）等の絶縁層１１０が埋め込まれている。第２部分１０９は、例えば第１部分１０８及び配線部ＷＰに接続された単結晶シリコン（Ｓｉ）等からなる。第２部分１０９は、酸化シリコン（ＳｉＯ２）等の絶縁層１１１を介して最も基板１３に近い導電層１０１と対向し、ソース選択トランジスタＳＴＳのチャネル領域として機能する。第１半導体層１０２の上端は、例えば、リン（Ｐ）等のｎ型の不純物を含む半導体層１１２、コンタクト１１３及びＹ方向に延伸するビット線ＢＬを介して周辺回路１４に接続される。第１半導体層１０２の下端は、配線部ＷＰに接続される。
ゲート絶縁膜１０３は、導電層１０１と第１半導体層１０２の第１部分１０８との間に設けられる。ゲート絶縁膜１０３は、例えば図４に示す通り、第１半導体層１０２の第１部分１０８のＸ方向（Ｙ方向）の側面に順に設けられたトンネル絶縁膜１２１、電荷蓄積膜１２２、及び、ブロック絶縁膜１２３を備える。トンネル絶縁膜１２１及びブロック絶縁膜１２３は、例えば、酸化シリコン（ＳｉＯ２）等からなる。電荷蓄積膜１２２は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。尚、ゲート絶縁膜１０３の一部又は全部は、メモリセルＭＣ毎に分断されても良い。
配線部ＷＰは、図３に示す通り、第１半導体層１０２の第２部分１０９に接続された第２半導体層１３１と、この第２半導体層１３１と基板１３との間に設けられた金属層１３２と、を備える。第２半導体層１３１は、例えばリン（Ｐ）等のｎ型の不純物が注入されたシリコン（Ｓｉ）等からなる。金属層１３２は、例えば、窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜等からなる。金属層１３２は、図示しないコンタクト等を介して周辺回路１４に接続される。
次に、図５及び図６を参照して、第１半導体層１０２及び第２半導体層１３１の結晶構造等について説明する。図５は、図１のＢ－Ｂ´線で示した部分を切断し、矢印の方向に見た模式的な断面図である。図６は、図５の一部の拡大図である。尚、説明の都合上、図５及び図６においては、一部の構成を省略する。また、以下の説明において、結晶粒の大きさは、観察された断面において結晶粒の幅を複数の方向から測定した場合の最大の幅を意味する事とする。
第２半導体層１３１は、図５に示す通り、第１の結晶粒Ｇ１を含む。第１の結晶粒Ｇ１は、結晶粒界ＧＢ１を介してＹ方向に複数設けられている。図示の例において、第１の結晶粒Ｇ１はＹ方向に延伸し、複数の第１半導体層１０２の下端に接続されている。即ち、第１の結晶粒Ｇ１のＹ方向の幅Ｗ１は、第１半導体層１０２の間の距離Ｄ１と、第１半導体層１０２のＹ方向の幅Ｗ２×２と、の和よりも大きい。また、第１の結晶粒Ｇ１のＹ方向の幅Ｗ１は、第２半導体層１３１のＺ方向の厚みＴ１よりも大きい。尚、図示は省略するものの、第１の結晶粒Ｇ１のＸ方向の幅もＹ方向の幅Ｗ１と同様である。また、図６に示す通り、第２半導体層１３１の上面近傍には、結晶粒ｇ１が設けられる。結晶粒ｇ１は、第２半導体層１３１のＺ方向の厚みＴ１よりも小さい。また、第２半導体層１３１は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、及び、パラジウム（Ｐｄ）の少なくとも一つの金属原子を含んでいても良い。
第１半導体層１０２の第２部分１０９は、第２の結晶粒Ｇ２を含む。第２の結晶粒Ｇ２は、第１半導体層１０２の第１部分１０８のＹ方向の厚みＴ２（ゲート絶縁膜１０３と絶縁層１１０とのＹ方向の距離。以下同様。）よりも大きい。また、第２の結晶粒Ｇ２は、下端において第１の結晶粒Ｇ１と接続されている。また、第２の結晶粒Ｇ２の結晶方位は、この第２の結晶粒Ｇ２が接続された第１の結晶粒Ｇ１の結晶方位と揃っている。
第１半導体層１０２の第１部分１０８は、第３の結晶粒Ｇ３を含む。第３の結晶粒Ｇ３は、第１部分１０８のＹ方向の厚みＴ２よりも小さい。
以上の様な結晶構造は、例えば、透過型電子顕微鏡（Transmission Electron Microscope: TEM）等を用い、極微電子回析法（Nano Beam electron Diffraction: NBD）等の方法を用いることによって観察される。
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図７に示す通り、同製造方法においては、基板１３上に、絶縁層１５、金属層１３２、アモルファスシリコン層１３１Ａ及び金属層１３１Ｂを形成する。絶縁層１５、金属層１３２及びアモルファスシリコン層１３１Ａの成膜は、例えば、化学気相成長法（Chemical Vapor Deposition: CVD）等によって行う。金属層１３１Ｂは、例えば、ニッケル（Ｎｉ）等をスパッタ等のＰＶＤ（ Physical Vapor Deposition ）によって堆積させて行う。尚、金属層１３１Ｂは、例えば、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、又は、パラジウム（Ｐｄ）を含んでいても良い。
次に、図８に示す通り、アモルファスシリコン層１３１Ａの上面に、シリサイド層１３１Ｃを形成する。シリサイド層１３１Ｃは、例えば、熱処理等によって形成する。熱処理等を行うと、金属層１３１Ｂ中の金属原子がアモルファスシリコン層１３１Ａ中に拡散して、金属シリサイドが形成される。シリサイド層１３１Ｃは、例えば、ニッケルダイシリサイド（ＮｉＳｉ２）からなる。シリサイド層１３１Ｃの形成後、ウェットエッチングやドライエッチング等の手段により金属層１３１Ｂを除去する。
次に、図９及び図１０に示す通り、アモルファスシリコン層１３１Ａの結晶構造を改質して、第２半導体層１３１を形成する。結晶構造の改質は、ＭＩＬＣ（ Metal Induced Lateral Crystallization ）法によって行う。ＭＩＬＣ法においては、熱処理を行う。これにより、シリサイド層１３１Ｃが、アモルファスシリコン層１３１Ａを通過し、金属層１３２に向かって移動する。ここで、ニッケルダイシリサイドの格子定数及び結晶構造は、シリコン（Ｓｉ）の単結晶と近い。従って、アモルファスシリコン層１３１Ａのうち、シリサイド層１３１Ｃが通過した部分には、図５を参照して説明した様な大きな幅Ｗ１を有する第１の結晶粒Ｇ１が形成される。一方、ＭＩＬＣ法を実行するより前にシリサイド層１３１Ｃが形成される上面近傍には、図６を参照して説明した様な小さい結晶粒ｇ１が形成される。
次に、図１１に示す通り、第２半導体層１３１の上面に、複数の絶縁層１０４及び犠牲層１４１を交互に積層する。絶縁層１０４は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁層からなる。犠牲層１４１は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等からなる。絶縁層１０４及び犠牲層１４１の成膜は、例えば、ＣＶＤ等によって行う。
次に、図１２に示す通り、絶縁層１０４及び犠牲層１４１に開口ｏｐ１を形成する。開口ｏｐ１は、Ｚ方向に延伸し、絶縁層１０４及び犠牲層１４１を貫通し、第２半導体層１３１の上面を露出させる貫通孔である。上述の通り、第２半導体層１３１の結晶構造はＭＩＬＣ法によって改質されているため、開口ｏｐ１の底面には、第１の結晶粒Ｇ１の結晶面が露出する。尚、開口ｏｐ１は、例えば、開口ｏｐ１に対応する部分に開口を有する絶縁層１４２を犠牲層１４１の上面に形成し、これをマスクとして反応性イオンエッチング（Reactive Ion Etching: RIE）等を行うことによって形成する。
次に、図１３に示す通り、開口ｏｐ１の底面に、第１半導体層１０２の第２部分１０９を形成する。例えば、開口ｏｐ１の底面に露出した第２半導体層１３１の第１の結晶粒Ｇ１（図６参照）を基準としてエピタキシャル成長等を行う。
次に、図１４に示す通り、形成した第２部分１０９の上面、絶縁層１０４及び犠牲層１４１の側面、並びに、絶縁層１４２の上面に、ゲート絶縁膜１０３及びアモルファスシリコン層１０８Ａを順に成膜する。成膜は、例えば、ＣＶＤ等の方法によって行う。
次に、図１５に示す通り、ゲート絶縁膜１０３及びアモルファスシリコン層１０８Ａのうち、第１半導体層１０２の第２部分１０９の上面を覆う部分及び絶縁層１４２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。
次に、図１６に示す通り、第１半導体層１０２の第２部分１０９の上面、アモルファスシリコン層１０８Ａの側面、及び、絶縁層１４２の上面に、アモルファスシリコン層１０８Ｂ及び絶縁層１１０を成膜する。成膜は、例えば、ＣＶＤ等の方法によって行う。
次に、図１７に示す通り、アニール処理等によってアモルファスシリコン層１０８Ａ及びアモルファスシリコン層１０８Ｂの結晶構造を改質し、第１半導体層１０２の第１部分１０８を形成する。
次に、図１８に示す通り、第１部分１０８及び絶縁層１１０のうち、絶縁層１４２の上面を覆う部分を除去する。この工程は、例えば、ＲＩＥ等によって行う。また、第１部分１０８の上面に、リン（Ｐ）等のｎ型の不純物を含む半導体層１１２を形成する。
次に、図１９に示す通り、絶縁層１０４及び犠牲層１４１に開口ｏｐ２を形成する。開口ｏｐ２は、Ｚ方向及びＸ方向に延伸し、絶縁層１０４及び犠牲層１４１をＹ方向に分断し、第２半導体層１３１の上面を露出させる溝である。開口ｏｐ２は、例えば、開口ｏｐ２に対応する部分に溝を有する絶縁層１４３を絶縁層１４２の上面に形成し、これをマスクとしてＲＩＥ等を行うことによって形成される。
その後、この開口ｏｐ２を介してウェットエッチング等によって犠牲層１４１を除去し、酸化処理等によって絶縁層１１１を形成し、Ｚ方向に隣接する絶縁層１０４の間に導電層１０１を形成し、開口ｏｐ２に絶縁層１０５を形成し、コンタクトや配線等を形成することにより、本実施形態に係る半導体記憶装置が製造される。
［効果］
図３を参照して説明した通り、本実施形態に係る配線部ＷＰは、第１半導体層１０２の第２部分１０９に接続された第２半導体層１３１を備える。また、図５を参照して説明した通り、この第２半導体層１３１は第１の結晶粒Ｇ１を含み、第１の結晶粒Ｇ１は第２半導体層１３１のＺ方向の厚みＴ１よりも大きい。この様な構成においては、例えば第２半導体層１３１が第１の結晶粒Ｇ１を含まない場合と比較して、第２半導体層１３１中の抵抗を低減させることが可能である。これにより、低抵抗な配線部ＷＰを備える半導体記憶装置を提供可能である。
この様な第１の結晶粒Ｇ１を有する第２半導体層１３１は、上述のＭＩＬＣ法によって容易に実現可能である。尚、上述のＭＩＬＣ法では、シリサイド層１３１Ｃを形成するための金属層１３１Ｂ（図７等）として、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、及び、パラジウム（Ｐｄ）の少なくとも一つの金属が使用されることがある。この様な場合、第２半導体層１３１は、これら金属の金属原子を含むことがある。
また、本実施形態においては、配線部ＷＰが金属層１３２を備え、この金属層１３２は第２半導体層１３１の下面に設けられる。この様な構成においては、低抵抗な金属層１３２を主に配線として利用し、第２半導体層１３１によって第１半導体層１０２と金属層１３２との接触抵抗を低減させることが可能であり、低抵抗な配線部ＷＰを提供可能である。
ここで、この様な積層構造を有する配線部ＷＰを形成するためには、例えば金属層１３２の上面にアモルファスシリコン層１３１Ａを形成し、このアモルファスシリコン層１３１Ａの結晶構造を通常のアニール処理によって改質することも考えられる。しかしながら、通常のアニール処理によって形成される結晶粒は、開口ｏｐ１のＹ方向の幅（図５、図６のＷ２と同程度）よりも小さい傾向がある。この様な結晶粒を基準としてエピタキシャル成長（図１３参照）を行うと、エピタキシャル成長によって形成される結晶粒も小さくなってしまい、第１半導体層１０２と配線部ＷＰとの間の抵抗が大きくなってしまう。そこで、本実施形態においては、アモルファスシリコン層１３１Ａの結晶構造をＭＩＬＣ法によって改質している。この様な方法によれば、第２半導体層１３１中の第１の結晶粒Ｇ１を、開口ｏｐ１のＹ方向の幅（図５、図６のＷ２と同程度）よりも大きくすることが可能である。また、この様な第１の結晶粒Ｇ１を基準としてエピタキシャル成長（図１３参照）を行うことにより、第２部分１０９に含まれる第２の結晶粒Ｇ２も大きくすることが可能である。これにより、第１半導体層１０２と配線部ＷＰとの間の抵抗を低減可能である。尚、この様な方法によって第１半導体層１０２の第２部分１０９を形成した場合、第２の結晶粒Ｇ２は、第１部分１０８のＹ方向の厚みＴ２よりも大きくなる。また、第２の結晶粒Ｇ２の結晶方位は、第１の結晶粒Ｇ１の結晶方位と揃う。
［第２の実施形態］
［構成］
次に、図２０を参照して、第２の実施形態に係る半導体記憶装置の構成について説明する。尚、説明の都合上、図２０においては一部の構成を省略する。また、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
第２の実施形態に係る半導体記憶装置は、基本的には第１の実施形態に係る半導体記憶装置と同様であるが、図２０に示す通り、第１半導体層１０２´及び配線部ＷＰ´の構成が異なる。
第１半導体層１０２´は、基本的には第１の実施形態に係る第１半導体層１０２と同様に構成されているが、第２部分１０９´が第１部分１０８と同様の構造を備えている。即ち、第２部分１０９´はＺ方向に延伸する略円筒状の半導体層である。第２部分１０９´は、第１部分１０８と同様に、ノンドープの多結晶シリコン（ｐ－Ｓｉ）等からなる。また、第２部分１０９´の中心部分には、酸化シリコン（ＳｉＯ２）等の絶縁層１１０が埋め込まれている
配線部ＷＰ´は、第１半導体層１０２´の第２部分１０９´に接続された第２半導体層１３１´と、この第２半導体層１３１´及び基板１３の間に設けられた金属層１３２と、を備える。また、配線部ＷＰ´は、第２半導体層１３１´及び金属層１３２の間に設けられた第３半導体層１３３と、第２半導体層１３１´及び複数の導電層１０１の間に設けられた第４半導体層１３４と、を備える。第３半導体層１３３及び第４半導体層１３４は、例えばリン（Ｐ）等のｎ型の不純物が注入された多結晶シリコン（ｐ－Ｓｉ）等からなる。
次に、図２０及び図２１を参照して、第１半導体層１０２´、第２半導体層１３１´、第３半導体層１３３及び第４半導体層１３４の結晶構造等について説明する。図２１は、図２０の一部の拡大図である。尚、説明の都合上、図２１においては、一部の構成を省略する。
第２半導体層１３１´は、図２０に示す通り、第１の結晶粒Ｇ１´を含む。第１の結晶粒Ｇ１´はメモリフィンガーＭＦ両側面の絶縁層１０５（Ｚ方向に延伸して第２半導体層１３１´に接続し、かつ、複数の導電層１０１と対向する部分を備える第１及び第２の絶縁層）に対応して複数設けられており、これらの間の結晶粒界ＧＢ１´は対応する絶縁層１０５の間（例えば、メモリフィンガーＭＦのＹ方向の中心近傍）に位置している。第１の結晶粒Ｇ１´のＹ方向の幅はメモリフィンガーＭＦのＹ方向の幅と同程度又は半分程度であり、第２半導体層１３１´のＺ方向の厚みＴ１よりも大きい。Ｙ方向に隣接する２つの第１の結晶粒Ｇ１´の結晶方位は、お互いに異なる。また、第１の結晶粒Ｇ１´には貫通孔ｏｐ３が設けられており、この貫通孔ｏｐ３の内周面は第１半導体層１０２´に接続されている。また、図示は省略するものの、これら複数の第１の結晶粒Ｇ１´はＸ方向に延伸しており、それぞれ、複数の第１半導体層１０２´に接続されている。また、図２１に示す通り、第２半導体層１３１´の絶縁層１０５との接触部分には、結晶粒ｇ２が設けられる。結晶粒ｇ２は、第２半導体層１３１´のＺ方向の厚みＴ１よりも小さい。また、第２半導体層１３１´は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、及び、パラジウム（Ｐｄ）の少なくとも一つの金属原子を含んでいても良い。
尚、第１半導体層１０２´の第２部分１０９´は、第２の結晶粒Ｇ２´を含む。第２の結晶粒Ｇ２´は、第１半導体層１０２´の第１部分１０８のＹ方向の厚みＴ２よりも小さい。また、第３半導体層１３３は、第３半導体層１３３のＺ方向の厚みＴ３よりも小さい結晶粒Ｇ４を含む。また、第４半導体層１３４は、第４半導体層１３４のＺ方向の厚みＴ４よりも小さい結晶粒Ｇ５を含む。
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、以下の説明において、第１の実施形態と同様の部分には同一の符号を付し、説明を省略する。
図２２に示す通り、同製造方法においては、基板１３上に、絶縁層１５、金属層１３２、第３半導体層１３３、絶縁膜１４４、犠牲層１４５、絶縁膜１４６及び第４半導体層１３４を形成する。この工程では、例えばＣＶＤ等の方法により、基板１３上に絶縁層１５、金属層１３２、アモルファスシリコン層、絶縁膜１４４、アモルファスシリコン層、絶縁膜１４６及びアモルファスシリコン層を順に成膜する。次に、アニール等の方法によってアモルファスシリコン層の結晶構造を改質して、多結晶シリコン等からなる第３半導体層１３３、犠牲層１４５及び第４半導体層１３４を形成する。
次に、図２３に示す通り、第４半導体層１３４の上面に、複数の絶縁層１０４及び犠牲層１４１を交互に積層する。この工程は、例えば、図１１を参照して説明した工程と同様に行う。
次に、図２４に示す通り、絶縁層１０４及び犠牲層１４１に開口ｏｐ１´を形成する。開口ｏｐ１´は、Ｚ方向に延伸し、絶縁層１０４、犠牲層１４１、第４半導体層１３４、絶縁膜１４６、犠牲層１４５及び絶縁膜１４４を貫通し、第３半導体層１３３の上面を露出させる貫通孔である。この工程は、例えば、図１２を参照して説明した工程と同様に行う。
次に、図２５に示す通り、ゲート絶縁膜１０３、第１半導体層１０２、絶縁層１１０、及び、半導体層１１２を形成する。この工程は、例えば、図１４、図１６、図１７及び図１８を参照して説明した工程と同様に行う。ただし、図１６を参照して説明した工程においては、アモルファスシリコン層１０８Ｂを成膜しなくても良い。
次に、図２６に示す通り、絶縁層１０４及び犠牲層１４１に開口ｏｐ２´を形成する。開口ｏｐ２´は、Ｚ方向及びＸ方向に延伸し、絶縁層１０４、犠牲層１４１、第４半導体層１３４及び絶縁膜１４６をＹ方向に分断し、犠牲層１４５の上面を露出させる溝である。この工程は、例えば、図１９を参照して説明した工程と同様に行う。
次に、図２７に示す通り、開口ｏｐ２´のＹ方向の側面に、絶縁膜１４７を形成する。この工程では、例えば、ＣＶＤ等の方法によって開口ｏｐ２´の側面及び底面にＳｉＯ２等の絶縁膜１４７を成膜する。次に、ＲＩＥ等の方法により、絶縁膜１４７の開口ｏｐ２´底面に位置する部分を除去して、犠牲層１４５の上面を露出させる。
次に、図２８に示す通り、犠牲層１４５を除去する。この工程は、例えば、開口ｏｐ２´を介したウェットエッチング等によって行う。
次に、図２９に示す通り、絶縁膜１４４、絶縁膜１４６及び絶縁膜１４７を除去する。この工程は、例えば、開口ｏｐ２´を介したウェットエッチング等によって行う。
次に、図３０に示す通り、第１半導体層１０２´のＸ方向及びＹ方向の側面、第３半導体層１３３の上面、第４半導体層１３４の下面、第４半導体層１３４、絶縁層１０４、犠牲層１４１、絶縁層１４２及び絶縁層１４３のＹ方向の側面、並びに、絶縁層１４３の上面に、アモルファスシリコン層１３１Ａ´を形成する。この工程は、例えば、ＣＶＤ等によって行う。
次に、図３１に示す通り、アモルファスシリコン層１３１Ａ´のうち、第４半導体層１３４、絶縁層１０４、犠牲層１４１、絶縁層１４２及び絶縁層１４３のＹ方向の側面、並びに、絶縁層１４３の上面に設けられた部分を除去する。この工程は、例えば、ウェットエッチング等によって行う。
次に、図３２に示す通り、アモルファスシリコン層１３１Ａ´の上面、第４半導体層１３４、絶縁層１０４、犠牲層１４１、絶縁層１４２及び絶縁層１４３のＹ方向の側面、並びに、絶縁層１４３の上面に、金属層１３１Ｂ´を形成する。金属層１３１Ｂ´は、例えば、ニッケル（Ｎｉ）等をスパッタ等のＰＶＤ（ Physical Vapor Deposition ）によって堆積させて行う。尚、金属層１３１Ｂ´は、例えば、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、又は、パラジウム（Ｐｄ）を含んでいても良い。
次に、図３３に示す通り、アモルファスシリコン層１３１Ａ´の上面に、シリサイド層１３１Ｃ´を形成する。シリサイド層１３１Ｃ´は、例えば、熱処理等によって形成する。熱処理等を行うと、金属層１３１Ｂ´中の金属原子がアモルファスシリコン層１３１Ａ´中に拡散して、金属シリサイドが形成される。シリサイド層１３１Ｃ´は、例えば、ニッケルダイシリサイド（ＮｉＳｉ２）からなる。シリサイド層１３１Ｃ´の形成後、ウェットエッチングやドライエッチング等の手段により金属層１３１Ｂ´を除去する。
次に、図３４及び図３５に示す通り、アモルファスシリコン層１３１Ａ´の結晶構造を改質して、第２半導体層１３１´を形成する。結晶構造の改質は、上述のＭＩＬＣ法によって行う。この工程では、図３４に示す通り、シリサイド層１３１Ｃ´が、開口ｏｐ２´を中心としてＹ方向に進行する。シリサイド層１３１Ｃ´はアモルファスシリコン層１３１Ａ´を通過し、シリサイド層１３１Ｃ´が通過した部分に第２半導体層１３１´が形成される。また、図３５に示す通り、Ｙ方向に進行した２つのシリサイド層１３１Ｃ´は、メモリフィンガーＭＦのＹ方向の中心近傍となる部分で接触する。上述の結晶粒界ＧＢ１´は、この様な部分に形成される。
その後、開口ｏｐ２´を介したウェットエッチング等によって犠牲層１４１を除去し、Ｚ方向に隣接する絶縁層１０４の間に導電層１０１を形成し、開口ｏｐ２´に絶縁層１０５を形成し、コンタクトや配線等を形成することにより、本実施形態に係る半導体記憶装置が製造される。
［効果］
本実施形態においては、第１の実施形態と同様に、第２半導体層１３１´が第２半導体層１３１´のＺ方向の厚みＴ１よりも大きい第１の結晶粒Ｇ１´を含む。これにより、低抵抗な配線部ＷＰを備える半導体記憶装置を提供可能である。
また、本実施形態においては、上述の通り、導電層１０１を形成する前に、犠牲層１４１を除去する。犠牲層１４１が除去されると、空隙を介してＺ方向に配列された複数の絶縁層１０４と、この複数の絶縁層１０４を支持する第１半導体層１０２と、を備える中空構造が形成される。ここで、この様な中空構造の高さ、アスペクト比等によっては、この様な中空構造が倒壊してしまうことがある。また、半導体記憶装置の高集積化に伴い、中空構造の高さ、アスペクト比等は増大する傾向があり、この様な中空構造の倒壊の抑制が望まれている。そこで、本実施形態においては、犠牲層１４１及び絶縁層１０４の下方に第３半導体層１３３及び第４半導体層１３４を設け（図２２参照）、第３半導体層１３３の一部及び第４半導体層１３４を貫通する開口ｏｐ１´を形成し（図２４参照）、この開口ｏｐ１´の内部に第１半導体層１０２等を形成している。これにより、第１半導体層１０２を下端において支持し、上述の様な中空構造の倒壊を抑制可能である。
この様な態様においては、図２０を参照して説明した通り、第２半導体層１３１´と金属層１３２との間に、多結晶シリコン等からなる第３半導体層１３３が設けられることとなる。また、第３半導体層１３３における抵抗は、第２半導体層１３１´及び金属層１３２における抵抗よりも大きくなることが考えられる。ここで、本実施形態においては、第２半導体層１３１´が第１の結晶粒Ｇ１´を含んでいるため、第２半導体層１３１´におけるＸ方向及びＹ方向の抵抗が比較的小さい。従って、第３半導体層１３３中の電流が流れる領域の面積は比較的広くなる。これにより、第３半導体層１３３による抵抗の増大を抑制可能である。
［第３の実施形態］
［構成］
次に、図３６及び図３７を参照して、第３の実施形態に係る半導体記憶装置の構成について説明する。尚、説明の都合上、図３６及び図３７においては一部の構成を省略する。また、以下の説明において、第２の実施形態と同様の部分には同一の符号を付し、説明を省略する。
第３の実施形態に係る半導体記憶装置は、基本的には第２の実施形態に係る半導体記憶装置と同様であるが、図３６及び図３７に示す通り、第１半導体層１０２´´の第２部分１０９´´及び第１部分１０８´´の結晶構造が異なっている。
第２部分１０９´´は、図３６に示す通り、第２の結晶粒Ｇ２´´を含む。第２の結晶粒Ｇ２´´は、Ｚ方向に延伸する略円筒状の形状を有する。第２の結晶粒Ｇ２´´は、第１部分１０８´´のＹ方向の厚みＴ２よりも大きい。また、第２の結晶粒Ｇ２´´は、Ｘ方向及びＹ方向の側面において第１の結晶粒Ｇ１´と接続されている。また、第２の結晶粒Ｇ２´´の結晶方位は、この第２の結晶粒Ｇ２´´が接続された第１の結晶粒Ｇ１´の結晶方位と揃っている。尚、図示の例において、第２の結晶粒Ｇ２´´と第１の結晶粒Ｇ１´とは、一つの結晶粒の別の部分である。
第１部分１０８´´は、Ｚ方向に並ぶ複数の第３の結晶粒Ｇ３´´を含む。第３の結晶粒Ｇ３´´は、Ｚ方向に延伸する略円筒状の形状を有する。第３の結晶粒Ｇ３´´は、第１部分１０８´´のＹ方向の厚みＴ２よりも大きいＺ方向の幅Ｗ３を有する。また、第１半導体層１０２´´の上端からある範囲にかけて位置する複数の第３の結晶粒Ｇ３´´の結晶方位は、全て揃っている。更に、これらよりも下方に位置する複数の第３の結晶粒Ｇ３´´の結晶方位は、全て第２の結晶粒Ｇ２´´の結晶方位と揃っている。尚、図示の例において、最も下方に位置する第３の結晶粒Ｇ３´´と第２の結晶粒Ｇ２´´とは、一つの結晶粒の別の部分である。
［製造方法］
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。尚、以下の説明において、第２の実施形態と同様の部分には同一の符号を付し、説明を省略する。
同製造方法においては、図２２～図２９を参照して説明した工程を行う。ただし、図２５を参照して説明した工程においては、アモルファスシリコン層１０８Ａを改質するためのアニール処理を行わない。また、半導体層１１２を形成しない。
次に、図３８に示す通り、絶縁層１４３を除去して、アモルファスシリコン層１０８Ａの上面を露出させる。この工程は、例えば、ＲＩＥ等によって行う。
次に、図３０及び図３１を参照して説明した工程を行う。
次に、図３９に示す通り、アモルファスシリコン層１３１Ａ´の上面、第４半導体層１３４、絶縁層１０４、犠牲層１４１及び絶縁層１４２のＹ方向の側面、並びに、絶縁層１４２及びアモルファスシリコン層１０８Ａの上面に、金属層１３１Ｂ´を形成する。この工程は、例えば、図３２を参照して説明した工程と同様に行う。
次に、図４０に示す通り、アモルファスシリコン層１３１Ａ´の上面にシリサイド層１３１Ｃ´を形成し、アモルファスシリコン層１０８Ａの上面にシリサイド層１０８Ｃ´´を形成する。この工程は、例えば、図３３を参照して説明した工程と同様に行う。シリサイド層１３１Ｃ´及びシリサイド層１０８Ｃ´´の形成後、ウェットエッチングやドライエッチング等の手段により金属層１３１Ｂ´を除去する。
次に、図４１及び図４２に示す通り、上述のＭＩＬＣ法によってアモルファスシリコン層１３１Ａ´及びアモルファスシリコン層１０８Ａの結晶構造を改質して、第２半導体層１３１´及び第１半導体層１０２´´を形成する。
この工程では、図４１に示す通り、シリサイド層１３１Ｃ´が、開口ｏｐ２´を中心としてＹ方向に進行する。シリサイド層１３１Ｃ´はアモルファスシリコン層１３１Ａ´を通過し、シリサイド層１３１Ｃ´が通過した部分に第２半導体層１３１´が形成される。また、シリサイド層１０８Ｃ´´は、アモルファスシリコン層１０８Ａの上端から下方に進行する。シリサイド層１０８Ｃ´´はアモルファスシリコン層１０８Ａを通過し、シリサイド層１０８Ｃ´´が通過した部分に第１半導体層１０２´´が形成される。
また、図４２に示す通り、シリサイド層１３１Ｃ´の一部は、アモルファスシリコン層１３１Ａ´を通過してメモリフィンガーＭＦのＹ方向の中心近傍となる部分まで進行する。一方、シリサイド層１３１Ｃ´の他の一部は、アモルファスシリコン層１３１Ａ´とアモルファスシリコン層１０８Ａとの接触部分を介してアモルファスシリコン層１０８Ａに進行し、アモルファスシリコン層１０８Ａに沿って上方に進行する。このシリサイド層１３１Ｃ´は、アモルファスシリコン層１０８Ａの上端から進行してきたシリサイド層１０８Ｃ´´と接触する。
その後、開口ｏｐ２´を介したウェットエッチング等によって犠牲層１４１を除去し、Ｚ方向に隣接する絶縁層１０４の間に導電層１０１を形成し、開口ｏｐ２´に絶縁層１０５を形成し、コンタクトや配線等を形成することにより、本実施形態に係る半導体記憶装置が製造される。
［効果］
本実施形態に係る半導体記憶装置によれば、第２の実施形態と同様の効果を奏することが可能である。
また、本実施形態においては、図４１及び図４２を参照して説明した通り、第１半導体層１０２を形成するアモルファスシリコン層１０８Ａと、第２半導体層１３１´を形成するアモルファスシリコン層１３１Ａ´と、が接触した状態でＭＩＬＣ法を行っている。これにより、第１半導体層１０２´´と第２半導体層１３１´との接触抵抗を低減可能であり、第１半導体層１０２´´における抵抗も低減可能である。尚、この様な方法によって第１半導体層１０２´´及び第２半導体層１３１´を形成した場合、第２の結晶粒Ｇ２´´及び第３の結晶粒Ｇ３´´は、第１部分１０８´´のＹ方向の厚みＴ２よりも大きくなる。また、第２の結晶粒Ｇ２´´の結晶方位及び第３の結晶粒Ｇ３´´の少なくとも一部の結晶方位は、第１の結晶粒Ｇ１´の結晶方位と揃う。
また、本実施形態においては、アモルファスシリコン層１０８Ａの上方にもシリサイド層１０８Ｃ´´を形成し、このシリサイド層１０８Ｃ´´も利用してＭＩＬＣ法を行っている。これにより、例えばシリサイド層１３１Ｃ´のみを利用してＭＩＬＣ法を行う場合と比較して、この工程に要する時間を半分程度にまで低減可能である。尚、この様な方法によって第１半導体層１０２´´を形成した場合、シリサイド層１３１Ｃ´によって形成された第３の結晶粒Ｇ３´´の結晶方位は、全て揃う。また、シリサイド層１０８Ｃ´´によって形成された第３の結晶粒Ｇ３´´の結晶方位は、全て第２の結晶粒Ｇ２´´の結晶方位と揃う。
［その他の実施形態］
以上、第１～第３の実施形態について説明したが、上記の説明はあくまでも例示であり、上述の構成や工程等は適宜変更可能である。
例えば第１の実施形態において、第２の実施形態と同様に、開口ｏｐ２（図１９）を介してシリサイド層を形成し、このシリサイド層を利用してＭＩＬＣ法を行うことも可能である。この場合には、例えば、アモルファスシリコン層１３１Ａ成膜後のＭＩＬＣ法（図７～図１０参照）及びエピタキシャル成長法（図１３参照）、並びに、アモルファスシリコン層１０８Ａ成膜後のアニール処理（図１７参照）等を省略することが可能である。
また、例えば第１の実施形態において、第３の実施形態と同様に、アモルファスシリコン層１０８Ａの上端にシリサイド層を形成し、このシリサイド層を利用してＭＩＬＣ法を行うことも可能である。この場合にも、上述の処理を省略することが可能である。尚、この場合、第３の実施形態と同様に、アモルファスシリコン層１３１Ａ及びアモルファスシリコン層１０８Ａの双方にシリサイド層を形成し、これらのシリサイド層を利用してＭＩＬＣ法を行うことも可能である。
また、例えば第２及び第３の実施形態において、第３半導体層１３３及び第４半導体層１３４の少なくとも一方の結晶構造をＭＩＬＣ法によって改質することも可能である。この場合、第３半導体層１３３は、第３半導体層１３３のＺ方向の厚みＴ３よりも大きい結晶粒を含むことがある。また、第４半導体層１３４は、第４半導体層１３４のＺ方向の厚みＴ４よりも大きい結晶粒を含むことがある。
また、第３の実施形態においては、図４０に示す工程において、アモルファスシリコン層１３１Ａ´及びアモルファスシリコン層１０８Ａの双方にシリサイド層を形成していた。しかしながら、これらアモルファスシリコン層１３１Ａ´及びアモルファスシリコン層１０８Ａのどちらか一方のシリサイド化を省略することも可能である。
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１１…メモリダイ、１２…コントロールダイ、１３…基板、１４…周辺回路、１５…絶縁層、１０１…導電層、１０２…第１半導体層、１０３…ゲート絶縁膜、１０８…第１部分、１０９…第２部分、１３１…第２半導体層、１３２…金属層、ＷＰ…配線部、Ｇ１…第１の結晶粒、Ｇ２…第２の結晶粒、Ｇ３…第３の結晶粒。

Claims (14)

  1. 基板と、
    前記基板の表面と交差する第１方向に配列された複数のゲート電極と、
    前記第１方向に延伸し前記複数のゲート電極に対向する第１部分、及び、前記第１部分より前記基板に近い第２部分を備える第１半導体層と、
    前記ゲート電極と前記第１半導体層の第１部分との間に設けられ、メモリ部を含むゲート絶縁膜と、
    前記基板と前記複数のゲート電極との間に設けられ、前記第１半導体層の第２部分に接続された第２半導体層を備え、前記第１方向と交差する第２方向に延伸する配線部と、
    前記第１方向に延伸し、前記第２半導体層に接続され、前記複数のゲート電極に対向する部分を備える第１及び第２の絶縁層と
    を備え、
    前記第２半導体層は、前記第２半導体層の前記第１方向の厚みよりも大きい第１の結晶粒を、前記第１及び第２の絶縁層に対応して２つ含み、
    前記２つの第１の結晶粒の間の結晶粒界が、前記第２方向において、前記第１及び第２の絶縁層の間に設けられている
    半導体記憶装置。
  2. 前記第２半導体層は、前記第１半導体層の前記第１方向における一端よりも前記基板から遠く、
    前記２つの第１の結晶粒のうちの一方は、前記第１半導体層の前記第２方向における側面に接続されている
    請求項１記載の半導体記憶装置。
  3. 基板と、
    前記基板の表面と交差する第１方向に配列された複数のゲート電極と、
    前記第１方向に延伸し前記複数のゲート電極に対向する第１部分、及び、前記第１部分より前記基板に近い第２部分を備える第１半導体層と、
    前記ゲート電極と前記第１半導体層の第１部分との間に設けられ、メモリ部を含むゲート絶縁膜と、
    前記基板と前記複数のゲート電極との間に設けられ、前記第１半導体層の第２部分に接続され、前記第１方向と交差する第２方向に延伸する配線部と
    を備え、
    前記配線部は、前記第１半導体層の第２部分に接続された第２半導体層を備え、
    前記第２半導体層は、前記第２半導体層の前記第１方向の厚みよりも大きい第１の結晶粒を含み、
    前記第２半導体層は前記第１半導体層の前記第１方向における一端よりも前記基板から遠く、
    前記第１の結晶粒は前記第１半導体層の前記第２方向における側面に接続されている
    半導体記憶装置。
  4. 前記配線部は、
    前記第２半導体層と前記基板との間に設けられ、前記第２半導体層に接続された第３半導体層と、
    前記第２半導体層と前記複数のゲート電極との間に設けられ、前記第２半導体層に接続された第４半導体層と
    を更に備え、
    前記第３半導体層は、前記ゲート絶縁膜の一部を介して前記第１半導体層から離間し、
    前記第４半導体層は、前記ゲート絶縁膜の一部を介して前記第１半導体層から離間する
    請求項１～３のいずれか１項記載の半導体記憶装置。
  5. 基板と、
    前記基板の表面と交差する第１方向に配列された複数のゲート電極と、
    前記第１方向に延伸し前記複数のゲート電極に対向する第１部分、及び、前記第１部分より前記基板に近い第２部分を備える第１半導体層と、
    前記ゲート電極と前記第１半導体層の第１部分との間に設けられ、メモリ部を含むゲート絶縁膜と、
    前記基板と前記複数のゲート電極との間に設けられ、前記第１半導体層の第２部分に接続され、前記第１方向と交差する第２方向に延伸する配線部と
    を備え、
    前記配線部は、
    前記第１半導体層の第２部分に接続された第２半導体層と、
    前記第２半導体層と前記基板との間に設けられ、前記第２半導体層に接続された第３半導体層と、
    前記第２半導体層と前記複数のゲート電極との間に設けられ、前記第２半導体層に接続された第４半導体層と
    を備え、
    前記第２半導体層は、前記第２半導体層の前記第１方向の厚みよりも大きい第１の結晶粒を含み、
    前記第３半導体層は、前記ゲート絶縁膜の一部を介して前記第１半導体層から離間し、
    前記第４半導体層は、前記ゲート絶縁膜の一部を介して前記第１半導体層から離間する
    半導体記憶装置。
  6. 前記第３半導体層は、前記第３半導体層の前記第１方向の厚みよりも小さい結晶粒を含み、
    前記第４半導体層は、前記第４半導体層の前記第１方向の厚みよりも小さい結晶粒を含む
    請求項４又は５記載の半導体記憶装置。
  7. 前記第３半導体層及び前記第４半導体層に含まれる結晶粒は、前記第２半導体層に含まれる結晶粒よりも小さい
    請求項４～６のいずれか１項記載の半導体記憶装置。
  8. 前記配線部は、前記基板と前記第２半導体層との間に設けられた金属層を更に備える
    請求項１～７のいずれか１項記載の半導体記憶装置。
  9. 前記配線部は、前記第２半導体層の前記基板側の面に設けられた金属層を備える
    請求項１記載の半導体記憶装置。
  10. 前記配線部は、前記第３半導体層の前記基板側の面に設けられた金属層を備える
    請求項４～７のいずれか１項記載の半導体記憶装置。
  11. 前記第２半導体層は、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、アルミニウム（Ａｌ）、及び、パラジウム（Ｐｄ）の少なくとも一つの金属原子を含む
    請求項１～１０のいずれか１項記載の半導体記憶装置。
  12. 前記第１半導体層の第２部分は、前記第１半導体層の第１部分の前記第２方向の厚みよりも大きい第２の結晶粒を含み、
    前記第２の結晶粒の結晶方位は、前記第１の結晶粒の結晶方位と揃っている
    請求項１～１１のいずれか１項記載の半導体記憶装置。
  13. 前記第１半導体層の第１部分は、前記第１半導体層の第１部分の前記第２方向の厚みよりも大きい第３の結晶粒を含み、
    前記第３の結晶粒の結晶方位は、前記第２の結晶粒の結晶方位と揃っている
    請求項１２記載の半導体記憶装置。
  14. 前記第１半導体層の第１部分は、
    前記第１方向に並び、前記第１半導体層の第１部分の前記第２方向の厚みよりも大きい複数の第３の結晶粒と、
    前記第１方向に並び、前記第１半導体層の第１部分の前記第２方向の厚みよりも大きく、前記複数の第３の結晶粒よりも前記基板から遠い複数の第４の結晶粒と
    を含み、
    前記複数の第３の結晶粒の結晶方位は、前記第２の結晶粒の結晶方位と揃っており、
    前記複数の第４の結晶粒の結晶方位は、全て揃っている
    請求項１２記載の半導体記憶装置。
JP2018050724A 2018-03-19 2018-03-19 半導体記憶装置 Active JP7013293B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018050724A JP7013293B2 (ja) 2018-03-19 2018-03-19 半導体記憶装置
US16/110,106 US10896914B2 (en) 2018-03-19 2018-08-23 Semiconductor memory device
CN201811005927.9A CN110289264B (zh) 2018-03-19 2018-08-30 半导体存储器装置
TW107130519A TWI686934B (zh) 2018-03-19 2018-08-31 半導體記憶裝置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018050724A JP7013293B2 (ja) 2018-03-19 2018-03-19 半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2019165058A JP2019165058A (ja) 2019-09-26
JP7013293B2 true JP7013293B2 (ja) 2022-01-31

Family

ID=67906107

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018050724A Active JP7013293B2 (ja) 2018-03-19 2018-03-19 半導体記憶装置

Country Status (4)

Country Link
US (1) US10896914B2 (ja)
JP (1) JP7013293B2 (ja)
CN (1) CN110289264B (ja)
TW (1) TWI686934B (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022049943A (ja) * 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11502105B2 (en) * 2021-04-06 2022-11-15 Macronix International Co., Ltd. Semiconductor structure and a method for manufacturing the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208644A (ja) 1999-01-19 2000-07-28 Semiconductor Energy Lab Co Ltd Ｓｒａｍセル及びその製造方法
JP2014179465A (ja) 2013-03-14 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US20150132915A1 (en) 2013-11-13 2015-05-14 Jin Taek Park Non-Volatile Memory Devices and Manufacturing Methods Thereof
US20170040337A1 (en) 2015-08-07 2017-02-09 Jong Won Kim Vertical memory devices having dummy channel regions
JP2018041907A (ja) 2016-09-09 2018-03-15 東芝メモリ株式会社 半導体装置及びその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03228335A (ja) 1990-02-02 1991-10-09 Hitachi Ltd 半導体装置および製造方法
JP2008192890A (ja) 2007-02-06 2008-08-21 Toshiba Corp 半導体装置およびその製造方法
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
JP5641779B2 (ja) * 2010-05-18 2014-12-17 株式会社日立製作所 不揮発性記憶装置およびその製造方法
KR101842900B1 (ko) * 2011-02-16 2018-03-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2012234864A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
US9246088B2 (en) * 2013-01-31 2016-01-26 Kabushiki Kaisha Toshiba Semiconductor memory device having a variable resistance layer serving as a memory layer
JP2014175348A (ja) * 2013-03-06 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
JP2015061064A (ja) 2013-09-20 2015-03-30 株式会社東芝 光電変換層およびこれを適用してなる太陽電池、フォトダイオードおよびイメージセンサ
KR102161781B1 (ko) * 2014-02-03 2020-10-05 삼성전자주식회사 수직형 메모리 장치
US9536894B2 (en) * 2014-08-04 2017-01-03 Kabushiki Kaisha Toshiba Non-volatile memory device
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106298784B (zh) * 2015-05-29 2019-07-05 旺宏电子股份有限公司 存储器元件及其制作方法
TWI580012B (zh) * 2015-08-11 2017-04-21 旺宏電子股份有限公司 記憶體元件及其製作方法
CN105226066B (zh) * 2015-08-20 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
US9842856B2 (en) * 2016-03-09 2017-12-12 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
JP6542149B2 (ja) 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
US10283647B2 (en) * 2016-08-04 2019-05-07 Toshiba Memory Corporation Semiconductor device
US20200051994A1 (en) * 2018-08-10 2020-02-13 Applied Materials, Inc. Memory device improvement

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000208644A (ja) 1999-01-19 2000-07-28 Semiconductor Energy Lab Co Ltd Ｓｒａｍセル及びその製造方法
JP2014179465A (ja) 2013-03-14 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US20150132915A1 (en) 2013-11-13 2015-05-14 Jin Taek Park Non-Volatile Memory Devices and Manufacturing Methods Thereof
US20170040337A1 (en) 2015-08-07 2017-02-09 Jong Won Kim Vertical memory devices having dummy channel regions
JP2018041907A (ja) 2016-09-09 2018-03-15 東芝メモリ株式会社 半導体装置及びその製造方法

Also Published As

Publication number Publication date
CN110289264A (zh) 2019-09-27
CN110289264B (zh) 2023-09-22
JP2019165058A (ja) 2019-09-26
TW201939727A (zh) 2019-10-01
US10896914B2 (en) 2021-01-19
TWI686934B (zh) 2020-03-01
US20190288059A1 (en) 2019-09-19

Similar Documents

Publication Publication Date Title
JP7117057B2 (ja) 相補型電界効果トランジスタ（ｃｆｅｔ）デバイスにおいて複数のチャネル材料を組み込む方法
US10971517B2 (en) Source contact structure of three-dimensional memory devices and fabrication methods thereof
US9818757B2 (en) Semiconductor device
US8994099B2 (en) Multi-level contact to a 3D memory array and method of making
US9000510B2 (en) Nonvolatile memory device with upper source plane and buried bit line
US9508737B2 (en) Semiconductor device and method of fabricating the same
US10749042B2 (en) Vertical memory device
DE102016114573B4 (de) Dreidimensionale Halbleitervorrichtungen mit einem Hohlraum zwischen einer Kanalstruktur und einer Rückstandsschicht
EP3316304B1 (en) Channel structure of bottom select transistor for 3d-nand string
JP2010192569A (ja) 不揮発性半導体記憶装置及びその製造方法
US9412937B2 (en) Memory device
US9818754B2 (en) Semiconductor memory device and method for manufacturing same
US8648409B2 (en) Non-volatile memory device and method for fabricating the same
US11805648B2 (en) Stacked type semiconductor memory device with varying widths in the insulating member and pillars
US9006089B2 (en) Nonvolatile memory device and method for fabricating the same
JP7013293B2 (ja) 半導体記憶装置
US10438801B2 (en) Semiconductor memory device
US9466611B2 (en) Integrated circuit device and method for manufacturing the same
US9704877B2 (en) Semiconductor memory device
US9202846B2 (en) Resistance random access memory device
JP2021118200A (ja) 半導体記憶装置
US20180277598A1 (en) Semiconductor device
US20230328961A1 (en) Semiconductor device
TW201608700A (zh) 半導體裝置及具有改善字元線電阻與減少矽化物橋接之形成的製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180831

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201209

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210827

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210831

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211101

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211221

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220119

R150 Certificate of patent or registration of utility model

Ref document number: 7013293

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150