TWI686934B - 半導體記憶裝置 - Google Patents

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立川卓
宮川英典
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日商東芝記憶體股份有限公司
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Abstract

一種半導體記憶裝置包括：一基板；閘極電極，其等在與該基板之一表面交叉之一第一方向上配置；一第一半導體層，其包含在該第一方向上延伸且面向該複數個閘極電極之一第一部分及比該第一部分更靠近該基板之一第二部分；一閘極絕緣薄膜，其設置在該閘極電極與該第一半導體層之該第一部分之間且包含一記憶體部分；及一佈線部分，其設置在該基板與該複數個閘極電極之間，連接至該第一半導體層之該第二部分且在與該第一方向交叉之一第二方向上延伸。該佈線部分包括連接至該第一半導體層之該第二部分之一第二半導體層。該第二半導體層包含大於該第二半導體層之該第一方向上之一厚度之一第一晶粒。

Description

半導體記憶裝置
本文中描述之實施例係關於一種半導體記憶裝置。
在近年，已提出其中三維地配置記憶體胞元之一半導體記憶裝置(三維型半導體記憶裝置)。例如，此一半導體記憶裝置包含：一基板；複數個閘極電極，其等在與該基板之一表面交叉之一第一方向上配置；一半導體層，其包含在該第一方向上延伸且面向該複數個閘極電極之一第一部分及比該第一部分更靠近該基板之一第二部分；一閘極絕緣薄膜，其設置在該閘極電極與該半導體層之該第一部分之間且包含一記憶體部分；及一佈線部分，其連接至該半導體層之該第二部分。
隨後描述之實施例提供一種半導體記憶裝置，其包含具有一低電阻值之一佈線部分。
根據一項實施例之一半導體記憶裝置包含：一基板；複數個閘極電極，其等在與該基板之一表面交叉之一第一方向上配置；一半導體層，其包含在該第一方向上延伸且面向該複數個閘極電極之一第一部分及比該第一部分更靠近該基板之一第二部分；一閘極絕緣薄膜，其設置在該閘極電極與該半導體層之該第一部分之間且包含一記憶體部分；及一佈線部分，其連接至該半導體層之該第二部分。該佈線部分包含連接至該第一半導體層之該第二部分之一第二半導體層。該第二半導體層包含大於該第二半導體層之該第一方向上之一厚度之一第一晶粒。
相關申請案    本申請案係基於且主張2018年3月19日申請之日本專利申請案第2018-050724號之優先權，該案之全部內容以引用的方式併入本文中。
接著，將參考圖式詳細描述根據實施例之半導體記憶裝置。應注意，實施例僅為實例且不旨在限制本發明。
再者，在本說明書中，與一基板之一表面交叉之一方向稱為一第一方向，與第一方向交叉之一方向稱為一第二方向，且與第一方向及第二方向交叉之一方向稱為一第三方向。另外，沿第一方向遠離基板移動之一方向將稱為向上，且沿第一方向朝向基板移動之一方向將稱為向下。再者，當針對特定組態參考一下表面或一下端時，此假設意謂最靠近基板之一表面或一端部，且當針對特定組態參考一上表面或一上端時，此假設意謂最遠離於基板之一表面或一端部。另外，與第二方向或第三方向相交之一表面將稱為一側表面。另外，平行於基板之表面之一特定方向將稱為一X方向，平行於基板之表面且垂直於X方向之一方向將稱為一Y方向，且垂直於基板之表面之一方向將稱為一Z方向。應注意，儘管下文描述例示其中Z方向對應於第一方向，Y方向對應於第二方向且X方向對應於第三方向之一情況。應注意，第一、第二及第三方向不限於Z方向、Y方向及X方向。    [第一實施例]    [組態]
圖1係根據一第一實施例之一半導體記憶裝置之一示意平面圖。
根據此實施例之半導體記憶裝置包含一記憶體晶粒11及一控制晶粒12。記憶體晶粒11包含一基板13且包含設置在基板13上之記憶體平面MP及一周邊電路14。例如，基板13係包含單晶矽(Si)或類似物之一半導體基板。記憶體平面MP包含配置在Y方向上之複數個記憶體區塊MB。記憶體區塊MB之各者包含配置在Y方向上之複數個記憶體指狀物MF。控制晶粒12經由周邊電路14控制記憶體平面MP。
圖2係展示記憶體區塊MB之組態之一等效電路圖。記憶體區塊MB之各者經由位元線BL、一佈線部分WP、字線WL及選擇閘極線(SGS、SGD)連接至周邊電路14。應注意，在圖2中，為方便說明而省略組態之部分。
在記憶體區塊MB中，複數個記憶體指狀物MF之各者包含複數個記憶體單元MU。記憶體單元MU之各者包含連接至位元線BL之各者之一個端部。再者，記憶體單元MU之各者包含共同連接至佈線部分WP之另一端部。
記憶體單元MU包含串聯連接在位元線BL與佈線部分WP之間的一汲極選擇電晶體STD、一記憶體串MS及一源極選擇電晶體STS。在下文中，汲極選擇電晶體STD及源極選擇電晶體STS可僅稱為選擇電晶體(STD、STS)。
記憶體串MS包含串聯連接之複數個記憶體胞元MC。根據此實施例之記憶體胞元MC之各者皆為一場效電晶體，包含作為一通道區域之一第一半導體層、包含一記憶體部分之一閘極絕緣薄膜及一閘極電極。記憶體胞元MC之各者儲存1個位元或更多位元之資料。例如，記憶體部分係可累積電荷之一電荷累積層。記憶體胞元MC之一臨限值電壓根據記憶體部分之狀態而改變。應注意，字線WL之各者連接至一個記憶體串MS中之複數個記憶體胞元MC之閘極電極之各者。字線WL之各者共同連接至一個記憶體區塊MB中之全部記憶體單元MU。
選擇電晶體(STD、STS)係包含作為一通道區域之第一半導體層、一閘極絕緣薄膜及一閘極電極之場效電晶體。選擇閘極線(SGD、SGS)之各者連接至選擇電晶體(STD、STS)之閘極電極之各者。汲極選擇線SGD經設置對應於記憶體指狀物MF且共同連接至一個記憶體指狀物MF中之全部記憶體單元MU。源極選擇線SGS共同連接至一個記憶體區塊MB中之全部記憶體單元MU。
圖3係根據第一實施例之半導體記憶裝置之一示意透視圖且對應於由圖1中之「A」展示之部分。圖4係圖3之一部分之一放大圖。應注意，在圖3及圖4中，為方便說明而省略組態之部分。
如圖3中展示，記憶體指狀物MF設置在基板13上方。記憶體指狀物MF包含配置在Z方向上之複數個導電層101、在Z方向上延伸且面向複數個導電層101之第一半導體層102及設置在複數個導電層101與第一半導體層102之間的閘極絕緣薄膜103。再者，佈線部分WP設置在基板13與記憶體指狀物MF之間，且包含氧化矽(SiO 2)或類似物之一絕緣層15設置在基板13與佈線部分WP之間。
例如，複數個導電層101係在X方向上延伸之板狀導電層且包含氮化鈦(TiN)及鎢(W)或類似物之一層壓薄膜。導電層101之各者作為記憶體胞元MC之字線WL及閘極電極或作為選擇電晶體(STD、STS)之選擇閘極線(SGD、SGS)及閘極電極。再者，包含氧化矽(SiO 2)或類似物之絕緣層104設置在複數個導電層101之間。複數個導電層101及絕緣層104之至少一個部分經由一絕緣層105針對每一記憶體指狀物MF在Y方向上隔開。再者，在導電層101之X方向上之端部之位置彼此不同，且導電層101之端部之各者經由在Z方向上延伸之一接觸件106連接至周邊電路14。再者，在導電層101之X方向上之端部及接觸件106覆蓋有包含氧化矽(SiO 2)或類似物之一絕緣層107。
第一半導體層102配置在X方向及Y方向上。第一半導體層102之各者包含在Z方向上延伸之一第一部分108及比第一部分108更靠近基板13之一第二部分109。例如，第一部分108係具有一近似圓柱形狀且在Z方向上延伸之一半導體層且包含無摻雜多晶矽(p-Si)或類似物。第一部分108經由閘極絕緣薄膜103面向複數個導電層101且作為記憶體胞元MC及汲極選擇電晶體STD之通道區域。在第一部分108之一中心處，嵌入包含氧化矽(SiO 2)或類似物之一絕緣層110。例如，第二部分109包含單晶矽(Si)或類似物且連接至第一部分108及佈線部分WP。第二部分109經由包含氧化矽(SiO 2)或類似物之絕緣層111而面向導電層101中最靠近基板13之一者且作為源極選擇電晶體STS之一通道區域。例如，第一半導體層102之一上端經由包含n型雜質(諸如磷(P))之一半導體層112、一接觸件113及在Y方向上延伸之位元線BL連接至周邊電路14。第一半導體層102之一下端連接至佈線部分WP。
閘極絕緣薄膜103設置在導電層101與第一半導體層102之第一部分108之間。例如，如圖4中展示，閘極絕緣薄膜103包含按順序設置在第一半導體層102之第一部分108之X方向(Y方向)上之側表面上之一隧道絕緣薄膜121、一電荷累積薄膜122及一塊體絕緣薄膜123。例如，隧道絕緣薄膜121及塊體絕緣薄膜123包含氧化矽(SiO 2)或類似物。例如，電荷累積薄膜122包含氮化矽(Si 3N 4)或類似物。應注意，可針對每一記憶體胞元MC劃分一些或全部閘極絕緣薄膜103。
如圖3中展示，佈線部分WP包含連接至第一半導體層102之第二部分109之第二半導體層131及設置在第二半導體層131與基板13之間的金屬層132。例如，第二半導體層131包含矽(Si)或類似物，其中摻雜n型雜質(諸如磷(P))。例如，金屬層132包含氮化鈦(TiN)及鎢(W)或類似物之一層壓薄膜。金屬層132經由一接觸件及類似物(未展示)連接至周邊電路14。
接著，參考圖5及圖6，將描述第一半導體層102及第二半導體層131之晶體結構及類似物。圖5係藉由切割由圖1之B-B’線展示之部分而獲得且在由箭頭展示之方向上看見之一示意橫截面圖。圖6係圖5之一部分之一放大圖。應注意，在圖5及圖6中，為方便說明而省略組態之部分。
應注意，例如，藉由使用透射式電子顯微鏡(TEM)或類似物而使用例諸如奈米束電子繞射(NBD)或類似物之方法觀察此等晶體結構。
再者，當下文提及一晶粒之大小時，此假設為藉由自一觀察橫截面中之複數個方向量測晶粒之一寬度而獲得之一最大寬度。
另外，當下文提及一晶粒之一「晶體定向」時，此可為藉由在一觀察橫截面上量測晶粒而獲得之一晶粒定向。
另外，當下文提及一晶粒具有「實質上等於」另一晶粒之晶體定向之一晶體定向時，此等晶體定向可相等。另外，例如，若晶體定向歸因於晶粒變形或類似原因而在各晶粒中不均勻，則晶粒中之晶體定向之變化範圍可重疊。另外，在此一情況中，晶體定向可相等或在晶粒之間的一晶界附近不斷改變。另外，若由諸如NBD或類似物之方法觀察晶粒之晶體定向之間的一差異，則該差異可小於10度。
第二半導體層131包含如圖5中展示之第一晶粒G1。第一晶粒G1經由晶界GB1配置在Y方向上。在所繪示實例中，第一晶粒G1在Y方向上延伸且連接至複數個第一半導體層102之下端。即，第一晶粒G1之Y方向上之一寬度W1大於第一半導體層102之間的一距離D1與一雙倍寬度W2之一總和，寬度W2係第一半導體層102之Y方向上之一寬度。再者，第一晶粒G1之Y方向上之寬度W1大於第二半導體層131之Z方向上之一厚度T1。應注意，儘管省略繪示，然第一晶粒G1之X方向上之一寬度類似於Y方向上之寬度W1。再者，如圖6中展示，在第二半導體層131之上表面附近設置晶粒g1。晶粒g1小於第二半導體層131之Z方向上之厚度T1。再者，第二半導體層131可包含鎳(Ni)、鈷(Co)、鋁(Al)及鈀(Pd)之至少一者之金屬原子。例如，此等金屬原子可存在於第二半導體層131之下表面附近。
第一半導體層102之第二部分109包含一第二晶粒G2。第二晶粒G2大於第一半導體層102之第一部分108之Y方向上之厚度T2。在下文中，厚度T2可為閘極絕緣薄膜103與絕緣層110之間的Y方向上之一距離。再者，第二晶粒G2之一下端連接至第一晶粒G1。再者，第二晶粒G2之晶體定向實質上等於第二晶粒G2所連接之第一晶粒G1之晶體定向。
第一半導體層102之第一部分108包含第三晶粒G3。第三晶粒G3小於第一部分108之Y方向上之厚度T2。    [製造方法]
接著，將說明根據第一實施例之半導體記憶裝置之一製造方法。
如圖7中展示，在製造方法中，在一基板13上形成一絕緣層15、一金屬層132、一非晶矽層131A及一金屬層131B。例如，藉由一化學氣相沈積(CVD)或類似物執行絕緣層15、金屬層132及非晶矽層131A之形成。例如，藉由PVD (物理氣相沈積)(例如濺鍍)形成鎳(Ni)或類似物而執行金屬層131B之形成。例如，應注意，金屬層131B可包含鈷(Co)、鋁(Al)或鈀(Pd)。
接著，如圖8中展示，在非晶矽層131A之一上表面中形成矽化物層131C。例如，藉由一熱處理或類似物形成矽化物層131C。若執行熱處理或類似物，則金屬層131B中之金屬原子擴散至非晶矽層131A中以形成金屬矽化物。例如，矽化物層131C包含二矽化鎳(NiSi 2)。在形成矽化物層131C之後，藉由濕蝕刻、亁蝕刻或其他手段移除金屬層131B。
接著，如圖9及圖10中展示，修改非晶矽層131A之晶體結構以形成第二半導體層131。藉由一MILC (金屬誘導橫向結晶)方法執行晶體結構之修改。在MILC方法中，執行一熱處理。藉此，矽化物層131C穿過非晶矽層131A且朝向金屬層132行進。此處，二矽化鎳之一晶格常數及晶體結構類似於單晶矽(Si)之晶格常數及晶體結構。因此，在矽化物層131C所穿過之非晶矽層131A之一部分中，形成參考圖5描述之具有大寬度W1之第一晶粒G1。另一方面，在執行MILC方法之前在其中形成矽化物層131C之非晶矽層131A之上表面附近，形成參考圖6描述之小晶粒g1。
接著，如圖11中展示，將複數個絕緣層104及犧牲層141交替地層疊在第二半導體層131之一上表面上。例如，絕緣層104包含諸如氧化矽(SiO 2)之絕緣層。例如，犧牲層141包含氮化矽(Si 3N 4)或類似物。例如，藉由CVD或類似物執行絕緣層104及犧牲層141之形成。
接著，如圖12中展示，在絕緣層104及犧牲層141中形成開口op1。開口op1係在Z方向上延伸、穿透絕緣層104及犧牲層141且曝露第二半導體層131之上表面之通孔。由於藉由如上文描述之MILC方法修改第二半導體層131之晶體結構，所以在開口op1之底表面上曝露第一晶粒G1之晶面。例如，應注意，藉由形成具有對應於一最上犧牲層141之上表面上之開口op1之部分中之開口的一絕緣層142且藉由使用絕緣層142作為一遮罩執行一反應離子蝕刻(RIE)或類似物而形成開口op1。
接著，如圖13中展示，在開口op1之底表面上形成第一半導體層102之第二部分109。例如，在曝露至開口op1之底表面的第二半導體層131之第一晶粒G1之基礎上執行一磊晶生長方法或類似物(見圖6)。
接著，如圖14中展示，將一閘極絕緣薄膜103及一非晶矽層108A按順序沈積於第二部分109之上表面、絕緣層104及犧牲層141之側表面及絕緣層142之上表面上。例如，藉由諸如CVD之一方法執行沈積。
接著，如圖15中展示，移除覆蓋第一半導體層102之第二部分109之上表面及絕緣層142之上表面的閘極絕緣薄膜103及非晶矽層108A之部分。例如，藉由使用諸如RIE之一方法執行此程序。
接著，如圖16中展示，將一非晶矽層108B及一絕緣層110沈積於第一半導體層102之第二部分109之上表面、非晶矽層108A之側表面及絕緣層142之上表面上。例如，藉由諸如CVD之一方法執行沈積。
接著，如圖17中展示，藉由退火處理或類似物修改非晶矽層108A及非晶矽層108B之晶體結構以形成第一半導體層102之第一部分108。
接著，如圖18中展示，移除覆蓋絕緣層142之上表面的第一部分108及絕緣層110之部分。例如，藉由使用RIE或類似物執行此程序。再者，在第一部分108之上表面上形成包含n型雜質(諸如磷(P))之半導體層112。
接著，如圖19中展示，在絕緣層104及犧牲層141中形成開口op2。開口op2係在Z方向及X方向上延伸、在Y方向上分開絕緣層104及犧牲層141且曝露第二半導體層131之上表面的狹縫。例如，藉由形成具有對應於絕緣層142之上表面上之開口op2之部分中之狹縫的絕緣層143且藉由使用絕緣層143作為一遮罩執行RIE方法或類似物而形成開口op2。
接著，藉由經由此開口op2濕蝕刻或類似物而移除犧牲層141，藉由氧化處理形成一絕緣層111，在Z方向上相鄰之絕緣層104之間形成導電層101，在開口op2中形成絕緣層105，且形成接觸件、佈線及類似物，藉此製造根據此實施例之半導體記憶裝置。    [優點]
如參考圖3描述，根據第一實施例之佈線部分WP包含連接至第一半導體層102之第二部分109之第二半導體層131。再者，如參考圖5描述，第二半導體層131包含第一晶粒G1且第一晶粒G1大於第二半導體層131之Z方向上之厚度T1。例如，在此一組態中，與其中第二半導體層131不包含第一晶粒G1之一情況相比，可能減小第二半導體層131中之一電阻。藉此，可能提供一種包含具有一低電阻值之一佈線部分之半導體記憶裝置。
可藉由上文描述之MILC方法容易地實現包含此第一晶粒G1之第二半導體層131。藉由上文描述之MILC方法，鎳(Ni)、鈷(Co)、鋁(Al)及鈀(Pd)之至少一種金屬可用作用於形成矽化物層131C之金屬層131B (圖7及其他圖式)。在此一情況中，第二半導體層131可包含此等金屬之金屬原子。
再者，在此實施例中，佈線部分WP包含金屬層132且在第二半導體層131之下表面上形成金屬層132。在此一組態中，可主要使用具有一低電阻之金屬層132作為一佈線且藉由第二半導體層131減小第一半導體層102與金屬層132之間的一接觸電阻，且可提供具有一低電阻之佈線部分WP。
例如，此處，為了形成具有此一層壓結構之佈線部分WP，亦可考量在金屬層132之上表面上形成非晶矽層131A，且藉由諸如RTA (快速熱退火)之退火處理修改此非晶矽層131A之晶體結構。然而，由此一退火處理形成之晶粒常常小於開口op1之Y方向上之一寬度(實質上相同於圖5及圖6中之W2)。若在此一晶粒之基礎上執行一磊晶生長方法(見圖13)，則由磊晶生長方法形成之晶粒亦為小的且第一半導體層102與佈線部分WP之間的一電阻常常為大的。此處，在此實施例中，藉由MILC方法修改非晶矽層131A之晶體結構。根據此一方法，可使第二半導體層131中之第一晶粒G1大於開口op1之Y方向上之寬度(實質上相同於圖5及圖6中之W2)。再者，藉由在此第一晶粒G1之基礎上執行一磊晶生長(見圖13)，可在第二部分109中形成具有大尺寸之第二晶粒G2。藉此，可減小第一半導體層102與佈線部分WP之間的電阻。應注意，在其中由此一方法形成第一半導體層102之第二部分109之一情況中，第二晶粒G2常常大於第一部分108之Y方向上之厚度T2。再者，第二晶粒G2之晶體定向實質上等於第一晶粒G1之晶體定向。    [第二實施例]    [組態]
接著，參考圖20，將描述根據一第二實施例之一半導體記憶裝置之一組態。應注意，在圖20中，為方便說明而省略組態之部分。再者，在隨後描述中，將相同元件符號給予與第一實施例相同之元件，且省略說明。
儘管根據第二實施例之半導體記憶裝置基本上相同於根據第一實施例之半導體記憶裝置(如圖20中展示)，然一第一半導體層102’及一佈線部分WP’之組態不同於第一實施例。
儘管第一半導體層102’基本上與根據第一實施例之第一半導體層102相同地組態，然一第二部分109’包含與第一部分108相同之結構。即，第二部分109’係在Z方向上延伸之一實質上圓柱形半導體層。第二部分109’包含一無摻雜多晶矽(p-Si)或類似於第一部分108之類似物。再者，絕緣層110 (諸如氧化矽(SiO 2))嵌入在第二部分109’之一中央。
佈線部分WP’包含連接至第一半導體層102’之第二部分109’之一第二半導體層131’及設置在第二半導體層131’與基板13之間的一金屬層132。再者，佈線部分WP’包含設置在第二半導體層131’與金屬層132之間的一第三半導體層133及設置在第二半導體層131’與複數個導電層101之間的一第四半導體層134。例如，第三半導體層133及第四半導體層134包含多晶矽(p-Si)或類似物，其中摻雜n型雜質(諸如磷(P))。
接著，參考圖20及圖21，描述第一半導體層102’、第二半導體層131’、第三半導體層133及第四半導體層134或類似物之晶體結構。圖21係圖20之一部分之一放大圖。應注意，在圖21中，為方便說明而省略組態之部分。
第二半導體層131’包含如圖20中展示之複數個第一晶粒G1’。第一晶粒G1’經設置對應於記憶體指狀物MF之兩個側表面上之絕緣層105 (第一及第二絕緣層在Z方向上延伸，連接至第二半導體層131’且包含面向複數個導電層101之部分)。第一晶粒G1’ (一第五晶粒與一第六晶粒)之間的晶界GB1’定位於Y方向上之對應絕緣層105之間(例如，定位於記憶體指狀物MF之Y方向上之中央附近)。第一晶粒G1’之Y方向上之寬度與記憶體指狀物MF之Y方向上之一寬度實質上相同或係該寬度之一半且大於第二半導體層131’之Z方向上之厚度T1。在Y方向上相鄰之第一晶粒G1’之兩者之晶體結構可彼此不同。再者，第一晶粒G1’包含通孔op3，且通孔op3之內圓周表面連接至第一半導體層102’。再者，儘管省略繪示，然複數個晶粒G1’之各者在X方向上延伸且連接至複數個第一半導體層102’。再者，如圖21中展示，第二半導體層131’包含在與絕緣層105之一接觸部分處之晶粒g2。晶粒g2小於第二半導體層131’之Z方向上之厚度T1。再者，第二半導體層131’可包含鎳(Ni)、鈷(Co)、鋁(Al)及鈀(Pd)之至少一者之金屬原子。
應注意，第一半導體層102’之第二部分109’包含第二晶粒G2’。第二晶粒G2’小於第一半導體層102’之第一部分108之Y方向上之厚度T2。再者，第三半導體層133包含晶粒G4，其小於第三半導體層133之Z方向上之厚度T3。再者，第四半導體層134包含晶粒G5，其小於第四半導體層134之Z方向上之厚度T4。在此實施例中，第一半導體層102’、第三半導體層133及第四半導體層134中之晶粒之平均大小小於第二半導體層131’中之晶粒之一平均大小。再者，在此實施例中，第一半導體層102’、第三半導體層133及第四半導體層134中之最大晶粒小於第一晶粒G1’。    [製造方法]
接著，描述根據第二實施例之半導體記憶裝置之一製造方法。應注意，在隨後描述中，將相同元件符號給予與第一實施例相同之元件，且省略說明。
如圖22中展示，在製造方法中，在基板13上形成絕緣層15、金屬層132、第三半導體層133、一絕緣薄膜144、一犧牲層145、一絕緣薄膜146及第四半導體層134。在此程序中，例如，藉由諸如CVD之方法在基板13上形成絕緣層15、金屬層132、對應於第三半導體層133之一非晶矽層、絕緣薄膜144、對應於犧牲層145之一非晶矽層、絕緣薄膜146及對應於第四半導體層134之一非晶矽層。接著，藉由諸如退火之方法修改非晶矽層之晶體結構，且形成第三半導體層133、犧牲層145及包含多晶矽或類似物之第四半導體層134。
接著，如圖23中展示，將複數個絕緣層104及犧牲層141交替地層疊在第四半導體層134之一上表面上。例如，與參考圖11描述之程序類似地執行此程序。
接著，如圖24中展示，在絕緣層104及犧牲層141中形成開口op1’。開口op1’係在Z方向上延伸，穿透絕緣層104、犧牲層141、第四半導體層134、絕緣薄膜146、犧牲層145及絕緣薄膜144且曝露第三半導體層133之上表面之通孔。例如，與參考圖12描述之程序類似地執行此程序。
接著，如圖25中展示，形成閘極絕緣薄膜103、第一半導體層102、絕緣層110及半導體層112。例如，與參考圖14、圖16、圖17及圖18描述之程序類似地執行此程序。然而，在參考圖16描述之程序中，不必形成非晶矽層108B。
接著，如圖26中展示，在絕緣層104及犧牲層141中形成開口op2’。開口op2’係在Z方向及X方向上延伸、在Y方向上分開絕緣層104、犧牲層141、第四半導體層134及絕緣薄膜146且曝露犧牲層145之上表面之狹縫。例如，與參考圖19描述之程序類似地執行此程序。
接著，如圖27中展示，在開口op2’之Y方向上之側表面上形成絕緣薄膜147。例如，在此程序中，藉由諸如CVD之方法在開口op2’之側表面及底表面上形成包含SiO 2或類似物之絕緣薄膜147。接著，藉由諸如RIE之一方法移除開口op2’之底部上之絕緣薄膜147之部分，且曝露犧牲層145之上表面。
接著，如圖28中展示，移除犧牲層145。例如，經由開口op2’或類似物使用濕蝕刻執行此程序。
接著，如圖29中展示，移除閘極絕緣薄膜103、絕緣薄膜144、絕緣薄膜146及絕緣薄膜147之部分。例如，經由開口op2’或類似物藉由濕蝕刻執行此程序。
接著，如圖30中展示，在第一半導體層102’之X方向及Y方向上之側表面上、在第三半導體層133之上表面上、在第四半導體層134之下表面上、在第四半導體層134、絕緣層104、犧牲層141、絕緣層142及絕緣層143之Y方向上之側表面上及在絕緣層143之上表面上形成一非晶矽層131A’。例如，藉由CVD或類似物執行此程序。
接著，如圖31中展示，移除設置在第四半導體層134、絕緣層104、犧牲層141、絕緣層142及絕緣層143之Y方向上之側表面上及在絕緣層143之上表面上的非晶矽層131A’之部分。例如，藉由濕蝕刻或類似物執行此程序。
接著，如圖32中展示，在非晶矽層131A’之上表面上、在第四半導體層134、絕緣層104、犧牲層141、絕緣層142及絕緣層143之Y方向上之側表面上及在絕緣層143之上表面上形成一金屬層131B’。例如，藉由用PVD (物理氣相沈積)(諸如濺鍍)沈積鎳(Ni)或類似物而執行金屬層131B’之形成。例如，應注意，金屬層131B’可包含鈷(Co)、鋁(Al)或鈀(Pd)。
接著，如圖33中展示，在非晶矽層131A’之上表面中形成矽化物層131C’。例如，藉由一熱處理或類似物形成矽化物層131C’。若執行熱處理或類似物，則金屬層131B’中之金屬原子擴散至非晶矽層131A’中以形成金屬矽化物。例如，矽化物層131C’包含二矽化鎳(NiSi 2)。在形成矽化物層131C’之後，藉由濕蝕刻、乾蝕刻或其他手段移除金屬層131B’。
接著，如圖34及圖35中展示，修改非晶矽層131A’之晶體結構以形成第二半導體層131’。藉由上文描述之MILC方法執行晶體結構之修改。在此程序中，如圖34中展示，矽化物層131C’在Y方向上自開口op2’行進。矽化物層131C’穿過非晶矽層131A’，且在矽化物層131C’所穿過之部分中形成第二半導體層131’。再者，如圖35中展示，已在Y方向上行進之兩個矽化物層131C’在記憶體指狀物MF之Y方向上之中心附近之一部分處接觸。在此一部分中形成上文描述之晶界GB1’。
接著，經由開口op2’藉由濕蝕刻或類似物而移除犧牲層141，在Z方向上相鄰之絕緣層104之間形成導電層101，在開口op2’中形成絕緣層105，且形成接觸件、佈線及類似物，藉此製造根據此實施例之半導體記憶裝置。    [優點]
在此實施例中，類似於第一實施例，第二半導體層131’包含大於第二半導體層131’之Z方向上之厚度T1之第一晶粒G1’。此可提供一種包含具有一低電阻之佈線部分WP之半導體記憶裝置。
再者，在此實施例中，如上文描述，在形成導電層101之前移除犧牲層141。藉由移除犧牲層141，形成一空心結構。空心結構包含經由空隙配置在Z方向上之複數個絕緣層104，及支撐複數個絕緣層104之第一半導體層102。此處，此一空心結構可根據空心結構之高度、一縱橫比或類似物而塌陷。再者，此一空心結構之高度、一縱橫比及類似物常常隨著一半導體記憶裝置之高度整合而增加，且因此希望防止此一空心結構之一塌陷。此處，在此實施例中，在犧牲層141及絕緣層104下方提供第三半導體層133及第四半導體層134 (見圖22)。另外，形成穿透第三半導體層133及第四半導體層134之一部分之開口op1’ (見圖24)。再者，在開口op1’內部形成第一半導體層102及類似物。藉此，可支撐第一半導體層102之下端，且可抑制上文描述之空心結構之塌陷。
在此一方法中，如參考圖20描述，包含多晶矽或類似物之第三半導體層133設置在第二半導體層131’與金屬層132之間。再者，考量第三半導體層133中之電阻大於第二半導體層131’中之電阻及金屬層132之電阻。此處，在此實施例中，由於第二半導體層131’包含第一晶粒G1’，所以第二半導體層131’之X方向及Y方向上之電阻係相對小的。因此，電流在第三半導體層133中流動通過之區域面積係相對大的。藉此，可抑制第三半導體層133增加電阻。     [第三實施例]    [組態]
接著，參考圖36及圖37，描述根據一第三實施例之一半導體記憶裝置之一組態。在圖36及圖37中，為方便說明而省略組態之部分。再者，在隨後描述中，將相同元件符號給予與第二實施例相同之元件，且省略說明。
儘管根據第三實施例之半導體記憶裝置基本上相同於根據第二實施例之半導體記憶裝置(如圖36及圖37中展示)，然一第一半導體層102’’之一第二部分109’’及一第一部分108’’之晶體結構不同於第二實施例。
第二部分109’’包含如圖36中展示之第二晶粒G2’’。第二晶粒G2’’具有在Z方向上延伸之一實質上圓柱形形狀。第二晶粒G2’’大於第一部分108’’之Y方向上之厚度T2。請注意，第二晶粒G2’’大於第二部分109’’之Y方向上之一厚度。再者，第二晶粒G2’’在X方向及Y方向上之一側表面上連接至第一晶粒G1’。再者，第二晶粒G2’’之晶體定向實質上等於第二晶粒G2’’所連接之第一晶粒G1’之晶體定向。應注意，在所繪示實例中，第二晶粒G2’’及第一晶粒G1’係一個晶粒之部分。
第一部分108’’包含配置在Z方向上之複數個第三晶粒G3’’。第三晶粒G3’’具有在Z方向上延伸之一實質上圓柱形形狀。第三晶粒G3’’具有Z方向上之一寬度W3，其大於第一部分108’’之Y方向上之厚度T2。再者，定位於半導體層102’’之上端之一特定範圍內之第三晶粒G3’’之晶體定向係實質上相等的。此外，定位於比特定範圍更低之位置處之第三晶粒G3’’之晶體定向實質上等於第二晶粒G2’’之晶體定向。應注意，定位於上部中之第三晶粒G3’’之晶體定向及定位於下部位置中之第三晶粒G3’’之晶體定向可不同。在下文中，定位於上部中之複數個第三晶粒G3’’可尤其稱為「第四晶粒」。應注意，在所繪示實例中，一最下第三晶粒G3’’及第二晶粒G2’’係一個晶粒之部分。
再者，第一部分108’’可包含鎳(Ni)、鈷(Co)、鋁(Al)及鈀(Pd)之至少一者之金屬原子。例如，此等金屬原子可存在於其中定位上文描述之第四晶粒之特定範圍之一下端附近。    [製造方法]
接著，將解釋根據此實施例之半導體記憶裝置之一製造方法。應注意，在隨後描述中，將相同元件符號給予與第二實施例相同之元件，且省略說明。
在製造方法中，執行參考圖22至圖29描述之程序。然而，在參考圖25描述之程序中，未執行用於修改非晶矽層108A之晶體結構之退火處理。再者，未形成半導體層112。
接著，如圖38中展示，移除絕緣層143以曝露非晶矽層108A之上表面。例如，在此程序中，執行諸如RIE之一方法。
接著，執行參考圖30及圖31描述之程序。
接著，如圖39中展示，在非晶矽層131A’之上表面上、在第四半導體層134、絕緣層104、犧牲層141及絕緣層142之Y方向上之側表面上及在絕緣層142及非晶矽層108A之上表面上形成金屬層131B’。例如，與參考圖32描述之程序類似地執行此程序。
接著，如圖40中展示，在非晶矽層131A’之上表面中形成矽化物層131C’，且在非晶矽層108A之上表面上形成矽化物層108C’’。例如，與參考圖33描述之程序類似地執行此程序。在形成矽化物層131C’及矽化物層108C’’之後，藉由濕蝕刻、乾蝕刻或其他手段移除金屬層131B’。
接著，如圖41及圖42中展示，藉由上文描述之MILC方法修改非晶矽層131A’及非晶矽層108A之晶體結構以形成第二半導體層131’及第一半導體層102’’。
在此程序中，如圖41中展示，矽化物層131C’在Y方向上自開口op2’行進。矽化物層131C’穿過非晶矽層131A’，且在矽化物層131C’所穿過之部分中形成第二半導體層131’。再者，矽化物層108C’’自非晶矽層108A之上端向下行進。矽化物層108C’’穿過非晶矽層108A，且在矽化物層108C’’所穿過之部分中形成第一半導體層102’’。
再者，如圖42中展示，矽化物層131C’之一部分穿過非晶矽層131A’且行進至Y方向上之記憶體指狀物MF之中心附近之一部分。另一方面，矽化物層131C’之另一部分經由非晶矽層131A’及非晶矽層108A之一接觸部分行進至非晶矽層108A中且連同非晶矽層108A一起向上行進。矽化物層131C’與已自非晶矽層108A之上端行進之矽化物層108C’’接觸。
接著，經由開口op2’藉由濕蝕刻或類似物而移除犧牲層141，在Z方向上相鄰之絕緣層104之間形成導電層101，在開口op2’中形成絕緣層105，且形成接觸件、佈線及類似物，藉此製造根據此實施例之半導體記憶裝置。    [優點]
根據根據第三實施例之半導體記憶裝置，可獲得與第二實施例相同之優點。
再者，在第三實施例中，如參考圖41及圖42描述，在形成第一半導體層102之非晶矽層108A與形成第二半導體層131’之非晶矽層131A’接觸之一條件下執行MILC方法。藉此，可減小第一半導體層102’’與第二半導體層131’之間的接觸電阻，且亦可減小第一半導體層102’’中之電阻。應注意，在其中由此一方法形成第一半導體層102’’及第二半導體層131’之一情況中，第二晶粒G2’’及第三晶粒G3’’大於第一部分108’’之Y方向上之厚度T2及第二部分109’’之Y方向上之一厚度之至少一者。再者，第二晶粒G2’’之晶體定向及至少一些第三晶粒G3’’之晶體定向實質上等於第一晶粒G1’之晶體定向。
再者，在此實施例中，在非晶矽層108A中形成矽化物層108C’’，且除矽化物層131C’以外亦在MILC方法中使用矽化物層108C’’。藉此，與其中執行MILC方法(例如，僅使用矽化物層131C’)之一情況相比，此程序所需之時間可減少至約一半。應注意，在由此一方法形成第一半導體層102’’之情況中，由矽化物層108C’’形成之第三晶粒G3’’ (第四晶粒)之晶體定向實質上彼此相等。再者，由矽化物層131C’’、 108C’’形成之第三晶粒G3’’之晶體定向實質上等於第二晶粒G2’’之晶體定向。    [其他實施例]
如上文提及，儘管描述第一至第三實施例，然上文描述僅為實例，且可適當修改上述組態、程序及類似物。
例如，在第一實施例中，可經由開口op2形成矽化物層(圖19)，且藉由使用矽化物層類似於第二實施例般執行MILC方法。例如，在此情況中，可省略形成非晶矽層131A之後的MILC方法(見圖7至圖10)、磊晶生長方法(見圖13)、形成非晶矽層108A之後的退火處理(見圖17)及類似物。
再者，在第一實施例中，類似於第三實施例，例如，亦可在非晶矽層108A之上端中形成矽化物層且藉由使用矽化物層執行MILC方法。再者，在此情況中，可省略上述處理。應注意，在此情況中，類似於第三實施例，亦可在非晶矽層131A及非晶矽層108A兩者中形成矽化物層且藉由使用此等矽化物層執行MILC方法。
再者，例如，在第二及第三實施例中，可藉由MILC方法修改第三半導體層133及第四半導體層134之至少一者之晶體結構。在此情況中，第三半導體層133可包含大於第三半導體層133之Z方向上之厚度T3之一晶粒。再者，第四半導體層134可包含大於第四半導體層134之Z方向上之厚度T4之一晶粒。
再者，在第三實施例中，在圖40中展示之程序中，在非晶矽層131A’及非晶矽層108A兩者中形成矽化物層。然而，亦可省略非晶矽層131A’及非晶矽層108A之一者之矽化物形成。    [其他]
雖然已描述特定實施例，但此等實施例僅藉由實例呈現，且不旨在限制本發明之範疇。事實上，本文中描述之新方法及系統可以多種其他形式體現：此外，可在不脫離本發明之精神之情況下在本文中描述之方法及系統之形式中做出各種省略、替換及改變。隨附發明申請專利範圍及其等效物旨在涵蓋如將落入本發明之範疇及精神內之此等形式或修改。
11          記憶體晶粒    12          控制晶粒    13          基板    14          周邊電路    15          絕緣層    101        導電層    102        第一半導體層    102’       第一半導體層    102’’      第一半導體層    103        閘極絕緣薄膜    104        絕緣層    105        絕緣層    106        接觸件    107        絕緣層    108        第一部分    108’’      第一部分    108A      非晶矽層    108B      非晶矽層    108C’’    矽化物層    109        第二部分    109’       第二部分    109’’      第二部分    110        絕緣層    111         絕緣層    112        半導體層    113        接觸件    121        隧道絕緣薄膜    122        電荷累積薄膜    123        塊體絕緣薄膜    131        第二半導體層    131’       第二半導體層    131A      非晶矽層    131A’     非晶矽層    131B      金屬層    131B’     金屬層    131C      矽化物層    131C’     矽化物層    132        金屬層    133        第三半導體層    134        第四半導體層    141        犧牲層    142        絕緣層    143        絕緣層    144        絕緣薄膜    145        犧牲層    146        絕緣薄膜    147        絕緣薄膜    BL         位元線    D1         距離    G1         第一晶粒    G1’        第一晶粒    G2         第二晶粒    G2’        第二晶粒    G2’’       第二晶粒    G3         第三晶粒    G3’’       第三晶粒    G4         晶粒    G5         晶粒    GB1       晶界    GB1’      晶界    g1          晶粒    g2          晶粒    MB         記憶體區塊    MC         記憶體胞元    MF         記憶體指狀物    MP         記憶體平面    MS         記憶體串    MU        記憶體單元    op1        開口    op1’       開口    op2        開口    op2’       開口    op3        通孔    SGD       選擇閘極線    SGS       選擇閘極線    STD       汲極選擇電晶體    STS        源極選擇電晶體    T1          厚度    T2          厚度    T3          厚度    T4          厚度    W1         寬度    W2         寬度    W3         寬度    WL         字線    WP         佈線部分    WP’       佈線部分
圖1係根據一第一實施例之一半導體記憶裝置之一示意平面圖。    圖2係展示半導體記憶裝置之一組態之一部分之一示意電路圖。    圖3係展示半導體記憶裝置之組態之一部分之一示意透視圖。    圖4係圖3之一部分之一放大圖。    圖5係展示半導體記憶裝置之組態之一部分之一示意橫截面圖。    圖6係圖5之一部分之一放大圖。    圖7係展示半導體記憶裝置之一製造方法之一示意橫截面圖。    圖8係展示製造方法之一示意橫截面圖。    圖9係展示製造方法之一示意橫截面圖。    圖10係展示製造方法之一示意橫截面圖。    圖11係展示製造方法之一示意橫截面圖。    圖12係展示製造方法之一示意橫截面圖。    圖13係展示製造方法之一示意橫截面圖。    圖14係展示製造方法之一示意橫截面圖。    圖15係展示製造方法之一示意橫截面圖。    圖16係展示製造方法之一示意橫截面圖。    圖17係展示製造方法之一示意橫截面圖。    圖18係展示製造方法之一示意橫截面圖。    圖19係展示製造方法之一示意橫截面圖。    圖20係根據一第二實施例之一半導體記憶裝置之一示意橫截面圖。    圖21係圖20之一部分之一放大圖。    圖22係展示半導體記憶裝置之製造方法之一示意橫截面圖。    圖23係展示製造方法之一示意橫截面圖。    圖24係展示製造方法之一示意橫截面圖。    圖25係展示製造方法之一示意橫截面圖。    圖26係展示製造方法之一示意橫截面圖。    圖27係展示製造方法之一示意橫截面圖。    圖28係展示製造方法之一示意橫截面圖。    圖29係展示製造方法之一示意橫截面圖。    圖30係展示製造方法之一示意橫截面圖。    圖31係展示製造方法之一示意橫截面圖。    圖32係展示製造方法之一示意橫截面圖。    圖33係展示製造方法之一示意橫截面圖。    圖34係展示製造方法之一示意橫截面圖。    圖35係展示製造方法之一示意橫截面圖。    圖36係根據一第三實施例之一半導體記憶裝置之一示意橫截面圖。    圖37係圖36之一部分之一放大圖。    圖38係展示半導體記憶裝置之製造方法之一示意橫截面圖。    圖39係展示製造方法之一示意橫截面圖。    圖40係展示製造方法之一示意橫截面圖。    圖41係展示製造方法之一示意橫截面圖。    圖42係展示製造方法之一示意橫截面圖。
13       基板    15       絕緣層    101     導電層    102     第一半導體層    103     閘極絕緣薄膜    104     絕緣層    105     絕緣層    108     第一部分    109     第二部分    110      絕緣層    111      絕緣層    112      半導體層    113      接觸件    131     第二半導體層    132     金屬層    142     絕緣層    143     絕緣層    144     絕緣薄膜    D1       距離    G1       第一晶粒    G2       第二晶粒    GB1    晶界    T1       厚度    T2       厚度    W1      寬度    W2      寬度    WP      佈線部分

Claims (16)

  1. 一種半導體記憶裝置，其包括：一基板；複數個閘極電極，其等在與該基板之一表面交叉之一第一方向上配置；一第一半導體層，其包含在該第一方向上延伸且面向該複數個閘極電極之一第一部分及比該第一部分更靠近該基板之一第二部分；一閘極絕緣薄膜，其設置在該閘極電極與該第一半導體層之該第一部分之間且包含一記憶體部分；及一佈線部分，其設置在該基板與該複數個閘極電極之間，連接至該第一半導體層之該第二部分且在與該第一方向交叉之一第二方向上延伸，該佈線部分包括連接至該第一半導體層之該第二部分之一第二半導體層，該第二半導體層包含大於該第二半導體層之該第一方向上之一厚度之一第一晶粒。
  2. 如請求項1之半導體記憶裝置，其中該第二半導體層包含鎳(Ni)、鈷(Co)、鋁(Al)及鈀(Pd)之至少一者之金屬原子。
  3. 如請求項1之半導體記憶裝置，其中該第二半導體層比該第一半導體層更靠近該基板，且該第一晶粒連接至該第一半導體層之該第一方向上之一個端部。
  4. 如請求項1之半導體記憶裝置，其中該第二半導體層比該第一半導體層之該第一方向上之一個端部更遠離於該基板，且該第一晶粒連接至該第一半導體層之該第二方向上之一側表面。
  5. 如請求項1之半導體記憶裝置，其中該第一半導體層之該第二部分包含大於該第一半導體層之該第一部分之該第二方向上之一厚度及該第一半導體層之該第二部分之該第二方向上之一厚度之至少一者之一第二晶粒，且該第二晶粒之一晶體定向實質上等於該第一晶粒之一晶體定向。
  6. 如請求項5之半導體記憶裝置，其中該第一半導體層之該第一部分包含大於該第一半導體層之該第一部分之該第二方向上之該厚度之一第三晶粒，且該第三晶粒之一晶體定向實質上等於該第二晶粒之該晶體定向。
  7. 如請求項6之半導體記憶裝置，其中該第一半導體層之該第一部分包含配置在該第一方向上之複數個該等第三晶粒，且該複數個第三晶粒之晶體定向實質上彼此相等。
  8. 如請求項6之半導體記憶裝置，其中 該第一半導體層之該第一部分進一步包含一第四晶粒，該第四晶粒比該第三晶粒更遠離於該基板且大於該第一半導體層之該第一部分之該第二方向上之該厚度，且該第四晶粒之一晶體定向不同於該第三晶粒之該晶體定向。
  9. 如請求項8之半導體記憶裝置，其中該第一半導體層之該第一部分包含配置在該第一方向上之複數個該等第四晶粒，且該複數個第四晶粒之晶體定向實質上彼此相等。
  10. 如請求項6之半導體記憶裝置，其中該第一半導體層包含鎳(Ni)、鈷(Co)、鋁(Al)及鈀(Pd)之至少一者之金屬原子。
  11. 如請求項1之半導體記憶裝置，其中該佈線部分進一步包含設置在該基板與該第二半導體層之間的一金屬層。
  12. 如請求項11之半導體記憶裝置，其中該金屬層設置在該第二半導體層之該基板之一側上之一表面上。
  13. 如請求項11之半導體記憶裝置，其中該佈線部分進一步包含：一第三半導體層，其設置在該第二半導體層與該金屬層之間，及一第四半導體層，其設置在該第二半導體層與該複數個閘極電極之 間。
  14. 如請求項13之半導體記憶裝置，其中該第三半導體層中之該等晶粒之一平均大小及該第四半導體層中之該等晶粒之一平均大小小於該第二半導體層中之該等晶粒之一平均大小。
  15. 如請求項13之半導體記憶裝置，其中該第三半導體層及該第四半導體層中之最大晶粒小於該第一晶粒。
  16. 如請求項1之半導體記憶裝置，其進一步包括第一及第二絕緣層，其等在該第一方向上延伸，連接至該第二半導體層且包含面向該複數個閘極電極之一部分，其中該第二半導體層包含複數個該等第一晶粒，該複數個該等第一晶粒之一者係對應於該第一絕緣層之一第五晶粒，且該複數個該等第一晶粒之另一者係對應於該第二絕緣層之一第六晶粒，且該第五晶粒與該第六晶粒之間的一晶界在該第二方向上設置在該等第一及第二絕緣層之間。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022049943A (ja) 2020-09-17 2022-03-30 キオクシア株式会社 半導体記憶装置
US11502105B2 (en) * 2021-04-06 2022-11-15 Macronix International Co., Ltd. Semiconductor structure and a method for manufacturing the same

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140065789A1 (en) * 2010-05-18 2014-03-06 Hitachi, Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
TW201707193A (zh) * 2015-08-11 2017-02-16 旺宏電子股份有限公司 記憶體元件及其製作方法
US20170133586A1 (en) * 2013-01-31 2017-05-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170256564A1 (en) * 2014-02-03 2017-09-07 Chang-Hyun Lee Vertical memory devices

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03228335A (ja) 1990-02-02 1991-10-09 Hitachi Ltd 半導体装置および製造方法
JP3414662B2 (ja) * 1999-01-19 2003-06-09 株式会社半導体エネルギー研究所 Ｓｒａｍセル及びその製造方法
JP2008192890A (ja) 2007-02-06 2008-08-21 Toshiba Corp 半導体装置およびその製造方法
KR101623547B1 (ko) * 2009-12-15 2016-05-23 삼성전자주식회사 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
KR101842900B1 (ko) * 2011-02-16 2018-03-29 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
JP2012234864A (ja) * 2011-04-28 2012-11-29 Toshiba Corp 半導体装置及びその製造方法
JP2014175348A (ja) 2013-03-06 2014-09-22 Toshiba Corp 不揮発性半導体記憶装置
JP2014179465A (ja) 2013-03-14 2014-09-25 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
JP2015061064A (ja) 2013-09-20 2015-03-30 株式会社東芝 光電変換層およびこれを適用してなる太陽電池、フォトダイオードおよびイメージセンサ
KR102039708B1 (ko) 2013-11-13 2019-11-01 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9536894B2 (en) * 2014-08-04 2017-01-03 Kabushiki Kaisha Toshiba Non-volatile memory device
KR20160029236A (ko) * 2014-09-04 2016-03-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN106298784B (zh) * 2015-05-29 2019-07-05 旺宏电子股份有限公司 存储器元件及其制作方法
KR102378820B1 (ko) 2015-08-07 2022-03-28 삼성전자주식회사 메모리 장치
CN105226066B (zh) * 2015-08-20 2018-05-15 中国科学院微电子研究所 半导体器件制造方法
US9842856B2 (en) * 2016-03-09 2017-12-12 Toshiba Memory Corporation Semiconductor memory device and method of manufacturing the same
JP6542149B2 (ja) * 2016-03-18 2019-07-10 東芝メモリ株式会社 半導体記憶装置
US10283647B2 (en) * 2016-08-04 2019-05-07 Toshiba Memory Corporation Semiconductor device
JP2018041907A (ja) * 2016-09-09 2018-03-15 東芝メモリ株式会社 半導体装置及びその製造方法
US20200051994A1 (en) * 2018-08-10 2020-02-13 Applied Materials, Inc. Memory device improvement

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20140065789A1 (en) * 2010-05-18 2014-03-06 Hitachi, Ltd. Nonvolatile semiconductor memory device and manufacturing method thereof
US20170133586A1 (en) * 2013-01-31 2017-05-11 Kabushiki Kaisha Toshiba Semiconductor memory device
US20170256564A1 (en) * 2014-02-03 2017-09-07 Chang-Hyun Lee Vertical memory devices
TW201707193A (zh) * 2015-08-11 2017-02-16 旺宏電子股份有限公司 記憶體元件及其製作方法

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Publication number Publication date
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