JP2015023060A - 半導体装置の製造方法 - Google Patents

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Kensuke Ota
田 健 介 太
藤 真 澄 齋
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藤 真 澄 齋
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Kiwamu Sakuma
究 佐久間
松　下　大　介
Daisuke Matsushita
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Abstract

【課題】幅が微細でかつ間隔が狭いナノワイヤを有するナノワイヤトランジスタを製造することのできる半導体装置の製造方法を提供する。【解決手段】実施形態による半導体装置の製造方法は、半導体層上に第１方向に延在する第１マスクを形成する工程と、前記第１マスクを用いて前記半導体層をエッチングし、前記第１方向に沿った両側面を有する凸形状の第１領域を形成するとともに前記両側面に第２マスクを形成する工程と、前記第１マスクを除去することにより前記第１領域の上面を露出する工程と、露出した前記上面をエッチングすることにより、前記第１領域から、前記第１方向に沿って延在する第２および第３領域を形成する工程と、を備えている。【選択図】図１

Description

本発明の実施形態は、半導体装置の製造方法に関する。
ゲート長が３０ｎｍ以下の極微細のＭＯＳＦＥＴを実現するための構造として、従来の平面型トランジスタに代わって、短チャネル効果を抑制することの可能なナノワイヤ型チャネルトランジスタ（以下、ナノワイヤトランジスタともいう）が期待されている。このナノワイヤトランジスタは、チャネル領域となるシリコンからなる１つ以上のナノワイヤを含む半導体層と、このナノワイヤの延在する方向の両側に上記ナノワイヤに接続し、ナノワイヤよりも幅の広いソース領域およびドレイン領域とを備えている。そして、ナノワイヤの側面と上面にゲート絶縁膜が設けられ、このゲート絶縁膜上にゲート電極が設けられている。ナノワイヤ中で、上部にゲート電極が形成されている領域がチャネル領域として動作する。チャネル領域は幅（ゲート幅方向の長さ）が３ｎｍ〜２５ｎｍ程度、高さが３ｎｍ〜４０ｎｍ程度の細線構造を有している。チャネル領域がゲート電極に覆われているため、ゲート電極の支配力が強く、短チャネル効果を抑制することができる。ナノワイヤトランジスタは、ナノワイヤの上面と両側面の計３面がチャネルとして機能するため、トライゲートトランジスタとも呼ばれる。
ナノワイヤトランジスタは幅が小さく、高さも低いため一つのナノワイヤ中に流れる電流は小さくなってしまう。ドレイン電流を増加させるために、ナノワイヤトランジスタとして、ソース領域とドレイン領域との間に複数のナノワイヤが並列に設けられたマルチフィンガー構造が用いられる。このマルチフィンガー構造は、ナノワイヤ間の間隔（ピッチ）を小さくするフットプリントが小さくできる。また、ナノワイヤの幅（チャネル長方向に直交する方向の長さ）を小さくするほどゲート支配力が大きくなるため、短チャネル効果に対して有効である。そのため、ナノワイヤの幅およびナノワイヤのピッチを小さくする必要がある。
これまで、微細なナノワイヤの作成のために、露光によるパターニング後に、マスクを用いたウェットエッチング等によるスリミング法や、側壁転写を用いたダブルパターニング法が用いられている。しかし、スリミング法ではナノワイヤのピッチを小さくすることはできない。またダブルパターニング法では転写の回数に伴い、ばらつきやプロセスコストの増大が問題となっている。
特開平６−５３４８８号公報
本実施形態は、幅が微細でかつ間隔が狭いナノワイヤを有するナノワイヤトランジスタを製造することのできる半導体装置の製造方法を提供する。
本実施形態による半導体装置の製造方法は、半導体層上に第１方向に延在する第１マスクを形成する工程と、前記第１マスクを用いて前記半導体層をエッチングし、前記第１方向に沿った両側面を有する凸形状の第１領域を形成するとともに前記両側面に第２マスクを形成する工程と、前記第１マスクを除去することにより前記第１領域の上面を露出する工程と、露出した前記上面をエッチングすることにより、前記第１領域から、前記第１方向に沿って延在する第２および第３領域を形成する工程と、を備えている。
第１実施形態の製造方法によって製造された半導体装置の上面図。 第１実施形態の製造方法によって製造された半導体装置のゲート長方向における断面図。 第１実施形態の製造方法によって製造された半導体装置のゲート電極下のゲート幅方向における断面図。 第１実施形態の製造方法における製造工程を示す上面図。 第１実施形態の製造方法における製造工程を示す断面図。 第１実施形態の製造方法における製造工程を示す断面図。 第１実施形態の製造方法における製造工程を示す断面図。 第１実施形態の製造方法における製造工程を示す断面図。 図９（ａ）乃至９（ｅ）は、第１実施形態の製造方法の効果を説明するために行った実験の製造工程を示す図。 図９（ａ）乃至９（ｅ）に示す実験によって製造された半導体装置の断面を示す写真。 第２実施形態の製造方法における製造工程を示す断面図。 第２実施形態の製造方法における製造工程を示す断面図。 第２実施形態の製造法における製造工程を示す断面図。 第３実施形態による半導体装置を示す断面図。
以下、図面を参照して実施形態について説明する。
（第１実施形態）
第１実施形態による半導体装置の製造方法について説明する。この実施形態の製造方法によって製造される半導体装置を図１乃至図３に示す。この実施形態の製造方法によって製造される半導体装置１００は、マルチフィンガー構造を有するナノワイヤトランジスタを備えている。図１は、半導体装置１００の上面図を示し、図２は、図１に示す切断面Ａ−Ａで切断した場合の断面図を示し、図３は、図１に示す切断面Ｂ−Ｂで切断した場合の断面図を示す。なお、断面Ａ−Ａはゲート長方向に沿った断面を示し、断面Ｂ−Ｂはゲート幅方向に沿った断面を示す。
半導体装置１００のナノワイヤトランジスタは、シリコン半導体層１上に設けられたシリコン領域４を備えている。このシリコン領域４は、並列に配置された複数のナノワイヤ領域２と、各ナノワイヤ領域２よりも幅が広くかつ各ナノワイヤ領域２の両側に設けられたソース領域８およびドレイン領域９と、を有する。各ナノワイヤ領域２はソース領域８およびドレイン領域９に接続する。各ナノワイヤ領域２は、素子分離領域１０によって分離される。各ナノワイヤ領域２において、ソース領域８からドレイン領域９に向かう方向に沿った、ナノワイヤ領域２の少なくとも上面を覆うようにゲート絶縁膜５が設けられ、このゲート絶縁膜５を覆うようにゲート電極６が設けられている。このゲート電極６の、ソース領域側およびドレイン領域側の側部に絶縁体からなるゲート側壁７が設けられている。
このように構成されたナノワイヤ領域２においては、上部にゲート電極６が形成されている領域がチャネル領域３として機能する。ナノワイヤ領域２のチャネル領域３は幅、すなわちゲート幅方向の長さが１ｎｍ〜２５ｎｍ程度、高さが１ｎｍ〜５０ｎｍ程度の細線構造（ナノワイヤ構造）を有している。
次に、第１実施形態による半導体装置の製造方法について、図４乃至図８を参照して説明する。図４は一製造工程の上面図を示し、図５は図４に示す切断面Ｃ−Ｃ（ゲート幅方向に沿った断面）で切断した断面図を示す。図６乃至図８は他の製造工程におけるＣ−Ｃ断面図を示す。
まず、図４および図５に示すように、シリコン半導体層１上にマスク１１を形成する。このマスク１１は、２つ以上の第１領域１２と、第１領域１２の両側に設けられ第１領域１２よりも幅が広い第２および第３領域１３ａ、１３ｂとを備えている。第２および第３領域１３ａ、１３ｂはそれぞれ、第１領域１２に接続する。第１領域１２が２つのナノワイヤ領域２間に対応し、第２および第３領域１３ａ、１３ｂがそれぞれソース領域８およびドレイン領域９に対応する。マスク１１の形成は、通常のリソグラフィー法等を用いて行う。ここで、マスク１１としては、例えばシリコンよりもエッチングレートの低い材料、例えば絶縁材料を用い、リソグラフィー法およびドライエッチングを用いて形成するか、またはリソグラフィー法およびウェットエッチングを用いて形成する。
次に、図６に示すように、ドライエッチングによってマスク１１を利用してシリコン半層１のパターニングを行い、シリコン半導体層１に第１領域２２およびこの第１領域２２よりも幅の広い第２領域（図示せず）を有する凸形状のシリコン半導体領域４を形成する。このとき、第１領域２２には側面２４が形成され、この側面２４には、図示しない、エッチングの際の堆積物等が付着する。このエッチングに用いられるガス種は、ハロゲン化合物を含む。このハロゲン化合物としては、半導体層１がＳｉを含む場合は、例えば、ＳｉＦｘ、ＳｉＣｌｘ、またはＳｉＢｒｘ等が挙げられる。上記堆積物は、１）半導体層１を構成する元素、２）この元素の酸化物、および３）上記元素とエッチングガスに含まれるハロゲン元素との化合物のうちの少なくとも１つを含む。このエッチングに続いて、図７に示すように、マスク１１を除去し、第１領域２２の上面２３を露出する。
次に、図８に示すように、二度目のドライエッチングを行う。このとき、マスク１１が除去された第１領域２２は、上面２３がエッチングされて２つのナノワイヤ領域２に分割される。これらのナノワイヤ領域２はそれぞれ２つの側面を有し、一方の側面が一度目のエッチングによって形成された側面２４であり、他方の側面が二度目のエッチングによって形成された側面２５である。一度目のエッチングによって形成された側面２４には一度目のエッチングの際の堆積物等が付着している。このため、上記堆積物がマスクとして機能し、側面２４は、二度目のドライエッチングで初めてエッチングされる上面２３およびその後に形成される側面２５に比べてエッチングレートが低下する。すなわち、一度目のエッチングで形成された側面２４は二度目のドライエッチングによってもエッチングされるが、二度目のエッチングによって形成される側面２５に比べてエッチング速度が遅い。このため、図８に示すように、側面２４のエッチングによって形成される深さは、側面２５のエッチングによって形成される深さに比べて非常に深くはない。なお、二度目のドライエッチングによって、第１領域２２よりも幅の広い、ソースおよびドレイン領域となる第２領域は、一様にエッチングされて、上面がナノワイヤ領域２の上面よりも低くなる。また、第２領域は、第１領域２２に直交する方向の長さ（幅）は、３０ｎｍよりも大きいことが好ましい。３０ｎｍ以下であると、第１領域２２と同様に、二度目のドライエッチングによって、２つの領域に分割される。
なお、本実施形態では、ナノワイヤ領域２とソースおよびドレイン領域を同時に形成したが、ナノワイヤ領域２を形成した後に、ソースおよびドレイン領域を形成するようにしてもよい。例えば、まず、マスクを用いてドライエッチングによって第１領域２２を形成し、上記マスクを除去した後に、上面が露出した第１領域２２に対して二度目のエッチングを行い、２つのナノワイヤ領域を形成する。その後、これらのナノワイヤ領域をマスクし、これらのナノワイヤ領域２の両端に接続するソースおよびドレイン領域を形成する。これらのソースおよびドレイン領域の形成には、例えばエピタキシャル成長法が用いることができる。
次に、素子分離用絶縁膜（図示せず）を形成し、ＣＭＰ(Chemical Mechanical Planarization)とウェットエッチング等を用いて素子分離領域１０（図１および図３参照）の形成を行う。続いて、ゲート絶縁膜材料およびゲート電極材料を順次堆積する。このときの、ゲート絶縁膜材料としてはシリコン酸化膜のほか、ｈｉｇｈ−ｋ材料を用いることができる。ゲート電極材料としては、ポリＳｉ、メタルシリサイド、ＴｉＮ、Ｗ、ＴａＣを用いることができ、またポリＳｉと金属の積層膜を用いることができる。
以後、ゲート電極材料をパターニングしてゲート電極を形成する。続いて、イオン注入を行うことによりソース領域８およびドレイン領域９を形成する。その後、ゲート側壁を形成し、ナノワイヤトランジスタを作成する。
シリコン半導体層１としては、単結晶Ｓｉ、多結晶Ｓｉ、非晶質Ｓｉ、ＳｉＣのいずれかを用いることができる。
ゲート側壁としては酸化膜、窒化膜、あるいは酸化膜と窒化膜の積層膜等を用いることができる。
なお、ナノワイヤ領域２におけるチャネル領域３以外の領域は寄生抵抗低減のために、シリコンからなるナノワイヤ領域２を形成後に、このナノワイヤ領域２を種としてエピタキシャル成長させ、チャネル領域３以外のナノワイヤ領域２の上面および側面にエピタキシャル成長を形成してもよい。
本実施形態の製造方法によれば、リソグラフィー法で形成された第１領域２２の幅をピッチとする、微細な幅、峡ピッチのナノワイヤトランジスタの作成が可能となる。
また、本製造方法によれば、側壁転写法等のような転写をする工程がないため、加工によるばらつきを抑制することができる。
ここで、本実施形態の製造方法における一度目にドライエッチングによって形成された面と、ドライエッチングを行っていない面について、二度目のドライエッチングを行った場合、エッチングレートが異なることを実験で確認したので、この実験について図９（ａ）乃至９（ｅ）を参照して説明する。図９（ａ）は上記実験のプロセスの工程を示すフローチャートであり、図９（ｂ）乃至９（ｅ）は、各工程における断面図である。
まず、シリコン層上にマスク３２を形成し、このマスク３２を用いて上記シリコン層に１段階目のＲＩＥ（Reactive Ion Etching）を行い、図９（ｂ）に示す形状を有するシリコン領域３０を形成する。続いて、図９（ｃ）に示すように、マスク３２をスリミングし、幅を狭くしたマスク３２ａを形成する。その後、マスク３２ａを用いてシリコン領域３０に２段階目のＲＩＥを行い、図９（ｄ）に示す形状のシリコン層３０ａを形成する。このシリコン領域３０ａには、２つのナノワイヤ領域３４ａ、３４ｂが形成される。最後に図９（ｅ）に示すように、マスク３２ａを除去する。これにより、ナノワイヤ領域３４ａには左側の側面３６と右側の側面３８とが形成され、ナノワイヤ領域３４ｂには右側の側面３６と左側の側面が形成される。側面３６は１段階目と２段階目のＲＩＥによって形成された面であり、側面３８は２段階目のＲＩＥによって形成された面である。
エッチングレートの比較はマスク３２のスリミング前にドライエッチングにより加工された外側の側面３６と、二段階目に初めてドライエッチングにより加工される内側の側面３８との比較により行うことができる。
図９（ａ）乃至９（ｅ）に示した工程後のシリコン領域３０ａの断面を走査型電子顕微鏡によって観察して得られた写真を図１０に示す。この図１０から、一段階目のＲＩＥと二段階目のＲＩＥの両方を行って形成された面３６と、二段階目のＲＩＥのみで形成された面３８とのエッチングレートが異なることにより、両側にナノワイヤ領域３４ａ、３４ｂが形成されていることがわかる。
以上説明したように、本実施形態によれば、微細なマスク１１によって覆われた第１領域２２から２つのナノワイヤ領域２が形成されるため、ナノワイヤ領域２間の間隔（ピッチ）が狭いナノワイヤトランジスタを備えた半導体装置を得ることができる。すなわち、ナノワイヤ領域２間の間隔はマスク長となり、ナノワイヤ領域２間の間隔のばらつきは、ＲＩＥ加工のばらつきの影響を受けるだけである。このため、ばらつきを小さくすることができる。また、マスクの形成と、２段階のＲＩＥ加工とを用いてナノワイヤトランジスタを形成することが可能となるので、プロセス数を少なくすることができる。
（第２実施形態）
第２実施形態による半導体装置の製造方法について図１１乃至図１３を参照して説明する。第２実施形態の製造方法によって製造された半導体装置は、第１実施形態の製造方法によって製造された半導体装置と同一の構造を有している。
この第２実施形態の製造方法は、第１実施形態による製造方法の図６に示す工程までは第１実施形態の製造方法と同様に行う。すなわち、マスク１１を利用してエッチングすることにより、第１領域２２に側面２４が形成される。その直後、第１実施形態の製造方法ではマスク１１を除去したが、第２実施形態の製造方法においては、マスク１１を除去せずに、側面２４に絶縁層３１を形成する（図１１）。この絶縁層３１は、後述する二度目のドライエッチングによって除去される厚さであることが好ましい。例えば厚さを２ｎｍ以下にすることが好ましく、１ｎｍ以下であるとさらに好ましい。絶縁層３１は自然酸化、熱酸化、または堆積によって形成する。
次に、図１２に示すようにマスク１１を除去する。続いて、二度目のドライエッチングを行う。すると、図１３に示すように、絶縁層３１とシリコン領域４とではエッチングレートが異なるために、絶縁層３１が形成されている面２４は、二度目のドライエッチング工程で初めてエッチングされる面２５に比べてエッチングレート低下する。そのため、ナノワイヤ領域２が形成可能となる。その後、第１実施形態の製造方法と同じ工程を用いて半導体装置を製造する。なお、図１１乃至図１３に示す断面図は、第１実施形態で説明したＣ−Ｃ線で切断した断面図である。
以上説明したように、本実施形態によれば、微細なマスク１１によって覆われた第１領域２２から２つのナノワイヤ領域２が形成されるため、ナノワイヤ領域２間の間隔（ピッチ）が狭いナノワイヤトランジスタを備えた半導体装置を得ることができる。すなわち、ナノワイヤ領域２間の間隔はマスク長となり、ナノワイヤ領域２間の間隔のばらつきは、ＲＩＥ加工のばらつきの影響を受けるだけである。このため、ばらつきを小さくすることができる。また、マスクの形成と、２段階のＲＩＥ加工とを用いてナノワイヤトランジスタを形成することが可能となるので、プロセス数を少なくすることができる。
（第３実施形態）
第３実施形態による半導体装置を図１４に示す。本実施形態の半導体装置は、複数のナノワイヤ領域２を備えた半導体メモリトランジスタであって、第１実施形態の製造方法によって製造される図３に示す半導体装置のゲート絶縁膜５およびゲート電極６を、トンネル絶縁膜４３、電荷蓄積膜４４、ブロック絶縁膜４５、および制御電極４６がこの順序で積層された積層膜によって置き換えた構成を有している。この第３実施形態の半導体装置は、複数のナノワイヤ領域２を備え、各ナノワイヤ領域２の、トンネル絶縁膜４３、電荷蓄積膜４４、ブロック絶縁膜４５、および制御電極４６を有する積層膜で覆われた部分がチャネル領域３となる。
第３実施形態による半導体装置の製造方法について図８および図１４を参照して説明する。第３実施形態の製造方法は、第１実施形態の製造方法において、素子分離領域１０を形成する工程までは、第１実施形態の製造方法と同じように行う。すなわち、図８に示すように側面２４および側面２５を有するナノワイヤ領域２を形成する。その後、これらの側面２４、２５によって形成される凹部の一部を絶縁膜で埋め込み、素子分離領域１０を形成する。続いて、トンネル絶縁膜４３、電荷蓄積膜４４、およびブロック絶縁膜４５を順次形成する。その後、ブロック絶縁膜４５を覆うように制御電極４６を形成する。
トンネル絶縁膜４３としては、ＳｉＯ２、またはＳｉとＳｉＯ２の交互積層膜（具体的にはＳｉＯ２−Ｓｉ微結晶−ＳｉＯ２）、ＳｉＮとＳｉＯ２の交互積層膜が用いられる。
電荷蓄積膜４４としては、ＳｉＮ、ＨｆＯｘ、ＨｆＯＮ、またはこれらの積層膜が用いられる。
ブロック絶縁膜４５としては、ＳｉＯ２、ＳｉＮ、ｈｉｇｈ−ｋ膜（例えば、ＨｆＯｘ等）、またはこれらの積層膜が用いられる。
なお、この第３実施形態の半導体装置のナノワイヤ領域２の形成に、第１実施形態で説明した製造工程を用いたが、第２実施形態で説明した製造工程を用いてもよい。
以上説明したように、第３実施形態も第１または第２実施形態と同様に、ナノワイヤ領域２間の間隔（ピッチ）が狭いナノワイヤトランジスタを備えた半導体装置を得ることができる。また、ばらつきを小さくすることができる。更に、マスクの形成と、２段階のＲＩＥ加工とを用いてナノワイヤトランジスタを形成することが可能となるので、プロセス数を少なくすることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１ シリコン半導体層
２ ナノワイヤ領域
３ チャネル領域
４ シリコン領域
５ ゲート絶縁膜
６ ゲート電極
７ ゲート側壁
８ ソース領域
９ ドレイン領域
１０ 素子分離領域
１１ マスク
１２ マスクの第１領域
１３ マスクの第２領域
２２ シリコン半導体層の第１領域
２４ 側面
２５ 側面

Claims (9)

  1. 半導体層上に第１方向に延在する第１マスクを形成する工程と、
    前記第１マスクを用いて前記半導体層をエッチングし、前記第１方向に沿った両側面を有する凸形状の第１領域を形成するとともに前記両側面に第２マスクを形成する工程と、
    前記第１マスクを除去することにより前記第１領域の上面を露出する工程と、
    露出した前記上面をエッチングすることにより、前記第１領域から、前記第１方向に沿って延在する第２および第３領域を形成する工程と、
    を備えている半導体装置の製造方法。
  2. 前記第２マスクは、前記半導体層をエッチングする際に生じた堆積物である請求項１記載の半導体装置の製造方法。
  3. 前記第１マスクを除去する前に、前記第１領域の両側面に絶縁層を形成する工程を更に備えた請求項１または２記載の半導体装置の製造方法。
  4. 前記第１方向に交差する第２方向に延在しかつ前記第２および第３領域のそれぞれの一方の端部に接続する第４領域および前記第２方向に延在しかつ前記第２および第３領域のそれぞれの他方の端部に接続する第５領域を形成する工程を、更に備えている請求項１乃至３のいずれかに記載の半導体装置の製造方法。
  5. 前記第４および第５領域の形成は、前記第１領域を形成するときに行われる請求項４記載の半導体装置の製造方法。
  6. 前記第４および第５領域の形成は、前記第２および第３領域の形成後に行われる請求項４記載の半導体装置の製造方法。
  7. 前記第２および第３領域を覆う第１絶縁膜、電極膜を順次形成する工程を更に備えた請求項４乃至６のいずれかに記載の半導体装置の製造方法。
  8. 前記第２および第３領域を覆う第１絶縁膜、電荷蓄積膜、第２絶縁膜、電極膜を順次形成する工程を更に備えた請求項４乃至６のいずれかに記載の半導体装置の製造方法。
  9. 前記半導体層は、単結晶Ｓｉ、多結晶Ｓｉ、非晶質Ｓｉ、ＳｉＣのいずれかである請求項１乃至８のいずれかに記載の半導体装置の製造方法。
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