TWI739812B - 選擇性蝕刻奈米結構之方法 - Google Patents

選擇性蝕刻奈米結構之方法 Download PDF

Info

Publication number
TWI739812B
TWI739812B TW106108388A TW106108388A TWI739812B TW I739812 B TWI739812 B TW I739812B TW 106108388 A TW106108388 A TW 106108388A TW 106108388 A TW106108388 A TW 106108388A TW I739812 B TWI739812 B TW I739812B
Authority
TW
Taiwan
Prior art keywords
nanostructure
etching
main surface
atomic layer
particle beam
Prior art date
Application number
TW106108388A
Other languages
English (en)
Other versions
TW201801172A (zh
Inventor
米迪 沙畢爾 阿邁德 可汗
喬納斯 桑魁維斯
德米特里 蘇亞亭
Original Assignee
瑞典商阿力克斯實驗室公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞典商阿力克斯實驗室公司 filed Critical 瑞典商阿力克斯實驗室公司
Publication of TW201801172A publication Critical patent/TW201801172A/zh
Application granted granted Critical
Publication of TWI739812B publication Critical patent/TWI739812B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00436—Shaping materials, i.e. techniques for structuring the substrate or the layers on the substrate
    • B81C1/00555—Achieving a desired geometry, i.e. controlling etch rates, anisotropy or selectivity
    • B81C1/00626—Processes for achieving a desired geometry not provided for in groups B81C1/00563 - B81C1/00619
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H01L21/30621—Vapour phase etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L2029/7858—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET having contacts specially adapted to the FinFET geometry, e.g. wrap-around contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Ceramic Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Geometry (AREA)
  • Plasma & Fusion (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

本發明係關於一種選擇性蝕刻奈米結構(10)之方法。此方法包括：提供具有由相對於主要表面(12)之數個斜面(14)所界定出之主要表面(12)之奈米結構(10)；以及將此奈米結構(10)置於乾蝕刻中，其中此乾蝕刻包括：將奈米結構(10)置於具有垂直於主要表面(12)方向之低能量粒子束(20)下；從而於此奈米結構(10)內形成凹口(16)，此凹口(16)具有位於奈米結構(10)之主要表面(12)處的開口。

Description

選擇性蝕刻奈米結構之方法
本發明係關於奈米結構之選擇性蝕刻。
於近數十年來，對於具有尺寸低於100奈米之如先進半導體元件的元件製作的興趣持續增長中。現今先進半導體元件(即如電晶體的電子構件)之橫向尺寸已經為或甚至低於20奈米。然而，現今製程中難以實現橫向尺寸低於20奈米的結構製造。舉例來說，常用於工業中製做半導體元件的紫外光微影(UVL)的空間解析度係受到限制。因此，需要其他新方法來克服這些挑戰並達成橫向尺寸低於20奈米的奈米結構的製造。
有鑑於上述情形，本發明的目的在於提供次20奈米尺寸內製造結構(特別是半導體)之方法。
根據第一方面，提供了一種用於選擇性蝕刻奈米結構之方法。此方法包括：提供具有由相對於主表面之斜面所界定之主要表面之奈米結構；以及將奈米結構置於乾蝕刻中，其中此乾蝕刻包括：將奈米結構置於具有垂直於主要表面方向的低能量粒子束中；進而於奈米結構中形成凹口，此凹口具有位於奈米結構的主要表面處的開口。
在本文中，「奈米結構」之語句應解釋為介於毫米尺度結構及和由單個原子構成結構之間的中等尺寸的結構。奈米結構具有尺寸中的至少一個小於150奈米。例如，斜面的寬度小於150奈米。
在本文中，「低能量粒子束」之語句應解釋為由具有小於1000eV、較佳地小於400eV，更佳地小於150eV，甚至更佳地小於100eV能量的粒子所組成的粒子束。根據特定實施例，粒子具有小於80eV的能量。此外，粒子能量可以大於0.5eV，較佳地大於5eV，更佳地大於10eV。根據特定實施例，粒子具有大於20eV的能量。根據另一特定實施例，粒子具有大於60eV的能量。較佳的粒子能量則視採用此方法蝕刻的奈米結構的材料而定。舉例來說，矽具有介於60eV和80eV之間的製程裕度(process window)。此外，粒子束的粒子的能量散佈(energy spread)可以小於5eV，較佳地小於1eV。因此，粒子能量可以少於濺射所需的能量，並且相對於蝕刻製程的裕度，粒子束的粒子的能量散佈為夠窄的。此外，粒子能量可能少於在納米結構中產生其他類型的缺陷所需的能量，例如斷裂的原子鍵結和從表面上或在本體中從其晶格位點被敲出的原子，以這種方式產生表面或大量空缺，吸附原子或間隙。用於轟擊粒子的低能量的這個方面提供了被蝕刻材料的極溫和去除，當與使用較高能量粒子的蝕刻工藝相比，其於剩餘材料中產生較少的缺陷。
在本文中，「垂直於主要表面」之語句應解釋為與平行於垂直主要表面偏差±20°之間之表面，較佳地於偏差±10°內。相對於主表面具有如此方向的粒子束可以提供一種根據本發明用於形成凹口的選擇性蝕刻製程。此外，對於粒子束的粒子而言，也有可能為較佳地<20°之窄角度分佈。
因此，提出了在由斜面界定的主要表面上使用選擇性蝕刻來製造奈米結構的方法。此方法是無罩幕的(maskless)。於主要表面處的蝕刻速率很大，於斜面的蝕刻速率小於主要表面處的蝕刻速率。
基於本發明人所得出的令人驚奇發現，本發明的方法於奈米級結構的某些表面提供了高選擇性之選擇性蝕刻而非均勻蝕刻。因此，本方法可以提供橫向尺寸小於20奈米的奈米結構。這不需要使用或組合任何之微影或多重圖案化。因此，這種奈米結構之製造方法是無罩幕的。此外，本方法允許極溫和、最終無損的半導體處理及在20奈米或更小下的精確的奈米製造。
根據本發明的選擇性蝕刻為乾蝕刻製程，其中使用低能量粒子依照受控制方式以去除材料。本發明係基於令人驚奇發現，即由於蝕刻製程對斜面的選擇性，可以將斜面用作罩幕或更替代罩幕。以這種方式，拔錐形結構(tapered structure)的側琢面(side facets)將於乾蝕刻製程期間提供罩幕。藉由如乾式蝕刻或濕式蝕刻或磊晶生長可容易地製造拔錐形結構。此外，於此製程中，也可以使用垂直表面和具有負傾斜度的表面作為罩幕，因為在這種情況下，任何邊角將於蝕刻製程中自然會被圓滑化然後經圓滑化的斜面將用作蝕刻製程的罩幕。這就是為什麼此方法可以非常精確和有效的方式提供非常小結構的無罩幕製造的原因。因此，由於其僅依賴於現有製程系統中使用的製程步驟和製程參數，本發明的方法可依照簡單(較少數量的製程步驟，沒有額外的微影步驟和罩幕，在電子構件設計中更自由)、經濟(由於較少數量的製程步驟、較小的尺寸特徵而無需額外投資開發設備、整體更高的產量)與溫和(最終無損)方式而製造奈米結構。可用於實施本發明方法之一些頂尖蝕刻設備列舉如下： 製造商為應用材料(Applied Materials)之Centris advantage、Centris Sym3 etch、Centura Advantedge、Centrura Avatar Etch、Centrura Silvia Etch、Centura Tetra EUV、Centura Tetra Z、Producer Etch、或Producer Selectra Etch。
製造商為科林研發(LAM Research)的任何蝕刻產品，即來自Kiyo®產品系列或Versys®Metal Products系列的蝕刻產品。
製造商為東京威力科創(Tokyo Electron)之Telius SP、Tactras、UNITY Me、Certas LEAGA或Certas WING。
製造商為日立高新技術(Hitachi High-Technologies)之Conductor Etch System 9000系列、Conductor Etch System M-8000系列、Conductor Etch System M-600/600系列、非揮發性材料蝕刻系統(Non-Volatile Materials)E-600/8000系列、或磁頭蝕刻系統(Magnetic Head Etch System)E-6000系列。
因此，僅通過改變製程流程和製程參數，已經建立的半導體製造工廠可使用本方法而實現元件的進一步微縮。本方法以非常精確和有效的方式提供極小結構的製造。本方法不會受到罩幕對準問題的困擾，這對於低於7奈米的極端尺度的元件可能是至關重要的。此外，使用本方法的另外的好處是減少製程所需的步驟數量，例如相較於微影製程。因為微影步驟是半導體製造的主要成本驅動因素，此方法為最終元件的生產成本大幅降低。此外，因為本發明增加了新程度的製程設計自由度，並使製程更簡單，步驟更少，也預計將減少電子電路設計成本。
此外，本方法能夠藉由製造出較深紫外線(DUV)，浸潤式微影或極紫外線(EUV)等微影技術所製造結構為小的結構而克服光學微影的解析度極限。因此，本發明提供了如用於生產奈米線全環繞閘極之場效應電晶體。
因此，本發明的方法滿足了如在現代邏輯和記憶體系統中可以看到的那些前端半導體器件的高容量製造的經濟上可行途徑的需要。本發明的節省潛力對於現有的半導體製造工廠是有效的，即使對於現有的技術節點來說，所需的光刻步驟將下降到目前使用的50%。這是由於在當前技術中使用了兩個微影步驟，但是在目前方法中使用了一個微影步驟。此外，自對準雙重圖案化和自對準四重圖案化所需且通常在不同的製程腔體中進行的蝕刻-沉積循環可藉由本發明的方法而完成。因為先進設備的製程時間由進入和離開不同製程設備的傳輸時間所決定，如此可進一步顯著提高設備的生產產能，這為本發明提供了額外的優點。此外，由於已經安裝的設備的壽命延長以及較新的前端半導體製造工廠所需的投資要低得多，本發明將為下一個技術節點的引入節省了大量成本。這將實現更便宜和更強大的設備，而無需大量的額外投資，從而促進進一步的半導體元件縮減和整體技術開發的持續。
主要表面處的蝕刻率可大於斜面處的蝕刻率。
斜面相對於主要表面的傾斜角可能大於10度，較佳地大於20度。
斜面相對於主要表面的傾斜角可能大於50度。
斜面相對於主要表面的傾斜角可能大於60度。
斜面相對於主要表面的傾斜角度可能為60度。
斜面於可為彎曲的剖面，具有相對於主要表面為連續變化的傾斜角。在這情況下，僅具有在特定範圍內的角度的彎曲表面的部分將具有足夠低於主要表面的蝕刻率的蝕刻率。
這些傾斜的曲面可以藉由相同的乾蝕刻製程或通過單獨或同時執行的專用蝕刻製程以圓滑化原始結構的邊角而形成。
這些傾斜曲面可以藉由圓滑化斜面與主表面之間的角度而形成，而此角度介於85度和90度之間。此圓滑化可以通過相同的乾蝕刻製程或可以單獨或同時執行的專用蝕刻製程來完成。
這些傾斜的曲面可以藉由圓滑化斜面與主表面之間的角度而形成，而此角度大於90度，以這種方式可以使用負斜率輪廓，並且在應用本發明的方法之後，其可達成如懸浮的奈米線之懸浮結構。此圓滑化可以通過相同的乾蝕刻製程或可以單獨或同時執行的專用蝕刻製程來完成。
乾蝕刻製程可以是任何蝕刻製程，其中低能量粒子在垂直於主要表面的方向上轟擊結構。
乾蝕刻製程可以是一循環製程，其於每個循環中蝕刻一特定膜層。此循環製程可以是每個循環中蝕刻原子層或次原子層的原子層蝕刻製程。
在蝕刻製程之後，可以使用退火來減少剩餘結構中的缺陷。此外，蝕刻製程可以在降低溫度下執行。為了減少缺陷的產生，降低溫度可能是重要的，因為結構溫度可能直接影響缺陷形成的動力學，特別是對於低於100eV的離子能量，儘管結構中的靶材原子的熱能為少於0.1eV。這最終可於退火後能造成後面的無毀損結構。降低基板溫度於冷卻基板時也可以提高橫向分辨率，例如抑制化學蝕刻且以這種方式使蝕刻更具非等向性。
循環蝕刻的每個循環可以進一步包括：藉由化學吸附、脫附、轉化或萃取而置奈米結構於表面改質。
對於循環蝕刻的每個循環，可以置奈米結構於粒子束中之前將奈米結構置於表面改質。
粒子束可以包括離子。粒子束可包含惰性氣體的離子。粒子束可以由氬離子組成。
粒子束可以藉由電漿產生。粒子束可以由氬電漿產生。粒子束可以在用於反應離子蝕刻的系統中由電漿產生。
凹口可以是奈米結構中的通道。例如，凹口可以形成奈米結構中的一組通道的一部分。
凹口可以是奈米結構中的通孔。例如，凹口可以形成奈米結構中的一組通孔的一部分。
奈米結構可以具有沿垂直於主要表面和斜面的平面中的六邊形剖面。
奈米結構可以是直徑小於80奈米，較佳地小於60奈米的納米線。
通過凹口的選擇性蝕刻所形成的奈米結構中的壁的壁厚度可以小於20奈米。因此，經蝕刻結構的至少一個維度可小於20奈米。
此方法可用於形成電晶體閘極通道，例如具有奈米線閘通道的全包覆閘極場效應電晶體(GAAFET)。此外，此方法可以用於形成鰭型場效電晶體(FinFET)、平面電晶體、接觸孔、導線。
從以下的詳細描述中，本發明的進一步應用範疇變得明確。然而，可以理解的是，詳細描述和特定實施例於表示本發明的較佳實施例時，僅以繪示的方式表示，因為從詳細描述，本發明的範圍內的各種改變和修改對於本領域技術人員將是顯而易見。
因此，可以理解的是，本發明不限於所描述的特定組成部分或所描述的方法的步驟，因為這樣的裝置和方法可以變化。另外可以理解的是，本文使用的術語僅用於描述特定實施例的目的，而不是限制性的。必須指出的是，如在說明書和所附權利要求書中所使用的那樣「一」，「一個」，「此」，和「該」這些條款欲表示有一個或多個元件，除非上下文另有明確規定。因此，例如，對「一單元」或「該單元」的引用可以包括若干設 備等。此外，「包括」，「包括」，「包含」等語句和類似的措詞不排除其他元件或步驟。
10:奈米結構
12:主要表面
14:斜面
16:凹口
17:尖銳邊角
20:低能量粒子束
51:矽基板
52:硬罩幕
53:膜層
54:光阻材料
55:區域
56:凹口
57:斜面
59:凹口
60:斜面
65:區域
66:凹口
67:拔錐狀側壁
68:拔錐狀側壁
69:凹口
70:鰭部
71:結構
72:垂直壁
74a:凹口
74b:凹口
80:結構
82:盒結構
200:磷化鎵奈米線的一部
202:窄的奈米線
204:窄的奈米線
210:磷化鎵奈米線的部分
302:窄的奈米線
304:窄的奈米線
α:傾斜角
本發明之前述與其他目的將參照顯示本發明實施例之附圖更為詳細解說。此些圖式並非用以本發明之特定實施例，而是用於解釋及了解本發明。如圖內所示，為了繪示目的，膜層與區域之尺寸經過誇大，以提供本發明之實施例之常用結構的繪示情形。於全文中，相同標號係代表相同元件。
圖1A與圖1B示意地繪示了選擇性蝕刻奈米結構之方法；圖2A為部分地置於圖1A與圖1B之方法中之磷化鎵(GaP)奈米線形式之奈米結構之掃描式電子顯微鏡(SEM)影像；圖2B圖為沿圖2A內線段B-B之示意剖面；圖2C圖為沿圖2A內線段C-C之示意剖面；圖3A為部分地置於圖1A與圖1B之方法中之矽(Si)奈米線形式之奈米結構之掃描式電子顯微鏡(SEM)影像；圖3B圖為早於矽奈米線形式之一奈米結構置於圖1A與圖1B之方法前，沿圖3A內線段A-A之示意剖面；圖3C圖為沿圖3A內線段A-A之示意剖面；圖4A、4B與4C顯示了於採用依據圖1A與圖1B之方法以提供具有雙間距之數個鰭部之奈米結構之連續步驟；圖5A、5B、5C與5D顯示了於採用依據圖1A與圖1B之方法以提供具有四間距之鰭部之奈米結構之連續步驟；圖6為大體長方形且暴露於圖1A與圖1B之方法中之奈米結構的示意圖； 圖7為包括兩大體長方形表面且暴露於圖1A與圖1B之方法中之另一奈米結構之示意圖。
以下將參照附圖更全面地描述本發明，附圖顯示了本發明的當前的較佳實施例。然而，本發明可以有許多不同的實施形式，而不應以本文所闡述實施例為限，而這些實施例提供了縝密與和完整且向本領域技術人員充分地傳達本發明的範疇。
本發明係相關於奈米結構的選擇性蝕刻。發明人驚奇地發現到藉由將相對於其他之各個斜面之一奈米結構置於具有大體垂直於由數個斜面所定義出之一主要表面之一粒子束的乾蝕刻，從而於此些斜面之間形成一凹口。當面向粒子束之角度少於或大於90度時此粒子束較少地蝕刻了結構表面。因此，留下大體未被蝕刻的斜面以及位於斜面之間的被蝕刻的主要表面。
適用於具有粒子束之乾蝕刻方法之本發明方法為連續蝕刻方法或循環蝕刻方法。連續蝕刻方法之範例例如為採用氬離子之低能量粒子束濺鍍(sputtering)，以及如採用氬氣與氯氣之低能量粒子束連續性反應離子蝕刻。而循環蝕刻方法的範例包括原子層蝕刻(ALE)及非理想原子層蝕刻(non-ideal ALE)。在此，非理想原子層蝕刻係指相似於理想原子層蝕刻但採用不同參數之不同製程而略有不同，例如處於為非自我限制製程行為之飽和區外。非理想原子層蝕刻可犧牲製程穩定度而提供較快蝕刻製程，而於部分情形下為較佳的。以下的原子層蝕刻將做為範例。於介紹本發明方法前，將先討論部分之基本的原子層蝕刻。
原子層蝕刻已研究了30餘年。於US 4756794 A1內提出了此創舉。原子層蝕刻已被稱呼為多種不同名稱，例如電漿原子層蝕刻(PALE)、層疊 蝕刻(Layer-by-Layer etching)、數位蝕刻(digital etching)、單膜層蝕刻、原子層移除、原子雙層蝕刻以及薄膜蝕刻。不同的原子層蝕刻名稱與對應的參考文件已為Kanarik等人於「半導體工業內原子層蝕刻概論」J.Vac.Sci.Technol.,33(2),2015中列出。到現今為止，已採用原子層蝕刻檢測過包括矽、III-V族半導體材料、不同的氧化物、二維材料、及部分聚合物之20種以上材料，Oehrlein等人於「臨界點時之原子層蝕刻：概論」Journal of Solid State Science and Technology,4(6),2015內已列出檢測過之材料。
原子層蝕刻為循環蝕刻製程，其中於各循環內蝕刻一精確定義的原子級膜層。對於先進半導體元件而言，原子層蝕刻為划算的，由於可於原子層中或甚至次原子層中容易地量測被移除的材料量，如此提供了整個蝕刻製程時的原子層級的控制，對於前端元件此極為重要。基於原子層蝕刻製程內之基本步驟的自我限制之本能，可良好地控制此製程。
通常，此原子層蝕刻製程包括兩個主要步驟：表面改質及移除經改質的表面層。其亦包括兩個中間步驟，包括：於表面改質後清除殘存氣體以及於經改質膜層的移除之後清除殘存副產品。
表面改質可依照欲蝕刻之奈米結構的材料及欲使用之移除製程步驟為何而依照不同方式而施行。此表面改質可為如由化學吸附、脫附、轉化或萃取中之一所達成。藉由表面改質可於表面上形成一清楚定義的薄層。此薄層較未改質材料容易被蝕刻，進而達成選擇性的材料移除。
經改質表面的移除可由不同方式所達成。最常見方式為採用粒子束之粒子轟炸。通常，粒子束包括如氬(AR)或氖(Ne)之惰性氣體的分子或原子。亦可離子化此些原子與分子，因此粒子束可為一離子束。用以移除經改質表面的粒子束的使用造成了非等向性蝕刻製程。移除經改質表面層 之原子層蝕刻的其他使用方法為熱沉積以及化學反應，兩者皆為等向性方法。
原子層蝕刻可施行採用牛津儀器之感應耦合電漿型反應性離子蝕刻(ICP-RIE)系統Plasmalab-100。其他可使用之系統則陳列於前述之發明摘要內之部份中。
依據本發明的目的之選擇性蝕刻奈米結構之方法將藉由圖1A與圖1B而討論。於圖1A中，奈米結構10係置於具有垂直於奈米結構10之主要表面12方向之低能量粒子束20中。於低能量粒子束20內置入奈米結構10的為乾蝕刻之一部。乾蝕刻製程可為如循環原子層蝕刻製程。於原子層蝕刻的情形中，於低能量粒子束20內置入的奈米結構10的係用於原子層蝕刻內藉由粒子轟炸經改質層的移除動作。於圖1B中，顯示了如圖1A之相同奈米結構10於置入於循環式原子層蝕刻製程內之數個連續循環後之乾蝕刻中一段時間之原子層蝕刻的情形。
粒子束具有垂直於奈米結構10之主要表面12之方向。主要表面12係由相對於主要表面12之至少兩個斜面14所界定出。斜面14可向下或向上地相對於主要表面而傾斜。斜面14亦可稱為奈米結構10的琢面(facets surface)。因此，粒子束具有大體垂直於奈米結構10之主要表面12一方向。
可以理解的是，粒子束的方向相對於主要表面12的可偏移至多±10度以避免筆直地垂直且仍可能發生選擇性蝕刻。選擇性蝕刻將於下文中詳細討論。
如前所述，於原子層蝕刻的情形中，圖1A與圖1B內的奈米結構10已經歷了循環原子層蝕刻內的數個循環。於圖1A與圖1B之範例內，奈米結構係為六角形奈米線之型態。然而，可考慮其他型態之奈米結構亦可參照 本發明方法而使用。相對於主要表面12之斜面14的傾斜角α可大於約10度，較佳地大於20度。
如圖1B圖所示，藉由將奈米結構置於乾蝕刻中，可達成主要表面12的選擇性蝕刻。此為令人驚訝的，由於原先期望的是發生均勻蝕刻。選擇性蝕刻於奈米結構10內形成凹口16。凹口16具有位於奈米結構10之主要表面12處之開口。
值得注意的是，圖1A與圖1B顯示了細長結構之一小部分。因此，此結構的縱長方向的端點並未顯示於圖1A與圖1B中。
值得注意的是，通常經蝕刻奈米結構10的尖銳邊角17會於如圖1B內所顯示之蝕刻製程中自然地圓滑化(rounded off)。
於乾蝕刻為原子層蝕刻之情形中，原子層蝕刻製程的各循環亦包括了將奈米結構10置於表面改質中。表面改質可為化學吸附、脫附、轉化、或萃取之一。於較佳實施例中，表面改質採用氯氣的化學吸附所達成。於原子層蝕刻的各循環中，置入奈米結構10於表面改質中較佳地早於置入奈米結構10於經改質膜層的移除之前施行。
通常，原子層蝕刻製程的各循環亦包括一或多個中間步驟。此些中間步驟之兩個非限制範例為：於表面改質後清除殘留氣體，以及於移除經改質膜層之後清除殘留副產品。
於原子層蝕刻時，可以相信的是粒子與奈米結構10之反應視入射角(impingement angle)而定。再者，可以相信的是粒子與奈米結構表面的反應視粒子束的能量而定。粒子束的能量係由到來粒子的能量及奈米結構的局部電場所決定。可以理解的是，奈米結構10的角落，即形成於主要表面與斜面12、14之間的交接處，而圖1A與圖1B所給出之範例內的奈米線的破裂邊緣可改變局部電場。其結果為，用於經改質表面層移除的粒子無法轉 移足夠能量至角落處。如此，於原子層蝕刻製程時此些角落可做為遮罩之用。再者，奈米結構10的角落，即於圖1A與圖1B所給出之範例中經蝕刻之奈米結構10之尖銳邊角17以及奈米導線的破裂邊緣，可於蝕刻製程中自然地圓滑化而接著圓滑化表面的傾斜面可做為蝕刻製程用之罩幕(mask)。因此，主要表面12的蝕刻率可高於斜面14與角落的蝕刻率。如此奈米結構藉由循環地經歷原子層蝕刻製程而導致於奈米結構10內形成凹口16。
藉由繼續循環原子層蝕刻製程，奈米結構10可分成為如圖2B所示之兩個奈米結構。因此，藉由將圖1A與圖1B之奈米線置於更多之原子層蝕刻製程之循環中，奈米線可分成為兩條細的奈米線。藉由置放此些結構於更多的原子層蝕刻製程之循環中，此兩條細的奈米線可做為用於下方膜層的蝕刻之罩幕之用。
凹口16可於奈米結構內形成一通道。其係繪示於圖1B之內。然而，如前討論，藉由繼續原子層蝕刻製程，凹口16可於奈米結構10內選擇性地形成一貫孔而將奈米結構10分成兩個。
仔細查看圖1A與圖1B所關聯之揭示範例。具有六角形剖面之奈米導線於水平方位上經過安排，具有為水平的一主要蝕刻表面12，主要表面12為具有相對於水平主要表面12為60度之角度α之兩斜面14所環繞。奈米線係暴露於原子層蝕刻中。再次地，可以理解的是角落改變了局部電場且至少部分地避免粒子(於粒子為離子之特定實施例中)反應與能量轉移用於移除膜層(原子/次原子)。原子層蝕刻製程的重複造成了如圖1B所示凹口的形成。圖1B所揭露結構可採用作為改良的奈米線閘極或用以蝕刻電晶體通道之罩幕。再者，蝕刻將會造成奈米線內分成為兩個細的奈米線。
本發明方法可用於多種不同奈米結構上。相同的非限制範例為磷化鎵(GaP)奈米線、矽奈米線。其他範例為暴露於微影圖案及(乾或濕)蝕刻的結構。
磷化鎵奈米線可藉由金屬有機氣相磊晶(MOPVE)而自位於磷化鎵基板上如金晶種粒子之晶種觸媒奈米粒子而成長。矽奈米線可於具有任意結晶走向之矽基板上成長。磷化鎵與矽奈米線可於成長之後機械地轉移至矽表面上且而接著採用本發明方法蝕刻。
本發明的方法已經於具有40奈米至110奈米區間直徑的奈米線間實驗性驗證過了。然而，可以相信相同的操作將發生在低至10奈米及更低的之較小直徑情形。此方法當然也可以應用於除奈米線之外的其他奈米結構。再者，此方法可以在比上面示例的更大的結構中使用。此方法可以由原子層蝕刻或通過使用粒子束進行蝕刻的任何其它乾蝕刻方法來使用。
發明人已經使用本發明的方法進行了多項實驗。
於圖2A中，顯示出了以磷化鎵(GaP)奈米線形式而部份地置於本發明方法之奈米結構10的掃描電子顯微鏡(SEM)的影像。磷化鎵(GaP)奈米線具有約60奈米的直徑和六邊形剖面。奈米線部分地為懸空的罩幕所覆蓋。如SEM影像所示，經本發明方法進行處理的磷化鎵奈米線的一部200已被選擇性地蝕刻而形成兩個窄的奈米線202、204。各個窄的奈米線202、204的寬度約為16奈米。其亦顯示於沿線段B-B截取的奈米線的示意剖面中，並且如圖2B所示。因此，在使磷化鎵奈米線經歷本發明方法之後，將單個奈米線分成兩個分開的較薄的奈米線202、204。在這種情況下，已經進行了具有105次循環的原子層蝕刻。
此外，如圖2B中虛線所示，頂部的尖銳邊角17將變得稍為圓滑化，如圖2B內之虛線所示。這是由於數奈米之結構無法輕易地維持尖銳邊角，但是粒子束會影響尖銳邊角並使其圓滑。
此外，如SEM影像所示，未置於本發明方法中的磷化鎵奈米線的部分210仍然不受影響。此亦顯示於沿著線C-C截取的奈米線的示意剖面中且如圖2C所示。此示意剖面顯示了磷化鎵奈米線的典型六邊形形狀。
於圖3A中，顯示了置於本發明方法中之依照奈米線形式的奈米結構10的SEM圖像。矽(Si)奈米線具有約110奈米的直徑及大體圓形的剖面。如SEM影像所示，置於本發明方法中的矽奈米線已被選擇性地蝕刻形成兩個窄的奈米線302、304。各窄的奈米線302、304的寬度約為14奈米。在這種情況下，已經執行105次循環的原子層蝕刻。
圖3B是於將奈米線暴露於乾蝕刻製程之前沿圖3A中A-A線截取的剖面圖。圖3C是暴露於乾蝕刻製程之後的剖面圖。如圖3C內之虛線所示，此些尖角為輕微地被圓滑化。
圖4A顯示了在其上設置有硬罩幕52和磊晶成長層53的矽基板51。光阻層54通過微影方法而圖案化，露出了膜層53的數個區域55。提供一蝕刻劑並蝕刻圖4B所示之露出區域，以提供具有斜面57的凹口56。最後，移除光阻材料54，並且根據本發明的方法對凹口56之間的膜層53的暴露的脊部(ridges)進行乾蝕刻。通過乾蝕刻製程在斜面57之間形成數個凹口59，留下具有非常窄的間距的斜面60的鰭結構。這個過程稱為微影-蝕刻-蝕刻(LEE)。
圖4C之結構的進一步劃分可以根據圖5A，5B，5C和5D而施行。
於圖5A內，移除鰭部60之間的硬罩幕52，並蝕刻暴露之區域65以提供如圖5B所示具有拔錐狀側壁(tapering walls)67和68的數個凹口66。如圖 5C所示，去除剩餘的硬罩幕52和鰭部60。露出的脊部經過本發明的方法而進行乾蝕刻，因此形成了數個凹口69，並留下具有更窄間距的鰭部70的結構，其為圖4C內之鰭部的一半。上述過程稱為微影-蝕刻-蝕刻-蝕刻-蝕刻-蝕刻(LEEEEE)。
這些方法具有僅一次微影曝光的優點，不需要沉積且可以在一個集結機台(cluster)上進行所有的蝕刻工藝而無需破真空，並且有可能甚至無須機械轉移到另一個腔體。
圖6顯示出了不是細長但具有大體正方形延伸的結構80。藉由使其頂表面暴露於本發明的方法中，便可形成一盒結構82，其可以用於例如連接線。或者，此結構可以為圓形或三角形或具有任何之所需幾何形狀。
此結構具有由斜面所限制的大體平坦的頂表面。
圖7顯示出了具有為垂直壁72連接的兩個平面和平行表面的結構71。在本方法的暴露情形中，由斜面界定形成兩個凹口74a、74b。底面係由向下傾斜的表面和向上傾斜的表面所界定。
對於上述實驗，使用金的氣溶膠顆粒作為成長催化劑而使用金屬有機氣相磊晶於磷化鎵(111)基底上製造磷化鎵奈米線。磷化鎵奈米線製程可見於別的地方，參照Dmitry B Suyatin等人於「磷化鎵納米線陣列及其在細胞力調查中的應用」，Journal of Vacuum Science and Technology B，27(6)，3092-3094,2009。在進行本發明的方法之前，將磷化鎵奈米線機械地轉移到矽表面上。
對於上述實驗，矽米線係成長於具有任意晶體走向的矽基底之上。矽奈米線製造方法的細節可見於別的地方，參照Walter M.Weber等人「Silicon nanowires：catalytic growth and electrical characterization」，phys. Stat.sol.(b)243，No.13,3340-3345,2006。在施行本發明的方法之前，將矽奈米線機械地轉移到矽表面上。
牛津儀器Plasmalab 100係用於原子層蝕刻過程中。使用氯氣(Cl2)的化學吸附進行表面改質。使用氬電漿進行經改質表面層的後續移除。在原子層蝕刻過程中，試樣載體保持為室溫。通過循環執行以下四個步驟以執行循環原子層蝕刻製程，其中列出了與每個步驟相關的過程參數：
a)氯氣表面改質：氬流量=0sccm；氯氣流量20sccm；壓力=30mTorr；時間=20秒。
b)清除：氬流量=40sccm；氯氣流量0sccm；壓力=30mTorr；時間=10秒。
c)氬離子移除步驟：射頻25W；氬流量=10sccm；氯氣流量0sccm；壓力=3mTorr；時間=10秒。
d)清除：氬流量=10sccm；氯氣流量0sccm；壓力=30mTorr；時間=2秒。
其中步驟(a)-(d)係循環重複。蝕刻速率確定為大約2埃/每循環。使用Hitachi SU8010和LEO 1560 SEMs獲得SEM影像。
上述實驗結果證明了本發明的方法能夠以簡單且便宜的方式分隔出各個電晶體通道。這可加速和促進電子裝置的進一步的微縮。
整體來說，使用根據本發明的方法的奈米結構製造的方法可能為無損傷的乾蝕刻製程。由於蝕刻製程對非斜面進行蝕刻的選擇性，奈米結構的斜面和角落可以用作罩幕，並且以這種方式拔錐形結構的琢面可藉由如乾蝕刻或磊晶成長而形成，將在原子層蝕刻過程中提供罩幕。這就是為什麼這個過程可以非常精確，受控和有效的方式提供極小結構的製造。
本領域技術人員認識到，本發明並不以上述較佳實施例為限。相反，在所附權利要求的範圍內，許多修改和變化是可能的。
例如，不同的粒子可以用於粒子束。根據非限制性之實施例，粒子束可以包括氬離子。
上述所列參數和儀器係用於上述實驗內。然而，可預期的是本發明的方法也可以使用其它儀器和/或其他參數進行。例如，可以改變壓力，氬的流量，氯氣的流量和/或時間。此外，本發明的方法還可以使用其它類型的表面改質步驟和/或其它類型的移除步驟。可以使用Cl2、BCl3、O2、H2、CF4、CHF3、C2F6、C3F6、C4F8、CHF3、SF6、NF3等的氣體及其混合物來進行表面改質。氣體的選擇取決於奈米結構的材料。表面改質層的移除可以使用氬以外的其它氣體，例如，如氖其他惰性氣體。由於其具有比矽更小的質量，當處理例如矽的奈米結構，使用如氖可以是有益的。
此外，根據本發明的方法進行乾蝕刻的奈米結構的表面可以在乾蝕刻製程之前被額外地修改，以增加蝕刻選擇性。修改方法可以通過表面鈍化或塗佈例如表面氧化物塗層，氮化物塗層或氣相摻雜，但並非以其為限。
根據本發明的方法可以用於製造不同的納米級器件。根據非限制性示例，此方法可用於凹陷鰭型場效電晶體(FinFET)之閘極通道。根據本發明的非限制性的實施例，此方法可以用於形成和/或修改一電晶體閘通道，例如全包覆閘極場效電晶體(GAAFET)奈米線閘通道。
此外，本領域的技術人員可以通過研究附圖，公開內容和所附權利要求來理解和實現對所公開的實施例的變化。
10:奈米結構
12:主要表面
14:斜面
16:凹口
20:低能量粒子束

Claims (12)

  1. 一種選擇性蝕刻奈米結構之方法(10)，該方法包括：提供具有由相對於主要表面(12)之數個斜面(14)所定義出之一主要表面(12)之奈米結構(10)，該主要表面(12)及該些斜面(14)由相同材料構成，該主要表面(12)是被蝕刻的表面；以及將該奈米結構(10)置於無罩幕原子層蝕刻中，該無罩幕原子層蝕刻包括循環蝕刻製程，其每一循環包括藉由化學吸附、脫附、轉化或萃取而將該奈米結構(10)置於表面改質中以及置該奈米結構(10)於一低能量粒子束(20)中，其中該無罩幕原子層蝕刻包括：將該奈米結構(10)置於具有垂直於該主要表面(12)方向之該低能量粒子束(20)中；從而完成相對於該些斜面(14)對該主要表面(12)的選擇性蝕刻，如此於該奈米結構(10)內形成一凹口(16)，此凹口(16)具有位於該奈米結構(10)之該主要表面(12)處的開口。
  2. 如申請專利範圍第1項所述之方法，其中該些斜面(14)相對於該主要表面(12)之一夾角係大於10度。
  3. 如申請專利範圍第1項所述之方法，其中該能量粒子束(20)包括離子。
  4. 如申請專利範圍第1項所述之方法，其中該凹口(16)為該奈米結構(10)內之一通道。
  5. 如申請專利範圍第1項所述之方法，其中該凹口(16)為該奈米結構(10)內之一通孔。
  6. 如申請專利範圍第1項所述之方法，其中沿垂直於該主要表面與該些斜面(12、14)之該奈米結構(10)具有六邊形剖面。
  7. 如申請專利範圍第1項所述之方法，其中於該主要表面(12)處之一蝕刻率係大於該些斜面(14)處之蝕刻率。
  8. 如申請專利範圍第1項所述之方法，其中該奈米結構(10)為具有直徑小於80奈米之奈米線。
  9. 如申請專利範圍第1項所述之方法，其中由該凹口(16)之該選擇性蝕刻形成之一次結構之寬度小於20奈米。
  10. 如申請專利範圍第1項所述之方法，更包括以一膜層鈍化或塗佈該奈米結構(10)。
  11. 如申請專利範圍第1項所述之方法，其中該奈米結構(10)是以半導體材料形成。
  12. 一種選擇性蝕刻奈米結構之方法(10)，該方法使用無罩幕原子層蝕刻，該無罩幕原子層蝕刻包括循環蝕刻製程，其每一循環包括藉由化學吸附、脫附、轉化或萃取而將該奈米結構(10)置於表面改質中以及置該奈米結構(10)於低能量粒子束(20)中，該方法包括：使選擇性刻蝕的該奈米結構的一主要表面(12)和至少一斜面(14)置於由具有垂直於該主要表面(12)的方向的粒子組成的一粒子束，該主要表面(12)是被蝕刻並且與該至少一斜面(14)相鄰的表面，且該主要表面(12)和該至少一斜面(14)都由相同材料構成；以及蝕刻該奈米結構，從而在該主要表面(12)上形成一凹口(16)。
TW106108388A 2016-03-15 2017-03-14 選擇性蝕刻奈米結構之方法 TWI739812B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SE1630054 2016-03-15
SE1630054-3 2016-03-15

Publications (2)

Publication Number Publication Date
TW201801172A TW201801172A (zh) 2018-01-01
TWI739812B true TWI739812B (zh) 2021-09-21

Family

ID=58387800

Family Applications (3)

Application Number Title Priority Date Filing Date
TW110129322A TWI799938B (zh) 2016-03-15 2017-03-14 選擇性蝕刻奈米結構之方法
TW112108912A TW202325648A (zh) 2016-03-15 2017-03-14 一種選擇性蝕刻奈米結構之方法製成的奈米結構
TW106108388A TWI739812B (zh) 2016-03-15 2017-03-14 選擇性蝕刻奈米結構之方法

Family Applications Before (2)

Application Number Title Priority Date Filing Date
TW110129322A TWI799938B (zh) 2016-03-15 2017-03-14 選擇性蝕刻奈米結構之方法
TW112108912A TW202325648A (zh) 2016-03-15 2017-03-14 一種選擇性蝕刻奈米結構之方法製成的奈米結構

Country Status (4)

Country Link
US (3) US10930515B2 (zh)
EP (2) EP3430641B1 (zh)
TW (3) TWI799938B (zh)
WO (1) WO2017157902A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10968522B2 (en) 2018-04-02 2021-04-06 Elwha Llc Fabrication of metallic optical metasurfaces
US12060261B2 (en) * 2019-11-06 2024-08-13 Bvw Holding Ag Extremal microstructured surfaces
FR3113769B1 (fr) * 2020-09-03 2023-03-24 Commissariat Energie Atomique Procede de gravure d’une couche de materiau iii-n
EP4425532A1 (en) 2023-02-28 2024-09-04 AlixLabs AB Formation of an array of nanostructures

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200410409A (en) * 2002-12-06 2004-06-16 Taiwan Semiconductor Mfg Cmos inverters configured using multiple-gate transistors
JP2015023060A (ja) * 2013-07-16 2015-02-02 株式会社東芝 半導体装置の製造方法
US20150037966A1 (en) * 2013-08-05 2015-02-05 Stmicroelectronics (Rousset) Sas Method for producing a pattern in an integrated circuit and corresponding integrated circuit

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4756794A (en) 1987-08-31 1988-07-12 The United States Of America As Represented By The Secretary Of The Navy Atomic layer etching
JP2005534515A (ja) * 2002-08-01 2005-11-17 ステイト オブ オレゴン アクティング バイ アンド スルー ザ ステイト ボード オブ ハイヤー エデュケーション オン ビハーフ オブ ポートランド ステイト ユニバーシティー ナノスケール構造物を所定位置に合成する方法
JP5264237B2 (ja) * 2007-05-15 2013-08-14 キヤノン株式会社 ナノ構造体およびナノ構造体の製造方法
US7985681B2 (en) 2007-06-22 2011-07-26 Micron Technology, Inc. Method for selectively forming symmetrical or asymmetrical features using a symmetrical photomask during fabrication of a semiconductor device and electronic systems including the semiconductor device
CN103030107B (zh) * 2011-10-06 2014-12-10 清华大学 三维纳米结构阵列的制备方法
CN104808269B (zh) 2014-01-23 2017-09-01 清华大学 碗状金属纳米结构
US9530659B2 (en) * 2014-05-02 2016-12-27 International Business Machines Corporation Structure for preventing buried oxide gouging during planar and FinFET Processing on SOI
TWI557784B (zh) * 2014-09-18 2016-11-11 聯華電子股份有限公司 鰭式場效電晶體的製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200410409A (en) * 2002-12-06 2004-06-16 Taiwan Semiconductor Mfg Cmos inverters configured using multiple-gate transistors
JP2015023060A (ja) * 2013-07-16 2015-02-02 株式会社東芝 半導体装置の製造方法
US20150037966A1 (en) * 2013-08-05 2015-02-05 Stmicroelectronics (Rousset) Sas Method for producing a pattern in an integrated circuit and corresponding integrated circuit

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Anna Haab et al, "Evolution and characteristics of GaN nanowires produced via maskless reactive ion etching", Nanotechnology, Published 4 June 2014 *
Anna Haab et al, "Evolution and characteristics of GaN nanowires produced via maskless reactive ion etching", Nanotechnology, Published 4 June 2014。

Also Published As

Publication number Publication date
US11424130B2 (en) 2022-08-23
WO2017157902A1 (en) 2017-09-21
EP3430641B1 (en) 2022-12-14
TWI799938B (zh) 2023-04-21
TW201801172A (zh) 2018-01-01
TW202145339A (zh) 2021-12-01
US10930515B2 (en) 2021-02-23
EP4117022A1 (en) 2023-01-11
TW202325648A (zh) 2023-07-01
EP3430641A1 (en) 2019-01-23
US20220262642A1 (en) 2022-08-18
US20210175087A1 (en) 2021-06-10
US20190080918A1 (en) 2019-03-14

Similar Documents

Publication Publication Date Title
TWI801673B (zh) 用來蝕刻含碳特徵之方法
US11424130B2 (en) Method for selective etching of nanostructures
US7736954B2 (en) Methods for nanoscale feature imprint molding
CN108321079A (zh) 半导体结构及其形成方法
WO2004100214A2 (en) Metal sacrificial layer
TWI780251B (zh) 半導體裝置結構及其製作方法
US20210391181A1 (en) Forming a semiconductor device using a protective layer
Chen et al. Fabrication of sub-100 nm patterns in SiO2 templates by electron-beam lithography for the growth of periodic III–V semiconductor nanostructures
CN105590845A (zh) 堆叠围栅纳米线制造方法
US8084319B2 (en) Precisely tuning feature sizes on hard masks via plasma treatment
US7704861B2 (en) Electron beam microprocessing method
US7514282B2 (en) Patterned silicon submicron tubes
CN110783187A (zh) 等离子体处理方法和等离子体处理装置
JP7549437B2 (ja) 化合物材料を乾式エッチングするための方法
Tsutsumi et al. Fabrication technology of ultrafine SiO 2 masks and Si nanowires using oxidation of vertical sidewalls of a poly-Si layer
US9698238B2 (en) Method of forming ultra-thin nanowires
JP4803513B2 (ja) イオンビーム微細加工方法
CN105719961A (zh) 堆叠纳米线制造方法
EP4425532A1 (en) Formation of an array of nanostructures
KR101172358B1 (ko) 실리콘 나노선 제조 방법
Meguro et al. Ion beam induced dry etching and possibility of highly charged ion beam
Wang et al. MOCVD Behaviors of Two-Sized InGaAs Ordered Nano-Bar Arrays Grown Selectively on a GaAs Substrate
TW201743381A (zh) 製造優化結構之方法