CN105590845A - 堆叠围栅纳米线制造方法 - Google Patents
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Abstract
本发明提供了一种堆叠围栅纳米线制造方法，包括以下步骤：a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；b)刻蚀所述半导体衬底以形成沟槽；c)在所述沟槽的底部及侧壁形成聚合物保护层；d)重复执行步骤b)和步骤c)，以形成堆叠围栅纳米线。采用本发明的方法形成纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性也更好。此外，可以结合其他原位修饰方法如热氧化或氢气退火等对刻蚀得到的纳米线进行圆化处理，从而得到期望的堆叠围栅纳米线尺寸与形貌。
Description
技术领域
本发明涉及集成电路领域中的新型器件制造方法，更具体地说，涉及一种硅基堆叠围栅纳米线制造方法。
背景技术
自进入22nm技术节点以来，新型器件结构的研究一直是纳米器件领域的热点。当前研发的主流趋势是多栅MOSFET，即通过增加栅的数量来提高栅控能力，使器件电流驱动能力更强，对短沟道效应抑制能力更好，多栅MOSFET是解决面向未来尺寸微缩时出现的各种问题最有效的途径。
目前对多栅MOSFET的研究大多集中于FinFET和纳米线围栅结构，它们被普遍认为是适应特征尺寸不断微缩趋势下未来CMOS器件最具潜力的解决方案。经过多年的研究和发展，FinFET结构在22nm技术代已经被应用于批量生产。但随着集成电路的发展，当器件尺寸继续微缩到10nm以下节点的时候，短沟道效应的影响变得更加严重，FinFET结构的栅控能力已经无力满足需求。
纳米线围栅器件具有全包围的栅，这种结构被认为是多栅器件的终极形态，它卓越的栅控能力能够有效地抑制极小纳米尺寸下的短沟道效应，是面向10nm以下节点硅基器件最具潜力的解决方案。但是这种结构在工艺集成上还面临着很多挑战，例如，堆叠式纳米线的形成问题，全包围假栅电极的刻蚀问题，HK/MG带来的纳米线沟道间的薄膜生长问题，纳米线的源漏接触电阻较大等问题。
目前，硅基堆叠围栅纳米线的制造主要采用Si/SiGe超晶格法，即采用干法或湿法刻蚀技术去除掉SiGe牺牲层，保留Si材料，从而获得需要的硅基纳米线结构。由于Si与SiGe间的选择比有限，需要对刻蚀技术进行仔细的优化，才能确保得到水平及垂直方向较为均匀一致的堆叠围栅纳米线结构，这给常规的刻蚀技术提出了挑战。
发明内容
为了解决现有技术中存在的问题，本发明提供了一种堆叠围栅纳米线制造方法，包括以下步骤：
a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模；
b)等离子体刻蚀所述半导体衬底以形成沟槽；
c)在所述沟槽的底部和侧壁形成聚合物保护层；
d)重复执行步骤b)和步骤c)，以形成堆叠围栅纳米线。
根据本发明的堆叠围栅纳米线制造方法，其中，步骤c)在步骤b)之前执行。
根据本发明的堆叠围栅纳米线制造方法，在步骤b)中，还可以进一步包括：对刻蚀后的半导体结构执行原位钝化处理。
根据本发明的堆叠围栅纳米线制造方法，还可以进一步包括：e)对所述堆叠围栅纳米线执行圆化处理。
根据本发明的堆叠围栅纳米线制造方法，在步骤b)中，利用SF6、SF6/O2、SF6/O2/Ar、或SF6与其他气体的组合，对所述半导体衬底进行等离子体刻蚀。
根据本发明的堆叠围栅纳米线制造方法，可以利用O2对所述刻蚀后的半导体结构执行原位钝化处理。
根据本发明的堆叠围栅纳米线制造方法，在所述步骤c)中，利用钝化性气体C4F6或C4F8在所述沟槽的底部和侧壁进行钝化处理，形成聚合物保护层。
根据本发明的堆叠围栅纳米线制造方法，所述半导体底可以是四族材料如硅基或锗基材料，例如体硅、SOI、Ge、GeOI、应变硅、GeSi中的一种，优选为体硅衬底，还可以是三五族材料或其他衬底材料。
根据本发明的堆叠围栅纳米线制造方法，所述原位处理可以是高温热氧化和/或高温氢气退火。
根据本发明的堆叠围栅纳米线制造方法，所述硬掩模可以是氧化硅、氮化硅、旋涂的非晶碳(SOC)，CVD沉积的非晶碳、硅基抗反射材料(SiARC)中的一种，或者是氧化硅/氮化硅、SiARC/SOC/氧化硅或氮化硅的复合结构，或是由其他电介质材料组合而成的复合结构。
根据本发明的堆叠围栅纳米线制造方法，视纳米线的形貌和尺寸，在循环重复执行步骤b)和步骤c)时，在每个循环中可以采用相同或不同的工艺参数。
本发明提出了一种新的硅基堆叠围栅纳米线制造方法，即仅仅采用半导体衬底材料而不引入任何的牺牲层材料，通过多步循环干法刻蚀技术一次性得到堆叠围栅纳米线结构。
简单而言，本发明提出的硅基堆叠围栅纳米线制造方法由沉积与刻蚀步骤组成，通过交替进行的方式实现所需的纳米线结构。其中，沉积步骤采用C4F6或C4F8气体，刻蚀步骤主要采用SF6气体。在这种方法中，只要循环执行这两步即可，并且没有引入其他的气体。
在本发明中，通过刻蚀与钝化的循环刻蚀方法，可以制造得到期望的堆叠围栅纳米线结构。与现有技术中的Si/SiGe超晶格制造纳米线的方法相比，本发明的方法形成纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性也更好。此外，结合其他原位修饰方法如热氧化或氢气退火等可以对刻蚀得到的纳米线进行圆化处理，从而得到期望的纳米线尺寸与形貌。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显。在附图中：
图1是根据本发明的实施方式的初始半导体结构的示意图；
图2是根据本发明的实施方式的对硬掩模进行图案化后的半导体结构的示意图；
图3是根据本发明的实施方式的对衬底进行等离子体刻蚀后的半导体结构的示意图；
图4是根据本发明的实施方式的在刻蚀形成的沟槽中形成钝化保护层后的半导体结构的示意图；
图5是根据本发明的实施方式的重复进行刻蚀和钝化后形成的半导体结构的示意图；
图6是根据本发明的实施方式的执行圆化处理后的半导体结构的示意图；
图7是根据本发明的实施方式的最终形成的堆叠围栅纳米线的示意图；
图8是根据本发明的实施方式的方法的流程图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下面结合附图和实施例，参照图8对本发明作进一步详细说明，其中，图8是根据本发明的方法的流程图。
如图1所示，首先提供半导体衬底100。该半导体衬底可以是硅基衬底，例如体硅、SOI、、应变硅、GeSi中的一种，优选为体硅衬底，也可以是其他四族材料如锗基材料，或者采用三五族材料，还可以采用其他材料，本专利对此不作限定。在该半导体衬底100上，采用化学气相沉积或其他方法形成一层硬掩模层101，该硬掩模层101的材料可以为可以为单一材料如氧化硅、氮化硅、旋涂的非晶碳(SOC)，CVD沉积的非晶碳、硅基抗反射材料(SiARC)等，也可以为多种不同材料组成的复合结构，如氧化硅/氮化硅或SiARC/SOC/氧化硅或氮化硅等，或其他材料组合而成的复合结构。当然，也可以采用其他薄膜形成该硬掩模层，本专利对此不作严格限定。然后，在硬掩模层101上涂覆光刻胶层102。通过显影、曝光等工艺，采用合适的光刻技术对该光刻胶层进行图案化。光刻层102定义了最初的图形尺寸，可以采用传统的光刻技术如193nm光刻或193nm浸入式光刻、EUV光刻等。另外，也可以采用非传统的光刻技术如共聚物自组装首先形成模板，然后去除其中一种嵌段分子，定义出光刻图形。随后，采用等子体干法刻蚀技术将光刻胶层102的图形转移到下面的硬掩模101上，形成图案化的硬掩模层101，如图2所示。之后，为了保证掩模侧壁有良好的粗糙度性能往往选择去除光刻胶层102，这可以通过干法去胶工艺或湿法清洗工艺来去除。
接下来，如图3所示，以图案化的硬掩模层102为掩模，对半导体衬底100进行刻蚀，形成图3中所示的沟槽。此处，对半导体衬底材料进行刻蚀的刻蚀性气体可以为SF6、SF6/O2、SF6/O2/Ar或SF6与其他气体的组合，从而实现对干法刻蚀的调控。简而言之，首先通入上述刻蚀性气体对硅基材料进行刻蚀，一定时间后，即可形成第一层纳米线图形。根据具体要求及工艺特点，还可以在刻蚀后引入O2对刻蚀后的纳米线进行原位钝化处理，或直接跳到下面的钝化步骤。
具体而言，在本实施方式中，可以通入SF6和O2的混合气体对半导体衬底100执行等离子体刻蚀。在此过程中，可以通过调节O2的比例来控制对半导体衬底的刻蚀速率。然而，在其他实施方式中，也可以采用其他刻蚀气体(例如，单一的SF6气体或Ar和SF6混合气体)或者其他方式对半导体衬底100进行刻蚀。
接下来，如图4所示，利用C4F6或C4F8等钝化性气体在图3所示半导体结构的沟槽的底部和侧壁形成钝化保护层。在本实施方式中，迅速关闭刻蚀性气体SF6和O2，并切换为通入C4F8气体，在沟槽底部及侧壁形成聚合物保护层。在其他实施方式中，也可以通入其他气体和利用其他适合方式形成聚合物保护层。
然后，交替执行通入SF6和O2进行等离子体刻蚀和通入C4F8进行钝化形成聚合物保护层的步骤。在进行等离子体刻蚀的过程中，在沟槽底部和侧壁形成聚合物的钝化层(保护层)，对沟槽底部和侧壁进行保护。垂直入射的等离子体轰击沟槽底部的聚合物，使得垂直方向上的刻蚀持续进行，并继续刻蚀半导体衬底100，形成新的沟槽。而沟槽侧壁侧由于聚合物保护层的存在所以刻蚀率较低，从而保证了后续沟槽刻蚀的各向异性。
简而言之，执行通入SF6和O2进行等离子体刻蚀和通入C4F8进行聚合物沉积可以视为一个工艺循环。值得注意地是，根据纳米线制备要求，可以先执行刻蚀也可以先执行聚合物沉积步骤。该工艺循环重复执行，即可形成堆叠围栅纳米线结构。另外，根据纳米线尺寸和形貌的具体要求，各工艺循环可以采用相同或不同的刻蚀工艺参数。
可选地，在执行通入SF6和O2进行等离子体刻蚀的步骤之后，可以通入O2，对形成的半导体结构进行原位处理，然后再通入C4F8执行聚合物钝化步骤。亦即，将通入SF6和O2进行等离子体刻蚀、通入O2进行原位处理和通入C4F8进行聚合物钝化视为一个工艺循环，该工艺循环重复执行，即可形成堆叠围栅纳米线结构。当然，如果先进行C4F8聚合物钝化步骤的话，则需在随后的SF6和O2等离子体刻蚀后再通入O2进行原位处理，然后再进行第二个循环，即聚合物钝化、等离子体刻蚀及O2原位处理步骤，由此往复进行。根据纳米线的刻蚀情况，每一次的工艺循环可以采用相同或不同的刻蚀工艺参数。其中，通入O2进行原位处理步骤的每次循环也可以采用不同的工艺参数。
利用现有技术中适合的干法等离子体去除技术或湿法清洗技术，对残留在半导体结构上的光刻胶和聚合物保护层进行清除，并同时去除硬掩模层101，形成如图5所示的堆叠围栅纳米线结构。
随后，可以利用高温原位处理技术对制造得到的堆叠围栅纳米线结构进行圆化处理，得到更圆滑的堆叠围栅纳米线结构。此处的高温原位处理技术可以包括高温热氧化和高温氢气退火。高温热氧化和高温氢气退火可以相结合进行，或者分别单独执行，这需要视纳米线尺寸、形貌及其性能要求而定。
在执行高温热氧化处理的情况下，在图5所示堆叠围栅纳米线结构的表面形成氧化物层，而在堆叠围栅纳米线结构的内部形成较为圆滑的纳米线结构104，如图6所示。随后，去除表面的氧化物，得到最终的椭圆、圆形或其他形状的堆叠围栅纳米线104，如图7所示。去除表面氧化物的方法可以是湿法清洗，例如可以将图6中的半导体结构浸入HF基腐蚀液中，腐蚀去除表面氧化物层。
另选地或优选地，可以对图5所示的堆叠围栅纳米线结构执行高温氢气退火，使得堆叠围栅纳米线结构表面圆润化，得到图7中所示的椭圆、圆形或其他形状的堆叠围栅纳米线结构。可以根据实际需要，通过调控工艺条件，形成具有不同形貌和尺寸的堆叠围栅纳米线结构。
另外，还可以将高温热氧化与高温退火工艺相结合，获得更好的纳米线形貌与符合要求的大小。
根据本发明的堆叠围栅纳米线形成方法，通过多步的刻蚀与钝化循环步骤可以制造得到期望的堆叠围栅纳米线结构。与现有技术中的Si/SiGe超晶格制造纳米线的方法相比，采用本发明的方法形成堆叠围栅纳米线更为简单，且纳米线尺寸较易控制，不同层间对准性也更好。此外，结合其他原位处理方法如热氧化或氢气退火等可以对刻蚀得到的纳米线进行圆化处理，从而得到期望的纳米线尺寸与形貌。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易理解，对于目前已存在或者以后即将开发出的工艺、结构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、结构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (9)
1.一种堆叠围栅纳米线制造方法，包括以下步骤：
a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；
b)刻蚀所述半导体衬底以形成沟槽；
c)在所述沟槽的底部及侧壁形成聚合物保护层；
d)交替执行步骤b)和步骤c)，以形成堆叠围栅纳米线。
2.一种堆叠围栅纳米线制造方法，包括以下步骤：
a)提供半导体衬底，在所述半导体衬底上形成有图形化的硬掩模层；
c)在所述沟槽的底部及侧壁形成聚合物保护层；
b)刻蚀所述半导体衬底以形成沟槽；
d)交替执行步骤c)和步骤b)，以形成堆叠围栅纳米线。
3.根据权利要求1或2所述的堆叠围栅纳米线制造方法，其中，在步骤b)中，可以进一步包括：对刻蚀后的半导体结构执行原位钝化处理。
4.根据权利要求1或2所述的堆叠围栅纳米线制造方法，进一步包括：e)对所述堆叠围栅纳米线执行圆化处理。
5.根据权利要求3所述的堆叠围栅纳米线制造方法，其中，利用O2对所述刻蚀后的半导体结构执行原位钝化处理。
6.根据权利要求1或2所述的堆叠围栅纳米线制造方法，其中，在所述步骤c)中，利用钝化性气体C4F6或C4F8在所述沟槽的底部和侧壁进行钝化处理，形成所述聚合物保护层。
7.根据权利要求1或2所述的堆叠围栅纳米线制造方法，其中，所述半导体衬底是体硅、SOI、Ge、GeOI、应变硅、GeSi等硅基或锗基四族材料中的一种，或者是三五族非硅基材料。
8.根据权利要求5所述的堆叠围栅纳米线制造方法，其中，所述原位钝化处理是高温热氧化和/或高温氢气退火。
9.根据权利要求1或2所述的堆叠围栅纳米线制造方法，其中，每次重复执行步骤b)和步骤c时，根据技术特点或工艺要求，采用相同或不同的工艺参数。
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