KR20210148969A - 반도체 장치 및 제조 방법 - Google Patents

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차오-시엔 후앙
리-테 린
핀옌 린
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Abstract

반도체 장치를 제조하기 위한 방법은 반도체 구조체에 인접한 제1 층의 측벽의 제1 부분을 노출시키기 위해 반도체 구조체의 제1 에칭을 수행하는 단계를 포함한다. 제1 에칭은 제1 층의 측벽의 제1 부분 상에 제1 보호층을 형성하며, 제1 보호층은 반도체 구조체와 상호작용하는 제1 에칭의 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성된다. 방법은 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시를 수행하는 단계를 포함한다.

Description

반도체 장치 및 제조 방법{SEMICONDUCTOR ARRANGEMENT AND METHOD FOR MAKING}
관련 출원
본 출원은 "고종횡비 요소를 위한 순환 에치 프로세스(CYCLIC ETCH PROCESS FOR HIGH ASPECT RATIO ELEMENT)"라는 명칭으로 2018년 11월 30일자로 출원된 미국 가출원 제62/773,342호에 대해 우선권을 주장하며, 이 가출원은 본 명세서에 참고로 통합된다.
반도체 제조 동안, 반도체 장치들의 구축에 사용되는 층들 또는 층들의 부분들을 제거하기 위해 상이한 기술들이 사용된다. 층들 또는 층들의 부분들을 제거하기 위한 하나의 기술은 애칭이다. 에칭은 제거될 층 또는 층의 일부에 화학 물질과 같은 에천트(etchant)를 적용하는 프로세스이다. 층 또는 층의 일부는 종종 하부 층들 또는 피처(feature)들을 노출시키기 위해 또는 층 내에 특정 패턴을 정의하기 위해 제거된다. 에천트가 적용되는 층 또는 층의 일부는 층 또는 층의 일부가 에천트에 의해 제거되거나 에칭되도록 에천트에 대한 특정 에치 선택성을 갖는다. 제거되지 않을 층의 다른 부분들은 일반적으로 에천트에 민감하지 않거나 에천트에 덜 민감한 포토레지스트 또는 하드 마스크에 의해 커버된다. 따라서, 제거되지 않을 층의 부분들은 포토레지스트 또는 하드 마스크에 의해 에천트로부터 보호된다. 층 또는 층의 일부가 에칭되면, 포토레지스트 또는 하드 마스크는 패터닝된 층 또는 에천트에 의해 에칭되지 않은 층의 나머지 부분들을 노출시키기 위해 제거된다.
본 개시의 양태들은 첨부 도면들과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업에서의 표준 실무에 따라, 다양한 피처들은 축척으로 그려지지 않는다는 점에 유의한다. 사실상, 다양한 피처들의 치수들은 설명을 명확하게 하기 위해 임의로 증가되거나 감소될 수 있다.
도 1-10은 일부 실시예들에 따른, 다양한 제조 스테이지들에서의 반도체 장치를 도시한다.
이하의 개시는 제공되는 주제의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 이하에서는 본 개시를 간소화하기 위해 컴포넌트들 및 배열들의 특정 예들이 설명된다. 이들은 물론 예들일 뿐이며 제한적인 것으로 의도되지 않는다. 예를 들어, 이하의 설명에서 제2 피처 위의 또는 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제1 피처와 제2 피처 사이에 추가 피처들이 형성될 수 있어서 제1 및 제2 피처들이 직접 접촉하지 않을 수 있는 실시예들도 포함할 수 있다. 또한, 본 개시는 다양한 예들에서 참조 번호들 또는 문자들을 반복할 수 있다. 이러한 반복은 간소화 및 명료화를 위한 것이며, 그 자체가 설명되는 다양한 실시예들 또는 구성들 사이의 관계를 지시하지 않는다.
또한, 본 명세서에서는 설명의 편의를 위해, "밑", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들이 도면들에 예시된 바와 같은 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 설명하기 위해 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작시에 디바이스의 상이한 배향들을 포함하는 것으로 의도된다. 장치는 다른 방식으로 배향(90도 회전된 또는 다른 배향들)될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 설명어들은 마찬가지로 그에 따라 해석될 수 있다.
일부 실시예들에 따르면, 에칭 프로세스 동안, 비교적 높은 종횡비를 갖는 핀(fin)과 같은 반도체 구조체가 에칭되는 반면, 인접한 유전체 층은 유전체 층의 하나 이상의 표면 상에 형성된 보호층으로 인해 거의 내지 전혀 에칭되지 않는다. 에칭 프로세스는 보호층을 제거하기 위한 플래싱 프로세스(flashing process)와 함께 순환적으로 수행된다. 유전체 층의 측벽들 및 반도체 구조체의 상부 표면에 의해 정의되는 리세스 또는 트렌치는 순환 에칭 프로세스 동안 깊어진다. 반도체 구조체의 제1 부분이 에칭 프로세스에 의해 제거되면서, 보호층이 유전체 층의 측벽들 상에 동시에 형성된다. 보호층은 트렌치 내의 에칭 프로세스로부터의 부산물들의 축적을 억제한다. 그 다음, 보호층은 플래싱 동작에 의해 제거된다. 다시 에칭 동작이 수행되어 반도체 구조체의 제2 부분을 제거하여 트렌치를 더 깊게 하면서, 다시 유전체 층의 표면들 상에 보호층을 동시에 형성하여 에칭 프로세스의 부산물들이 트렌치 내에 축적되는 것을 억제한다. 보호층을 제거하기 위해 다른 플래싱 동작이 수행된다. 원하는 양의 반도체 구조체를 제거하기 위해 필요에 따라 프로세스가 반복적으로 순환된다. 보호층은 또한 에칭 동작들 동안 유전체 층의 제거를 억제하며, 따라서 유전체 층의 상부 표면은 원하는 고도로, 예컨대 인접한 핀과 같은 이웃하는 반도체 구조체의 최상부 표면보다 낮지 않게 유지된다.
도 1은 일부 실시예들에 따른, 기판(102) 상에 또는 그로부터 형성된 제1 하이브리드 핀(106a) 및 제2 하이브리드 핀(106b)을 포함하는 반도체 장치(100)를 도시한다. 2개의 핀(106a, 106b)이 예시되지만, 일부 실시예들에서는 더 많거나 더 적은 핀들이 고려된다. 일부 실시예들에 따르면, 기판(102)은 에피택셜 층, 실리콘-온-절연체(SOI) 구조체, 웨이퍼, 또는 웨이퍼로 형성된 다이 중 적어도 하나를 포함한다. 일부 실시예들에서, 기판(102)은 제1 하이브리드 핀(106a)의 적어도 일부 또는 제2 하이브리드 핀(106b)의 적어도 일부 중 적어도 하나를 형성하도록 에칭된다. 일부 실시예들에서, 기판(102)은 에칭되기 전에 도핑된다. 일부 실시예들에서, 기판(102)은 에칭된 후에 도핑된다. 일부 실시예들에서, 제1 하이브리드 핀(106a)의 적어도 일부 또는 제2 하이브리드 핀(106b)의 적어도 일부 중 적어도 하나는 기판(102)으로부터 성장된다. 일부 실시예들에서, 제1 하이브리드 핀(106a)의 적어도 일부 또는 제2 하이브리드 핀(106b)의 적어도 일부 중 적어도 하나를 성장시키기 위해 시드 층이 이용된다.
일부 실시예들에서, 하나 이상의 층이 기판(102) 상에 형성되고, 예를 들어 에칭을 통해 패터닝되어 제1 하이브리드 핀(106a)의 적어도 일부 또는 제2 하이브리드 핀(106b)의 적어도 일부 중 적어도 하나를 형성한다. 일부 실시예들에서, 제1 하이브리드 핀(106a) 또는 제2 하이브리드 핀(106b) 중 적어도 하나는 다수의 층을 포함한다. 일부 실시예들에서, 제1 하이브리드 핀(106a) 또는 제2 하이브리드 핀(106b) 중 적어도 하나는 제1 실리콘(Si) 층(108), 실리콘 게르마늄(SiGe) 층(110), 제2 Si 층(112), 패드 산화물 층(114), 실리콘 탄화물 질소(SiCN) 층(116), 패드 Si 층(118), 실리콘 질화물(SiN) 층(120) 또는 다른 적절한 재료들 중 적어도 하나를 포함한다. 다른 실시예들이 고려되며, 본 개시는 전술한 층들로 제한되지 않는다. 일부 실시예들에서, 제1 하이브리드 핀(106a) 및 제2 하이브리드 핀(106b)은 동일한 조성을 갖는다. 일부 실시예들에서, 제1 하이브리드 핀(106a) 및 제2 하이브리드 핀(106b)은 동일한 조성을 갖지 않는다.
일부 실시예들에서, 유전체 층(104)이 제1 하이브리드 핀(106a)의 최상부 표면 및 측벽들 또는 제2 하이브리드 핀(106b)의 최상부 표면 및 측벽들 중 적어도 하나 위에 형성된다. 일부 실시예들에서, 제1 하이브리드 핀(106a)은 제2 하이브리드 핀(106b)에 인접한다. 일부 실시예들에서, 제1 하이브리드 핀(106a)과 제2 하이브리드 핀(106b) 사이에는 어떠한 개재 구조체도 존재하지 않는다. 일부 실시예들에서는, 유전체 층(104)만이 제1 하이브리드 핀(106a)과 제2 하이브리드 핀(106b) 사이에 존재한다. 일부 실시예들에서, 유전체 층(104)은 폴리머, 폴리벤조비스옥사졸(PBO), 폴리이미드(PI), 산화물, 질화물, 실리콘, 게르마늄, 탄화물, 갈륨, 비소, 게르마늄, 비화물, 인듐, 실리콘 산화물, 사파이어 또는 다른 적절한 재료들 중 적어도 하나를 포함한다. 일부 실시예들에서, 유전체 층(104)은 물리 기상 증착(PVD), 스핀 코팅 스퍼터링, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 원자층 화학 기상 증착(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 분자 빔 에피택시(MBE), 액상 에피택시(LPE) 또는 다른 적절한 기술들 중 적어도 하나에 의해 형성된다.
도 2는 일부 실시예들에 따른, 유전체 층(104) 위에 형성된 하드 마스크 층(202) 및 포토레지스트 층(204)을 갖는 반도체 장치(100)를 도시한다. 일부 실시예들에서, 포토레지스트 층(204)은 포토레지스트 층(204)의 용해도와 같은 특성들이 광에 의해 영향을 받도록 감광 재료를 포함한다. 포토레지스트 층(204)은 네거티브 포토레지스트 또는 포지티브 포토레지스트이다. 네거티브 포토레지스트와 관련하여, 네거티브 포토레지스트의 영역들은 광원에 의해 조명될 때 불용성이 되며, 따라서 후속 현상 스테이지 동안의 네거티브 포토레지스트에 대한 용매의 적용은 네거티브 포토레지스트 중 조명되지 않은 영역들을 제거한다. 따라서, 네거티브 포토레지스트에 형성된 패턴은 광원과 네거티브 포토레지스트 사이의 템플릿의 불투명 영역들에 의해 정의된 패턴의 네거티브이다. 포지티브 포토레지스트에서, 포지티브 포토레지스트 중 조명된 영역들은 용해성이 되며, 현상 동안 용매 또는 에천트의 적용을 통해 제거된다. 따라서, 포지티브 포토레지스트에 형성된 패턴은 광원과 포지티브 포토레지스트 사이의 템플릿의 불투명 영역들의 포지티브 이미지이다.
일부 실시예들에서, 포토레지스트 층(204)은 다수의 층(도시되지 않음)을 포함한다. 일부 실시예들에 따르면, 포토레지스트 층(204)은 3개의 층, 즉 상부 층, 상부 층 아래의 중간 층 및 중간 층 아래의 하부 층을 포함한다. 일부 실시예들에서, 상부 층은 전술한 바와 같은 감광 재료를 포함한다. 일부 실시예들에서, 중간 층은 감광 재료를 처리하는 노출 또는 초점 중 적어도 하나를 돕기 위한 반사 방지 재료를 포함한다. 일부 실시예들에서, 하부 층은 질화물 또는 다른 적절한 재료들 중 적어도 하나와 같은 하드 마스크 재료를 포함한다. 일부 실시예들에서, 포토레지스트 층(204)은 물리 기상 증착(PVD), 스핀 코팅 스퍼터링, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 원자층 화학 기상 증착(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 분자 빔 에피택시(MBE), 액상 에피택시(LPE) 또는 다른 적절한 기술들 중 적어도 하나에 의해 형성된다.
일부 실시예들에서, 하드 마스크 층(202)은 산화물, 질화물, 실리콘 또는 다른 적절한 재료들 중 적어도 하나를 포함한다. 일부 실시예들에서, 하드 마스크 층(202)은 물리 기상 증착(PVD), 스핀 코팅 스퍼터링, 화학 기상 증착(CVD), 저압 CVD(LPCVD), 원자층 화학 기상 증착(ALCVD), 초고진공 CVD(UHVCVD), 감압 CVD(RPCVD), 분자 빔 에피택시(MBE), 액상 에피택시(LPE) 또는 다른 적절한 기술들 중 적어도 하나에 의해 형성된다.
일부 실시예들에서, 포토레지스트 층(204)은 하드 마스크 층(202)과 직접 접촉한다. 일부 실시예들에서, 포토레지스트 층(204) 및 하드 마스크 층(202)은 상이한 에치 선택성을 가지며, 따라서 포토레지스트 층(204) 및 하드 마스크 층(202)에 적용되는 에천트는 하드 마스크 층(202)을 에칭하거나 제거하지만, 포토레지스트 층(204)을 에칭하지 않거나 더 적게 에칭한다. 따라서, 일부 실시예들에 따르면, 포토레지스트 층(204)에 형성된 패턴은 에칭을 통해 하드 마스크 층(202)에 전사된다. 일부 실시예들에서, 포토레지스트 층(204) 및 유전체 층(104)은 상이한 에치 선택성을 가지며, 따라서 포토레지스트 층(204) 및 유전체 층(104)에 적용되는 에천트는 유전체 층(104)을 에칭하거나 제거하지만, 포토레지스트 층(204)을 에칭하지 않거나 더 적게 에칭한다. 따라서, 일부 실시예들에 따르면, 포토레지스트 층(204)에 형성된 패턴은 에칭을 통해 유전체 층(104)에 전사되어 제1 리세스(206)를 형성한다. 일부 실시예들에서, 하드 마스크 층(202) 및 유전체 층(104)은 상이한 에치 선택성을 가지며, 따라서 하드 마스크 층(202) 및 유전체 층(104)에 적용되는 에천트는 유전체 층(104)을 에칭하거나 제거하지만, 하드 마스크 층(202)을 에칭하지 않거나 더 적게 에칭한다. 따라서, 일부 실시예들에 따르면, 하드 마스크 층(202)에 형성된 패턴은 에칭을 통해 유전체 층(104)에 전사되어 제1 리세스(206)를 형성한다. 일부 실시예들에서, 포토레지스트 층(204)에 형성된 패턴은 하드 마스크 층(202)에 전사되고, 포토레지스트 층(204)은 제거되고, 이어서 하드 마스크 층(202) 내의 패턴은 유전체 층(104)에 전사되어 제1 리세스(206)를 형성한다. 일부 실시예들에서, 제2 하이브리드 핀(106b)은 제1 리세스(206)를 통해 노출된다. 일부 실시예들에서, 염화수소(HCl2)를 사용한 에칭, 황화수소(H2S)를 사용한 에칭, 건식 에칭, 습식 에칭, 플라즈마 에칭 또는 다른 적절한 기술들 중 적어도 하나가 제1 리세스(206)를 형성하도록 구현된다. 일부 실시예들에서, 제1 리세스(206)를 형성하는 데 사용되는 에천트는 기체이다.
도 3은 일부 실시예들에 따른, 제2 하이브리드 핀(106b)의 적어도 일부를 제거함으로써 유전체 층(104)에 형성된 제2 리세스(208)를 도시한다. 일부 실시예들에서, 포토레지스트 층(204) 또는 하드 마스크 층(202) 중 적어도 하나는 제2 리세스(208)를 형성하기 전에 제거된다. 일부 실시예들에서, 포토레지스트 층(204) 또는 하드 마스크 층(202) 중 적어도 하나는 제2 리세스(208)를 형성하기 전에 제거되지 않는다.
일부 실시예들에서, 사불화실리콘(SiF4)을 사용한 에칭, 염화수소(HCl2)를 사용한 에칭, 황화수소(H2S)를 사용한 에칭, 사염화실리콘(SiCl4)을 사용한 에칭, 산소(O2)를 사용한 에칭, 질소(N2)를 사용한 에칭, 염소(Cl2)를 사용한 에칭, 건식 에칭, 습식 에칭, 플라즈마 에칭 또는 다른 적절한 기술들 중 적어도 하나가 제2 리세스(208)를 형성하도록 구현된다. 일부 실시예들에서, 제2 리세스(208)를 형성하는 데 사용되는 에천트는 기체이다. 일부 실시예들에서, 제2 리세스(208)가 형성될 때 더 많은 유전체 층(104)이 제거되어 제1 리세스(206)를 깊게 한다. 일부 실시예들에서, 제1 리세스(206)를 정의하는 유전체 층(104)의 최상부 표면(122)은 제2 리세스(208)가 형성될 때 예를 들어 포토레지스트 층(204) 또는 하드 마스크 층(202) 중 적어도 하나에 의해 보호된다. 일부 실시예들에서, 유전체 층(104)의 최상부 표면(122)이 보호될 때, 유전체 층(104)의 전체 높이는 제2 리세스(208)가 형성됨에 따라 제1 리세스(206)가 깊어지더라도 거의 내지 전혀 감소되지 않는다.
일부 실시예들에서, 제1 리세스(206)를 형성하기 위해 초기 에칭이 사용된다. 일부 실시예들에서, 제2 리세스(208)를 형성하기 위해 제1 에칭이 사용된다. 일부 실시예들에서, 초기 에칭은 에칭 시간, 에칭 압력, 에칭 온도, 에칭 바이어스/전압, 에천트 조성, 에천트 농도, 고체, 액체, 플라즈마 또는 기체와 같은 에천트 상태 또는 임의의 다른 에칭 조건들, 파라미터들 등 중 적어도 하나에서 제1 에칭과 상이하다. 일부 실시예들에서, 유전체 층(104)의 측벽(126)의 제1 부분(124)은 제2 하이브리드 핀(106b)의 일부가 제1 에칭에 의해 제거됨에 따라 노출된다. 일부 실시예들에서, 초기 에칭 또는 제1 에칭 중 적어도 하나는 에칭 압력, 에칭 온도, 에칭 바이어스/전압, 에천트 조성, 에천트 농도, 고체, 액체, 플라즈마 또는 기체와 같은 에천트 상태 또는 임의의 다른 에칭 조건들, 파라미터들 등 중 적어도 하나가 초기 에칭 또는 제1 에칭 중 적어도 하나 동안 변한다는 점에서 동적이다. 일부 실시예들에서, 초기 에칭 또는 제1 에칭 중 적어도 하나는 하나 이상의 스테이지에서 수행되며, 하나 이상의 스테이지에서는 에칭이 중단되거나 거의 중단된 다음에 후속 스테이지에서 재개된다. 일부 실시예들에서, 에칭 시간, 에칭 압력, 에칭 온도, 에칭 바이어스/전압, 에천트 조성, 에천트 농도, 고체, 액체, 플라즈마 또는 기체와 같은 에천트 상태 또는 임의의 다른 에칭 조건들, 파라미터들 등 중 적어도 하나는 초기 에칭, 제1 에칭 또는 다른 에칭들 중 적어도 하나의 에칭의 하나 이상의 스테이지 동안 또는 그 사이에 변한다.
도 4는 일부 실시예들에 따른, 제1 리세스(206)를 정의하는 유전체 층(104)의 최상부 표면(122), 제1 리세스(206)를 정의하는 유전체 층(104)의 측벽(128), 제2 리세스(208)를 정의하는 유전체 층(104)의 상부 표면(130) 및 제2 리세스를 정의하는 유전체 층(104)의 측벽(126)의 제1 부분(124) 위에 형성된 제1 보호층(406)을 갖는 반도체 장치(100)를 도시한다. 일부 실시예들에서, 제1 보호층(406)은 제1 에칭 동안 형성된다. 일부 실시예들에서, 제1 보호층(406)은 제2 하이브리드 핀(106b)과 상호작용하는 제1 에칭의 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성된다. 일부 실시예들에서, 제1 보호층(406)은 SiO2, Cl2, SiOxFy - x 및 y는 정수들임 -, 산소 풍부 제제(oxygen rich formulation) 또는 SiOxCly - x 및 y는 정수들임 - 중 적어도 하나를 포함한다. 일부 실시예들에서, SiO2는 고체이다. 일부 실시예들에서, SiO2는 SiCl4 및 O2로 형성된다. 일부 실시예들에서, SiO2를 형성하는 SiCl4는 기체이다. 일부 실시예들에서, SiO2를 형성하는 O2는 기체이다. 일부 실시예들에서, Cl2는 기체이다. 일부 실시예들에서, Cl2는 SiCl4 및 O2로 형성된다. 일부 실시예들에서, Cl2를 형성하는 SiCl4는 기체이다. 일부 실시예들에서, Cl2를 형성하는 O2는 기체이다. 일부 실시예들에서, SiOxFy는 F 라디칼들 및 산소로 형성된다. 일부 실시예들에서, SiOxFy를 형성하는 F 라디칼들은 기체이다. 일부 실시예들에서, SiOxFy를 형성하는 산소는 기체이다. 일부 실시예들에서, 산소 풍부 제제는 SiF4 및 O2로 형성된다. 일부 실시예들에서, 산소 풍부 제제를 형성하는 SiF4는 기체이다. 일부 실시예들에서, 산소 풍부 제제를 형성하는 O2는 기체이다. 일부 실시예들에서, SiOxCly는 SiCl4 및 O2로 형성된다. 일부 실시예들에서, SiOxCly를 형성하는 SiCl4는 기체이다, 일부 실시예들에서, SiOxCly를 형성하는 O2는 기체이다.
일부 실시예들에서, 제2 리세스(208)가 제1 에칭에 의해 형성됨에 따른 제1 보호층(406)의 형성은 제1 에칭의 하나 이상의 에천트에 의한 적어도 유전체 층(104)의 원하지 않는 제거를 억제한다. 이러한 원하지 않는 제거를 억제하는 것은 또한 제1 에칭이 발생함에 따라 예를 들어 유전체 층(104)으로부터의 원하지 않는 입자들, 파편 등이 제2 리세스(208) 안에 떨어지는 것, 막는 것 등을 억제한다. 일부 실시예들에서, 제2 리세스(208) 안의 그러한 입자들, 파편 등은 제2 리세스(208)를 형성하거나 깊게 하기 위해 제2 하이브리드 핀(106b)을 제거함에 있어서 제1 에칭의 진행을 지연시킨다. 일부 실시예들에서, 제2 리세스(208) 안의 그러한 입자들, 파편 등은 제1 에칭의 진행을 지연시키는데, 그 이유는 그러한 입자들, 파편 등이 제2 하이브리드 핀(106b)의 재료들과 상이한 에치 선택성을 갖기 때문이다. 일부 실시예들에서, 그러한 입자들, 파편 등이 제2 리세스(208) 안에 있을 때, 제1 에칭의 하나 이상의 에천트는 원하는 것보다 더 옆으로 에칭한다. 일부 실시예들에서, 이러한 원하지 않는 제거를 억제하는 것은 또한 제1 하이브리드 핀(106a)에 대한 악영향을 억제한다. 일부 실시예들에서, 제1 하이브리드 핀(106a)에 대한 악영향은 너무 많은 측면 에칭이 발생하는 경우와 같이, 충분하지 않은 유전체 층(104)이 제1 하이브리드 핀(106a) 주위에 남는 경우에 발생한다. 일부 실시예들에서, 충분하지 않은 유전체 층(104)이 제1 하이브리드 핀(106a) 주위에 남는 경우, 제1 리세스(206) 또는 제2 리세스(208) 중 적어도 하나가 너무 크거나 넓어져서 제1 하이브리드 핀(106a)을 제1 에칭의 하나 이상의 에천트에 잠재적으로 노출시키는 경우와 같이, 제1 하이브리드 핀(106a) 자체가 제1 에칭의 하나 이상의 에천트에 의해 영향을 받는다. 일부 실시예들에서, 제1 하이브리드 핀(106a)은 수직 트랜지스터로서 동작한다. 일부 실시예들에서, 수직 트랜지스터가 높은 종횡비를 가질 때 수직 트랜지스터의 동작이 개선된다. 일부 실시예들에서, 제1 하이브리드 핀(106a)은 비교적 높은 종횡비를 가지며, 따라서 제1 하이브리드 핀(106a)은 수직 트랜지스터로서 동작할 때 원하는 대로 기능한다. 일부 실시예들에서, 제2 하이브리드 핀(106b)은 초기 에칭 또는 제1 에칭 중 적어도 하나 전에 비교적 높은 종횡비를 갖는다. 일부 실시예들에서, 제1 에칭이 너무 많이 옆으로 에칭하여, 제1 하이브리드 핀(106a)의 종횡비를 변경하는, 예를 들어 감소시키는 제1 에칭의 하나 이상의 에천트에 제1 하이브리드 핀(106a)을 노출시키는 경우와 같이, 제1 하이브리드 핀(106a)이 제1 에칭에 의해 악영향을 받지 않을 가능성을 증가시키기 위해, 제2 리세스(208)는 제2 하이브리드 핀(106b)의 높은 종횡비를 반영하는 높은 종횡비를 갖도록 형성된다.
도 5는 일부 실시예들에 따른, 제1 보호층(406)의 적어도 일부를 제거하기 위해 제1 플래시(flash)가 수행된 후의 반도체 장치(100)를 도시한다. 일부 실시예들에서, 제1 플래시는 제1 리세스(206)를 정의하는 유전체 층(104)의 최상부 표면(122)의 적어도 일부, 제1 리세스(206)를 정의하는 유전체 층(104)의 측벽(128)의 적어도 일부, 제2 리세스(208)를 정의하는 유전체 층(104)의 상부 표면(130)의 적어도 일부 또는 제2 리세스를 정의하는 유전체 층(104)의 측벽(126)의 제1 부분(124)의 적어도 일부 중 적어도 하나로부터 제1 보호층(406)의 적어도 일부를 제거한다. 일부 실시예들에서, 제1 플래시는 산소, 질소, 이산화황 또는 다른 적절한 재료들 중 적어도 하나를 사용하는 것을 포함한다. 일부 실시예들에서, 제1 플래시는 플라즈마를 사용하는 것을 포함한다. 일부 실시예들에서, 제1 플래시는 제2 리세스(208) 안에 있는 입자들, 파편 등의 적어도 일부를 제거한다. 일부 실시예들에서는, 예를 들어 유전체 층(104)의 최상부 표면(122)으로부터 제1 보호층(406)의 잔류량을 제거하기 위해 제1 플래시 후에 화학적 기계적 연마(CMP)가 수행된다. 일부 실시예들에서, 제2 리세스(208)를 원하는 깊이로 형성하기 위해 에칭 및 플래싱의 하나 이상의 추가 순환이 구현된다. 일부 실시예들에서, 제2 리세스(208)를 원하는 종횡비를 갖도록 형성하기 위해 에칭 및 플래싱의 하나 이상의 추가 순환이 구현된다.
도 6은 일부 실시예들에 따른, 제2 리세스(208)를 깊게 하기 위해 제2 에칭이 사용된 후의 반도체 장치(100)를 도시한다. 일부 실시예들에서, 사불화실리콘(SiF4)을 사용한 에칭, 염화수소(HCl2)를 사용한 에칭, 황화수소(H2S)를 사용한 에칭, 사염화실리콘(SiCl4)을 사용한 에칭, 산소(O2)를 사용한 에칭, 질소(N2)를 사용한 에칭, 염소(Cl2)를 사용한 에칭, 건식 에칭, 습식 에칭, 플라즈마 에칭 또는 다른 적절한 기술들 중 적어도 하나가 제2 에칭에서 구현된다. 일부 실시예들에서, 제2 에칭에 사용되는 에천트는 기체이다. 일부 실시예들에서, 더 많은 유전체 층(104)이 제2 에칭 동안 제거되어 제1 리세스(206)를 깊게 한다. 일부 실시예들에서, 제1 리세스(206)를 정의하는 유전체 층(104)의 최상부 표면(122)은 제2 에칭이 수행될 때 예를 들어 포토레지스트 층 또는 하드 마스크 층 중 적어도 하나에 의해 보호된다. 일부 실시예들에서, 유전체 층(104)의 최상부 표면(122)이 보호될 때, 유전체 층(104)의 전체 높이는 제2 에칭이 수행됨에 따라 제1 리세스(206)가 깊어지더라도 거의 내지 전혀 감소되지 않는다.
일부 실시예들에서, 제2 에칭은 에칭 시간, 에칭 압력, 에칭 온도, 에칭 바이어스/전압, 에천트 조성, 에천트 농도, 고체, 액체, 플라즈마 또는 기체와 같은 에천트 상태 또는 임의의 다른 에칭 조건들, 파라미터들 등 중 적어도 하나에서 초기 에칭 또는 제1 에칭 중 적어도 하나와 상이하다. 일부 실시예들에서, 유전체 층(104)의 측벽(126)의 제2 부분(132)은 더 많은 제2 하이브리드 핀(106b)이 제2 에칭에 의해 제거됨에 따라 노출된다. 일부 실시예들에서, 제2 에칭은 에칭 압력, 에칭 온도, 에칭 바이어스/전압, 에천트 조성, 에천트 농도, 고체, 액체, 플라즈마 또는 기체와 같은 에천트 상태 또는 임의의 다른 에칭 조건들, 파라미터들 등 중 적어도 하나가 제2 에칭 동안 변한다는 점에서 동적이다. 일부 실시예들에서, 제2 에칭은 하나 이상의 스테이지에서 수행되며, 하나 이상의 스테이지에서는 에칭이 중단되거나 거의 중단된 다음에 후속 스테이지에서 재개된다. 일부 실시예들에서, 에칭 시간, 에칭 압력, 에칭 온도, 에칭 바이어스/전압, 에천트 조성, 에천트 농도, 고체, 액체, 플라즈마 또는 기체와 같은 에천트 상태 또는 임의의 다른 에칭 조건들, 파라미터들 등 중 적어도 하나는 제2 에칭의 하나 이상의 스테이지 동안 또는 그 사이에 변한다.
도 7은 일부 실시예들에 따른, 제1 리세스(206)를 정의하는 유전체 층(104)의 최상부 표면(122), 제1 리세스(206)를 정의하는 유전체 층(104)의 측벽(128), 제2 리세스(208)를 정의하는 유전체 층(104)의 상부 표면(130), 제2 리세스(208)를 정의하는 유전체 층(104)의 측벽(126)의 제1 부분(124) 및 제2 리세스(208)를 정의하는 유전체 층(104)의 측벽(126)의 제2 부분(132) 위에 형성된 제2 보호층(606)을 갖는 반도체 장치(100)를 도시한다. 일부 실시예들에서, 제2 보호층(606)은 제2 에칭 동안 형성된다. 일부 실시예들에서, 제2 보호층(606)은 제2 하이브리드 핀(106b)과 상호작용하는 제2 에칭의 에천트로부터 형성된 부산물 재료의 제2 축적으로부터 형성된다. 일부 실시예들에서, 제2 보호층(606)은 SiO2, Cl2, SiOxFy - x 및 y는 정수들임 -, 산소 풍부 제제 또는 SiOxCly - x 및 y는 정수들임 - 중 적어도 하나를 포함한다. 일부 실시예들에서, SiO2는 고체이다. 일부 실시예들에서, SiO2는 SiCl4 및 O2로 형성된다. 일부 실시예들에서, SiO2를 형성하는 SiCl4는 기체이다. 일부 실시예들에서, SiO2를 형성하는 O2는 기체이다. 일부 실시예들에서, Cl2는 기체이다. 일부 실시예들에서, Cl2는 SiCl4 및 O2로 형성된다. 일부 실시예들에서, Cl2를 형성하는 SiCl4는 기체이다. 일부 실시예들에서, Cl2를 형성하는 O2는 기체이다. 일부 실시예들에서, SiOxFy는 F 라디칼들 및 산소로 형성된다. 일부 실시예들에서, SiOxFy를 형성하는 F 라디칼들은 기체이다. 일부 실시예들에서, SiOxFy를 형성하는 산소는 기체이다. 일부 실시예들에서, 산소 풍부 제제는 SiF4 및 O2로 형성된다. 일부 실시예들에서, 산소 풍부 제제를 형성하는 SiF4는 기체이다. 일부 실시예들에서, 산소 풍부 제제를 형성하는 O2는 기체이다. 일부 실시예들에서, SiOxCly는 SiCl4 및 O2로 형성된다. 일부 실시예들에서, SiOxCly를 형성하는 SiCl4는 기체이다. 일부 실시예들에서, SiOxCly를 형성하는 O2는 기체이다. 일부 실시예들에서, 제2 보호층(606)은 제1 보호층(406)과 동일한 조성을 갖는다. 일부 실시예들에서, 제2 보호층(606)은 제1 보호층(406)과 동일한 조성을 갖지 않는다.
일부 실시예들에서, 제2 리세스(208)가 제2 에칭에 의해 깊어짐에 따른 제2 보호층(606)의 형성은 제2 에칭의 하나 이상의 에천트에 의한 적어도 유전체 층(104)의 불필요한 제거를 억제한다. 이러한 원하지 않는 제거를 억제하는 것은 또한 제2 에칭이 발생함에 따라 예를 들어 유전체 층(104)으로부터의 원하지 않는 입자들, 파편 등이 제2 리세스(208) 안에 떨어지는 것, 막는 것 등을 억제한다. 일부 실시예들에서, 제2 리세스(208) 안의 그러한 입자들, 파편 등은 제2 리세스(208)를 깊게 하기 위해 제2 하이브리드 핀(106b)을 제거함에 있어서 제2 에칭의 진행을 지연시킨다. 일부 실시예들에서, 제2 리세스(208) 안의 그러한 입자들, 파편 등은 제2 에칭의 진행을 지연시키는데, 그 이유는 그러한 입자들, 파편 등이 제2 하이브리드 핀(106b)의 재료들과 상이한 에치 선택성을 갖기 때문이다. 일부 실시예들에서, 그러한 입자들, 파편 등이 제2 리세스(208) 안에 있을 때, 제2 에칭의 하나 이상의 에천트는 원하는 것보다 더 옆으로 에칭한다. 일부 실시예들에서, 이러한 원하지 않는 제거를 억제하는 것은 또한 제1 하이브리드 핀(106a)에 대한 악영향을 억제한다. 일부 실시예들에서, 제1 하이브리드 핀(106a)에 대한 악영향은 너무 많은 측면 에칭이 발생하는 경우와 같이, 충분하지 않은 유전체 층(104)이 제1 하이브리드 핀(106a) 주위에 남는 경우에 발생한다. 일부 실시예들에서, 충분하지 않은 유전체 층(104)이 제1 하이브리드 핀(106a) 주위에 남는 경우, 제1 리세스(206) 또는 제2 리세스(208) 중 적어도 하나가 너무 크거나 넓어져서 제1 하이브리드 핀(106a)을 제2 에칭의 하나 이상의 에천트에 잠재적으로 노출시키는 경우와 같이, 제1 하이브리드 핀(106a) 자체가 제2 에칭의 하나 이상의 에천트에 의해 영향을 받는다. 일부 실시예들에서, 제2 에칭이 너무 많이 옆으로 에칭하여, 제1 하이브리드 핀(106a)의 종횡비를 변경하는, 예를 들어 감소시키는 제2 에칭의 하나 이상의 에천트에 제1 하이브리드 핀(106a)을 노출시키는 경우와 같이, 제1 하이브리드 핀(106a)이 제2 에칭에 의해 악영향을 받지 않을 가능성을 증가시키기 위해, 제2 리세스(208)는 제2 하이브리드 핀(106b)의 높은 종횡비를 반영하는 높은 종횡비를 갖도록 형성된다.
도 8은 일부 실시예들에 따른, 제2 보호층(606)의 적어도 일부를 제거하기 위해 제2 플래시가 수행된 후의 반도체 장치(100)를 도시한다. 일부 실시예들에서, 제2 플래시는 제1 리세스(206)를 정의하는 유전체 층(104)의 최상부 표면(122)의 적어도 일부, 제1 리세스(206)를 정의하는 유전체 층(104)의 측벽(128)의 적어도 일부, 제2 리세스(208)를 정의하는 유전체 층(104)의 상부 표면(130)의 적어도 일부, 제2 리세스(208)를 정의하는 유전체 층(104)의 측벽(126)의 제1 부분(124)의 적어도 일부 또는 제2 리세스를 정의하는 유전체 층(104)의 측벽(126)의 제2 부분(132)의 적어도 일부 중 적어도 하나로부터 제2 보호층(606)의 적어도 일부를 제거한다. 일부 실시예들에서, 제2 플래시는 산소, 질소, 이산화황 또는 다른 적절한 재료들 중 적어도 하나를 사용하는 것을 포함한다. 일부 실시예들에서, 제2 플래시는 플라즈마를 사용하는 것을 포함한다. 일부 실시예들에서, 제2 플래시는 제2 리세스(208) 안에 있는 입자들, 파편 등의 적어도 일부를 제거한다. 일부 실시예들에서, 예를 들어 유전체 층(104)의 최상부 표면(122)으로부터 제2 보호층(606)의 잔류량을 제거하기 위해 제2 플래시 후에 CMP가 수행된다. 일부 실시예들에서, 제2 플래시는 제1 플래시와 동일한 방식으로 구현된다. 일부 실시예들에서, 제2 플래시는 하나 이상의 상이한 화학 물질을 사용하는 것과 같이 제1 플래시와 다른 방식으로 구현된다. 일부 실시예들에서, 제2 리세스(208)를 원하는 깊이로 형성하기 위해 에칭 및 플래싱의 하나 이상의 추가 순환이 구현된다. 일부 실시예들에서, 제2 리세스(208)를 원하는 종횡비를 갖도록 형성하기 위해 에칭 및 플래싱의 하나 이상의 추가 순환이 구현된다. 일부 실시예들에서, 하나 이상의 플래시는 하나 이상의 다른 플래시와 동일하거나 상이한 방식으로 구현된다. 일부 실시예들에 따르면, 순환 에칭/플래싱은 나노와이어들과 같은 광범위한 고종횡비 응용들에 적합하고, 본 명세서에 설명된 특정 구조체들, 재료들 등으로 제한되지 않는다.
일부 실시예들에서, 제2 리세스(208)를 정의하는 유전체 층(104)의 상부 표면(130)의 최소의 원하는 높이는 제1 하이브리드 핀(106a)과 같은 인접한 하이브리드 핀의 최상부 표면 위의 고도에 있다. 일부 실시예들에서, 제1 하이브리드 핀(106a)의 최상부 표면은 제2 Si 층(112), 패드 산화물 층(114), 실리콘 탄화물 질소(SiCN) 층(116), 패드 Si 층(118) 또는 실리콘 질화물(SiN) 층(120) 중 적어도 하나를 포함하지 않는다. 일부 실시예들에서, 제1 하이브리드 핀(106a)의 최상부 표면은 실리콘 게르마늄(SiGe) 층(110)에 대응하지만, 본 개시는 그에 제한되지 않는다. 일부 실시예들에서, 제1 하이브리드 핀(106a)은 트랜지스터 또는 다른 적절한 배열로서 동작하며, 제2 리세스(208)를 정의하는 유전체 층(104)의 상부 표면(130)의 최소의 원하는 높이를 제1 하이브리드 핀(106a)의 최상부 표면 위의 고도로 유지하는 것은 제1 하이브리드 핀(106a)의 원하는 동작을 촉진한다.
도 9는 일부 실시예들에 따른, 하나 이상의 임계 치수(CD)를 나타내기 위한 반도체 장치(100)의 줌인 뷰를 도시한다. 일부 실시예들에서, 제1 리세스(206)는 약 50nm의 제1 폭(804)을 갖는다. 일부 실시예들에서, 제2 리세스(208)는 약 10nm의 제2 폭(806)을 갖는다. 일부 실시예들에서, 제2 폭(806)은 제2 하이브리드 핀(106b)의 폭과 동일하거나 유사하다. 일부 실시예들에서, 제1 폭(804)은 제2 폭(806)보다 크다. 일부 실시예들에서, 제2 리세스(208)는 대략 100nm의 깊이(808)를 갖는다. 일부 실시예들에서, 제2 리세스(208)는 100nm/10nm 또는 10의 비교적 높은 종횡비를 갖는다. 일부 실시예들에 따르면, 다른 종횡비들이 고려된다. 일부 실시예들에서, 더 큰 종횡비를 달성하기 위해, 제2 폭(806)이 감소되고/되거나 깊이(808)가 증가된다.
도 10은 일부 실시예들에 따른, 예를 들어 도 3 및 4와 관련하여 설명된 제1 에칭 동안 반도체 장치(100)에 인가되는 전기 바이어스를 도시한다. 일부 실시예들에 따르면, 에칭 또는 플래싱 중 적어도 하나와 같은, 본 명세서에 설명된 임의의 하나 이상의 동작의 임의의 스테이지들에 전기 바이어스가 인가된다. 일부 실시예들에서, 에칭은 반응 속도(reaction rate)를 갖는 화학적 프로세스이고, 전기 바이어스(904)는 반응 속도를 변경하기 위한, 예를 들어 증가시키기 위한 촉매의 역할을 한다. 일부 실시예들에 따르면, DC 또는 AC 전기 바이어스(904)를 생성하는 전압원(902)이 반도체 장치(100)에 인가된다. 일부 실시예들에서, 전기 바이어스(904)는 에천트 및 기판(102)과 같은 반도체 장치(100)의 하나 이상의 층에 인가되어, 에천트와 하나 이상의 층 사이에 전위차를 확립한다. 일부 실시예들에서, 전기 바이어스는 예를 들어 에천트가 도입되거나 존재하거나 기타 등등인 챔버 내에 배치된 캐소드 또는 애노드에 인가됨으로써 에천트에 인가된다. 일부 실시예들에서, 전기 바이어스(904)는 예를 들어 제1 층과 제2 층 사이에 전위차를 확립하기 위해 반도체 장치(100)의 하나 이상의 층에 인가되며, 제1 층 또는 제2 층은 기판(102)이 아닐 수 있고, 제1 층 및 제2 층은 서로 접촉할 수 있거나 접촉하지 않을 수 있다. 일부 실시예들에 따르면, 다른 구성들이 고려된다. 일부 실시예들에서, 전기 바이어스는 예를 들어 플래싱을 위한 플라즈마를 생성하는 역할을 한다. 일부 실시예들에서, 전기 바이어스는 캐소드 또는 애노드와 하나 이상의 층 사이에 전위차를 확립하기 위해 예를 들어 하나 이상의 화학 물질, 약제 등이 도입되거나 존재하거나 기타 등등인 챔버 내에 배치된 캐소드 또는 애노드에 그리고 반도체 장치(100)의 기판(102)과 같은 하나 이상의 층에 인가됨으로써 플라즈마를 생성한다. 일부 실시예들에 따르면, 에칭 동안 전기 바이어스(904)를 인가하는 것은 보호층의 형성을 용이하게 한다. 일부 실시예들에 따르면, 에칭 동안 전기 바이어스(904)를 인가하는 것은 에칭의 효율을 개선하고, 제1 리세스(206) 또는 제2 리세스 중 적어도 하나를 형성하는 데 필요한 시간을 감소시킨다. 일부 실시예들에서, 에칭 동안 전기 바이어스(904)를 인가하는 것은 에칭 깊이 균일성을 개선하고, 제1 리세스(206)의 더 수직인 제1 프로파일 또는 제2 리세스(208)의 더 수직인 제2 프로파일 중 적어도 하나를 형성한다. 일부 실시예들에서, 전기 바이어스(904)는 제1 리세스(206)의 원하는 깊이, 제2 리세스(208)의 원하는 깊이, 원하는 에칭 시간, 생성할 원하는 플라즈마, 에칭되는 하나 이상의 재료, 플래싱되는 하나 이상의 재료 또는 다른 적절한 인자들, 고려사항들 등 중 적어도 하나에 따라 1000 볼트 이상의 크기를 갖는다.
일부 실시예들에 따르면, 반도체 장치를 제조하기 위한 방법은 반도체 구조체에 인접한 제1 층의 측벽의 제1 부분을 노출시키기 위해 반도체 구조체의 제1 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 제1 에칭은 제1 층의 측벽의 제1 부분 상에 제1 보호층을 형성한다. 일부 실시예들에서, 제1 보호층은 반도체 구조체와 상호작용하는 제1 에칭의 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성된다. 일부 실시예들에서, 방법은 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시를 수행하는 단계를 포함한다.
일부 실시예들에서, 방법은 제1 플래시 후에, 제1 층의 측벽의 제2 부분을 노출시키기 위해 반도체 구조체의 제2 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 제2 에칭은 제1 층의 측벽의 제1 부분 상에 그리고 제1 층의 측벽의 제2 부분 상에 제2 보호층을 형성한다. 일부 실시예들에서, 제2 보호층은 반도체 구조체와 상호작용하는 제2 에칭의 제2 에천트로부터 형성된 부산물 재료의 제2 축적으로부터 형성된다.
일부 실시예들에서, 방법은 제2 보호층의 적어도 일부를 제거하기 위해 제2 플래시를 수행하는 단계를 포함한다.
일부 실시예들에서, 제1 플래시를 수행하는 단계는 플라즈마를 사용하는 단계를 포함한다.
일부 실시예들에서, 제1 플래시를 수행하는 단계는 산소, 질소, 또는 이산화황 중 적어도 하나를 사용하는 단계를 포함한다.
일부 실시예들에서, 제1 에칭을 수행하는 단계는 반도체 장치에 전기 바이어스를 인가하는 단계를 포함한다.
일부 실시예들에서, 전기 바이어스는 1000 볼트 이상이다.
일부 실시예들에서, 제1 보호층은 SiOxFy 또는 SiOxCly 중 적어도 하나를 포함하고, x는 양의 정수이고, y는 양의 정수이다.
일부 실시예들에서, 방법은 제1 플래시 후에, 제1 보호층의 잔류량을 제거하기 위해 기계 화학 연마(CMP)를 수행하는 단계를 포함한다.
일부 실시예들에 따르면, 반도체 장치를 제조하기 위한 방법은 반도체 구조체에 인접한 제1 층의 측벽의 제1 부분을 노출시키기 위해 반도체 구조체의 제1 에칭을 수행하는 단계를 포함한다. 일부 실시예들에서, 제1 에칭을 수행하는 단계는 실리콘 게르마늄 층, 실리콘 층, 산화물 층, 실리콘 탄화물 질소 층 또는 실리콘 질화물 층 중 적어도 하나를 포함하는 재료들의 스택을 제거하기 위해 반도체 구조체를 제1 에천트에 노출시키는 단계, 및 제1 층의 측벽의 제1 부분 상에 제1 보호층을 형성하는 단계를 포함한다.
일부 실시예들에서, 제1 보호층은 반도체 구조체와 상호작용하는 제1 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성된다.
일부 실시예들에서, 방법은 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시를 수행하는 단계를 포함한다.
일부 실시예들에서, 방법은 제1 플래시 후에, 제1 층의 측벽의 제2 부분을 노출시키기 위해 반도체 구조체의 제2 에칭을 수행하는 단계를 포함하고, 제2 에칭은 제1 층의 측벽의 제1 부분 상에 그리고 제1 층의 측벽의 제2 부분 상에 제2 보호층을 형성한다.
일부 실시예들에서, 제1 에천트는 SiCl4 또는 O2 중 적어도 하나를 포함한다.
일부 실시예들에서, 제1 에칭을 수행하는 단계는 제1 보호층을 형성하기 위해 전기 바이어스를 인가하는 단계를 포함한다.
일부 실시예들에서, 제1 보호층은 SiOxFy 또는 SiOxCly 중 적어도 하나를 포함하고, x는 양의 정수이고, y는 양의 정수이다.
일부 실시예들에 따르면, 반도체 장치를 제조하기 위한 방법은 제1 층 아래에 있는 제1 반도체 구조체를 노출시키기 위해 제1 층에 제1 리세스를 형성하는 단계를 포함한다. 일부 실시예들에서, 방법은 제1 반도체 구조체의 적어도 일부를 제거함으로써 제1 층에 제2 리세스를 형성하는 단계를 포함하고, 제2 리세스를 정의하는 제1 층의 상부 표면은 제1 반도체 구조체에 인접한 제2 반도체 구조체의 최상부 표면 위에 있다.
일부 실시예들에서, 제2 리세스를 형성하는 단계는 제1 반도체 구조체에 인접한 제1 층의 측벽의 제1 부분을 노출시키기 위해 제1 반도체 구조체의 제1 에칭을 수행하는 단계를 포함하고, 제1 에칭은 제1 층의 측벽의 제1 부분 상에 제1 보호층을 형성하고, 제1 보호층은 제1 반도체 구조체와 상호작용하는 제1 에칭의 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성된다.
일부 실시예들에서, 제2 리세스를 형성하는 단계는 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시를 수행하는 단계를 포함한다.
일부 실시예들에서, 방법은 제1 플래시 후에, 제1 층의 측벽의 제2 부분을 노출시키기 위해 제1 반도체 구조체의 제2 에칭을 수행하는 단계를 포함하고, 제2 에칭은 제1 층의 측벽의 제1 부분 상에 그리고 제1 층의 측벽의 제2부 분상에 제2 보호층을 형성하고, 제2 보호층은 제1 반도체 구조체와 상호작용하는 제2 에칭의 에천트로부터 형성된 부산물 재료의 제2 축적으로부터 형성된다.
1) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 반도체 구조체에 인접한 제1 층의 측벽의 제1 부분을 노출시키기 위해 상기 반도체 구조체의 제1 에칭을 수행하는 단계 - 상기 제1 에칭은 상기 제1 층의 상기 측벽의 상기 제1 부분 상에 제1 보호층을 형성하고, 상기 제1 보호층은 상기 반도체 구조체와 상호작용하는 상기 제1 에칭의 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성됨 - ; 및 상기 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시(flash)를 수행하는 단계를 포함한다.
2) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 상기 제1 플래시 후에, 상기 제1 층의 상기 측벽의 제2 부분을 노출시키기 위해 상기 반도체 구조체의 제2 에칭을 수행하는 단계를 포함하고, 상기 제2 에칭은 상기 제1 층의 상기 측벽의 상기 제1 부분 상에 그리고 상기 제1 층의 상기 측벽의 상기 제2 부분 상에 제2 보호층을 형성하고, 상기 제2 보호층은 상기 반도체 구조체와 상호작용하는 상기 제2 에칭의 제2 에천트로부터 형성된 부산물 재료의 제2 축적으로부터 형성된다.
3) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 상기 제2 보호층의 적어도 일부를 제거하기 위해 제2 플래시를 수행하는 단계를 포함한다.
4) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 플래시를 수행하는 단계는 플라즈마를 사용하는 단계를 포함한다.
5) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 플래시를 수행하는 단계는 산소, 질소, 또는 이산화황 중 적어도 하나를 사용하는 단계를 포함한다.
6) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 에칭을 수행하는 단계는 상기 반도체 장치에 전기 바이어스를 인가하는 단계를 포함한다.
7) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 전기 바이어스는 1000 볼트 이상이다.
8) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 보호층은 SiOxFy 또는 SiOxCly 중 적어도 하나를 포함하고, x는 양의 정수이고, y는 양의 정수이다.
9) 본 개시의 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 상기 제1 플래시 후에, 상기 제1 보호층의 잔류량을 제거하기 위해 화학적 기계적 연마(CMP)를 수행하는 단계를 포함한다.
10) 본 개시의 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 반도체 구조체에 인접한 제1 층의 측벽의 제1 부분을 노출시키기 위해 상기 반도체 구조체의 제1 에칭을 수행하는 단계를 포함하고, 상기 제1 에칭을 수행하는 단계는, 실리콘 게르마늄 층, 실리콘 층, 산화물 층, 실리콘 탄화물 질소 층 또는 실리콘 질화물 층 중 적어도 하나를 포함하는 재료들의 스택을 제거하기 위해 상기 반도체 구조체를 제1 에천트에 노출시키는 단계; 및 상기 제1 층의 상기 측벽의 상기 제1 부분 상에 제1 보호층을 형성하는 단계를 포함한다.
11) 본 개시의 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 보호층은 상기 반도체 구조체와 상호작용하는 상기 제1 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성된다.
12) 본 개시의 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 상기 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시를 수행하는 단계를 포함한다.
13) 본 개시의 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 상기 제1 플래시 후에, 상기 제1 층의 상기 측벽의 제2 부분을 노출시키기 위해 상기 반도체 구조체의 제2 에칭을 수행하는 단계를 포함하고, 상기 제2 에칭은 상기 제1 층의 상기 측벽의 상기 제1 부분 상에 그리고 상기 제1 층의 상기 측벽의 상기 제2 부분 상에 제2 보호층을 형성한다.
14) 본 개시의 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 에천트는 SiCl4 또는 O2 중 적어도 하나를 포함한다.
15) 본 개시의 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 에칭을 수행하는 단계는 상기 제1 보호층을 형성하기 위해 전기 바이어스를 인가하는 단계를 포함한다.
16) 본 개시의 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제1 보호층은 SiOxFy 또는 SiOxCly 중 적어도 하나를 포함하고, x는 양의 정수이고, y는 양의 정수이다.
17) 본 개시의 또 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 제1 층 아래에 있는 제1 반도체 구조체를 노출시키기 위해 상기 제1 층에 제1 리세스를 형성하는 단계; 및 상기 제1 반도체 구조체의 적어도 일부를 제거함으로써 상기 제1 층에 제2 리세스를 형성하는 단계를 포함하고, 상기 제2 리세스를 정의하는 상기 제1 층의 상부 표면은 상기 제1 반도체 구조체에 인접한 제2 반도체 구조체의 최상부 표면 위에 있다.
18) 본 개시의 또 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법에있어서, 상기 제2 리세스를 형성하는 단계는 상기 제1 반도체 구조체에 인접한 상기 제1 층의 측벽의 제1 부분을 노출시키기 위해 상기 제1 반도체 구조체의 제1 에칭을 수행하는 단계를 포함하고, 상기 제1 에칭은 상기 제1 층의 상기 측벽의 상기 제1 부분 상에 제1 보호층을 형성하고, 상기 제1 보호층은 상기 제1 반도체 구조체와 상호작용하는 상기 제1 에칭의 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성된다.
19) 본 개시의 또 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법에 있어서, 상기 제2 리세스를 형성하는 단계는 상기 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시를 수행하는 단계를 포함한다.
20) 본 개시의 또 다른 실시형태에 따른 반도체 장치를 제조하기 위한 방법은, 상기 제1 플래시 후에, 상기 제1 층의 상기 측벽의 제2 부분을 노출시키기 위해 상기 제1 반도체 구조체의 제2 에칭을 수행하는 단계를 포함하고, 상기 제2 에칭은 상기 제1 층의 상기 측벽의 상기 제1 부분 상에 그리고 상기 제1 층의 상기 측벽의 상기 제2 부분 상에 제2 보호층을 형성하고, 상기 제2 보호층은 상기 제1 반도체 구조체와 상호작용하는 상기 제2 에칭의 에천트로부터 형성된 부산물 재료의 제2 축적으로부터 형성된다.
전술한 내용은 이 분야의 통상의 기술자들이 본 개시의 다양한 양태들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 개략적으로 설명한다. 이 분야의 통상의 기술자들은 그들이 본 명세서에 소개된 다양한 실시예들의 동일한 목적들을 실행하거나 동일한 장점들을 달성하기 위해 다른 프로세스들 및 구조체들을 설계하거나 수정하기 위한 기초로서 본 개시를 용이하게 사용할 수 있다는 것을 이해해야 한다. 이 분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시의 사상 및 범위로부터 벗어나지 않으며, 그들이 본 개시의 사상 및 범위를 벗어나지 않고 본 개시의 다양한 변경들, 대체들 및 변형들을 행할 수 있다는 것을 또한 인식해야 한다.
본 주제가 구조적 피처들 또는 방법적 행위들에 고유한 언어로 설명되었지만, 첨부된 청구항들의 주제는 반드시 전술한 특정 피처들 또는 행위들로 제한되는 것은 아니라는 것을 이해해야 한다. 오히려, 전술한 특정 피처들 및 행위들은 청구항들 중 적어도 일부를 구현하는 예시적인 형태들로서 개시된다.
실시예들의 다양한 동작들이 본 명세서에서 제공된다. 동작들의 일부 또는 전부가 설명되는 순서는 이러한 동작들이 반드시 순서 의존적이라는 것을 암시하는 것으로 해석되지 않아야 한다. 이러한 설명의 이익을 갖는 대안적인 순서가 이해될 것이다. 또한, 동작들 모두가 반드시 본 명세서에 제공되는 각각의 실시예에 존재해야 하는 것은 아니라는 점이 이해될 것이다. 또한, 일부 실시예들에서 모든 동작들이 필요하지는 않다는 것이 이해될 것이다.
본 명세서에 도시된 층들, 피처들, 요소들 등은 예를 들어 간소화 및 이해의 편의를 위해 구조적 치수들 또는 배향들과 같은 서로 상대적인 특정 치수들로 예시되며, 일부 실시예들에서 이들의 실제 치수들은 본 명세서에 예시된 것과 실질적으로 상이하다는 것을 이해할 것이다. 또한, 예를 들어 에칭 기술들, 평탄화 기술들, 주입 기술들, 도핑 기술들, 스핀-온 기술들, 스퍼터링 기술들, 성장 기술들, 또는 화학 기상 증착(CVD)과 같은 증착 기술들 중 적어도 하나와 같이 본 명세서에서 언급된 층들, 영역들, 피처들, 요소들 등을 형성하기 위한 다양한 기술들이 존재한다.
더욱이, "예시적인(exemplary)"은 본 명세서에서 반드시 유리한 것으로서가 아니라, 예, 사례, 예시 등으로서 역할하는 것을 의미하기 위해 사용된다. 본 출원에서 사용되는 바와 같이, "또는"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하도록 의도된다. 추가로, 본 출원 및 첨부된 청구항들에서 사용되는 바와 같은 "하나"("a" 및 "an")는 일반적으로 달리 지정되지 않거나 또는 문맥상 단수 형태에 관한 것이 명백하지 않는 한 "하나 이상"을 의미하는 것으로 해석된다. 또한, A 및 B 중 적어도 하나 및/또는 그와 유사한 것은 일반적으로 A 또는 B, 또는 A 및 B 둘 다를 의미한다. 또한, "포함한다", "구비하는", "갖는다", "갖는" 또는 이들의 변형들이 사용되는 한, 이러한 용어들은 용어 "포함하는"과 유사한 방식으로 포괄적인 것으로 의도된다. 또한, 달리 지정되지 않는 한, "제1", "제2" 등은 시간적 양태, 공간적 양태, 순서 등을 암시하는 것으로 의도되지 않는다. 오히려, 이러한 용어들은 피처들, 요소들, 항목들 등에 대한 식별자들, 명칭들 등으로서 사용될 뿐이다. 예를 들어, 제1 요소 및 제2 요소는 일반적으로 요소 A 및 요소 B, 또는 2개의 상이한 또는 2개의 동일한 요소들 또는 동일한 요소에 대응한다.
또한, 본 개시가 하나 이상의 구현들과 관련하여 도시되고 설명되었지만, 본 명세서 및 첨부 도면들의 판독 및 이해에 기초하여 이 분야의 통상의 기술자들에게 등가의 변형들 및 수정들이 떠오를 것이다. 본 개시는 모든 이러한 수정들 및 변형들을 포함하며, 이하의 청구항들의 범위에 의해서만 제한된다. 특히, 전술한 컴포넌트들에 의해 수행되는 다양한 기능들에 관하여, 그러한 컴포넌트들을 설명하는 데 사용되는 용어들은 달리 지시되지 않는 한, 개시된 구조와 구조적으로 동등하지 않더라도, 설명된 컴포넌트의 지정된 기능(예를 들어, 기능적으로 등가인 용어)을 수행하는 임의의 컴포넌트에 대응하도록 의도된다. 또한, 본 개시의 특정 피처가 몇몇 구현 중 단지 하나와 관련하여 개시되었을 수 있지만, 그러한 피처는 임의의 주어진 또는 특정한 응용에서 요망되고 유리할 수 있는 바와 같이 다른 구현들의 하나 이상의 다른 피처와 결합될 수 있다.

Claims (10)

  1. 반도체 장치(semiconductor arrangement)를 제조하기 위한 방법으로서,
    반도체 구조체에 인접한 유전체 층의 측벽의 제1 부분을 노출시키기 위해 상기 유전체 층 내의 상기 반도체 구조체의 제1 에칭을 수행하는 단계 - 상기 제1 에칭은 상기 유전체 층의 상기 측벽의 상기 제1 부분 상에 제1 보호층을 형성하여, 상기 반도체 구조체의 재료와 상이한 에치 선택성을 갖는 입자들이 상기 제1 에칭 동안 상기 유전체 층으로부터 떨어지는 것을 억제하고, 상기 제1 보호층은 상기 반도체 구조체와 상호작용하는 상기 제1 에칭의 에천트로부터 형성된 부산물 재료의 제1 축적으로부터 형성됨 - ; 및
    상기 제1 보호층의 적어도 일부를 제거하기 위해 제1 플래시(flash)를 수행하는 단계
    를 포함하는, 반도체 장치를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 플래시 후에, 상기 유전체 층의 상기 측벽의 제2 부분을 노출시키기 위해 상기 반도체 구조체의 제2 에칭을 수행하는 단계
    를 포함하고,
    상기 제2 에칭은 상기 유전체 층의 상기 측벽의 상기 제1 부분 상에 그리고 상기 유전체 층의 상기 측벽의 상기 제2 부분 상에 제2 보호층을 형성하고,
    상기 제2 보호층은 상기 반도체 구조체와 상호작용하는 상기 제2 에칭의 제2 에천트로부터 형성된 부산물 재료의 제2 축적으로부터 형성되는 것인, 반도체 장치를 제조하기 위한 방법.
  3. 제2항에 있어서,
    상기 제2 보호층의 적어도 일부를 제거하기 위해 제2 플래시를 수행하는 단계를 포함하는, 반도체 장치를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 제1 플래시를 수행하는 단계는 플라즈마를 사용하는 단계를 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  5. 제1항에 있어서,
    상기 제1 플래시를 수행하는 단계는 산소, 질소, 또는 이산화황 중 적어도 하나를 사용하는 단계를 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  6. 제1항에 있어서,
    상기 제1 에칭을 수행하는 단계는 상기 반도체 장치에 전기 바이어스를 인가하는 단계를 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  7. 제1항에 있어서,
    상기 제1 보호층은 SiOxFy 또는 SiOxCly 중 적어도 하나를 포함하고, x는 양의 정수이고, y는 양의 정수인 것인, 반도체 장치를 제조하기 위한 방법.
  8. 제1항에 있어서,
    상기 제1 플래시 후에, 상기 제1 보호층의 잔류량을 제거하기 위해 화학적 기계적 연마(CMP)를 수행하는 단계를 포함하는, 반도체 장치를 제조하기 위한 방법.
  9. 반도체 장치를 제조하기 위한 방법으로서,
    반도체 구조체에 인접한 유전체 층의 측벽의 제1 부분을 노출시키기 위해 상기 유전체 층 내의 상기 반도체 구조체의 제1 에칭을 수행하는 단계
    를 포함하고, 상기 제1 에칭을 수행하는 단계는,
    실리콘 게르마늄 층, 실리콘 층, 산화물 층, 실리콘 탄화물 질소 층 또는 실리콘 질화물 층 중 적어도 하나를 포함하는 재료들의 스택을 제거하기 위해 상기 반도체 구조체를 제1 에천트에 노출시키는 단계; 및
    상기 유전체 층의 상기 측벽의 상기 제1 부분 상에 제1 보호층을 형성하여, 상기 반도체 구조체의 재료와 상이한 에치 선택성을 갖는 입자들이 상기 제1 에칭 동안 상기 유전체 층으로부터 떨어지는 것을 억제하는 단계
    를 포함하는 것인, 반도체 장치를 제조하기 위한 방법.
  10. 반도체 장치를 제조하기 위한 방법으로서,
    유전체 층 내의 제1 반도체 구조체를 노출시키기 위해 상기 유전체 층에 제1 리세스를 형성하는 단계 - 상기 유전체 층 내에 상기 제1 반도체 구조체 및 상기 제1 반도체 구조체에 인접한 제2 반도체 구조체가 배치됨 - ; 및
    상기 제1 반도체 구조체의 적어도 일부를 제거함으로써 상기 유전체 층에 제2 리세스를 형성하는 단계 - 상기 제2 리세스를 형성하는 단계는, 상기 제1 반도체 구조체에 인접한 상기 유전체 층의 측벽의 제1 부분을 노출시키기 위해 상기 제1 반도체 구조체의 제1 에칭을 수행하는 단계를 포함하고, 상기 제1 에칭은 상기 유전체 층의 상기 측벽의 상기 제1 부분 상에 제1 보호층을 형성하여, 상기 제1 반도체 구조체의 재료와 상이한 에치 선택성을 갖는 입자들이 상기 제1 에칭 동안 상기 유전체 층으로부터 떨어지는 것을 억제함 -
    를 포함하고,
    상기 제2 리세스를 정의하는 상기 유전체 층의 상부 표면은 상기 제2 반도체 구조체의 최상부 표면 위에 있는 것인, 반도체 장치를 제조하기 위한 방법.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070051633A (ko) * 2005-11-14 2007-05-18 후지쯔 가부시끼가이샤 밀착 강화층 형성용 재료, 밀착 강화층, 반도체 장치 및 그제조 방법
KR20070089062A (ko) * 2006-02-27 2007-08-30 어플라이드 머티어리얼스, 인코포레이티드 높은 종횡비 애플리케이션들을 위한 이방성 피쳐들을형성하는 에칭 방법
WO2013187267A1 (en) * 2012-06-14 2013-12-19 Canon Kabushiki Kaisha Microstructure and method of manufacturing the same
KR20160119329A (ko) * 2015-04-02 2016-10-13 삼성전자주식회사 반도체 소자의 미세패턴 형성방법
KR20160123955A (ko) * 2015-04-16 2016-10-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎ―ｆｅｔ 디바이스를 제조하는 공정

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070051633A (ko) * 2005-11-14 2007-05-18 후지쯔 가부시끼가이샤 밀착 강화층 형성용 재료, 밀착 강화층, 반도체 장치 및 그제조 방법
KR20070089062A (ko) * 2006-02-27 2007-08-30 어플라이드 머티어리얼스, 인코포레이티드 높은 종횡비 애플리케이션들을 위한 이방성 피쳐들을형성하는 에칭 방법
WO2013187267A1 (en) * 2012-06-14 2013-12-19 Canon Kabushiki Kaisha Microstructure and method of manufacturing the same
KR20160119329A (ko) * 2015-04-02 2016-10-13 삼성전자주식회사 반도체 소자의 미세패턴 형성방법
KR20160123955A (ko) * 2015-04-16 2016-10-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 Ｆｉｎ―ｆｅｔ 디바이스를 제조하는 공정

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