KR20160123955A - Ｆｉｎ―ｆｅｔ 디바이스를 제조하는 공정 - Google Patents

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KR20160123955A
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Abstract

Fin-FET 디바이스를 제조하는 공정이 제공되며, 본 공정은 다음의 단계들을 포함한다. 활성 핀 구조물과 더미 핀 구조물이 기판으로부터 형성되며, 격리층이 활성 핀 구조물과 더미 핀 구조물 위에 덮혀진다. 그런 후, 더미 핀 구조물 위의 격리층은 제거되고, 더미 핀 구조물은 선택적으로 에칭되며, 이 때 격리층에 대한 더미 핀 구조물의 선택비는 8을 넘는다.

Description

ＦＩＮ―ＦＥＴ 디바이스를 제조하는 공정{PROCESS OF MANUFACTURING FIN-FET DEVICE}
본 발명은 ＦＩＮ―ＦＥＴ 디바이스를 제조하는 공정에 관한 것이다.
반도체 집적 회로(integrated circuit; IC) 산업은 급성장을 경험해왔다. 이러한 성장과정 동안, 디바이스 피처 크기 또는 외형의 감소와 더불어 반도체 디바이스들의 기능 밀도는 증가하였다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고, 비용을 감소시키며, 및/또는 디바이스 성능을 향상시킴으로써 이점들을 제공하지만, IC 제조 공정들의 복잡성을 증가시킨다.
제조 복잡성의 증가를 해결하기 위해서는, IC 처리 및 제조에서 마찬가지의 진보들이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(fin-like field-effect transistor; FinFET)와 같은, 삼차원 트랜지스터가 평면형 트랜지스터를 대체하기 위해 도입되었다. Fin-FET 디바이스들의 제조 공정에서는, 스케일링 다운 공정에서의 성능 요건을 충족시키기 위해 추가적인 개선들이 끊임없이 필요하다.
몇몇의 실시예들에 따르면, 본 발명개시는 Fin-FET 디바이스를 제조하는 공정을 개시하며, 본 공정은 다음의 단계들을 포함한다. 활성 핀 구조물과 더미 핀 구조물이 기판으로부터 형성되며, 격리층이 활성 핀 구조물과 더미 핀 구조물 위에 덮혀진다. 그런 후, 더미 핀 구조물 위의 격리층은 제거되고, 더미 핀 구조물은 선택적으로 에칭되며, 이 때 격리층에 대한 더미 핀 구조물의 선택비는 8을 넘는다.
다양한 실시예들에 따르면, 본 발명개시는 Fin-FET 디바이스를 제조하는 공정을 개시하며, 본 공정은 다음의 단계들을 포함한다. 하드마스크층이 기판 상에 형성되며, 복수의 핀 스페이서들이 하드마스크층 상에 형성된다. 활성 핀 구조물 상에 제1 하드마스크를 갖도록 하면서 활성 핀 구조물을 형성하고 더미 핀 구조물 상에 제2 하드마스크를 갖도록 하면서 더미 핀 구조물을 형성하기 위해 하드마스크층과 기판은 핀 스페이서들을 통해 제거되며, 격리층이 제1 하드마스크와 제2 하드마스크 위에 덮혀진다. 제2 하드마스크 상의 격리층은 제거되며, 제2 하드마스크가 또한 제거된다. 그런 후, 격리층과 더미 핀 구조물은 제거되며, 이 때 더미 핀 구조물의 제거 속도는 격리층의 제거 속도보다 8배 초과하여 높다.
다양한 실시예들에 따르면, 본 발명개시는 핀 구조물들의 높이들을 제어하는 공정을 개시하며, 본 공정은 다음의 단계들을 포함한다. 제1 핀 구조물과 제2 핀 구조물이 기판으로부터 형성되며, 격리층이 제1 핀 구조물과 제2 핀 구조물 위에 덮혀진다. 제1 핀 구조물 위의 격리층이 제거되고, 그런 후, 격리층에 대한 제1 핀 구조물의 제1 선택비를 제어하여 제1 핀 구조물의 높이를 감소시킨다. 격리층은 재충전되며, 제2 핀 구조물 위의 격리층은 제거된다. 그 후, 제2 핀 구조물의 높이를 감소시키도록 격리층에 대한 제2 핀 구조물의 제2 선택비가 제어되며, 제1 핀 구조물과 제2 핀 구조물은 상이한 높이들을 포함한다.
본 발명개시의 실시예들은 기존의 공정들에 비해 장점들을 가지며, 이러한 장점들은 아래에 요약된다. 몇몇의 실시예들에 따르면, 격리층은 핀 커트 공정을 수행하는 동안에 활성 핀 구조물을 보호하기 위한 마스크로서 역할을 한다. 격리층의 균일성을 보장하기 위해 CMP 공정이 수행되므로, 이 격리층은 활성 핀 구조물에 대한 손상 위험을 회피하기 위한 마스크로서 역할을 하는데 이롭다. 또한, 핀 커트 공정이 활성 핀 구조물의 프로파일에 영향을 미치지 않도록 하는 것을 보장하기 위해, 격리층에 대한 더미 핀 구조물의 선택비는 8을 넘도록 제어된다. 또한, 이러한 선택비는 기판 위의 핀 구조물들의 높이들을 조정하도록 제어될 수 있으며, 이것은 공정의 효율성을 증대시킨다.
한편, 마스크층의 균일성을 증가시키고, 이에 따라 마스크층의 노광 포커스를 또한 증가시키기 위해 격리층의 최상면은 마스크층을 코팅하기 전에 평탄화된다. 상기 쟁점들을 요약하면, 원하는 핀 구조물에 대한 손상 및 잔유물 결함을 회피하기 위해 본 방법이 제공되며, Fin-FET 디바이스의 성능은 보다 안정화된다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 본 발명개시의 다양한 실시예들에 따른 Fin-FET 디바이스이다.
도 2a 내지 도 2d는 이중(double) 패터닝 방법론에 의해 핀 스페이서들을 제조하는 중간 스테이지에서의 도 1에서의 Fin-FET 디바이스의 단면도들이다.
도 3a 내지 도 3g는 사중(quadrup) 패터닝 방법론에 의해 핀 스페이서들을 제조하는 중간 스테이지에서의 도 1에서의 Fin-FET 디바이스의 단면도들이다.
도 4a 내지 도 4k는 제조의 중간 스테이지에서 A-A 라인을 따라 절단하여 바라본 도 1에서의 Fin-FET 디바이스의 단면도들이다.
도 5a 내지 도 5h는 핀 구조물들의 높이들을 제어하는 중간 스테이지에서의 도 1에서의 Fin-FET 디바이스의 단면도들이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
디바이스의 임계 치수(critical dimension; CD)가 축소됨에 따라, 핀 전계 효과 트랜지스터(Fin-FET) 디바이스를 제조하는 동안에 핀 커트(fin cut) 공정을 수행할 때 오버레이 에러 마진(overlay error margin)이 또한 감소된다. 감소된 오버레이 에러 마진은 계속 증가하여 관리하기가 어려워진다. 일반적으로, 복수의 핀 스페이서들이 기판 상에 형성되며, 핀 커트 공정은 기판으로부터 핀 구조물들을 형성하기 전 또는 후에 수행될 수 있다. 예를 들어, 바닥층은 핀 스페이서들을 덮고, 원치않는 핀 스페이서들을 제거하기 위한 마스크로서 역할을 하며, 그 후 핀 구조물들을 형성하도록 기판은 원하는 핀 스페이서들을 통해 에칭된다. 다른 예시에서, 핀 구조물들을 형성하기 위해 기판은 핀 스페이서들을 통해 에칭되며, 바닥층은 원치않는 핀 구조물들을 제거하기 위한 마스크로서 역할을 하도록 핀 구조물들을 덮는다. 하지만, 바닥층의 균일성은 제어하기가 어렵고, 이에 따라 핀 구조물들에 손상과 잔유물 결함을 일으킨다. 또한, 핀 구조물들은, 핀 구조물들 사이에 있는 격리층을 어닐링하는 동안 휘어짐 문제를 겪는다. 그러므로, 핀 커트 공정을 수행하기 위한 개선된 방법을 제공하는 것이 필요하다.
도 1은 본 발명개시의 다양한 실시예들에 따른 Fin-FET 디바이스이다. 핀 전계 효과 트랜지스터(Fin-FET) 디바이스(100)는 활성 영역들(120) 및, 이 활성 영역들(120) 사이에 있는 격리 영역(130)을 갖는 기판(110)을 포함한다. Fin-FET 디바이스(100)에서 기능성을 갖는 활성 핀 구조물(140)은 활성 영역(120)에서 제조되며, 격리층(160)은 인접해 있는 활성 핀 구조물들(140)을 분리시킨다. 또한, 게이트(170)가 활성 핀 구조물(140) 상에 배치되며, 활성 핀 구조물(140)의 측벽들과 오버랩한다. 핀 커트 공정은 제조되는 회로 또는 디바이스로부터 격리 영역(130) 내에서의 원치않는 핀 구조물들을 제거한다. 달리 말하면, 핀 커트 공정은 제조 중에 있는 회로 또는 디바이스의 대응하는 레이아웃에 의존하여 원치않는 핀 구조물을 제거하기 위해 적용될 수 있다. 몇몇의 실시예들에서, 핀 커트 공정은 격리 영역(130) 내에 더미 핀 구조물을 남기며, 격리층(160)은 더미 핀 구조물을 덮는다.
본 실시예들은 도 1에서 도시된 Fin-FET 디바이스를 제조하기 위한 핀 커트 공정을 수행하는 방법을 비롯하여, Fin-FET 디바이스를 제조하는 방법을 제공한다. 몇몇의 실시예들에서, 오늘날의 그리고 미래의 진보된 반도체 프로세싱 노드들을 위한 미세한 구조물들을 형성하기 위해, 이중 패터닝 방법론이 이용된다. 도 2a 내지 도 2d는 이중 패터닝 방법론에 의해 핀 스페이서들을 제조하는 중간 스테이지에서의 도 1에서의 Fin-FET 디바이스의 단면도들이다.
도 2a에서 도시된 바와 같이, 기판(110), 하드마스크층(210) 및 제1 더미 패턴(220)이 제공된다. 하드마스크층(210)은 기판(110) 상에서 형성되며, 제1 더미 패턴(220)은 하드마스크층(210) 상에 형성된다. 하드마스크층(210)은 CVD 또는 PVD 공정과 같은, 퇴적 공정을 이용함으로써 형성될 수 있지만, 이러한 예시로 한정되는 것은 아니다. 또한, 제1 더미 패턴(220)을 형성하기 위해, 포토리소그래피와 같은, 패터닝 공정이 수행된다.
몇몇의 실시예들에서, 기판(110)은 벌크 실리콘 기판일 수 있다. 다양한 실시예들에서, 기판(110)은 실리콘 결정 또는 게르마늄 결정, 다결정, 및/또는 비정질 구조물을 비롯한 원소 반도체를 포함할 수 있다. 다양한 실시예들에서, 기판(110)은 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체를 포함할 수 있다. 다양한 실시예들에서, 기판(110)은 SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP; 임의의 다른 적절한 물질; 및/또는 이들의 조합을 비롯한 합금 반도체를 포함할 수 있다.
몇몇의 실시예들에서, 기판(110)은 실리콘 온 절연체(silicon-on-insulator; SOI) 기판이다. SOI 기판은 산소 주입에 의한 격리(separation by implantation of oxygen; SIMOX), 웨이퍼 접합, 및/또는 다른 적절한 방법들을 이용하여 제조될 수 있고, 예시적인 절연체층은 매립형 산화물층(buried oxide layer; BOX)일 수 있다.
다양한 실시예들에서, 하드마스크층(210)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 또는 실리콘 산화질화물(SiON)과 같은 물질들을 포함하며, 제1 더미 패턴(220)은 효율적인 방법으로 패터닝되고 선택적으로 에칭될 수 있는 탄소계 폴리머, 비정질 탄소막, 비정질 실리콘, 폴리실리콘 또는 기타의 물질일 수 있다.
도 2b에서, 제1 스페이서층(230)은 제1 더미 패턴(220) 위에 형성된다. 제1 스페이서층(230)은 제1 더미 패턴(220)의 최상면과 측벽들을 덮고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 유전체 물질을 포함할 수 있다. 다양한 실시예들에서, 제1 스페이서층(230)을 형성하는 것은 CVD, PVD, 또는 ALD 공정과 같은, 퇴적 공정을 이용하는 것을 포함한다.
도 2c에서, 제1 스페이서층(230)의 일부분들이 제거된다. 제1 스페이서층(230)이 제1 더미 패턴(220)의 측벽들 상에 남도록 이방성 에칭 공정이 적용된다. 제1 더미 패턴(220)의 최상면 위에 배치된 제1 스페이서층(230)의 일부분들은 제거되며, 하드마스크층(210)의 표면 위에 배치된 제1 스페이서층(230)의 일부분들이 또한 제거된다. 그러므로, 제1 스페이서층(230)은 제1 더미 패턴(220)의 측벽들 상에 남는데, 이것을 핀 스페이서들(232)이라고도 부른다. 다양한 실시예들에서, 제1 스페이서층(230)의 일부분들을 제거하는 것은 플라즈마 에칭 공정을 이용하는 것을 포함한다.
도 2d에서, 제1 더미 패턴(220)이 제거된다. 제1 더미 패턴(220)은 건식 에칭 또는 습식 에칭과 같은 에칭 공정을 이용하여 제거되며, 핀 스페이서들(232)은 하드마스크(210) 상에 남는다.
다양한 실시예들에서, 핀 스페이서들을 제조하기 위해 사중 패터닝 방법론이 이용될 수 있다. 사중 패터닝 방법론은 이중 패터닝 방법론의 2회 반복을 말하는 것으로서, 이것은 핀 스페이서들간의 피치의 ¼화(quartering)를 야기시킨다. 도 3a 내지 도 3g는 사중 패터닝 방법론에 의해 핀 스페이서들을 제조하는 중간 스테이지에서의 도 1에서의 Fin-FET 디바이스의 단면도들이다.
도 3a에서, 기판(110), 하드마스크층(210) 및 제1 더미 패턴(220)이 제공된다. 하드마스크층(210)은 기판(110) 상에서 형성되며, 제1 더미 패턴(220)은 하드마스크층(210) 상에 형성된다. 하드마스크층(210)은 CVD 또는 PVD 공정과 같은, 퇴적 공정을 이용함으로써 형성될 수 있지만, 이러한 예시로 한정되는 것은 아니다. 또한, 제1 더미 패턴(220)을 형성하기 위해, 포토리소그래피와 같은, 패터닝 공정이 수행된다.
도 3b에서, 제1 스페이서층(230)이 제1 더미 패턴(220) 위에 형성된다. 제1 스페이서층(230)은 제1 더미 패턴(220)의 최상면과 측벽들을 덮고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 유전체 물질을 포함할 수 있다.
도 3c에서, 제1 스페이서층(230)의 일부분들이 제거된다. 제1 스페이서층(230)이 제1 더미 패턴(220)의 측벽들 상에 남도록 이방성 에칭 공정이 적용된다. 제1 더미 패턴(220)의 최상면 위에 배치된 제1 스페이서층(230)의 일부분들은 제거되며, 하드마스크층(210)의 표면 위에 배치된 제1 스페이서층(230)의 일부분들이 또한 제거된다. 그러므로, 제1 스페이서층(230)은 제1 더미 패턴(220)의 측벽들 상에 남는데, 이것을 제2 더미 패턴(310)이라고도 부른다.
도 3d에서, 제1 더미 패턴(220)이 제거된다. 제1 더미 패턴(220)은 건식 에칭 또는 습식 에칭과 같은 에칭 공정을 이용하여 제거되며, 제2 더미 패턴(310)은 하드마스크(210) 상에 남는다.
도 3e에서, 제2 스페이서층(320)이 제2 더미 패턴(310) 위에 형성된다. 제2 스페이서층(320)은 제2 더미 패턴(310)의 최상면과 측벽들을 덮고, 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산화질화물과 같은 유전체 물질을 포함할 수 있다.
도 3f로 이어져서, 제2 스페이서층(320)의 일부분들이 제거된다. 제2 스페이서층(320)이 제2 더미 패턴(310)의 측벽들 상에 남도록 이방성 에칭 공정이 적용된다. 제2 더미 패턴(310)의 최상면 위에 배치된 제2 스페이서층(320)의 일부분들은 제거되며, 하드마스크층(210)의 표면 위에 배치된 제2 스페이서층(320)의 일부분들이 또한 제거된다. 그러므로, 제2 스페이서층(320)은 제2 더미 패턴(310)의 측벽들 상에 남는데, 이것을 핀 스페이서들(322)이라고도 부른다.
도 3g로 이어져서, 제2 더미 패턴(310)이 제거된다. 제2 더미 패턴(310)은 건식 에칭 또는 습식 에칭과 같은 에칭 공정을 이용하여 제거되며, 핀 스페이서들(322)은 하드마스크(210) 상에 남는다. 사중 패터닝 방법론을 이용하여, 인접한 핀 스페이서들(322)간의 피치는 더욱 더 감소될 수 있다.
알 수 있는 바와 같이, 본 실시예들은 도 1에서 도시된 Fin-FET 디바이스를 제조하기 위해 도 2d 이후의 단계들을 설명하지만, 이에 한정되는 것은 아니다. 핀 스페이서들간의 피치는 사중 패터닝 방법론을 이용함으로써 더욱 더 감소되기 때문에, 도 3g에서 도시된 핀 스페이서들은 또한 도 1에서 도시된 Fin-FET 디바이스를 제조하는데 적용가능하다.
도 4a 내지 도 4k에서는, 도 1에서 도시된 Fin-FET 디바이스를 제조하기 위한 본 공정을 더욱 명확히 하기 위해 본 도면들이 참조된다. 도 4a 내지 도 4k는 제조의 중간 스테이지에서 A-A 라인을 따라 절단하여 바라본 도 1에서의 Fin-FET 디바이스의 단면도들이다. 도 2d에서 제조된 핀 스페이서들(232)은 기판(110)으로부터 핀 구조물들을 형성하기 위한 마스크로서 역할을 한다.
도 4a에서 도시된 바와 같이, 활성 핀 구조물(140)과 더미 핀 구조물(150)이 기판(110)으로부터 형성된다. 활성 핀 구조물(140)과 더미 핀 구조물(150)을 형성하기 위해 기판(110)의 일부분들은 제거된다. 또한, 이와 동시에, 활성 핀 구조물(140) 상에 제1 하드마스크(212)가 남고 더미 핀 구조물(150) 상에 제2 하드마스크(214)가 남도록 하드마스크(220)의 일부분들이 제거된다. 도 4a에서, 핀 스페이서들(232)은 핀 스페이서들(232)을 통해 기판(110)과 하드마스크층(210)의 일부분들을 제거하기 위해 이방성 에칭 공정을 수행하기 위한 마스크로서 역할을 한다. 그러므로, 활성 핀 구조물(140), 더미 핀 구조물(150), 제1 하드마스크(212), 및 제2 하드마스크(214)가 형성된다. 에칭 공정 이후, 핀 스페이서들(232)은 CF4, CH2F2, 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 제거된다. 또한, 핀 스페이서들(232)은 TMAH 또는 NH3의 용액을 이용한 습식 에칭 공정에 의해 제거될 수 있다.
도 4b에서, 격리층(160)이 활성 핀 구조물(140)과 더미 핀 구조물(150) 위에 덮혀진다. 보다 구체적으로, 격리층(160)은 또한 제1 하드마스크(212)와 제2 하드마스크(214) 위를 덮는다. 격리층(160)은, 활성 핀 구조물(140)과 더미 핀 구조물(150)이 격리층(160) 내로 임베딩되도록 하면서 기판(110) 위에 배치된다. 또한, 격리층(160)은 제1 하드마스크(212)와 제2 하드마스크(214) 위로 두께(T1)를 포함한다. 격리층(160)으로 활성 핀 구조물(140)과 더미 핀 구조물(150)을 덮은 후, 격리층(160)은 어닐링된다. 다양한 실시예들에서, 격리층(160)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화질화물, 또는 이들의 조합들을 포함한다. 몇몇의 실시예들에서, 격리층(160)을 형성하기 위해 CVD 또는 PVD 공정과 같은, 퇴적 공정이 적용될 수 있다.
도 4c에서, 격리층(160)의 최상면이 평탄화된다. 격리층(160)의 최상면을 평탄화하기 위해 제1 CMP(chemical mechanical planarization) 공정이 적용된다. 제1 CMP 공정은 또한 제1 하드마스크(212)와 제2 하드마스크(214) 위의 격리층(160)의 두께를 두께(T1)에서 두께(T2)로 감소시킨다. 하지만, 제1 CMP 공정을 두께(T2)에서 중지시키도록 제어하기가 어렵다. 이와 관련하여, 몇몇의 실시예들에 따라, 제1 CMP 공정은 제일먼저, 제1 하드마스크(212)와 제2 하드마스크(214) 위의 격리층(160)을 완전히 제거하고, 제1 하드마스크(212)와 제2 하드마스크(214)에서 중지하여 격리층(160)의 최상면을 평탄화한다. 그런 후, 제1 하드마스크(212)와 제2 하드마스크(214) 위에 두께(T2)를 형성하도록 실리콘 질화물, 실리콘 산화물, 실리콘 산화질화물과 같은 절연 물질이 평평한 최상면 상에 퇴적된다.
도 4d에서, 마스크층(910)이 격리층(160) 상에 형성된다. 마스크층(910)은 격리층(160) 내에서 활성 영역들(120)과 격리 영역(130)을 정의하기 위한 패턴을 갖는다. 후속 공정에서, 격리 영역(130) 내의 더미 핀 구조물들(150)이 제거된다. 마스크층(910)은 바닥층(912), 중간층(914), 및 패터닝된 포토레지스트(916)를 포함한 멀티층 구조물이다. 격리층(160)의 최상면은 평탄화되기 때문에, 마스크층(910)은 평면 상에 형성될 수 있어서, 바닥층(912), 중간층(914), 및 패터닝된 포토레지스트(916)의 균일성이 보장될 수 있다. 다양한 실시예들에서, 패터닝된 포토레지스트(916)의 노광 및 포커스에 도움이 되도록 중간층(914)은 반사방지 물질(anti-reflective material; ARC)들 또는 후면 반사방지 물질(backside anti-reflective material; BARC)들을 포함할 수 있으며, 바닥층(912)은 탄소계 폴리머일 수 있다.
도 4e로 이어져서, 이 단계 동안에, 중간층(914)과 바닥층(912)은 패터닝된 포토레지스트(916)에 의해 패터닝되고, 더미 핀 구조물들(150) 위의 바닥층(912)의 일부분과 격리층(160)의 일부분은 제거되며, 중간층(914)이 또한 제거된다. 그러므로, 더미 핀 구조물(150) 상에 제2 하드마스크(214)는 노출된다. 그 후, 도 4f에서 도시된 구조물을 형성하도록 바닥층(912)은 제거된다. 몇몇의 실시예들에서, 더미 핀 구조물들(150) 위의 격리층(160)의 일부분은 플루오린계 플라즈마를 이용한 건식 에칭 공정에 의해 제거된다.
도 4g로 이어져서, 제2 하드마스크(214)가 제거된다. 더미 핀 구조물들(150) 위의 격리층(160)의 일부분을 제거한 후, 제2 하드마스크(214)를 제거하기 위해 에칭 공정이 적용된다. 더미 핀 구조물(150)을 노출시키는 개구(410)를 형성하기 위해 제2 하드마스크(214)가 제거된다. 하지만, 격리층(160)에 의해 보호된 제1 하드마스크(212)는 활성 핀 구조물(140) 상에 남는다. 다양한 실시예들에서, 제2 하드마스크(214)는 H3PO4 용액을 이용한 습식 에칭 공정에 의해 제거된다. 다양한 실시예들에서, 제2 하드마스크(214)는 CH3F, CH2F2, O2, 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 제거된다.
도 4h로 이어져서, 더미 핀 구조물(150)은 개구(410)를 통해 선택적 에칭되며, 개구(415)가 형성된다. 격리층(160)은 핀 커트 공정을 수행하기 위한 마스크로서 이용된다. 일반적으로, 본 업계에서 탄소계 폴리머층은 원치않는 핀 구조물들을 제거하기 위한 마스크로서 역할을 한다. 하지만, 탄소계 폴리머층의 균일성은 제어하기가 어렵다. 게다가, 원치않는 핀 구조물들의 제거는 또한 원하는 핀 구조물들을 덮는 탄소계 폴리머층을 제거하여, 원하는 핀 구조물들에 손상과 잔유물 결함을 일으킨다. 몇몇의 실시예들에서, 격리층(160)의 균일성을 보장하기 위해 제1 CMP 공정이 수행되며, 이 격리층(160)은 핀 커트 공정의 윈도우를 확대하기 위한 마스크로서 역할을 하는데 이바지한다. 구체적으로, 본 실시예들의 핀 커트 공정은 활성 핀 구조물(140)을 덮는 격리층(160)의 제거를 회피하도록 제어하는 것이 훨씬 쉬워진다. 한편, 격리층(160)을 마스크로서 이용하는 것은, 더미 핀 구조물(150)을 선택적 에칭할 때, 개구(415)의 프로파일 및 임계 치수를 제어하는데 이롭다. 더미 핀 구조물(150)을 선택적 에칭하는 동안에 개구(410)의 프로파일 및 임계 치수를 제어하기 위해 더미 핀 구조물(150)의 제거 속도는 격리층(160)의 제거 속도의 8배 내지 15배이다. 그러므로, 격리층(160)에 대한 더미 핀 구조물(150)의 선택비는 약 8 내지 약 15의 범위 내에 있도록 제어된다. 알 수 있는 바와 같이, 이 선택비는 8을 넘는데, 이것은 핀 커트 공정이 활성 핀 구조물(140)의 프로파일에 영향을 미치지 않는 것을 보장하기 위해, 더미 핀 구조물(150)의 제거 속도가 격리층(160)의 제거 속도보다 8배 초과하여 높다는 것을 의미한다. 만약 선택비가 8보다 낮으면, 더미 핀 구조물(150)에 인접해 있는 격리층(160)이 또한 동시적으로 제거되어 활성 핀 구조물(140)의 측벽들을 노출시킨다. 이러한 상황에서는, 핀 커트 공정이 활성 핀 구조물(140)의 프로파일에 영향을 미친다. 다양한 실시예들에서, 더미 핀 구조물(150)은 HBr, Cl2, O2, N2, 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 선택적 에칭되지만, 이러한 예시로 한정되는 것은 아니다. 다양한 실시예들에서, 선택적 에칭 공정은 TMAH(tetramethylammonium hydroxide), NH3 또는 이들의 조합의 용액을 이용한 습식 에칭 공정이지만, 이러한 예시로 한정되는 것은 아니다. 다양한 실시예들에서, 선택비는 약 10 내지 약 13의 범위 내에 있다.
도 4h에서 도시된 바와 같이, 더미 핀 구조물(150)은 선택적 에칭 이후에 기판(110) 위로 높이(H1)를 포함하지만, 이러한 예시로 한정되는 것은 아니다. 다양한 실시예들에서, 선택비는 기판(110) 위의 더미 핀 구조물(150)을 완전히 제거하도록 제어된다. 몇몇의 실시예들에서, 선택비는 기판(110) 위의 높이(H1)를 조절하도록 제어된다. 또한, 후속 공정에서 격리층(160)과 동일한 물질이 개구(415) 내에 재충전(refill)된다. 기판(110) 상에서 보다 높은 높이(H1)를 갖는 더미 핀 구조물(150)이 남도록 선택비를 제어하는 경우, 물질의 재충전 동안 기계적 부하(mechanical loading)는 감소되고, 이에 따라 후속 공정의 효율성을 증대시킨다.
도 4i에서, 격리층(160)과 동일한 물질이 개구(415) 내에 재충전되고, 격리층(160)의 최상면을 평탄화하기 위해 제2 CMP 공정이 수행된다. 다양한 실시예들에서, 상기 물질은 격리층(160)과는 상이하다. 제2 CMP 공정은, 과잉 물질을 제거하며, 격리층(160)이 평평한 최상면을 갖는 것을 보장하도록 제1 하드마스크(212)에서 중지된다.
도 4j에서, 제1 하드마스크(212)는 제거되고, 격리층(160)이 활성 핀 구조물(140)의 최상면에 대응되어 리세싱된다. 앞서언급한 바와 같이, 제2 CMP 공정은 제1 하드마스크(212)를 노출시키도록 제1 하드마스크(212)에서 중지된다. 제1 하드마스크(212)를 제거하기 위해 에칭 공정이 적용된다. 또한, 격리층(160)을 리세싱하기 위해 에치백(etching back) 공정이 적용되는데, 여기서, 격리층(160)의 최상면은 활성 핀 구조물(140)의 최상면 아래에 있다. 하지만, 격리층(160)의 최상면은 더미 핀 구조물(150)의 최상면 위에 있고, 이에 따라 격리층(160)은 더미 핀 구조물(150)을 완전히 덮는다. 다양한 실시예들에서, 제1 하드마스크(212)는 H3PO4 용액을 이용한 습식 에칭 공정에 의해 제거된다. 다양한 실시예들에서, 격리층은 HF의 용액을 이용한 습식 에칭 공정에 의해 리세싱된다.
도 4k에서, 게이트(170)가 활성 핀 구조물(150) 상에 형성되고, 활성 핀 구조물(150)의 측벽들과 오버랩된다. 게이트(170)는 다결정 실리콘(poly-Si), 다결정 실리콘 게르마늄(poly-SiGe), 실리콘 질화물, 또는 다른 적절한 물질들로 형성된다. 게이트(170)는 퇴적 및 패터닝을 비롯한 적절한 프로시저에 의해 형성된다. 패터닝 공정은 리소그래피 및 에칭을 더 포함한다. 다양한 예시들에서, 퇴적은 CVD, PVD, ALD, 열 산화, 다른 적절한 기술들, 또는 이들의 조합을 포함한다. 리소그래피 공정은 포토레지스트(또는, 레지스트) 코팅(예컨대, 스핀 온 코팅), 소프트 베이킹, 마스크 정렬, 노광, 노광 후 베이킹, 포토레지스트 현상, 린싱, 드라잉(예컨대, 하드 베이킹), 다른 적절한 공정들 및/또는 이들의 조합을 포함한다. 에칭 공정은 건식 에칭, 습식 에칭, 및/또는 다른 에칭 방법들(예컨대, 반응 이온 에칭)을 포함한다. 다양한 실시예들에서, 게이트(170)는 소스/드레인 형성 동안의 S/D 활성화를 위한 열처리 어닐링과 같은 고온 열처리 공정들 이후에 하이 k(high-k; HK) 유전체층 및 금속 게이트(metal gate; MG) 전극으로 나중에 대체된다.
앞서언급한 바와 같이, 선택비는 더미 핀 구조물(150)의 높이(H1)를 조절하도록 제어된다. 이를 바탕으로, 다양한 본 실시예들은 핀 구조물들의 높이들을 제어하는 공정을 제공한다. 도 5a에서 도시된 바와 같이, 제1 핀 구조물(520)과 제2 핀 구조물(530)이 기판(510)으로부터 형성되며, 제1 핀 구조물(520)과 제2 핀 구조물(530) 둘 다는 기판(510) 위로 높이(H2)를 갖는다. 제1 핀 구조물(520)과 제2 핀 구조물(530)을 형성하도록 기판(510)의 일부분들은 제거된다. 또한, 제1 하드마스크(522)가 제1 핀 구조물(520) 상에 배치되고, 제2 하드마스크(532)가 제2 핀 구조물(530) 상에 배치되며, 제1 하드마스크(522)와 제2 하드마스크(532)는 하드마스크층으로부터 형성된다. 또한, 격리층(540)은 제1 핀 구조물(520)과 제2 핀 구조물(530) 위를 덮으며, 격리층(540)의 최상면은 평탄화된다. 보다 구체적으로, 격리층(160)은 또한 제1 하드마스크(522)와 제2 하드마스크(532) 위를 덮는다.
도 5b에서, 하드마스크(522)를 노출시키도록 제1 핀 구조물들(520) 위의 격리층(540)의 일부분이 제거된다. 그런 후, 제1 핀 구조물들(520)을 노출시키는 개구(541)를 형성하기 위해 제1 하드마스크(522)는 제거된다. 격리층(540)은 도 4d에서 도시된 중간층, 바닥층 및 패터닝된 층을 갖는 마스크를 이용하여 제거되며, 이에 대한 상세사항은 여기서는 설명하지 않는다. 다양한 실시예들에서, 제1 하드마스크(522)는 H3PO4 용액을 이용한 습식 에칭 공정에 의해 제거된다. 다양한 실시예들에서, 제1 하드마스크(522)는 CH3F, CH2F2, O2, 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 제거된다.
도 5c에서, 제1 핀 구조물(520)은 선택적 에칭되며, 개구(542)가 형성된다. 제1 핀 구조물(520)의 높이(H2)를 높이(H3)로 감소시키고, 이에 따라 개구(542)가 남도록 제1 핀 구조물(520)은 개구(541)를 통해 선택적 에칭된다. 기판(510) 위로 높이(H3)가 남도록 격리층(540)에 대한 제1 핀 구조물(520)의 제1 선택비가 제어된다. 다양한 실시예들에서, 제1 핀 구조물(520)은 HBr, Cl2, O2, N2, 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 선택적 에칭되지만, 이러한 예시로 한정되는 것은 아니다. 다양한 실시예들에서, 제1 핀 구조물(520)은 TMAH, NH3, 또는 이들의 조합의 용액을 이용한 습식 에칭 공정에 의해 선택적 에칭되지만, 이러한 예시로 한정되는 것은 아니다. 다양한 실시예들에서, 제1 핀 구조물(520)을 선택적 에칭하는 동안에 개구(542)의 프로파일 및 임계 치수를 제어하기 위해 제1 선택비는 8을 넘는다. 몇몇의 실시예들에서, 제1 선택비는 약 8 내지 약 15의 범위 내에 있다. 몇몇의 실시예들에서, 제1 선택비는 약 10 내지 약 13의 범위 내에 있다.
도 5d를 참조하면, 격리층(540)과 동일한 물질이 개구(542) 내에 재충전되고, 격리층(540)의 최상면을 평탄화하기 위해 CMP 공정이 수행된다.
도 5e에서, 하드마스크(532)를 노출시키도록 제2 핀 구조물들(530) 위의 격리층(540)의 일부분이 제거된다. 그런 후, 제2 핀 구조물(530)을 노출시키는 개구(543)를 형성하기 위해 제2 하드마스크(532)는 제거된다. 격리층(540)은 도 4d에서 도시된 중간층, 바닥층 및 패터닝된 층을 갖는 마스크를 이용하여 제거되며, 이에 대한 상세사항은 여기서는 설명하지 않는다. 다양한 실시예들에서, 제2 하드마스크(532)는 H3PO4 용액을 이용한 습식 에칭 공정에 의해 제거된다. 다양한 실시예들에서, 제1 하드마스크(522)는 CH3F, CH2F2, O2, 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 제거된다.
도 5f를 참조하면, 제2 핀 구조물(530)은 선택적 에칭되며, 개구(544)가 형성된다. 제2 핀 구조물(530)의 높이(H2)를 높이(H4)로 감소시키고, 이에 따라 개구(544)가 남도록 제2 핀 구조물(530)은 개구(543)를 통해 선택적 에칭된다. 이러한 선택적 에칭 공정에서 기판(510) 위로 높이(H4)가 남도록 격리층(540)에 대한 제2 핀 구조물(530)의 제2 선택비가 제어된다. 다양한 실시예들에서, 제2 핀 구조물(530)은 HBr, Cl2, O2, N2, 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 선택적 에칭되지만, 이러한 예시로 한정되는 것은 아니다. 다양한 실시예들에서, 제2 핀 구조물(530)은 TMAH, NH3, 또는 이들의 조합의 용액을 이용한 습식 에칭 공정에 의해 선택적 에칭되지만, 이러한 예시로 한정되는 것은 아니다. 다양한 실시예들에서, 제2 선택비는 8을 넘는다. 몇몇의 실시예들에서, 제2 선택비는 약 8 내지 약 15의 범위 내에 있다. 몇몇의 실시예들에서, 제2 선택비는 약 10 내지 약 13의 범위 내에 있다.
도 5f에서 도시된 바와 같이, 제1 핀 구조물(520)의 감소된 높이는 제2 핀 구조물(530)의 감소된 높이보다 높기 때문에, 제1 핀 구조물(520)의 높이(H3)는 제2 핀 구조물(530)의 높이(H4)보다 낮다. 감소된 높이는 선택적 에칭에 의해 감소된 핀 구조물(520 또는 530)의 높이를 표현하며, 이것은 핀 구조물(520 또는 530)의 에칭 깊이이다. 격리층(160)에 대한 핀 구조물들(520, 530)의 상이한 선택비들을 제어함으로써, 상이한 높이들을 갖는 핀 구조물들이 Fin-FET 디바이스에서 제조될 수 있고, 이에 따라 응용의 범위를 확대시킨다. 다양한 실시예들에서, 제1 핀 구조물(520)의 감소된 높이가 제2 핀 구조물(530)의 감소된 높이보다 낮기 때문에, 제1 핀 구조물(520)의 높이(H3)는 제2 핀 구조물(530)의 높이(H4)보다 높다.
도 5g를 참조하면, 격리층(540)이 제1 핀 구조물(520)과 제2 핀 구조물(530)의 최상면에 대응되어 리세싱된다. 격리층(540)을 리세싱하기 위해 에치백 공정이 적용되며, 격리층(540)의 최상면은 제1 핀 구조물(520)과 제2 핀 구조물(530)의 최상면 아래에 있다. 보다 구체적으로, 기판(510) 위의 격리층(540)의 두께는 높이들(H3, H4)보다 작다. 다양한 실시예들에서, 격리층(540)은 HF의 용액을 이용한 습식 에칭 공정에 의해 리세싱된다.
도 5h로 이어져서, 제1 게이트(550)가 제1 핀 구조물들(520) 상에 형성되고 제1 핀 구조물(520)의 측벽들과 오버랩되며, 제2 게이트(560)가 제2 핀 구조물들(530) 상에 형성되고 제2 핀 구조물(530)의 측벽들과 오버랩된다. 제1 게이트(550)와 제2 게이트(560)는 다결정 실리콘(poly-Si), 다결정 실리콘 게르마늄(poly-SiGe), 실리콘 질화물, 또는 다른 적절한 물질들로 형성된다. 다양한 실시예들에서, 제1 게이트(550)와 제2 게이트(560)는 소스/드레인 형성 동안의 S/D 활성화를 위한 열처리 어닐링과 같은 고온 열처리 공정들 이후에 하이 k(high-k; HK) 유전체층 및 금속 게이트(metal gate; MG) 전극으로 나중에 대체된다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.

Claims (10)

  1. Fin-FET 디바이스를 제조하는 공정에 있어서,
    기판으로부터 활성 핀 구조물과 더미 핀 구조물을 형성하는 단계;
    상기 활성 핀 구조물과 상기 더미 핀 구조물 위에 격리층을 덮는 단계;
    상기 더미 핀 구조물 위의 상기 격리층을 제거하는 단계; 및
    상기 더미 핀 구조물을 선택적 에칭하는 단계
    를 포함하며, 상기 격리층에 대한 상기 더미 핀 구조물의 선택비는 8을 넘는 것인, Fin-FET 디바이스를 제조하는 공정.
  2. 제1항에 있어서, 상기 기판으로부터 상기 활성 핀 구조물과 상기 더미 핀 구조물을 형성하는 단계는,
    상기 기판 상에 복수의 핀 스페이서들을 형성하는 단계; 및
    상기 핀 스페이서들을 통해 상기 기판을 제거하는 단계
    를 포함한 것인, Fin-FET 디바이스를 제조하는 공정.
  3. 제1항에 있어서, 상기 더미 핀 구조물은, i) TMAH, NH3 또는 이들의 조합의 용액을 이용한 습식 에칭 공정, 또는 ii) HBr, Cl2, O2, N2 또는 이들의 조합의 플라즈마를 이용한 건식 에칭 공정에 의해 선택적 에칭되는 것인, Fin-FET 디바이스를 제조하는 공정.
  4. 제1항에 있어서, 상기 선택비는 8 내지 15의 범위 내에 있는 것인, Fin-FET 디바이스를 제조하는 공정.
  5. Fin-FET 디바이스를 제조하는 공정에 있어서,
    기판 상에 하드마스크층을 형성하는 단계;
    상기 하드마스크층 상에 복수의 핀 스페이서들을 형성하는 단계;
    활성 핀 구조물 상에 제1 하드마스크를 갖도록 하면서 상기 활성 핀 구조물을 형성하고 더미 핀 구조물 상에 제2 하드마스크를 갖도록 하면서 상기 더미 핀 구조물을 형성하기 위해 상기 하드마스크층과 상기 기판을 상기 핀 스페이서들을 통해 제거하는 단계;
    상기 제1 하드마스크와 상기 제2 하드마스크 위에 격리층을 덮는 단계;
    상기 제2 하드마스크 상의 상기 격리층을 제거하는 단계;
    상기 제2 하드마스크를 제거하는 단계; 및
    상기 격리층과 상기 더미 핀 구조물을 제거하는 단계
    를 포함하며, 상기 더미 핀 구조물의 제거 속도는 상기 격리층의 제거 속도보다 8배 초과하여 높은 것인, Fin-FET 디바이스를 제조하는 공정.
  6. 제5항에 있어서, 상기 하드마스크층 상에 상기 복수의 핀 스페이서들을 형성하는 단계는,
    상기 하드마스크층 상에 제1 더미 패턴을 형성하는 단계;
    상기 제1 더미 패턴의 측벽들과 최상면 위에 제1 스페이서층을 덮는 단계;
    상기 제1 스페이서층을 제거하는 단계로서, 상기 제1 더미 패턴의 측벽들 상의 상기 제1 스페이서층은 남겨지는 것인, 상기 제1 스페이서층을 제거하는 단계; 및
    상기 제1 더미 패턴을 제거하는 단계
    를 포함한 것인, Fin-FET 디바이스를 제조하는 공정.
  7. 제5항에 있어서,
    상기 제1 하드마스크와 상기 제2 하드마스크 위에 상기 격리층을 덮은 후, 상기 격리층의 최상면을 평탄화하는 단계
    를 더 포함하는 Fin-FET 디바이스를 제조하는 공정.
  8. 제6항에 있어서,
    상기 격리층과 상기 더미 핀 구조물을 제거한 후 상기 격리층을 재충전(refill)하는 단계;
    상기 제1 하드마스크를 노출시키도록 상기 격리층을 평탄화하는 단계;
    상기 제1 하드마스크를 제거하는 단계; 및
    상기 활성 핀 구조물의 최상면에 대응하는 상기 격리층을 리세싱하는 단계
    를 더 포함하는 Fin-FET 디바이스를 제조하는 공정.
  9. 제6항에 있어서,
    상기 활성 핀 구조물 상에 있고, 상기 활성 핀 구조물의 측벽들과 오버랩되는 게이트를 형성하는 단계
    를 더 포함하는 Fin-FET 디바이스를 제조하는 공정.
  10. 핀 구조물들의 높이들을 제어하는 공정에 있어서,
    기판으로부터 제1 핀 구조물과 제2 핀 구조물을 형성하는 단계;
    상기 제1 핀 구조물과 상기 제2 핀 구조물 위에 격리층을 덮는 단계;
    상기 제1 핀 구조물 위의 상기 격리층을 제거하는 단계;
    상기 제1 핀 구조물의 높이를 감소시키도록 상기 격리층에 대한 상기 제1 핀 구조물의 제1 선택비를 제어하는 단계;
    상기 격리층을 재충전하는 단계;
    상기 제2 핀 구조물 위의 상기 격리층을 제거하는 단계; 및
    상기 제2 핀 구조물의 높이를 감소시키도록 상기 격리층에 대한 상기 제2 핀 구조물의 제2 선택비를 제어하는 단계
    를 포함하며, 상기 제1 핀 구조물과 상기 제2 핀 구조물은 상이한 높이들을 포함한 것인, 핀 구조물들의 높이들을 제어하는 공정.
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