KR20210130622A - 더미 핀으로부터의 게이트 유전체의 선택적 제거 - Google Patents

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KR20210130622A
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate

Abstract

방법은, 활성 채널 영역을 형성하는 단계, 더미 채널 영역을 형성하는 단계, 활성 채널 영역 위에 제1 게이트 유전체층을 형성하는 단계, 더미 채널 영역 위에 제2 게이트 유전체층을 형성하는 단계, 더미 채널 영역으로부터 제2 게이트 유전체층을 제거하는 단계, 더미 채널 영역 위의 그리고 더미 채널 영역과 접촉하는 게이트 격리 영역을 형성하는 단계, 및 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계를 포함한다. 제1 게이트 스택은 활성 채널 영역 상에 있다. 게이트 격리 영역은 제2 게이트 스택으로부터 제1 게이트 스택을 분리시킨다.

Description

더미 핀으로부터의 게이트 유전체의 선택적 제거{SELECTIVE REMOVAL OF GATE DIELECTRIC FROM DUMMY FIN}
[우선권 주장 및 상호 참조]
본 출원은 2020년 4월 21일자로 출원되고 발명의 명칭이 "Selective Deposition of gate Dielectric for Gate Formation Benefit"인 미국 가특허 출원 제63/013,105호의 이익을 주장하고; 이 출원은 이로써 본 명세서에 참조로 포함된다.
금속-산화물-반도체(Metal-Oxide-Semiconductor; MOS) 디바이스들은 집적 회로들에서의 기본 구축 요소들이다. MOS 디바이스는, p-타입 또는 n-타입 불순물들이 도핑되는 폴리실리콘으로 형성되는 게이트 전극을 가질 수도 있는데, 이 불순물들은 이온 주입 또는 열 확산과 같은 도핑 프로세스들을 사용하여 도핑된다. 게이트 전극의 일 함수(work function)가 실리콘의 대역단(band-edge)으로 조정될 수도 있다. n-타입 금속-산화물-반도체(n-type Metal-Oxide-Semiconductor; NMOS) 디바이스의 경우, 일 함수는 실리콘의 전도대(conduction band)에 가깝게 조정될 수도 있다. P-타입 금속-산화물-반도체(P-type Metal-Oxide-Semiconductor; PMOS) 디바이스의 경우, 일 함수는 실리콘의 가전자대(valence band)에 가깝게 조정될 수도 있다. 적절한 불순물들을 선택함으로써 폴리실리콘 게이트 전극의 일 함수의 조정이 달성될 수 있다.
폴리실리콘 게이트 전극들을 갖는 MOS 디바이스들은 캐리어 공핍 효과(carrier depletion effect)를 나타내는데, 이는 폴리 공핍 효과(poly depletion effect)라고도 또한 알려져 있다. 폴리 공핍 효과는, 인가된 전기장들이 게이트 유전체들에 가까운 게이트 영역들로부터 캐리어들을 완전히 없애서 공핍 층들을 형성할 때 발생한다. n-도핑된 폴리실리콘 층에서, 공핍 층은, 이온화된 비-이동성 도너 사이트들을 포함하고, 여기서 p-도핑된 폴리실리콘 층에서, 공핍 층은, 이온화된 비-이동성 억셉터 사이트들을 포함한다. 공핍 효과는 유효 게이트 유전체 두께의 증가를 초래하여, 그것이 반도체의 표면에 반전 층(inversion layer)이 생성되기 더 어렵게 만든다.
폴리 공핍 문제는 금속 게이트 전극들을 형성함으로써 해결될 수도 있고, 여기서 NMOS 디바이스들 및 PMOS 디바이스들에 사용되는 금속성 게이트들이 또한 대역단 일 함수들을 가질 수도 있다. 이에 따라, 결과적인 금속 게이트들은, NMOS 디바이스들 및 PMOS 디바이스들의 요건들을 충족시키기 위한 복수의 층들을 포함한다.
금속 게이트들의 형성은 전형적으로, 더미 게이트 유전체들 및 더미 게이트 전극들을 형성하는 것, 더미 게이트 유전체들 및 더미 게이트 전극들을 제거하여 트렌치들을 형성하는 것, 하이-k(high-k) 유전체층들 및 금속 층들을 트렌치들 내에 퇴적시키는 것, 그리고 화학적 기계적 연마(Chemical Mechanical Polish; CMP) 프로세스를 수행하여 하이-k 유전체층 및 금속 층들의 과잉 부분들을 제거하는 것을 수반한다. 금속 층들의 나머지 부분들이 금속 게이트들을 형성한다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처(feature)들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6, 도 7aa, 도 7ab, 도 7b, 도 8a, 도 8b, 도 9aa, 도 9ab, 및 도 9b는 일부 실시예들에 따른 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET)들의 형성에 있어서의 중간 스테이지들의 사시도들 및 단면도들을 예시한다.
도 10 내지 도 13, 도 14 내지 도 17, 도 18 내지 도 21, 및 도 22 내지 도 25는 일부 실시예들에 따른 유전체 더미 핀들의 형성에 있어서의 다양한 실시예들의 중간 스테이지들을 예시한다.
도 26 내지 도 30, 도 31 내지 도 35, 및 도 36 내지 도 40은 일부 실시예들에 따른 더미 게이트 유전체의 선택적 형성 및 제거 그리고 게이트 격리 영역들의 형성에 있어서의 다양한 실시예들의 중간 스테이지들을 예시한다.
도 41 내지 도 44, 도 45 내지 도 48, 그리고 도 49 및 도 50은 일부 실시예들에 따른 더미 게이트 유전체들의 선택적 형성 및 제거에 있어서의 다양한 실시예들의 중간 스테이지들을 예시한다.
도 51 내지 도 53, 도 54 내지 도 56, 및 도 57 내지 도 59는 일부 실시예들에 따른 더미 게이트 유전체들의 선택적 형성 및 제거에 있어서의 다양한 실시예들의 중간 스테이지들을 예시한다.
도 60 및 도 61은 일부 실시예들에 따른 구조물들의 일부 부분들의 단면도들을 예시한다.
도 62는 일부 실시예들에 따른 더미 핀 및 게이트 격리 영역의 단면도를 예시한다.
도 63은 일부 실시예들에 따른 게이트 격리 영역들을 형성하기 전에 더미 게이트 유전체들의 선택적 제거로 트랜지스터들을 형성하기 위한 프로세스 흐름을 예시한다.
다음의 개시내용은 본 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 후술된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 부가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
추가로, "아래에 놓인(underlying)", "아래에(below)", "하부(lower)", "위에 놓인(overlying)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향(orientation)에 부가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.
유전체 더미 핀들로부터의 더미 게이트 유전체들의 사전 제거(pre-removal) 그리고 그 후에 게이트 격리 영역들의 형성, 그리고 대응하는 핀 전계 효과 트랜지스터(FinFET)들의 형성이 일부 실시예들에 따라 제공된다. 본 명세서에서 논의되는 실시예들은 본 개시내용의 청구 대상을 제조 또는 사용하는 것을 가능하게 하는 예들을 제공하기 위한 것이고, 본 기술분야의 통상의 기술자가 상이한 실시예들의 고려된 범주들 내에 있으면서 이루어질 수 있는 수정들을 쉽게 이해할 것이다. 다양한 도면들 및 예시적인 실시예들 전반에 걸쳐, 동일한 요소들을 지정하기 위해 동일한 참조 번호들이 사용된다. 방법 실시예들이 특정 순서로 수행되는 것으로 논의될 수도 있지만, 다른 방법 실시예들이 임의의 논리적 순서로 수행될 수도 있다.
도 1 내지 도 4, 도 5a, 도 5b, 도 6, 도 7aa, 도 7ab, 도 7b, 도 8a, 도 8b, 도 9aa, 도 9ab, 및 도 9b는 본 개시내용의 일부 실시예들에 따른 FinFET들, 게이트 격리 영역들 및 유전체 더미 핀들의 형성에 있어서의 중간 스테이지들의 사시도들 및 단면도들을 예시한다. 대응하는 프로세스들이 또한 도 63에 도시된 바와 같은 프로세스 흐름(300)에 개략적으로 반영된다.
도 1은 초기 구조물의 사시도를 예시한다. 초기 구조물은, 기판(20)을 더 포함하는 웨이퍼(10)를 포함한다. 기판(20)은, 실리콘 기판, 실리콘 게르마늄 기판, 또는 다른 반도체 물질들로 형성되는 기판일 수도 있는 반도체 기판일 수도 있다. 기판(20)은 p-타입 또는 n-타입 불순물로 도핑될 수도 있다. 얕은 트렌치 격리(Shallow Trench Isolation; STI) 영역들과 같은 격리 영역들(22)이 기판(20)의 상단 표면으로부터 기판(20) 내로 연장되도록 형성된다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 302로서 예시되어 있다. 이웃하는 STI 영역들(22) 사이의 기판(20)의 부분들이 반도체 스트립들(24)이라고 지칭된다. 본 개시내용의 일부 실시예들에 따르면, 반도체 스트립들(24)은 원래 기판(20)의 부분들이고, 따라서 반도체 스트립들(24)의 물질은 기판(20)의 물질와 동일하다. 본 개시내용의 대안적인 실시예들에 따르면, 반도체 스트립들(24)은, STI 영역들(22) 사이의 기판(20)의 부분들을 에칭하여 리세스들을 형성하고, 리세스들에서 다른 반도체 물질을 재성장시키기 위한 에피택시 프로세스를 수행함으로써 형성되는 대체 스트립들이다. 이에 따라, 반도체 스트립들(24)은 기판(20)의 반도체 물질와는 상이한 반도체 물질로 형성된다. 일부 실시예들에 따르면, 반도체 스트립들(24)은 InP, GaAs, AlAs, InAs, InAlAs, InGaAs, 또는 이와 유사한 것과 같은 III-V 화합물 반도체, 또는 Si, SiP, SiC, SiPC, SiGe, SiGeB, Ge로 형성된다.
STI 영역들(22)은, 기판(20)의 표면 층의 열 산화를 통해 형성되는 열 산화물일 수도 있는 라이너 산화물(liner oxide)(별개로 도시되지 않음)을 포함할 수도 있다. 라이너 산화물은 또한, 예를 들어, 원자 층 퇴적(Atomic Layer Deposition; ALD), 고밀도 플라즈마 화학적 기상 증착(High-Density Plasma Chemical Vapor Deposition; HDPCVD), 또는 화학적 기상 증착(Chemical Vapor Deposition; CVD), 또는 이와 유사한 것을 사용하여 형성되는 퇴적된 실리콘 산화물층일 수도 있다. STI 영역들(22)은 또한 라이너 산화물 위의 유전체 물질을 포함할 수도 있고, 여기서 유전체 물질은 유동성 화학적 기상 증착(Flowable Chemical Vapor Deposition; FCVD), 스핀-온, 또는 이와 유사한 것을 사용하여 형성될 수도 있다.
도 2는 유전체 더미 스트립(25)의 형성 및 STI 영역들(22)의 리세싱을 예시한다. 반도체 스트립들(24) 및 유전체 더미 스트립(25)의 상부 부분들은 STI 영역들(22)의 상단 표면들보다 더 높게 돌출되어 돌출 (반도체) 핀들(24') 및 (유전체) 더미 핀(25')을 각각 형성한다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 304로서 예시되어 있다. 돌출 핀들(24') 및 더미 핀(25')은 각각 활성 채널 영역들(24') 및 더미 채널 영역(25')이라고도 또한 지칭될 수도 있다. 유전체 더미 스트립(25) 및 더미 핀(25')을 형성하기 위한 세부사항들이, 후속 단락들에서 논의될 도 10 내지 도 13, 도 14 내지 도 16, 도 18 내지 도 21, 및 도 22 내지 도 25에 도시된 실시예들에 상세히 예시되어 있다. 본 개시내용의 일부 실시예들에 따르면, 더미 스트립(25)의 물질은 SiN, SiON, SiOCN, SiC, SiOC, SiO2, 또는 이와 유사한 것과 같은 실리콘 기반 유전체 물질을 포함한다. 본 개시내용의 대안적인 실시예들에 따르면, 더미 스트립(25)의 물질은 TaN, TaO, HfO, 또는 이와 유사한 것과 같은 금속 기반 유전체 물질(산화물 또는 질화물)를 포함한다. 유전체 더미 스트립(25)의 저부 표면은 STI 영역들(22)의 상단 표면들보다 더 높거나, 이들과 동일 높이로 되거나, 또는 이들보다 더 낮을 수도 있고, STI 영역들(22)의 저부 표면들과 동일 높이로 되거나 또는 이들보다 더 높을 수도 있다. 더미 핀(25)은, 상이한 물질들로 형성되는 복수의 층들을 갖는 다층 구조물 또는 단층 구조물을 가질 수도 있다.
일부 실시예들에 따르면, 돌출 반도체 핀들(24') 및 유전체 더미 핀(25')을 형성하기 위한 STI 영역들(22)의 리세싱은 건식 에칭 프로세스를 사용하여 수행될 수도 있고, 여기서, 예를 들어, HF3 및 NH3이 에칭 가스들로서 사용된다. 대안적인 실시예들에 따르면, STI 영역들(22)의 리세싱은 습식 에칭 프로세스를 통해 수행된다. 에칭 화학물은, 예를 들어, HF 용액을 포함할 수도 있다.
상기에 예시된 실시예들에서, 핀들은 임의의 적합한 방법에 의해 패터닝될 수도 있다. 예를 들어, 핀들은 더블-패터닝 또는 멀티-패터닝 프로세스들을 포함하는 하나 이상의 포토리소그래피 프로세스들을 사용하여 패터닝될 수도 있다. 일반적으로, 더블-패터닝 또는 멀티-패터닝 프로세스들은 포토리소그래피와 자체 정렬 프로세스(self-aligned process)들을 조합하여, 예를 들어, 다른 경우라면 단일의 직접 포토리소그래피 프로세스를 사용하여 획득가능한 것보다 더 작은 피치들을 갖는 패턴들이 생성되게 한다. 예를 들어, 하나의 실시예에서, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서들이 자체 정렬 프로세스를 사용하여 패터닝된 희생 층 옆에 형성된다. 그 후에, 희생 층이 제거된 후에, 나머지 스페이서들 또는 맨드릴들이 사용되어 핀들을 패터닝할 수도 있다.
도 3을 참조하면, 돌출 핀들(24') 및 더미 핀(25')의 상단 표면들 및 측벽들 상에 더미 게이트 스택들(30)이 형성된다. 더미 게이트 스택들(30)의 형성은, 후속 단락들에서 상세히 논의되는 바와 같이, 돌출 핀들(24') 및 더미 핀들(25') 중 일부 상에 게이트 유전체들(32)을 선택적으로 형성하는 것을 포함할 수도 있다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 306으로서 예시되어 있다. 따라서, 더미 핀들(25')은 대안적으로 더미 채널들이라고 지칭된다. 더미 게이트 전극들(34)은 더미 게이트 유전체들(32) 위에 형성된다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 308로서 예시되어 있다. 도 26 내지 도 40에 도시된 실시예들에서 상세히 논의되는 바와 같이, 더미 게이트 유전체들(32)은 더미 핀들(25')로부터 선택적으로 제거될 수도 있다(도 7b 참조). 그러나, 상이한 디바이스 영역들에서 더미 게이트 유전체들 또는 실제 게이트 유전체들일 수도 있는 게이트 유전체들(32)이 돌출 핀들(24') 상에 남는다. 이에 따라, 돌출 핀들(24') 상에는, 더미 게이트 전극들(34)이 게이트 유전체들(32) 상에 형성되는 한편, 더미 핀들(25') 상에는, 더미 게이트 전극들(34)이 더미 핀들(25')과 물리적으로 접촉한다.
다시 도 3을 참조하면, 게이트 유전체들(32)은 실리콘 산화물, 실리콘 질화물, 또는 이와 유사한 것으로 형성되거나 또는 이를 포함할 수도 있다. 형성 프로세스에 따라, 게이트 유전체들(32)은 STI 영역들(22)의 상부 상의 수평 부분들을 포함할 수도 있거나 또는 포함하지 않을 수도 있다. 더미 게이트 전극들(34)은, 예를 들어, 폴리실리콘 또는 비정질 실리콘을 사용하여 형성될 수도 있고, 다른 물질들이 또한 사용될 수도 있다. 더미 게이트 스택들(30) 각각은, 더미 게이트 전극(34) 위의 하나의(또는 복수의) 하드 마스크 층(36)을 또한 포함할 수도 있다. 하드 마스크 층들(36)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 또는 이들의 다층들로 형성될 수도 있다. 더미 게이트 스택들(30)은 하나 또는 복수의 돌출 핀들(24'), 더미 핀들(25'), 및 STI 영역들(22) 위에 교차할 수도 있다. 더미 게이트 스택들(30)은, 돌출 핀들(24')의 길이 방향들에 수직인 길이 방향들을 또한 갖는다.
다음으로, 도 3에 또한 도시된 바와 같이, 게이트 스페이서들(38)이 더미 게이트 스택들(30)의 측벽들 상에 형성된다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 310으로서 예시되어 있다. 본 개시내용의 일부 실시예들에 따르면, 게이트 스페이서들(38)은 실리콘 질화물, 실리콘 산화물, 실리콘 탄질화물, 실리콘 산질화물, 실리콘 산탄질화물, 또는 이와 유사한 것과 같은 유전체 물질로 형성되고, 복수의 유전체층들을 포함하는 다층 구조물 또는 단층 구조물을 가질 수도 있다.
본 개시내용의 일부 실시예들에 따르면, 더미 게이트 스택(30) 및 게이트 스페이서들(38)에 의해 커버되지 않는 돌출 핀들(24')의 부분들을 에칭하기 위해 에칭 단계가 수행되어, 도 4에 도시된 구조물이 생성된다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 312로서 예시되어 있다. 리세싱은 이방성일 수도 있고, 따라서 더미 게이트 스택들(30) 및 게이트 스페이서들(38) 바로 아래에 놓인 핀들(24')의 부분들이 보호되고, 에칭되지 않는다. 리세싱된 반도체 스트립들(24)의 상단 표면들은 일부 실시예들에 따라 STI 영역들(22)의 상단 표면들(22A)보다 더 낮을 수도 있다. 돌출 핀들(24')의 에칭된 부분들에 의해 남겨진 공간들이 리세스들(40)이라고 지칭된다. 에칭 프로세스에서, 유전체 더미 핀(25')은 에칭되지 않는다. 예를 들어, 돌출 핀들(24')은 NF3과 NH3의 혼합물, HF와 NH3의 혼합물, 또는 이와 유사한 것을 사용하여 에칭될 수도 있다.
다음으로, 리세스들(40)로부터 반도체 물질을 선택적으로 성장시킴으로써 에피택시 영역들(소스/드레인 영역들)(42)이 형성되어, 도 5a의 구조물이 생성된다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 314로서 예시되어 있다. 일부 실시예들에 따르면, 에피택시 영역들(42)은 실리콘 게르마늄, 실리콘, 실리콘 탄소, 또는 이와 유사한 것을 포함한다. 결과적인 FinFET이 p-타입 FinFET인지 또는 n-타입 FinFET인지 여부에 따라, p-타입 또는 n-타입 불순물이 에피택시의 진행에 따라 인시츄 도핑될 수도 있다. 예를 들어, 결과적인 FinFET이 p-타입 FinFET일 때, SiB, 실리콘 게르마늄 붕소(SiGeB), GeB, 또는 이와 유사한 것이 성장될 수도 있다. 이와 반대로, 결과적인 FinFET이 n-타입 FinFET일 때, 실리콘 인(SiP), 실리콘 탄소 인(SiCP), 또는 이와 유사한 것이 성장될 수도 있다. 본 개시내용의 대안적인 실시예들에 따르면, 에피택시 영역들(42)은 III-V 화합물 반도체 예컨대 GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlAs, AlP, GaP, 이들의 조합물들, 또는 이들의 다층들로 형성된다. 에피택시 영역들(42)이 리세스들(40)을 완전히 충전한 후에, 에피택시 영역들(42)이 수평으로 확장되기 시작할 수도 있고, 패싯들이 형성될 수도 있다.
도 5b는 본 개시내용의 대안적인 실시예들에 따른 클래딩 소스/드레인 영역들(42)의 형성을 예시한다. 이들 실시예들에 따르면, 도 4에 도시된 바와 같은 돌출 핀들(24')이 리세싱되지 않고, 에피택시 영역들(41)이 돌출 핀들(24') 상에서 성장된다. 에피택시 영역들(41)의 물질은, 결과적인 FinFET가 p-타입 또는 n-타입 FinFET인지 여부에 따라, 도 5a에 도시된 바와 같은 에피택시 반도체 물질(42)의 물질와 유사할 수도 있다. 이에 따라, 소스/드레인 영역들(42)은 돌출 핀들(24') 및 에피택시 영역(41)을 포함한다. n-타입 불순물 또는 p-타입 불순물을 주입하기 위해 주입이 수행될 수도 있다(또는 수행되지 않을 수도 있다).
도 6은 콘택트 에칭 정지층(Contact Etch Stop Layer; CESL)(46) 및 층간 유전체(Inter-Layer Dielectric; ILD)(48)의 형성 후의 구조물의 사시도를 예시한다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 316으로서 예시되어 있다. CESL(46)은 실리콘 질화물, 실리콘 탄질화물, 또는 이와 유사한 것으로 형성될 수도 있다. CESL(46)은, 예를 들어, ALD 또는 CVD와 같은 컨포멀 퇴적 방법(conformal deposition method)을 사용하여 형성될 수도 있다. ILD(48)는, 예를 들어, FCVD, 스핀-온 코팅, CVD, 또는 다른 퇴적 방법을 사용하여 형성되는 유전체 물질을 포함할 수도 있다. ILD(48)는 또한 산소 함유 유전체 물질로 형성되거나 또는 이를 포함할 수도 있는데, 이 산소 함유 유전체 물질은 실리콘 산화물, 포스포-실리케이트 유리(Phospho-Silicate Glass; PSG), 보로-실리케이트 유리(Boro-Silicate Glass; BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass; BPSG), 또는 이와 유사한 것과 같은 실리콘-산화물 기반일 수도 있다. ILD(48), 더미 게이트 스택들(30), 및 게이트 스페이서들(38)의 상단 표면들이 서로 동일 높이로 되도록 화학적 기계적 연마(CMP) 프로세스 또는 기계적 그라인딩 프로세스와 같은 평탄화 프로세스가 수행된다. 본 개시내용의 일부 실시예들에 따르면, 평탄화 프로세스는 하드 마스크들(36)의 상단 표면들 상에서 정지된다. 대안적인 실시예들에 따르면, 하드 마스크들(36)은 또한 평탄화 프로세스 동안 제거되고, 평탄화 프로세스는 더미 게이트 전극들(34)의 상단 표면들 상에서 정지된다.
도 7aa 및 도 7ab는 웨이퍼(10)에서(그리고 동일한 칩에서)의 디바이스 영역들(100 및 200) 각각과 그 안에 형성된 구조물을 예시한다. 일부 실시예들에 따르면, 디바이스 영역(100)은 코어 디바이스 영역(때때로 로직 디바이스 영역이라고 지칭됨)을 포함하고 이에 제한되지 않으며, 디바이스 영역(200)은 입출력(Input-Output; IO) 디바이스 영역을 포함하고 이에 제한되지 않는다. 이에 따라, 디바이스 영역들(100 및 200)에 형성된 FinFET들은 일부 예시적인 실시예들에 따라 각각 코어 FinFET 및 IO FinFET일 수도 있다.
디바이스 영역(100)에서의 피처들을 디바이스 영역(200)에서의 피처들과 구별하기 위해, 디바이스 영역(100)에서의 피처들은 도 6의 대응하는 피처들의 참조 번호들에 숫자 100을 더한 것을 사용하여 표현될 수도 있고, 디바이스 영역(200)에서의 피처들은 도 6의 대응하는 피처들의 참조 번호들에 숫자 200을 더한 것을 사용하여 표현될 수도 있다. 예를 들어, 도 7aa 및 도 7ab의 소스/드레인 영역들(142 및 242)은 각각 도 6의 소스/드레인 영역(42)에 대응한다. 피처들은 또한, 구별이 필요하지 않을 때 또는 피처가 디바이스 영역들(100 및 200) 둘 다로 연장될 수도 있음을 표시하기 위해, 피처 참조 번호 앞에 숫자 1 또는 2를 부가하는 일 없이 표기될 수도 있다. 디바이스 영역(100) 및 디바이스 영역(200)에서의 대응하는 피처들은 공통 프로세스들에서 형성될 수도 있다.
도 7aa 및 도 7ab를 참조하면, 더미 게이트 스택들(130 및 230)을 에칭하여 개구들(150 및 250)을 각각 형성함으로써 더미-게이트 커팅 프로세스가 수행되는데, 이 개구들은 또한 집합적으로 개구들(50)이라고도 지칭된다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 318로서 예시되어 있다. 따라서, 더미 게이트 스택들(130 및 230) 각각이 개별 부분들로 분리된다. 더미-게이트 커팅 프로세스를 수행하기 위해, 포토 레지스트를 포함할 수도 있는 에칭 마스크(도시되지 않음)가 형성 및 패터닝될 수도 있고, 그 후에 더미 게이트 스택들(130 및 230)을 에칭하는 데 사용된다.
도 7b는 도 7aa 및 도 7ab 중 어느 하나에 도시된 바와 같은 영역 7B-7B로부터 획득되는 단면도를 예시한다. 더미-게이트 커팅 프로세스에서, 유전체 더미 핀(25')이 노출될 때까지 더미 게이트 스택들(30)이 이방성 프로세스들에서 에칭된다. 그 결과, 더미 게이트 스택(30)의 일 부분이 제거된다. 따라서, 긴 더미 게이트 스택(30)이, 서로 연결되지 않은 2개의 개별 부분들(30A 및 30B)로 커팅된다. 더미 게이트 스택(30)의 각각의 개별 부분(30A 및 30B)은 단일-핀 FinFET 또는 멀티-핀 FinFET을 형성하기 위해 1개, 2개, 또는 그 이상의 돌출 핀들(24') 위에 교차할 수도 있다. 더미 게이트 스택들(30)의 에칭 후에, 에칭 마스크는, 예를 들어, 애싱 프로세스에서 제거된다.
다음으로, 개구들(50)은 유전체 영역(들)에 의해 충전되어 게이트 격리 영역들(152 및 252)(집합적으로 게이트 격리 영역들(52)이라고 지칭됨)을 형성하는데, 이 게이트 격리 영역들이 도 8a 및 도 8b에 도시되어 있다. 게이트 격리 영역들(152 및 252)은 디바이스 영역들(100 및 200)에 각각 형성되고, 도 9aa 및 도 9ab에 각각 별개로 도시되어 있다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 320으로서 예시되어 있다. 형성 프로세스는, 유전체 물질(들)를 퇴적시키는 것, 그리고 CMP 프로세스와 같은 평탄화 프로세스를 수행하는 것을 포함한다. 퇴적 프로세스는 원자 층 퇴적(ALD), 플라즈마 강화 원자 층 퇴적(Plasma Enhanced Atomic Layer Deposition; PEALD), 저압 화학적 기상 증착(Low-Pressure Chemical Vapor Deposition; LPCVD), 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(Plasma enhanced Chemical Vapor Deposition; PECVD), 물리적 기상 증착(Physical Vapor Deposition; PVD), 또는 다른 적용가능한 퇴적 방법들을 사용하여 수행될 수도 있다. 게이트 격리 영역들(152 및 252)은, 동질 유전체 물질로 형성되는 단층 구조물을 가질 수도 있거나, 또는 상이한 물질들로 형성되는 복수의 층들을 포함하는 다층 구조물을 가질 수도 있다. 유전체 물질들은 산화물 기반 유전체 물질들, 질화물 기반 유전체 물질들, 산질화물 기반 유전체 물질들, 산탄화물 기반 유전체 물질들, 탄화물 기반 유전체 물질들 등을 포함하고, 이에 제한되지 않는다.
앞서 언급된 바와 같이, 게이트 유전체(32)는 더미 핀(25')으로부터 제거되었다. 이에 따라, 게이트 격리 영역들(52)은 더미 핀(25')과 물리적으로 접촉한다. 다른 한편으로, 돌출 반도체 핀들(24')은 여전히 그 위에 형성된 게이트 유전체들(32)을 갖는다.
그 후에, 더미 게이트 스택들(30A 및 30B)이 에칭되고, 하드 마스크들(36) 및 게이트 전극들(34)이 제거된다. 디바이스 영역(100)에서는, 게이트 유전체(32)가 제거되고(따라서 더미 게이트 유전체였음) 코어 게이트 산화물로 대체되는 한편, 디바이스 영역(200)에서는, 게이트 유전체(32)가 이 프로세스 동안 제거되지 않고, 후속 단락들에서 상세히 논의될 도 29, 도 34, 및 도 39에 도시된 바와 같은 더미 게이트 전극들(34)의 제거 후에 노출된다.
그 후에, 대체 게이트 스택들(158 및 258)(집합적으로 58이라고 지칭됨)이 디바이스 영역들(100 및 200)에 각각 형성된다. 각각의 프로세스는 도 63에 도시된 바와 같은 프로세스 흐름(300)에서 프로세스 322로서 예시되어 있다. 결과적인 구조물이 도 9aa, 도 9ab, 및 도 9b에 도시되어 있다. 게이트 스택들(158 및 258)은 하이-k 유전체(154 및 254)(집합적으로 54라고 지칭됨) 및 대체 게이트 전극들(156 및 256)(집합적으로 56이라고 지칭됨)을 포함한다. 하이-k 유전체들(54)은 하프늄 산화물, 지르코늄 산화물, 란타늄 산화물, 또는 이와 유사한 것으로 형성될 수도 있다. 게이트 전극들(64)은, TiN, TaN, TiAl, TaAlC, Co, Al, 및/또는 이와 유사한 것으로 형성되는 복수의 층들을 포함하는 복합 구조물을 가질 수도 있다. 각각의 금속들 및 구조물은 결과적인 대체 게이트 전극들(156 및 256)이 적절한 일 함수들을 갖도록 선택된다. 따라서, FinFET들(160A 및 160B)이, 도 9aa 및 도 9b에 도시된 바와 같이, 디바이스 영역(100)에 형성된다. FinFET들(260A 및 260B)이 또한, 도 9ab 및 도 9b에 도시된 바와 같이, 디바이스 영역(200)에 형성된다.
선행하는 도면들은 더미 핀들(25') 및 대응하는 FinFET들을 형성하기 위한 간략한 프로세스 흐름을 예시한다. 후속 도면들 및 단락들에서는, 선행하는 도면들에서 간략히 다루어진 바와 같은 일부 프로세스들의 세부사항들이 예시 및 논의된다.
도 10 내지 도 13, 도 14 내지 도 17, 도 18 내지 도 21, 및 도 22 내지 도 25는 일부 실시예들에 따른 더미 스트립들(25) 및 더미 핀들(25')의 형성의 세부사항들을 예시한다. 도 10 내지 도 13, 도 14 내지 도 17, 도 18 내지 도 21, 및 도 22 내지 도 25에 도시된 바와 같은 프로세스들이 도 1 및 도 2에 도시된 프로세스들에 대응할 수도 있다. 도 10 내지 도 25는 도 2의 영역(11)에서의 피처들을 예시하고, STI 영역들(22) 및 기판(20)과 같은 아래에 놓인 피처들은 예시되지 않는다는 것이 인식된다. 이들 피처들은 도 1 및 도 2를 참조하여 식별될 수도 있다.
도 10 내지 도 13은 퇴적 및 패터닝을 통한 더미 스트립들(25)의 형성을 예시한다. 도 10을 참조하면, 반도체 스트립들(24)이 기판(20)을 에칭함으로써 형성되고, 트렌치들(13)이 반도체 스트립들(24) 사이에 형성된다. 도 10에 도시된 구조물은 도 1에 도시된 바와 같은 STI 영역들(22)의 형성 전에 형성된다. 다음으로, 도 11을 참조하면, 유전체층(25)이 퇴적을 통해 형성되고, 그 다음에 그의 상단 표면을 평탄화하기 위한 평탄화 프로세스가 이어진다. 유전체 영역(25)의 물질이 도 2를 참조하여 논의되었다. 유전체층(25)은, 도 12에 도시된 바와 같이, 더미 유전체 스트립(25)을 형성하도록 패터닝된다. 패터닝 프로세스 전에, 유전체 영역(25)의 상단 표면을 낮추기 위해 에치-백 프로세스가 수행될 수도 있다. 후속 프로세스에서, STI 영역들(22)이 트렌치들(13)을 충전하도록 형성된 후에 리세싱되어, 돌출 핀들(24') 및 더미 핀(25')이 형성된다. 도 14 내지 도 17에 도시된 프로세스들의 순서는 STI 영역들(22)이 먼저 형성되는지 여부 또는 더미 유전체 스트립(25)이 먼저 형성되는지 여부에 관련하여 도 1 및 도 2에 도시된 프로세스들의 순서와 약간 상이하다는 것이 인식된다.
도 14 내지 도 17은 반도체 스트립(24)이 에칭된 후에 재충전되는 대안적인 실시예들에 따른 더미 스트립들(25) 및 더미 핀(25')의 형성을 예시한다. 도 14 및 도 15는 도 1에 도시된 구조물을 형성하기 위한 프로세스를 예시한다. 도 14에서, 기판(20)은 반도체 스트립들(24)을 형성하도록 에칭되는데, 이때 반도체 스트립들(24) 사이에 트렌치들(13)이 형성된다. 다음으로, 트렌치들(13)이 충전되어 STI 영역들(22)을 형성한다. 도 16은 이웃하는 STI 영역들(22) 사이에 트렌치(15)를 형성하기 위한 반도체 스트립(24)의 리세싱을 예시한다. 후속 프로세스에서, 유전체 물질이 트렌치(15) 내에 충전되어 더미 스트립(25)을 형성하고, 그 다음에 STI 영역들(22)의 리세싱이 이어져서 돌출 핀들(24') 및 더미 핀(25')을 형성한다.
도 18 내지 도 21은 대안적인 실시예들에 따른 더미 스트립들(25)의 형성을 예시하고, 여기서 형성 프로세스는 STI 영역들(22)의 컨포멀 퇴적 및 유전체 충전 프로세스를 포함한다. 도 18은 반도체 스트립들(24) 및 트렌치들(13)의 형성을 예시하는데, 이 형성은 반도체 기판(20)을 에칭하여 반도체 스트립들(24)을 형성하는 것을 수반하는데, 이때 반도체 스트립들(24) 사이에 트렌치들(13)이 형성된다. 도 19에서, 유전체 물질이 퇴적된다. 유전체 물질은 STI 영역들(22)을 형성하기 위한 동일한 물질이고, 따라서 유전체 물질(22)라고 지칭된다. 일부 실시예들에 따르면, 유전체 물질(22)는 ALD, CVD, 또는 이와 유사한 것과 같은 컨포멀 퇴적 방법을 사용하여 형성되어, 유전체 물질(22)의 표면들이 돌출 핀들(24')의 토폴로지를 따르도록 한다. 이에 따라, 트렌치(15)는 유전체 물질(22)로 형성된다. 도 20에서, 더미 스트립(25)이 STI 영역(22)에 형성되는데, 이는 퇴적 프로세스, 평탄화 프로세스, 및 에치-백 프로세스를 수반한다. 더미 스트립(25) 및 STI 영역들(22)은 상이한 유전체 물질들로 형성된다. 도 21은 돌출 핀들(24') 및 더미 핀(25')을 형성하기 위한 더미 스트립(25)의 에치-백 및 STI 영역들(22)의 리세싱을 예시한다. 결과적인 구조물에서, 더미 스트립(25)은 STI 영역(22)의 일 부분의 상부 상에 직접 형성된다.
도 22 내지 도 25는 대안적인 실시예들에 따른 더미 스트립(25) 및 더미 핀(25')의 형성을 예시하고, 여기서 STI 영역(22)을 형성하기 위한 유전체층이 에칭 및 충전된다. 도 22는 반도체 스트립들(24) 및 트렌치들(13)의 형성을 예시하는데, 이 형성 프로세스는 반도체 기판(20)을 에칭하여 반도체 스트립들(24)을 형성하는 것을 수반하는데, 이때 반도체 스트립들(24) 사이에 트렌치들(13)이 형성된다. 프로세스는 본질적으로 도 10에 도시된 것과 동일하다. 도 23에서, 유전체 물질이 퇴적된다. 유전체 물질은 STI 영역들(22)을 형성하기 위한 동일한 물질이고, 따라서 유전체 물질(22)라고 지칭된다. 다음으로, 트렌치(15)는, 도 24에 도시된 바와 같이, 유전체 물질(22)를 에칭함으로써 형성된다. 다음으로, 더미 스트립(25)(도 25)이 트렌치(15)에 형성된다. 더미 스트립(25)의 형성은 퇴적 프로세스, 평탄화 프로세스, 및 에치-백 프로세스를 포함할 수도 있다. 더미 스트립(25) 및 STI 영역들(22)은 상이한 유전체 물질들로 형성된다. 그 후에, 유전체 물질(22)는 도시된 바와 같은 STI 영역들(22)을 형성하기 위해 에치 백된다. 이들 실시예들에 따르면, 더미 스트립(25)은 STI 영역(22)의 일 부분 바로 위에 형성된다.
도 26 내지 도 30, 도 31 내지 도 35, 및 도 36 내지 도 40은 더미 게이트들의 형성 및 대체 게이트들로의 더미 게이트들의 대체, 그리고 더미 핀(25') 상의 게이트 격리 영역들(52)의 형성을 포함하는 몇몇 상이한 실시예들을 예시한다. 이들 도 26 내지 도 40에 도시된 프로세스들은 도 3 및 도 4, 도 5a, 도 5b, 도 6, 도 7aa, 도 7ab, 도 7b, 도 8a, 도 8b, 도 9aa, 도 9ab, 및 도 9b에 도시된 프로세스들에 대응한다. 도 26 내지 도 30, 도 31 내지 도 35, 및 도 36 내지 도 40 그리고 후속 도면들 각각에서, 4개의 영역들 및 대응하는 단면도들이 획득되고 도면들 각각에 도시되어 있다. 단면도들은 영역들 100-channel, 200-channel, 100-non-iso, 및 100-iso로부터 획득된다. 단면 100-channel은, 도 9aa에 도시된 바와 같이, 디바이스 영역(100)에서의 채널로부터 획득된다. 단면 200-channel은, 도 9ab에 도시된 바와 같이, 디바이스 영역(200)에서의 채널로부터 획득된다. 단면 100-non-iso는, 도 9aa에 도시된 바와 같이, 더미 핀(25')을 통과하고 게이트 격리 영역(52)을 통과하지 않는 디바이스 영역(100)의 일 부분으로부터 획득된다. 단면 100-iso는, 도 9aa에 도시된 바와 같이, 게이트 격리 영역(52)을 통과한다.
도 26 내지 도 30은 일부 실시예들에 따른 형성 프로세스의 단면들을 예시한다. 도 26을 참조하면, 돌출 핀들(24') 및 더미 핀들(25')이 형성된다. 구조물은 도 2에 도시된 구조물에 또한 대응한다. 다음으로, 도 27을 참조하면, 더미 게이트 유전체들(32)은 더미 핀들(25') 상에가 아니라 돌출 핀들(24') 상에 선택적으로 형성된다. 이 프로세스는 도 3에 도시된 프로세스에 대응한다. 도 27에 도시된 구조물을 형성하기 위한 프로세스들이 도 41 내지 도 44에 도시된 실시예들에 상세히 도시되어 있다. 더미 게이트 유전체(32)의 물질은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적용가능한 유전체 물질들을 포함할 수도 있다.
도 28은 폴리실리콘, 비정질 실리콘, 또는 다른 타입들의 물질들로 형성되거나 또는 이를 포함할 수도 있는 더미 게이트 전극(34)의 형성을 예시한다. 이 프로세스는 도 3에 도시된 프로세스에 또한 대응한다. 단면들 100-channel 및 200-channel에서는, 더미 게이트 전극들(34)이 게이트 유전체들(32)에 의해 대응하는 돌출 핀들(24')로부터 분리되는 한편, 단면들 100-non-iso 및 100-iso에서는, 더미 게이트 전극(34)이 더미 핀(25')과 물리적으로 접촉한다는 것이 인식된다. 다음으로, 또한 도 28에 도시된 바와 같이, 게이트 격리 영역(52)이 아래에 놓인 더미 핀(25')과 접촉하도록 형성된다. 이 프로세스는 도 7aa, 도 7ab, 도 7b, 도 8a, 및 도 8b에 도시된 프로세스들에 대응한다.
도 29는 더미 게이트 전극들(34)의 제거를 예시한다. 다음으로, 도 29에 또한 도시된 바와 같이, 더미 게이트 유전체(32)(132)(도 28 참조)가 디바이스 영역(100)으로부터 제거되고, 단면 100-channel에 도시된 바와 같이, 게이트 유전체(132')가 형성된다. 단면 200-channel에서의 게이트 유전체(232)가 제거되지 않은 채로 유지된다. 이에 따라, 게이트 유전체(232)는 대응하는 FinFET의 실제 게이트 유전체로서 사용된다. 도 29에 도시된 프로세스의 세부사항들이 도 51 내지 도 53에 도시된 실시예들에 도시되어 있다.
도 30은 대체 게이트 스택들(158 및 258)을 형성하는 대체 게이트 전극들(156 및 256) 및 하이-k 유전체들(154 및 254)의 형성을 예시한다. 이 프로세스는 도 9aa, 도 9ab, 및 도 9b에 도시된 프로세스에 대응한다. 도 30의 단면 100-iso에 도시된 바와 같이, 더미 핀(25')은 위에 놓인 게이트 격리 영역(52)과 접촉하여 대체 게이트 스택(158B)으로부터 대체 게이트 스택(158A)을 완전히 분리시킨다. 그러나, 더미 게이트 유전체(32)가 게이트 격리 영역(52)의 형성 전에 더미 핀(25')으로부터 제거되지 않은 경우, 더미 게이트 유전체(32)는 도 29에 도시된 프로세스에서 제거될 것이고, 더미 핀(25')과 위에 놓인 게이트 격리 영역(52) 사이에 공간이 형성될 것이다. 대체 게이트 전극(56)의 물질이 공간 내에 충전되어, 게이트 스택들(158A 및 158B) 사이의 누설을 야기할 수도 있다. 본 개시내용의 일부 실시예들에 따르면, 더미 게이트 유전체는 게이트 격리 영역의 형성 전에 더미 핀(25')으로부터 선택적으로 제거되고, 따라서 누설 경로가 제거된다.
도 31 내지 도 35는 대안적인 실시예들에 따른 형성 프로세스에 대한 단면들을 예시한다. 이들 실시예들은, 게이트 유전체층이 단면 100-non-iso(도 34)에 존재한다는 점을 제외하고는, 도 26 내지 도 30에 도시된 바와 같은 실시예들과 유사하다. 도 31을 참조하면, 돌출 핀들(24') 및 더미 핀들(25')이 형성된다. 다음으로, 도 32에 도시된 바와 같이, 더미 게이트 유전체들(32)이 형성된다. 도 27에 도시된 바와 같은 실시예들과는 상이하게, 더미 게이트 유전체(32)가 단면 100-non-iso에서 더미 핀(25')의 부분 상에 남아 있다. 도 32의 구조물의 형성의 세부사항들이 도 45 내지 도 48에 예시된 프로세스들에 도시되어 있다. 도 33은 더미 게이트 전극들(34)의 형성을 예시한다. 다음으로, 더미 게이트 전극들(34)이, 도 34에 도시된 바와 같이, 제거된다. 또한, 더미 게이트 유전체(132)가 디바이스 영역(100)(단면 100-channel)으로부터 제거되고, 예를 들어, 퇴적, 자연 산화, 또는 이와 유사한 것을 통해 대체 유전체층(132')으로 대체된다. 한편, 게이트 유전체(132'')가 더미 핀(25') 상에 그리고 단면 100-non-iso에 형성된다. 도 34의 구조물의 형성의 세부사항들이 도 54 내지 도 56에 예시된 프로세스들에 도시되어 있다. 도 35는 대체 게이트들(58)의 형성을 예시한다.
도 36 내지 도 40은 대안적인 실시예들에 따른 형성 프로세스에 대한 단면들을 예시한다. 이들 실시예들은, 더미 게이트 유전체들(32)이 돌출 핀들(24')의 표면 부분들을 산화시키는 것을 통해 형성된다는 점을 제외하고는, 도 26 내지 도 30에 도시된 바와 같은 실시예들과 유사하다. 도 36을 참조하면, 돌출 핀들(24') 및 더미 핀들(25')이 형성된다. 다음으로, 도 37에 도시된 바와 같이, 더미 게이트 유전체들(32)이 형성된다. 도 37의 구조물의 형성의 세부사항들이 도 49 및 도 50에 예시된 프로세스들에 도시되어 있다. 도 38은 더미 게이트 전극들(34)의 형성을 예시한다. 다음으로, 더미 게이트 전극들(34)이, 도 39에 도시된 바와 같이, 제거된다. 또한, 더미 게이트 유전체(132)가 디바이스 영역(100)(단면 100-channel)으로부터 제거되고, 대체 유전체층(132')으로 대체된다. 도 39의 구조물의 형성의 세부사항들이 도 57 내지 도 59에 예시된 프로세스들에 도시되어 있다. 도 40은 대체 게이트들(58)의 형성을 예시한다.
도 41 내지 도 44는 게이트 유전체들을 형성한 후에 이들을 선택적으로 제거하기 위한 프로세스들을 예시한다. 프로세스는 도 27에 도시된 구조물을 형성하기 위해 채택될 수도 있다. 도 41은 도 26에 도시된 바와 같은 시작 구조물을 예시한다. 다음으로, 도 42에 도시된 바와 같이, 더미 게이트 유전체들(32)이 디바이스 영역들(100 및 200) 둘 다에 형성되고, 따라서 단면들 100-channel, 200-channel, 100-non-iso, 및 100-iso에서의 돌출 핀들(24') 및 더미 핀들(25')의 모든 부분들을 커버한다. 도 43에서, 포토 레지스트로 형성될 수도 있는 에칭 마스크(66)가 더미 게이트 유전체들(32)의 채널 부분들을 커버하도록 형성되고, 이 채널 부분들은 디바이스 영역들(100 및 200)에서의 돌출 핀들(24')을 커버하는 한편, 더미 핀들(25')을 커버하는 더미 게이트 유전체들(32)의 부분들을 에칭 마스크(66)를 통해 노출된 채로 둔다. 다음으로, 더미 핀들(25') 상의 더미 게이트 유전체들(32)의 노출된 부분들이 제거된다. 그 후에, 에칭 마스크(66)가 제거되고, 결과적인 구조물이 도 44에 도시되어 있다.
도 45 내지 도 48은 게이트 유전체들을 형성한 후에 이들을 선택적으로 제거하기 위한 프로세스들을 예시한다. 프로세스는 도 32에 도시된 구조물을 형성하기 위해 채택될 수도 있다. 도 45는 도 31에 도시된 바와 같은 시작 구조물을 예시한다. 다음으로, 도 46에 도시된 바와 같이, 더미 게이트 유전체들(32)이 디바이스 영역들(100 및 200) 둘 다에 형성되고, 따라서 단면들(영역들) 100-channel, 200-channel, 100-non-iso, 및 100-iso에서의 돌출 핀들(24') 및 더미 핀들(25')의 모든 부분들을 커버한다. 도 47에서, 포토 레지스트로 형성될 수도 있는 에칭 마스크(66)가 더미 게이트 유전체들(32)의 채널 부분들을 커버하도록 형성되어 디바이스 영역들(100 및 200)에서의 돌출 핀들(24')을 커버한다. 단면 100-non-iso에서의 더미 게이트 유전체(32)의 부분이 또한 커버되는 한편, 단면 100-iso에서의 더미 핀들(25')을 커버하는 더미 게이트 유전체(32)의 부분을 에칭 마스크(66)를 통해 노출된 채로 둔다. 다음으로, 더미 게이트 유전체들(32)의 노출된 부분들이 제거된다. 그 후에, 에칭 마스크(66)가 제거되고, 결과적인 구조물이 도 48에 도시되어 있다.
도 41 내지 도 48에 도시된 바와 같은 프로세스들이 추가 포토 리소그래피 프로세스들의 비용을 갖는다. 그러나, 결과적인 더미 게이트 유전체들(32)의 두께가 바람직한 값들로 조정될 수도 있다.
도 49 및 도 50은 일부 실시예들에 따른 게이트 유전체들을 선택적으로 형성하기 위한 프로세스들을 예시한다. 프로세스는 도 37에 도시된 구조물을 형성하기 위해 채택될 수도 있다. 도 49는 도 36에 도시된 바와 같은 시작 구조물을 예시한다. 다음으로, 도 50에 도시된 바와 같이, 더미 게이트 유전체들(32)이 돌출 핀들(24') 상에 형성되고, 여기서 돌출 핀들(24') 각각의 노출된 표면 층(예를 들어, Si, SiGe, 또는 이와 유사한 것으로 형성됨)이 실리콘 산화물(SiO2), SiN, SiCN, 또는 이와 유사한 것을 포함하는 유전체층(32)으로 변환된다. 더미 핀들(25')의 표면 층들은 유전체인 것으로 남아 있고, 따라서 표면 층이 별개로 도시되어 있지 않지만, 표면 층들에는 산소, 질소, 탄소, 및/또는 이와 유사한 것과 같은 일부 원소들이 또한 첨가될 수도 있다. 변환은 열 산화, 열 질화, 화학적 산화, 또는 이와 유사한 것을 통해 달성될 수도 있다. 예를 들어, 열 산화는 O2, SO2, CO2, CO, 유사한 프로세스 가스들, 또는 이들의 조합물들을 사용하여 수행될 수도 있다. 열 질화는 N2, NH3, 유사한 프로세스 가스들, 또는 이들의 조합물들을 사용하여 수행될 수도 있다. 결과적인 더미 게이트 유전체(32)는 약 3Å 내지 약 50Å의 범위에 있는 두께를 가질 수도 있다. 도 49 및 도 50에 도시된 바와 같은 프로세스들은 포토 리소그래피 동작들을 스킵하는 유리한 피처를 갖는다. 그러나, 결과적인 더미 게이트 유전체(32)의 두께가 제한된다.
도 51 내지 도 53, 도 54 내지 도 56, 및 도 57 내지 도 59는 디바이스 영역(100)(예를 들어, 코어 영역)에 대한 게이트 유전체를 선택적으로 대체하는 한편, 디바이스 영역(200)(예를 들어, IO 영역)에서의 게이트 유전체(232)를 실제 게이트 유전체로서 남겨 두기 위한 일부 프로세스들을 예시한다.
도 51 내지 도 53은 더미 핀들(25') 상에 게이트 유전체가 형성되지 않은 실시예를 예시한다. 프로세스는 도 29에 도시된 구조물을 형성하기 위해 채택될 수도 있다. 도 51은, 도 28에 도시된 게이트 전극들(34)이 제거되었다는 점을 제외하고는, 도 28에 도시된 구조물에 대응할 수도 있다. 다음으로, 도 52에 도시된 바와 같이, 포토 레지스트일 수도 있는 에칭 마스크(68)가, 디바이스 영역(100)(단면들 100-channel, 100-non-iso, 및 100-iso에서 보이는 부분들을 포함함)을 노출된 채로 두면서, 디바이스 영역(200)(단면 200-channel)을 커버하도록 형성 및 패터닝된다. 다음으로, 더미 게이트 유전체(132)가 제거되고, 도 52에 또한 도시된 바와 같은 게이트 유전체(132')로 대체된다. 게이트 유전체(132')는 자연 산화물일 수도 있거나, 또는 퇴적 또는 산화 프로세스를 통해 형성될 수도 있다. 두께는 약 3Å 내지 약 100Å의 범위에 있을 수도 있다. 그 후에, 에칭 마스크(68)가 제거되고, 결과적인 구조물이 도 53에 도시되어 있다.
도 54 내지 도 56은 얇은 게이트 유전체가 단면 100-non-iso에서의 더미 핀(25')의 부분 상에 형성되고 단면 100-iso에서의 더미 핀(25')의 부분 상에 형성되지 않는 실시예를 예시한다. 프로세스는 도 34에 도시된 구조물을 형성하기 위해 채택될 수도 있다. 도 54는, 도 33에 도시된 게이트 전극들(34)이 제거되었다는 점을 제외하고는, 도 33에 도시된 구조물에 대응할 수도 있다. 다음으로, 도 55에 도시된 바와 같이, 에칭 마스크(68)가, 디바이스 영역(100)(단면들 100-channel, 100-non-iso, 및 100-iso에서의 부분들을 포함함)을 노출된 채로 두면서, 디바이스 영역(200)(단면 200-channel)을 커버하도록 형성 및 패터닝된다. 다음으로, 도 54에 도시된 바와 같은 더미 게이트 유전체(132)가 제거되고, 도 55에 도시된 바와 같은 게이트 유전체(132')로 대체된다. 게이트 유전체(132'')가 또한 단면 100-non-iso에 형성된다. 형성 프로세스는 퇴적 프로세스를 포함할 수도 있다. 게이트 유전체들(132' 및 132'')은 실리콘 산화물, 실리콘 질화물, 또는 이와 유사한 것으로 형성되거나 또는 이를 포함할 수도 있다. 에칭 마스크(68)가 제거되고, 결과적인 구조물이 도 56에 도시되어 있다.
도 57 내지 도 59는, 더미 게이트 유전체들(32)이 산화, 질화, 또는 이와 유사한 것에 의해 형성된다는 점을 제외하고는, 도 51 내지 도 53에 도시된 실시예와 유사한 실시예를 예시한다. 프로세스는 도 39에 도시된 구조물을 형성하기 위해 채택될 수도 있다. 도 57은, 도 38에 도시된 바와 같은 게이트 전극들(34)이 제거되었다는 점을 제외하고는, 도 38에 도시된 구조물에 대응할 수도 있다. 도 58에 도시된 바와 같이, 에칭 마스크(68)가 형성된다. 다음으로, 도 57에 도시된 바와 같은 더미 게이트 유전체(132)가 제거되고, 도 58에 도시된 바와 같은 게이트 유전체(132')로 대체된다. 그 후에, 에칭 마스크(68)가 제거되고, 결과적인 구조물이 도 59에 도시되어 있다.
도 60은 게이트 구조물들의 단면들을 예시하는데, 이 단면들은 도 9aa, 도 9ab, 및 도 9b에 도시된 구조물로부터 획득되고 도 30 및 도 40에 또한 도시되어 있다. 유전체층(132', 232, 132''(존재하는 경우), 및 132'''(존재하는 경우))의 측벽 두께들이 CDS1, CDS2, CDS3, 및 CDS4로서 각각 도시되어 있다. 유전체층(132', 232, 132''(존재하는 경우), 및 132'''(존재하는 경우))의 상부 두께들이 CDT1, CDT2, CDT3, 및 CDT4로서 각각 도시되어 있다.
일부 실시예들에 따르면, 관계들 CDS1 > CDS3, 그리고 CDS1 > CDS4가 존재한다. 관계들 CDT1 > CDT3, CTD3 = CDT4, CDS1 < CDS2, 그리고 CDT1 < CDT2가 또한 존재할 수도 있다. CDS2/CDS1과 CDT2/CDT1의 비율들은 약 2보다 더 클 수도 있고, 약 5 내지 약 10일 수도 있다. 두께들 CDT3, CDT4, CDS3, 및 CDS4는 제로(각각의 유전체층들(132'' 및/또는 132''')이 존재하지 않을 때)와 동일하거나, 또는 자연 산화물의 두께(약 3Å, 그리고 약 2Å 내지 약 4Å일 수도 있다)와 동일할 수도 있다.
도 61은 게이트 구조물들의 단면들을 예시하는데, 이 단면들은 도 9aa, 도 9ab, 및 도 9b에 도시된 구조물로부터 획득되고 도 35에 또한 도시되어 있다. 일부 실시예들에 따르면, 두께 CDS1은 두께 CDS3에 가깝거나 또는 이와 동일하고, 관계 CDS3 > CDS4가 존재할 수도 있다. 두께 CDT1은 두께 CDT3에 가깝거나 또는 이와 동일하고, 관계들 CDT1 < CDT2, 그리고 CDT3 > CDT4가 존재할 수도 있다. 관계들 CDS1 < CDS2 그리고 CDT1 < CDT2가 존재한다. CDS2/CDS1과 CDT2/CDT1의 비율들은 약 2보다 더 클 수도 있고, 약 5 내지 약 10일 수도 있다. 도 61 및 도 62에서, CDS1, CDT1, CDS3, CDT3, CDS4, 및 CDT4 각각은 약 3Å(자연 산화물일 때) 내지 약 100Å의 범위에 있을 수도 있다. CDS2 및 CDT2는 약 10Å 내지 약 100Å의 범위에 있을 수도 있다.
도 62는 일부 실시예들에 따른 게이트 격리 영역(152) 및 더미 핀(125')의 단면도를 예시한다. 본 개시내용의 형성 프로세스를 통해, 게이트 격리 영역(152)의 형성 전에 선택적 제거 프로세스가 수행되는 게이트 유전체(32)의 선택적 제거로 인해, 더미 핀(25')의 중간 상단 표면 부분이 대향 부분들보다 더 낮게 리세싱될 수도 있다. 이에 따라 게이트 격리 영역(152)은 더미 핀(125')에서의 리세스 내로 연장된다. 또한, 게이트 격리 영역(152)의 하단 코너들(53)이 직각들(90도)을 갖는다.
본 개시내용의 실시예들은 일부의 유리한 피처들을 갖는다. 게이트 격리 영역들의 형성 전에 더미 핀들로부터 더미 게이트 유전체들을 제거함으로써, 더미 핀들과 위에 놓인 게이트 격리 영역들 사이에 공간들이 생성되지 않는다. 게이트 격리 영역들과 아래에 놓인 더미 핀들 사이의 더미 게이트 유전체들의 제거에 의해 야기되는 공간들이 형성되는 경우, 공간들은 대체 게이트 전극들의 물질들로 충전될 수도 있다. 이것은 대응하는 게이트 격리 영역의 양측의 대체 게이트 전극들과 더미 핀들 사이에 누설을 야기할 것이다. 이에 따라, 본 개시내용의 실시예들을 통해, 누설 위험이 제거된다.
본 개시내용의 일부 실시예들에 따르면, 방법은, 활성 채널 영역을 형성하는 단계; 더미 채널 영역을 형성하는 단계; 활성 채널 영역 위에 제1 게이트 유전체층을 형성하는 단계; 더미 채널 영역 위에 제2 게이트 유전체층을 형성하는 단계; 더미 채널 영역으로부터 제2 게이트 유전체층을 제거하는 단계; 더미 채널 영역 위의 그리고 더미 채널 영역과 접촉하는 게이트 격리 영역을 형성하는 단계; 및 제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계를 포함하고, 여기서 제1 게이트 스택은 활성 채널 영역 상에 있고, 여기서 게이트 격리 영역은 제2 게이트 스택으로부터 제1 게이트 스택을 분리시킨다. 일 실시예에서, 방법은, 제2 게이트 유전체층이 제거된 후에, 더미 채널 영역 위에 더미 게이트 전극을 형성하는 단계; 및 더미 게이트 전극을 패터닝하여 개구를 형성하는 단계를 더 포함하고, 여기서 게이트 격리 영역은 개구에 형성된다. 일 실시예에서, 방법은, 게이트 격리 영역이 형성된 후에, 더미 게이트 전극을 제거하는 단계를 더 포함한다. 일 실시예에서, 제1 게이트 스택 및 제2 게이트 스택에서는 더미 채널 영역과 게이트 격리 영역 둘 다와 접촉하고 더미 채널 영역과 게이트 격리 영역 둘 다에 의해 서로 분리된다. 일 실시예에서, 제1 게이트 스택 및 제2 게이트 스택은 제1 게이트 유전체 및 제2 게이트 유전체를 각각 포함하고, 여기서 제1 게이트 유전체 및 제2 게이트 유전체 각각은, 더미 채널 영역과 게이트 격리 영역 둘 다와 물리적으로 접촉하는 측벽 부분을 갖는다. 일 실시예에서, 제1 게이트 유전체층 및 제2 게이트 유전체층은 공통 퇴적 프로세스에서 퇴적된다. 일 실시예에서, 방법은, 활성 채널 영역으로부터 제1 게이트 유전체층을 제거하는 단계; 및 활성 채널 영역 상에 대체 게이트 유전체층을 형성하는 단계를 더 포함한다. 일 실시예에서, 더미 채널 영역은: 제1 부분 - 여기서 제2 게이트 유전체층은 제1 부분으로부터 제거됨 -; 및 제2 부분을 포함하고, 여기서 제2 게이트 유전체층은 제2 게이트 유전체층이 제1 부분으로부터 제거된 후에 동시에 제2 부분 상에 남아 있다. 일 실시예에서, 제1 부분은 제1 게이트 스택과 제2 게이트 스택 사이에 있고, 방법은, 제2 부분의 양측에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 단계를 더 포함한다.
본 개시내용의 일부 실시예들에 따르면, 디바이스는, 제1 부분 및 제2 부분을 포함하는 더미 핀 - 여기서 더미 핀은 유전체 물질을 포함함 -; 더미 핀 위의 그리고 더미 핀과 접촉하는 게이트 격리 영역; 더미 핀의 제1 부분의 양측의 그리고 더미 핀의 제1 부분과 접촉하는 제1 게이트 스택 및 제2 게이트 스택; 더미 핀의 제2 부분의 상단 표면 및 양측 측벽 상의 콘택트 에칭 정지층; 및 콘택트 에칭 정지층 위의 층간 유전체를 포함한다. 일 실시예에서, 제1 게이트 스택 및 제2 게이트 스택은 제1 FinFET 및 제2 FinFET 각각의 부분들이다. 일 실시예에서, 제1 FinFET은, 제1 실리콘 산화물층을 포함하는 제1 게이트 유전체를 포함하고, 디바이스는 제3 FinFET을 더 포함하고, 제3 FinFET은, 돌출 반도체 핀; 및 돌출 반도체 핀 위의 그리고 돌출 반도체 핀과 접촉하는 제2 게이트 유전체를 포함하고, 여기서 제2 게이트 유전체는, 제1 실리콘 산화물층보다 더 두꺼운 제2 실리콘 산화물층을 포함한다. 일 실시예에서, 더미 핀 및 게이트 격리 영역은 상이한 물질들로 형성된다. 일 실시예에서, 더미 핀은 제1 상단 표면, 및 제1 상단 표면의 양측 상의 제2 상단 표면들을 포함하고, 여기서 제1 상단 표면은 제2 상단 표면들보다 더 낮게 리세싱된다. 일 실시예에서, 게이트 격리 영역은 더미 핀의 에지들을 넘어 측방향으로 연장되고, 게이트 격리 영역은, 직각들을 갖는 하단 코너들을 포함한다. 일 실시예에서, 디바이스는, 콘택트 에칭 정지층과 더미 핀의 제2 부분 사이의 그리고 콘택트 에칭 정지층과 더미 핀의 제2 부분과 접촉하는 더미 게이트 유전체를 더 포함한다.
본 개시내용의 일부 실시예들에 따르면, 디바이스는, 반도체 기판; 반도체 기판 내로 연장되는 격리 영역들; 서로 평행하고 격리 영역들보다 더 높게 돌출된 제1 돌출 반도체 핀 및 제2 돌출 반도체 핀; 제1 돌출 반도체 핀과 제2 돌출 반도체 핀 사이의 더미 핀; 제1 돌출 반도체 핀 및 제2 돌출 반도체 핀의 상단 표면들 및 측벽들 상에서 각각 연장되는 제1 게이트 스택 및 제2 게이트 스택; 및 제1 게이트 스택과 제2 게이트 스택 사이의 게이트 격리 영역을 포함하고, 여기서 게이트 격리 영역은 더미 핀 위에 있고 더미 핀과 접촉하고 있다. 일 실시예에서, 디바이스는 제1 게이트 스페이서 및 제2 게이트 스페이서를 더 포함하고, 여기서 게이트 격리 영역, 제1 게이트 스택, 및 제2 게이트 스택 각각은 제1 게이트 스페이서와 제2 게이트 스페이서 사이에 있고 제1 게이트 스페이서와 제2 게이트 스페이서 둘 다와 접촉한다. 일 실시예에서, 디바이스는, 더미 핀의 양측 측벽과 접촉하는 콘택트 에칭 정지층; 및 콘택트 에칭 정지층 위의 층간 유전체를 더 포함한다. 일 실시예에서, 게이트 격리 영역은 제1 게이트 스택 및 제2 게이트 스택과 접촉한다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조물들을 디자인 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 인식해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
<부기>
1. 방법으로서,
활성 채널 영역을 형성하는 단계;
더미 채널 영역을 형성하는 단계;
상기 활성 채널 영역 위에 제1 게이트 유전체층을 형성하는 단계;
상기 더미 채널 영역 위에 제2 게이트 유전체층을 형성하는 단계;
상기 더미 채널 영역으로부터 상기 제2 게이트 유전체층을 제거하는 단계;
상기 더미 채널 영역 위에 있고 상기 더미 채널 영역과 접촉하는 게이트 격리 영역을 형성하는 단계; 및
제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계 - 상기 제1 게이트 스택은 상기 활성 채널 영역 상에 있고, 상기 게이트 격리 영역은 상기 제2 게이트 스택으로부터 상기 제1 게이트 스택을 분리시킴 -
를 포함하는, 방법.
2. 제1항에 있어서,
상기 제2 게이트 유전체층이 제거된 후에, 상기 더미 채널 영역 위에 더미 게이트 전극을 형성하는 단계; 및
상기 더미 게이트 전극을 패터닝하여 개구를 형성하는 단계 - 상기 게이트 격리 영역은 상기 개구 내에 형성됨 -
를 더 포함하는, 방법.
3. 제2항에 있어서, 상기 게이트 격리 영역이 형성된 후에, 상기 더미 게이트 전극을 제거하는 단계를 더 포함하는, 방법.
4. 제1항에 있어서, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은, 상기 더미 채널 영역과 상기 게이트 격리 영역 둘 다와 접촉하고, 상기 더미 채널 영역과 상기 게이트 격리 영역 둘 다에 의해 서로 분리되는, 방법.
5. 제1항에 있어서, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 제1 게이트 유전체 및 제2 게이트 유전체를 각각 포함하고, 상기 제1 게이트 유전체와 상기 제2 게이트 유전체 각각은, 상기 더미 채널 영역과 상기 게이트 격리 영역 둘 다와 물리적으로 접촉하는 측벽 부분을 갖는, 방법.
6. 제1항에 있어서, 상기 제1 게이트 유전체층 및 상기 제2 게이트 유전체층은 공통 퇴적 프로세스에서 퇴적되는, 방법.
7. 제1항에 있어서,
상기 활성 채널 영역으로부터 상기 제1 게이트 유전체층을 제거하는 단계; 및
상기 활성 채널 영역 상에 대체 게이트 유전체층을 형성하는 단계
를 더 포함하는, 방법.
8. 제1항에 있어서, 상기 더미 채널 영역은:
제1 부분 - 상기 제2 게이트 유전체층은 상기 제1 부분으로부터 제거됨 - ; 및
제2 부분 - 상기 제2 게이트 유전체층이 상기 제1 부분으로부터 제거된 후의 때에 상기 제2 게이트 유전체층은 상기 제2 부분 상에 남아 있음 -
을 포함하는, 방법.
9. 제8항에 있어서, 상기 제1 부분은 상기 제1 게이트 스택과 상기 제2 게이트 스택 사이에 있고, 상기 방법은, 상기 제2 부분의 양측에 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 형성하는 단계를 더 포함하는, 방법.
10. 디바이스로서,
제1 부분 및 제2 부분을 포함하는 더미 핀 - 상기 더미 핀은 유전체 물질을 포함함 - ;
상기 더미 핀 위에 있고 상기 더미 핀과 접촉하는 게이트 격리 영역;
상기 더미 핀의 제1 부분의 양측에 있고 상기 더미 핀의 제1 부분과 접촉하는 제1 게이트 스택 및 제2 게이트 스택;
상기 더미 핀의 제2 부분의 양측 측벽 및 상단 표면 상의 콘택트 에칭 정지층; 및
상기 콘택트 에칭 정지층 위의 층간 유전체
를 포함하는, 디바이스.
11. 제10항에 있어서, 상기 제1 게이트 스택 및 상기 제2 게이트 스택은 제1 핀 전계 효과 트랜지스터(Fin Field-Effect Transistor; FinFET) 및 제2 FinFET 각각의 부분인, 디바이스.
12. 제11항에 있어서, 상기 제1 FinFET은, 제1 실리콘 산화물층을 포함하는 제1 게이트 유전체를 포함하고, 상기 디바이스는 제3 FinFET을 더 포함하며, 상기 제3 FinFET은:
돌출 반도체 핀; 및
상기 돌출 반도체 핀 위에 있고 상기 돌출 반도체 핀과 접촉하는 제2 게이트 유전체 - 상기 제2 게이트 유전체는, 상기 제1 실리콘 산화물층보다 더 두꺼운 제2 실리콘 산화물층을 포함함 -
를 포함하는, 디바이스.
13. 제10항에 있어서, 상기 더미 핀과 상기 게이트 격리 영역은 상이한 물질로 형성되는, 디바이스.
14. 제10항에 있어서, 상기 더미 핀은 제1 상단 표면, 및 상기 제1 상단 표면의 양측 상의 제2 상단 표면을 포함하고, 상기 제1 상단 표면은 상기 제2 상단 표면보다 더 낮게 리세싱되는, 디바이스.
15. 제10항에 있어서, 상기 게이트 격리 영역은 상기 더미 핀의 에지를 넘어 측방향으로 연장되고, 상기 게이트 격리 영역은, 직각을 갖는 하단 코너를 포함하는, 디바이스.
16. 제10항에 있어서, 상기 콘택트 에칭 정지층과 상기 더미 핀의 제2 부분 사이에 있고 상기 콘택트 에칭 정지층 및 상기 더미 핀의 제2 부분과 접촉하는 더미 게이트 유전체를 더 포함하는, 디바이스.
17. 디바이스로서,
반도체 기판;
상기 반도체 기판 내로 연장되는 격리 영역;
서로 평행하고 상기 격리 영역보다 더 높게 돌출되는 제1 돌출 반도체 핀 및 제2 돌출 반도체 핀;
상기 제1 돌출 반도체 핀과 상기 제2 돌출 반도체 핀 사이의 더미 핀;
상기 제1 돌출 반도체 핀 및 상기 제2 돌출 반도체 핀의 상단 표면 및 측벽 상에서 각각 연장되는 제1 게이트 스택 및 제2 게이트 스택; 및
상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 게이트 격리 영역 - 상기 게이트 격리 영역은 상기 더미 핀 위에 있고 상기 더미 핀과 접촉함 -
을 포함하는, 디바이스.
18. 제17항에 있어서, 제1 게이트 스페이서 및 제2 게이트 스페이서를 더 포함하며, 상기 게이트 격리 영역, 상기 제1 게이트 스택, 및 상기 제2 게이트 스택 각각은 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 사이에 있고 상기 제1 게이트 스페이서와 상기 제2 게이트 스페이서 둘 다와 접촉하는, 디바이스.
19. 제17항에 있어서,
상기 더미 핀의 양측 측벽과 접촉하는 콘택트 에칭 정지층; 및
상기 콘택트 에칭 정지층 위의 층간 유전체
를 더 포함하는, 디바이스.
20. 제17항에 있어서, 상기 게이트 격리 영역은 상기 제1 게이트 스택 및 상기 제2 게이트 스택과 접촉하는, 디바이스.

Claims (10)

  1. 방법으로서,
    활성 채널 영역을 형성하는 단계;
    더미 채널 영역을 형성하는 단계;
    상기 활성 채널 영역 위에 제1 게이트 유전체층을 형성하는 단계;
    상기 더미 채널 영역 위에 제2 게이트 유전체층을 형성하는 단계;
    상기 더미 채널 영역으로부터 상기 제2 게이트 유전체층을 제거하는 단계;
    상기 더미 채널 영역 위에 있고 상기 더미 채널 영역과 접촉하는 게이트 격리 영역을 형성하는 단계; 및
    제1 게이트 스택 및 제2 게이트 스택을 형성하는 단계 - 상기 제1 게이트 스택은 상기 활성 채널 영역 상에 있고, 상기 게이트 격리 영역은 상기 제2 게이트 스택으로부터 상기 제1 게이트 스택을 분리시킴 -
    를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 제2 게이트 유전체층이 제거된 후에, 상기 더미 채널 영역 위에 더미 게이트 전극을 형성하는 단계; 및
    상기 더미 게이트 전극을 패터닝하여 개구를 형성하는 단계 - 상기 게이트 격리 영역은 상기 개구 내에 형성됨 -
    를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 게이트 격리 영역이 형성된 후에, 상기 더미 게이트 전극을 제거하는 단계를 더 포함하는, 방법.
  4. 제1항에 있어서,
    상기 활성 채널 영역으로부터 상기 제1 게이트 유전체층을 제거하는 단계; 및
    상기 활성 채널 영역 상에 대체 게이트 유전체층을 형성하는 단계
    를 더 포함하는, 방법.
  5. 디바이스로서,
    제1 부분 및 제2 부분을 포함하는 더미 핀 - 상기 더미 핀은 유전체 물질을 포함함 - ;
    상기 더미 핀 위에 있고 상기 더미 핀과 접촉하는 게이트 격리 영역;
    상기 더미 핀의 제1 부분의 양측에 있고 상기 더미 핀의 제1 부분과 접촉하는 제1 게이트 스택 및 제2 게이트 스택;
    상기 더미 핀의 제2 부분의 양측 측벽 및 상단 표면 상의 콘택트 에칭 정지층; 및
    상기 콘택트 에칭 정지층 위의 층간 유전체
    를 포함하는, 디바이스.
  6. 제5항에 있어서, 상기 더미 핀과 상기 게이트 격리 영역은 상이한 물질로 형성되는, 디바이스.
  7. 제5항에 있어서, 상기 더미 핀은 제1 상단 표면, 및 상기 제1 상단 표면의 양측 상의 제2 상단 표면을 포함하고, 상기 제1 상단 표면은 상기 제2 상단 표면보다 더 낮게 리세싱되는, 디바이스.
  8. 제5항에 있어서, 상기 게이트 격리 영역은 상기 더미 핀의 에지를 넘어 측방향으로 연장되고, 상기 게이트 격리 영역은, 직각을 갖는 하단 코너를 포함하는, 디바이스.
  9. 제5항에 있어서, 상기 콘택트 에칭 정지층과 상기 더미 핀의 제2 부분 사이에 있고 상기 콘택트 에칭 정지층 및 상기 더미 핀의 제2 부분과 접촉하는 더미 게이트 유전체를 더 포함하는, 디바이스.
  10. 디바이스로서,
    반도체 기판;
    상기 반도체 기판 내로 연장되는 격리 영역;
    서로 평행하고 상기 격리 영역보다 더 높게 돌출되는 제1 돌출 반도체 핀 및 제2 돌출 반도체 핀;
    상기 제1 돌출 반도체 핀과 상기 제2 돌출 반도체 핀 사이의 더미 핀;
    상기 제1 돌출 반도체 핀 및 상기 제2 돌출 반도체 핀의 상단 표면 및 측벽 상에서 각각 연장되는 제1 게이트 스택 및 제2 게이트 스택; 및
    상기 제1 게이트 스택과 상기 제2 게이트 스택 사이의 게이트 격리 영역 - 상기 게이트 격리 영역은 상기 더미 핀 위에 있고 상기 더미 핀과 접촉함 -
    을 포함하는, 디바이스.
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