KR20160115904A - FinFET 격리를 위한 방법 및 구조 - Google Patents

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Abstract

효과적인 FinFET 격리를 가진 반도체 장치 및 그 형성 방법이 개시된다. 이 방법은 활성 핀, 기판 위에서 상기 핀과 결합하는 복수의 더미 게이트 스택, 및 기판 위에서 상기 더미 게이트 스택들을 분리하는 제1 유전체 특징부를 구비한 기판을 수용하는 단계를 포함한다. 이 방법은 상기 활성 핀의 제1 및 제2 부분을 각각 노출시키는 제1 트렌치 및 제2 트렌치를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계를 또한 포함한다. 이 방법은 상기 활성 핀의 상기 제1 부분을 제거하는 단계와, 상기 제2 트렌치에 게이트 스택을 형성하는 단계를 또한 포함하고, 상기 게이트 스택은 상기 활성 핀의 상기 제2 부분과 결합한다. 이 방법은 상기 활성 핀의 상기 제2 부분을 효과적으로 격리시키는 제2 유전체 물질로 상기 제1 트렌치를 채우는 단계를 또한 포함한다.

Description

FinFET 격리를 위한 방법 및 구조{METHOD AND STRUCTURE FOR FINFET ISOLATION}
이 출원은 "FinFET 격리를 위한 방법 및 구조"의 명칭으로 2014년 10월 17일자 출원한 미국 가특허 출원 제62/065,125호를 우선권 주장하며, 상기 미국 가특허 출원은 여기에서의 인용에 의해 그 전체가 본원에 통합된다.
반도체 집적 회로(IC) 산업은 급진적으로 성장하고 있다. IC 재료 및 설계에 있어서의 기술적 진보는 IC의 세대들을 만들었고, 각 세대는 그 이전 세대보다 더 작고 더 복잡한 회로를 갖는다. IC 진화의 과정에서, 기능적인 밀도(즉, 칩 면적당 상호접속 장치들의 수)는 일반적으로 증가되고 기하도형적 크기(즉, 제조 프로세스를 이용하여 생성될 수 있는 최소 컴포넌트(또는 선))는 감소되었다. 이러한 규모 축소 프로세스는 일반적으로 생산 효율을 증가시키고 관련 비용을 낮춤으로써 장점을 제공한다. 그러한 규모 축소는 또한 IC를 처리하고 제조하는 복잡성을 증가시킨다.
예를 들면, 핀 전계 효과 트랜지스터(fin field effect transistor, FinFET) 제조 프로세스에서는 이중 패터닝 리소그래피(DPL)가 일반적으로 사용된다. 종래의 DPL 프로세스에서는 2개의 마스크 패턴, 맨드렐(mandrel) 패턴 및 이 맨드렐 패턴의 원치않는 부분 또는 유도체 또는 둘 다를 제거하는 컷(cut) 패턴을 사용한다. 예를 들면, DPL 프로세스는 맨드렐 패턴을 이용하여 핀(fin)을 형성하고, 그 다음에 컷 패턴을 이용하여 상기 핀을 2개 이상의 섹션으로 절단한다. 핀의 각 섹션은 하나 이상의 FinFET를 형성하기 위해 사용된다. 핀의 상이한 섹션들은 적절히 격리되어야 한다. 종래의 핀 격리 프로세스는 핀의 2개의 섹션 사이에 격리 구조를 형성하기 위해 다른 하나의 패터닝 프로세스를 이용한다. 이러한 종래의 프로세스에서는 각종의 문제점들이 발생한다. 예를 들면, 핀 절단 프로세스는 에칭 임계 치수(CD) 로딩 및/또는 에칭 깊이 로딩 문제 때문에 핀을 바람직하지 않게 과도 에칭 또는 과소 에칭할 수 있다. 핀 과도 에칭은 소스/드레인 컨택트 랜딩(contact landing)과 같은 FinFET 제조를 위한 프로세스 창(process window)을 감소시키고, 핀 과소 에칭은 효과적인 핀 격리를 생성하는데 실패할 수 있다. 다른 예로서, 핀 절단 패터닝 프로세스 및 격리 패터닝 프로세스가 적절히 정렬되지 않을 수 있고, 이 경우 비효율적인 격리 및 FinFET 제조를 위한 프로세스 창의 감소를 야기할 수 있다. 따라서, FinFET 제조를 위한 충분한 CD 및 오버레이 프로세스 창을 제공하면서 핀들을 효과적으로 격리시키는 방법이 필요하다.
효과적인 FinFET 격리를 가진 반도체 장치 및 그 형성 방법이 개시된다. 이 방법은 활성 핀, 기판 위에서 상기 핀과 결합하는 복수의 더미 게이트 스택, 및 기판 위에서 상기 더미 게이트 스택들을 분리하는 제1 유전체 특징부를 구비한 기판을 수용하는 단계를 포함한다. 이 방법은 상기 활성 핀의 제1 및 제2 부분을 각각 노출시키는 제1 트렌치 및 제2 트렌치를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계를 또한 포함한다. 이 방법은 상기 활성 핀의 상기 제1 부분을 제거하는 단계와, 상기 제2 트렌치에 게이트 스택을 형성하는 단계를 또한 포함하고, 상기 게이트 스택은 상기 활성 핀의 상기 제2 부분과 결합한다. 이 방법은 상기 활성 핀의 상기 제2 부분을 효과적으로 격리시키는 제2 유전체 물질로 상기 제1 트렌치를 채우는 단계를 또한 포함한다.
본 발명은 첨부 도면과 함께 이하의 상세한 설명을 읽음으로써 최상으로 이해될 것이다. 산업계의 표준 실시에 따라서, 각종 특징부들은 정확한 축척으로 작도된 것이 아니며 단지 설명 목적으로 사용된다는 점에 주목하여야 한다. 사실, 각종 특징부들의 치수는 설명의 명확성을 위해 임의로 증대 또는 감소될 수 있다.
도 1a 및 도 1b는 본 발명의 각종 양태에 따른 반도체 장치 제조 방법을 설명하는 흐름도이다.
도 2A 내지 도 9는 일부 실시형태에 따른, 도 1a 및 도 1b의 방법에 따른 반도체 장치 형성 과정의 투시도 및 횡단면도이다.
도 10은 일부 실시형태에 따른, 도 1a 및 도 1b의 방법을 이용하여 제조된 반도체 장치의 횡단면도이다.
도 11a 및 도 11b는 일부 실시형태에 따른, 도 1a 및 도 1b의 방법을 이용하여 제조된 반도체 장치의 상면도 및 횡단면도이다.
이하의 설명은 본 발명의 상이한 특징부들을 구현하기 위한 여러 가지의 상이한 실시형태 또는 예를 제공한다. 컴포넌트 및 배열의 특정 예는 본 발명을 단순화하도록 이하에서 설명된다. 물론, 이러한 예는 단순히 예이고 제한하는 의도가 없다. 예를 들면, 이어지는 설명에서 제2 특징부 위에 제1 특징부를 형성하는 것은 제1 특징부와 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수 있고, 상기 제1 특징부와 제2 특징부가 직접 접촉되지 않도록 상기 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성되는 실시형태를 또한 포함할 수 있다. 또한, 본 명세서에서는 각종 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성 및 명확성을 위한 것이고, 본질적으로 여기에서 설명하는 각종 실시형태 및/또는 구성들 간의 관계를 구술하는 것이 아니다.
또한, 공간적으로 관계있는 용어, 예를 들면, "아래", "하", "하부", "위", "상부" 등은 도면에 예시된 다른 요소 또는 특징부들에 대한 하나의 요소 또는 특징부의 관계를 묘사하기 위한 설명의 용이성을 위해 여기에서 사용된다. 공간적으로 관계있는 용어들은 도면에 도시된 방위 외에 사용 또는 동작 중인 장치의 다른 방위를 포함하는 것으로 의도된다. 장치는 다른 방식으로 방위(90도 또는 다른 방위로 회전)될 수 있고 여기에서 사용하는 공간적으로 관계있는 서술자(descriptor)는 그에 따라서 동일한 방식으로 해석될 수 있다.
본 발명은 일반적으로 반도체 장치에 관한 것이고, 특히 FinFET를 구비한 반도체 장치에 관한 것이다. 본 발명의 목적은 FinFET 제조를 위한 충분한 프로세스 창을 제공하면서 핀들을 효과적으로 격리시키는 방법 및 구조를 제공하는 것이다.
이제, 도 1a 및 도 1b를 참조하면, 본 발명의 각종 양태에 따른 반도체 장치의 형성 방법(10)을 설명하는 흐름도가 도시되어 있다. 이 방법(10)은 단순히 예이고, 특허 청구범위에서 명시적으로 재인용되는 것 이상으로 본 발명을 제한하는 것으로 의도되지 않는다. 방법(10)의 앞에, 중간에 및 뒤에 추가의 동작들이 제공될 수 있고, 여기에서 설명하는 일부 동작이 방법의 추가적인 실시형태로서 교체, 제거 또는 이동될 수 있다. 방법(10)은 반도체 장치(100)의 일부를 각 제조 단계에서 나타내는 도 2A 내지 도 9와 함께 이하에서 설명된다. 장치(100)는 SRAM 및/또는 다른 논리 회로, 저항기, 커패시터 및 인덕터와 같은 수동 컴포넌트, 및 p형 FET(PFET), n형 FET(NFET), FinFET, 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, 다른 메모리 셀, 및 이들의 조합과 같은 능동 컴포넌트를 포함한, IC의 처리 중에 제조된 중간 장치 또는 그 일부일 수 있다.
동작 12에서, 방법(10)(도 1a)은 각종 특징부들이 내부에 및/또는 상부에 형성된 기판(102)을 수용한다. 도 2A, 도 2B 및 도 2c를 집합적으로 참조한다. 도 2A는 반도체 장치(100)의 개략적 투시도이고, 도 2B와 도 2c는 각각 도 2A의 선 "1-1"과 선 "2-2"를 따라 취한 반도체 장치(100)의 횡단면도이다. 장치(100)는 2개의 활성 핀(104)을 구비한 기판(102)을 포함한다. 핀(104)들은 기판(102)으로부터 상향으로 돌출하고 길이 방향을 따라 나란하게 지향된다. 장치(100)는 또한 핀(104)들을 측방향으로 격리시키는 격리 구조물(106)을 포함한다. 장치(100)는 복수의 더미 게이트 스택을 또한 포함하고, 그 중에서 3개가 더미 게이트 스택(120a, 120b, 120c)으로서 도시되어 있다. 더미 게이트 스택(120a-c)은 격리 구조물(106)의 표면(107) 위에 형성되어 핀들의 폭 방향을 따라서 핀(104)들과 결합한다. 장치(100)는 또한 더미 게이트 스택(120a-c)의 측벽 위의 스페이서 특징부(112), 및 상기 스페이서 특징부들 사이의 상기 표면(107) 위의 제1 유전체 특징부(114)를 포함한다. 비록 도 2A 내지 도 2c에는 2개의 핀 위에 3개의 더미 게이트 스택을 도시하고 있지만, 본 발명은 장치(100)의 특정 구성으로 제한되지 않는다. 본 발명의 실시형태는 다른 유형의 장치, 다른 수의 장치, 및/또는 다른 구성의 구조물을 포함할 수 있다. 장치(100)의 전술한 각종 구조물에 대해서는 후술한다.
기판(102)은 본 실시형태에서 실리콘 기판이다. 대안적으로, 기판(102)은 게르마늄과 같은 다른 기본 반도체; 탄화실리콘, 갈륨비소, 인화갈륨, 인화인듐, 비화인듐, 및/또는 안티몬화인듐을 포함한 화합물 반도체; SiGe, GaAsP, AlInAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함한 합금 반도체; 또는 이들의 조합을 포함할 수 있다. 또 다른 대안 예로서, 기판(102)은 매몰 유전체 층과 같은 SOI(semiconductor-on-insulator)이다.
핀(104)은 각종 실시형태에서 p형 FinFET, n형 FinFET, 또는 p형 FinFET와 n형 FinFET 둘 다를 형성하는데 적합하다. 도 2B에 도시된 것처럼, 각 핀(104)은 3개의 부분(또는 섹션)(104a, 104b, 104c)을 포함한다. 3개의 더미 게이트 스택(120a, 120b, 120c)은 각각 상기 3개의 부분(104a, 104b, 104c)과 결합한다. 구체적으로, 더미 게이트 스택(120a, 120c)은 각각의 핀 부분의 채널 영역(110)에 인접한 핀 부분(104a, 104c)과 결합한다. 도 2B는 또한 더미 게이트 스택(120a, 120c)의 양측에 배치되고 각각의 채널 영역(110)을 사이에 두는 소스/드레인(S/D) 영역(108)을 도시하고 있다. 채널 영역은 핀 부분(104b)의 더미 게이트 스택(120b) 아래에는 도시되지 않았다는 점에 주목한다. 뒤에서 설명하겠지만, 핀 부분(104b)은 제거되고 격리 구조물로 대체되어 핀 부분(104a, 104c) 뿐만 아니라 그 위에 형성된 FinFET를 격리시킬 것이다. S/D 영역(108)은 할로(halo) 또는 약하게 도핑된 소스/드레인(LDD) 주입을 포함할 수 있다. 일부 실시형태에 있어서, S/D 영역(108)은 상승된 소스/드레인 영역, 늘려진 영역, 에피택셜로 성장된 영역, 및/또는 다른 적당한 S/D 특징부들을 포함할 수 있다.
핀(104)은 포토리소그래피 및 에칭 프로세스를 포함한 적당한 프로세스를 이용하여 제조될 수 있다. 포토리소그래피 프로세스는 기판(102) 위에 포토레지스트 층(레지스트)을 형성하고, 상기 레지스트를 패턴에 노출시키며, 노광 후 굽기 프로세스를 수행하고, 레지스트를 현상하여 레지스트를 포함한 마스킹 요소를 형성하는 프로세스를 포함할 수 있다. 마스킹 요소는 그 다음에 리세스(recess)를 기판(102) 내로 에칭하고 기판(102)에 핀(104)을 남기기 위해 사용된다. 에칭 프로세스는 건식 에칭, 습식 에칭, 반응성 이온 에칭(RIE), 및/또는 다른 적당한 프로세스를 포함할 수 있다. 대안적으로, 핀(104)은 맨드렐-스페이서 더블 패터닝 리소그래피를 이용하여 형성될 수 있다. 핀(104)을 형성하기 위한 많은 다른 방법 실시형태들이 적당할 수 있다. S/D 영역(108)의 각종 특징부들은 더미 게이트 스택(120a-120c) 및 스페이서 특징부(112)들이 형성된 후에 형성될 수 있고, 이것에 대해서는 후술한다.
격리 구조물(106)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 불화물 도핑 실리케이트 글라스(FSG), 낮은 k 유전체 물질, 및/또는 다른 적당한 절연 물질로 형성될 수 있다. 격리 구조물(106)은 얕은 트렌치 격리(STI) 특징부를 가질 수 있다. 일 실시형태에 있어서, 격리 구조물(106)은 예를 들면 핀(104) 형성 프로세스의 일부로서 기판(102)에 트렌치를 에칭함으로써 형성된다. 트렌치는 그 다음에 절연 물질로 채워지고, 그 다음에 화학 기계 평탄화(CMP) 프로세스가 이어진다. 필드 산화물, 실리콘 국부 산화(LOCal Oxidation of Silicon, LOCOS), 및/또는 다른 적당한 구조물과 같은 다른 격리 구조물이 가능하다. 격리 구조물(106)은 예를 들면 하나 이상의 열 산화물 라이너 층을 가진 다층 구조를 포함할 수 있다.
더미 게이트 스택(120a-c)은 본 실시형태에서 핀들의 3개의 측면에서 핀(104)들과 결합한다. 대안적으로, 더미 게이트 스택(120a-c)은 핀들의 단지 2개의 측면(상측은 아님)에서만 핀(104)들과 결합할 수 있다. 더미 게이트 스택은 차후 단계에서 제거되고 "실제" 게이트 스택 또는 다른 적당한 구조물(예를 들면, 격리 구조물)로 교체되기 때문에 "더미"라고 부른다. 본 실시형태에 있어서, 더미 게이트 스택(120a, 120c)은 "게이트-최종"(gate-last) 프로세스에서 높은 k 금속 게이트로 교체되고, 더미 게이트 스택(120b)은 격리 구조물로 교체될 것이다. 더미 게이트 스택(120a-c)은 각각 하나 이상의 물질 층을 포함할 수 있다. 예를 들면, 더미 게이트 스택(120a-c)은 각각 더미 산화물 층과 더미 게이트 전극을 포함할 수 있다. 더미 산화물 층은 실리콘 산화물(SiO2) 또는 질소(N) 도핑 SiO2와 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자 층 증착(ALD), 화학 기상 증착(CVD), 및/또는 다른 적당한 방법에 의해 형성될 수 있다. 더미 게이트 전극은 단층 또는 다층 구조를 가질 수 있다. 일 실시형태에 있어서, 더미 게이트 전극은 폴리실리콘을 포함한다. 더미 게이트 전극은 저압 화학 기상 증착(LPCVD) 및 플라즈마 강화 CVD(PECVD)와 같은 적당한 증착 프로세스에 의해 형성될 수 있다. 일 실시형태에 있어서, 더미 산화물 층과 더미 게이트 전극은 기판(102) 위에 블랭킷 층으로서 최초 증착된다. 그 다음에, 상기 블랭킷 층은 포토리소그래피 프로세스 및 에칭 프로세스를 포함한 프로세스를 통하여 패터닝되고, 이것에 의해 블랭킷 층의 일부를 제거하고 나머지 부분을 더미 산화물 층과 더미 게이트 전극으로서 기판(102) 위에 유지한다. 일부 실시형태에 있어서, 더미 게이트 스택(120a-c)은 하드 마스크 층, 계면 층, 캐핑 층, 확산/장벽 층, 다른 적당한 층, 및/또는 이들의 조합과 같은 추가의 유전체 층 및/또는 도체 층을 각각 포함할 수 있다.
스페이서 특징부(112)들은 더미 게이트 스택(120a-c)의 수직 측벽에 형성된다. 스페이서 특징부(112)들은 더미 게이트 스택의 물질과는 다른 물질을 포함한다. 일 실시형태에 있어서, 스페이서 특징부(112)들은 실리콘 질화물 또는 실리콘 산질화물과 같은 유전체 물질을 포함한다. 일 예로서, 스페이서 특징부(112)들은 각각 복수의 층을 포함한다. 일 실시형태에 있어서, 더미 게이트 스택(120a-c)이 형성된 후에, 하나 이상의 스페이서 층이 장치(100) 위에 스페이서 물질을 블랭킷 증착함으로써 형성된다. 그 다음에, 이방성 에칭 프로세스를 수행하여 스페이서 층의 일부를 제거함으로써, 도 2A 및 도 2B에 도시된 바와 같은 스페이서 특징부(112)들을 형성한다.
제1 유전체 특징부(114)는 하나 이상의 유전체 층을 포함할 수 있다. 일 실시형태에 있어서, 제1 유전체 특징부(114)는 컨택트 에칭 정지 층(contact etch stop layer, CESL) 위에 층간 유전체(ILD) 층을 각각 포함한다. 예를 들면, CESL은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 및/또는 다른 물질의 층을 포함할 수 있다. CESL은 PECVD 프로세스 및/또는 다른 적당한 증착 또는 산화 프로세스에 의해 형성될 수 있다. ILD 층은 테트라에틸오소실리케이트(TEOS) 산화물과 같은 물질, 도핑되지 않은 실리케이트 글라스, 또는 보로포스포실리케이트 글라스(BPSG), 용융 실리카 글라스(FSG), 포스포실리케이트 글라스(PSG), 붕소 도핑 실리콘 글라스(BSG), 및/또는 다른 적당한 유전체 물질과 같은 도핑된 실리콘 산화물을 포함할 수 있다. 일부 실시형태에 있어서, ILD 층은 고밀도 플라즈마(HDP) 유전체 물질(예를 들면, HDP 산화물) 및/또는 고 종횡비 처리(high aspect ratio process, HARP) 유전체 물질(예를 들면, HARP 산화물)을 포함할 수 있다. ILD 층은 PECVD 프로세스 또는 다른 적당한 증착 기술에 의해 증착될 수 있다. 일 실시형태에 있어서, ILD 층은 유동(flowable) CVD(FCVD) 프로세스에 의해 형성된다. FCVD 프로세스는 기판(102)상에 유동성 물질(유체 화합물 등)을 증착하여 더미 게이트 스택(120a-c)(그 측벽상에 스페이서 특징부(112)를 갖는 것)들 간의 트렌치를 채우는 프로세스, 및 상기 유동성 물질을 일례로서 어닐링과 같은 적당한 기술에 의해 고체 물질로 변환하는 프로세스를 포함한다. 각종의 증착 프로세스 후에, 화학 기계 평탄화(CMP) 프로세스를 수행하여 상기 제1 유전체 특징부(114)의 상부 표면을 평탄화하고, 후속 제조 단계를 위해 더미 게이트 스택(120a-c)의 상부 표면을 노출시킨다.
동작 14에서, 방법(10)(도 1a)은 더미 게이트 스택(120a-c)을 제거한다. 도 3A, 도 3B 및 도 3C를 집합적으로 참조한다. 도 3A는 반도체 장치(100)의 개략적 투시도이고, 도 3B와 도 3C는 각각 도 3A의 선 "1-1"과 선 "2-2"를 따라 취한 반도체 장치(100)의 횡단면도이다. 도 3A 및 도 3B에 도시된 것처럼, 더미 게이트 스택(120a-c)이 제거되고, 그 결과 3개의 트렌치(116a, 116b, 116c)가 형성된다. 3개의 트렌치(116a-c)는 각각 핀 부분(104a-c)을 노출시킨다. 더미 게이트 스택(120a-c)은 내부의 물질을 선택적으로 제거하고 스페이서 특징부(112)들 및 ILD 층(114)은 실질적으로 남겨두는 하나 이상의 에칭 프로세스에 의해 제거된다. 에칭 프로세스는 적당한 습식 에칭, 건식 (플라즈마) 에칭, 및/또는 다른 프로세스들을 포함할 수 있다. 예를 들면, 건식 에칭 프로세스는 염소 함유 가스, 불소 함유 가스, 다른 에칭 가스, 또는 이들의 조합을 이용할 수 있다. 습식 에칭 용액은 NH4OH, HF(불화수소산), TMAH(테트라메틸암모늄 하이드록사이드), 다른 적당한 습식 에칭 용액, 또는 이들의 조합을 포함할 수 있다.
동작 16에서, 방법(10)(도 1a)은 마스킹 요소(122)를 형성한다. 도 4를 참조하면, 동작 16 후에 도 3A의 선 "1-1"을 따라 취한 장치(100)의 횡단면도가 도시되어 있다. 마스킹 요소(122)는 핀 부분(104a, 104c)을 덮는다. 마스킹 요소(122)의 개구(123)는 트렌치(116b)를 통해 핀 부분(104b)을 노출시킨다. 본 실시형태에 있어서, 마스킹 요소(122)는 패턴화 포토레지스트(또는 레지스트)이고 포토리소그래피 프로세스를 이용하여 형성된다. 예를 들면, 포토리소그래피 프로세스는 기판(102) 위에 레지스트를 형성하여 기판(102) 상의 각종 구조물을 덮는 프로세스와, 레지스트를 패턴에 노출시키는 프로세스와, 노광 후 굽기 프로세스를 수행하는 프로세스와, 레지스트를 현상하여 마스킹 요소(122)를 형성하는 프로세스를 포함할 수 있다. 동작 16과 관련하여, 본 발명은 종래의 핀 격리 방법에 비하여 장점을 제공한다. 종래의 핀 격리 프로세스는 핀 부분(104b)을 먼저 제거하고(예를 들면, 핀 절단 프로세스를 이용하여), 그 다음에 핀 부분(104a, 104c) 사이에 격리 구조물로서 더미 게이트 스택(120b)(도 2B)를 형성한다. 그러한 프로세스에 있어서, 핀 절단 프로세스와 더미 게이트 스택 형성 프로세스는 적절히 정렬되어야 하고, 좁은 CD 및 오버레이 프로세스 창과 같은 제조 프로세스상의 엄격한 제한이 있다. 이와 대조적으로, 마스킹 요소(122)의 패터닝 프로세스는 훨씬 완화된 프로세스 창을 갖는다. 도 4에 도시된 것처럼, 마스킹 요소(122)는 핀 부분(104a, 104c)을 덮으면서 핀 부분(104b)을 충분히 노출시키도록 훨씬 더 넓은 프로세스 창을 갖는다. 스페이서 특징부(112) 및 제1 유전체 특징부(114)의 존재로 인하여 마스킹 요소(122)의 CD 및 오버레이 프로세스 창 둘 다가 효과적으로 확대된다.
동작 18에서, 방법(10)(도 1a)은 개구(123) 및 트렌치(116b)를 통하여 핀 부분(104b)를 제거한다. 도 5a 및 도 5b를 집합적으로 참조한다. 도 5a는 동작 18 후에 도 3A의 선 "1-1"을 따라 취한 반도체 장치(100)의 횡단면도이다. 도 5b는 동작 18 후에 도 3A의 선 "2-2"를 따라 취한 반도체 장치(100)의 횡단면도이다. 핀 부분(104b)은 에칭 프로세스로 제거되고, 이때 마스킹 요소(122)는 에칭 마스크로서 작용한다. 일 실시형태에 있어서, 에칭 프로세스는 건식 (플라즈마) 에칭 프로세스가다. 예를 들면, 건식 에칭 프로세스는 약 50-1500 W의 소스 전력, 약 1-100 mTorr의 압력, 약 20-80℃의 온도 하에서 에칭 가스로서 CF4, CH3F, O2, HBr, He, Cl2, Ar 및 N2 가스 중의 하나 이상을 이용하여 수행될 수 있다. 일 실시형태에 있어서, 동작 18은 핀 부분(104b)을 제거할 뿐만 아니라 핀(104)들을 기판(107) 아래로 더욱 오목화한다. 도 5a 및 도 5b에 도시된 본 실시형태에 있어서, 격리 구조물(106)과 핀(104)은 둘 다 트렌치(116b) 내로 오목화된다. 구체적으로, 격리 구조물(106)은 표면(107) 아래에 있는 다른 상부 표면(107')을 갖도록 트렌치(116b) 내로 오목화되고, 핀(104)은 표면(107') 아래에 있는 상부 표면(109)을 갖도록 트렌치(116b) 내로 오목화된다. 그러므로, 동작 18은 트렌치(116b)를 표면(107) 아래로 효과적으로 확장한다. 실시형태에 있어서, 표면(107)으로부터 표면(107')으로의 리세스는 경미하고 무시할 수 있다. 본 실시형태에 있어서, 표면(109)은 수직 거리 d1만큼 표면(107') 아래에 있다. 일 실시형태에 있어서, d1은 약 50-1000 Å이다. 비록 도 5b에서는 표면(109)이 아작 핀(104) 내에 있는 것으로 도시되어 있지만, 일부 실시형태에 있어서, 동작 18은 트렌치(116b)를 기판(102) 내로 오목화할 수 있다. 각종 실시형태에 있어서, 동작 18은 바람직한 핀 리세스 깊이 및 핀 물질의 에칭 속도에 기초하여 타이머 제어된다. 마스킹 요소(122)는 에칭 프로세스 중에 부분적으로 소비될 수 있다.
동작 20에서, 방법(10)(도 1a)은 마스킹 요소(122)를 제거하고 핀(104)을 더욱 오목화한다. 도 6a 및 도 6b를 집합적으로 참조한다. 도 6a는 동작 20 후에 도 3A의 선 "1-1"을 따라 취한 장치(100)의 횡단면도이다. 도 6b는 동작 20 후에 도 3A의 선 "2-2"를 따라 취한 장치(100)의 횡단면도이다. 마스킹 요소(122)가 제거되고 핀 부분(104a, 104c)이 트렌치(116a, 116c)를 통하여 다시 노출된다. 일 실시형태에 있어서, 동작 20은 플라즈마 애슁(ashing)과 같은 애슁 프로세스를 포함한다. 일례로서, 애슁 프로세스는 약 20-80℃의 온도에서 에칭 가스로서 H2, O2, N2, He 및 Ar 가스 중의 하나 이상을 이용하여 수행된다. 일 실시형태에 있어서, 동작 20은 마스킹 요소(122)를 제거하고, 동시에 핀(104)들을 더욱 오목화한다. 도 6a에 도시된 실시형태에 있어서, 트렌치(116b) 내의 핀(104)들은 상부 표면(109)(도 5a) 아래에 있는 상부 표면(109')을 갖도록 더욱 오목화된다. 각종 실시형태에 있어서, 표면(109)과 표면(109') 간의 수직 거리는 약 20-1000 Å이다. 일 실시형태에 있어서, 트렌치(116b) 내의 격리 구조물(106)도 또한 상부 표면(107')(도 5a) 아래에 있는 상부 표면(107")을 갖도록 더욱 오목화된다. 실시형태에 있어서, 표면(107')으로부터 표면(107")으로의 리세스는 경미하고 무시할 수 있다. 일 실시형태에 있어서, 표면(109')과 표면(107") 간의 수직 거리(d2)는 약 50-1000 Å이다. 더 나아가, 핀(104)들도 또한 양측 핀 부분(104a, 104c)을 향하여 그들의 길이 방향을 따라 거리 d3 만큼 오목화된다. 일 실시형태에 있어서, 거리 d3는 약 5-100 Å이다. 각종 실시형태에 있어서, 동작 20은 바람직한 핀 리세스 깊이(하향 및 측방향으로) 및 핀 물질의 에칭 속도에 기초하여 타이머 제어된다. 바람직한 핀 리세스 깊이는 격리 제약, 최초의 핀 높이(도 2c) 및 스페이서 특징부(112)의 두께에 기초하여 결정될 수 있다. 예를 들면, 한가지 고려사항은 S/D 영역(108)에서 충분한 컨택트 랜딩 면적을 제공해야 한다는 것이다. 일 실시형태에 있어서, 스페이서 특징부(112)는 약 5-500 Å인 두께(d4)를 갖는다. 거리 d3가 d4를 초과할 때, 트렌치(116b)는 S/D 영역(108)의 컨택트 랜딩 영역 내로 먹어들어가고, 이것은 고려해야 한다. 일 실시형태에 있어서, 동작 20은 d3가 d4를 초과하지 않도록 제어되고, 이것은 S/D 컨택트 형성을 위한 최대 랜딩 면적을 제공한다.
동작 22에서, 방법(10)(도 1b)은 트렌치(116b)를 통하여 노출된 활성 핀(104)의 표면 위에 유전체 층(118)을 형성한다. 도 7을 참조하면, 도 7에는 동작 22 후에 도 3A의 선 "1-1"을 따라 취한 장치(100)의 횡단면도가 도시되어 있다. 유전체 층(118)은 트렌치(116b) 내의 활성 핀(104)의 3개의 측면 모두에 형성된다. 일 실시형태에 있어서, 유전체 층(118)은 실리콘 산화물과 같은 산화 층이다. 다른 실시형태에 있어서, 유전체 층(118)은 실리콘 질화물과 같은 질화 층이다. 실시형태에 있어서, 동작 22는 약 50-1500 W의 소스 전력, 약 1-80 mTorr의 압력, 약 20-80℃의 온도 하에서 반응 가스로서 O2, He, Ar 및 N2 가스 중의 하나 이상을 이용하여 수행된다. 일 실시형태에 있어서, 유전체 층(118)은 약 5-100 Å인 두께(d5)를 갖도록 형성된다. 실시형태에 있어서, 유전체 층(118)은 핀 부분(104a, 104c)들 간의 격리를 더욱 개선한다. 방법(10)의 일 실시형태에 있어서, 동작 22는 선택적으로 수행된다.
동작 24에서, 방법(10)(도 1b)은 트렌치(116b)를 유전체 물질(124)로 채운다. 도 8을 참조하면, 도 8에는 동작 24 후에 도 3A의 선 "1-1"을 따라 취한 장치(100)의 횡단면도가 도시되어 있다. 일 실시형태에 있어서, 유전체 물질(124)은 상기 제1 유전체 특징부(114)의 물질과 동일하다. 대안적으로, 유전체 물질(124)은 상기 제1 유전체 특징부(114)의 물질과 상이하다. 일 실시형태에 있어서, 동작 24는 패터닝 및 증착 프로세스를 포함한 복수의 단계를 수반한다. 예를 들면, 패터닝 프로세스는 동작 16과 관련하여 위에서 설명한 프로세스와 유사하게, 트렌치(116a, 116c)를 덮는 마스킹 요소를 형성한다. 그 다음에, PECVD, FCVD 또는 다른 적당한 증착 기술을 이용하는 증착 프로세스에 의해 트렌치(116b)를 유전체 물질(124)로 채운다. 그 다음에, 습식 에칭 또는 플라즈마 에칭 프로세스를 이용하여 마스킹 요소를 제거하고, 이것에 의해 핀 부분(104a, 104c)이 트렌치(116a, 116c)를 통해 다시 노출된다. 유전체 물질(124)은 핀 부분(104a, 104c)을 격리시킨다. 그러므로, 유전체 물질(124)을 격리 구조물(124)이라고도 부른다. 전술한 설명으로부터 알 수 있는 바와 같이, 격리 구조물(124)은 자기 정렬 프로세스를 이용하여 형성되고, 이것에 의해 초기 더미 게이트 스택(120b)(도 2B)이 격리 구조물(124)의 위치를 규정한다. 이것은 리소그래피 및 에칭 프로세스를 감소시키고, 종래의 핀 격리 방법과 관련된 프로세스 창(예를 들면, CD 및 오버레이) 문제를 해결한다.
동작 26에서, 방법(10)(도 1b)은 트렌치(116a, 116c)에 각각 "실제" 게이트 스택(126a, 126c)을 형성한다. 도 9를 참조하면, 도 9에는 동작 26 후에 도 3A의 선 "1-1"을 따라 취한 장치(100)의 횡단면도가 도시되어 있다. 게이트 스택(126a, 126c)은 각각의 채널 영역(110)에 인접한 핀 부분(104a, 104c)과 결합한다. 일 실시형태에 있어서, 각각의 게이트 스택(126a, 126c)은 복수의 물질 층을 포함한다. 예를 들면, 각각의 게이트 스택은 계면 층, 유전체 층, 일함수 금속 층, 및 충전(fill) 층을 포함할 수 있다. 계면 층은 실리콘 산화물 층(SiO2) 또는 실리콘 산질화물(SiON)과 같은 유전체 물질을 포함할 수 있고, 화학적 산화, 열 산화, 원자 층 증착(ALD), CVD, 및/또는 다른 적당한 유전체에 의해 형성될 수 있다. 유전체 층은 하프늄 산화물(HfO2), Al2O3, 란타나이드 산화물, TiO2, HfZrO, Ta2O3, HfSiO4, ZrO2, ZrSiO2, 이들의 조합, 또는 다른 적당한 물질과 같은 높은 k 유전체 층을 포함할 수 있다. 유전체 층은 ALD 및/또는 다른 적당한 방법으로 형성될 수 있다. 일함수 금속 층은 p형 또는 n형 일함수 층일 수 있다. 기본적인 p형 일함수 금속은 TiN, TaN, Ru, Mo, Al, WN, ZrSi2, MoSi2, TaSi2, NiSi2, WN, 다른 적당한 p형 일함수 물질, 또는 이들의 조합을 포함한다. 기본적인 n형 일함수 금속은 Ti, Ag, TaAl, TaAlC, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, 다른 적당한 n형 일함수 물질, 또는 이들의 조합을 포함한다. 상기 일함수 층은 복수의 층을 포함할 수 있고, CVD, PVD 및/또는 다른 적당한 프로세스에 의해 증착될 수 있다. 충전 층은 알루미늄(Al), 텅스텐(W), 코발트(Co), 구리(Cu), 및/또는 다른 적당한 물질을 포함할 수 있다. 상기 충전 층은 CVD, PVD, 도금 및/또는 다른 적당한 프로세스에 의해 형성될 수 있다. CMP 프로세스는 게이트 스택(126a, 126c)으로부터 과잉 물질을 제거하고 장치(100)의 상부 표면을 평탄화하기 위해 수행될 수 있다.
다시 도 9를 참조하면, 상기 동작에 의해 2개의 FinFET가 기판(102) 위에 형성된다. 제1 FinFET는 S/D 영역(108)과 채널 영역(110)을 구비한 핀 부분(104a)을 포함하고 게이트 스택(126a)을 또한 포함한다. 제2 FinFET는 S/D 영역(108)과 채널 영역(110)을 구비한 핀 부분(104c)을 포함하고 게이트 스택(126c)을 또한 포함한다. 핀 부분(104a, 104c)은 격리 구조물(124)과 유전체 층(118)에 의해 분리된다. 유전체 층(118)에 인접한 S/D 영역(108)의 상부 표면은 S/D 컨택트 형성을 위한 충분한 랜딩 면적을 제공하도록 제어될 수 있다.
동작 28에서, 방법(10)(도 1b)은 최종 장치를 형성하기 위한 추가의 동작을 수행한다. 예를 들면, 동작 28은 제1 및 제2 FinFET의 S/D 영역(108)과 게이트 스택(126)을 전기적으로 접속하는 컨택트 및 비아를 형성할 수 있고, 완전한 IC를 형성하기 위해 제1 및 제2 FinFET를 장치(100)의 다른 부분에 접속하는 금속 상호접속을 형성할 수 있다.
도 10은 방법(10)의 실시형태를 이용하여 제조된 반도체 장치(200)를 보인 것이고, 이 방법에서 동작 22는 수행되지 않는다. 도 10을 참조하면, 장치(200)는 장치(200)가 핀 부분(104a, 104c)과 격리 구조물(124) 사이에 유전체 층(118)을 포함하지 않는다는 점을 제외하면 장치(100)(도 9)와 동일하다. 각종 실시형태에 있어서, 격리 구조물(124)은 핀 부분(104a, 104c)들 사이에서 여전히 충분한 격리를 제공한다.
도 11a는 방법(10)(도 1a 및 도 1b)의 실시형태를 이용하여 제조된 반도체 장치(300)의 상면도이다. 도 11b는 도 11a의 선 "3-3"을 따라 취한 장치(300)의 횡단면도이다. 장치(300)는 장치(100)의 구조와 유사한 구조를 가지며, 편의상 동일한 참조 번호로 표시되어 있다. 도 11a 및 도 11b를 집합적으로 참조하면, 장치(300)는 기판(102) 위에 형성된 제1 FinFET(130a) 및 제2 FinFET(130c)를 포함한다. FinFET(130a)는 채널 영역(110)을 사이에 둔 S/D 영역(108)을 구비한 활성 핀(104a)을 구비한다. FinFET(130c)는 채널 영역(110)을 사이에 둔 S/D 영역(108)을 구비한 활성 핀(104c)을 구비한다. 핀(104a, 104c)은 공통 방향을 따라 길이방향으로 지향된다. 핀(104a)은 제1 핀 단부(104a-1)와 제2 핀 단부(104a-2)를 갖는다. 핀(104c)은 제1 핀 단부(104c-1)와 제2 핀 단부(104c-2)를 갖는다. 핀 단부(104a-2)는 핀 단부(104c-1)에 인접한다. 본 실시형태에 있어서, 활성 핀(104a, 104c)은 방법(10)(도 1a 및 도 1b)의 실시형태를 이용하여 공통 활성 핀(104)으로부터 절단된 2개의 핀 부분이다. 핀(104a, 104c), 구체적으로 핀 단부(104a-2, 104c-1)는 격리 구조물(124)에 의해 분리된다. 유전체 층(118)은 격리 구조물(124)과 핀 단부(104a-2, 104c-1) 사이에 위치된다. 또한, 핀 단부(104a-1, 104c-2)는 각각 격리 구조물(128a, 128c) 아래에서 덮어진다. 일 실시형태에 있어서, 격리 구조물(128a/c)은 격리 구조물(124)과 유사한 프로세스를 이용하여 형성된다. 다른 실시형태에 있어서, 핀 단부(104a-1, 104c-2)는 초기 활성 핀(104)의 각각의 핀 단부이고 격리 구조물(128a/c)은 단순히 더미 게이트 스택(120b)(도 2B)과 같은 더미 게이트 스택이다. 또 다른 실시형태에 있어서, 격리 구조물(128a/c)은 핀 단부(104a-1, 104c-2)가 에칭되지 않는다는 점을 제외하고 격리 구조물(124)과 유사한 프로세스를 이용하여 형성된다. 각종 실시형태에 있어서, 격리 구조물(124, 128a/c)은 동일한 물질 또는 다른 물질로 될 수 있다.
역시 도 11a 및 도 11b를 참조하면, FinFET(130a)는 그 채널 영역(110)에 인접한 활성 핀(104a)에 결합하는 게이트 스택(126a)을 또한 포함한다. FinFET(130c)는 그 채널 영역(110)에 인접한 활성 핀(104c)에 결합하는 게이트 스택(126c)을 또한 포함한다. 게이트 스택(126a/c)과 격리 구조물(124/128)은 그 각각의 측벽에서 스페이서 특징부(112)에 의해 각각 포위된다. 장치(300)는 스페이서 특징부(112)들 사이에 유전체 특징부(114)들을 또한 포함한다. 비록 도 11a 및 도 11b에는 도시하지 않았지만, 장치(300)는 기판(102) 위에 도 2c의 격리 구조물(106)과 같은 격리 구조물을 또한 포함하고, 그 위에 각종 구조물(112, 114, 124, 126a/c, 128)이 형성된다. 장치(300)의 이러한 양태는 장치(100)와 동일하다.
비록 제한하는 것으로 의도되지 않지만, 본 발명의 하나 이상의 실시형태는 반도체 장치 및 그 형성에 있어서 많은 장점들을 제공한다. 예를 들면, 본 발명의 실시형태는 FinFET 제조를 위한 충분한 프로세스 창을 제공하면서 활성 핀들 간의 격리를 효과적으로 형성하는 방법을 제공한다. 예를 들면, 본 발명의 실시형태는 핀 격리 구조물을 형성하기 위해 자기 정렬 프로세스를 이용하고, 이것에 의해 초기 더미 게이트 스택이 핀 격리 구조물의 위치를 규정한다. 이것은 리소그래피 및 에칭 프로세스를 감소시키고 종래의 핀 격리 방법과 관련된 프로세스 창(예를 들면, CD 및 오버레이) 문제를 해결한다. 예를 들면, 본 발명의 각종 실시형태는 기존의 FinFET 제조 흐름에 용이하게 통합될 수 있다.
하나의 예시적인 양태에 있어서, 본 발명은 반도체 장치 형성 방법과 관련이 있다. 이 방법은 활성 핀, 기판 위에서 상기 핀과 결합하는 복수의 더미 게이트 스택, 및 기판 위에서 상기 더미 게이트 스택들 간의 제1 유전체 특징부를 구비한 기판을 수용하는 단계를 포함한다. 이 방법은 상기 활성 핀의 제1 및 제2 부분을 각각 노출시키는 제1 트렌치 및 제2 트렌치를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계를 또한 포함한다. 이 방법은 상기 활성 핀의 상기 제1 부분을 제거하는 단계와, 상기 제2 트렌치에 게이트 스택을 형성하는 단계를 또한 포함한다. 상기 게이트 스택은 상기 활성 핀의 상기 제2 부분과 결합한다.
다른 예시적인 양태에 있어서, 본 발명은 반도체 장치 형성 방법과 관련이 있다. 이 방법은 활성 핀, 기판 위의 격리 구조물, 상기 격리 구조물의 제1 표면 위에서 상기 핀과 결합하는 복수의 더미 게이트 스택, 상기 제1 표면 위 및 상기 더미 게이트 스택의 측벽 상의 스페이서 특징부, 및 상기 제1 표면 위에서 상기 스페이서 특징부들 간의 제1 유전체 특징부를 구비한 기판을 수용하는 단계를 포함한다. 이 방법은 제1, 제2 및 제3 트렌치를 형성하기 위해 상기 더미 게이트 스택을 제거하는 단계를 또한 포함한다. 상기 제2 트렌치는 상기 제1 트렌치와 제3 트렌치 사이에 있다. 상기 제1, 제2 및 제3 트렌치는 상기 활성 핀의 제1, 제2 및 제3 부분을 각각 노출시킨다. 이 방법은 상기 활성 핀의 상기 제2 부분을 제거하는 단계와, 상기 제1 및 제3 트렌치에 게이트 스택을 형성하는 단계를 또한 포함한다. 상기 게이트 스택은 상기 활성 핀의 상기 제1 및 제3 부분과 결합한다.
추가의 예시적인 양태에 있어서, 본 발명은 반도체 장치와 관련이 있다. 반도체 장치는 제1 및 제2 활성 핀을 구비한 기판을 포함한다. 상기 제1 및 제2 활성 핀은 각각 제1 및 제2 단부를 갖는다. 제1 활성 핀의 제2 단부는 제2 활성 핀의 제1 단부에 인접한다. 반도체 장치는 상기 기판 위에서 상기 제1 활성 핀과 결합하는 제1 게이트 스택과 상기 기판 위에서 상기 제2 활성 핀과 결합하는 제2 게이트 스택을 또한 포함한다. 반도체 장치는, 상면도로 보았을 때, 상기 제1 활성 핀의 제1 단부 위의 제1 격리 구조물과 상기 제2 활성 핀의 제2 단부 위의 제2 격리 구조물을 또한 포함한다. 반도체 장치는, 상면도로 보았을 때, 상기 제1 활성 핀의 제2 단부 및 상기 제2 활성 핀의 제1 단부 둘 다에 인접한 제3 격리 구조물을 또한 포함한다.
지금까지 이 기술에 통상의 지식을 가진 사람이 본 발명의 각종 양태를 잘 이해할 수 있을 정도로 몇 가지 실시형태의 특징부들을 설명하였다. 이 기술에 통상의 지식을 가진 사람이라면 여기에서 소개한 실시형태의 동일한 목적을 실행하고 및/또는 동일한 장점을 달성하는 다른 처리 및 구조의 설계 및 수정을 위한 기초로서 본 실시형태를 쉽게 이용할 수 있다는 것을 인식할 것이다. 이 기술에 통상의 지식을 가진 사람이라면 그러한 등가적인 구성이 본 발명의 정신 및 범위로부터 벗어나지 않는다는 점, 및 본 발명의 정신 및 범위로부터 벗어나지 않고 여기에서 설명한 실시형태의 각종 변경, 치환 및 개조가 가능하다는 점을 또한 인식할 것이다.

Claims (10)

  1. 반도체 장치에 있어서,
    제1 및 제2 활성 핀 - 상기 제1 및 제2 활성 핀은 각각 제1 및 제2 단부를 가지며, 상기 제1 활성 핀의 제2 단부는 상기 제2 활성 핀의 제1 단부에 인접함 - 을 구비한 기판;
    상기 기판 위에서 상기 제1 활성 핀과 결합하는 제1 게이트 스택;
    상기 기판 위에서 상기 제2 활성 핀과 결합하는 제2 게이트 스택;
    상면도로 보았을 때, 상기 제1 활성 핀의 제1 단부 위의 제1 격리 구조물;
    상면도로 보았을 때, 상기 제2 활성 핀의 제2 단부 위의 제2 격리 구조물; 및
    상면도로 보았을 때, 상기 제1 활성 핀의 제2 단부 및 상기 제2 활성 핀의 제1 단부 모두에 인접한 제3 격리 구조물
    을 포함하고,
    상기 제1 격리 구조물, 상기 제2 격리 구조물 및 상기 제3 격리 구조물 각각은 각자의(respective) 스페이서 특징부들에 의해 둘러싸이는 것인, 반도체 장치.
  2. 제1항에 있어서,
    상기 기판 위의 제4 격리 구조물을 더 포함하고,
    상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 제4 격리 구조물 위에 형성되는 것인, 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 게이트 스택 및 상기 제2 게이트 스택은 상기 제4 격리 구조물의 제1 표면 위에 형성되고,
    상기 제3 격리 구조물은 상기 제4 격리 구조물의 제2 표면 위에 형성되고,
    상기 제2 표면은 단면도로 보았을 때 상기 제1 표면보다 낮은 것인, 반도체 장치.
  4. 제1항에 있어서,
    상기 제1 활성 핀의 제2 단부 및 상기 제2 활성 핀의 제1 단부 각각은 상기 제3 격리 구조물에 인접해 있는 유전체 물질층을 포함하는 것인, 반도체 장치.
  5. 제4항에 있어서,
    상기 유전체 물질층은 실리콘 산화물 및 실리콘 질화물 중 하나인 것인, 반도체 장치.
  6. 제1항에 있어서,
    상기 제1 게이트 스택, 상기 제2 게이트 스택 및 상기 제3 격리 구조물 사이에 상기 기판 위에 제1 유전체 특징부들을 더 포함하며, 상기 제1 유전체 특징부들은 상기 스페이서 특징부들에 의해 상기 제1 게이트 스택, 상기 제2 게이트 스택 및 상기 제3 격리 구조물로부터 분리되는 것인, 반도체 장치.
  7. 제1항에 있어서,
    상기 제3 격리 구조물은 유전체 물질을 포함하는 것인, 반도체 장치.
  8. 제1항에 있어서, 상기 제1 게이트 스택 및 상기 제2 게이트 스택 중 적어도 하나는 고유전상수(high-k) 유전체층 및 일함수 금속 층을 포함하는 것인, 반도체 장치.
  9. 제1항에 있어서, 상기 제1 격리 구조물 및 상기 제2 격리 구조물은 제1 물질로 구성되고, 상기 제3 격리 구조물은 상기 제1 물질과 다른 제2 물질로 구성되는 것인, 반도체 장치.
  10. 제1항에 있어서, 상기 제1 격리 구조물, 상기 제2 격리 구조물 및 상기 제3 격리 구조물은 동일한 물질로 구성되는 것인, 반도체 장치.
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