CN106158864B - 用于FinFET隔离的方法和结构 - Google Patents

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Abstract

本发明公开了具有有效的FinFET隔离的半导体器件及其形成方法。该方法包括接收具有有源鳍的衬底，多个伪栅极堆叠件位于衬底上方并且与鳍接合，并且第一介电部件位于衬底上方并且将伪栅极堆叠件分隔开。该方法还包括去除伪栅极堆叠件，从而形成分别暴露有源鳍的第一部分和第二部分的第一沟槽和第二沟槽。该方法还包括去除有源鳍的第一部分以及在第二沟槽中形成栅极堆叠件，栅极堆叠件与有源鳍的第二部分接合。该方法还包括用第二介电材料填充第一沟槽，第二介电材料有效地隔离有源鳍的第二部分。本发明涉及用于FinFET隔离的方法和结构。

Description

用于FinFET隔离的方法和结构
相关申请的交叉引用
本发明要求于2014年10月17日提交的题目为“Method and Structure forFinFET Isolation”的第62/065,125号的美国临时申请的优先权，其全部内容结合于此作为参考。
技术领域
本发明涉及用于FinFET隔离的方法和结构。
背景技术
半导体集成电路(IC)产业经历了指数式发展。IC材料和设计中的技术进步已经产生了数代的IC，其中每代IC都具有比上一代IC更小和更复杂的电路。在IC发展过程中，功能密度(即，每一芯片面积上互连器件的数量)通常已经增加而几何尺寸(即，使用制造工艺可以制造的最小部件(或线))却已减小。通常这种按比例缩小工艺通过提高生产效率和降低相关成本而带来益处。这种按比例缩小也增加了加工和制造IC的复杂度。
例如，通常在鳍式场效应晶体管(FinFET)制造工艺中使用双重图案化光刻(DPL)。传统的DPL工艺使用两个掩模图案、芯轴图案和切割图案，切割图案去除芯轴图案的不需要部分、衍生物或者芯轴图案的不需要部分和衍生物。例如，DPL工艺使用芯轴图案形成鳍，然后使用切割图案将鳍切割成两个以上部分。鳍的每个部分用于形成一个或多个FinFET。必须适当隔离鳍的不同部分。传统的鳍隔离工艺使用另一图案化工艺以在鳍的两部分之间形成隔离结构。这些传统的工艺出现各种问题。例如，由于蚀刻临界尺寸(CD)加载和/或蚀刻深度加载问题，鳍切割工艺可以不期望地过蚀刻鳍或鳍蚀刻不足。鳍过蚀刻将减小FinFET制造的工艺窗口，诸如源极/漏极接触接合，而鳍蚀刻不足将无法创建有效的鳍隔离。对于另一个实例，鳍切割图案化工艺和隔离图案化工艺可能无法正确对准，导致无效隔离和用于FinFET制造的减小的工艺窗口。因此，需要用于有效地隔离鳍、同时为FinFET制造提供足够的CD和覆盖工艺窗口的方法。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种形成半导体器件的方法，包括：接收具有有源鳍的衬底，多个伪栅极堆叠件位于所述衬底上方并且与所述有源鳍接合，并且第一介电部件位于所述衬底上方并且位于所述伪栅极堆叠件之间；去除所述伪栅极堆叠件，从而形成第一沟槽和第二沟槽，其中，所述第一沟槽和所述第二沟槽分别暴露所述有源鳍的第一部分和第二部分；去除所述有源鳍的所述第一部分；以及在所述第二沟槽中形成栅极堆叠件，所述栅极堆叠件与所述有源鳍的所述第二部分接合。
在上述方法中，所述伪栅极堆叠件与所述第一介电部件通过间隔部件分隔开。
在上述方法中，还包括：用第二介电材料填充所述第一沟槽。
在上述方法中，所述伪栅极堆叠件位于所述衬底上方的隔离结构的第一表面上方，并且去除所述有源鳍的所述第一部分包括：将所述第一沟槽扩展为低于所述第一表面。
在上述方法中，去除所述有源鳍的所述第一部分包括：在所述有源鳍的所述第二部分上方形成掩蔽元件；以及对所述有源鳍的所述第一部分实施蚀刻工艺。
在上述方法中，还包括：在去除所述有源鳍的所述第一部分之后，对所述第一沟槽实施灰化工艺，从而沿着所述有源鳍的长度使所述有源鳍凹进。
在上述方法中，所述伪栅极堆叠件与所述第一介电部件通过具有第一厚度的间隔部件分隔开；以及所述灰化工艺使所述有源鳍凹进小于所述第一厚度的距离。
在上述方法中，所述灰化工艺暴露所述有源鳍的第一表面，进一步包括：在所述第一表面上方形成第二介电层。
在上述方法中，所述第二介电层包括氧化硅或氮化硅。
在上述方法中，所述栅极堆叠件包括高k介电层和功函金属层。
根据本发明的另一方面，还提供了一种形成半导体器件的方法，包括：接收具有有源鳍的衬底，隔离结构位于所述衬底上方，多个伪栅极堆叠件位于所述隔离结构的第一表面上方并且与所述有源鳍接合，间隔部件位于所述第一表面上方和所述伪栅极堆叠件的侧壁上，并且第一介电部件位于所述第一表面上方并且位于所述间隔部件之间；去除所述伪栅极堆叠件，从而形成第一沟槽、第二沟槽和第三沟槽，其中，所述第二沟槽位于所述第一沟槽和所述第三沟槽之间，并且所述第一沟槽、所述第二沟槽和所述第三沟槽分别暴露所述有源鳍的第一部分、第二部分和第三部分；去除所述有源鳍的所述第二部分；以及在所述第一沟槽和所述第三沟槽中形成栅极堆叠件，所述栅极堆叠件与所述有源鳍的所述第一部分和所述第三部分接合。
在上述方法中，去除所述有源鳍的所述第二部分包括：形成覆盖所述有源鳍的所述第一部分和所述第三部分的掩蔽元件；以及将所述有源鳍的所述第二部分蚀刻为低于所述第一表面。
在上述方法中，还包括：实施灰化工艺以去除所述掩蔽元件并且以通过所述第二沟槽使所述有源鳍凹进。
在上述方法中，还包括：在去除所述有源鳍的所述第二部分之后，对通过所述第二沟槽暴露的所述有源鳍的表面实施氧化工艺和氮化工艺中的一种。
在上述方法中，还包括：用第二介电材料填充所述第二沟槽。
根据本发明的又一方面，还提供了一种半导体器件，包括：具有第一有源鳍和第二有源鳍的衬底，其中，每个所述第一有源鳍和所述第二有源鳍均具有第一端和第二端，并且所述第一有源鳍的所述第二端邻近所述第二有源鳍的所述第一端；第一栅极堆叠件，位于所述衬底上方并且与所述第一有源鳍接合；第二栅极堆叠件，位于所述衬底上方并且与所述第二有源鳍接合；第一隔离结构，在顶视图中位于所述第一有源鳍的所述第一端上方；第二隔离结构，在顶视图中位于所述第二有源鳍的所述第二端上方；以及第三隔离结构，在顶视图中邻近所述第一有源鳍的所述第二端和所述第二有源鳍的所述第一端。
在上述半导体器件中，每个所述第一隔离结构、所述第二隔离结构和所述第三隔离结构均由相应的间隔部件围绕。
在上述半导体器件中，还包括：第四隔离结构，位于所述衬底上方，其中，所述第一栅极堆叠件和所述第二栅极堆叠件形成在所述第四隔离结构上方。
在上述半导体器件中，所述第一栅极堆叠件和所述第二栅极堆叠件形成在所述第四隔离结构的第一表面上方；以及所述第三隔离结构形成在所述第四隔离结构的第二表面上方，其中，在截面图中，所述第二表面低于所述第一表面。
在上述半导体器件中，所述第一有源鳍的所述第二端和所述第二有源鳍的所述第一端均包括邻接所述第三隔离结构的介电材料层，并且所述介电材料层为氧化硅或氮化硅。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本发明的各个方面的制造半导体器件的方法的流程图。
图2A至图9是根据一些实施例的根据图1A和图1B的方法形成半导体器件的立体图和截面图。
图10是根据一些实施例的使用图1A和图1B的方法制造的半导体器件的截面图。
图11A和图11B是根据一些实施例的使用图1A和图1B的方法制造的半导体器件的顶视图和截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件形成为直接接触的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以便于描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而在此使用的空间相对描述符可以同样地作相应的解释。
本发明通常涉及半导体器件，和更具体地，涉及具有FinFET的半导体器件。本发明的目标是提供用于有效地隔离鳍、同时为FinFET制造提供足够的工艺窗口的方法和结构。
现在参考图1A和1B，根据本发明的各个方面示出了形成半导体器件的方法10的流程图。方法10仅仅是一个实例，并且不旨在限制本发明超出在权利要求中明确列举的。可以在方法10之前、期间和之后提供额外的操作，并且对于该方法的额外的实施例，描述的一些操作可以取代、消除或重排。以下结合图2A至图9来描述方法10，图2A至图9示出了处于各个制造阶段的半导体器件100的一部分。器件100可以是在IC或其部分的处理期间制造的中间器件，其可以包括SRAM和/或其他逻辑电路，诸如电阻器、电容器和电感器的无源部件，和有源部件，诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元以及它们的组合。
在操作12中，方法10(图1A)接收衬底102，衬底102具有形成在其中和/或其上的各种结构。共同地参考图2A、图2B和图2C。图2A是半导体器件100的示意立体图，而图2B和图2C是分别沿着图2A的“1-1”线和“2-2”线截取的半导体器件100的截面图。器件100包括具有两个有源鳍104的衬底102。鳍104从衬底102向上投射并且纵向地并排定向。器件100还包括横向地隔离鳍104的隔离结构106。器件100还包括多个伪栅极堆叠件，其中三个伪栅极堆叠件示出为伪栅极堆叠件120a、120b和120c。伪栅极堆叠件120a-120c形成在隔离结构106的表面107上方，沿着鳍的宽度方向与鳍104接合。器件100还包括位于伪栅极堆叠件120a-120c的侧壁上方的间隔部件112以及位于表面107上方并且位于间隔部件之间的第一介电部件114。虽然图2A至图2C示出了位于两个鳍上方的三个伪栅极堆叠件，但是本发明不受器件100的特定配置的限制。本发明的实施例可以包括不同类型的器件、不同数量的器件和/或不同配置的结构。在下文中将进一步描述器件100的各个上述结构。
在本实施例中，衬底102是硅衬底。可选地，衬底102可以包括其他元素半导体，诸如锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP；或它们的组合。在又一些可选实施例中，衬底102是绝缘体上半导体(SOI)，诸如掩埋介电层。
在各个实施例中，鳍104适用于形成p型FinFET、n型FinFET或者p型FinFET和n型FinFET。如图2B所示，每个鳍104包括三部分(或段)104a、104b和104c。三个伪栅极堆叠件120a、120b和120c分别与三部分104a、104b和104c接合。具体而言，伪栅极堆叠件120a和120c与邻近相应的鳍部分的沟道区110的鳍部分104a和104c接合。图2B进一步示出了设置在伪栅极堆叠件120a和120c的两侧上的源极/漏极(S/D)区108，源极/漏极(S/D)区108将相应的沟道区110夹在中间。值得注意的是，在鳍部分104b中的伪栅极堆叠件120b下面没有示出沟道区。如将稍后解释的，鳍部分104b将被去除并且替换为隔离结构以隔离鳍部分104a和104c以及形成在其上的FinFET。S/D区108可以包括光晕或轻掺杂的源极/漏极(LDD)注入。在一些实施例中，S/D区108可以包括凸起的源极/漏极区、应变区、外延生长区和/或其他合适的S/D部件。
可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍104。光刻工艺可以包括在衬底102上面形成光刻胶层(抗蚀剂)、曝光光刻胶成一图案、实施曝光后烘烤工艺、和显影光刻胶以形成包括光刻胶的掩蔽元件。然后，掩蔽元件用于在衬底102内蚀刻凹槽，将鳍104留在衬底102上。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。可选地，可以使用芯轴-间隔件双重图案化光刻形成鳍104。用于形成鳍104的方法的多个其他实施例可以是合适的。在形成伪栅极堆叠件120a-120c和间隔部件112之后，可以在S/D区108中形成各个部件，这将在下文中论述。
隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，该隔离结构106是通过在衬底102中蚀刻沟槽形成的，例如，作为鳍104的形成工艺的部分。然后可以用绝缘材料填充沟槽，然后进行化学机械抛光(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他适合的结构的其他隔离结构是可能的。隔离结构106可以包括多层结构，例如，具有一个或多个热氧化物衬垫层。
在本实施例中，伪栅极堆叠件120a-120c在鳍的三侧上与鳍104接合。可选地，它们可以仅在鳍的两侧(不在顶侧)上与鳍104接合。它们被称为“伪”，这是因为它们将在后续步骤中被去除，并且将被“真正”的栅极堆叠件或其他合适的结构(例如，隔离结构)代替。在本实施例中，伪栅极堆叠件120a和120c将在“后栅极”工艺中被高-k金属栅极代替，而伪栅极堆叠件120b将被隔离结构代替。每个伪栅极堆叠件120a-120c均可以包括一个或多个材料层。例如，它们可以各自包括伪氧化物层和伪栅电极。伪氧化物层可以包括介电材料，诸如氧化硅(SiO2)或氮(N)掺杂的SiO2，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。伪栅电极可以包括单层或多层结构。在实施例中，伪栅电极包括多晶硅。伪栅电极可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成。在实施例中，首先将伪氧化物层和伪栅电极沉积在衬底102上方作为毯状层。然后，通过包括光刻工艺和蚀刻工艺的工艺图案化毯状层，从而去除毯状层的部分和将剩余部分保持在衬底102的上方作为伪氧化物层和伪栅电极。在一些实施例中，伪栅极堆叠件120a-120c均可以包括额外的介电层和/或导电层，诸如硬掩模层、界面层、覆盖层、扩散/阻挡层、其他合适的层和/或它们的组合。
间隔部件112形成在伪栅极堆叠件120a-120c的垂直侧壁上。间隔部件112包括与伪栅极堆叠件的材料不同的材料。在实施例中，间隔部件112包括介电材料，诸如氮化硅或氮氧化硅。在实例中，每个间隔部件112均包括多个层。在实施例中，在已经形成伪栅极堆叠件120a-120c之后，通过在器件100上方毯式沉积间隔材料来形成一个或多个间隔层。然后，实施各向异性蚀刻工艺以去除间隔层的部分，以形成如图2A和图2B中示出的间隔部件112。
第一介电部件114可以包括一个或多个介电层。在实施例中，每个第一介电部件114均包括位于接触蚀刻停止层(CESL)上方的层间介电(ILD)层。例如，CESL可以包括氮化硅、氧化硅、氮氧化硅和/或其他材料的层。CESL可以通过PECVD工艺和/或其他合适的沉积或氧化工艺形成。ILD层可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃的材料或诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)的掺杂的氧化硅，和/或其他合适的介电材料。在一些实施例中，ILD层可以包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高纵横比工艺(HARP)介电材料(例如，HARP氧化物)。ILD层可以通过PECVD工艺或其他合适的沉积技术沉积。在实施例中，ILD层是由可流动CVD(FCVD)工艺形成的。FCVD工艺包括在衬底102上沉积可流动材料(诸如液体化合物)以填充伪栅极堆叠件120a-120c(具有位于其侧壁上的间隔部件112)之间的沟槽以及通过合适的技术(诸如一个实例中的退火)将可流动材料转化为固体材料。在各个沉积工艺之后，实施化学机械抛光(CMP)工艺以平坦化第一介电部件114的顶面并且暴露伪栅极堆叠件120a-120c的顶面以用于随后的制造步骤。
在操作14中，方法10(图1A)去除伪栅极堆叠件120a-120c。共同参考图3A、图3B和图3C。图3A是半导体器件100的示意立体图，而图3B和图3C是分别沿着图3A的“1-1”线和“2-2”线截取的半导体器件100的截面图。如图3A和图3B所示，去除伪栅极堆叠件120a-120c，从而生成三个沟槽116a、116b和116c。三个沟槽116a、116b和116c分别暴露鳍部分104a-104c。通过一个或多个蚀刻工艺去除伪栅极堆叠件120a-120c，蚀刻工艺被选择性地调整为去除其中的材料而基本保留间隔部件112和ILD层114。蚀刻工艺可以包括合适的湿蚀刻、干(等离子体)蚀刻和/或其他工艺。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。
在操作16中，方法10(图1A)形成掩蔽元件122。参考图4，其中示出在操作16之后的沿着图3A的“1-1”线截取的器件100的截面图。掩蔽元件122覆盖鳍部分104a和104c。掩蔽元件122中的开口123通过沟槽116b暴露鳍部分104b。在本实施例中，掩蔽元件122是图案化的光刻胶(或抗蚀剂)，并且使用光刻工艺形成。例如，光刻工艺可以包括：在衬底102上面形成覆盖衬底102上的各种结构的光刻胶，曝光光刻胶成一图案，实施曝光后烘烤工艺，以及显影光刻胶以形成掩蔽元件122。关于操作16，本发明提供了优于传统的鳍隔离方法的优势。传统的鳍隔离工艺将首先去除鳍部分104b(例如，使用鳍切割工艺)和然后在鳍部分104a和104c之间形成伪栅极堆叠件120b(图2B)作为隔离结构。在这一工艺中，鳍切割工艺和伪栅极堆叠件形成工艺必须正确对准，对诸如窄CD和覆盖工艺窗口的制造工艺具有严格限制。相反，用于掩蔽元件122的图案化工艺具有更宽松的工艺窗口。如图4所示，掩蔽元件122具有更宽的工艺窗口以充分暴露鳍部分104b，同时覆盖鳍部分104a和104c。间隔部件112和第一介电部件114的存在有效地扩大了用于掩蔽元件122的CD和覆盖工艺窗口。
在操作18中，方法10(图1A)通过开口123和沟槽116b去除鳍部分104b。共同地参考图5A和图5B。图5A是在操作18之后的沿着图3A的“1-1”线截取的器件100的截面图。图5B是在操作18之后的沿着图3A的“2-2”线截取的器件100的截面图。利用蚀刻工艺去除鳍部分104b，其中，掩蔽元件122用作蚀刻掩模。在实施例中，蚀刻工艺是干(等离子体)蚀刻工艺。例如，可以在约50W至约1500W的源功率、约1毫托至约100毫托的压力、约20摄氏度至约80摄氏度的温度下，并且使用气体CF4、CH3F、O2、HBr、He、Cl2、Ar和N2中的一种或多种作为蚀刻气体来实施干蚀刻工艺。在实施例中，操作18不仅去除鳍部分104b，并且进一步将鳍104凹进为低于表面107。在本实施例中，如图5A和图5B所示，在沟槽116b内凹进隔离结构106和鳍104。具体地，在沟槽116b中使隔离结构106凹进以具有低于表面107的另一顶面107’，而在沟槽116b中使鳍104凹进为具有低于表面107’的顶面109。因此，操作18将沟槽116b有效地扩展为低于表面107。在实施例中，从表面107至表面107’的凹进可以是轻微的或可忽略不计。在本实施例中，表面109比表面107’低垂直距离d1。在实施例中，d1是约至约虽然图5B示出了表面109仍位于鳍104中，但是在一些实施例中，操作18可以将沟槽116b向下凹进至衬底102内。在各个实施例中，基于鳍材料的期望的鳍凹进深度和蚀刻速率定时控制操作18。在蚀刻工艺期间可以部分地消耗掩蔽元件122。
在操作20中，方法10(图1A)去除掩蔽元件122和进一步凹进鳍104。共同参考图6A和图6B。图6A是在操作20之后的沿着图3A的“1-1”线截取的器件100的截面图。图6B是在操作20之后的沿着图3A的“2-2”线截取的器件100的截面图。去除掩蔽元件122并且通过沟槽116a和116c重新暴露鳍部分104a和104c。在实施例中，操作20包括灰化工艺，诸如等离子体灰化。在实例中，在约20摄氏度至约80摄氏度的温度下并且使用气体H2、O2、N2、He和Ar中的一种或多种作为蚀刻气体实施灰化工艺。在实施例中，操作20去除掩蔽元件122，并且同时地进一步凹进鳍104。在图6A所示的实施例中，将沟槽116b中的鳍104进一步凹进为具有低于顶面109(图5A)的顶面109’。在各个实施例中，表面109和表面109’之间的垂直距离为约至约在实施例中，沟槽116b中的隔离结构106也被进一步凹进为具有低于表面107’(图5A)的顶面107”。在实施例中，从表面107’至表面107”的凹进可以是轻微的或可忽略不计。在实施例中，表面109’和表面107”之间的垂直距离d2是约至约此外，鳍104也沿着它们的长度方向向着鳍部分104a和104c凹进距离d3。在实施例中，距离d3是约至约在各个实施例中，基于鳍材料的期望的鳍凹进深度(向下和横向)和蚀刻速率定时控制操作20。可以基于隔离限制、原始鳍高度(图2C)和间隔部件112的厚度确定期望的鳍凹进深度。例如，一个考虑是在S/D区108中提供充足的接触接合区。在实施例中，间隔部件112具有约至约的厚度d4。当距离d3超过d4时，沟槽116b侵蚀S/D区108中的接触接合区，这值得考虑。在实施例中，控制操作20使得d3不超过d4，这为S/D接触件形成提供了最大的接合区。
在操作22中，方法10(图1B)在通过沟槽116b暴露的有源鳍104的表面上方形成介电层118。参考图7，其中示出了在操作22之后的沿着图3A的“1-1”线截取的器件100的截面图。在沟槽116b中的有源鳍104的所有三侧上形成介电层118。在实施例中，介电层118为氧化层，诸如氧化硅。在另一实施例中，介电层118是氮化层，诸如氮化硅。在实施例中，在约50W至约1500W的源功率、约1毫托至约80毫托的压力、约20摄氏度至约80摄氏度的温度下，并且使用气体O2、He、Ar和N2中的一种或多种作为反应气体实施操作22。在实施例中，介电层118形成为具有约至约的厚度d5。在实施例中，介电层118进一步提高了鳍部分104a和104c之间的隔离。在方法10的实施例中，任选地实施操作22。
在操作24中，方法10(图1B)用介电材料124填充沟槽116b。参考图8，其中示出了在操作24之后的沿着图3A的“1-1”线截取的器件100的截面图。在实施例中，介电材料124是与用于第一介电部件114的材料相同的材料。可选地，介电材料124与用于第一介电部件114的材料不同。在实施例中，操作24涉及多个步骤，包括图案化和沉积工艺。例如，图案化工艺形成覆盖沟槽116a和116c的掩蔽元件，类似于结合操作16论述的工艺。然后，沉积工艺使用PECVD、FCVD或其他合适的沉积技术用介电材料124填充沟槽116b。之后，使用湿蚀刻或等离子体灰化工艺去除掩蔽元件，从而通过沟槽116a和116c重新暴露鳍部分104a和104c。介电材料124隔离鳍部分104a和104c。因此，其也称为隔离结构124。从以上论述可以知道，使用自对准工艺形成隔离结构124，从而最初的伪栅极堆叠件120b(图2B)限定了隔离结构124的位置。这减少了光刻和蚀刻工艺并且解决了与传统的鳍隔离方法相关的工艺窗口(例如，CD和覆盖)问题。
在操作26中，方法10(图1B)分别在沟槽116a和116c中形成“真正”的栅极堆叠件126a和126c。参考图9，其中示出了在操作26之后的沿着图3A的“1-1”线截取的器件100的截面图。栅极堆叠件126a和126c与邻近相应的沟道区110的鳍部分104a和104c接合。在实施例中，每个栅极堆叠件126a和126c均包括多个材料层。例如，它可以包括界面层、介电层、功函金属层和填充层。界面层可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料，并且可以由化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其他合适的电介质形成。介电层可以包括高k介电层，诸如氧化铪(HfO2)、Al2O3、镧系元素氧化物、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适的材料。介电层可以通过ALD和/或其他合适的方法形成。功函金属层可以是p型或n型功函层。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。功函层可以包括多个层，并且可以通过CVD、PVD和/或其他合适的工艺沉积。填充层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)、和/或其他合适的材料。填充层可以通过CVD、PVD、镀和/或其他合适的工艺形成。可以实施CMP工艺以从栅极堆叠件126a和126c去除多余的材料并且平坦化器件100的顶面。
仍参考图9，从而在衬底102上方形成两个FinFET。第一FinFET包括具有S/D区108和沟道区110的鳍部分104a并且进一步包括栅极堆叠件126a。第二FinFET包括具有S/D区108和沟道区110的鳍部分104c并且进一步包括栅极堆叠件126c。鳍部分104a和104c由隔离结构124和介电层118分隔开。可以控制邻近介电层118的S/D区108的顶面以提供用于S/D接触件形成的充足的接合区。
在操作28中，方法10(图1B)实施进一步操作以形成最终的器件。例如，操作28可以形成电连接第一和第二FinFET的S/D区108和栅极堆叠件126的接触件和通孔，并且形成将第一和第二FinFET连接至器件100的其他部分的金属互连件以形成完整的IC。
图10示出了使用方法10的实施例制造的半导体器件200，其中，未实施操作22。参考图10，除了器件200不包括位于鳍部分104a和104c与隔离结构124之间的介电层118之外，器件200与器件100(图9)相同。在各个实施例中，隔离结构124仍然在鳍部分104a和104c之间提供足够的隔离。
图11A示出了使用方法10(图1A和图1B)的实施例制造的半导体器件300的顶视图。图11B示出了沿着图11A的“3-3”线截取的器件300的截面图。器件300的结构类似于器件100的结构，为了方便的原因，用相同的参考标号标记器件300。共同地参考图11A和图11B，器件300包括在衬底102上方形成的第一FinFET 130a和第二FinFET 130c。FinFET 130a包括有源鳍104a，有源鳍104a具有S/D区108，S/D区108将其沟道区110夹在中间。FinFET 130c包括有源鳍104c，有源鳍104c具有S/D区108，S/D区108将其沟道区110夹在中间。鳍104a和104c沿着共同的方向纵向定向。鳍104a具有第一鳍端104a-1和第二鳍端104a-2。鳍104c具有第一鳍端104c-1和第二鳍端104c-2。鳍端104a-2邻近鳍端104c-1。在本实施例中，有源鳍104a和104c是使用方法10(图1A和1B)的实施例从共用有源鳍104分割的两个鳍部分。鳍104a和104c(具体地，鳍端104a-2和鳍端104c-1)通过隔离结构124分隔开。介电层118位于隔离结构124与鳍端104a-2和104c-1之间。此外，鳍端104a-1和104c-2分别覆盖在隔离结构128a和128c下面。在实施例中，使用类似于用于隔离结构124的工艺形成隔离结构128a/128c。在另一个实施例中，鳍端104a-1和104c-2是初始有源鳍104的相应鳍端，并且隔离结构128a/128c是简单的伪栅极堆叠件，诸如伪栅极堆叠件120b(图2B)。在另一实施例中，除了没有蚀刻鳍端104a-1和104c-2之外，使用类似于用于隔离结构124的工艺形成隔离结构128a/128c。在各个实施例中，隔离结构124和128a/128c可以具有相同或不同的材料。
仍参考图11A和图11B，FinFET 130a还包括与邻近其沟道区110的有源鳍104a接合的栅极堆叠件126a。FinFET 130c还包括与邻近其沟道区110的有源鳍104c接合的栅极堆叠件126c。栅极堆叠件126a/126c和隔离结构124/128在它们相应的侧壁上均由间隔部件112围绕。器件300进一步包括位于间隔部件112之间的介电部件114。虽然在图11A和图11B中没有示出，该器件300还包括位于衬底102上方的隔离结构，诸如图2C中的隔离结构106，在隔离结构106上方形成各种结构112、114、124、126a/126c和128。器件300的这方面与器件100相同。
虽然不打算限制，本发明的一个或多个实施例提供了用于半导体器件及其形成方法的许多益处。例如，本发明的实施例提供了用于在有源鳍之间有效地形成隔离、同时提供用于FinFET制造的充足的工艺窗口的方法。例如，本发明的实施例使用自对准工艺以形成鳍隔离结构，由此，初始的伪栅极堆叠件限定鳍隔离结构的位置。这减少了光刻和蚀刻工艺并且解决了与传统的鳍隔离方法相关的工艺窗口(例如，CD和覆盖)问题。例如，本发明的各个实施例可以容易地集成到现有的FinFET制造流程内。
在一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括接收具有有源鳍的衬底，多个伪栅极堆叠件位于衬底上方并且与有源鳍接合，并且第一介电部件位于衬底上方并且位于伪栅极堆叠件之间。该方法还包括去除伪栅极堆叠件，从而形成第一沟槽和第二沟槽，其中，第一沟槽和第二沟槽分别暴露有源鳍的第一部分和第二部分。该方法还包括去除有源鳍的第一部分并且在第二沟槽中形成栅极堆叠件。栅极堆叠件与有源鳍的第二部分接合。
在另一个示例性方面中，本发明涉及一种形成半导体器件的方法。该方法包括：接收具有有源鳍的衬底，隔离结构位于衬底上方，多个伪栅极堆叠件位于隔离结构的第一表面上方并且与有源鳍接合，间隔部件位于第一表面上方和伪栅极堆叠件的侧壁上，并且第一介电部件位于第一表面上方并且位于间隔部件之间。该方法还包括去除伪栅极堆叠件，从而形成第一沟槽、第二沟槽和第三沟槽。第二沟槽位于第一沟槽和第三沟槽之间。第一沟槽、第二沟槽和第三沟槽分别暴露有源鳍的第一部分、第二部分和第三部分。该方法还包括去除有源鳍的第二部分以及在第一沟槽和第三沟槽中形成栅极堆叠件。栅极堆叠件与有源鳍的第一部分和第三部分接合。
在另一个示例性方面中，本发明涉及一种半导体器件。该半导体器件包括：具有第一有源鳍和第二有源鳍的衬底。每个第一和第二有源鳍均具有第一端和第二端，并且第一有源鳍的第二端邻近第二有源鳍的第一端。该半导体器件还包括位于衬底上方并且与第一有源鳍接合的第一栅极堆叠件和位于衬底上方并且与第二有源鳍接合的第二栅极堆叠件。该半导体器件还包括在顶视图中位于第一有源鳍的第一端上方的第一隔离结构和位于第二有源鳍的第二端上方的第二隔离结构。该半导体器件还包括在顶视图中邻近第一有源鳍的第二端和第二有源鳍的第一端的第三隔离结构。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种形成半导体器件的方法，包括：
接收具有有源鳍的衬底，多个伪栅极堆叠件位于所述衬底上方并且与所述有源鳍接合，并且第一介电部件位于所述衬底上方并且位于所述伪栅极堆叠件之间；
去除所述伪栅极堆叠件，从而形成第一沟槽和第二沟槽，其中，所述第一沟槽和所述第二沟槽分别暴露所述有源鳍的第一部分和第二部分；
去除所述有源鳍的所述第一部分；以及
在所述第二沟槽中形成栅极堆叠件，所述栅极堆叠件与所述有源鳍的所述第二部分接合。
2.根据权利要求1所述的方法，其中，所述伪栅极堆叠件与所述第一介电部件通过间隔部件分隔开。
3.根据权利要求1所述的方法，还包括：
用第二介电材料填充所述第一沟槽。
4.根据权利要求1所述的方法，其中，所述伪栅极堆叠件位于所述衬底上方的隔离结构的第一表面上方，并且去除所述有源鳍的所述第一部分包括：
将所述第一沟槽扩展为低于所述第一表面。
5.根据权利要求1所述的方法，其中，去除所述有源鳍的所述第一部分包括：
在所述有源鳍的所述第二部分上方形成掩蔽元件；以及
对所述有源鳍的所述第一部分实施蚀刻工艺。
6.根据权利要求1所述的方法，还包括：
在去除所述有源鳍的所述第一部分之后，对所述第一沟槽实施灰化工艺，从而沿着所述有源鳍的长度使所述有源鳍凹进。
7.根据权利要求6所述的方法，其中：
所述伪栅极堆叠件与所述第一介电部件通过具有第一厚度的间隔部件分隔开；以及
所述灰化工艺使所述有源鳍凹进小于所述第一厚度的距离。
8.根据权利要求6所述的方法，其中，所述灰化工艺暴露所述有源鳍的第一表面，进一步包括：
在所述第一表面上方形成第二介电层。
9.根据权利要求8所述的方法，其中，所述第二介电层包括氧化硅或氮化硅。
10.根据权利要求1所述的方法，其中，所述栅极堆叠件包括高k介电层和功函金属层。
11.一种形成半导体器件的方法，包括：
接收具有有源鳍的衬底，隔离结构位于所述衬底上方，多个伪栅极堆叠件位于所述隔离结构的第一表面上方并且与所述有源鳍接合，间隔部件位于所述第一表面上方和所述伪栅极堆叠件的侧壁上，并且第一介电部件位于所述第一表面上方并且位于所述间隔部件之间；
去除所述伪栅极堆叠件，从而形成第一沟槽、第二沟槽和第三沟槽，其中，所述第二沟槽位于所述第一沟槽和所述第三沟槽之间，并且所述第一沟槽、所述第二沟槽和所述第三沟槽分别暴露所述有源鳍的第一部分、第二部分和第三部分；
去除所述有源鳍的所述第二部分；以及
在所述第一沟槽和所述第三沟槽中形成栅极堆叠件，所述栅极堆叠件与所述有源鳍的所述第一部分和所述第三部分接合。
12.根据权利要求11所述的方法，其中，去除所述有源鳍的所述第二部分包括：
形成覆盖所述有源鳍的所述第一部分和所述第三部分的掩蔽元件；以及
将所述有源鳍的所述第二部分蚀刻为低于所述第一表面。
13.根据权利要求12所述的方法，还包括：
实施灰化工艺以去除所述掩蔽元件并且以通过所述第二沟槽使所述有源鳍凹进。
14.根据权利要求11所述的方法，还包括：
在去除所述有源鳍的所述第二部分之后，对通过所述第二沟槽暴露的所述有源鳍的表面实施氧化工艺和氮化工艺中的一种。
15.根据权利要求11所述的方法，还包括：
用第二介电材料填充所述第二沟槽。
16.一种半导体器件，包括：
具有第一有源鳍和第二有源鳍的衬底，其中，每个所述第一有源鳍和所述第二有源鳍均具有第一端和第二端，并且所述第一有源鳍的第二端邻近所述第二有源鳍的第一端；
第一栅极堆叠件，位于所述衬底上方并且与所述第一有源鳍接合；
第二栅极堆叠件，位于所述衬底上方并且与所述第二有源鳍接合；
第一隔离结构，在顶视图中位于所述第一有源鳍的第一端上方；
第二隔离结构，在顶视图中位于所述第二有源鳍的第二端上方；以及
第三隔离结构，在顶视图中邻近所述第一有源鳍的第二端和所述第二有源鳍的第一端，其中，每个所述第一隔离结构、所述第二隔离结构和所述第三隔离结构均由相应的间隔部件围绕。
17.根据权利要求16所述的半导体器件，还包括：
第四隔离结构，位于所述衬底上方，其中，所述第一栅极堆叠件和所述第二栅极堆叠件形成在所述第四隔离结构上方。
18.根据权利要求17所述的半导体器件，其中：
所述第一栅极堆叠件和所述第二栅极堆叠件形成在所述第四隔离结构的第一表面上方；以及
所述第三隔离结构形成在所述第四隔离结构的第二表面上方，其中，在截面图中，所述第二表面低于所述第一表面。
19.根据权利要求16所述的半导体器件，其中，所述第一有源鳍的所述第二端和所述第二有源鳍的所述第一端均包括邻接所述第三隔离结构的介电材料层，并且所述介电材料层为氧化硅或氮化硅。
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