KR102618711B1 - 반도체 소자 및 이의 제조 방법 - Google Patents

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    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel

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Abstract

본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 보다 상세하게는 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 리세스 영역을 포함하고, 상기 제2 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 리세스 영역을 포함하며; 상기 제1 리세스 영역의 내측벽을 덮는 제1 절연 패턴; 및 상기 제2 리세스 영역의 내측벽을 덮는 제2 절연 패턴을 포함한다. 상기 제1 절연 패턴과 상기 제2 절연 패턴은 동일한 절연 물질을 포함하고, 상기 제1 리세스 영역의 부피에 대한 상기 제1 절연 패턴의 부피의 분율은 상기 제2 리세스 영역의 부피에 대한 상기 제2 절연 패턴의 부피의 분율보다 작다.

Description

반도체 소자 및 이의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것으로, 전계 효과 트랜지스터를 포함하는 반도체 소자 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자를 제공하는데 있다.
본 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 전계 효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른, 반도체 소자는, 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 리세스 영역을 포함하고, 상기 제2 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 리세스 영역을 포함하며; 상기 제1 리세스 영역의 내측벽을 덮는 제1 절연 패턴; 및 상기 제2 리세스 영역의 내측벽을 덮는 제2 절연 패턴을 포함할 수 있다. 상기 제1 절연 패턴과 상기 제2 절연 패턴은 동일한 절연 물질을 포함하고, 상기 제1 리세스 영역의 부피에 대한 상기 제1 절연 패턴의 부피의 분율은 상기 제2 리세스 영역의 부피에 대한 상기 제2 절연 패턴의 부피의 분율보다 작을 수 있다.
본 발명의 다른 개념에 따른, 반도체 소자는, 제1 활성 패턴 및 제2 활성 패턴을 포함하는 기판; 상기 제1 활성 패턴을 가로지르는 제1 게이트 전극들; 상기 제2 활성 패턴을 가로지르는 제2 게이트 전극들; 상기 제1 게이트 전극들 사이에 제공되어, 상기 제1 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 분리 패턴; 및 상기 제2 게이트 전극들 사이에 제공되어, 상기 제2 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 분리 패턴을 포함할 수 있다. 적어도 하나의 상기 제1 게이트 전극들의 폭은 적어도 하나의 상기 제2 게이트 전극들의 폭보다 크고, 상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 폭은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 폭보다 클 수 있다.
본 발명의 또 다른 개념에 따른, 반도체 소자의 제조 방법은, 기판 상에, 제1 활성 패턴 및 제2 활성 패턴을 각각 가로지르는 제1 희생 패턴 및 제2 희생 패턴을 형성하는 것; 상기 제2 희생 패턴을 선택적으로 식각하여, 상기 제2 희생 패턴의 폭을 상기 제1 희생 패턴의 폭보다 작게 하는 것; 상기 제1 및 제2 희생 패턴들의 측벽들 상에 게이트 스페이서들을 형성하는 것; 상기 제1 및 제2 희생 패턴들을 제거하여, 상기 게이트 스페이서들 사이에 정의되는 제1 빈 공간 및 제2 빈 공간을 각각 형성하는 것; 상기 제1 및 제2 빈 공간들에 의해 노출되는 상기 제1 및 제2 활성 패턴들의 상부들을 식각하여, 제1 리세스 영역 및 제2 리세스 영역을 각각 형성하는 것; 및 상기 제1 및 제2 리세스 영역들을 각각 채우는 제1 분리 패턴 및 제2 분리 패턴을 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 따르면, 서로 다른 영역들 상의 분리 패턴들의 폭을 다르게 함으로써, 서로 다른 영역들 상의 반도체 소자의 성능 차이를 줄일 수 있다. 나아가, 서로 다른 영역들 상에 서로 다른 절연 패턴 부피 분율을 갖는 분리 패턴들을 제공함으로써, 서로 다른 영역들 상의 반도체 소자의 성능 차이를 줄일 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이고, 도 2b는 도 1의 C-C'선 및 D-D'선에 따른 단면도이다.
도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 5a, 도 7a, 도 9a, 도 11a, 도 13a 및 도 15a는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'선에 따른 단면도들이다.
도 5b, 도 7b, 도 9b, 도 11b, 도 13b 및 도 15b는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 B-B'선에 따른 단면도들이다.
도 16, 도 17, 도 18 및 도 19는 각각 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선 및 B-B'선에 따른 단면도이다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들을 설명하기 위한 평면도이다.
도 21는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다.
도 22a 내지 도 22e는 각각 도 21의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다.
도 23a는 도 22a의 제1 게이트 전극의 M 부분을 확대한 단면도이고, 도 23b는 도 22b의 제2 게이트 전극의 N 부분을 확대한 단면도이다.
도 24, 도 26, 도 28, 및 도 30은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다.
도 25a, 도 27a, 도 29a 및 도 31a는 각각 도 24, 도 26, 도 28, 및 도 30의 A-A'선에 따른 단면도들이다.
도 25b, 도 27b, 도 29b 및 도 31b는 각각 도 24, 도 26, 도 28, 및 도 30의 B-B'선에 따른 단면도들이다.
도 27c, 도 29c 및 도 31c는 각각 도 26, 도 28, 및 도 30의 C-C'선에 따른 단면도들이다.
도 29d 및 도 31d는 각각 도 28 및 도 30의 D-D'선에 따른 단면도들이다.
도 32a 및 도 32b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 2a는 도 1의 A-A'선 및 B-B'선에 따른 단면도이고, 도 2b는 도 1의 C-C'선 및 D-D'선에 따른 단면도이다. 도 3은 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 사시도이다.
도 1, 도 2a, 도 2b 및 도 3을 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 갖는 기판(100)이 제공될 수 있다. 기판(100)의 상부에 소자 분리막(ST)이 제공될 수 있다. 소자 분리막(ST)은 제1 활성 패턴(AP1) 및 제2 활성 패턴(AP2)을 정의할 수 있다. 제1 활성 패턴(AP1)은 제1 영역(RG1)에 위치할 수 있고, 제2 활성 패턴(AP2)은 제2 영역(RG2)에 위치할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다. 소자 분리막(ST)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 제2 방향(D2)으로 연장될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)은 기판(100)의 일부로써, 기판(100)의 상면으로부터 돌출된 부분들일 수 있다. 소자 분리막(ST)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 하부 측벽들을 직접 덮을 수 있다. 본 발명의 실시예들에 있어서, 제1 및 제2 활성 패턴들(AP1, AP2) 각각은 PMOSFET 또는 NMOSFET의 활성 영역일 수 있다. 일 예로, 제1 활성 패턴(AP1)은 PMOSFET의 활성 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOSFET의 활성 영역일 수 있으나, 특별히 제한되는 것은 아니다.
제1 활성 패턴(AP1)의 제1 상부(UP1) 및 제2 활성 패턴(AP2)의 제2 상부(UP2)는 소자 분리막(ST)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2)은 소자 분리막(ST)에 비해 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2) 각각은 소자 분리막(ST)으로부터 돌출된 핀(fin) 형태를 가질 수 있다.
제1 활성 패턴(AP1)은 제1 상부(UP1)를 제1 부분(P1) 및 제2 부분(P2)으로 분리하는 제1 리세스 영역(RS1)을 포함할 수 있다. 제2 활성 패턴(AP2)은 제2 상부(UP2)를 제1 부분(P1) 및 제2 부분(P2)으로 분리하는 제2 리세스 영역(RS2)을 포함할 수 있다. 제1 및 제2 리세스 영역들(RS1, RS2)의 바닥들은 소자 분리막(ST)의 상면보다 더 낮을 수 있다. 제1 리세스 영역(RS1)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있고, 제2 리세스 영역(RS2)은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 더 클 수 있다. 제1 리세스 영역(RS1)의 제1 방향(D1)으로의 폭은 제2 리세스 영역(RS2)의 제1 방향(D1)으로의 폭과 실질적으로 동일할 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 게이트 스페이서(GS)가 제공될 수 있다. 각각의 제1 및 제2 활성 패턴들(AP1, AP2) 상에 한 쌍의 게이트 스페이서들(GS)이 위치할 수 있다. 일 예로, 평면적 관점에서, 한 쌍의 게이트 스페이서들(GS)은 서로 연결되어, 고리 형태를 가질 수 있다 (도 1 참고). 평면적 관점에서, 제1 활성 패턴(AP1) 상의 한 쌍의 게이트 스페이서들(GS) 사이에 제1 리세스 영역(RS1)이 위치할 수 있고, 제2 활성 패턴(AP2) 상의 한 쌍의 게이트 스페이서들(GS) 사이에 제2 리세스 영역(RS2)이 위치할 수 있다. 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 게이트 스페이서들(GS)은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개로 이루어진 다중 막(multi-layer)을 포함할 수 있다.
기판(100) 상에 층간 절연막(140)이 제공될 수 있다. 층간 절연막(140)은 제1 및 제2 활성 패턴들(AP1, AP2) 및 게이트 스페이서들(GS)을 덮을 수 있다. 일 예로, 층간 절연막(140)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 활성 패턴(AP1)의 제1 리세스 영역(RS1)을 채우는 제1 분리 패턴(DB1) 및 제2 활성 패턴(AP2)의 제2 리세스 영역(RS2)을 채우는 제2 분리 패턴(DB2)이 제공될 수 있다. 다시 말하면, 제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2)을 각각 관통할 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)은 각각 제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)의 상면들은 층간 절연막(140)의 상면과 공면을 이룰 수 있다.
층간 절연막(140)과 제1 및 제2 분리 패턴들(DB1, DB2) 사이 및 게이트 스페이서들(GS)과 제1 및 제2 분리 패턴들(DB1, DB2) 사이에 절연 스페이서들(IS)이 개재될 수 있다. 게이트 스페이서들(GS)과 제1 및 제2 분리 패턴들(DB1, DB2) 사이의 절연 스페이서들(IS)의 측벽들은 제1 및 제2 리세스 영역들(RS1, RS2)의 내측벽들과 정렬될 수 있다. 일 예로, 절연 스페이서들(IS)은 실리콘 산화막 같은 절연 물질을 포함할 수 있다.
제1 및 제2 분리 패턴들(DB1, DB2) 각각은 제1 절연 패턴(IP1) 및 제2 절연 패턴(IP2)을 포함할 수 있다. 제1 절연 패턴(IP1)은 제1 및 제2 분리 패턴들(DB1, DB2) 각각의 하부에 위치할 수 있고, 제2 절연 패턴(IP2)은 제1 절연 패턴(IP1) 상에 위치할 수 있다. 제1 절연 패턴(IP1)은 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 내측벽을 덮을 수 있다. 제1 절연 패턴(IP1)은 게이트 스페이서(GS) 상의 절연 스페이서(IS)의 측벽을 덮을 수 있다. 제1 리세스 영역(RS1)의 제1 절연 패턴(IP1)의 두께(T1)는 제2 리세스 영역(RS2)의 제1 절연 패턴(IP1)의 두께(T2)와 실질적으로 동일할 수 있다.
제1 절연 패턴(IP1)은 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 바닥으로부터 소자 분리막(ST)의 상면 상으로 연장될 수 있다. 제1 및 제2 리세스 영역들(RS1, RS2) 내의 제1 절연 패턴들(IP1)의 바닥면은 소자 분리막(ST) 상의 제1 절연 패턴들(IP1)의 바닥면보다 더 낮을 수 있다. 제1 절연 패턴(IP1)은 게이트 스페이서(GS) 내에서 게이트 스페이서(GS)를 따라 제1 방향(D1)으로 연장될 수 있다.
제2 절연 패턴(IP2)은 제1 절연 패턴(IP1)과 함께 제1 방향(D1)으로 연장될 수 있다. 제2 절연 패턴(IP2)의 하부는 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 나머지 공간을 채울 수 있다. 상기 나머지 공간은, 제1 절연 패턴(IP1)을 제외한 제1 및 제2 리세스 영역들(RS1, RS2) 각각의 남은 공간일 수 있다. 제2 절연 패턴(IP2)의 상부는 게이트 스페이서(GS) 상에 위치할 수 있다. 제2 절연 패턴(IP2)의 상부는 게이트 스페이서(GS)의 상면을 덮을 수 있다. 제2 절연 패턴(IP2)의 상부의 제2 방향(D2)으로의 폭은 제2 절연 패턴(IP2)의 하부의 제2 방향(D2)으로의 폭보다 더 클 수 있다. 제2 절연 패턴(IP2)의 상면은 층간 절연막(140)의 상면과 공면을 이룰 수 있다.
제1 절연 패턴(IP1)과 제2 절연 패턴(IP2)은 서로 다른 절연 물질을 포함할 수 있다. 일 예로, 제1 절연 패턴(IP1)은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있고, 제2 절연 패턴(IP2)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 리세스 영역들(RS1, RS2)을 채우는 확산 방지 부분들(PO)을 포함할 수 있다 (도 3 참조). 확산 방지 부분(PO)은 제1 또는 제2 활성 패턴(AP1, AP2)의 제1 부분(P1)과 제2 부분(P2)간의 캐리어들의 이동을 막을 수 있다. 확산 방지 부분(PO)의 부피는 제1 또는 제2 리세스 영역(RS1, RS2)에 의해 정의되는 공간의 부피와 동일할 수 있다.
제1 분리 패턴(DB1)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피 분율은 제2 분리 패턴(DB2)의 확산 방지 부분(PO) 내의 제2 절연 패턴(IP2)의 부피 분율보다 작을 수 있다. 구체적으로, 제1 리세스 영역(RS1)의 폭(W1)은 제2 리세스 영역(RS2)의 폭(W2)보다 크기 때문에 제1 리세스 영역(RS1)의 부피는 제2 리세스 영역(RS2)의 부피보다 더 클 수 있다. 제1 리세스 영역(RS1) 내의 제1 절연 패턴(IP1)의 두께(T1)는 제2 리세스 영역(RS2) 내의 제1 절연 패턴(IP1)의 두께(T2)와 실질적으로 동일하기 때문에, 제1 리세스 영역(RS1) 내의 제1 절연 패턴(IP1)의 부피는 제2 리세스 영역(RS2) 내의 제1 절연 패턴(IP1)의 부피와 실질적으로 큰 차이가 없을 수 있다. 따라서, 제1 리세스 영역(RS1)의 부피에 대한 제1 절연 패턴(IP1)의 부피의 분율은 제2 리세스 영역(RS2)의 부피에 대한 제1 절연 패턴(IP1)의 부피 분율에 비해 상대적으로 더 작을 수 있다. 상기 "제1 리세스 영역(RS1)의 부피에 대한 제1 절연 패턴(IP1)의 부피의 분율"은 (제1 분리 패턴(DB1)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피)/(제1 리세스 영역(RS1)의 부피)이고, 상기 "제2 리세스 영역(RS2)의 부피에 대한 제1 절연 패턴(IP1)의 부피 분율"은 (제2 분리 패턴(DB2)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피)/(제2 리세스 영역(RS2)의 부피)이다.
본 발명의 실시예들에 따르면, 제1 영역(RG1) 상에는 상대적으로 넓은 폭을 갖는 제1 분리 패턴(DB1)이 제공될 수 있고, 제2 영역(RG2) 상에는 상대적으로 좁은 폭을 갖는 제2 분리 패턴(DB2)이 제공될 수 있다. 제1 영역(RG1) 상의 반도체 소자의 전기적 특성과 제2 영역(RG2) 상의 반도체 소자의 전기적 특성에 차이가 있는 경우, 서로 다른 폭을 갖는 분리 패턴들을 이용하여 제1 영역(RG1) 상의 반도체 소자와 제2 영역(RG2) 상의 반도체 소자 간의 소자 성능의 차이를 줄일 수 있다. 또한, 제1 분리 패턴(DB1)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피 분율과 제2 분리 패턴(DB2)의 확산 방지 부분(PO) 내의 제1 절연 패턴(IP1)의 부피 분율의 차이를 이용하여, 제1 영역(RG1) 상의 반도체 소자와 제2 영역(RG2) 상의 반도체 소자 간의 소자 성능의 차이를 줄일 수 있다.
도 4, 도 6, 도 8, 도 10, 도 12 및 도 14는 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 5a, 도 7a, 도 9a, 도 11a, 도 13a 및 도 15a는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 A-A'선에 따른 단면도들이다. 도 5b, 도 7b, 도 9b, 도 11b, 도 13b 및 도 15b는 각각 도 4, 도 6, 도 8, 도 10, 도 12 및 도 14의 B-B'선에 따른 단면도들이다.
도 4, 도 5a 및 도 5b를 참조하면, 제1 영역(RG1) 및 제2 영역(RG2)을 갖는 기판(100)이 제공될 수 있다. 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 패턴(AP1)은 제1 영역(RG1) 상에 형성될 수 있고, 제2 활성 패턴(AP2)은 제2 영역(RG2) 상에 형성될 수 있다. 구체적으로, 제1 및 제2 활성 패턴들(AP1, AP2)을 형성하는 것은, 기판(100) 상에 마스크 패턴들을 형성하는 것, 및 상기 마스크 패턴들을 식각 마스크로 기판(100)을 이방성 식각하는 것을 포함할 수 있다. 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘 기판일 수 있다.
기판(100)의 상부에 소자 분리막(ST)이 형성될 수 있다. 기판(100)의 전면 상에 제1 및 제2 활성 패턴들(AP1, AP2)을 덮는 절연막(예를 들어, 실리콘 산화막)을 형성할 수 있다. 이후, 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들(UP1, UP2)이 노출될 때까지 상기 절연막을 리세스할 수 있다. 일 예로, 제1 활성 패턴(AP1)은 PMOSFET의 활성 영역일 수 있고, 제2 활성 패턴(AP2)은 NMOSFET의 활성 영역일 수 있으나, 특별히 제한되는 것은 아니다.
제1 및 제2 활성 패턴들(AP1, AP2)을 각각 가로지르는 제1 및 제2 희생 패턴들(PP1, PP2)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 제1 활성 패턴(AP1) 상의 제1 희생 패턴(PP1)은 제2 방향(D2)으로의 제3 폭(W3)을 가질 수 있고, 제2 활성 패턴(AP2) 상의 제2 희생 패턴(PP2)은 제2 방향(D2)으로의 제4 폭(W4)을 가질 수 있다. 제3 폭(W3)과 제4 폭(W4)은 서로 실질적으로 동일할 수 있다. 구체적으로 제1 및 제2 희생 패턴들(PP1, PP2)을 형성하는 것은, 기판(100)의 전면 상에 희생막을 형성하는 것, 상기 희생막 상에 하드 마스크 패턴들(145)을 형성하는 것, 및 하드 마스크 패턴들(145)을 식각 마스크로 상기 희생막을 패터닝하는 것을 포함할 수 있다. 상기 희생막은 폴리실리콘막을 포함할 수 있다.
도 6, 도 7a 및 도 7b를 참조하면, 제1 영역(RG1) 상에 제1 활성 패턴(AP1) 및 제1 희생 패턴(PP1)을 덮는 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 제2 영역(RG2)을 노출할 수 있다. 제1 마스크 패턴(MP1)을 식각 마스크로 하여, 노출된 제2 희생 패턴(PP2)의 일부를 식각할 수 있다. 상기 식각 공정을 통해 제2 희생 패턴(PP2)의 크기가 줄어들 수 있다. 일 예로, 제2 희생 패턴(PP2)은 제2 방향(D2)으로의 폭이 제4 폭(W4)보다 작은 제5 폭(W5)을 갖도록 식각될 수 있다. 한편, 상기 식각 공정 동안 제1 희생 패턴(PP1)은 제1 마스크 패턴(MP1)에 의해 보호될 수 있다.
도 8, 도 9a 및 도 9b를 참조하면, 제1 마스크 패턴(MP1)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2) 각각의 측벽들 상에 게이트 스페이서(GS)가 형성될 수 있다. 게이트 스페이서(GS)를 형성하는 것은, 기판(100)의 전면 상에 스페이서막을 콘포멀하게 형성하는 것, 및 상기 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 스페이서막은 SiO2, SiCN, SiCON 및 SiN 중 적어도 두 개를 포함하는 다중 막(multi-layer)일 수 있다.
기판(100)의 전면 상에 층간 절연막(140)이 형성될 수 있다. 층간 절연막(140)은 게이트 스페이서들(GS) 및 하드 마스크 패턴들(145)을 모두 덮도록 형성될 수 있다. 일 예로, 층간 절연막(140)은 실리콘 산화막을 포함할 수 있다.
제1 및 제2 희생 패턴들(PP1, PP2)의 상면들이 노출될 때까지 층간 절연막(140)이 평탄화될 수 있다. 층간 절연막(140)의 평탄화는 에치백(Etch Back) 또는 CMP(Chemical Mechanical Polishing) 공정을 이용하여 수행될 수 있다. 상기 평탄화 공정 동안, 하드 마스크 패턴들(145)은 모두 제거될 수 있다. 결과적으로, 층간 절연막(140)의 상면은 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들 및 게이트 스페이서들(GS)의 상면들과 공면을 이룰 수 있다.
도 10, 도 11a 및 도 11b를 참조하면, 제1 및 제2 희생 패턴들(PP1, PP2)을 노출하는 제2 마스크 패턴(MP2)이 형성될 수 있다. 제2 마스크 패턴(MP2)은 제1 희생 패턴(PP1)의 상면을 노출하는 제1 개구부(OP1) 및 제2 희생 패턴(PP2)의 상면을 노출하는 제2 개구부(OP2)를 가질 수 있다. 일 예로, 제2 마스크 패턴(MP2)은 실리콘 산화막 및 실리콘 질화막이 적층된 다중 막을 포함할 수 있다.
제2 마스크 패턴(MP2)의 제1 및 제2 개구부들(OP1, OP2)에 의해 노출된 제1 및 제2 희생 패턴들(PP1, PP2)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)이 제거됨으로써, 제1 및 제2 빈 공간들(ES1, ES2)이 각각 형성될 수 있다. 제1 빈 공간(ES1)은 제1 활성 패턴(AP1) 상의 게이트 스페이서(GS)에 의해 정의될 수 있고, 제2 빈 공간(ES2)은 제2 활성 패턴(AP2) 상의 게이트 스페이서(GS)에 의해 정의될 수 있다. 제1 빈 공간(ES1)은 제1 활성 패턴(AP1)의 제1 상부(UP1)를 노출할 수 있고, 제2 빈 공간(ES2)은 제2 활성 패턴(AP2)의 제2 상부(UP2)를 노출할 수 있다.
제1 빈 공간(ES1)의 제2 방향(D2)으로의 폭은 앞서 설명한 제1 희생 패턴(PP1)의 제3 폭(W3)과 실질적으로 동일할 수 있고, 제2 빈 공간(ES2)의 제2 방향(D2)으로의 폭은 앞서 설명한 제2 희생 패턴(PP2)의 제5 폭(W5)과 실질적으로 동일할 수 있다. 제1 빈 공간(ES1)의 제2 방향(D2)으로의 폭은 제2 빈 공간(ES2)의 제2 방향(D2)으로의 폭보다 더 클 수 있다.
도 12, 도 13a 및 도 13b를 참조하면, 제2 마스크 패턴(MP2)을 식각 마스크로 층간 절연막(140)의 상부 및 게이트 스페이서들(GS)의 상부가 식각될 수 있다. 이로써 제1 및 제2 개구부들(OP1, OP2)은 기판(100)의 바닥면을 향해 더 확장될 수 있다. 게이트 스페이서들(GS)의 상면들의 높이는 더 낮아질 수 있다.
제1 및 제2 개구부들(OP1, OP2) 및 제1 및 제2 빈 공간들(ES1, ES2) 내에 절연 스페이서들(IS)이 형성될 수 있다. 절연 스페이서들(IS)을 형성하는 것은, 기판(100)의 전면 상에 절연 스페이서막을 콘포멀하게 형성하는 것, 및 상기 절연 스페이서막을 이방성 식각하는 것을 포함할 수 있다. 일 예로, 상기 절연 스페이서막은 실리콘 산화막을 포함할 수 있다. 절연 스페이서들(IS)에 의해 제1 및 제2 개구부들(OP1, OP2)의 크기가 줄어들 수 있고, 제1 및 제2 빈 공간들(ES1, ES2)의 크기가 줄어들 수 있다. 제1 빈 공간(ES1) 내의 절연 스페이서(IS)의 두께는 제2 빈 공간(ES2) 내의 절연 스페이서(IS)의 두께와 실질적으로 동일할 수 있다. 본 발명의 실시예들에 있어서, 절연 스페이서들(IS)을 형성하는 것은 생략될 수 있다.
도 14, 도 15a 및 도 15b를 참조하면, 제1 및 제2 빈 공간들(ES1, ES2)에 의해 노출된 제1 및 제2 활성 패턴들(AP1, AP2)의 제1 및 제2 상부들(UP1, UP2)이 선택적으로 식각될 수 있다. 제1 및 제2 상부들(UP1, UP2)이 식각됨으로써, 제1 및 제2 리세스 영역들(RS1, RS2)이 각각 형성될 수 있다. 제1 및 제2 리세스 영역들(RS1, RS2)은 제1 및 제2 빈 공간들(ES1, ES2)과 연통될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 식각 공정은, 제1 및 제2 리세스 영역들(RS1, RS2)의 바닥들이 소자 분리막(ST)의 상면보다 더 낮아질 때까지 수행될 수 있다.
제1 리세스 영역(RS1)은 제1 활성 패턴(AP1)의 제1 상부(UP1)를 제1 부분(P1) 및 제2 부분(P2)으로 분리할 수 있고, 제2 리세스 영역(RS2)은 제2 활성 패턴(AP2)의 제2 상부(UP2)를 제1 부분(P1) 및 제2 부분(P2)으로 분리할 수 있다. 제1 리세스 영역(RS1)은 제2 방향(D2)으로 제1 폭(W1)을 가질 수 있고, 제2 리세스 영역(RS2)은 제2 방향(D2)으로 제2 폭(W2)을 가질 수 있다. 제1 폭(W1)은 제2 폭(W2)보다 더 클 수 있다.
도 1, 도 2a 및 도 2b를 다시 참조하면, 제1 리세스 영역(RS1), 제1 빈 공간(ES1) 및 제1 개구부를 채우는 제1 분리 패턴(DB1), 및 제2 리세스 영역(RS2), 제2 빈 공간(ES2) 및 제2 개구부를 채우는 제2 분리 패턴(DB2)이 형성될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)은 동시에 형성될 수 있다.
제1 및 제2 분리 패턴들(DB1, DB2)을 형성하는 것은, 제1 및 제2 리세스 영역들(RS1, RS2) 및 제1 및 제2 빈 공간들(ES1, ES2)을 채우는 제1 절연 패턴들(IP1)을 형성하는 것, 및 상기 제1 절연 패턴들(IP1) 상에 제2 절연 패턴들(IP2)을 형성하는 것을 포함할 수 있다.
제1 절연 패턴들(IP1)을 형성하는 것은, 기판(100)의 전면 상에 제1 절연막을 콘포멀하게 형성하는 것, 및 제1 및 제2 개구부들(OP1, OP2) 내의 상기 제1 절연막을 선택적으로 식각하는 것을 포함할 수 있다. 이로써, 제1 절연 패턴들(IP1)은, 제1 및 제2 리세스 영역들(RS1, RS2) 및 제1 및 제2 빈 공간들(ES1, ES2) 내에만 잔류할 수 있다. 일 예로, 상기 제1 절연막은 실리콘 질화막 또는 실리콘 산화질화막을 포함할 수 있다.
제2 절연 패턴들(IP2)을 형성하는 것은, 제1 절연 패턴들(IP1)을 형성한 후 기판(100)의 전면 상에 제2 절연막을 형성하는 것, 및 층간 절연막(140)의 상면이 노출될 때까지 상기 제2 절연막을 평탄화하는 것을 포함할 수 있다. 이로써, 제2 절연 패턴들(IP2)은 제1 및 제2 개구부들(OP1, OP2)을 완전히 채울 수 있다. 제2 절연 패턴들(IP2)의 상면들은 층간 절연막(140)의 상면과 공면을 이룰 수 있다. 일 예로, 상기 제2 절연막은 실리콘 산화막을 포함할 수 있다.
제1 영역(RG1) 상의 제1 절연 패턴(IP1)은 제1 리세스 영역(RS1)의 일부 및 제1 빈 공간(ES1)의 일부를 채우도록 형성될 수 있다. 제1 영역(RG1) 상의 제2 절연 패턴(IP2)은 제1 리세스 영역(RS1)의 나머지 및 제1 빈 공간(ES1)의 나머지를 채우도록 형성될 수 있다. 제2 영역(RG2) 상의 제1 절연 패턴(IP1)은 제2 리세스 영역(RS2)의 일부 및 제2 빈 공간(ES2)의 일부를 채우도록 형성될 수 있다. 제2 영역(RG2) 상의 제2 절연 패턴(IP2)은 제2 리세스 영역(RS2)의 나머지 및 제2 빈 공간(ES2)의 나머지를 채우도록 형성될 수 있다.
본 발명의 실시예들에 있어서, 제2 영역(RG2) 상의 제2 희생 패턴(PP2)을 선택적으로 일부 식각하여 그의 크기를 제1 영역(RG1) 상의 제1 희생 패턴(PP1)의 크기보다 작게 할 수 있다. 서로 다른 크기를 갖는 제1 및 제2 희생 패턴들(PP1, PP2)을 이용하여, 서로 다른 크기를 갖는 제1 리세스 영역(RS1) 및 제2 리세스 영역(RS2)을 각각 형성할 수 있다. 제1 리세스 영역(RS1)을 채우는 제1 분리 패턴(DB1)의 폭(W1)은 제2 리세스 영역(RS2)을 채우는 제2 분리 패턴(DB2)의 폭(W2)보다 크게 형성될 수 있다.
도 16, 도 17, 도 18 및 도 19는 각각 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 것으로, 도 1의 A-A'선 및 B-B'선에 따른 단면도이다. 본 실시예들에서는, 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 16을 참조하면, 제1 리세스 영역(RS1)의 제2 방향(D2)으로의 폭은, 그의 상부에서 하부로 갈수록 점진적으로 감소될 수 있다. 일 예로, 제1 리세스 영역(RS1)의 상부의 폭(W1)은 제1 리세스 영역(RS1)의 하부의 폭(W6)보다 클 수 있다.
제2 리세스 영역(RS2)의 제2 방향(D2)으로의 폭은, 그의 상부에서 하부로 갈수록 점진적으로 감소될 수 있다. 일 예로, 제2 리세스 영역(RS2)의 상부의 폭(W2)은 제2 리세스 영역(RS2)의 하부의 폭(W7)보다 클 수 있다.
제1 및 제2 분리 패턴들(DB1, DB2)의 제2 방향(D2)으로의 폭은, 그의 상부에서 하부로 갈수록 점진적으로 감소될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)과 게이트 스페이서들(GS) 사이에 개재된 절연 스페이서들(IS)의 두께는 제1 및 제2 분리 패턴들(DB1, DB2)과 층간 절연막(140) 사이에 개재된 절연 스페이서들(IS)의 두께보다 클 수 있다.
도 17을 참조하면, 제2 분리 패턴(DB2)의 제1 절연 패턴(IP1)은 제2 리세스 영역(RS2)을 완전히 채울 수 있다. 다시 말하면, 제2 리세스 영역(RS2)의 부피에 대한 제1 절연 패턴(IP1)의 부피 분율은 약 100%일 수 있다. 제2 분리 패턴(DB2)의 제2 절연 패턴(IP2)은 제2 리세스 영역(RS2) 내에 존재하지 않을 수 있다.
도 18을 참조하면, 제1 리세스 영역(RS1)은 제1 깊이(d1)를 가질 수 있고, 제2 리세스 영역(RS2)은 제2 깊이(d2)를 가질 수 있다. 제1 깊이(d1)는 제2 깊이(d2)보다 더 클 수 있다. 제1 깊이(d1)는 제1 활성 패턴(AP1)의 제1 상부(UP1)의 상면으로부터 제1 리세스 영역(RS1)의 바닥까지의 거리일 수 있다. 제2 깊이(d2)는 제2 활성 패턴(AP2)의 제2 상부(UP2)의 상면으로부터 제2 리세스 영역(RS2)의 바닥까지의 거리일 수 있다.
제1 리세스 영역(RS1)이 제2 리세스 영역(RS2)보다 깊으므로, 제1 리세스 영역(RS1) 내의 제1 분리 패턴(DB1)의 바닥면의 레벨(LV1)은 제2 리세스 영역(RS2) 내의 제2 분리 패턴(D2)의 바닥면의 레벨(LV2)보다 더 낮을 수 있다.
도 19를 참조하면, 제1 리세스 영역(RS1)은 제1 깊이(d1)를 가질 수 있고, 제2 리세스 영역(RS2)은 제2 깊이(d2)를 가질 수 있다. 제2 깊이(d2)는 제1 깊이(d1)보다 더 클 수 있다. 제2 리세스 영역(RS2)이 제1 리세스 영역(RS1)보다 깊으므로, 제1 리세스 영역(RS1) 내의 제1 분리 패턴(DB1)의 바닥면의 레벨(LV1)은 제2 리세스 영역(RS2) 내의 제2 분리 패턴(D2)의 바닥면의 레벨(LV2)보다 더 높을 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 소자의 활성 패턴들을 설명하기 위한 평면도이다.
도 20을 참조하면, 제1 내지 제3 셀 영역들(SC1, SC2, SC3)을 갖는 기판(100)이 제공될 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄 등을 포함하는 반도체 기판이거나 화합물 반도체 기판일 수 있다.
제1 내지 제3 셀 영역들(SC1, SC2, SC3)은 제2 방향(D2)으로 배열될 수 있다. 제1 셀 영역(SC1)은 제2 및 제3 셀 영역들(SC2, SC3) 사이에 개재될 수 있다. 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 각각은 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 도 20에는 로직 트랜지스터들이 형성될 제1 및 제2 활성 패턴들(AP1, AP2)의 배치가 나타나있다. 일 예로, 각각의 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 상에 프로세서 코어 또는 I/O 단자를 구성하는 로직 트랜지스터들이 배치될 수 있다. 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 각각은 상기 프로세서 코어 또는 I/O 단자의 일부일 수 있다. 제1 내지 제3 셀 영역들(SC1, SC2, SC3) 상에 배치될 로직 트랜지스터들에 관한 구체적인 설명은, 도 21, 도 22a 내지 도 22e, 도 23a 및 도 23b를 참조하여 후술한다.
제1 활성 패턴들(AP1)은 기판(100)의 PMOSFET 영역(PR) 상에 위치할 수 있고, 제2 활성 패턴들(AP2)은 기판(100)의 NMOSFET 영역(NR) 상에 위치할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 서로 평행하게 제2 방향(D2)으로 연장될 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제1 방향(D1)으로 서로 이격될 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에서 서로 평행하게 제2 방향(D2)으로 연장될 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에서 서로 평행하게 제2 방향(D2)으로 연장될 수 있다.
기판(100)에 제1 분리 영역들(ISY1), 제2 분리 영역(ISY2) 및 제3 분리 영역(ISY3)이 배치될 수 있다. 제1 내지 제3 분리 영역들(ISY1, ISY2, ISY3)은 디퓨전 브레이크 영역들일 수 있다. 제1 내지 제3 분리 영역들(ISY1, ISY2, ISY3)은 서로 평행하게 제1 방향(D1)으로 연장될 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에 제1 분리 영역(ISY1) 및 제2 분리 영역(ISY2)이 배치될 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에서 제1 및 제2 분리 영역들(ISY1, ISY2)은 서로 이격되어 제1 방향(D1)으로 정렬될 수 있다. 제1 및 제3 셀 영역들(SC1, SC3) 사이의 경계에 제3 분리 영역(ISY3)이 배치될 수 있다. 제1 셀 영역(SC1) 내에 다른 제1 분리 영역(ISY1)이 배치될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)은 제1 내지 제3 분리 영역들(ISY1, ISY2, ISY3)에 의해 서로 분리될 수 있다. 일 예로, 제1 분리 영역(ISY1)은 제1 셀 영역(SC1) 상의 제1 활성 패턴들(AP1)을 제2 셀 영역(SC2) 상의 제1 활성 패턴들(AP1)과 제2 방향(D2)으로 분리시킬 수 있다. 제2 분리 영역(ISY2)은 제1 셀 영역(SC1) 상의 제2 활성 패턴들(AP2)을 제2 셀 영역(SC2) 상의 제2 활성 패턴들(AP2)과 제2 방향(D2)으로 분리시킬 수 있다. 제3 분리 영역(ISY3)은 제1 셀 영역(SC1) 상의 제1 및 제2 활성 패턴들(AP1, AP2)을 제2 셀 영역(SC2) 상의 제1 및 제2 활성 패턴들(AP1, AP2)과 제2 방향(D2)으로 분리시킬 수 있다.
제1 분리 영역들(ISY1) 각각의 폭(W1)은 제2 분리 영역(ISY2)의 폭(W2)보다 더 클 수 있다. 제3 분리 영역(ISY3)의 폭(W8)은 제1 분리 영역들(ISY1) 각각의 폭(W1)보다 더 클 수 있다.
본 발명의 실시예들에 있어서, 제1 분리 영역들(ISY1)은 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 제1 리세스 영역(RS1)에 대응할 수 있고, 제2 분리 영역(ISY2)은 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 제2 리세스 영역(RS2)에 대응할 수 있다.
도 21는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 평면도이다. 도 22a 내지 도 22e는 각각 도 21의 A-A'선, B-B'선, C-C'선, D-D'선, 및 E-E'선에 따른 단면도들이다. 도 23a는 도 22a의 제1 게이트 전극의 M 부분을 확대한 단면도이고, 도 23b는 도 22b의 제2 게이트 전극의 N 부분을 확대한 단면도이다. 본 실시예에서는, 앞서 도 1, 도 2a, 도 2b 및 도 3을 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 20, 도 21, 도 22a 내지 도 22e, 도 23a 및 도 23b를 참조하면, 도 20의 기판(100)의 상부에 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)이 제공될 수 있다.
제1 소자 분리막들(ST1)은 제1 및 제2 활성 패턴들(AP1, AP2)을 정의할 수 있다. 구체적으로, 제1 소자 분리막들(ST1)은 제1 및 제2 활성 패턴들(AP1, AP2) 각각의 양 측에 배치되어 제2 방향(D2)으로 연장될 수 있다.
제2 소자 분리막들(ST2)은 기판(100)에 PMOSFET 영역(PR) 및 NMOSFET 영역(NR)을 정의할 수 있다. PMOSFET 영역(PR) 및 NMOSFET 영역(NR)은 제2 소자 분리막(ST2)을 사이에 두고 제1 방향(D1)으로 서로 이격될 수 있다.
제3 소자 분리막(ST3)은 제1 및 제3 셀 영역들(SC1, SC3) 사이의 경계에 위치할 수 있다. 제3 소자 분리막(ST3)은 앞서 도 20을 참조하여 설명한 제3 분리 영역(ISY3) 상에 제공될 수 있다. 제3 소자 분리막(ST3)을 통해 제3 셀 영역(SC3)의 제1 및 제2 활성 패턴들(AP1, AP2)이 제1 셀 영역(SC1)의 제1 및 제2 활성 패턴들(AP1, AP2)과 제2 방향(D2)으로 분리될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)의 상면보다 더 높이 위치할 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들은 제1 소자 분리막들(ST1) 사이에서 수직하게 돌출될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2)의 상부들 각각은 한 쌍의 제1 소자 분리막들(ST1) 사이에서 돌출된 핀(fin) 형태를 가질 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)의 상부들에 채널 영역들(CH) 및 소스/드레인 영역들(SD)이 제공될 수 있다. 채널 영역들(CH) 각각은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다. 제1 활성 패턴들(AP1)의 소스/드레인 영역들(SD)은 p형의 불순물 영역들일 수 있다. 제2 활성 패턴들(AP2)의 소스/드레인 영역들(SD)은 n형의 불순물 영역들일 수 있다.
소스/드레인 영역들(SD)은 선택적 에피택시얼 성장 공정으로 형성된 에피택시얼 패턴들일 수 있다. 소스/드레인 영역들(SD)의 상면들은 채널 영역들(CH)의 상면들보다 더 높은 레벨에 위치할 수 있다. 소스/드레인 영역들(SD)은 기판(100)과 다른 반도체 원소를 포함할 수 있다. 제1 활성 패턴들(AP1)의 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제1 활성 패턴들(AP1)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 압축 응력(compressive stress)을 제공할 수 있다. 제2 활성 패턴들(AP2)의 소스/드레인 영역들(SD)은 기판(100)의 반도체 원소의 격자 상수와 같거나 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이로써, 제2 활성 패턴들(AP2)의 소스/드레인 영역들(SD)은 채널 영역들(CH)에 인장 응력(tensile stress)을 제공할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르며 제1 방향(D1)으로 연장되는 제1 게이트 전극들(GE1) 및 제2 게이트 전극들(GE2)이 제공될 수 있다. 각각의 제1 및 제2 게이트 전극들(GE1, GE2)은 채널 영역(CH)의 상면 및 양 측벽들을 덮을 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 제2 방향(D2)으로 서로 이격될 수 있다. 적어도 하나의 제1 게이트 전극들(GE1) 및 적어도 하나의 제2 게이트 전극들(GE2)은 제1 방향(D1)으로 연장되면서 NMOSFET 영역(NR), 제2 소자 분리막(ST2) 및 PMOSFET 영역(PR)을 가로지를 수 있다. 제3 소자 분리막(ST3) 상에는 한 쌍의 제1 게이트 전극들(GE1)이 배치될 수 있다.
제1 게이트 전극들(GE1)과 제2 게이트 전극들(GE2)은 서로 다른 폭을 가질 수 있다. 구체적으로, 제1 게이트 전극들(GE1) 각각의 폭(W9)은 제2 게이트 전극들(GE2) 각각의 폭(W10)보다 더 클 수 있다.
제1 게이트 전극들(GE1)은 제1 단락된 게이트 전극들(sg1)을 포함할 수 있고, 제2 게이트 전극들(GE2)은 제2 단락된 게이트 전극들(sg2)을 포함할 수 있다. 제1 단락된 게이트 전극들(sg1)은 PMOSFET 영역(PR)을 가로지르되 NMOSFET 영역(NR) 상으로 연장되지 못할 수 있다. 제2 단락된 게이트 전극들(sg2)은 NMOSFET 영역(NR)을 가로지르되 PMOSFET 영역(PR) 상으로 연장되지 못할 수 있다. 제1 단락된 게이트 전극들(sg1)과 제2 단락된 게이트 전극들(sg2)은 서로 제1 방향(D1)으로 이격될 수 있다. 적어도 하나의 제1 단락된 게이트 전극들(sg1)은 적어도 하나의 제2 단락된 게이트 전극들(sg2)과 제1 방향(D1)으로 정렬될 수 있다.
제1 및 제2 게이트 전극들(GE1, GE2)과 제1 및 제2 활성 패턴들(AP1, AP2) 사이에 게이트 절연 패턴들(GI)이 개재될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2) 각각의 양 측에 게이트 스페이서들(GS)이 제공될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2) 각각의 상면을 덮는 게이트 캐핑 패턴(CP)이 제공될 수 있다. 제1 및 제2 활성 패턴들(AP1, AP2) 및 제1 및 제2 게이트 전극들(GE1, GE2)을 덮는 제1 및 제2 층간 절연막들(140, 150)이 제공될 수 있다.
게이트 절연 패턴(GI)은 제1 및 제2 게이트 전극들(GE1, GE2) 각각의 양 측벽들을 덮도록 수직하게 연장될 수 있다. 따라서, 게이트 절연 패턴들(GI)은 제1 및 제2 게이트 전극들(GE1, GE2)과 게이트 스페이서들(GS) 사이에 개재될 수 있다.
제1 및 제2 게이트 전극들(GE1, GE2)은 도핑된 반도체, 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다. 게이트 절연 패턴(GI)은 실리콘 산화막, 실리콘 산화질화막을 포함하거나, 실리콘 산화막보다 유전상수가 높은 고유전막을 포함할 수 있다. 상기 고유전막은 하프늄 산화물, 하프늄 실리콘 산화물, 란탄 산화물, 지르코늄 산화물, 지르코늄 실리콘 산화물, 탄탈 산화물, 티타늄 산화물, 바륨 스트론튬 티타늄 산화물, 바륨 티타늄 산화물, 스트론튬 티타늄 산화물, 리튬 산화물, 알루미늄 산화물, 납 스칸듐 탄탈 산화물 및 납 아연 니오브산염 중 적어도 하나를 포함할 수 있다. 게이트 캐핑 패턴(CP) 및 게이트 스페이서들(GS) 각각은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중 적어도 하나를 포함할 수 있다. 제1 및 제2 층간 절연막들(140, 150)은 실리콘 산화막을 포함할 수 있다.
도 23a 및 도 23b를 다시 참조하여, 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)에 대해 보다 상세히 설명한다. 제1 및 제2 게이트 전극들(GE1, GE2) 각각은 순차적으로 적층된 제1 내지 제3 금속 패턴들(GP1, GP2, GP3)을 포함할 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)과 동일하게 제1 내지 제3 금속 패턴들(GP1, GP2, GP3)은 제1 방향(D1)으로 연장될 수 있다. 제1 금속 패턴(GP1)은, 순차적으로 적층된 제1 캐핑 패턴(131), 제2 캐핑 패턴(132) 및 제3 캐핑 패턴(133)을 포함할 수 있다.
제1 캐핑 패턴(131)은 게이트 절연 패턴(GI)을 직접 덮을 수 있다. 제2 캐핑 패턴(132)은 제1 및 제3 캐핑 패턴들(131, 133) 사이에 개재될 수 있다. 제1 및 제2 캐핑 패턴들(131, 132)은 제1 및 제2 게이트 전극들(GE1, GE2)의 일함수를 조절할 수 있다. 제1 및 제2 캐핑 패턴들(131, 132)은, 제3 캐핑 패턴(133), 제2 금속 패턴(GP2), 및 제3 금속 패턴(GP3)으로부터 게이트 절연 패턴(GI)으로의 금속 물질의 확산을 방지할 수 있다. 제1 및 제2 캐핑 패턴들(131, 132)은 게이트 절연 패턴(GI)으로부터 제3 캐핑 패턴(133), 제2 금속 패턴(GP2), 및 제3 금속 패턴(GP3)으로의 고유전 물질의 확산을 방지할 수 있다. 다시 말하면, 제1 및 제2 캐핑 패턴들(131, 132)은 베리어 막의 역할을 수행할 수 있다. 일 예로, 제1 및 제2 캐핑 패턴들(131, 132)은, 각각 독립적으로, Ti 및 Ta 중 적어도 하나를 포함한 금속 질화물(metal-nitride), 금속 탄화물(metal-carbide), 금속 실리사이드(metal-silicide), 금속 실리콘질화물(metal-silicon-nitride), 및 금속 실리콘탄화물(metal-silicon-carbide) 중 적어도 하나를 포함할 수 있다.
제3 캐핑 패턴(133)은 일함수가 높은 금속 물질을 포함할 수 있다. 상기 일함수가 높은 금속 물질은 n형의 일함수 금속 또는 p형의 일함수 금속을 포함할 수 있다. 상기 n형의 일함수 금속은 NMOS의 게이트 전극에 주로 사용되는 금속 물질일 수 있고, 상기 p형의 일함수 금속은 PMOS의 게이트 전극에 주로 사용되는 금속 물질일 수 있다. 이때, 일반적으로 상기 p형의 일함수 금속의 일함수는 상기 n형의 일함수 금속의 일함수보다 더 클 수 있다. 일 예로, 제3 캐핑 패턴(133)은 p형의 일함수 금속을 포함할 수 있다. 상기 p형의 일함수 금속은, Ti, Ta, W, Pd, Ru, Ir, Pt, Nb, Mo, 또는 Hf 중에서 선택되는 적어도 하나의 금속, 또는 상기 금속을 함유하는 질화물 또는 탄화물을 포함할 수 있고, 구체적으로, Mo, Pd, Ru, Pt, TiN, WN, TaN, Ir, TaC, RuN, 또는 MoN을 포함할 수 있다. 제3 캐핑 패턴(133)은 서로 다른 p형의 일함수 금속들로 이루어진 2개 이상의 다중층을 포함할 수 있다.
제3 캐핑 패턴(133)은, 제1 및 제2 캐핑 패턴들(131, 132)과 제2 금속 패턴(GP2)간의 원자나 이온들의 확산을 방지할 수 있다. 제3 캐핑 패턴(133)은 제1 및 제2 캐핑 패턴들(131, 132)에 의한 제2 금속 패턴(GP2)의 과도한 일함수 상승을 억제할 수 있다.
제2 금속 패턴(GP2)은 제1 금속 패턴(GP1)의 상면을 직접 덮을 수 있다. 제2 금속 패턴(GP2)은 일함수가 높은 금속 물질을 포함할 수 있으며, 일 예로 n형의 일함수 금속을 포함할 수 있다. 상기 n형의 일함수 금속은, Ti 또는 Ta을 함유한 Al 화합물을 포함할 수 있으며, 구체적으로, TiAlC, TiAlN, TiAlC-N, TiAl, TaAlC, TaAlN, TaAlC-N, 또는 TaAl을 포함할 수 있다. 제2 금속 패턴(GP2)은 서로 다른 n형의 일함수 금속들로 이루어진 2개 이상의 다중층을 포함할 수 있다.
제3 금속 패턴(GP3)은 제2 금속 패턴(GP2)의 상면을 직접 덮을 수 있다. 일 예로, 제3 금속 패턴(GP3)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta) 중 적어도 하나의 저저항 금속을 포함할 수 있다. 제1 및 제2 금속 패턴들(GP1, GP2)은 제3 금속 패턴(GP3)에 비해 상대적으로 높은 저항을 가질 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)의 저항 증가는 AC 성능(AC performance)의 열화를 초래할 수 있다. 그러나, 상대적으로 저항이 낮은 제3 금속 패턴(GP3)을 통해 제1 및 제2 게이트 전극들(GE1, GE2)의 저항을 낮출 수 있고, 결과적으로 AC 성능이 개선될 수 있다.
앞서 설명한 바와 같이, 제1 게이트 전극(GE1)의 폭(W9)은 제2 게이트 전극(GE2)의 폭(W10)보다 클 수 있다. 따라서, 제1 게이트 전극(GE1) 내의 제2 금속 패턴(GP2)의 부피 분율은 제2 게이트 전극(GE2) 내의 제2 금속 패턴(GP2)의 부피 분율보다 작을 수 있다. 제1 게이트 전극(GE1)의 제3 금속 패턴(GP3)의 바닥면은 제1 금속 패턴(GP1)의 최상면보다 낮게 위치할 수 있다. 반면, 제2 게이트 전극(GE2)의 제3 금속 패턴(GP3)의 바닥면은 제1 금속 패턴(GP1)의 최상면보다 높게 위치할 수 있다. 다시 말하면, 제1 게이트 전극(GE1)의 제3 금속 패턴(GP3)의 바닥면은 제2 게이트 전극(GE2)의 제3 금속 패턴(GP3)의 바닥면보다 낮게 위치할 수 있다.
도 20, 도 21, 도 22a 내지 도 22e를 다시 참조하면, 제1 활성 패턴들(AP1)은 그들의 상부들에 형성된 제1 리세스 영역들(RS1)을 포함할 수 있다. 제2 활성 패턴들(AP2)은 그들의 상부들에 형성된 제2 리세스 영역들(RS2a, RS2b)을 포함할 수 있다. 제2 리세스 영역들(RS2a, RS2b)은 제2 좁은 리세스 영역들(RS2a) 및 제2 넓은 리세스 영역들(RS2b)을 포함할 수 있다.
제1 리세스 영역들(RS1)의 일부는 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에 위치할 수 있다. 제1 리세스 영역들(RS1)의 나머지는 제1 셀 영역(SC1) 내에 위치할 수 있다. 제2 좁은 리세스 영역들(RS2a)은 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계에 위치할 수 있다. 제2 넓은 리세스 영역들(RS2b)은 제1 셀 영역(SC1) 내에 위치할 수 있다.
제1 리세스 영역들(RS1)은 앞서 도 20을 참조하여 설명한 제1 분리 영역(ISY1) 상에 형성될 수 있다. 제2 좁은 리세스 영역들(RS2a)은 앞서 도 20을 참조하여 설명한 제2 분리 영역(ISY2) 상에 형성될 수 있다. 제2 넓은 리세스 영역들(RS2b)은 앞서 도 20을 참조하여 설명한 제1 분리 영역(ISY1) 상에 형성될 수 있다. 제1 리세스 영역들(RS1) 각각의 폭(W1)은 제2 좁은 리세스 영역들(RS2a) 각각의 폭(W2)보다 더 클 수 있다. 제1 리세스 영역들(RS1) 각각의 폭(W1)은 제2 넓은 리세스 영역들(RS2b) 각각의 폭(W1)과 실질적으로 동일할 수 있다.
앞서 도 20을 참조하여 설명한 제1 분리 영역들(ISY1) 상에 제1 분리 패턴들(DB1)이 제공될 수 있고, 앞서 도 20을 참조하여 설명한 제2 분리 영역(ISY2) 상에 제2 분리 패턴(DB2)이 제공될 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 게이트 전극들(GE1, GE2)과 평행하게 제1 방향(D1)으로 연장될 수 있다. 제1 분리 패턴들(DB1)의 확산 방지 부분들은 제1 리세스 영역들(RS1) 및 제2 넓은 리세스 영역들(RS2b)을 채울 수 있다. 제2 분리 패턴(DB2)의 확산 방지 부분들은 제2 좁은 리세스 영역들(RS2a)을 채울 수 있다.
제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제1 분리 패턴(DB1)은 한 쌍의 제1 단락된 게이트 전극들(sg1) 사이에 위치할 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제2 분리 패턴(DB2)은 한 쌍의 제2 단락된 게이트 전극들(sg2) 사이에 위치할 수 있다. 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제1 분리 패턴(DB1)은 제1 및 제2 셀 영역들(SC1, SC2) 사이의 경계 상의 제2 분리 패턴(DB2)과 제1 방향(D1)으로 정렬될 수 있다. 제1 셀 영역(SC1) 내의 제1 분리 패턴(DB1)은 제1 방향(D1)으로 연장되면서 NMOSFET 영역(NR), 제2 소자 분리막(ST2) 및 PMOSFET 영역(PR)을 가로지를 수 있다.
제1 및 제2 셀 영역들(SC1, SC2) 사이의 제1 및 제2 분리 패턴들(DB1, DB2)은 제1 및 제2 셀 영역들(SC1, SC2)간의 캐리어들의 이동을 막을 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)에 관한 구체적인 설명은, 앞서 도 1, 도 2a, 도 2b, 도 3, 도 16, 및 도 17을 참조하여 설명한 제1 및 제2 분리 패턴들(DB1, DB2)과 유사할 수 있다.
제1 및 제2 층간 절연막들(140, 150) 내에 활성 콘택들(AC)이 제공될 수 있다. 활성 콘택들(AC)의 상면들은 제2 층간 절연막(150)의 상면과 실질적으로 공면을 이룰 수 있다. 활성 콘택들(AC)은 PMOSFET 영역(PR) 및 NMOSFET 영역(NR) 상에 배치될 수 있다. 활성 콘택들(AC)은 게이트 전극들(GE) 사이에 배치될 수 있다. 활성 콘택들(AC)은 제1 방향(D1)으로 연장되는 라인 형태 또는 바 형태를 가질 수 있다. 활성 콘택들(AC) 각각은 소스/드레인 영역들(SD)과 직접 연결될 수 있다. 일 예로, 활성 콘택들(AC)은 도전성 금속 질화물(일 예로, 티타늄 질화물 또는 탄탈륨 질화물 등) 및 금속(일 예로, 알루미늄, 텅스텐 등) 중 적어도 하나를 포함할 수 있다.
도시되진 않았지만, 제1 및 제2 층간 절연막들(140, 150)과 활성 콘택들(AC) 사이에 배리어 패턴들이 개재될 수 있다. 각각의 상기 배리어 패턴들은 활성 콘택(AC)의 상면을 제외한 측벽들 및 바닥면을 직접 덮을 수 있다. 상기 배리어 패턴들은 금속 질화물을 포함할 수 있으며, 일 예로 TiN을 포함할 수 있다.
본 발명의 실시예들에 따르면, PMOSFET 영역(PR) 상의 셀의 경계에는 상대적으로 넓은 폭을 갖는 제1 분리 패턴(DB1)이 제공될 수 있고, NMOSFET 영역(NR) 상의 셀의 경계에는 상대적으로 좁은 폭을 갖는 제2 분리 패턴(DB2)이 제공될 수 있다. PMOSFET 영역(PR) 상의 PMOS 소자의 전기적 특성과 NMOSFET 영역(NR) 상의 NMOS 소자의 전기적 특성에 차이가 있으므로, 서로 다른 폭을 갖는 분리 패턴들을 이용하여 PMOS 소자와 NMOS 소자 간의 소자 성능의 차이를 줄일 수 있다.
도 24, 도 26, 도 28, 및 도 30은 본 발명의 실시예들에 따른 반도체 소자의 제조방법을 설명하기 위한 평면도들이다. 도 25a, 도 27a, 도 29a 및 도 31a는 각각 도 24, 도 26, 도 28, 및 도 30의 A-A'선에 따른 단면도들이다. 도 25b, 도 27b, 도 29b 및 도 31b는 각각 도 24, 도 26, 도 28, 및 도 30의 B-B'선에 따른 단면도들이다. 도 27c, 도 29c 및 도 31c는 각각 도 26, 도 28, 및 도 30의 C-C'선에 따른 단면도들이다. 도 29d 및 도 31d는 각각 도 28 및 도 30의 D-D'선에 따른 단면도들이다. 본 실시예에서는, 앞서 도1 내지 도 15b를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 24, 도 25a 및 도 25b를 참조하면, 기판(100)을 패터닝하여 제1 및 제2 활성 패턴들(AP1, AP2)이 형성될 수 있다. 제1 활성 패턴들(AP1)은 PMOSFET 영역(PR) 상에 형성될 수 있고, 제2 활성 패턴들(AP2)은 NMOSFET 영역(NR) 상에 형성될 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2) 사이의 트렌치들을 채우는 제1 내지 제3 소자 분리막들(ST1, ST2, ST3)이 형성될 수 있다. 구체적으로, 상기 트렌치들을 채우는 절연막을 형성하고 상기 절연막을 리세스하여 제1 및 제2 활성 패턴들(AP1, AP2)을 형성할 수 있다.
제1 및 제2 활성 패턴들(AP1, AP2)을 가로지르는 제1 및 제2 희생 패턴들(PP1, PP2)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)은 제1 방향(D1)으로 연장되는 라인 형태(line shape) 또는 바 형태(bar shape)로 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)은 서로 실질적으로 동일한 폭을 갖도록 형성될 수 있다.
도 26, 도 27a 및 도 27b를 참조하면, 제1 희생 패턴들(PP1)을 덮는 제1 마스크 패턴(MP1)이 형성될 수 있다. 제1 마스크 패턴(MP1)은 제2 희생 패턴들(PP2)을 노출하는 제1 홀(HO1) 및 제2 홀(HO2)을 포함할 수 있다. 제1 마스크 패턴(MP1)을 식각 마스크로 하여, 노출된 제2 희생 패턴들(PP2)의 일부를 식각할 수 있다. 상기 식각 공정을 통해 제2 희생 패턴들(PP2)의 크기가 줄어들 수 있다. 제2 희생 패턴들(PP2)의 폭은 제1 희생 패턴들(PP1)의 폭보다 작아질 수 있다.
도 28 및 도 29a 내지 도 29c를 참조하면, 제1 및 제2 희생 패턴들(PP1, PP2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GS)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2) 각각의 양 측에 소스/드레인 영역들(SD)이 형성될 수 있다. 소스/드레인 영역들(SD)을 형성하는 것은, 게이트 스페이서들(GS)과 하드 마스크 패턴들(145)을 식각 마스크로 제1 및 제2 활성 패턴들(AP1, AP2)의 상부를 식각하는 것, 및 제1 및 제2 활성 패턴들(AP1, AP2)의 식각된 부분들을 씨드층(seed laye)으로 하여 선택적 에피택시얼 성장(Selective Epitaxial Growth) 공정을 수행하는 것을 포함할 수 있다. 소스/드레인 영역들(SD)이 형성됨에 따라, 한 쌍의 소스/드레인 영역들(SD) 사이에 채널 영역(CH)이 정의될 수 있다. 일 예로, 상기 선택적 에피택시얼 성장 공정은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정 또는 분자 빔 에피택시(Molecular Beam Epitaxy: MBE) 공정을 포함할 수 있다.
소스/드레인 영역들(SD), 하드 마스크 패턴들(145) 및 게이트 스페이서들(GS)을 덮는 제1 층간 절연막(140)이 형성될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들이 노출될 때까지 제1 층간 절연막(140)을 평탄화할 수 있다. 결과적으로, 제1 층간 절연막(140)의 상면은 제1 및 제2 희생 패턴들(PP1, PP2)의 상면들과 공면을 이룰 수 있다.
도 30 및 도 31a 내지 도 31d를 참조하면, 제1 희생 패턴들(PP1)의 일부를 제1 분리 패턴들(DB1)로 교체할 수 있다. 제2 희생 패턴들(PP2)의 일부를 제2 분리 패턴(DB2)으로 교체할 수 있다. 제1 및 제2 분리 패턴들(DB1, DB2)을 형성하는 것은, 앞서 도1 내지 도 15b를 참조하여 설명한 것과 유사할 수 있다.
도 21 및 도 22a 내지 도 22e를 다시 참조하면, 남아 있는 제1 및 제2 희생 패턴들(PP1, PP2)이 제1 및 제2 게이트 전극들(GE1, GE2)로 각각 교체될 수 있다. 구체적으로, 남아 있는 제1 및 제2 희생 패턴들(PP1, PP2)이 선택적으로 제거될 수 있다. 제1 및 제2 희생 패턴들(PP1, PP2)이 제거된 빈 공간들에 게이트 절연 패턴들(GI), 제1 및 제2 게이트 전극들(GE1, GE2) 및 게이트 캐핑 패턴들(CP)이 형성될 수 있다.
게이트 절연 패턴(GI)은 상기 빈 공간을 완전히 채우지 않도록 콘포말하게 형성될 수 있다. 게이트 절연 패턴(GI)은 원자층 증착(ALD) 또는 케미컬 산화막(Chemical Oxidation) 공정에 의해 형성될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2)은 상기 빈 공간들을 완전히 채우는 게이트 금속막들을 형성하고, 이들을 평탄화함으로써 형성될 수 있다. 후속으로, 제1 및 제2 게이트 전극들(GE1, GE2)의 상부들이 리세스될 수 있다. 제1 및 제2 게이트 전극들(GE1, GE2) 상에 게이트 캐핑 패턴들(CP)이 형성될 수 있다. 게이트 캐핑 패턴들(CP)은 제1 및 제2 게이트 전극들(GE1, GE2)의 리세스된 영역들을 완전히 채우도록 형성될 수 있다.
제1 층간 절연막(140) 및 게이트 캐핑 패턴들(CP) 상에 제2 층간 절연막(150)이 형성될 수 있다. 제2 층간 절연막(150) 및 제1 층간 절연막(140)을 관통하여 소스/드레인 영역들(SD)을 노출하는 콘택 홀들이 형성될 수 있다. 일 예로, 상기 콘택 홀들은 게이트 캐핑 패턴들(CP) 및 게이트 스페이서들(GS)에 의해 자기 정렬되는 자기 정렬 콘택 홀들(self-align contact holes)일 수 있다. 상기 콘택 홀들 내에 소스/드레인 영역들(SD)과 접촉하는 콘택들(AC)이 형성될 수 있다.
도 32a 및 도 32b는 본 발명의 실시예들에 따른 반도체 소자를 설명하기 위한 단면도들이다. 도 32a는 도 21의 제1 게이트 전극 및 그 아래의 제1 활성 패턴을 제2 방향으로 자른 단면도이고, 도 32b는 도 21의 제1 게이트 전극 및 그 아래의 제1 활성 패턴을 제1 방향으로 자른 단면도이다. 본 실시예에서는, 앞서 도 21 및 도 22a 내지 도 22e를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다.
도 21, 도 32a 및 도 32b를 참조하면, 각각의 제1 및 제2 활성 패턴들(AP1, AP2)은 순차적으로 적층된 복수개의 채널 영역들(CH)을 포함할 수 있다. 적층된 채널 영역들(CH)은 수직한 방향(D3)으로 서로 이격될 수 있다. 적층된 채널 영역들(CH)은 적층된 반도체 패턴들일 수 있다. 채널 영역들(CH)은 기판(100)의 반도체 원소와 같거나 다른 반도체 원소를 포함할 수 있다. 일 예로, 채널 영역들(CH)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
각각의 제1 및 제2 활성 패턴들(AP1, AP2)은 한 쌍의 소스/드레인 영역들(SD)을 더 포함할 수 있다. 적층된 채널 영역들(CH)은 한 쌍의 소스/드레인 영역들(SD) 사이에 개재될 수 있다.
적층된 채널 영역들(CH) 사이의 공간들을 제1 및 제2 게이트 전극들(GE1, GE2) 및 게이트 절연 패턴들(GI)이 채울 수 있다. 예를 들어, 적층된 채널 영역들(CH) 사이의 공간들을 제1 게이트 전극(GE1) 및 게이트 절연 패턴(GI)이 채울 수 있다. 게이트 절연 패턴(GI)은 채널 영역들(CH)과 직접 접할 수 있으며, 제1 게이트 전극(GE1)은 게이트 절연 패턴(GI)을 사이에 두고 채널 영역들(CH)과 이격될 수 있다.
본 실시예에 따른 반도체 소자는 게이트 전극(GE1, GE2)이 채널 영역들(CH) 각각의 외주면을 완전히 둘러싸는 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터일 수 있다. 그 외에 본 실시예에 따른 반도체 소자의 구조적 특징들은 앞서 도 21 및 도 22a 내지 도 22e를 참조하여 설명한 반도체 소자와 유사할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 제1 활성 패턴 및 제2 활성 패턴을 갖는 기판, 상기 제1 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 리세스 영역을 포함하고, 상기 제2 활성 패턴은 그의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 리세스 영역을 포함하며;
    상기 제1 리세스 영역의 내측벽을 덮는 제1 절연 패턴; 및
    상기 제2 리세스 영역의 내측벽을 덮는 제2 절연 패턴을 포함하되,
    상기 제1 절연 패턴과 상기 제2 절연 패턴은 동일한 절연 물질을 포함하고,
    상기 제1 리세스 영역의 부피에 대한 상기 제1 절연 패턴의 부피의 분율은 상기 제2 리세스 영역의 부피에 대한 상기 제2 절연 패턴의 부피의 분율보다 작으며,
    상기 제1 리세스 영역의 깊이는 상기 제2 리세스 영역의 깊이보다 더 큰 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 활성 패턴들은 일 방향으로 연장되고,
    상기 제1 리세스 영역의 상기 일 방향으로의 폭은 상기 제2 리세스 영역의 상기 일 방향으로의 폭보다 큰 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 리세스 영역의 상기 폭은, 상기 제1 리세스 영역의 상부에서 하부로 갈수록 점진적으로 감소되고,
    상기 제2 리세스 영역의 상기 폭은, 상기 제2 리세스 영역의 상부에서 하부로 갈수록 점진적으로 감소되는 반도체 소자.
  4. 제1항에 있어서,
    상기 기판 상에 제공되어, 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막을 더 포함하되,
    상기 소자 분리막의 상면은 상기 제1 및 제2 리세스 영역들의 바닥들보다 더 높은 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 활성 패턴을 가로지르는 제1 게이트 스페이서 및 상기 제2 활성 패턴을 가로지르는 제2 게이트 스페이서를 더 포함하되,
    상기 제1 절연 패턴은 상기 제1 게이트 스페이서 상으로 연장되고,
    상기 제2 절연 패턴은 상기 제2 게이트 스페이서 상으로 연장되는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 절연 패턴과 상기 제1 게이트 스페이서 사이에 개재된 제1 절연 스페이서; 및
    상기 제2 절연 패턴과 상기 제2 게이트 스페이서 사이에 개재된 제2 절연 스페이서를 더 포함하되,
    상기 제1 절연 스페이서의 측벽은 상기 제1 리세스 영역의 내측벽과 정렬되고,
    상기 제2 절연 스페이서의 측벽은 상기 제2 리세스 영역의 내측벽과 정렬되는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판 상에서 상기 제1 및 제2 활성 패턴들을 덮는 층간 절연막; 및
    상기 제1 및 제2 절연 패턴들 상에 각각 제공된 제1 및 제2 상부 절연 패턴들을 더 포함하되,
    상기 제1 및 제2 상부 절연 패턴들은 상기 층간 절연막과 동일한 절연 물질을 포함하는 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 리세스 영역의 상기 내측벽 상의 상기 제1 절연 패턴의 두께는 상기 제2 리세스 영역의 상기 내측벽 상의 상기 제2 절연 패턴의 두께와 실질적으로 동일한 반도체 소자.
  9. 제1항에 있어서,
    상기 제2 리세스 영역의 부피에 대한 상기 제2 절연 패턴의 부피의 분율은 100%인 반도체 소자.
  10. 제1항에 있어서,
    상기 제1 절연 패턴은 상기 제1 활성 패턴의 상기 제1 부분과 상기 제2 부분간의 캐리어들의 이동을 막고,
    상기 제2 절연 패턴은 상기 제2 활성 패턴의 상기 제1 부분과 상기 제2 부분간의 캐리어들의 이동을 막는 반도체 소자.
  11. 삭제
  12. 제1 활성 패턴 및 제2 활성 패턴을 포함하는 기판;
    상기 제1 활성 패턴을 가로지르는 제1 게이트 전극들;
    상기 제2 활성 패턴을 가로지르는 제2 게이트 전극들;
    상기 제1 게이트 전극들 사이에 제공되어, 상기 제1 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제1 분리 패턴; 및
    상기 제2 게이트 전극들 사이에 제공되어, 상기 제2 활성 패턴의 상부를 제1 부분 및 제2 부분으로 분리하는 제2 분리 패턴을 포함하되,
    적어도 하나의 상기 제1 게이트 전극들의 폭은 적어도 하나의 상기 제2 게이트 전극들의 폭보다 크고,
    상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 폭은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 폭보다 크고,
    상기 제1 분리 패턴의 바닥면은 상기 제2 분리 패턴의 바닥면보다 낮은 반도체 소자.
  13. 제12항에 있어서,
    상기 제1 및 제2 분리 패턴들 각각은 제1 절연 패턴, 및 상기 제1 절연 패턴 상의 제2 절연 패턴을 포함하고,
    상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 부피에 대한 상기 제1 절연 패턴의 부피의 분율은 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 부피에 대한 상기 제1 절연 패턴의 부피의 분율보다 작은 반도체 소자.
  14. 제12항에 있어서,
    상기 기판 상에 제공되어, 상기 제1 및 제2 활성 패턴들을 정의하는 소자 분리막을 더 포함하되,
    상기 소자 분리막의 상면은, 상기 제1 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제1 분리 패턴의 바닥면보다 높고,
    상기 소자 분리막의 상면은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 바닥면보다 높은 반도체 소자.
  15. 제12항에 있어서,
    상기 제1 및 제2 게이트 전극들의 측벽들 및 상기 제1 및 제2 분리 패턴들의 측벽들 상의 게이트 스페이서들을 더 포함하되,
    상기 제1 및 제2 분리 패턴들 각각의 상부는 상기 게이트 스페이서들의 상면들을 덮는 반도체 소자.
  16. 제12항에 있어서,
    상기 제1 게이트 전극들은 제1 방향으로 연장되며, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되고,
    상기 제2 게이트 전극들은 상기 제1 방향으로 연장되며, 상기 제2 방향으로 서로 이격되고,
    상기 제1 분리 패턴은 한 쌍의 상기 제1 게이트 전극들 사이에 위치하고,
    상기 제2 분리 패턴은 한 쌍의 상기 제2 게이트 전극들 사이에 위치하며,
    상기 제1 및 제2 분리 패턴들은 서로 이격되어 상기 제1 방향으로 정렬되는 반도체 소자.
  17. 제12항에 있어서,
    상기 제1 및 제2 활성 패턴들을 가로지르는 제3 분리 패턴을 더 포함하되,
    상기 제3 분리 패턴은 상기 제2 활성 패턴의 상기 상부를 제3 부분 및 제4 부분으로 분리하고,
    상기 제2 활성 패턴의 상기 제3 및 제4 부분들 사이에 개재된 상기 제3 분리 패턴의 폭은, 상기 제2 활성 패턴의 상기 제1 및 제2 부분들 사이에 개재된 상기 제2 분리 패턴의 상기 폭보다 큰 반도체 소자.
  18. 제12항에 있어서,
    상기 제1 활성 패턴은 PMOSFET의 활성 영역이고,
    상기 제2 활성 패턴은 NMOSFET의 활성 영역인 반도체 소자.
  19. 제12항에 있어서,
    상기 제1 및 제2 게이트 전극들 각각은 순차적으로 적층된 금속 패턴들을 포함하고,
    상기 적어도 하나의 제1 게이트 전극들은, 다른 금속 패턴들의 저항보다 더 낮은 저항을 갖는 제1 금속 패턴을 포함하고,
    상기 적어도 하나의 제2 게이트 전극들은, 다른 금속 패턴들의 저항보다 더 낮은 저항을 갖는 제2 금속 패턴을 포함하며,
    상기 제1 금속 패턴의 바닥면은 상기 제2 금속 패턴의 바닥면보다 더 낮은 반도체 소자.
  20. 제12항에 있어서,
    각각의 상기 제1 및 제2 활성 패턴들은 소스/드레인 영역들 및 상기 소스/드레인 영역들 사이에 개재된 채널 영역들을 포함하고,
    각각의 상기 제1 및 제2 게이트 전극들은 상기 채널 영역의 상면 및 양 측벽들을 덮는 반도체 소자.
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