KR20170065271A - 반도체 소자 및 그 제조 방법 - Google Patents

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조근휘
후카이
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Abstract

반도체 소자는, 기판의 제1 액티브 영역 및 제2 액티브 영역을 가로지르는 게이트 구조물과, 상기 게이트 구조물의 양 측과 이격되어 상기 제1 액티브 영역에 구비되고, 제1 절연 물질을 포함하는 제1 절연 구조물과, 상기 게이트 구조물의 양 측과 이격되어 상기 제2 액티브 영역에 구비되고, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 절연 구조물과, 상기 게이트 구조물과 제1 절연 구조물 사이의 상기 제1 액티브 영역에 구비되는 P형 불순물을 포함하는 제1 불순물 영역들 및 상기 게이트 구조물과 제2 절연 구조물 사이의 상기 제2 액티브 영역에 구비되는 N형 불순물을 포함하는 제2 불순물 영역들을 포함한다. 상기 반도체 소자는 트랜지스터의 채널 영역에 스트레스가 인가되어 우수한 전기적 특성을 가질 수 있다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근에는, 고성능의 트랜지스터를 포함하는 고집적화된 반도체 소자가 요구되고 있다. 이를 위하여, 트랜지스터의 채널 영역에 가해지는 스트레스를 조절함으로써 우수한 전기적 특성을 갖는 트랜지스터를 제조하는 방법이 개발되고 있다.
본 발명의 과제는 고성능의 트랜지스터를 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 과제는 상기 반도체 소자의 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 제1 액티브 영역 및 제2 액티브 영역이 구분되는 기판이 구비된다. 상기 기판 상에 상기 제1 및 제2 액티브 영역을 가로지르는 게이트 구조물이 구비된다. 상기 게이트 구조물의 양 측과 이격되어 상기 제1 액티브 영역에 구비되고, 제1 절연 물질을 포함하는 제1 절연 구조물이 구비된다. 상기 게이트 구조물의 양 측과 이격되어 상기 제2 액티브 영역에 구비되고, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 절연 구조물이 구비된다. 상기 게이트 구조물과 제1 절연 구조물 사이의 상기 제1 액티브 영역에 구비되는 P형 불순물을 포함하는 제1 불순물 영역들이 구비된다. 상기 게이트 구조물과 제2 절연 구조물 사이의 상기 제2 액티브 영역에 구비되는 N형 불순물을 포함하는 제2 불순물 영역들이 구비된다.
예시적인 실시예들에 있어서, 상기 제1 절연 물질은 압축 스트레스를 인가하는 물질을 포함하고, 상기 제2 절연 물질은 인장 스트레스를 인가하는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 물질은 실리콘 산화물을 포함하고, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판과 접촉되고, 상기 제1 액티브 영역과 접촉되는 부위에는 상기 제1 절연 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판을 관통하는 제1 트렌치 내에 구비되고, 상기 제1 트렌치의 측벽 및 저면에 실리콘 산화물을 포함하는 제1 절연 라이너를 포함하고, 상기 제1 절연 라이너 상에 상기 제1 트렌치를 채우는 제1 절연 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판과 접촉되고, 상기 제2 액티브 영역과 접촉되는 부위에는 상기 제2 절연 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판을 관통하는 제2 트렌치의 측벽 및 저면에 실리콘 질화물을 포함하는 제1 절연 라이너를 포함하고, 상기 제1 절연 라이너 상에 상기 제2 트렌치를 채우는 제2 절연 패턴을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 구조물은 일 단부가 접촉되어 하나의 절연 구조물로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판을 관통하면서 상기 게이트 구조물과 평행하게 연장되고, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판을 관통하면서 상기 게이트 구조물과 평행하게 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 구조물들 각각의 저면은 상기 게이트 구조물의 저면보다 낮게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 액티브 영역 상의 제1 게이트 구조물은 게이트 절연 패턴, 제1 도전 패턴, 제2 도전 패턴, 전극 패턴 및 하드 마스크를 포함하고, 상기 제1 도전 패턴은 P형 트랜지스터의 게이트 일함수를 갖는 금속 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 액티브 영역 상의 제2 게이트 구조물은 게이트 절연 패턴, 제2 도전 패턴, 전극 패턴 및 하드 마스크를 포함하고, 상기 제2 도전 패턴은 N형 트랜지스터의 게이트 일함수를 갖는 금속 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 액티브 영역에는 상대적으로 돌출되고 제1 방향으로 연장되는 액티브 핀들이 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 구조물들은 서로 동일한 폭을 갖거나 또는 서로 다른 폭을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 불순물 영역은 제1 에피택시얼 패턴 내에 형성되고, 상기 제2 불순물 영역은 제2 에피택시얼 패턴 내에 형성될 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판의 제1 액티브 영역에, 제1 게이트 구조물 및 제1 불순물 영역을 포함하는 P형 트랜지스터들이 구비된다. 상기 기판의 제2 액티브 영역에, 제2 게이트 구조물 및 제2 불순물 영역을 포함하는 N형 트랜지스터들이 구비된다. 상기 P형 트랜지스터들의 사이에는 압축 스트레스를 인가하는 제1 절연 물질을 포함하는 제1 절연 구조물이 구비된다. 그리고, 상기 N형 트랜지스터들의 사이에는 인장 스트레스를 인가하는 제2 절연 물질을 포함하는 제2 절연 구조물이 구비된다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 구조물 일 단부가 접촉되어 하나의 게이트 구조물로 제공되고, 상기 게이트 구조물은 상기 제1 및 제2 액티브 영역을 가로지르면서 연장될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 구조물은 일 단부가 접촉되어 하나의 절연 구조물로 제공될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 물질은 실리콘 산화물을 포함하고, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판과 접촉되고, 상기 제1 액티브 영역과 접촉되는 부위에는 상기 제1 절연 물질이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판과 접촉되고, 상기 제2 액티브 영역과 접촉되는 부위에는 상기 제2 절연 물질이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 구조물들은 서로 동일한 폭을 갖거나 또는 서로 다른 폭을 가질 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판의 제1 액티브 영역에 구비되고, 제1 게이트 구조물 및 제1 불순물 영역을 포함하는 P형 트랜지스터들이 구비된다. 상기 기판의 제2 액티브 영역에 구비되고, 제2 게이트 구조물 및 제2 불순물 영역을 포함하는 N형 트랜지스터들이 구비된다. 상기 P형 트랜지스터들 사이의 제1 액티브 영역을 관통하고 제1 절연 물질을 포함하는 제1 절연 구조물이 구비된다. 그리고, 상기 P형 트랜지스터들의 사이의 제2 액티브 영역을 관통하고, 상기 제1 절연 구조물의 일 단부와 접촉하면서 연장되고, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 절연 구조물이 구비된다.
예시적인 실시예들에 있어서, 상기 제1 절연 물질은 압축 스트레스를 인가하는 물질을 포함하고, 상기 제2 절연 물질은 인장 스트레스를 인가하는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판과 접촉되고, 상기 제1 액티브 영역과 접촉되는 부위에는 상기 제1 절연 물질이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판과 접촉되고, 상기 제2 액티브 영역과 접촉되는 부위에는 상기 제2 절연 물질이 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 절연 구조물들은 서로 동일한 폭을 갖거나 또는 서로 다른 폭을 가질 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 상기 기판 상에 제1 및 제2 액티브 영역을 가로지르는 더미 게이트 구조물 및 몰드 구조물을 형성한다. 상기 제1 액티브 영역 상의 상기 게이트 구조물과 몰드 구조물 사이에 P형 불순물을 포함하는 제1 불순물 영역들을 형성한다. 상기 제2 액티브 영역 상의 상기 게이트 구조물과 몰드 구조물 사이에 N형 불순물을 포함하는 제2 불순물 영역들을 형성한다. 상기 제1 액티브 영역 상의 몰드 구조물을 제1 절연 물질을 포함하는 제1 절연 구조물로 대체한다. 상기 제2 액티브 영역 상의 몰드 구조물을 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 절연 구조물로 대체한다. 그리고, 상기 더미 게이트 구조물을 게이트 구조물로 대체한다.
예시적인 실시예들에 있어서, 상기 제1 액티브 영역 상의 몰드 구조물을 제1 절연 물질을 포함하는 제1 절연 구조물로 대체하기 위하여, 상기 제1 액티브 영역 상의 몰드 구조물을 선택적으로 제거하여 제1 트렌치를 형성한다. 상기 제1 트렌치 내부에 제1 절연 물질을 포함하는 제1 절연 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 액티브 영역 상의 몰드 구조물을 제2 절연 물질을 포함하는 제2 절연 구조물로 대체하기 위하여, 상기 제2 액티브 영역 상의 몰드 구조물을 선택적으로 제거하여 제2 트렌치를 형성한다. 상기 제2 트렌치 내부에 제2 절연 물질을 포함하는 제2 절연 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 제1 절연 물질은 압축 스트레스를 인가하는 물질을 포함하고, 상기 제2 절연 물질은 인장 스트레스를 인가하는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 절연 물질은 실리콘 산화물을 포함하고, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물을 게이트 구조물로 대체하기 위하여, 상기 더미 게이트 구조물을 제거하여 제3 트렌치를 형성한다. 상기 제1 액티브 영역의 제3 트렌치 내에, 게이트 절연 패턴, 제1 도전 패턴, 제2 도전 패턴, 전극 패턴 및 하드 마스크를 포함하는 제1 게이트 구조물을 형성한다. 그리고, 상기 제2 액티브 영역의 제3 트렌치 내에, 게이트 절연 패턴, 제2 도전 패턴, 전극 패턴 및 하드 마스크를 포함하는 제2 게이트 구조물을 형성한다.
예시적인 실시예들에 따른 반도체 소자는 우수한 전기적 특성을 갖는 트랜지스터를 포함할 수 있다. 또한, 상기 반도체 소자는 높은 신뢰성을 가질 수 있다.
도 1, 2, 3a 및 3b는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도, 단면도 및 사시도들이다.
도 4a 및 도 4b 내지 도 14a 및 14b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 15는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 16a 및 16b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타내는 평면도 및 단면도이다.
도 17a 및 17b 내지 19a 및 도 19b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타내는 평면도 및 단면도이다.
도 20은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 21a 및 21b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타내는 평면도 및 단면도이다.
도 22a 및 22b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타내는 평면도 및 단면도이다.
도 23a 및 도 23b는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 24a 및 도 24b는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1, 2, 3a 및 3b는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도, 단면도 및 사시도들이다.
도 2는 도 1의 I-I' 및 II-II'의 단면도들이다. 도 3a 및 도 3b는 도 1에서 N형 트랜지스터 및 P형 트랜지스터를 각각 나타낸다. 도 3a 및 도 3b는 반도체 패턴 및 콘택 플러그 등의 부재들이 생략되었다.
도 1, 2, 3a 및 3b를 참조하면, 기판(100)은 P형 트랜지스터를 형성하기 위한 제1 영역 및 N형 트랜지스터가 형성되기 위한 제2 영역으로 구분될 수 있다. 상기 제1 및 제2 영역이 구분되는 기판(100) 상에, 게이트 구조물(148a, 148b), 제1 및 제2 소스/드레인 영역, 압축 스트레스를 인가하기 위한 제1 절연 패턴(126) 및 인장 스트레스를 인가하기 위한 제2 절연 패턴(132)을 포함할 수 있다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질, 또는 GaP, GaAs, GaSb 등과 같은 Ⅲ-Ⅴ족 반도체 화합물을 포함할 수 있다. 일부 실시예들에 따르면, 기판(100)은 실리콘-온-인슐레이터(Silicon On Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium On Insulator: GOI) 기판일 수 있다.
상기 제1 및 제2 영역은 각각 액티브 영역으로 제공될 수 있다. 상기 제1 및 제2 영역 사이에는 소자 분리 패턴(101)이 구비됨으로서 소자 분리 영역으로 제공될 수 있다. 상기 소자 분리 패턴(101)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 및 제2 영역에는 상대적으로 돌출된 기판 부위인 액티브 핀들(100a)이 포함될 수 있다. 상기 액티브 핀들(100a)은 제1 방향으로 연장될 수 있다.
상기 게이트 구조물(148a, 148b)은 상기 제1 및 제2 영역을 가로지르면서 연장될 수 있다. 예시적인 실시예에서, 상기 게이트 구조물(148a, 148b)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다.
상기 제1 영역에 위치하는 게이트 구조물 부위는 P형 트랜지스터의 게이트로 제공되는 제1 게이트 구조물(148a)이 되고, 상기 제2 영역에 위치하는 게이트 구조물 부위는 N형 트랜지스터의 게이트로 제공되는 제2 게이트 구조물(148b)이 될 수 있다.
예시적인 실시예에서, 상기 제1 게이트 구조물(148a)은 게이트 절연패턴(140a), 제1 도전 패턴(141a), 제2 도전 패턴(142a), 전극 패턴(144a) 및 하드 마스크(146)를 포함할 수 있다.
상기 게이트 절연 패턴(140a)은 예를들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등과 같은 금속 산화물을 포함할 수 있다.
상기 제1 도전 패턴(141a)은 상기 P형 트랜지스터의 문턱 전압을 조절하기 위하여 제공될 수 있다. 상기 제1 도전 패턴(141a)은 일함수가 4.5eV 보다 높은 금속 또는 금속 합금을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 도전 패턴(141a)은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제1 도전 패턴(141a)에 포함되는 금속들의 조합에 의해 일함수가 조절될 수 있다.
상기 제2 도전 패턴(142a)은 상기 N형 트랜지스터의 문턱 전압을 조절하기 위하여 제공되는 것으로써, 상기 제1 도전 패턴(141a) 상에 위치할 수 있다.
상기 전극 패턴(144a)은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 전극 패턴은 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 등의 금속 또는 이들의 질화물을 포함할 수 있다.
상기 제1 및 제2 도전 패턴(141a, 142a) 및 전극 패턴(144a)은 제1 게이트 전극으로 제공될 수 있다. 상기 게이트 절연막 패턴은 상기 제1 게이트 전극의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다
상기 하드 마스크(146)는 상기 전극 패턴(144a) 상에 구비되고, 예를 들어 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제2 게이트 구조물(148b)은 게이트 절연 패턴(140a), 제2 도전 패턴(142a), 전극 패턴(144a) 및 하드 마스크(146)를 포함할 수 있다.
상기 제2 도전 패턴(142a)은 상기 N형 트랜지스터의 문턱 전압을 조절하기 위하여 제공될 수 있다. 상기 제2 도전 패턴(142a)은 일함수가 4.5eV 보다 낮은 금속 또는 금속 합금을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 도전 패턴(142a)은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 상기 제2 도전 패턴(142a)에 포함되는 금속들의 조합에 의해 일함수가 조절될 수 있다.
상기 게이트 절연 패턴(140a), 전극 패턴(144a) 및 하드 마스크(146)는 상기 제1 게이트 구조물(148a)의 게이트 절연 패턴(140a), 전극 패턴(144a) 및 하드 마스크(146)와 동일한 물질로 형성될 수 있다.
예시적인 실시예에서, 상기 제1 게이트 구조물(148a)은 상기 게이트 절연 패턴(140a) 상에 상기 제1 도전 패턴(141a)이 직접 접촉되고, 상기 제2 게이트 구조물(148b)은 상기 게이트 절연 패턴(140a) 상에 상기 제2 도전 패턴(142a)이 직접 접촉되도록 다양하게 구현할 수 있다. 그러므로, 상기 제1 및 제2 게이트 구조물(148a, 148b)의 적층 구조는 상기 설명한 것에 한정되지는 않는다.
일부 실시예에서, 상기 제1 및 제2 게이트 구조물(148a, 148b)은 각각 실리콘 산화막 및 폴리실리콘이 적층된 구조로 제공될 수도 있다.
예시적인 실시예에서, 상기 제1 및 제2 게이트 구조물(148a, 148b)의 측벽에는 스페이서(110)가 구비될 수 있다. 상기 스페이서(110)는 예를들어, 실리콘 질화물, 실리콘 산 질화물을 포함할 수 있다.
상기 제1 게이트 구조물(148a)의 양 측의 액티브 핀(100a) 부위에는 제1 리세스(112)가 형성될 수 있다. 상기 제1 리세스(112) 내부에는 제1 에피택시얼 패턴(114)이 구비될 수 있다. 상기 제1 에피택시얼 패턴(114) 내에는 P형 불순물이 도핑되어 있으며, 따라서, 상기 제1 에피택시얼 패턴(114)은 상기 P형 트랜지스터의 제1 소스/드레인 영역으로 제공될 수 있다.
상기 제1 에피택시얼 패턴(114)은 실리콘 게르마늄을 포함할 수 있다. 상기 실리콘 게르마늄에 포함되는 게르마늄에 의해 상기 P형 트랜지스터의 채널 영역에 스트레스가 가해질 수 있다.
일부 실시예에서, 상기 액티브 핀(100a)에 상기 제1 리세스가 형성되지 않고, 상기 제1 리세스 내에 제1 에피택시얼 패턴도 형성되지 않을 수 있다. 이 경우, 상기 액티브 핀(100a) 표면 아래에 P형 불순물이 도핑되어 P형 트랜지스터의 제1 소스/드레인 영역이 형성될 수 있다.
상기 제2 게이트 구조물(148b)의 양 측의 액티브 핀(100a) 부위에는 제2 리세스(116)가 형성될 수 있다. 상기 제2 리세스(116) 내부에는 제2 에피택시얼 패턴(118)이 구비될 수 있다. 상기 제2 에피택시얼 패턴(118) 내에는 N형 불순물이 도핑되어 있으며, 따라서, 상기 제2 에피택시얼 패턴(118)은 상기 N형 트랜지스터의 제2 소스/드레인 영역으로 제공될 수 있다. 상기 제2 에피택시얼 패턴(118)은 실리콘을 포함할 수 있다.
일부 실시예에서, 상기 액티브 핀(100a)에 상기 제2 리세스가 형성되지 않고, 상기 제2 리세스 내에 제2 에피택시얼 패턴도 형성되지 않을 수 있다. 이 경우, 상기 액티브 핀(100a) 표면 아래에 N형 불순물이 도핑되어 N형 트랜지스터의 제2 소스/드레인 영역이 형성될 수 있다.
상기 제1 및 제2 에피택시얼 패턴(114, 118) 상에는 각각 금속 실리사이드 패턴(도시안됨)이 구비될 수도 있다.
상기 제1 절연 패턴(126)은 상기 제1 방향으로 배열되는 복수의 제1 게이트 구조물들(148a) 사이에 배치되어 상기 제1 게이트 구조물들(148a)을 포함하는 각각의 P형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제1 절연 패턴(126)은 상기 제1 영역에 구비되고, 상기 제2 방향으로 연장될 수 있다.
또한, 상기 제1 절연 패턴(126)은 상기 P형 트랜지스터의 채널 영역에 스트레인을 인가하기 위한 스트레서로써 제공될 수 있다. 따라서, 상기 제1 절연 패턴(126)은 압축 스트레스를 인가하는 제1 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 P형 트랜지스터의 채널 영역은 상기 제1 게이트 구조물(148a)과 접하는 액티브 핀 부위이며, N형 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제1 절연 패턴(126)은 상기 액티브 핀(100a)보다 더 낮은 저면을 갖도록 기판(100) 표면과 수직한 방향으로 연장될 수 있다. 상기 제1 절연 패턴(126)은 상기 제1 소스/드레인 영역과 이격되게 배치될 수 있다. 따라서, 상기 제1 게이트 구조물(148a)과 상기 제1 절연 패턴(126) 사이에 상기 제1 소스/드레인 영역이 위치할 수 있다.
예시적인 실시예에서, 상기 제1 절연 패턴(126)의 상부면은 상기 제1 게이트 구조물(148a)의 상부면과 실질적으로 동일한 평면 상에 위치할 수 있다.
상기 제2 절연 패턴(132)은 상기 제1 방향으로 배열되는 복수의 제2 게이트 구조물들(148b) 사이에 배치되어 상기 제2 게이트 구조물들(148b)을 포함하는 각각의 N형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제2 절연 패턴(132)은 상기 제2 영역에 구비되고, 상기 제2 방향으로 연장될 수 있다.
또한, 상기 제2 절연 패턴(132)은 상기 N형 트랜지스터의 채널 영역에 스트레인을 인가하기 위한 스트레서로써 제공될 수 있다. 따라서, 상기 제2 절연 패턴(132)은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 절연 물질은 실리콘 질화물, 실리콘 산 질화물을 포함할 수 있다. 상기 N형 트랜지스터의 채널 영역은 상기 제2 게이트 구조물(148b)과 접하는 액티브 핀 부위이며, P형 불순물이 도핑될 수 있다.
예시적인 실시예에서, 상기 제2 절연 패턴(132)은 상기 액티브 핀(100a)보다 더 낮은 저면을 갖도록 기판(100) 표면과 수직한 방향으로 연장될 수 있다. 상기 제2 절연 패턴(132)은 상기 제2 소스/드레인 영역과 이격되게 배치될 수 있다. 따라서, 상기 제2 게이트 구조물(148b)과 상기 제2 절연 패턴(132) 사이에 상기 제2 소스/드레인 영역이 위치할 수 있다.
예시적인 실시예에서, 상기 제2 절연 패턴(132)의 상부면은 상기 제2 게이트 구조물(148b)의 상부면과 실질적으로 동일한 평면 상에 위치할 수 있다.
예시적인 실시예에서, 상기 게이트 구조물, 제1 및 제2 절연 패턴(126, 132)은 각각 상기 제1 방향으로 동일한 제1 폭을 가질 수 있다.
이와같이, 상기 제1 절연 패턴(126)에 의해 P형 트랜지스터의 채널 영역에 압축 스트레스가 인가됨에 따라 상기 P형 트랜지스터의 홀의 이동도를 향상시킬 수 있다. 또한, 상기 제2 절연 패턴(132)에 의해 N형 트랜지스터의 채널 영역에 인장 스트레스가 인가됨에 따라 상기 N형 트랜지스터의 전자의 이동도를 향상시킬 수 있다.
상기 N형 및 P형 트랜지스터가 각각 전하의 이동도가 향상됨에 따라 CMOS 트랜지스터의 동작 특성을 향상시킬 수 있다.
상기 제1 소스/드레인 영역의 상부면과 제2 소스/드레인 영역의 상부면에는 각각 콘택 플러그(156)가 구비될 수 있다.
상기 콘택 플러그(156)는 베리어 금속막 패턴(152) 및 금속막 패턴(154)을 포함할 수 있다.
설명한 것과 같이, 상기 P형 트랜지스터의 상기 제1 방향 양 측으로 배치되는 제1 절연 패턴(126)과, 상기 N형 트랜지스터의 상기 제1 방향 양 측으로 배치되는 제2 절연 패턴(132)은 서로 다른 물질을 포함할 수 있다. 그러므로, 상기 P형 트랜지스터 및 N형 트랜지스터 각각의 전기적 특성을 향상시킬 수 있다.
상기 P형 및 N형 트랜지스터는 핀 펫으로 설명하였으나, 다른 구조의 P형 및 N형 트랜지스터를 형성할 때도 동일하게 상기 제1 및 제2 절연 패턴을 적용할 수 있다. 예를들어, 플레너형 트랜지스터, 리세스 채널 트랜지스터 등에도 동일하게 상기 제1 및 제2 절연 패턴을 적용할 수 있다. 또한, 나노 와이어 또는 나노 벨트 상의 트랜지스터에도 상기 제1 및 제2 절연 패턴을 적용할 수 있다. 이와같이, 상기 트랜지스터의 구조와 상관없이 P형 트랜지스터를 서로 절연시키기 위한 제1 절연 패턴은 압축 스트레스를 인가하는 제1 절연 물질을 포함하고, N형 트랜지스터를 서로 절연시키기 위한 제2 절연 패턴은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다.
도 4a 및 도 4b 내지 도 14a 및 14b는 예시적인 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위한 평면도 및 단면도들이다.
도 4a 및 도 4b 내지 도 13a 및 13b에서, 각 b도들은 각 a도의 I-I' 및 II-II' 부위를 절단한 단면도들이다.
도 4a 및 도 4b를 참조하면, 기판(100)에 소자 분리 공정을 수행하여 소자 분리 패턴(101)을 형성한다. 상기 소자 분리 패턴(101)이 형성되지 않은 부위는 액티브 영역으로 제공될 수 있다. 상기 액티브 영역은 P형 트랜지스터를 형성하기 위한 제1 영역 및 N형 트랜지스터를 형성하기 위한 제2 영역으로 구분될 수 있다.
상기 제1 영역에는 N형 불순물을 도핑하여 N-웰을 형성할 수 있다. 상기 제2 영역에는 P형 불순물이 도핑하여 P-웰을 형성할 수 있다. 상기 제1 및 제2 영역은 각각 제1 방향으로 연장되는 형상을 가질 수 있으며, 서로 평행하게 배치될 수 있다.
상기 제1 및 제2 영역의 기판(100)을 일부 식각하여 상기 제1 및 제2 영역 각각에 액티브 핀들(100a)을 형성할 수 있다. 상기 액티브 핀들(100a)은 상기 제1 방향으로 연장될 수 있다.
상기 기판 상에, 상기 제1 및 제2 영역을 가로지르면서 연장되는 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)을 각각 형성할 수 있다. 상기 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다.
상기 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)을 형성하기 위하여, 상기 기판(100) 상에 제1 절연막, 제1 전극막 및 제1 하드 마스크막을 순차적으로 형성하고, 포토레지스트 패턴(도시안됨)을 사용하는 사진 식각 공정을 통해 상기 하드 마스크막을 패터닝하여 제1 하드 마스크를 형성한다. 상기 제1 하드 마스크를 식각 마스크로 사용하여 상기 제1 전극막 및 상기 제1 절연막을 순차적으로 식각한다. 이에 따라, 더미 게이트 절연 패턴(102), 제1 전극(104) 및 제1 하드 마스크(106)가 적층된 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)을 형성할 수 있다.
상기 더미 게이트 절연 패턴(102)은 예를 들어, 실리콘 산화물과 같은 산화물을 포함할 수 있다. 상기 제1 전극(104)은 예를 들어, 폴리실리콘을 포함할 수 있다. 상기 제1 하드 마스크(106)는 예를 들어, 실리콘 질화물과 같은 질화물을 포함할 수 있다.
상기 제1 절연막은 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 원자층 증착(Atomic Layer Deposition: ALD) 공정 등을 통해 형성될 수 있으며, 이와는 달리, 기판(100) 상부에 대한 열산화 공정을 통해 형성될 수도 있다. 한편, 상기 전극막 및 상기 제1 하드 마스크막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정 등을 통해 형성될 수 있다.
상기 더미 게이트 구조물(108a, 108c), 몰드 구조물(108b, 108d), 소자 분리 패턴(101) 및 기판(100) 표면 상에 스페이서막을 형성할 수 있다. 상기 스페이서막은 실리콘 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서막은 원자층 적층법 또는 화학기상 증착법으로 형성할 수 있다. 상기 스페이서막을 이방성 식각하여 상기 더미 게이트 구조물 및 몰드 구조물의 측벽 상에 스페이서(110)를 각각 형성할 수 있다.
상기 더미 게이트 구조물(108a, 108c)은 P형 트랜지스터의 제1 게이트 구조물을 형성하기 위한 제1 더미 게이트 구조물(108a)과, N형 트랜지스터의 제2 게이트 구조물을 형성하기 위한 제2 더미 게이트 구조물(108c)을 포함할 수 있다. 상기 제1 더미 게이트 구조물(108a)은 상기 제1 영역의 기판(100) 및 상기 제1 영역과 인접하는 소자 분리 패턴(101)에 배치될 수 있다. 상기 제2 더미 게이트 구조물(108c)은 상기 제2 영역의 기판(100) 및 상기 제2 영역과 인접하는 소자 분리 패턴(101)에 배치될 수 있다. 상기 제1 및 제2 더미 게이트 구조물(108a, 108c)은 상기 소자 분리 패턴(101) 부위에서 접촉하여 상기 제2 방향으로 연장되는 하나의 라인 형상을 가질 수 있다.
상기 몰드 구조물(108b, 108d)은 P형 트랜지스터들 간을 서로 절연하는 제1 절연 패턴을 형성하기 위한 제1 몰드 구조물(108b)과, N형 트랜지스터들 간을 서로 절연하는 제2 절연 패턴을 형성하기 위한 제2 몰드 구조물(108d)을 포함할 수 있다. 상기 제1 및 제2 몰드 구조물(108a, 108d)은 상기 제1 및 제2 영역 사이의 소자 분리 패턴(101) 부위에서 접촉하여 상기 제2 방향으로 연장되는 하나의 라인 형상을 가질 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)은 상기 제1 방향으로 서로 이격되면서 상기 제1 방향으로 서로 번갈아 배치될 수 있다. 예시적인 실시예에서, 상기 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)은 상기 제1 방향으로 동일한 제1 폭을 가질 수 있다. 또한, 상기 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)의 상기 제1 방향의 이격거리는 서로 동일할 수 있다.
도 5a 및 도 5b를 참조하면, 상기 제1 영역에 형성되는 상기 제1 더미 게이트 구조물(108a) 및 제1 몰드 구조물들(108b) 사이의 액티브 핀을 식각하여 제1 리세스(112)를 형성한다. 상기 제1 리세스(112) 내에 제1 소스/드레인 영역으로 제공되는 제1 에피택시얼 패턴(114)을 형성한다.
구체적으로, 상기 제2 영역의 기판(100) 및 제2 더미 게이트 구조물(108c) 및 제2 몰드 구조물(108d)을 덮는 제1 식각 마스크(도시안됨)를 형성한다. 상기 제1 식각 마스크를 이용하여, 상기 제1 더미 게이트 구조물(108a) 및 제1 몰드 구조물(108b)들 사이의 액티브 핀을 이방성 식각하여 상기 제1 리세스(112)를 형성한다.
상기 제1 리세스(112)를 채우는 제1 에피택시얼 패턴(114)을 형성한다. 예시적인 실시예들에 있어서, 상기 제2 방향으로 나란하게 배치되는 복수의 제1 에피택시얼 패턴들(114)은 상기 제2 방향으로 측벽이 서로 접촉될 수 있다.
상기 제1 에피택시얼 패턴(114)은 상기 제1 리세스(112) 저면에 위치하는 액티브 핀(100a)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 에피택시얼 패턴(114)은 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 성장 공정을 수행할 때 인시튜로 P형 불순물을 도핑할 수 있다. 따라서, 상기 제1 에피택시얼 패턴(114)은 P형 트랜지스터의 제1 소스/드레인으로 제공될 수 있다.
예시적인 실시예에서, 상기 제1 에피택시얼 패턴(114)을 형성한 다음에, 제1 소스/드레인 형성을 위한 P형 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수도 있다.
일부 실시예에서, 상기 제1 리세스(112)를 형성하는 공정 및 제1 에피택시얼 패턴(114)을 형성하는 공정이 수행되지 않을 수도 있다. 이 경우, 상기 제1 더미 게이트 구조물(108a) 및 제1 몰드 구조물(108b) 양 측의 액티브 핀의 표면 상에 P형 불순물을 이온 주입하여 상기 제1 소스/드레인을 형성할 수 있다.
도 6a 및 도 6b를 참조하면, 상기 제2 영역에 형성되는 상기 제2 더미 게이트 구조물(108c) 및 제2 몰드 구조물(108d)들 사이의 액티브 핀(100)을 식각하여 제2 리세스(116)를 형성한다. 상기 제2 리세스(116) 내에 제2 소스/드레인 영역으로 제공되는 제2 에피택시얼 패턴(118)을 형성한다.
구체적으로, 상기 제1 영역의 기판(100), 제1 더미 게이트 구조물(108a) 및 제1 몰드 구조물(108b)을 덮는 제2 식각 마스크(도시안함)를 형성한다. 상기 제2 더미 게이트 구조물(108c) 및 제2 몰드 구조물(108d)들 사이의 액티브 핀(100a)을 이방성 식각하여 상기 제2 리세스(116)를 형성한다.
상기 제2 리세스(116)를 채우는 제2 에피택시얼 패턴(118)을 형성한다.
상기 제2 에피택시얼 패턴(118)은 상기 제2 리세스(116) 저면에 위치하는 액티브 핀(100a)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 에피택시얼 패턴(118)은 실리콘을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택시얼 성장 공정을 수행할 때 인시튜로 N형 불순물을 도핑할 수 있다. 따라서, 상기 제2 에피택시얼 패턴(118)은 N형 트랜지스터의 제2 소스/드레인으로 제공될 수 있다.
예시적인 실시예에서, 상기 제2 에피택시얼 패턴(118)을 형성한 다음에, 제2 소스/드레인 형성을 위한 N형 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수도 있다.
일부 실시예에서, 상기 제2 리세스를 형성하는 공정 및 제2 에피택시얼 패턴을 형성하는 공정이 수행되지 않을 수도 있다. 이 경우, 상기 제2 더미 게이트 구조물(108c) 및 제2 몰드 구조물(108d) 양 측의 액티브 핀(100a)의 표면 상에 N형 불순물을 이온 주입하여 상기 제2 소스/드레인을 형성할 수 있다.
예시적인 실시예에서, 상기 제1 에피택시얼 패턴(114) 형성 공정 및 제2 에피택시얼 패턴(118) 형성 공정은 서로 순서를 바꾸어 진행할 수도 있다. 즉, 상기 제2 에피택시얼 패턴(118)을 먼저 형성하고, 상기 제1 에피택시얼 패턴(114)을 형성할 수도 있다. 또한, 상기 제1 에피택시얼 패턴(114) 형성 공정 및 제2 에피택시얼 패턴(118) 형성 공정 중 어느 한 공정만을 진행할 수도 있다.
도 7a 및 도 7b를 참조하면, 상기 더미 게이트 구조물(108a, 108c), 몰드 구조물(108b, 108d), 제1 및 제2 에피택시얼 패턴(114, 118) 및 소자 분리 패턴(101)을 덮는 층간 절연막(120)을 형성한다.
상기 층간 절연막(120)은 상기 더미 게이트 구조물(108a, 108c), 몰드 구조물(108b, 108d), 제1 및 제2 에피택시얼 패턴(114, 118) 및 소자 분리 패턴(101)을 덮도록 절연막을 형성하고, 상기 더미 게이트 구조물(108a, 108c) 및 몰드 구조물(108b, 108d)의 상부면이 노출될 때까지 상기 절연막을 평탄화하여 형성할 수 있다. 상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다.
이 후, 상기 제1 몰드 구조물(108b)의 상부면을 선택적으로 노출하고, 나머지 부위를 덮는 제3 식각 마스크(122)를 형성한다. 상기 제3 식각 마스크(122)를 이용하여 상기 제1 몰드 구조물(108b)을 식각하고, 계속하여 상기 제1 몰드 구조물(108b) 아래의 기판(100) 부위를 식각하여 제1 트렌치(124)를 형성한다. 상기 제1 트렌치(124)는 상기 액티브 핀들(100a) 사이의 기판 부위보다 더 낮은 저면을 갖도록 형성할 수 있다.
이 후, 상기 제3 식각 마스크(122)를 제거할 수 있다.
상기 공정들을 수행하면, 상기 제1 영역에는 상기 제1 더미 게이트 구조물(108a)이 남아있고, 상기 제2 영역에는 상기 제2 더미 게이트 구조물(108c) 및 제2 몰드 구조물(108d)이 남아있게 된다.
도 8a 및 도 8b를 참조하면, 상기 제1 트렌치(124) 내부에 제1 절연 패턴(126)을 형성한다.
구체적으로, 상기 제1 트렌치(124) 내부를 완전하게 채우도록 제1 절연 물질을 포함하는 제1 절연막을 형성한다. 상기 제1 절연 물질은 압축 스트레스를 인가하는 물질일 수 있다. 예시적인 실시예에서, 상기 제1 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막은 화학 기상 증착 공정, 스핀 코팅 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다.
이 후, 상기 제1 절연막을 상기 제1 더미 게이트 구조물(108a), 제2 더미 게이트 구조물(108c) 및 제2 몰드 구조물(108d) 상부면이 노출되도록 평탄화할 수 있다. 따라서, 상기 제1 트렌치(124) 내부에 상기 제1 절연 패턴(126)을 형성할 수 있다.
상기 제1 절연 패턴(126)을 형성함으로써, 상기 제1 더미 게이트 구조물(108a) 하부에 위치하는 P형 트랜지스터의 채널 부위에 압축 스트레스가 인가될 수 있다. 또한, 상기 제1 절연 패턴(126)은 후속 공정을 통해 형성되는 P형 트랜지스터들 사이를 전기적으로 분리하는 역할을 할 수 있다.
도 9a 및 도 9b를 참조하면, 상기 제2 영역에 형성되는 제2 몰드 구조물(108d)의 상부면을 선택적으로 노출하고, 나머지 부위를 덮는 제4 식각 마스크(128)를 형성한다.
상기 제4 식각 마스크(128)를 이용하여 상기 제2 몰드 구조물(108d)을 식각하고, 계속하여 상기 제2 몰드 구조물(108d) 아래의 기판 부위를 식각하여 제2 트렌치(130)를 형성한다. 상기 제2 트렌치(130)는 상기 액티브 핀들 사이의 기판 부위보다 더 낮은 저면을 갖도록 형성할 수 있다.
이 후, 상기 제4 식각 마스크(128)를 제거할 수 있다.
상기 공정들을 수행하면, 상기 제1 영역에는 상기 제1 더미 게이트 구조물(108a)이 남아있고, 상기 제2 영역에는 상기 제2 더미 게이트 구조물(108c)이 남아있게 된다.
도 10a 및 도 10b를 참조하면, 상기 제2 트렌치(130) 내부에 제2 절연 패턴(132)을 형성한다.
구체적으로, 상기 제2 트렌치(130) 내부를 완전하게 채우도록 제2 절연 물질을 포함하는 제2 절연막을 형성한다. 상기 제2 절연 물질은 인장 스트레스를 인가하는 물질일 수 있다. 예시적인 실시예에서, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다. 상기 제2 절연막은 화학 기상 증착 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다.
이 후, 상기 제2 절연막을 상기 제1 및 제2 더미 게이트 구조물들(108a, 108c)의 상부면이 노출되도록 평탄화할 수 있다. 따라서, 상기 제2 트렌치(130) 내부에 상기 제2 절연 패턴(132)을 형성할 수 있다.
상기 제2 절연 패턴(132)을 형성함으로써, 상기 제2 더미 게이트 구조물(108b) 하부에 위치하는 N형 트랜지스터의 채널 부위에 인장 스트레스가 인가될 수 있다. 또한, 상기 제2 절연 패턴(132)은 후속 공정을 통해 형성되는 N형 트랜지스터들 사이를 전기적으로 분리하는 역할을 할 수 있다.
예시적인 실시예에서, 상기 제1 절연 패턴(126) 및 제2 절연 패턴(132)의 형성 공정은 서로 순서를 바꾸어 진행할 수도 있다. 일부 실시예에서, 상기 제1 절연 패턴(126) 및 제2 절연 패턴(132) 중 어느 하나만 형성할 수도 있다.
도 11a 및 도 11b를 참조하면, 상기 제1 및 제2 더미 게이트 구조물(108a, 108c)의 상부면을 선택적으로 노출하고, 나머지 부위를 덮는 제5 식각 마스크(134)를 형성한다.
상기 제5 식각 마스크(134)를 이용하여 상기 제1 및 제2 더미 게이트 구조물을 식각하여 제3 트렌치(136)를 형성한다. 상기 제3 트렌치(136)는 상기 제1 및 제2 영역을 가로지르면서 연장될 수 있다. 상기 제3 트렌치(136)의 저면에는 액티브 핀(100a)의 일부가 노출될 수 있다.
도 12a 및 도 12b를 참조하면, 상기 제1 영역의 제3 트렌치(136) 내에는 제1 예비 게이트 구조물(149a)을 형성하고, 상기 제2 영역의 제3 트렌치(136) 내에는 제2 예비 게이트 구조물(149b)을 형성한다.
구체적으로, 상기 제3 트렌치(136)의 내부 표면 및 상기 층간 절연막 상부면 상에 컨포멀하게 게이트 절연막을 형성한다. 상기 게이트 절연막은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
예시적인 실시예에서, 상기 게이트 절연막을 형성하기 이 전에 상기 제3 트렌치(136)에 의해 노출되는 액티브 핀의 표면 상에 산화물을 포함하는 계면막 패턴(도시안됨)을 형성할 수도 있다.
상기 게이트 절연막 상에 컨포멀하게 제1 도전막을 형성한다. 상기 제2 영역에 형성된 제1 도전막을 선택적으로 제거한다. 상기 제2 영역의 제1 도전막 및 상기 게이트 절연막 상에 컨포멀하게 제2 도전막을 형성한다. 따라서, 상기 제1 영역의 게이트 절연막 상에는 제1 도전막 및 제2 도전막이 적층될 수 있고, 상기 제2 영역의 게이트 절연막에는 제2 도전막이 형성될 수 있다. 상기 제1 도전막은 일함수가 4.5eV 보다 높은 금속 또는 금속 합금을 포함할 수 있다. 제2 도전막은 일함수가 4.5eV 보다 낮은 금속 또는 금속 합금을 포함할 수 있다.
상기 제2 도전막 상에 상기 제3 트렌치(136)를 채우는 제3 도전막을 형성한다. 상기 제3 도전막은 금속 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 전극 패턴은 알루미늄(Al), 구리(Cu), 텅스텐(W), 코발트(Co) 등의 금속 또는 이들의 질화물을 포함할 수 있다.
이 후, 상기 층간 절연막(120)의 상면이 노출될 때까지, 제3, 제2 및 제1 도전막을 평탄화한다. 예시적인 실시예들에 따르면, 상기 평탄화 공정은 화학 기계적 연마(CMP) 공정 및/또는 에치 백 공정에 의해 수행될 수 있다.
따라서, 상기 제1 영역의 제3 트렌치(136) 내부에는 예비 게이트 절연 패턴(140), 예비 제1 내지 제3 도전 패턴(141, 142, 144)이 적층되는 제1 예비 게이트 구조물(149a)이 형성된다. 또한, 상기 제2 영역의 제3 트렌치(136) 내에는 예비 게이트 절연 패턴(140), 예비 제2 및 제3 도전 패턴(142, 144)이 적층되는 제2 예비 게이트 구조물(149b)을 형성한다.
도 13a 및 도 13b를 참조하면, 상기 제3 트렌치(136)의 상부에 위치하는 상기 예비 게이트 절연 패턴(140) 및 예비 제1 내지 제3 도전 패턴(141, 142, 144)의 일부를 식각하여 리세스를 형성한다. 상기 리세스 내부를 채우는 하드 마스크막을 형성하고, 이를 평탄화하여 하드 마스크(146)를 각각 형성한다. 상기 하드 마스크(146)는 예를 들어 실리콘 질화물, 실리콘 산 질화물과 같은 질화물을 포함할 수 있다.
따라서, 상기 제1 영역에 위치하는 상기 제3 트렌치(136) 내에는 게이트 절연 패턴(140a), 제1 도전 패턴(141a), 제2 도전 패턴(142a), 전극 패턴(144a) 및 하드 마스크(146)를 포함하는 제1 게이트 구조물(148a)이 형성된다. 또한, 상기 제2 영역에 위치하는 상기 제3 트렌치(136) 내에는 게이트 절연 패턴(140a), 제2 도전 패턴(142a), 전극 패턴(144a) 및 하드 마스크(146)를 포함하는 제2 게이트 구조물(148b)이 형성된다.
상기 제1 및 제2 게이트 구조물(148a, 148b)은 상기 제1 및 제2 영역을 가로지르면서 제2 방향으로 연장되는 게이트 구조물로 제공될 수 있다.
상기 공정에 의하면, 상기 게이트 구조물, 제1 및 제2 절연 패턴(126, 132)은 상기 제1 방향으로 상기 제1 폭을 가질 수 있다.
도 14a 및 도 14b를 참조하면, 상기 층간 절연막(120)을 관통하여 상기 제1 소스/드레인 영역 및 제2 소스/드레인 영역의 상부와 각각 접촉하는 콘택 플러그(156)를 형성한다.
구체적으로, 상기 층간 절연막(120) 상에 제6 식각 마스크(도시안됨)를 형성하고, 상기 제6 식각 마스크를 이용하여 상기 층간 절연막(120)을 식각하여 상기 제1 소스/드레인 영역 및 제2 소스/드레인 영역을 각각 노출하는 콘택홀을 형성한다. 상기 콘택홀 내부에 컨포멀하게 베리어 금속막을 형성하고, 상기 베리어 금속막 상에 상기 콘택홀을 채우도록 금속막을 형성한다. 상기 층간 절연막이 노출되도록 상기 베리어 금속막 및 금속막을 평탄화함으로써 상기 콘택 플러그(156)를 형성할 수 있다. 따라서, 상기 콘택 플러그(156)는 베리어 금속막 패턴(152) 및 금속막 패턴(154)을 포함할 수 있다.
설명한 것과 같이, 상기 P형 트랜지스터의 상기 제1 방향 양 측으로 배치되는 제1 절연 패턴(126)과, 상기 N형 트랜지스터의 상기 제1 방향 양 측으로 배치되는 제2 절연 패턴(132)은 서로 다른 물질을 포함할 수 있다. 그러므로, 상기 P형 트랜지스터 및 N형 트랜지스터 각각의 전기적 특성을 향상시킬 수 있다.
도 15는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
이하에서 설명하는 반도체 소자는 제2 절연 패턴 구조물을 제외하고는 도 1, 2, 3a 및 3b를 참조로 설명한 반도체 소자와 동일하다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 15를 참조하면, 기판(100)은 P형 트랜지스터를 형성하기 위한 제1 영역 및 N형 트랜지스터가 형성되기 위한 제2 영역으로 구분될 수 있다. 상기 제1 및 제2 영역이 구분되는 기판(100) 상에, 제1 및 제2 게이트 구조물, 제1 및 제2 소스/드레인 영역, 압축 스트레스를 인가하기 위한 제1 절연 패턴(126) 및 인장 스트레스를 인가하기 위한 제2 절연 패턴 구조물(133)을 포함할 수 있다.
상기 게이트 구조물(148a, 148b)은 상기 제1 방향과 수직한 제2 방향으로 연장될 수 있다. 상기 제1 영역에 위치하는 게이트 구조물 부위는 P형 트랜지스터의 게이트로 제공되는 제1 게이트 구조물(148a)이 되고, 상기 제2 영역에 위치하는 게이트 구조물 부위는 N형 트랜지스터의 게이트로 제공되는 제2 게이트 구조물(148b)이 될 수 있다.
상기 제1 게이트 구조물(148a) 양 측에는 P형 불순물이 도핑되는 제1 에피택시얼 패턴(114)이 형성될 수 있다. 상기 제2 게이트 구조물의 양 측의 N형 불순물이 도핑되는 제2 에피택시얼 패턴(118)이 구비될 수 있다. 따라서, 상기 제1 에피택시얼 패턴(114)은 상기 P형 트랜지스터의 제1 소스/드레인 영역으로 제공되고, 상기 제2 에피택시얼 패턴(118)은 상기 N형 트랜지스터의 제2 소스/드레인 영역으로 제공될 수 있다.
상기 제1 절연 패턴(126)은 상기 제1 방향으로 배열되는 복수의 제1 게이트 구조물들(148a) 사이에 배치되어 상기 제1 게이트 구조물(148a)을 포함하는 각각의 P형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제1 절연 패턴(126)은 상기 제2 방향으로 연장될 수 있다. 상기 제1 절연 패턴(126)은 압축 스트레스를 인가하는 제1 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 절연 물질은 실리콘 산화물을 포함할 수 있다. 상
상기 제2 절연 패턴 구조물(133)은 상기 제1 방향으로 배열되는 복수의 제2 게이트 구조물들(148b) 사이에 배치되어 상기 제2 게이트 구조물(148b)을 포함하는 각각의 N형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제2 절연 패턴 구조물(133)은 상기 제2 방향으로 연장될 수 있다.
상기 제2 절연 패턴 구조물(133)은 상기 기판(100) 표면과 직접 접촉되는 부위에는 제1 절연 라이너 패턴(132a)이 구비되고, 상기 제1 절연 라이너 패턴(132a) 상에는 제2 절연 패턴(132b)이 구비될 수 있다. 상기 제1 절연 라이너 패턴(132a)은 상기 제2 절연 패턴(132b)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다. 예시적인 실시예에서, 상기 제2 절연 패턴(132b)은 상기 제1 절연 패턴(126)과 동일한 물질을 포함할 수 있다. 일부 실시예에서, 상기 제2 절연 패턴(132a)은 상기 제1 절연 패턴(126)과 다른 물질일 수도 있다.
상기 제1 절연 라이너 패턴(132a)은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다. 상기 제1 절연 라이너 패턴(132a)에 의해 상기 N형 트랜지스터에 인장 스트레스를 가할 수 있다. 이와같이, 상기 제1 절연 패턴(126) 및 제2 절연 패턴 구조물(133)에 의해 P형 트랜지스터 및 N형 트랜지스터의 전하 이동도를 각각 향상시킬 수 있다. 따라서, CMOS 트랜지스터의 동작 특성을 향상시킬 수 있다.
상기 제1 소스/드레인 영역의 상부면과 제2 소스/드레인 영역의 상부면에는 각각 콘택 플러그(156)가 구비될 수 있다.
도 16a 및 16b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타내는 평면도 및 단면도이다.
도 16b는 도 16a의 I-I' 및 II-II'의 단면도들이다.
상기 반도체 소자는 도 4a 및 도 4b 내지 도 14a 내지 도 14b를 참조로 설명한 것과 유사한 공정을 수행하여 제조할 수 있다.
먼저, 도 4a 및 도 4b 내지 도 9a 내지 도 9b를 참조로 설명한 것과 동일한 공정을 수행하여 제1 절연 패턴(126) 및 제2 트렌치(130)를 형성할 수 있다.
도 16a 및 도 16b를 참조하면, 상기 제2 트렌치(130) 내부 표면 및 층간 절연막(120) 상에 컨포멀하게 제1 절연 라이너막을 형성한다. 상기 제1 절연 라이너막 상에 상기 제2 트렌치(130) 내부를 완전하게 채우도록 제2 절연막을 형성한다.
상기 제1 절연 라이너막은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다. 상기 제1 절연 라이너막은 화학 기상 증착 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다. 상기 제1 절연 라이너막을 형성함으로써, 상기 제2 더미 게이트 구조물(108c) 하부의 기판 부위에 인장 스트레스가 인가될 수 있다.
상기 제2 절연막은 상기 제1 절연 물질을 포함할 수 있다. 다른 예로, 상기 제2 절연막은 상기 제1 절연 물질과 다른 물질일 수도 있다.
이 후, 상기 제2 절연막 및 제1 절연 라이너막을 상기 제1 및 제2 더미 게이트 구조물(108a, 108c)의 상부면이 노출되도록 평탄화할 수 있다. 따라서, 상기 제2 트렌치(130) 내부에 상기 제1 절연 라이너 패턴(132a) 및 제2 절연 패턴(132b)을 포함하는 제2 절연 패턴 구조물(133)을 형성할 수 있다.
계속하여, 도 11a 및 도11b 내지 도 14a 내지 도 14b를 참조로 설명한 것과 동일한 공정을 수행하여 상기 반도체 소자를 형성할 수 있다.
도 17a 및 17b 내지 19a 및 도 19b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타내는 평면도 및 단면도이다.
먼저, 도 4a 및 도 4b 내지 도 6a 내지 도 6b를 참조로 설명한 것과 동일한 공정을 수행하여 제1 및 제2 에피택시얼 패턴(114, 118)을 형성할 수 있다.
도 17a 및 도 17b를 참조하면, 상기 더미 게이트 구조물(108a, 108c), 몰드 구조물(108b, 108d), 제1 및 제2 에피택시얼 패턴(114, 118) 및 소자 분리 패턴(101)을 덮는 층간 절연막(120)을 형성한다.
상기 제1 및 제2 몰드 구조물(108b, 108d)의 상부면을 선택적으로 노출하고, 나머지 부위를 덮는 제3 식각 마스크(122a)를 형성한다. 상기 제3 식각 마스크(122a)를 이용하여 상기 제1 및 제2 몰드 구조물(108b, 108d)을 식각하고, 계속하여 상기 제1 및 제2 몰드 구조물(108b, 108d) 아래의 기판(100) 부위를 식각하여 제1 트렌치(124a)를 형성한다. 상기 제1 트렌치(124a)는 상기 액티브 핀들(100a) 사이의 기판 부위보다 더 낮은 저면을 갖도록 형성할 수 있다.
이 후, 상기 제3 식각 마스크(122a)를 제거할 수 있다.
상기 공정들을 수행하면, 상기 제1 및 제2 영역에는 상기 제1 및 제2 더미 게이트 구조물(108a, 108c)이 각각 남아있게 된다.
도 18a 및 도 18b를 참조하면, 상기 제1 트렌치(124a)의 측벽 및 저면과 상기 층간 절연막 상에 컨포멀하게 예비 제1 절연 라이너막을 형성한다. 상기 예비 제1 절연 라이너막은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다. 상기 예비 제1 절연 라이너막은 화학 기상 증착 공정, 스핀 코팅 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다. 예시적인 실시예에서, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다.
상기 제1 영역의 제1 트렌치(124a)에 형성된 예비 제1 절연 라이너막을 선택적으로 식각한다. 따라서, 상기 제2 영역의 제1 트렌치(124a)의 측벽 및 저면과 층간 절연막(120) 상에 제1 절연 라이너막(131)이 형성될 수 있다.
도 19a 및 도 19b를 참조하면, 상기 제1 트렌치(124a) 내부를 완전하게 채우면서 상기 층간 절연막(120) 상에 제1 절연막을 형성한다.
구체적으로, 상기 제1 트렌치(124a) 내부를 완전하게 채우도록 제1 절연 물질을 포함하는 제1 절연막을 형성한다. 상기 제1 절연 물질은 압축 스트레스를 인가하는 물질일 수 있다. 예시적인 실시예에서, 상기 제1 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연막은 화학 기상 증착 공정, 스핀 코팅 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다.
이 후, 상기 제1 절연막을 상기 제1 및 제2 더미 게이트 구조물(108a, 108c)의 상부면이 노출되도록 평탄화할 수 있다. 따라서, 상기 제1 영역의 제1 트렌치(124a) 내부에는 상기 제1 절연 패턴(126)을 형성할 수 있다. 또한, 상기 제2 영역의 제1 트렌치(124a) 내부에는 제1 절연 라이너 패턴(132a) 및 제2 절연 패턴(132b)이 적층되는 제2 절연 패턴 구조물(133)이 형성될 수 있다. 이 경우, 상기 제1 및 제2 절연 패턴(126, 132b)은 동일한 물질을 포함할 수 있다.
계속하여, 도 11a 및 도11b 내지 도 14a 내지 도 14b를 참조로 설명한 것과 동일한 공정을 수행하여 상기 반도체 소자를 형성할 수 있다.
도 20은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
이하에서 설명하는 반도체 소자는 제1 절연 패턴 구조물을 제외하고는 도 1, 2, 3a 및 3b를 참조로 설명한 반도체 소자와 동일하다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 20을 참조하면, 기판(100)은 P형 트랜지스터를 형성하기 위한 제1 영역 및 N형 트랜지스터가 형성되기 위한 제2 영역으로 구분될 수 있다. 상기 제1 및 제2 영역이 구분되는 기판(100) 상에, 제1 및 제2 게이트 구조물(148a, 148b), 제1 및 제2 소스/드레인 영역, 압축 스트레스를 인가하기 위한 제1 절연 패턴 구조물(127) 및 인장 스트레스를 인가하기 위한 제2 절연 패턴(132)을 포함할 수 있다.
상기 제1 절연 패턴 구조물(127)은 상기 제1 방향으로 배열되는 복수의 제1 게이트 구조물들(148a) 사이에 배치되어 상기 제1 게이트 구조물(148a)을 포함하는 각각의 P형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제1 절연 패턴 구조물(127)은 상기 제2 방향으로 연장될 수 있다. 상기 제1 절연 패턴 구조물(127)은 상기 기판(100) 표면과 직접 접촉되는 부위에는 제1 절연 라이너 패턴(126a)이 구비되고, 상기 제1 절연 라이너 패턴(126a) 상에는 제1 절연 패턴(126b)이 구비될 수 있다. 상기 제1 절연 라이너 패턴(126a)은 상기 제1 절연 패턴(126b)의 측벽 및 저면을 둘러싸는 형상을 가질 수 있다.
상기 제1 절연 라이너 패턴(126a)은 압축 스트레스를 인가하는 제1 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연 라이너 패턴(126a)에 의해 상기 P형 트랜지스터에 압축 스트레스를 가할 수 있다.
상기 제2 절연 패턴(132)은 상기 제1 방향으로 배열되는 복수의 제2 게이트 구조물들(148b) 사이에 배치되어 상기 제2 게이트 구조물(148b)을 포함하는 각각의 N형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제2 절연 패턴(132)은 상기 제2 방향으로 연장될 수 있다. 상기 제2 절연 패턴(132)은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 절연 물질은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 절연 패턴(126b)은 상기 제2 절연 패턴(132)과 동일한 물질을 포함할 수 있다. 다른 예로, 상기 제1 절연 패턴(126b)은 상기 제2 절연 패턴과 다른 물질로 형성될 수도 있다.
이와같이, 상기 제1 절연 패턴 구조물(127) 및 제2 절연 패턴(132)에 의해 P형 트랜지스터 및 N형 트랜지스터의 전하 이동도를 각각 향상시킬 수 있다. 따라서, CMOS 트랜지스터의 동작 특성을 향상시킬 수 있다.
도 21a 및 21b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 일 예를 나타내는 평면도 및 단면도이다.
먼저, 도 4a 및 도 4b 내지 도 7a 내지 도 7b를 참조로 설명한 것과 동일한 공정을 수행하여 제1 트렌치를 형성한다.
도 21a 및 도 21을 참조하면, 상기 제1 트렌치(124) 내부 표면 및 층간 절연막(120) 상에 컨포멀하게 제1 절연 라이너막을 형성한다. 상기 제1 절연 라이너막 상에 상기 제1 트렌치(124) 내부를 완전하게 채우도록 제1 절연막을 형성한다.
상기 제1 절연 라이너막은 압축 스트레스를 인가하는 제1 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 절연 물질은 실리콘 산화물을 포함할 수 있다. 상기 제1 절연 라이너막은 화학 기상 증착 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다. 상기 제1 절연 라이너막을 형성함으로써, 상기 제1 더미 게이트 구조물(108c) 하부의 기판 부위에 압축 스트레스가 인가될 수 있다.
이 후, 상기 제1 절연막 및 제1 절연 라이너막을 상기 제1 및 제2 더미 게이트 구조물(108a, 108c)의 상부면이 노출되도록 평탄화할 수 있다. 따라서, 상기 제1 트렌치(124) 내부에 상기 제1 절연 라이너(126a) 및 제1 절연 패턴(126b)을 포함하는 제1 절연 패턴 구조물(127)을 형성할 수 있다.
계속하여, 도 9a 및 도9b 내지 도 14a 내지 도 14b를 참조로 설명한 것과 동일한 공정을 수행하여 상기 반도체 소자를 형성할 수 있다.
도 22a 및 22b는 예시적인 실시예에 따른 반도체 소자의 제조 방법의 다른 예를 나타내는 평면도 및 단면도이다.
먼저, 도 4a 및 도 4b 내지 도 6a 내지 도 6b를 참조로 설명한 것과 동일한 공정을 수행하여 제1 및 제2 에피택시얼 패턴(114, 118)을 형성할 수 있다. 또한, 도 17a 및 도 17b로 설명한 것과 같이, 상기 제1 및 제2 몰드 구조물(108b, 108d) 아래의 기판(100) 부위를 식각하여 제1 트렌치(124a)를 형성한다.
도 22a 및 도 22b를 참조하면, 상기 제1 트렌치(124a)의 측벽 및 저면과 상기 층간 절연막 상에 컨포멀하게 예비 제1 절연 라이너막을 형성한다. 상기 예비 제1 절연 라이너막은 압축 스트레스를 인가하는 제1 절연 물질을 포함할 수 있다. 상기 예비 제1 절연 라이너막은 화학 기상 증착 공정, 스핀 코팅 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다. 예시적인 실시예에서, 상기 제1 절연 물질은 실리콘 산화물을 포함할 수 있다.
상기 제2 영역의 제1 트렌치에 형성된 예비 제1 절연 라이너막을 선택적으로 식각한다. 따라서, 상기 제1 영역의 제1 트렌치(124a)의 측벽 및 저면과 층간 절연막(120) 상에 제1 절연 라이너막이 형성될 수 있다.
상기 제1 트렌치(124a) 내부를 완전하게 채우면서 상기 층간 절연막(120) 상에 제1 절연막을 형성한다.
구체적으로, 상기 제1 트렌치(124a) 내부를 완전하게 채우도록 제2 절연 물질을 포함하는 제1 절연막을 형성한다. 상기 제2 절연 물질은 인장 스트레스를 인가하는 물질일 수 있다. 예시적인 실시예에서, 상기 제2 절연 물질은 실리콘 질화물을 포함할 수 있다. 상기 제1 절연막은 화학 기상 증착 공정, 스핀 코팅 공정, 원자층 적층 공정 등을 수행하여 형성할 수 있다.
이 후, 상기 제2 절연막을 상기 제1 및 제2 더미 게이트 구조물(108a, 108c)의 상부면이 노출되도록 평탄화할 수 있다. 따라서, 상기 제1 영역의 제1 트렌치(124a) 내부에는 상기 제1 절연 라이너막(126a) 및 제1 절연 패턴(126b)을 포함하는 제1 절연 패턴 구조물(127)이 형성될 수 있다. 또한, 상기 제2 영역의 제1 트렌치(124a) 내부에는 제2 절연 패턴(132)이 형성될 수 있다. 따라서, 상기 제1 및 제2 절연 패턴들(126b, 132)은 동일한 절연 물질을 포함할 수 있다.
계속하여, 도 9a 및 도9b 내지 도 14a 내지 도 14b를 참조로 설명한 것과 동일한 공정을 수행하여 상기 반도체 소자를 형성할 수 있다.
도 23a 및 도 23b는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다.
도 23b는 도 23a의 I-I' 및 II-II'의 단면도들이다.
이하에서 설명하는 반도체 소자는 제2 절연 패턴의 형상을 제외하고는 도 1, 2, 3a 및 3b를 참조로 설명한 반도체 소자와 동일하다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 23a 및 도 23b를 참조하면, 기판(100)은 P형 트랜지스터를 형성하기 위한 제1 영역 및 N형 트랜지스터가 형성되기 위한 제2 영역으로 구분될 수 있다. 상기 제1 및 제2 영역이 구분되는 기판(100) 상에, 게이트 구조물(148a, 148b), 제1 및 제2 불순물 영역, 인장 스트레스를 인가하기 위한 제1 절연 패턴(126) 및 압축 스트레스를 인가하기 위한 제2 절연 패턴(135)을 포함
상기 제1 절연 패턴(126)은 상기 제1 방향으로 배열되는 복수의 제1 게이트 구조물들(148a) 사이에 배치되어 상기 제1 게이트 구조물들(148a) 포함하는 각각의 P형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제1 절연 패턴(126)은 상기 제1 방향으로 상기 제1 폭을 가지면서 상기 제2 방향으로 연장될 수 있다. 상기 제1 절연 패턴(126)은 압축 스트레스를 인가하는 제1 절연 물질을 포함할 수 있다.
상기 제2 절연 패턴(135)은 상기 제1 방향으로 배열되는 복수의 제2 게이트 구조물들(148b) 사이에 배치되어 상기 제2 게이트 구조물들(148b)을 포함하는 각각의 N형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제2 절연 패턴(135)은 상기 제1 방향으로 상기 제1 폭과 다른 제2 폭을 가지면서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제2 폭은 상기 제1 폭보다 더 넓을 수 있다. 일부 실시예에서, 상기 제2 폭은 상기 제1 폭보다 더 좁을 수 있다.
상기 제2 절연 패턴(135)은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다. 이와같이, 상기 제2 절연 패턴(135)의 폭을 조절하여 상기 N형 트랜지스터에 가해지는 인장 스트레스를 조절할 수 있다. 예를들어, 상기 제2 절연 패턴(135)의 제2 폭이 상기 제1 폭보다 넓게 되도록 하여 상기 인장 스트레스를 증가시킬 수 있다. 다른 예로, 상기 제2 폭이 상기 제1 폭보다 감소되도록 할 수도 있다.
이와같이, 상기 제1 및 제2 절연 패턴(126, 135)에 의해 P형 트랜지스터 및 N형 트랜지스터의 전하 이동도를 조절할 수 있다. 따라서, CMOS 트랜지스터의 동작 특성을 향상시킬 수 있다.
상기 제1 소스/드레인 영역의 상부면과 제2 소스/드레인 영역의 상부면에는 각각 콘택 플러그가 구비될 수 있다.
상기 반도체 소자는 도 4a 및 도 4b 내지 도 14a 내지 도 14b를 참조로 설명한 것과 유사한 공정을 수행하여 제조할 수 있다.
일 예로, 상기 제2 트렌치를 형성하는 식각 공정에서, 상기 제2 트렌치가 상기 제1 트렌치보다 더 넓은 폭을 갖도록 공정을 수행할 수 있다.
다른 예로, 상기 더미 게이트 구조물 및 몰드 구조물을 형성하는 공정에서, 상기 제1 몰드 구조물은 상기 제1 방향으로 상기 제1 폭을 갖고, 상기 제2 몰드 구조물은 상기 제1 방향으로 상기 제1 폭과 다른 제2 폭을 가지도록 형성 할 수 있다.
따라서, 상기 반도체 소자를 제조할 수 있다.
도 24a 및 도 24b는 예시적인 실시예에 따른 반도체 소자를 나타내는 평면도 및 단면도이다. 도 24b는 도 24a의 I-I' 및 II-II'의 단면도들이다.
이하에서 설명하는 반도체 소자는 제1 절연 패턴의 형상을 제외하고는 도 1, 2, 3a 및 3b를 참조로 설명한 반도체 소자와 동일하다. 따라서, 중복되는 구성 및/또는 구조에 대한 상세한 설명은 생략되며, 동일한 구성에 대해서는 동일한 참조 부호가 사용된다.
도 24a 및 도 24b를 참조하면, 기판(100)은 P형 트랜지스터를 형성하기 위한 제1 영역 및 N형 트랜지스터가 형성되기 위한 제2 영역으로 구분될 수 있다. 상기 제1 및 제2 영역이 구분되는 기판 상에, 게이트 구조물(148a, 148b), 제1 및 제2 불순물 영역, 압축 스트레스를 인가하기 위한 제1 절연 패턴(129) 및 인장 스트레스를 인가하기 위한 제2 절연 패턴(132)을 포함할 수 있다.
상기 게이트 구조물(148a, 148b)은 상기 제1 방향으로 제1 폭을 가질 수 있다.
상기 제1 절연 패턴(129)은 상기 제1 방향으로 배열되는 복수의 제1 게이트 구조물들(148a) 사이에 배치되어 상기 제1 게이트 구조물들(148a)을 포함하는 각각의 P형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제1 절연 패턴(129)은 상기 제1 방향으로 상기 제1 폭과 다른 제2 폭을 가지면서 상기 제2 방향으로 연장될 수 있다. 예시적인 실시예에서, 상기 제2 폭은 상기 제1 폭보다 더 넓을 수 있다. 일부 실시예에서, 상기 제2 폭은 상기 제1 폭보다 더 좁을 수 있다. 상기 제1 절연 패턴(129)은 압축 스트레스를 인가하는 제1 절연 물질을 포함할 수 있다. 이와같이, 상기 제1 절연 패턴(129)의 폭을 조절하여 상기 P형 트랜지스터에 가해지는 압축 스트레스를 조절할 수 있다. 예를들어, 상기 제1 절연 패턴의 제2 폭이 상기 제1 폭보다 넓게 되도록 하여 상기 압축 스트레스를 증가시킬 수 있다. 다른 예로, 상기 제2 폭이 상기 제1 폭보다 감소되도록 할 수도 있다.
상기 제2 절연 패턴(132)은 상기 제1 방향으로 배열되는 복수의 제2 게이트 구조물들(148b) 사이에 배치되어 상기 제2 게이트 구조물들(148b) 포함하는 각각의 N형 트랜지스터들을 서로 전기적으로 분리한다. 상기 제2 절연 패턴(132)은 상기 제1 방향으로 상기 제1 폭을 가지면서 상기 제2 방향으로 연장될 수 있다.
상기 제2 절연 패턴(132)은 인장 스트레스를 인가하는 제2 절연 물질을 포함할 수 있다.
이와같이, 상기 제1 및 제2 절연 패턴(129, 132)에 의해 P형 트랜지스터 및 N형 트랜지스터의 전하 이동도를 조절할 수 있다. 따라서, CMOS 트랜지스터의 동작 특성을 향상시킬 수 있다.
상기 제1 소스/드레인 영역의 상부면과 제2 소스/드레인 영역의 상부면에는 각각 콘택 플러그(156)가 구비될 수 있다.
상기 반도체 소자는 도 4a 및 도 4b 내지 도 14a 내지 도 14b를 참조로 설명한 것과 유사한 공정을 수행하여 제조할 수 있다.
일 예로, 상기 제1 트렌치를 형성하는 식각 공정에서, 상기 제1 트렌치가 상기 제2 몰드 구조물보다 더 넓은 폭을 갖도록 공정을 수행할 수 있다.
다른 예로, 상기 더미 게이트 구조물 및 몰드 구조물을 형성하는 공정에서, 상기 제1 몰드 구조물은 상기 제1 방향으로 상기 제2 폭을 갖고, 상기 제2 몰드 구조물은 상기 제1 방향으로 상기 제1 폭을 가지도록 형성 할 수 있다.
따라서, 상기 반도체 소자를 제조할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자들은 트랜지스터를 포함하는 메모리 소자, 로직 소자 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 101 : 소자 분리 패턴
100a : 액티브 핀 102 : 더미 게이트 절연 패턴
104 : 제1 전극 106 : 제1 하드 마스크
110 : 스페이서 108a :　제1 더미 게이트 구조물
108c : 제2 더미 게이트 구조물
108b : 제1 몰드 구조물 108d : 제2 몰드 구조물
112 : 제1 리세스 114 : 제1 에피택시얼 패턴
116 : 제2 리세스 118 : 제2 에피택시얼 패턴
120 : 층간 절연막 122, 122a : 제3 식각 마스크
124, 124a : 제1 트렌치 126 : 제1 절연 패턴
128 : 제4 식각 마스크 130 : 제2 트렌치
132 : 제2 절연 패턴 134 : 제5 식각 마스크
136 : 제3 트렌치 146 : 하드 마스크
148a : 제1 게이트 구조물 148b : 제2 게이트 구조물
156 : 콘택 플러그 133 : 제2 절연 패턴 구조물
132a: 제1 절연 라이너 패턴 132b :제2 절연 패턴
127 : 제1 절연 패턴 구조물
126a : 제1 절연 라이너 패턴 126b : 제1 절연 패턴

Claims (20)

  1. 제1 액티브 영역 및 제2 액티브 영역이 구분되는 기판;
    상기 기판 상에 상기 제1 및 제2 액티브 영역을 가로지르는 게이트 구조물;
    상기 게이트 구조물의 양 측과 이격되어 상기 제1 액티브 영역에 구비되고, 제1 절연 물질을 포함하는 제1 절연 구조물;
    상기 게이트 구조물의 양 측과 이격되어 상기 제2 액티브 영역에 구비되고, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 절연 구조물;
    상기 게이트 구조물과 제1 절연 구조물 사이의 상기 제1 액티브 영역에 구비되는 P형 불순물을 포함하는 제1 불순물 영역들; 그리고
    상기 게이트 구조물과 제2 절연 구조물 사이의 상기 제2 액티브 영역에 구비되는 N형 불순물을 포함하는 제2 불순물 영역들을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 절연 물질은 압축 스트레스를 인가하는 물질을 포함하고, 상기 제2 절연 물질은 인장 스트레스를 인가하는 물질을 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 제1 절연 물질은 실리콘 산화물을 포함하고, 상기 제2 절연 물질은 실리콘 질화물을 포함하는 반도체 소자.
  4. 제2항에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판과 접촉되고, 상기 제1 액티브 영역과 접촉되는 부위에는 상기 제1 절연 물질이 형성되는 반도체 소자.
  5. 제4항에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판을 관통하는 제1 트렌치 내에 구비되고, 상기 제1 트렌치의 측벽 및 저면에 실리콘 산화물을 포함하는 제1 절연 라이너를 포함하고, 상기 제1 절연 라이너 상에 상기 제1 트렌치를 채우는 제1 절연 패턴을 포함하는 반도체 소자.
  6. 제2항에 있어서, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판과 접촉되고, 상기 제2 액티브 영역과 접촉되는 부위에는 상기 제2 절연 물질을 포함하는 반도체 소자.
  7. 제6항에 있어서, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판을 관통하는 제2 트렌치의 측벽 및 저면에 실리콘 질화물을 포함하는 제1 절연 라이너를 포함하고, 상기 제1 절연 라이너 상에 상기 제2 트렌치를 채우는 제2 절연 패턴을 포함하는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 및 제2 절연 구조물은 일 단부가 접촉되어 하나의 절연 구조물로 제공되는 반도체 소자.
  9. 제1항에 있어서, 상기 제1 및 제2 액티브 영역에는 상대적으로 돌출되고 제1 방향으로 연장되는 액티브 핀들이 포함되는 반도체 소자.
  10. 제1항에 있어서, 상기 제1 및 제2 절연 구조물들은 서로 동일한 폭을 갖거나 또는 서로 다른 폭을 갖는 반도체 소자.
  11. 제1항에 있어서, 상기 제1 불순물 영역은 제1 에피택시얼 패턴 내에 형성되고, 상기 제2 불순물 영역은 제2 에피택시얼 패턴 내에 형성되는 반도체 소자.
  12. 기판의 제1 액티브 영역에 구비되고, 제1 게이트 구조물 및 제1 불순물 영역을 포함하는 P형 트랜지스터들;
    상기 기판의 제2 액티브 영역에 구비되고, 제2 게이트 구조물 및 제2 불순물 영역을 포함하는 N형 트랜지스터들;
    상기 P형 트랜지스터들의 사이에 구비되고, 압축 스트레스를 인가하는 제1 절연 물질을 포함하는 제1 절연 구조물; 그리고
    상기 N형 트랜지스터들의 사이에 구비되고, 인장 스트레스를 인가하는 제2 절연 물질을 포함하는 제2 절연 구조물을 포함하는 반도체 소자.
  13. 제12항에 있어서, 상기 제1 및 제2 게이트 구조물 일 단부가 접촉되어 하나의 게이트 구조물로 제공되고, 상기 게이트 구조물은 상기 제1 및 제2 액티브 영역을 가로지르면서 연장되는 반도체 소자.
  14. 제12항에 있어서, 상기 제1 및 제2 절연 구조물은 일 단부가 접촉되어 하나의 절연 구조물로 제공되는 반도체 소자.
  15. 제12항에 있어서, 상기 제1 절연 물질은 실리콘 산화물을 포함하고, 상기 제2 절연 물질은 실리콘 질화물을 포함하는 반도체 소자.
  16. 제16항에 있어서, 상기 제1 및 제2 절연 구조물들은 서로 동일한 폭을 갖거나 또는 서로 다른 폭을 갖는 반도체 소자.
  17. 기판의 제1 액티브 영역에 구비되고, 제1 게이트 구조물 및 제1 불순물 영역을 포함하는 P형 트랜지스터들;
    상기 기판의 제2 액티브 영역에 구비되고, 제2 게이트 구조물 및 제2 불순물 영역을 포함하는 N형 트랜지스터들;
    상기 P형 트랜지스터들 사이의 제1 액티브 영역을 관통하고 제1 절연 물질을 포함하는 제1 절연 구조물; 및
    상기 P형 트랜지스터들의 사이의 제2 액티브 영역을 관통하고, 상기 제1 절연 구조물의 일 단부와 접촉하면서 연장되고, 상기 제1 절연 물질과 다른 제2 절연 물질을 포함하는 제2 절연 구조물을 포함하는 반도체 소자.
  18. 제17항에 있어서, 상기 제1 절연 물질은 압축 스트레스를 인가하는 물질을 포함하고, 상기 제2 절연 물질은 인장 스트레스를 인가하는 물질을 포함하는 반도체 소자.
  19. 제18항에 있어서, 상기 제1 절연 구조물은 상기 제1 액티브 영역의 기판과 접촉되고, 상기 제1 액티브 영역과 접촉되는 부위에는 상기 제1 절연 물질이 형성되는 반도체 소자.
  20. 제18항에 있어서, 상기 제2 절연 구조물은 상기 제2 액티브 영역의 기판과 접촉되고, 상기 제2 액티브 영역과 접촉되는 부위에는 상기 제2 절연 물질이 형성되는 반도체 소자.
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