TWI702726B - 半導體裝置 - Google Patents

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金秀賢
洪炳鶴
趙槿彙
深井利憲
前田茂伸
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Abstract

一種半導體裝置包括：基板、閘極結構、第一雜質區及 第二雜質區。閘極結構可越過基板的第一主動區及第二主動區上方。包含第一絕緣材料的第一絕緣結構可形成於第一主動區上，且可與閘極結構的相對的兩側間隔開。包含不同於第一絕緣材料的第二絕緣材料的第二絕緣結構可形成於第二主動區上，且可與閘極結構的相對的兩側間隔開。第一雜質區可形成於第一主動區的位於閘極結構與第一絕緣結構之間的部分處，且可被摻雜以p型雜質。第二雜質區可形成於第二主動區的位於閘極結構與第二絕緣結構之間的部分處，且可被摻雜以n型雜質。

Description

半導體裝置 [相關申請案的交叉參考]
本申請案主張於2015年12月03日在韓國智慧財產局提出申請的韓國專利申請案第10-2015-0171499號的優先權，所述韓國專利申請案的內容全文併入本案供參考。
本發明大體而言是有關於半導體裝置及其製造方法，更具體而言，是有關於包括電晶體的半導體裝置及其製造方法。
在高度集成的半導體裝置中，電晶體的特性可藉由各種要素(例如用於形成電晶體的主動區的大小、閘極結構與其他圖案之間的排列、閘極結構及其他圖案的大小等)而改變。舉例而言，藉由在電晶體周圍形成一或多層應力誘導材料，可在通道區中賦予或誘導應力且因而可改變電晶體的電性特性。在半導體產業中，一直且持續存在提高電晶體效能的推動力。對電晶體的通道區施加應力將使得電子或電洞的遷移率得到提高，此轉而會提高裝置速度及效能。
根據本發明的示例性實施例，提供一種半導體裝置。所 述半導體裝置包括位於基板上的閘極結構、第一絕緣結構、第二絕緣結構、第一雜質區及第二雜質區。所述基板可包括第一主動區及第二主動區。所述閘極結構可越過第一主動區及第二主動區上方。第一絕緣結構可形成於第一主動區上。第一絕緣結構可與所述閘極結構的相對的兩側間隔開，且可包含第一絕緣材料。第二絕緣結構可形成於第二主動區上。第二絕緣結構可與所述閘極結構的相對的兩側間隔開，且可包含與第一絕緣材料不同的第二絕緣材料。第一雜質區可形成於第一主動區的位於所述閘極結構與第一絕緣結構之間的部分處。第一雜質區可被摻雜以p型雜質。第二雜質區可形成於第二主動區的位於所述閘極結構與第二絕緣結構之間的部分處。第二雜質區可被摻雜以n型雜質。
在本發明的示例性實施例中，第一絕緣材料可包含用於施加壓縮應力的材料，且第二絕緣材料可包含用於施加拉伸應力的材料。
在本發明的示例性實施例中，第一絕緣材料可包括氧化矽，且第二絕緣材料可包括氮化矽。
在本發明的示例性實施例中，第一絕緣結構可接觸所述基板的第一主動區。第一絕緣結構的與所述基板的第一主動區接觸的部分可包含第一絕緣材料。
在本發明的示例性實施例中，第一絕緣結構可形成於穿過所述基板的第一主動區的第一溝槽中，且可包括第一絕緣襯墊圖案及第一絕緣圖案。第一絕緣襯墊圖案可包含氧化矽且可形成 於第一溝槽的側壁及底部上。第一絕緣圖案可形成於第一絕緣襯墊圖案上並可填充第一溝槽。
在本發明的示例性實施例中，第二絕緣結構可接觸所述基板的第二主動區。第二絕緣結構的與所述基板的第二主動區接觸的部分可包含第二絕緣材料。
在本發明的示例性實施例中，第二絕緣結構可形成於穿過所述基板的第二主動區的第二溝槽中，且可包括第二絕緣襯墊圖案及第二絕緣圖案。第二絕緣襯墊圖案可包含氮化矽，且可形成於第二溝槽的側壁及底部上。第二絕緣圖案可形成於第二絕緣襯墊圖案上，並可填充第二溝槽。
在本發明的示例性實施例中，第一絕緣結構的一個端部部分可接觸第二絕緣結構的一個端部部分，且第一絕緣結構與第二絕緣結構可被合併成一個絕緣結構。
在本發明的示例性實施例中，第一絕緣結構可平行於所述閘極結構延伸，且可穿透過所述基板的第一主動區。第二絕緣結構可平行於所述閘極結構延伸，且可穿透過所述基板的第二主動區。
在本發明的示例性實施例中，第一絕緣結構與第二絕緣結構中的每一者的下表面可低於所述閘極結構的下表面。
在本發明的示例性實施例中，所述閘極結構可包括位於所述基板的第一主動區上的第一閘極結構。第一閘極結構可包括依序堆疊的閘極絕緣圖案、第一導電圖案、第二導電圖案、電極 圖案及硬罩幕。第一導電圖案可包含具有p型電晶體的功函數的金屬。
在本發明的示例性實施例中，所述閘極結構可包括位於所述基板的第二主動區上的第二閘極結構。第二閘極結構可包括依序堆疊的閘極絕緣圖案、第二導電圖案、電極圖案及硬罩幕。第二導電圖案可包含具有n型電晶體的功函數的金屬。
在本發明的示例性實施例中，多個主動鰭片可更形成於所述基板的第一主動區及第二主動區上。所述多個主動鰭片中的每一者可自所述基板突出，且可在第一方向上延伸。
在本發明的示例性實施例中，第一絕緣結構可具有與第二絕緣結構的寬度實質上相同的寬度。
在本發明的示例性實施例中，第一絕緣結構可具有與第二絕緣結構的寬度不同的寬度。
在本發明的示例性實施例中，第一磊晶圖案及第二磊晶圖案可更形成於所述基板上。第一雜質區可形成於第一磊晶圖案中，且第二雜質區可形成於第二磊晶圖案中。
根據本發明的示例性實施例，提供一種半導體裝置。所述半導體裝置包括多個p型電晶體、多個n型電晶體、第一絕緣結構及第二絕緣結構。所述多個p型電晶體中的每一者可形成於基板的第一主動區上，且可包括第一閘極結構及第一雜質區。所述多個n型電晶體中的每一者可形成於所述基板的第二主動區上，且可包括第二閘極結構及第二雜質區。第一絕緣結構可形成 於所述多個p型電晶體中兩個相鄰的p型電晶體之間。第一絕緣結構可包含用於施加壓縮應力的第一絕緣材料。第二絕緣結構可形成於所述多個n型電晶體中兩個相鄰的n型電晶體之間。第二絕緣結構可包含用於施加拉伸應力的第二絕緣材料。
在本發明的示例性實施例中，第一閘極結構的一個端部部分可接觸第二閘極結構的一個端部部分，且第一閘極結構與第二閘極結構可被合併成一個橫跨第一主動區與第二主動區的閘極結構。
在示例性實施例中，第一絕緣結構的一個端部部分可接觸第二絕緣結構的一個端部部分，且第一絕緣結構與第二絕緣結構可被合併成一個絕緣結構。
在本發明的示例性實施例中，第一絕緣材料可包含氧化矽，且第二絕緣材料可包含氮化矽。
在本發明的示例性實施例中，第一絕緣結構可接觸所述基板的第一主動區。第一絕緣結構的與所述基板的第一主動區接觸的部分可包含第一絕緣材料。
在本發明的示例性實施例中，第二絕緣結構可接觸所述基板的第二主動區。第二絕緣結構的與所述基板的第二主動區接觸的部分可包含第二絕緣材料。
在本發明的示例性實施例中，第一絕緣結構可具有與第二絕緣結構的寬度實質上相同的寬度。
在本發明的示例性實施例中，第一絕緣結構可具有與第 二絕緣結構的寬度不同的寬度。
根據本發明的示例性實施例，提供一種半導體裝置。所述半導體裝置包括多個p型電晶體、多個n型電晶體、第一絕緣結構及第二絕緣結構。所述多個p型電晶體可形成於基板的第一主動區上。所述多個p型電晶體中的每一者可包括第一閘極結構及第一雜質區。所述多個n型電晶體可形成於所述基板的第二主動區上。所述多個n型電晶體中的每一者可包括第二閘極結構及第二雜質區。第一絕緣結構可形成為在所述多個p型電晶體中兩個相鄰的p型電晶體之間穿過第一主動區。第一絕緣結構可包含第一絕緣材料。第二絕緣結構可形成為在所述多個n型電晶體中兩個相鄰的n型電晶體之間穿過第二主動區。第二絕緣結構可包含與第一絕緣材料不同的第二絕緣材料。第一絕緣結構的一個端部部分可接觸第二絕緣結構的一個端部部分，且第一絕緣結構與第二絕緣結構可在一方向上延伸。
在本發明的示例性實施例中，第一絕緣材料可包含用於施加壓縮應力的材料，且第二絕緣材料可包含用於施加拉伸應力的材料。
在本發明的示例性實施例中，第一絕緣結構可接觸所述基板的第一主動區。第一絕緣結構的與所述基板的第一主動區接觸的部分可包含第一絕緣材料。
在本發明的示例性實施例中，第二絕緣結構可接觸所述基板的第二主動區。第二絕緣結構的與所述基板的第二主動區接 觸的部分可包含第二絕緣材料。
在本發明的示例性實施例中，第一絕緣結構可具有與第二絕緣結構的寬度實質上相同的寬度。
在本發明的示例性實施例中，第一絕緣結構可具有與第二絕緣結構的寬度不同的寬度。
根據本發明的示例性實施例，提供一種製造半導體裝置的方法。在所述方法中，虛設閘極結構與模具結構可形成於基板的第一主動區及第二主動區上。所述虛設閘極結構與所述模具結構可越過第一主動區與第二主動區上方。多個第一雜質區可形成於所述基板的第一主動區的位於所述虛設閘極結構與所述模具結構之間的部分處。所述多個第一雜質區可被摻雜以p型雜質。多個第二雜質區可形成於所述基板的第二主動區的位於所述虛設閘極結構與所述模具之間的部分處。所述多個第二雜質區可被摻雜以n型雜質。位於所述基板的第一主動區上的所述模具結構可被替換為包含第一絕緣材料的第一絕緣結構。位於所述基板的第二主動區上的所述模具結構可被替換為包含與第一絕緣材料不同的第二絕緣材料的第二絕緣結構。所述虛設閘極結構可被替換為閘極結構。
在本發明的示例性實施例中，當位於第一主動區上的所述模具結構被替換為包含第一絕緣材料的第一絕緣結構時，所述模具結構的位於所述基板的第一主動區上的部分可被蝕刻而形成第一溝槽，且包含第一絕緣材料的第一絕緣結構可形成於第一溝 槽中。
在本發明的示例性實施例中，當位於第二主動區上的所述模具結構被替換為包含第二絕緣材料的第二絕緣結構時，所述模具結構的位於所述基板的第二主動區上的部分可被蝕刻而形成第二溝槽，且包含第二絕緣材料的第二絕緣結構可形成於第二溝槽中。
在本發明的示例性實施例中，當位於第一主動區上的所述模具結構被替換為包含第一絕緣材料的第一絕緣結構時，所述模具結構的位於所述基板的第一主動區上的部分可被蝕刻而形成第一溝槽；包含第一絕緣材料的第一絕緣襯墊圖案可形成於第一溝槽的側壁及底部上，且第一絕緣圖案可形成於第一絕緣襯墊圖案上以填充第一溝槽而形成第一絕緣結構。
在本發明的示例性實施例中，當位於第二主動區上的所述模具結構被替換為包含第二絕緣材料的第二絕緣結構時，所述模具結構的位於所述基板的第二主動區上的部分可被蝕刻而形成第二溝槽；包含第二絕緣材料的第二絕緣襯墊圖案可形成於第二溝槽的側壁及底部上，且第二絕緣圖案可形成於第二絕緣襯墊圖案上以填充第二溝槽而形成第二絕緣結構。
在本發明的示例性實施例中，第一絕緣結構可接觸所述基板的第一主動區。第一絕緣結構的與所述基板的第一主動區接觸的部分可包含第一絕緣材料。
在本發明的示例性實施例中，第一絕緣材料可包括氧化 矽，且第二絕緣材料可包括氮化矽。
在本發明的示例性實施例中，當所述虛設閘極結構被替換為所述閘極結構時，所述虛設閘極結構可被蝕刻而形成第三溝槽。第一閘極結構可形成於位於所述基板的第一主動區上的第三溝槽中。第一閘極結構可包括依序堆疊的閘極絕緣圖案、第一導電圖案、第二導電圖案、電極圖案及硬罩幕。第二閘極結構可形成於位於所述基板的第二主動區上的第三溝槽中。第二閘極結構可包括依序堆疊的閘極絕緣圖案、第二導電圖案、電極圖案及硬罩幕。
根據本發明的示例性實施例，提供一種製造半導體裝置的方法。在所述方法中，虛設閘極結構及模具結構可形成於基板的第一主動區及第二主動區上。所述虛設閘極結構與所述模具結構可越過第一主動區與第二主動區上方。多個第一雜質區可形成於所述基板的第一主動區的位於所述虛設閘極結構與所述模具結構之間的部分處。所述多個第一雜質區可被摻雜以p型雜質。多個第二雜質區可形成於所述基板的第二主動區的位於所述虛設閘極結構與所述模具結構之間的部分處。所述多個第二雜質區可被摻雜以n型雜質。所述模具結構可藉由在第一主動區上蝕刻而形成第一溝槽、且在第二主動層上蝕刻而形成第二溝槽而被移除。包含第一絕緣材料的絕緣襯墊圖案可形成於第一溝槽與第二溝槽的側壁及底部上。絕緣襯墊圖案的位於第二主動區上的部分可自第二溝槽完全移除。與第一絕緣材料不同的第二絕緣材料可沈積 於絕緣襯墊圖案上，以填充第一溝槽而於第一主動區上形成第一絕緣結構，且可沈積第二絕緣材料以填充第二溝槽而於第二主動區上形成第二絕緣結構。所述虛設閘極結構可被替換為閘極結構。第一絕緣材料可包括用於施加壓縮應力的材料，且第二絕緣材料可包括用於施加拉伸應力的材料。
在本發明的示例性實施例中，第一絕緣材料可包括氧化矽，且第二絕緣材料可包括氮化矽。
根據本發明的示例性實施例，所述半導體裝置可包括具有良好電性特性的電晶體。此外，所述半導體裝置可具有高可靠性。
100:基板
100a:主動鰭片
101:隔離圖案
102:虛設絕緣圖案
104:第一電極
106:第一硬罩幕
108a:虛設閘極結構
108b:模具結構
108c:虛設閘極結構
108d:模具結構
110:間隔壁
112:第一凹槽
114:第一磊晶圖案
116:第二凹槽
118:第二磊晶圖案
120:絕緣夾層
122、122a:第三蝕刻罩幕
124、124a:第一溝槽
126、126b、129:第一絕緣圖案
126a:第一絕緣襯墊圖案
127:第一絕緣圖案結構
128:第四蝕刻罩幕
130:第二溝槽
131:第二絕緣襯墊層
132、132b、135:第二絕緣圖案
132a:第二絕緣襯墊圖案
133:第二絕緣圖案結構
134:第五蝕刻罩幕
136:第三溝槽
140:初級閘極絕緣圖案
140a:閘極絕緣圖案
141:初級第一導電圖案
141a:第一導電圖案
142:初級第二導電圖案
142a:第二導電圖案
144:初級第三導電圖案
144a:電極圖案
146:硬罩幕
148a:第一閘極結構
148b:第二閘極結構
149a:第一初級閘極結構
149b:第二初級閘極結構
152:障壁圖案
154:金屬圖案
156:接觸插塞
I-I’、II-II’:線
結合附圖閱讀以下詳細說明，將更清楚地理解本發明的示例性實施例，且在附圖中：圖1、圖2、圖3A及圖3B分別是說明根據本發明示例性實施例的半導體裝置的平面圖、剖視圖及立體圖。
圖4A至圖14B是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖及剖視圖。
圖15是說明根據本發明示例性實施例的半導體裝置的剖視圖。
圖16A及圖16B分別是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖及剖視圖。
圖17A至圖19B是說明根據本發明示例性實施例的製造半導 體裝置的方法的各階段的平面圖及剖視圖。
圖20是說明根據本發明示例性實施例的半導體裝置的剖視圖。
圖21A及圖21B分別是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖及剖視圖。
圖22A及圖22B分別是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖及剖視圖。
圖23A及圖23B分別是說明根據本發明示例性實施例的半導體裝置的平面圖及剖視圖。
圖24A及圖24B分別是說明根據本發明示例性實施例的半導體裝置的平面圖及剖視圖。
由於圖1至圖24中的圖式旨在用於說明目的，因此所述圖式中的元件未必按比例繪製。舉例而言，為清晰起見，可放大或誇大某些元件。
以下，將參照附圖更充分地闡述本發明的各種示例性實施例，在附圖中示出某些示例性實施例。然而，本發明概念可實施為諸多不同形式，而不應被視為僅限於本文所提出的示例性實施例。更確切而言，提供該些示例性實施例是為了使本說明將透徹及完整，並將向熟習此項技術者充分傳達本發明概念的範圍。
應理解，當稱一元件或層位於另一元件或層「上」、「連接至」或「耦合至」另一元件或層時，所述元件或層可直接位於 所述另一元件或層「上」、直接「連接至」或直接「耦合至」所述另一元件或層，抑或可存在中間元件或中間層。相比之下，當稱一元件或層「直接」位於另一元件或層「上」、「直接連接至」或「直接耦合至」另一元件或層時，則不存在中間元件或中間層。通篇中相同的編號指代相同的元件。本文中所使用的用語「及/或」包含相關列出項中一個或多個項的任意及所有組合。
應理解，儘管本文中可能使用「第一」、「第二」、「第三」、「第四」等用語來闡述各種元件、組件、區、層、及/或區段，但該些元件、組件、區、層、及/或區段不應受該些用語限制。該些用語僅用於區分各個元件、組件、區、層、或區段。因此，下文所述第一元件、第一組件、第一區、第一層或第一區段可被稱為第二元件、第二組件、第二區、第二層或第二區段，或反之亦然，而不背離本發明概念的教示。
本文中可使用例如「在...下面」、「在...下方」、「下部的」、「在...上方」、「上部的」等空間相對關係用語來闡述圖式所示一個元件或特徵與另一(其他)元件或特徵的關係。應理解，空間相對關係用語旨在除圖中所繪示的定向外亦涵蓋裝置在使用或操作中的不同定向。舉例而言，若圖式中的裝置被翻轉，則被闡述為位於其他元件或特徵「下方」的元件此時可被定向為位於所述其他元件或特徵「上方」。因此，示例性用語「在...下方」可涵蓋上方及下方兩種定向。所述裝置可為其他定向(旋轉90度或在其他定向上)且本文中所使用的空間相對關係描述語可相應地進行 解釋。
本文中所用術語是為了闡述特定示例性實施例而並非旨在限制本發明概念。除非上下文清楚地另外指明，否則本文中所使用的單數形式「一」及「所述」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括」時，是指明所陳述特徵、整數、步驟、操作、元件、組件及/或群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件、及/或其群組的存在或添加。
在本文中參照剖視圖闡述本發明的示例性實施例，其中剖視圖是對理想化示例性實施例的示意性說明。因此，預期存在由例如各種製造技術及/或容差所造成的與圖示形狀的偏離。因此，本發明的示例性實施例不應被視為僅限於本文中所示區的特定形狀，而是欲包括由例如製造所導致的形狀偏差。舉例而言，被示出為矩形的植入區將通常具有圓形特徵或曲線特徵及/或在其邊緣處具有植入濃度的梯度，而非自植入區至非植入區為二元變化。相同地，藉由植入而形成的隱埋區可在隱埋區與在進行植入時所經過的表面之間的區中造成某些植入。因此，圖中所示的區為示意性的且其形狀並非旨在說明裝置的區的實際形狀，且並非旨在限制本發明概念的範圍。
除非另有定義，否則本文中所用的全部用語(包括技術用語及科學用語)的意義皆與本發明概念所屬技術領域中的通常知識者所通常理解的意義相同。更應理解，用語(例如在常用字 典中所定義的用語)應被解釋為具有與其在相關技術的上下文中的意義一致的意義，且不應將其解釋為具有理想化或過於正式的意義，除非在本文中明確地如此定義。
圖1、圖2、圖3A及圖3B分別是說明根據本發明示例性實施例的半導體裝置的平面圖、剖視圖及立體圖。
圖2包括沿圖1所示的線I-I’及線II-II’截取的橫截面。圖3A及圖3B分別示出半導體裝置中的n型電晶體與p型電晶體。在圖3A及圖3B中，例如半導體圖案及接觸插塞等某些元件被省略。
參照圖1、圖2、圖3A及圖3B，基板100可包括用於形成p型電晶體的第一區及用於形成n型電晶體的第二區。可於基板100上形成多個閘極結構、第一源極區/第一汲極區、第二源極區/第二汲極區、第一絕緣圖案126及第二絕緣圖案132。通道區位於第一源極區與第一汲極區之間或位於第二源極區與第二汲極區之間，且位於所述閘極結構之下。第一絕緣圖案126可對p型電晶體的通道區施加壓縮應力，且第二絕緣圖案132可對n型電晶體的通道區施加拉伸應力。
基板100可包含例如矽(silicon，Si)、鍺(germanium，Ge)、矽鍺(silicon-germanium，SiGe)等半導體材料或例如磷化鎵(Gallium phosphide，GaP)、砷化鎵(Gallium arsenide，GaAs)、銻化鎵(Gallium antimonide，GaSb)等Ⅲ-Ⅴ族半導體化合物。在本發明的示例性實施例中，基板100可為絕緣體上覆矽 (silicon-on-insulator，SOI)基板、或絕緣體上覆鍺(germanium-on-insulator，GOI)基板。
第一區及第二區中的每一者可充當主動區，其中第一主動區用於形成p型電晶體且第二主動區用於形成n型電晶體。隔離圖案101可形成於第一區與第二區之間，且隔離圖案101可充當場區(field region)。隔離圖案101可包含氧化物，例如氧化矽。多個主動鰭片100a可形成於第一區及第二區上。主動鰭片100a可自基板100向上突出，且可在第一方向上延伸。第一區與第二區可在垂直於所述第一方向的第二方向上藉由隔離圖案101間隔開並分隔開。
所述閘極結構中的每一者可橫跨第一區及第二區延伸。在本發明的示例性實施例中，所述閘極結構中的每一者可在垂直於所述第一方向的所述第二方向上延伸。
所述閘極結構中的每一者可包括分別形成於第一區與第二區上的第一閘極結構148a與第二閘極結構148b。第一閘極結構148a與第二閘極結構148b可分別充當p型電晶體的閘極與n型電晶體的閘極。
在本發明的示例性實施例中，第一閘極結構148a可包括依序堆疊的閘極絕緣圖案140a、第一導電圖案141a、第二導電圖案142a、電極圖案144a及硬罩幕146。閘極絕緣圖案140a可包含具有高介電常數的材料。在本發明的示例性實施例中，閘極絕緣圖案140a可包含金屬氧化物，例如氧化鉿(hafnium oxide， HfO2)、氧化鉭(tantalum oxide，Ta2O5)、氧化鋯(zirconium oxide，Zr2O2)等。
第一導電圖案141a可調整p型電晶體的臨限電壓。第一導電圖案141a可包含對於p型電晶體具有大於約4.5電子伏特(eV)的功函數的金屬或金屬合金。在本發明的示例性實施例中，第一導電圖案141a可包含例如鈦(titanium，Ti)、氮化鈦(titanium nitride，TiN)、氮化鈦鋁(titanium aluminum nitride，TiAlN)、鉭(tantalum，Ta)、氮化鉭(tantalum nitride，TaN)等。可藉由包含於第一導電圖案141a中的金屬的組合來控制第一導電圖案141a的功函數。
第二導電圖案142a可調整n型電晶體的臨限電壓，且可形成於第一導電圖案141a上。
電極圖案144a可包含例如鋁(aluminum，Al)、銅(copper，Cu)、鉭(tantalum，Ta)等金屬、或其金屬氮化物。
第一導電圖案141a及第二導電圖案142a以及電極圖案144a可充當p型電晶體的第一閘電極。閘極絕緣圖案140a可環繞第一閘電極的底部與側壁。
硬罩幕146可形成於電極圖案144a上，且可包含氮化物(例如氮化矽)。
在本發明的示例性實施例中，第二閘極結構148b可包括依序堆疊的閘極絕緣圖案140a、第二導電圖案142a、電極圖案144a及硬罩幕146。第二導電圖案142a可調整n型電晶體的臨限電壓， 且可包含對於n型電晶體具有小於約4.5電子伏特的功函數的金屬或金屬合金。在本發明的示例性實施例中，第二導電圖案142a可包含例如鈦(Ti)、氮化鈦(TiN)、氮化鈦鋁(TiAlN)、鉭(Ta)、氮化鉭(TaN)等。可藉由包含於第二導電圖案142a中的金屬的組合來控制第二導電圖案142a的功函數。
在本發明的示例性實施例中，包含於第二閘極結構148b中的閘極絕緣圖案140a、第二導電圖案142a、電極圖案144a及硬罩幕146可分別與包含於第一閘極結構148a中的閘極絕緣圖案140a、第二導電圖案142a、電極圖案144a及硬罩幕146實質上相同。亦即，第一閘極結構148a的第一導電圖案141a可直接接觸閘極絕緣圖案140a，且第二閘極結構148b的第二導電圖案142a可直接接觸閘極絕緣圖案140a。在本發明的示例性實施例中，第一閘極結構148a可具有使得第一閘極結構148a的第一導電圖案141a可直接接觸閘極絕緣圖案140a的各種堆疊結構。第二閘極結構148b可具有使得第二閘極結構148b的第二導電圖案142a可直接接觸閘極絕緣圖案140a的各種堆疊結構。因此，第一閘極結構148a及第二閘極結構148b中的每一者的堆疊結構可不受上述限制。在本發明的示例性實施例中，第一閘極結構148a及第二閘極結構148b中的每一者可包括依序堆疊的氧化矽層及經摻雜的多晶矽層。
在本發明的示例性實施例中，間隔壁110可形成於第一閘極結構148a及第二閘極結構148b的側壁上。間隔壁110可包 含例如氮化矽、氮氧化矽。
多個第一凹槽112可鄰近於第一閘極結構148a的側壁而形成於主動鰭片100a上。第一磊晶圖案114可形成於所述多個第一凹槽112中的每一者中。第一磊晶圖案114可被摻雜以p型雜質(例如硼(B)、鋁(Al)、鎵(Ga)等)，以使第一磊晶圖案114可充當p型電晶體的第一源極區/第一汲極區。因此，第一雜質區可包括p型電晶體的第一源極區/第一汲極區，且可形成於第一磊晶圖案114中。
在本發明的示例性實施例中，第一磊晶圖案114可包含矽鍺。包含於第一磊晶圖案114中的矽鍺可對p型電晶體的通道區施加壓縮應力。
在本發明的示例性實施例中，第一凹槽112可不形成於主動鰭片100a上，且第一磊晶圖案114可不形成於所述多個第一凹槽112中的每一者中。在此種情形中，p型雜質可被摻雜至主動鰭片100a的表面中，以使p型電晶體的第一源極區/第一汲極區可形成於主動鰭片100a的上部部分處。
多個第二凹槽116可相鄰於第二閘極結構148b的側壁而形成於主動鰭片100a上。第二磊晶圖案118可形成於所述多個第二凹槽116中的每一者中。第二磊晶圖案118可被摻雜以n型雜質(例如銻(antimony，Sb)、砷(arsenic，As)、磷(phosphorous，P)等)，以使第二磊晶圖案118可充當n型電晶體的第二源極區/第二汲極區。在本發明的示例性實施例中，第二磊晶圖案118可 包含矽。因此，第二雜質區可包括n型電晶體的第二源極區/第二汲極區，且可形成於第二磊晶圖案118中。
在本發明的示例性實施例中，第二凹槽116可不形成於主動鰭片100a上，且第二磊晶圖案118可不形成於所述多個第二凹槽116中的每一者中。在此種情形中，n型雜質可被摻雜至主動鰭片100a的表面中，以使n型電晶體的第二源極區/第二汲極區可形成於主動鰭片100a的上部部分處。
在本發明的示例性實施例中，金屬矽化物圖案可形成於第一磊晶圖案114及第二磊晶圖案118中的每一者上。
第一絕緣圖案126可形成於排列在第一方向上的多個第一閘極結構148a中的鄰近的第一閘極結構148a之間，以使包括第一閘極結構148a的多個p型電晶體可彼此電性隔離。第一絕緣圖案126可與第一閘極結構148a中的每一者的相對的兩側間隔開。第一絕緣圖案126可位於兩個相鄰的第一閘極結構148a之間且與所述兩個相鄰的第一閘極結構148a間隔開。第一絕緣圖案126可形成於第一區上。第一絕緣圖案126可在第二方向上平行於第一閘極結構148a延伸且可穿透過所述基板的第一區。
第一絕緣圖案126可充當用於對p型電晶體的通道區施加壓縮應力的第一應力施加體。因此，第一絕緣圖案126可包含用於施加壓縮應力的第一絕緣材料。在本發明的示例性實施例中，第一絕緣圖案126可包括例如氧化矽。p型電晶體的通道區可對應於主動鰭片100a的與第一閘極結構148a接觸的部分，且可 被摻雜以n型雜質。由於所述通道區可對應於第一主動區中的主動鰭片100a的部分，因此第一絕緣圖案126的與所述基板的第一主動區接觸的部分可包含第一絕緣材料(例如氧化矽)以對p型電晶體的通道區施加壓縮應力。直接接觸可在將應力誘導或賦予至所述通道區方面更為有效。第一絕緣結構可僅含有第一絕緣材料或可除第一絕緣材料之外亦含有其他材料。在第一絕緣結構含有其他材料的情形中，與所述基板的第一主動區接觸的部分可包含第一絕緣材料以對p型電晶體的通道區施加壓縮應力，且其他部分可含有其他材料。舉例而言，若第一絕緣襯墊圖案形成於第一絕緣圖案126的底部及側壁上，則第一絕緣襯墊圖案可接觸所述基板的第一主動區且可包含第一絕緣材料以施加壓縮應力。若第一絕緣結構在其結構中在垂直堆疊於基板中的不同區段中及自基板垂直堆疊的不同區段中具有不同的材料，則與所述基板的第一主動區接觸的一或多個區段可包含第一絕緣材料以對p型電晶體的通道區施加壓縮應力，且其他不與所述基板的第一主動區接觸的其他區段可含有其他材料。
在本發明的示例性實施例中，第一絕緣圖案126的下表面可低於主動鰭片100a的下表面。第一絕緣圖案126的下表面亦可低於第一閘極結構148a的下表面。所述下表面可為底表面。第一絕緣圖案126可在實質上垂直於基板100的上表面的方向上延伸。第一絕緣圖案126可與第一源極區/第一汲極區中的每一者間隔開。因此，第一源極區/第一汲極區中的每一者可形成於第一閘 極結構148a與第一絕緣圖案126之間。
在本發明的示例性實施例中，第一絕緣圖案126的上表面及第一閘極結構148a的上表面可實質上彼此共面。
第二絕緣圖案132可形成於排列在第一方向上的多個第二閘極結構148b中的鄰近的第二閘極結構148b之間，以使包括第二閘極結構148b的多個n型電晶體可彼此電性隔離。第二絕緣圖案132可與第二閘極結構148b中的每一者的相對的兩側間隔開。第二絕緣圖案132可位於兩個相鄰的第二閘極結構148b之間且與所述兩個相鄰的第二閘極結構148b間隔開。第二絕緣圖案132可形成於第二區上。第二絕緣圖案132可在第二方向上平行於第二閘極結構148b延伸且可穿透過所述基板的第二區。
第二絕緣圖案132可充當用於對n型電晶體的通道區施加拉伸應力的第二應力施加體。因此，第二絕緣圖案132可包含用於施加拉伸應力的第二絕緣材料。在本發明的示例性實施例中，第二絕緣圖案132可包含例如氮化矽、氮氧化矽等。n型電晶體的通道區可對應於主動鰭片100a中的與第二閘極結構148b接觸的部分，且可被摻雜以p型雜質。由於所述通道區可對應於第二主動區中的主動鰭片100a的部分，因此第二絕緣圖案132中的與所述基板的第二主動區接觸的部分可包含例如氮化矽、氮氧化矽等第二絕緣材料，以對n型電晶體的通道區施加拉伸應力。
在本發明的示例性實施例中，第二絕緣圖案132的下表面可低於主動鰭片100a的下表面。第二絕緣圖案132的下表面亦 可低於第二閘極結構148b的下表面。第二絕緣圖案132可在實質上垂直於基板100的上表面的方向上延伸。第二絕緣圖案132可與第二源極區/第二汲極區中的每一者間隔開。因此，第二源極區/第二汲極區中的每一者可形成於第二閘極結構148b與第二絕緣圖案132之間。
在本發明的示例性實施例中，第二絕緣圖案132的上表面與第二閘極結構148b的上表面可實質上彼此共面。
在本發明的示例性實施例中，第一閘極結構148a、第二閘極結構148b、第一絕緣圖案126及第二絕緣圖案132中的每一者可在第一方向上具有實質上相同的寬度，且所述寬度被稱作第一寬度。
作為以上所述結構的結果，可由第一絕緣圖案126對p型電晶體的通道區施加壓縮應力，以使p型電晶體的電洞遷移率可得到提高。可由第二絕緣圖案132對n型電晶體的通道區施加拉伸應力，以使n型電晶體的電子遷移率可得到提高。因此，包括n型電晶體及p型電晶體的互補金屬氧化物半導體(complementary metal-oxide semiconductor，CMOS)電晶體可具有增強的電性特性。
接觸插塞156可形成於第一源極區/第一汲極區與第二源極區/第二汲極區中的每一者上。在本發明的示例性實施例中，接觸插塞156可包括障壁圖案152及金屬圖案154。
如上所述，第一絕緣圖案126可被形成為相鄰於p型電 晶體在第一方向上的兩側，且第二絕緣圖案132可被形成為相鄰於n型電晶體在第一方向上的兩側。第一絕緣圖案126可包含與第二絕緣圖案132的材料不同的材料。因此，n型電晶體與p型電晶體中的每一者可具有增強的電性特性。
在本發明的示例性實施例中，p型電晶體與n型電晶體可為鰭片型場效電晶體(fin field effect transistor，FinFET)。然而，在本發明的示例性實施例中，p型電晶體與n型電晶體可為分別包括第一絕緣圖案126及第二絕緣圖案132的其他類型的電晶體。舉例而言，第一絕緣圖案126及第二絕緣圖案132可包含於平面電晶體(planar transistor)或凹溝道電晶體(recessed channel transistor)中。此外，第一絕緣圖案126及第二絕緣圖案132可包含於形成於奈米線(nanowire)或奈米帶(nanobelt)上的電晶體中。亦即，p型電晶體可藉由第一絕緣圖案126而彼此電性隔離，其中第一絕緣圖案126可包含用於施加壓縮應力的第一材料。n型電晶體可藉由第二絕緣圖案132而彼此電性隔離，其中第二絕緣圖案132可包含用於施加拉伸應力的第二材料。
圖4A至圖14B是根據本發明示例性實施例說明製造半導體裝置的方法的各階段的平面圖及剖視圖。具體而言，圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A及圖14A是平面圖，且圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖12B、圖13B及圖14B是剖視圖。圖4B、圖5B、圖6B、圖7B、圖8B、圖9B、圖10B、圖11B、圖 12B、圖13B及圖14B是分別沿對應平面圖-圖4A、圖5A、圖6A、圖7A、圖8A、圖9A、圖10A、圖11A、圖12A、圖13A及圖14A-的線I-I’及線II-II’截取的剖視圖。
參照圖4A及圖4B，可藉由例如淺溝槽隔離(shallow trench isolation，STI)製程在基板100上形成隔離圖案101。基板100的位於隔離圖案101之間的部分可充當主動區。所述主動區可包括用於形成p型電晶體的第一主動區及用於形成n型電晶體的第二主動區。
在本發明的示例性實施例中，n型雜質可被摻雜至第一區中，以使n井可形成於第一區的上部部分處。此外，p型雜質可被摻雜至第二區中，以使p井可形成於第二區的上部部分處。第一區與第二區可在第一方向上延伸，且可彼此平行地排列。
基板100可被部分地蝕刻以在第一區及第二區中的每一者中形成多個主動鰭片100a。主動鰭片100a可在第一方向上延伸。
可於基板100上形成虛設閘極結構108a與虛設閘極結構108c及模具結構108b與模具結構108d，且虛設閘極結構108a與虛設閘極結構108c及模具結構108b與模具結構108d中的每一者可在實質上垂直於第一方向的第二方向上延伸而越過第一區及第二區。
虛設閘極結構108a與虛設閘極結構108c及模具結構108b與模具結構108d可藉由以下方法形成：在基板100上依序形成第一絕緣層、第一電極層及硬罩幕層；藉由微影製程 (photolithograph process)、利用光阻劑圖案(photoresist pattern)作為蝕刻罩幕將所述硬罩幕層圖案化以形成第一硬罩幕106；且利用第一硬罩幕106作為蝕刻罩幕依序蝕刻第一電極層及第一絕緣層。因此，虛設閘極結構108a與虛設閘極結構108c及模具結構108b與模具結構108d中的每一者可包括依序堆疊的虛設絕緣圖案102、第一電極104及第一硬罩幕106。
虛設絕緣圖案102可由氧化物(例如氧化矽)形成。第一電極104可由例如多晶矽形成。第一硬罩幕106可由氮化物(例如氮化矽)形成。
第一絕緣層可藉由例如化學氣相沈積(chemical vapor deposition，CVD)製程、原子層沈積(atomic layer deposition，ALD)製程等形成。作為另外一種選擇，可藉由在基板100的上部部分上進行熱氧化(thermal oxidation)製程形成第一絕緣層。可藉由例如化學氣相沈積製程、原子層沈積製程等形成所述電極層與第一硬罩幕層。
間隔壁層可形成於虛設閘極結構108a與虛設閘極結構108c、模具結構108b與模具結構108d、主動鰭片100a及隔離圖案101上。所述間隔壁層可由氮化物(例如氮化矽)形成。在本發明的示例性實施例中，所述間隔壁層可藉由例如化學氣相沈積製程、原子層沈積製程等形成。所述間隔壁層可被各向異性地蝕刻以在虛設閘極結構108a與虛設閘極結構108c的側壁及模具結構108b與模具結構108d的側壁中的每一者上形成間隔壁110。
在本發明的示例性實施例中，虛設閘極結構108a與虛設閘極結構108c可包括第一虛設閘極結構108a與第二虛設閘極結構108c。第一虛設閘極結構108a可藉由後續製程被替換為p型電晶體的閘極結構，且因此第一虛設閘極結構108a可形成於第一區上且隔離圖案101相鄰於第一區。第二虛設閘極結構108c可藉由後續製程被替換為n型電晶體的閘極結構，且因此第二虛設閘極結構108c可形成於第二區上且隔離圖案101相鄰於第二區。第一虛設閘極結構108a與第二虛設閘極結構108c可在隔離圖案101的部分上彼此接觸，且因此可與彼此合併。包括第一虛設閘極結構108a與第二虛設閘極結構108c的虛設閘極結構可在第二方向上延伸。
模具結構108b與108d可包括第一模具結構108b與第二模具結構108d。第一模具結構108b可藉由後續製程被替換為第一絕緣圖案，且第一絕緣圖案可將各p型電晶體彼此電性隔離。第二模具結構108d可藉由後續製程被替換為第二絕緣圖案，且第二絕緣圖案可將n型電晶體彼此電性隔離。第一模具結構108b與第二模具結構108d可在隔離圖案101的部分上彼此接觸，且因此可彼此合併。包括第一模具結構108b與第二模具結構108d的模具結構可在第二方向上延伸。由於藉由後續製程，第一模具結構108b可被替換為第一絕緣圖案且第二模具結構108d可被替換為第二絕緣圖案，因此第一絕緣圖案的一個端部部分可接觸位於隔離圖案101的部分上的第二絕緣圖案的一個端部部分，且因此第 一絕緣圖案與第二絕緣圖案可彼此合併成一個絕緣結構。
在本發明的示例性實施例中，多個虛設閘極結構108a與108c及多個模具結構108b與108d可在第一方向上交錯地形成，且可彼此間隔開。在本發明的示例性實施例中，虛設閘極結構108a與虛設閘極結構108c中的每一者在第一方向上的第一寬度可實質上等於模具結構108b與模具結構108d中的每一者在第一方向上的第一寬度。在本發明的示例性實施例中，虛設閘極結構108a與虛設閘極結構108c及模具結構108b與模具結構108d中的鄰近的虛設閘極結構108a與虛設閘極結構108c及鄰近的模具結構108b與模具結構108d之間在第一方向上的距離可實質上彼此相同。
參照圖5A及圖5B，可於第一區上在第一虛設閘極結構108a與第一模具結構108b之間的主動鰭片100a的上部部分處形成第一凹槽112。可形成包括第一源極區/第一汲極區的第一磊晶圖案114以填充第一凹槽112。
可於第二區中的基板100上形成第一蝕刻罩幕以覆蓋第二虛設閘極結構108c及第二模具結構108d。可利用第一蝕刻罩幕對第一虛設閘極結構108a與第一模具結構108b之間的主動鰭片100a的所述上部部分進行各向異性蝕刻以形成第一凹槽112。
第一磊晶圖案114可被形成為填充第一凹槽112。在本發明的示例性實施例中，多個第一磊晶圖案114可在第一方向上排列，且安置於第二方向上的第一磊晶圖案114中的鄰近的第一 磊晶圖案114可彼此連接以合併成單層圖案。
可利用由第一凹槽112暴露出的主動鰭片100a的表面部分作為種子執行選擇性磊晶成長(selective epitaxial growth，SEG)製程以形成第一磊晶圖案114。在本發明的示例性實施例中，第一磊晶圖案114可由矽鍺形成。
在本發明的示例性實施例中，當執行選擇性磊晶成長製程時，可將p型雜質在原位摻雜至第一磊晶圖案114中。因此，第一磊晶圖案114可充當p型電晶體的第一源極區/第一汲極區。
在本發明的示例性實施例中，在形成第一磊晶圖案114之後，可更將p型雜質植入至主動鰭片100a中，且可將基板100退火。
在本發明的示例性實施例中，可不形成第一凹槽112及第一磊晶圖案114。在此種情形中，可將p型雜質植入至第一虛設閘極結構108a與第一模具結構108b之間的主動鰭片100a的上部部分中，以形成p型電晶體的第一源極區/第一汲極區。
參照圖6A及圖6B，可於第二區中第二虛設閘極結構108c與第二模具結構108d之間的主動鰭片100a的上部部分處形成第二凹槽116。可形成包括第二源極區/第二汲極區的第二磊晶圖案118以填充第二凹槽116。
可於第一區中的基板100上形成第二蝕刻罩幕以覆蓋第一虛設閘極結構108a及第一模具結構108b。可利用第二蝕刻罩幕對第二虛設閘極結構108c與第二模具結構108d之間的主動鰭片 100a的所述上部部分進行各向異性蝕刻以形成第二凹槽116。
第二磊晶圖案118可被形成為填充第二凹槽116。具體而言，可利用由第二凹槽116暴露出的主動鰭片100a的表面部分作為種子執行選擇性磊晶成長(SEG)製程而形成第二磊晶圖案118。在本發明的示例性實施例中，第二磊晶圖案118可由矽形成。
在本發明的示例性實施例中，當執行選擇性磊晶成長製程時，可將n型雜質在原位摻雜至第二磊晶圖案118中。因此，第二磊晶圖案118可充當n型電晶體的第二源極區/第二汲極區。
在本發明的示例性實施例中，在形成第二磊晶圖案118之後，可更將n型雜質植入至主動鰭片100a中，且可將基板100退火。
在本發明的示例性實施例中，可不形成第二凹槽116及第二磊晶圖案118。在此種情形中，可將n型雜質植入至第二虛設閘極結構108c與第二模具結構108d之間的主動鰭片100a的上部部分中，以形成n型電晶體的第二源極區/第二汲極區。
在本發明的示例性實施例中，可改變形成第一磊晶圖案114的製程與形成第二磊晶圖案118的製程的次序。亦即，在形成第二磊晶圖案118之後，可形成第一磊晶圖案114。在本發明的示例性實施例中，可僅執行形成第一磊晶圖案114的製程與形成第二磊晶圖案118的製程中的一者。
參照圖7A及圖7B，可在基板100上形成覆蓋虛設閘極結構108a與虛設閘極結構108c、模具結構108b與模具結構108d、 第一磊晶圖案114與第二磊晶圖案118及隔離圖案101的絕緣夾層120。
絕緣夾層120可藉由以下方式形成：形成覆蓋虛設閘極結構108a與虛設閘極結構108c、模具結構108b與模具結構108d、第一磊晶圖案114與第二磊晶圖案118及隔離圖案101的絕緣層；並將所述絕緣層平坦化，直至暴露出虛設閘極結構108a與虛設閘極結構108c的上表面及模具結構108b與模具結構108d的上表面。在本發明的示例性實施例中，可藉由化學機械拋光(chemical mechanical polishing)/平坦化(Planarization)製程及/或回蝕(etch back)製程執行平坦化製程。
可形成第三蝕刻罩幕122以僅暴露出第一模具結構108b的上表面。可利用第三蝕刻罩幕122依序蝕刻第一模具結構108b及位於第一模具結構108b之下的基板100以形成第一溝槽124。第一溝槽124的底部可低於位於主動鰭片100a之間的基板100的上表面。亦即，第一溝槽124的底部可低於主動鰭片100a的底部。
可然後移除第三蝕刻罩幕122。因此，第一虛設閘極結構108a可保留於第一區上，且第二虛設閘極結構108c與第二模具結構108d可保留於第二區上。
參照圖8A及圖8B，可形成第一絕緣圖案126以填充第一溝槽124。具體而言，可形成包含第一絕緣材料的第一絕緣層以填充第一溝槽124。第一絕緣材料可施加壓縮應力。在本發明的示 例性實施例中，第一絕緣材料可包括氧化矽。在本發明的示例性實施例中，可藉由例如化學氣相沈積製程、旋塗(spin coating)製程、原子層沈積製程等形成第一絕緣層。在本發明的示例性實施例中，第一絕緣材料可包括金屬氧化物或金屬氧化物的混合物。各種金屬氧化物的組合可改變應力且可獲得高的壓縮應力值。
可將第一絕緣層平坦化，直至暴露出第一虛設閘極結構108a的上表面、第二虛設閘極結構108c的上表面及第二模具結構108d的上表面，以在第一溝槽124中形成第一絕緣圖案126。
第一絕緣圖案126可對p型電晶體的通道區施加壓縮應力。所述通道區可為位於第一虛設閘極結構108a之下的基板100的部分。此外，多個p型電晶體可藉由第一絕緣圖案126而彼此電性隔離。
參照圖9A及圖9B，可形成第四蝕刻罩幕128以僅暴露出第二模具結構108d的上表面。可利用第四蝕刻罩幕128依序蝕刻第二模具結構108d及位於第二模具結構108d之下的基板100以形成第二溝槽130。第二溝槽130的底部可低於位於主動鰭片100a之間的基板100的上表面。亦即，第二溝槽130的底部可低於主動鰭片100a的底部。
可然後移除第四蝕刻罩幕128。因此，第一虛設閘極結構108a與第二虛設閘極結構108c可分別保留於第一區與第二區上。
參照圖10A及圖10B，可形成第二絕緣圖案132以填充 第二溝槽130。具體而言，可形成包含第二絕緣材料的第二絕緣層以填充第二溝槽130。第二絕緣材料可施加拉伸應力。在本發明的示例性實施例中，第二絕緣材料可包括氮化矽。在本發明的示例性實施例中，可藉由例如化學氣相沈積製程、原子層沈積製程等形成第二絕緣層。在本發明的示例性實施例中，第一絕緣材料可包括金屬氧化物或金屬氧化物的混合物。各種金屬氧化物的組合可改變應力且可獲得高的拉伸應力值。
可將第二絕緣層平坦化，直至暴露出第一虛設閘極結構108a與第二虛設閘極結構108c的上表面，以在第二溝槽130中形成第二絕緣圖案132。
第二絕緣圖案132可對n型電晶體的通道區施加拉伸應力。所述通道區可為位於第二虛設閘極結構108c之下的基板100的部分。此外，多個n型電晶體可藉由第二絕緣圖案132而彼此電性隔離。
在本發明的示例性實施例中，可改變形成第一絕緣層126的製程及形成第二絕緣圖案132的製程的次序。在本發明的示例性實施例中，可僅執行形成第一絕緣圖案126的製程及形成第二絕緣圖案132的製程中的一者。
參照圖11A及圖11B，可形成第五蝕刻罩幕134以僅暴露出第一虛設閘極結構108a與第二虛設閘極結構108c的上表面。
可利用第五蝕刻罩幕134對第一虛設閘極結構108a與第二虛設閘極結構108c進行蝕刻，以形成第三溝槽136。第三溝 槽136可在第二方向上橫跨第一區與第二區延伸。藉由第三溝槽136可暴露出主動鰭片100a的部分。
參照圖12A及圖12B，可在第一區的第三溝槽136中形成第一初級閘極結構149a，且可在第二區的第三溝槽136中形成第二初級閘極結構149b。
可於第三溝槽136的內壁及絕緣夾層120上共形地形成閘極絕緣層。所述閘極絕緣層可由具有較氮化矽的介電常數高的介電常數的金屬氧化物形成。所述閘極絕緣層可包含例如氧化鉿(hafnium oxide，HfO2)、氧化鉭(tantalum oxide，Ta2O5)、氧化鋯(zirconium oxide，Zr2O2)等。
在本發明的示例性實施例中，在形成所述閘極絕緣層之前，可在由第三溝槽136暴露出的主動鰭片100a的表面上更形成介面圖案。
可於閘極絕緣層上共形地形成第一導電層，且可移除位於第二區中的第一導電層的部分。可於第一區中的第一導電層上及第二區中的閘極絕緣層上共形地形成第二導電層。因此，第一導電層與第二導電層可依序形成於第一區中的閘極絕緣層上，且第二導電層可形成於第二區中的閘極絕緣層上。第一導電層可由具有大於約4.5電子伏特的功函數的金屬或金屬合金形成。第二導電層可由具有小於約4.5電子伏特的功函數的金屬或金屬合金形成。
第三導電層可形成於第二導電層上以填充第三溝槽 136。第三導電層可由例如鋁(Al)、銅(Cu)、鎢(W)、鈷(Co)等金屬或其金屬氮化物形成。
可將第一導電層、第二導電層與第三導電層及閘極絕緣層平坦化，直至暴露出絕緣夾層120的上表面以分別形成初級第一導電圖案141、初級第二導電圖案142、初級第三導電圖案144及初級閘極絕緣圖案140。在本發明的示例性實施例中，可藉由化學機械拋光/平坦化製程及/或回蝕製程執行平坦化製程。
作為以上所述製程的結果，可在第一區中的第三溝槽136中形成包括初級閘極絕緣圖案140、初級第一導電圖案141、初級第二導電圖案142及初級第三導電圖案144的第一初級閘極結構149a。可在第二區中的第三溝槽136中形成包括初級閘極絕緣圖案140、初級第二導電圖案142及初級第三導電圖案144的第二初級閘極結構149b。
參照圖13A及圖13B，可對第三溝槽136中的初級閘極絕緣圖案140的、初級第一導電圖案141的、初級第二導電圖案142的及初級第三導電圖案144的上部部分進行部分地蝕刻以形成凹槽。可形成硬罩幕層以填充所述凹槽。可將所述硬罩幕層平坦化，直至暴露出絕緣夾層120的上表面以形成硬罩幕146。所述硬罩幕層可由氮化物(例如氮化矽、氮氧化矽等)形成。因此，可在第一區中的第三溝槽136中形成包括閘極絕緣圖案140a、第一導電圖案141a、第二導電圖案142a、電極圖案144a及硬罩幕146的第一閘極結構148a。可在第二區中的第三溝槽136中形成 包括閘極絕緣圖案140a、第二導電圖案142a、電極圖案144a及硬罩幕146的第二閘極結構148b。
第一閘極結構148a與第二閘極結構148b可彼此接觸，以使第一閘極結構148a與第二閘極結構148b可被合併以形成閘極結構。所述閘極結構可在第二方向上橫跨第一區與第二區延伸。
所述閘極結構、第一絕緣圖案126及第二絕緣圖案132可在第一方向上具有第一寬度。
參照圖14A及圖14B，可於第一源極區/第一汲極區與第二源極區/第二汲極區中的每一者上穿透過絕緣夾層120而形成接觸插塞156。
可於絕緣夾層120上形成第六蝕刻罩幕。可利用第六蝕刻罩幕對絕緣夾層120進行蝕刻，以形成暴露出第一源極區/第一汲極區與第二源極區/第二汲極區中的每一者的接觸孔。
可於所述接觸孔的內壁上共形地形成障壁層，且可於所述障壁層上形成金屬層以填充所述接觸孔。可將所述障壁層與所述金屬層平坦化，直至暴露出絕緣夾層120的上表面以形成包括障壁圖案152及金屬圖案154的接觸插塞156。
如上所述，在半導體裝置中，與p型電晶體在第一方向上的兩側相鄰的第一絕緣圖案126及與n型電晶體在第一方向上的兩側相鄰的第二絕緣圖案132可包含彼此不同的材料。因此，n型電晶體與p型電晶體中的每一者可具有增強的電性特性。
圖15是說明根據本發明示例性實施例的半導體裝置的 剖視圖。
除第二絕緣圖案結構外，圖15所示的半導體裝置可與圖1、圖2、圖3A與圖3B所示的半導體裝置實質上相同或相似。因此，相同的參考編號指代相同的元件，且為簡潔起見，以下不再對其予以贅述。
參照圖15，基板100可包括用於形成p型電晶體的第一區及用於形成n型電晶體的第二區。可在基板100上形成多個閘極結構、第一源極區/第一汲極區、第二源極區/第二汲極區、第一絕緣圖案126及第二絕緣圖案結構133。第一絕緣圖案126可施加壓縮應力，且第二絕緣圖案結構133可施加拉伸應力。
所述閘極結構中的每一者可在第二方向上延伸。形成於第一區中的閘極結構148a的部分可充當p型電晶體的閘極，且形成於第二區中的閘極結構148b的部分可充當n型電晶體的閘極。p型電晶體的閘極被稱作第一閘極結構148a，且n型電晶體的閘極被稱作第二閘極結構148b。
在本發明的示例性實施例中，第一磊晶圖案114可相鄰於第一閘極結構148a而形成。第一磊晶圖案114可被摻雜以p型雜質，以使第一磊晶圖案114可充當p型電晶體的第一源極區/第一汲極區。在本發明的示例性實施例中，第二磊晶圖案118可相鄰於第二閘極結構148b而形成。第二磊晶圖案118可被摻雜以n型雜質，以使第二磊晶圖案118可充當n型電晶體的第二源極區/第二汲極區。
第一絕緣圖案126可形成於排列在第一方向上的多個第一閘極結構148a中的鄰近的第一閘極結構148a之間，以使包括第一閘極結構148a的多個p型電晶體可彼此電性隔離。第一絕緣圖案126可形成於第一區中，且可在第二方向上延伸。第一絕緣圖案126可包含用於施加壓縮應力的第一絕緣材料。在本發明的示例性實施例中，第一絕緣圖案126可包含例如氧化矽。
第二絕緣圖案結構133可形成於排列在第一方向上的多個第二閘極結構148b中的鄰近的第二閘極結構148b之間，以使包括第二閘極結構148b的多個n型電晶體可彼此電性隔離。第二絕緣圖案結構133可形成於第二區中，且可在第二方向上延伸。
第二絕緣圖案結構133可包括第二絕緣襯墊圖案132a與第二絕緣圖案132b。第二絕緣襯墊圖案132a可直接形成於基板100上，且第二絕緣圖案132b可形成於第二絕緣襯墊圖案132a上。第二絕緣襯墊圖案132a可環繞第二絕緣圖案132b的側壁及底部。因此，用於施加拉伸應力的第二絕緣結構可包括如前一實施例中闡述的第二絕緣圖案132或包括上述包括第二絕緣襯墊圖案132a與第二絕緣圖案132b的第二絕緣圖案結構133。在本發明的示例性實施例中，第二絕緣圖案132b可具有與第一絕緣圖案126的材料實質上相同的材料。作為另外一種選擇，第二絕緣圖案132b可具有與第一絕緣圖案126的材料不同的材料。
在本發明的示例性實施例中，第二絕緣襯墊圖案132a可在每一層中含有包含不同材料的兩個或更多個層。第二絕緣襯 墊圖案的所述多個層可對通道區施加拉伸應力。
第二絕緣襯墊圖案132a可包含用於施加拉伸應力的第二絕緣材料。在本發明的示例性實施例中，第二絕緣襯墊圖案132a可包含例如氮化矽。第二絕緣襯墊圖案132a可對n型電晶體的通道區施加拉伸應力。由於所述通道區可對應於第二主動區中的主動鰭片100a的部分，因此第二絕緣圖案結構133的與基板的第二主動區接觸的部分(第二絕緣襯墊圖案132a)可包含例如氮化矽等第二絕緣材料，以對n型電晶體的通道區施加拉伸應力。因此，p型電晶體與n型電晶體的電荷遷移率可分別得到提高。包括n型電晶體與p型電晶體的互補金屬氧化物半導體電晶體可具有增強的電性特性。
接觸插塞156可形成於第一源極區/第一汲極區與第二源極區/第二汲極區中的每一者上。
圖16A及圖16B分別是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖及剖視圖。具體而言，圖16B包括沿圖16A所示的線I-I’及線II-II’截取的橫截面。
如圖16A及圖16B所示的方法可包括與參照圖4A至圖14B所示的方法的製程實質上相同或相似的製程。因此，相同的參考編號指代相同的元件，且為簡潔起見，以下不再對其予以贅述。
首先，可執行與參照圖4A至圖9B所示的製程實質上相同或相似的製程。因此，可於基板100上形成第一絕緣圖案126 與第二溝槽130。第一絕緣圖案126可包含第一絕緣材料。
參照圖16A及圖16B，可於第二溝槽130的內壁及絕緣夾層120上共形地形成第二絕緣襯墊層。可於所述第二絕緣襯墊層上形成第一絕緣層以填充第二溝槽130。
第二絕緣襯墊層可由用於施加拉伸應力的第二材料形成。在本發明的示例性實施例中，所述第二材料可包括例如氮化矽。第二絕緣襯墊層可藉由例如化學氣相沈積製程、原子層沈積製程等形成。第二絕緣襯墊層可對位於第二虛設閘極結構108c之下的基板施加拉伸應力。
在本發明的示例性實施例中，第一絕緣層可包含第一絕緣材料。作為另外一種選擇，第一絕緣層可包含與第一絕緣材料不同的材料。
可將第一絕緣層及第二絕緣襯墊層平坦化，直至暴露出第一虛設閘極結構108a及第二虛設閘極結構108c的上表面，以在第二溝槽130中形成第二絕緣圖案結構133。第二絕緣圖案結構133可包括第二絕緣襯墊圖案132a及第二絕緣圖案132b。
在圖16A及圖16B所示的製程階段之後，可執行與參照圖11A至圖14B所示的製程實質上相同或相似的製程，以完成半導體裝置。
圖17A至圖19B是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖及剖視圖。
首先，可執行與參照圖4A至圖6B所示的製程實質上相 同或相似的製程。因此，可於基板100上形成第一磊晶圖案114及第二磊晶圖案118。
參照圖17A及圖17B，可形成絕緣夾層120以覆蓋虛設閘極結構108a與虛設閘極結構108c、模具結構108b與模具結構108d、第一磊晶圖案114與第二磊晶圖案118及隔離圖案101。
可形成第三蝕刻罩幕122a以僅暴露出第一模具結構108b與第二模具結構108d的上表面。可利用第三蝕刻罩幕依序蝕刻第一模具結構108b與第二模具結構108d及位於第一模具結構108b與第二模具結構108d之下的基板100，以形成第一溝槽124a。第一溝槽124a的底部可低於位於主動鰭片100a之間的基板100的上表面。亦即，第一溝槽124a的底部可低於主動鰭片100a的底部。
可然後移除第三蝕刻罩幕122a。因此，第一虛設閘極結構108a與第二虛設閘極結構108c可分別保留於第一區與第二區上。
參照圖18A及圖18B，可於第一溝槽124a的側壁與底部及絕緣夾層120上共形地形成初級第二絕緣襯墊層。所述初級第二絕緣襯墊層可包含用於施加拉伸應力的第二材料。所述初級第二絕緣襯墊層可藉由例如化學氣相沈積製程、原子層沈積製程等形成。在本發明的示例性實施例中，所述第二材料可包括氮化矽。
可移除形成於第一區中的初級第二絕緣襯墊層的部 分，以在第二區中的第一溝槽124a的側壁與底部及絕緣夾層120上形成第二絕緣襯墊層131。作為另外一種選擇，並非在第一區與第二區二者中的第一溝槽124a的側壁與底部上形成初級第二絕緣襯墊層，而是可僅在第二區中的第一溝槽124a的側壁與底部上形成第二絕緣襯墊層，此時可不需要移除形成於第一區中的初級第二絕緣襯墊層的部分。另一方面，僅在一個區域上形成共形層可能並不容易，且可能需要高階選擇性化學氣相沈積製程或局部矽氮化製程。
參照圖19A及圖19B，可於第二絕緣襯墊層131與絕緣夾層120上形成第一絕緣層以填充第一溝槽124a。
可形成包含用於施加壓縮應力的第一材料的第一絕緣層以填充第一溝槽124a。在本發明的示例性實施例中，第一材料可包括氧化矽。可藉由例如化學氣相沈積製程、旋塗製程、原子層沈積製程等形成第一絕緣層。在本發明的示例性實施例中，第一材料可包括金屬氧化物或金屬氧化物的混合物。各種金屬氧化物的組合可改變所述應力且可獲得高的壓縮應力值。
可將第一絕緣層平坦化，直至暴露出第一虛設閘極結構108a與第二虛設閘極結構108c的上表面。因此，可於第一區中的第一溝槽124a中形成第一絕緣圖案126，且可於第二區中的第一溝槽124a中形成包括第二絕緣襯墊圖案132a與第二絕緣圖案132b的第二絕緣圖案結構133。在此種情形中，第二絕緣圖案132b可具有與第一絕緣圖案126的材料實質上相同的材料。
在圖19A及圖19B所示的製程階段之後，可執行與參照圖11A至圖14B所示的製程實質上相同或相似的製程，以完成半導體裝置。
圖20是說明根據本發明示例性實施例的半導體裝置的剖視圖。
除第一絕緣圖案結構外，如圖20所示的半導體裝置可與圖1、圖2、圖3A與圖3B所示的半導體裝置實質上相同或相似。因此，相同的參考編號指代相同的元件，且為簡潔起見，以下不再對其予以贅述。
參照圖20，基板100可包括用於形成p型電晶體的第一區及用於形成n型電晶體的第二區。可在基板100上形成第一閘極結構148a與第二閘極結構148b、第一源極區/第一汲極區、第二源極區/第二汲極區、第一絕緣圖案結構127及第二絕緣圖案132。第一絕緣圖案結構127可施加壓縮應力，且第二絕緣圖案132可施加拉伸應力。
第一絕緣圖案結構127可形成於排列在第一方向上的多個第一閘極結構148a中的鄰近的第一閘極結構148a之間，以使包括第一閘極結構148a的多個p型電晶體可彼此電性隔離。第一絕緣圖案結構127可在第二方向上延伸。第一絕緣圖案結構127可包括第一絕緣襯墊圖案126a與第一絕緣圖案126b。第一絕緣襯墊圖案126a可直接形成於基板100上，且第一絕緣圖案126b可形成於第一絕緣襯墊圖案126a上。第一絕緣襯墊圖案126a可環 繞第一絕緣圖案126b的側壁與底部。因此，用於施加壓縮應力的第一絕緣結構可包括如在前一實施例中闡述的第一絕緣圖案126或包括上述包括第一絕緣襯墊圖案126a與第一絕緣圖案126b的第一絕緣圖案結構127。
在本發明的示例性實施例中，第一絕緣襯墊圖案126a可在每一層中含有包含不同材料的兩個或更多個層。第一絕緣襯墊圖案的所述多個層可對p型電晶體的通道區施加壓縮應力。
第一絕緣襯墊圖案126a可包含用於施加壓縮應力的第一絕緣材料。在本發明的示例性實施例中，第一絕緣襯墊圖案126a可包含例如氧化矽。第一絕緣襯墊圖案126a可對p型電晶體的通道區施加壓縮應力。由於通道區可對應於第一主動區中的主動鰭片100a的部分，因此第一絕緣圖案結構127的與基板的第一主動區接觸的部分(第一絕緣襯墊圖案126a)可包含第一絕緣材料(例如，氧化矽)，以對p型電晶體的通道區施加壓縮應力。
第二絕緣圖案132可形成於排列在第一方向上的多個第二閘極結構148b中的鄰近的第二閘極結構148b之間，以使包括第二閘極結構148b的多個n型電晶體可彼此電性隔離。第二絕緣圖案132可在第二方向上延伸。
第二絕緣圖案132可包含用於施加拉伸應力的第二絕緣材料。在本發明的示例性實施例中，第二絕緣圖案132可包含例如氮化矽。
在本發明的示例性實施例中，第二絕緣圖案132可具有 與第一絕緣圖案126b的材料實質上相同的材料。作為另外一種選擇，第二絕緣圖案132可具有與第一絕緣圖案126b的材料不同的材料。
如上所述，可分別藉由第一絕緣圖案結構127與第二絕緣圖案132提高p型電晶體與n型電晶體的電荷遷移率。因此，包括n型電晶體及p型電晶體的互補金屬氧化物半導體電晶體可具有增強的電性特性。
在本發明的示例性實施例中，上述第二絕緣圖案132可被替換為圖15所示的第二絕緣圖案結構133。在此種情形中，基板100可包括用於形成p型電晶體的第一區及用於形成n型電晶體的第二區。可在基板100上形成第一閘極結構148a與第二閘極結構148b、第一源極區/第一汲極區、第二源極區/第二汲極區、第一絕緣圖案結構127及第二絕緣圖案結構133。第一絕緣圖案結構127可對p型電晶體的通道區施加壓縮應力，且第二絕緣圖案結構133可對n型電晶體的通道區施加拉伸應力。
圖21A及圖21B分別是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖與剖視圖。
首先，可執行與參照圖4A至圖7B所示的製程實質上相同或相似的製程。因此，可於基板100上形成第一溝槽124。
參照圖21A及圖21B，可於第一溝槽124的內壁及絕緣夾層120上共形地形成第一絕緣襯墊層。可在第一絕緣襯墊層上形成第一絕緣層以填充第一溝槽124。
第一絕緣襯墊層可包含用於施加壓縮應力的第一材料。在本發明的示例性實施例中，所述第一材料可包括氧化矽。第一絕緣襯墊層可藉由例如化學氣相沈積製程、原子層沈積製程等形成。因此，可由第一絕緣襯墊層對基板100的位於第一虛設閘極結構108a之下的部分施加壓縮應力。
可將第一絕緣層與第一絕緣襯墊層平坦化，直至暴露出第一虛設閘極結構108a與第二虛設閘極結構108c的上表面，以在第一溝槽124中形成包括第一絕緣襯墊圖案126a與第一絕緣圖案126b的第一絕緣圖案結構127。
在圖21A及圖21B所示的製程階段之後，可執行與參照圖9A至圖14B所示的製程實質上相同或相似的製程，以完成半導體裝置。
圖22A及圖22B分別是說明根據本發明示例性實施例的製造半導體裝置的方法的各階段的平面圖及剖視圖。
首先，可執行與參照圖4A至圖6B所示的製程實質上相同或相似的製程。因此，可在基板100上形成第一磊晶圖案114與第二磊晶圖案118。如參照圖17A及圖17B所示，可對第一模具結構108b與第二模具結構108d及位於第一模具結構108b與第二模具結構108d之下的基板100進行蝕刻，以形成第一溝槽124a。
參照圖22A及圖22B，可於第一溝槽124a的側壁與底部及絕緣夾層120上共形地形成初級第一絕緣襯墊層。初級第一絕緣襯墊層可包含用於施加壓縮應力的第一材料。第一絕緣襯墊 層可藉由例如化學氣相沈積製程、原子層沈積製程等形成。在本發明的示例性實施例中，第一材料可包括氧化矽。
可對第二區中的初級第一絕緣襯墊層的部分進行蝕刻以形成第一絕緣襯墊層。第一絕緣襯墊層可形成於第一區中的第一溝槽124a的側壁與底部及絕緣夾層120上。作為另外一種選擇，並非在第一區與第二區二者中的第一溝槽124a的側壁與底部上形成初級第一絕緣襯墊層，而是可僅在第一區中的第一溝槽124a的側壁與底部上形成第一絕緣襯墊層，此時可不需要移除形成於第二區中的初級第一絕緣襯墊層的部分。另一方面，僅在一個區域上形成共形層可能並不容易，且可能需要高階選擇性化學氣相沈積製程或局部矽氮化製程。
可於絕緣夾層120與第一絕緣襯墊層上形成第二絕緣層以填充第一溝槽124a。具體而言，可形成包含第二材料的第二絕緣層以填充第一溝槽124a。第二絕緣材料可為用於施加拉伸應力的材料。在本發明的示例性實施例中，第二材料可包含例如氮化矽。可藉由例如化學氣相沈積製程、原子層沈積製程等形成第二絕緣層。在本發明的示例性實施例中，第二材料可包括金屬氧化物或金屬氧化物的混合物。各種金屬氧化物的組合可改變應力且可獲得高的拉伸應力值。
可將第二絕緣層平坦化，直至暴露出第一虛設閘極結構108a與第二虛設閘極結構108c的上表面。因此，可於第一區中的第一溝槽124a中形成包括第一絕緣襯墊圖案126a與第一絕緣圖 案126b的第一絕緣圖案結構127，且可於第二區中的第一溝槽124a中形成第二絕緣圖案132。在此種情形中，第一絕緣圖案126b可具有與第二絕緣圖案132的材料實質上相同的材料。
在圖22A及圖22B所示的製程階段之後，可執行與參照圖11A至圖14B所示的製程實質上相同或相似的製程，以完成半導體裝置。
圖23A及圖23B分別是說明根據本發明示例性實施例的半導體裝置的平面圖及剖視圖。具體而言，圖23B包括沿圖23A所示的線I-I’及線II-II’截取的橫截面。
除第二絕緣圖案外，圖23A及圖23B所示的半導體裝置可與圖1、圖2、圖3A與圖3B所示的半導體裝置實質上相同或相似。因此，相同的參考編號指代相同的元件，且為簡潔起見，以下不再對其予以贅述。
參照圖23A至圖23B，基板100可包括用於形成p型電晶體的第一區及用於形成n型電晶體的第二區。可於基板100上形成第一閘極結構148a與第二閘極結構148b、第一源極區/第一汲極區、第二源極區/第二汲極區、第一絕緣圖案126及第二絕緣圖案135。第一絕緣圖案126可施加壓縮應力，且第二絕緣圖案135可施加拉伸應力。
第一絕緣圖案126可形成於排列在第一方向上的多個第一閘極結構148a中的鄰近的第一閘極結構148a之間，以使包括第一閘極結構148a的多個p型電晶體可彼此電性隔離。第一絕緣 圖案126可在第一方向上具有第一寬度，且可在第二方向上延伸。第一絕緣圖案126可包含用於施加壓縮應力的第一材料。在本發明的示例性實施例中，第一絕緣圖案126可包含例如氧化矽。
第二絕緣圖案135可形成於排列在第一方向上的多個第二閘極結構148b中的鄰近的第二閘極結構148b之間，以使包括第二閘極結構148b的多個n型電晶體可彼此電性隔離。第二絕緣圖案135可在第一方向上具有不同於第一寬度的第二寬度，且可在第二方向上延伸。在本發明的示例性實施例中，第二寬度可大於第一寬度。作為另外一種選擇，第二寬度可小於第一寬度。
第二絕緣圖案135可包含用於施加拉伸應力的第二絕緣材料。可藉由第二絕緣圖案135的第二寬度來控制施加至n型電晶體上的拉伸應力。在本發明的示例性實施例中，當第二寬度大於第一寬度時，拉伸應力可較大。作為另外一種選擇，當第二寬度小於第一寬度時，壓縮應力可較大。
如上所述，可分別藉由第一絕緣圖案126與第二絕緣圖案135提高p型電晶體與n型電晶體的電荷遷移率。因此，包括n型電晶體及p型電晶體的互補金屬氧化物半導體電晶體可具有增強的電性特性。
可於第一源極區/第一汲極區與第二源極區/第二汲極區中的每一者上形成接觸插塞156。
可藉由執行與參照圖4A至圖14B所示的製程實質上相同或相似的製程來製造圖23A及圖23B所示的半導體。
在本發明的示例性實施例中，第二溝槽可被形成為具有較第一溝槽的第一寬度大的第二寬度。作為另外一種選擇，當形成虛設閘極結構與模具結構時，第一模具結構可被形成為在第一方向上具有第一寬度，且第二模具結構可被形成為具有不同於第一寬度的第二寬度。因此，可於基板上形成所述半導體裝置。
在本發明的示例性實施例中，上述第二絕緣圖案135可被替換為除具有不相似的寬度外皆與圖15所示第二絕緣圖案結構133相似的第二絕緣圖案結構。具有不相似的寬度的第二絕緣圖案結構可包括第二絕緣襯墊圖案及第二絕緣圖案，且可在第一方向上具有與第一寬度不同的第三寬度，並且可在第二方向上延伸。第二絕緣襯墊圖案可包含用於施加拉伸應力的第二絕緣材料。第三寬度可大於第一寬度。作為另外一種選擇，第三寬度可小於第一寬度。
可改變上述寬度。舉例而言，第二絕緣圖案結構可具有第一寬度，且第一絕緣圖案126可具有第三寬度。此外，第一寬度可等於或可不等於第一閘極結構148a與第二閘極結構148b的寬度。
圖24A及圖24B分別是說明根據本發明示例性實施例的半導體裝置的平面圖及剖視圖。具體而言，圖24B包括沿圖24A所示的線I-I’及線II-II’截取的橫截面。
除第一絕緣圖案外，圖24A及圖24B所示的半導體裝置可與圖1、圖2、圖3A與圖3B所示的半導體裝置實質上相同或相 似。因此，相同的參考編號指代相同的元件，且為簡潔起見，以下不再對其予以贅述。
參照圖24A至圖24B，基板100可包括用於形成p型電晶體的第一區與用於形成n型電晶體的第二區。可在基板100上形成第一閘極結構148a與第二閘極結構148b、第一源極區/第一汲極區、第二源極區/第二汲極區、第一絕緣圖案129及第二絕緣圖案132。第一絕緣圖案129可施加壓縮應力，且第二絕緣圖案132可施加拉伸應力。
第一閘極結構148a與第二閘極結構148b可在第一方向上具有第一寬度。
第一絕緣圖案129可形成於排列在第一方向上的多個第一閘極結構148a中的鄰近的第一閘極結構148a之間，以使包括第一閘極結構148a與第二閘極結構148b的多個p型電晶體可彼此電性隔離。第一絕緣圖案129可在第一方向上具有不同於第一寬度的第二寬度，且可在第二方向上延伸。在本發明的示例性實施例中，第二寬度可大於第一寬度。作為另外一種選擇，第二寬度可小於第一寬度。
第二絕緣圖案132可形成於排列在第一方向上的多個第二閘極結構148b中的鄰近的第二閘極結構148b之間，以使包括第二閘極結構148b的多個n型電晶體可彼此電性隔離。第二絕緣圖案132可在第一方向上具有第一寬度，且可在第二方向上延伸。
第二絕緣圖案132可包含用於施加拉伸應力的第二絕緣 材料。
如上所述，可分別藉由第一絕緣圖案129及第二絕緣圖案132提高p型電晶體與n型電晶體的電荷遷移率。因此，包括n型電晶體及p型電晶體的互補金屬氧化物半導體電晶體可具有增強的電性特性。
可於第一源極區/第一汲極區與第二源極區/第二汲極區中的每一者上形成接觸插塞156。
可藉由執行與參照圖4A至圖14B所示的製程實質上相同或相似的製程來製造圖24A及圖24B所示的半導體。
在本發明的示例性實施例中，第一溝槽可被形成為具有較第二模具結構的寬度大的寬度。作為另外一種選擇，當形成虛設閘極結構與模具結構時，第一模具結構可被形成為在第一方向上具有第二寬度，且第二模具結構可被形成為在第一方向上具有第一寬度。因此，可於基板上形成半導體裝置。
在本發明的示例性實施例中，上述第一絕緣圖案129可被替換為除具有不相似的寬度以外皆與圖20所示第一絕緣圖案結構127相似的第一絕緣圖案結構。具有不相似的寬度的第一絕緣圖案結構可包括第一絕緣襯墊圖案與第一絕緣圖案，且可在第一方向上具有不同於第一寬度的第四寬度，並且可在第二方向上延伸。第一絕緣襯墊圖案可包含用於施加壓縮應力的第一絕緣材料。第四寬度可大於第一寬度。作為另外一種選擇，第四寬度可小於第一寬度。
可改變上述寬度。舉例而言，第一絕緣圖案結構可具有第一寬度，所述第一寬度可為第一閘極結構148a與第二閘極結構148b的寬度，且第二絕緣圖案132可具有第四寬度。此外，第一閘極結構148a與第二閘極結構148b可具有與第一寬度不同的寬度。
在本發明的示例性實施例中，基板100可包括用於形成p型電晶體的第一區與用於形成n型電晶體的第二區。可在基板100上形成第一閘極結構148a與第二閘極結構148b、第一源極區/第一汲極區、第二源極區/第二汲極區、第一絕緣圖案結構127及第二絕緣圖案結構133。除寬度可不同外，此處闡述的第一絕緣圖案結構127具有與圖20所示的第一絕緣圖案結構127的結構相同的結構。除寬度可不同外，此處闡述的第二絕緣圖案結構133具有與圖15所示的第二絕緣圖案結構133的結構相同的結構。第一絕緣圖案結構127可對p型電晶體的通道區施加壓縮應力，且第二絕緣圖案結構133可對n型電晶體的通道區施加拉伸應力。第一絕緣圖案結構127可具有第五寬度且第二絕緣圖案結構133可具有第六寬度。第六寬度可大於第五寬度。作為另外一種選擇，第六寬度可小於第五寬度。
所述半導體裝置可應用至記憶體裝置及/或包括電晶體的邏輯裝置。
上述是對本發明示例性實施例的說明而不應被視為對其的限制。儘管已闡述了本發明的少許示例性實施例，但熟習此 項技術者將容易理解，本發明示例性實施例存在諸多可能的潤飾，而此並不在實質上背離本發明概念的新穎教示。因此，所有該些潤飾皆旨在包含於如申請專利範圍所界定的本發明概念的範圍內。因此，應理解，上述是對本發明各種示例性實施例的說明而不應被視為僅限於所揭露的具體示例性實施例，且對所揭露的示例性實施例及其他示例性實施例的潤飾皆旨在包含於隨附申請專利範圍的範圍內。
100a:主動鰭片
101:隔離圖案
126:第一絕緣圖案
132:第二絕緣圖案
148a:第一閘極結構
148b:第二閘極結構
156:接觸插塞
I-I’、II-II’:線

Claims (20)

  1. 一種半導體裝置，包括：多個主動鰭片，位於基板上，其中所述多個主動鰭片中的每一者自所述基板突出且在第一方向上延伸；閘極結構，位於所述主動鰭片上，所述閘極結構在與所述第一方向垂直的第二方向上延伸以越過所述主動鰭片上方；以及多個第一絕緣結構，在所述第二方向上與所述閘極結構平行地延伸，所述第一絕緣結構分別與所述閘極結構在所述第一方向上的兩側間隔開；其中在所述多個第一絕緣結構中的兩個第一絕緣結構之間形成有一個閘極結構，且其中所述第一絕緣結構的下表面低於所述主動鰭片的上表面，且所述第一絕緣結構的上表面與所述閘極結構的上表面彼此共面。
  2. 如申請專利範圍第1項所述的半導體裝置，更包括：雜質區，位於所述閘極結構與所述第一絕緣結構中的每一者之間；以及接觸插塞，接觸所述雜質區。
  3. 如申請專利範圍第2項所述的半導體裝置，其中所述接觸插塞的上表面與所述第一絕緣結構的所述上表面及所述閘極結構的所述上表面共面。
  4. 如申請專利範圍第2項所述的半導體裝置，其中所述接觸插塞形成於所述第一絕緣結構中的每一者與所述閘極結構之間，且所述接觸插塞與所述第一絕緣結構及所述閘極結構中的每一者的一側間隔開。
  5. 如申請專利範圍第1項所述的半導體裝置，其中所述主動鰭片中的每一者包括位於所述第一絕緣結構中的每一者與所述閘極結構之間的凹槽，且在所述凹槽中形成有用作雜質區的第一磊晶圖案。
  6. 如申請專利範圍第5項所述的半導體裝置，其中所述第一磊晶圖案包含以p型雜質摻雜的矽鍺。
  7. 如申請專利範圍第5項所述的半導體裝置，其中所述第一磊晶圖案包含以n型雜質摻雜的矽。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述閘極結構包括依序堆疊的閘極絕緣圖案、導電圖案、電極圖案及硬遮罩，且其中所述導電圖案包含用於調整臨限電壓的金屬。
  9. 如申請專利範圍第1項所述的半導體裝置，更包括：第一間隔壁，位於所述閘極結構的側壁上；以及第二間隔壁，位於所述第一絕緣結構的側壁上。
  10. 如申請專利範圍第9項所述的半導體裝置，其中所述第一間隔壁包含與所述第二間隔壁的材料實質上相同的材料。
  11. 如申請專利範圍第9項所述的半導體裝置，其中所述第一間隔壁及所述第二間隔壁包含氮化矽或氮氧化矽。
  12. 如申請專利範圍第1項所述的半導體裝置，其中所述第一絕緣結構中的每一者包含用於施加拉伸應力的絕緣材料或用於施加壓縮應力的絕緣材料。
  13. 如申請專利範圍第1項所述的半導體裝置，其中所述第一絕緣結構中的每一者包括在所述第二方向上延伸的第一絕緣圖案以及位於所述第一絕緣圖案的側壁及下表面上的襯墊圖案，且所述襯墊圖案包含與所述第一絕緣圖案的材料不同的材料。
  14. 如申請專利範圍第13項所述的半導體裝置，其中所述襯墊圖案包含用於施加拉伸應力的絕緣材料或者用於施加壓縮應力的絕緣材料。
  15. 一種半導體裝置，包括：基板，包括第一區及第二區；多個主動鰭片，位於所述第一區及所述第二區中，其中所述多個主動鰭片中的每一者自所述基板突出，且在第一方向上延伸；閘極結構，位於所述第一區及所述第二區中的所述主動鰭片上，所述閘極結構在與所述第一方向垂直的第二方向上延伸以越過所述主動鰭片上方；以及多個第一絕緣結構，在所述第二方向上與形成於所述第一區中的所述閘極結構平行地延伸，所述第一絕緣結構分別與形成於所述第一區中的所述閘極結構在所述第一方向上的兩側間隔開； 多個第二絕緣結構，在所述第二方向上與形成於所述第二區中的所述閘極結構平行地延伸，所述第二絕緣結構分別與形成於所述第二區中的所述閘極結構在所述第一方向上的兩側間隔開；其中所述第一絕緣結構中的一者在所述第二方向上的端部部分接觸所述第二絕緣結構中的一者在所述第二方向上的端部部分，且所述第一絕緣結構與所述第二絕緣結構被合併成越過所述第一區及所述第二區二者上方的一個合併絕緣結構，其中在兩個合併絕緣結構之間形成有一個閘極結構，且其中所述合併絕緣結構的下表面低於所述主動鰭片的上表面，且所述合併絕緣結構的上表面與所述閘極結構的上表面彼此共面。
  16. 如申請專利範圍第15項所述的半導體裝置，更包括：第一雜質區，摻雜有p型雜質且位於所述閘極結構與所述第一絕緣結構中的每一者之間；第一接觸插塞，接觸所述第一雜質區；第二雜質區，摻雜有n型雜質且位於所述閘極結構與所述第二絕緣結構中的每一者之間；以及第二接觸插塞，接觸所述第二雜質區。
  17. 如申請專利範圍第16項所述的半導體記憶體裝置，其中所述第一接觸插塞的上表面及所述第二接觸插塞的上表面與所述第一絕緣結構的上表面、所述第二絕緣結構的上表面以及所述閘極結構的所述上表面共面。
  18. 如申請專利範圍第16項所述的半導體裝置，其中所述主動鰭片中的每一者包括位於所述第一絕緣結構中的每一者與所述閘極結構之間的第一凹槽，且在所述第一凹槽中形成有用作所述第一雜質區的第一磊晶圖案，其中所述主動鰭片中的每一者包括位於所述第二絕緣結構中的每一者與所述閘極結構之間的第二凹槽，且在所述第二凹槽中形成有用作所述第二雜質區的第二磊晶圖案。
  19. 如申請專利範圍第15項所述的半導體裝置，其中所述閘極結構包括依序堆疊的閘極絕緣圖案、導電圖案、電極圖案及硬遮罩，且其中所述導電圖案包含用於調整臨限電壓的金屬。
  20. 如申請專利範圍第15項所述的半導體裝置，更包括：第一間隔壁，包含第一材料且位於所述閘極結構的側壁上；以及第二間隔壁，包含與所述第一材料實質上相同的第二材料且位於所述第一絕緣結構的側壁上。
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