KR20170100739A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자는, 기판 상에 형성되고, 제1 에피택셜 패턴, 제2 에피택셜 패턴 및 상기 제1 및 제2 에피택셜 패턴의 제1 방향의 사이에 구비되고 적어도 하나가 적층되는 제1 채널 패턴을 포함하는 제1 액티브 구조물이 구비된다. 상기 제1 채널 패턴을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물이 구비된다. 상기 기판 상에 형성되고, 상기 제2 에피택셜 패턴, 제3 에피택셜 패턴 및 상기 제2 및 제3 에피택셜 패턴의 상기 제1 방향 사이에 구비되는 적어도 하나가 적층되는 제2 채널 패턴을 포함하고, 상기 제2 채널 패턴은 상기 제1 채널 패턴과 다른 적층 수를 갖는 제2 액티브 구조물이 구비된다. 상기 제2 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 구조물이 구비된다. 상기 반도체 소자는 서로 다른 특성을 갖는 인접한 트랜지스터들을 포함할 수 있다.

Description

반도체 소자 및 그 제조 방법{A SEMICONDUCTOR DEVICE AND METHODS OF MANUFACTURING THE SAME}
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
최근에는, 고성능의 트랜지스터를 포함하는 고집적화된 반도체 소자가 요구되고 있다. 또한, 상기 반도체 소자 내에 서로 다른 전기적 특성을 갖는 다양한 트랜지스터들이 각각 형성되어야 한다.
본 발명의 과제는 서로 다른 전기적 특성을 갖는 트랜지스터들을 포함하는 반도체 소자를 제공하는 것이다.
본 발명의 과제는 상기 반도체 소자의 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성되고, 제1 에피택셜 패턴, 제2 에피택셜 패턴 및 상기 제1 및 제2 에피택셜 패턴의 제1 방향의 사이에 구비되고 적어도 하나가 적층되는 제1 채널 패턴을 포함하는 제1 액티브 구조물이 구비될 수 있다. 상기 제1 채널 패턴을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물이 구비될 수 있다. 상기 기판 상에 형성되고, 상기 제2 에피택셜 패턴, 제3 에피택셜 패턴 및 상기 제2 및 제3 에피택셜 패턴의 상기 제1 방향 사이에 구비되는 적어도 하나가 적층되는 제2 채널 패턴을 포함하고, 상기 제2 채널 패턴은 상기 제1 채널 패턴과 다른 적층 수를 갖는 제2 액티브 구조물이 구비될 수 있다. 상기 제2 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 구조물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 채널 패턴의 양 단부는 상기 제1 및 제2 에피택셜 패턴들과 각각 접촉하고, 상기 제1 채널 패턴은 복수개가 구비되고, 상기 기판 표면과 수직한 제3 방향으로 서로 이격되도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제2 채널 패턴의 양 단부는 상기 제2 및 제3 에피택셜 패턴들과 각각 접촉하고, 상기 제2 채널 패턴은 복수개가 구비되고, 상기 기판 표면과 수직한 제3 방향으로 서로 이격되도록 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 하드 마스크를 포함하고, 상기 제2 게이트 구조물은 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 하드 마스크를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 절연막 패턴은 금속 산화물을 포함하고, 상기 제1 및 제2 게이트 전극은 금속을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 절연막 패턴은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 최상부의 제1 및 제2 채널 패턴들 상에 위치하는 상기 제1 및 제2 게이트 구조물의 측벽에는 제1 스페이서가 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 에피택셜 패턴과 상기 제1 게이트 구조물 사이 및 상기 제2 및 제3 에피택셜 패턴과 제2 게이트 구조물 사이에는 절연 물질을 포함하는 제2 스페이서가 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제 1 및 제2 액티브 구조물과 상기 제1 및 제2 게이트 구조물을 덮는 층간 절연막이 구비될 수 있다. 또한, 상기 층간 절연막을 관통하여, 상기 제1 에피택셜 패턴, 제2 에피택셜 패턴 및 제3 에피택셜 패턴과 각각 접촉하는 제1 콘택 플러그, 제2 콘택 플러그 및 제3 콘택 플러그가 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 액티브 구조물은 상기 제1 방향으로 연결되어 하나의 액티브 구조물을 구성하고, 상기 액티브 구조물은 복수개가 구비되어 서로 평행하게 배치될 수 있다.
예시적인 실시예들에 있어서, 복수의 액티브 구조물들 내에 포함되는 상기 제1 채널 패턴들은 서로 제2 방향으로 대향하고, 상기 제2 채널 패턴들은 서로 제2 방향으로 대향할 수 있다.
예시적인 실시예들에 있어서, 복수의 액티브 구조물들 내에 포함되는 상기 제1 에피택셜 패턴은 상기 제2 방향으로 연장되어 하나의 몸체를 갖고, 상기 제2 에피택셜 패턴은 상기 제2 방향으로 연장되어 하나의 몸체를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 채널 패턴들은 상기 기판 표면과 수직한 제3 방향으로 서로 동일한 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 채널 패턴들은 각각 복수개가 구비되고, 적어도 하나의 상기 제1 채널 패턴 및 적어도 하나의 상기 제2 채널 패턴은 각각 상기 기판 표면과 수직한 제3 방향으로 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 방향으로 나란하게 배치되는 상기 제1 및 제2 채널 패턴은 상기 제3 방향으로 서로 동일한 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 채널 패턴은 복수개가 구비되고, 상기 제1 채널 패턴들은 상기 기판 표면과 수직한 제3 방향으로 서로 동일한 두께를 갖고, 적어도 하나의 상기 제2 채널 패턴은 상기 제3 방향으로 서로 다른 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 최상부에 형성되는 제2 채널 패턴은 그 하부에 형성되는 채널 패턴들과 상기 제3 방향으로 서로 다른 두께를 가질 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 형성되고, 제1 에피택셜 패턴, 제2 에피택셜 패턴 및 상기 제1 및 제2 에피택셜 패턴의 제1 방향의 사이에 구비되고 적어도 하나가 적층되는 제1 채널 패턴을 포함하는 제1 액티브 구조물이 구비될 수 있다. 상기 제1 채널 패턴을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물이 구비될 수 있다. 상기 기판 상에 형성되고, 상기 제3 에피택셜 패턴, 제4 에피택셜 패턴 및 상기 제3 및 제4 에피택셜 패턴의 상기 제1 방향 사이에 구비되는 적어도 하나가 적층되는 제2 채널 패턴을 포함하고, 상기 제2 채널 패턴은 상기 제1 채널 패턴과 다른 적층 수를 갖는 제2 액티브 구조물이 구비될 수 있다. 상기 제2 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 구조물이 구비될 수 있다. 상기 제2 및 제3 에피택셜 패턴 및 상기 제2 및 제3 에피택셜 패턴의 상기 제1 방향 사이에 구비되는 적어도 하나가 적층되는 더미 채널 패턴을 포함하는 더미 액티브 구조물이 구비될 수 있다. 상기 더미 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 더미 게이트 구조물이 구비될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 액티브 구조물은 상기 제1 액티브 구조물과 동일한 형상을 갖고, 상기 더미 게이트 구조물은 상기 제1 게이트 구조물과 동일한 형상을 갖는 반도체 소자.
예시적인 실시예들에 있어서, 상기 더미 액티브 구조물은 상기 제2 액티브 구조물과 동일한 형상을 갖고, 상기 더미 게이트 구조물은 상기 제2 게이트 구조물과 동일한 형상을 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 게이트 구조물은 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 하드 마스크를 포함하고, 상기 제2 게이트 구조물은 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 하드 마스크를 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 절연막 패턴은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 채널 패턴들은 상기 기판 표면과 수직한 제3 방향으로 서로 동일한 두께를 가질 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 채널 패턴들은 각각 복수개가 구비되고, 제1 채널 패턴 및 제2 채널 패턴 중 적어도 하나는 상기 기판 표면과 수직한 제3 방향으로 서로 다른 두께를 가질 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자는, 기판 상에 서로 제1 방향으로 이격되게 배치되는 복수의 에피택셜 패턴들이 구비될 수 있다. 상기 에피택셜 패턴들의 상기 제1 방향 사이에 배치되고 상기 기판 표면과 수직한 제3 방향으로 적층되는 복수의 채널 패턴들을 포함할 수 있다. 상기 제1 방향으로 인접하는 채널 패턴들 중 적어도 하나는 서로 다른 적층수를 가질 수 있다. 상기 채널 패턴들을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 게이트 구조물들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 게이트 구조물들은 서로 다른 적층 수를 갖는 채널 패턴들을 각각 둘러싸는 제1 및 제2 게이트 구조물들을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 구조물들은 서로 인접하게 배치될 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 구조물들 사이에는 더미 게이트 구조물이 더 포함될 수 있다.
예시적인 실시예들에 있어서, 상기 더미 게이트 구조물은 상기 제1 게이트 구조물 또는 제2 게이트 구조물과 동일한 형상을 가질 수 있다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 제1 반도체 패턴 및 제1 채널 패턴이 번갈아 적층되는 제1 반도체 구조물을 형성할 수 있다. 상기 기판 상에 제1 반도체 패턴 및 제2 채널 패턴이 번갈아 적층되고, 상기 제2 채널 패턴은 상기 제1 채널 패턴과 다른 적층 수를 갖는 제2 반도체 구조물을 형성할 수 있다. 상기 제1 반도체 구조물의 일 측벽, 상기 제1 및 제2 반도체 구조물의 사이 및 상기 제2 반도체 구조물의 일 측벽에 각각 제1 내지 제3 에피택셜 패턴을 형성할 수 있다. 상기 제1 및 제2 반도체 구조물에 포함된 상기 제1 반도체 패턴을 선택적으로 제거할 수 있다. 상기 제1 채널 패턴을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물을 형성할 수 있다. 그리고, 상기 제2 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 채널 패턴은 실리콘을 포함하고, 상기 제1 반도체 패턴은 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 반도체 구조물을 형성하기 위하여, 기판 상에 제1 반도체막 및 제2 반도체막을 순차적으로 반복 적층한다. 상기 기판의 제1 영역에 형성되는 제1 반도체막 및 제2 반도체막의 일부를 식각하여, 서로 단차를 갖는 제1 예비 반도체 구조물 및 제2 예비 반도체 구조물을 형성한다. 상기 제1 예비 반도체 구조물 및 제2 예비 반도체 구조물을 패터닝하여 제1 및 제2 반도체 구조물을 형성한다.
예시적인 실시예들에 있어서, 상기 제2 반도체막은 상기 기판 표면과 수직한 제3 방향으로 서로 동일한 두께를 갖도록 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제2 반도체막들 중 적어도 하나는 상기 기판 표면과 수직한 제3 방향으로 서로 다른 두께를 갖도록 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 에피택셜 구조물은 상기 제1 및 제2 반도체 구조물 양 측 및 기판을 시드로 하는 선택적 에피택셜 성장 공정을 수행하여 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 에피택셜 구조물을 형성하기 이 전에 상기 제1 및 제2 반도체 구조물 상에 각각 상기 제2 방향으로 연장되는 제1 몰드 게이트 구조물 및 제2 몰드 게이트 구조물을 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 반도체 패턴을 선택적으로 제거하기 이 전에, 상기 제1 및 제2 몰드 게이트 구조물들을 제거하여 제1 및 제2 개구부를 형성하는 것을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 구조물은 상기 제1 및 제2 개구부 내부에 형성될 수 있다.
예시적인 실시예들에 있어서, 최상부에 위치하는 상기 제1 및 제2 채널 패턴 상에 위치하는 상기 제1 및 제2 몰드 게이트 구조물의 양 측벽에 제1 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 채널 패턴의 사이에 위치하는 상기 제1 몰드 게이트 구조물의 측벽 및 상기 제2 채널 패턴의 사이에 위치하는 상기 제2 몰드 게이트 구조물의 측벽에 각각 제2 스페이서를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 및 제2 게이트 구조물 사이에 더미 게이트 구조물을 형성할 수 있다.
예시적인 실시예들에 따른 반도체 소자는 서로 다른 전기적 특성을 갖는 트랜지스터들이 서로 인접하게 배치될 수 있다. 상기 인접한 트랜지스터들은 서로의 전기적 특성에 영향을 주지 않으면서, 각각 목표한 전기적 특성을 가질 수 있다. 또한, 상기 서로 다른 전기적 특성을 갖는 트랜지스터들 사이에는 더미 게이트 또는 소자 분리 패턴과 같은 분리 패턴이 요구되지 않기 때문에, 상기 트랜지스터들 사이의 간격이 감소될 수 있다. 따라서, 상기 반도체 소자는 높은 집적도를 가질 수 있다.
도 1a 및 도 1b는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도 및 평면도이다.
도 2는 예시적인 실시예에 따른 반도체 소자에서 액티브 구조물을 나타내는 단면도다.
도 3 내지 도 27은 예시적인 실시예에 따른 반도체 소자를 나타내는 사시도, 단면도 및 평면도들이다.
도 28은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 29는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 30은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 31은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 32는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 33은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 34는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 35 내지 도 37은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
도 38은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a 및 도 1b는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도 및 평면도이다. 도 2는 예시적인 실시예에 따른 반도체 소자에서 액티브 구조물을 나타내는 단면도다.
도 1a, 도 1b 및 도 2를 참조하면, 기판 상에 서로 다른 전기적 특성을 갖는 제1 트랜지스터(10) 및 제2 트랜지스터(12)가 구비될 수 있다. 상기 제1 및 제2 트랜지스터(10, 12)는 제1 방향으로 서로 인접하게 배치될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 트랜지스터(10, 12)에서 하나의 불순물 영역은 서로 공유할 수 있다. 예시적인 실시예에서, 상기 제2 트랜지스터(12)는 상기 제1 트랜지스터(10)보다 높은 동작 전류를 가질 수 있다.
예시적인 실시예에서, 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
상기 기판(100) 상에 제1 트랜지스터(10)가 형성되기 위한 제1 액티브 구조물(도 2, 20)과, 제2 트랜지스터(12)가 형성되기 위한 제2 액티브 구조물(도 2, 22)이 구비될 수 있다. 상기 제1 및 제2 액티브 구조물들(20, 22)의 일부분은 서로 공유할 수 있다. 즉, 상기 제1 및 제2 액티브 구조물들(20, 22)은 상기 제1 방향으로 서로 접하고, 하나의 액티브 구조물(170)로 제공될 수 있다.
상기 제1 액티브 구조물(20)은 제1 에피택셜 패턴(148a), 제2 에피택셜 패턴(148b) 및 상기 제1 및 제2 에피택셜 패턴들(148a, 148b) 사이에 형성되는 제1 채널 패턴(132)을 포함할 수 있다. 상기 제1 및 제2 에피택셜 패턴들(148a, 148b)은 상기 제1 트랜지스터(10)의 소스 및 드레인 영역으로 제공될 수 있다. 상기 제1 및 제2 에피택셜 패턴들(148a, 148b)은 상기 제1 방향으로 서로 대향할 수 있다. 상기 제1 및 제2 에피택셜 패턴들(148a, 148b)은 상기 기판(100) 표면과 접촉하고, 상기 제1 채널 패턴(132)의 양 단부와 각각 접촉될 수 있다.
상기 제1 및 제2 에피택셜 패턴들(148a, 148b) 사이에서, 상기 제1 채널 패턴(132)은 1개 또는 복수개가 구비될 수 있다. 복수의 상기 제1 채널 패턴들(132)은 상기 제3 방향으로 서로 이격될 수 있다. 예시적인 실시예에서, 상기 제1 채널 패턴들(132)은 상기 기판(100) 표면과 이격될 수 있다. 상기 제1 트랜지스터(10)의 동작 시에 상기 제1 채널 패턴들(132)에서 각각 채널들이 형성될 수 있다.
예시적인 실시예에서, 상기 제1 채널 패턴들(132)은 각각 상기 제3 방향으로 실질적으로 동일한 두께를 가질 수 있다. 일부 실시예에서, 상기 제1 채널 패턴들(132) 중 적어도 일부는 각각 상기 제3 방향으로 두께가 다를 수 있다.
도 2에 도시된 것과 같이, 상기 제1 채널 패턴들(132)이 이격된 부위에는 복수의 제1 터널(139a)이 생성될 수 있다. 따라서, 상기 제1 채널 패턴들(132)의 수가 증가할수록 상기 제1 터널(139a)의 수도 증가될 수 있다.
상기 제1 및 제2 에피택셜 패턴들(148a, 148b)에는 소스/드레인으로 제공되는 불순물이 도핑될 수 있다. 상기 제1 채널 패턴(132)에도 상기 제1 및 제2 에피택셜 패턴들(148a, 148b)과 반대 도전형의 불순물이 도핑될 수 있다.
상기 제1 액티브 구조물(20)에는 상기 제1 트랜지스터(10)의 게이트로 제공되는 제1 게이트 구조물(166a)이 구비될 수 있다. 상기 제1 게이트 구조물(166a)은 상기 제1 채널 패턴(132)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
상기 제1 게이트 구조물(166a)은 제1 게이트 절연막 패턴(154a), 제1 게이트 전극(162a) 및 제1 하드 마스크(164a)가 적층되는 구조를 가질 수 있다.
상기 제1 게이트 전극(162a)은 제1 하부 게이트 패턴 및 제1 상부 게이트 패턴을 포함할 수 있다. 상기 제1 하부 게이트 패턴은 상기 복수개의 제1 터널(139a) 내부에 형성되고, 상기 제1 상부 게이트 패턴은 최상부 제1 채널 패턴(132)의 상부면 상에 형성될 수 있다. 상기 제1 하부 및 제1 상부 게이트 패턴은 상기 제1 액티브 구조물들(20)의 상기 제2 방향의 사이 부위에서 서로 연결될 수 있다.
상기 제1 게이트 절연막 패턴(154a)은 상기 제1 게이트 전극(162a)과 상기 제1 채널 패턴(132) 사이에 구비될 수 있다. 상기 제1 하드 마스크(164a)는 상기 제1 상부 게이트 패턴 상에 구비될 수 있다.
구체적으로, 상기 제1 게이트 절연막 패턴(154a)은 상기 제1 터널(139a)의 표면 상에 형성될 수 있다. 또한, 상기 제1 게이트 절연막 패턴(154a)은 상기 제1 상부 게이트 패턴의 측벽 및 저면 상에 형성될 수 있다.
상기 제1 게이트 절연막 패턴(154a)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 예를들어, 상기 제1 게이트 절연막 패턴(154a)은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
상기 제1 게이트 전극(162a)은 제1 문턱 전압 조절 패턴(도시안됨) 및 제1 금속 패턴을 포함할 수 있다. 상기 제1 문턱 전압 조절 패턴은 상기 제1 게이트 절연막 패턴(154a)과 직접 접촉하고 트랜지스터의 목표 문턱 전압에 따른 일 함수를 가질 수 있다. 예시적인 실시예에서, 상기 제1 문턱 전압 조절 패턴은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다. 상기 제1 금속 패턴은 예를들어 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다.
상기 제1 하드 마스크(164a)는 실리콘 질화물을 포함할 수 있다.
상기 최상부의 제1 채널 패턴(132a) 상부면 및 제1 액티브 구조물들(20) 사이에 형성되는 제1 게이트 구조물(166a)의 측벽에는 제1 스페이서(128)가 구비될 수 있다. 예시적인 실시예에서, 상기 제1 스페이서(128)는 실리콘 질화물을 포함할 수 있다.
상기 제1 하부 게이트 패턴과 상기 제1 에피택셜 패턴(148a)의 사이 및 상기 제1 하부 게이트 패턴과 제2 에피택셜 패턴(148b) 사이에는 제2 스페이서(144)가 구비될 수 있다. 상기 제2 스페이서(144)는 절연 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 스페이서(144)는 실리콘 산화물을 포함할 수 있다.
도 1a 및 2에서는, 상기 제1 채널 패턴(132)은 상기 제1 및 제2 에피택셜 패턴들(148a, 148b) 사이에서 상기 제3 방향으로 이격되어 2개가 구비될 수 있다. 그러나, 상기 제1 채널 패턴(132)의 수는 이에 한정되지 않으며, 1개 또는 3개 이상이 형성될 수도 있다.
상기 제2 액티브 구조물(22)은 상기 제2 에피택셜 패턴(148b), 제3 에피택셜 패턴(148c) 및 상기 제2 및 제3 에피택셜 패턴들(148b, 148c) 사이에 형성되는 제2 채널 패턴(134)을 포함할 수 있다.
상기 제2 및 제3 에피택셜 패턴들(148b, 148c)은 제2 트랜지스터(12)의 소스 및 드레인 영역으로 제공될 수 있다. 상기 제2 및 제3 에피택셜 패턴들(148b, 148c)은 상기 제1 방향으로 서로 대향하면서 배치될 수 있다. 상기 제2 에피택셜 패턴(148b)은 상기 제1 및 제2 액티브 구조물(20, 22)에서 공통으로 사용될 수 있다.
상기 제2 및 제3 에피택셜 패턴들(148b, 148c)은 상기 기판(100)과 접촉하고, 상기 제2 채널 패턴(134)의 양 단부를 서로 연결할 수 있다.
상기 제2 및 제3 에피택셜 패턴들(148b, 148c) 사이에서, 상기 제2 채널 패턴(134)은 복수개가 구비될 수 있다. 복수의 상기 제2 채널 패턴들(134)은 상기 제3 방향으로 서로 이격될 수 있다. 예시적인 실시예에서, 상기 제2 채널 패턴들(134)은 상기 기판(100) 표면과 이격될 수 있다.
상기 제2 채널 패턴(134)이 상기 제3 방향으로 적층되는 수는 상기 제1 채널 패턴(132)이 상기 제3 방향으로 적층되는 수와 다를 수 있다. 예시적인 실시예에서, 상기 제2 채널 패턴(134)의 적층 수는 상기 제1 채널 패턴(132)의 적층 수보다 더 많을 수 있다. 따라서, 상기 제2 트랜지스터(12)의 동작 전류는 상기 제1 트랜지스터(10)의 동작 전류보다 더 클 수 있다.
예시적인 실시예에서, 상기 제2 채널 패턴들(134)은 각각 상기 제3 방향으로 실질적으로 동일한 두께를 가질 수 있다. 일부 실시예에서, 상기 제2 채널 패턴들(134) 중 적어도 일부는 각각 상기 제3 방향으로 두께가 다를 수 있다.
예시적인 실시예에서, 상기 제2 채널 패턴들(134)은 상기 제1 채널 패턴들(132)과 각 층별로 나란하게 배치될 수 있다. 이 경우, 동일한 층에 형성되는 제1 및 제2 채널 패턴들(132, 134)은 서로 상기 제3 방향으로 실질적으로 동일한 두께를 가질 수 있다.
예시적인 실시예에서, 상기 제2 채널 패턴들(134)은 상기 제1 채널 패턴들(132)과 각 층별로 나란하지 않게 배치될 수 있다. 또한, 상기 제2 채널 패턴들(134) 중 적어도 하나는 상기 제1 채널 패턴들(132)과 상기 제3 방향으로 동일한 두께를 갖지 않을 수 있다.
상기 제2 채널 패턴들(134)이 이격된 부위에는 제2 터널(139b)이 생성될 수 있다. 예시적인 실시예에서, 상기 제2 터널(139b)의 수는 상기 제1 터널(139a)의 수보다 더 많을 수 있다.
상기 제2 및 제3 에피택셜 패턴들(148b, 148c)에는 상기 소스/드레인으로 제공되는 불순물이 도핑될 수 있다. 상기 제2 채널 패턴(134)에도 상기 제1 및 제2 에피택셜 패턴들(148b, 148c)과 반대 도전형의 불순물이 도핑될 수 있다.
상기 제2 트랜지스터(12)의 게이트로 제공되는 제2 게이트 구조물(166b)이 구비된다. 상기 제2 게이트 구조물(166b)은 상기 제2 채널 패턴들을(134)을 둘러싸면서 상기 제2 방향으로 연장될 수 있다.
상기 제2 게이트 구조물(166b)은 제2 게이트 절연막 패턴(154b), 제2 게이트 전극(162b) 및 제2 하드 마스크(164b)가 적층되는 구조를 가질 수 있다.
상기 제2 게이트 전극(162b)은 제2 하부 게이트 패턴 및 제2 상부 게이트 패턴을 포함할 수 있다. 상기 제2 하부 게이트 패턴은 상기 제2 터널(139b) 내부를 매립하면서, 상기 제2 방향으로 연장될 수 있다. 상기 제2 상부 게이트 패턴은 최상부 제2 채널 패턴(134)의 상부면 상에 구비되고, 상기 제2 방향으로 연장될 수 있다. 상기 제2 액티브 구조물들(22)의 제2 방향 사이 부위에서, 상기 제2 하부 게이트 패턴 및 제2 상부 게이트 패턴은 서로 연결된 형상을 가질 수 있다.
예시적인 실시예에서, 상기 제2 상부 게이트 패턴의 상부면은 상기 제1 상부 게이트 패턴의 상부면과 실질적으로 동일한 평면에 있을 수 있다. 따라서, 상기 제1 상부 게이트 패턴의 제3 방향의 두께는 상기 제2 상부 게이트 패턴의 제3 방향의 두께보다 더 클 수 있다.
상기 제2 게이트 전극(162b)과 상기 제2 채널 패턴(134) 사이에는 제2 게이트 절연막 패턴(154b)이 구비될 수 있다. 상기 제2 상부 게이트 패턴 상에는 상기 제2 하드 마스크가 구비될 수 있다.
구체적으로, 상기 제2 게이트 절연막 패턴(154b)은 상기 제2 하부 게이트의 표면 상에 형성될 수 있다. 또한, 상기 제2 게이트 절연막 패턴(154b)은 상기 제2 상부 게이트 패턴의 측벽 및 저면 상에 형성될 수 있다.
상기 제2 게이트 절연막 패턴(154b)은 고유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 제2 게이트 절연막 패턴(154b)은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 게이트 절연막 패턴들(154a, 154b)은 실질적으로 동일한 물질을 포함할 수 있다.
상기 제2 게이트 전극(162b)은 상기 제2 문턱 전압 조절 패턴(도시안됨) 및 제2 금속 패턴을 포함할 수 있다. 상기 제2 문턱 전압 조절 패턴은 상기 제2 게이트 절연막 패턴(154b)과 직접 접촉하고 트랜지스터의 목표 문턱 전압에 따른 일 함수를 가질 수 있다. 상기 제2 금속 패턴은 예를들어 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 제2 게이트 전극(162b)은 상기 제1 게이트 전극(162a)과 실질적으로 동일한 물질을 포함할 수 있다.
상기 제2 게이트 절연막 패턴(154b), 제2 게이트 전극(162b) 및 제2 하드 마스크(164b)는 제2 게이트 구조물(166b)로 제공될 수 있다.
상기 최상부의 제2 채널 패턴(134) 상부면 및 제2 액티브 구조물들 사이에 형성되는 상기 제2 게이트 구조물(166b)의 측벽에는 상기 제1 스페이서(128)가 구비될 수 있다.
상기 제2 하부 게이트 패턴과 상기 제2 에피택셜 패턴(148b)의 사이 및 상기 제2 하부 게이트 패턴과 제3 에피택셜 패턴(148c) 사이에는 상기 제2 스페이서(144)가 구비될 수 있다.
예시적인 실시예에서, 상기 액티브 구조물(170)은 하나 또는 복수개가 구비될 수 있다.
상기 액티브 구조물들(170)은 상기 제2 방향으로 서로 대향하게 배치될 수 있다. 이 경우, 상기 각 액티브 구조물들(170) 내에 포함되는 제1 에피택셜 패턴들(148a)은 상기 제2 방향으로 서로 전기적으로 연결되고, 상기 제2 에피택셜 패턴들(148b)은 상기 제2 방향으로 서로 전기적으로 연결되고, 상기 제3 에피택셜 패턴들(148c)은 상기 제2 방향으로 서로 전기적으로 연결될 수 있다. 예시적인 실시예에서, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)은 각각 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c) 상에, 상기 제1 및 제2 게이트 구조물들(166a, 166b) 사이를 채우는 제1 층간 절연막(174)이 구비될 수 있다. 예시적인 실시예에서, 상기 제1 층간 절연막(174)은 실리콘 산화물을 포함할 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 게이트 구조물들(166a, 166b) 측벽과 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c) 표면 상에 컨포멀하게 절연 라이너막(149)이 더 구비될 수 있다. 상기 절연 라이너막(149)은 실리콘 질화물을 포함할 수 있다.
상기 제1 층간 절연막(150) 상에는 제2 층간 절연막(174)이 구비될 수 있다. 예시적인 실시예에서, 상기 제2 층간 절연막(174)은 실리콘 산화물을 포함할 수 있다.
상기 제1 및 제2 층간 절연막들(150, 174) 및 절연 라이너막(149)을 관통하여 제1 내지 제3 콘택 플러그들(176a, 176b, 176c)이 구비될 수 있다. 즉, 상기 제1 콘택 플러그(176a)는 상기 제1 에피택셜 패턴(148a)과 접촉하고, 상기 제2 콘택 플러그(176b)는 상기 제2 에피택셜 패턴(148b)과 접촉하고, 상기 제3 콘택 플러그(176c)는 제3 에피택셜 패턴(148c)과 접촉할 수 있다.
설명한 것과 같이, 상기 제1 및 제2 트랜지스터들(10, 12)은 서로 다른 수의 채널 패턴이 포함되기 때문에 전기적 특성이 서로 다를 수 있다. 상기 제1 및 제2 트랜지스터들(10, 12)은 서로 인접하게 배치되고, 하나의 불순물 영역을 서로 공유할 수 있다.
또한, 서로 인접하게 배치되는 상기 제1 및 제2 트랜지스터들(10, 12)은 상기 제2 방향으로 동일한 수의 액티브 구조물(170) 상에 형성될 수 있다. 그러므로, 상기 제1 및 제2 트랜지스터들(10, 12)을 형성할 때 일부 영역에 형성된 액티브 구조물을 제거하는 등의 공정이 요구되지 않을 수 있다. 따라서, 상기 액티브 구조물의 일부분을 제거하는 중에 액티브 구조물의 유효 면적이 변동하여 트랜지스터의 특성이 변화되는 문제가 발생되지 않을 수 있다.
또한, 상기 제1 및 제2 트랜지스터들(10, 12)의 사이에는 소자 분리를 위한 추가적인 패턴이 구비되지 않을 수 있다. 그러므로, 좁은 수평 면적 내에 서로 다른 전기적 특성을 갖는 상기 제1 및 제2 트랜지스터들(10, 12)을 형성할 수 있다.
도 3 내지 도 27은 예시적인 실시예에 따른 반도체 소자를 나타내는 사시도, 단면도 및 평면도들이다.
구체적으로, 도 3 내지 도 6 및 8은 사시도이고, 도 9, 11, 13, 15 내지 17, 19 내지 21, 20, 23, 24, 26 및 27은 단면도이고, 도 7, 10, 12, 14, 18, 22 및 25는 평면도이다.
도 3을 참조하면, 기판(100) 상에 제1 반도체 층(102) 및 제2 반도체 층(104)을 번갈아 반복 적층하여 제1 예비 반도체 구조물(105)을 형성한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다. 예시적인 실시예에서, 상기 기판(100)은 벌크 실리콘 기판일 수 있다.
상기 기판(100)은 제1 트랜지스터가 형성되기 위한 제1 영역 및 제2 트랜지스터가 형성되기 위한 제2 영역으로 구분될 수 있다.
상기 제1 반도체 층(102)은 후속 공정을 통해 제1 및 제2 하부 게이트 패턴이 형성될 부위를 정의하고, 상기 제2 반도체 층(104)은 후속 공정을 통해 제1 및 제2 채널 패턴들로 형성될 수 있다. 그러므로, 상기 제2 반도체 층(104)은 목표한 제1 및 제2 채널 패턴들의 두께와 실질적으로 동일한 두께로 형성할 수 있다.
상기 제1 및 제2 반도체 층들(102, 104)은 서로 식각 선택성을 갖는 단결정 반도체 물질들로 형성될 수 있다. 예시적인 실시예에서, 상기 제1 반도체 층(102)은 단결정 실리콘 게르마늄으로 형성하고, 상기 제2 반도체 층은 단결정 실리콘(104)으로 형성할 수 있다. 상기 제1 및 제2 반도체층들(102, 104)은 에피택셜 성장법에 의해 형성할 수 있다. 예시적인 실시예에서, 상기 제2 반도체층(104)을 형성할 때 인시튜로 불순물을 도핑함으로써, 상기 제1 및 제2 트랜지스터의 채널 도핑을 수행할 수 있다.
예시적인 실시예에서, 상기 제1 반도체 층들(102)은 서로 실질적으로 동일한 두께로 형성할 수 있다. 예시적인 실시예에서, 상기 제2 반도체 층들(104)은 서로 실질적으로 동일한 두께로 형성할 수 있다. 일부 실시예에서, 상기 제2 반도체 층들(104) 중 적어도 일부는 서로 다른 두께를 갖도록 형성할 수 있다.
예시적인 실시예에서, 상기 제1 예비 반도체 구조물(105)의 최상층에는 상기 제2 반도체 층(104)이 형성될 수 있다. 상기 제1 예비 반도체 구조물(105)에서, 상기 제2 반도체 층들(104)은 상기 제2 트랜지스터에 포함되는 제2 채널 패턴들의 층수와 동일한 층수로 적층될 수 있다.
도 4를 참조하면, 상기 제1 영역에서 형성된 제1 및 제2 반도체층들(102, 104) 중 일부를 순차적으로 식각한다. 따라서, 상기 제1 및 제2 영역에서 단차를 갖는 제2 예비 반도체 구조물(105a)을 형성한다.
구체적으로, 상기 제2 영역의 상기 제1 예비 반도체 구조물(105)의 상부면을 덮는 식각 마스크(도시안됨)를 형성한다. 상기 식각 마스크로 이용하여, 상기 제1 영역의 제1 예비 반도체 구조물(105)에 포함된 상기 제1 및 제2 반도체층들(102, 104) 중 일부를 순차적으로 식각하여 상기 제2 예비 반도체 구조물(105a)을 형성한다.
상기 제2 예비 반도체 구조물(105a)에서, 상기 제1 영역에 형성된 제2 반도체층들(104)은 상기 제1 트랜지스터에 포함되는 제1 채널 패턴들의 층수와 동일한 층수로 적층될 수 있다. 또한, 상기 제2 예비 반도체 구조물(105a)의 최상층에는 제2 반도체층(104)이 형성될 수 있다.
이 후, 상기 식각 마스크를 제거할 수 있다.
도 5를 참조하면, 상기 제2 예비 반도체 구조물(105a) 상에 제1 예비 반도체 패턴을 형성하기 위한 하드 마스크(106)를 형성한다.
구체적으로, 상기 제2 예비 반도체 구조물(105a) 상에 하드 마스크막을 형성하고, 이를 사진 식각 공정을 통해 패터닝하여 상기 하드 마스크(106)를 형성한다. 상기 하드 마스크(106)는 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 예시적인 실시예에 있어서, 상기 하드 마스크(106)는 복수개가 형성될 수 있으며, 상기 하드 마스크들(106)은 제2 방향으로 배열될 수 있다.
상기 하드 마스크(106)는 실리콘 질화물을 포함할 수 있다.
도 6 및 도 7을 참조하면, 상기 하드 마스크(106)를 식각 마스크로 사용하여, 상기 제2 예비 반도체 구조물(105a)을 순차적으로 식각하고, 계속하여 상기 기판(100)의 상부를 식각한다. 따라서, 상기 기판(100) 상에는 제1 반도체 구조물(118)을 형성하고, 상기 기판에는 소자 분리용 트렌치를 형성한다. 상기 제1 반도체 구조물(118)은 패터닝된 제1 및 제2 반도체층들(112, 114)을 포함할 수 있다. 상기 제1 반도체 구조물(118)은 상기 제1 방향으로 연장될 수 있다.
이 후, 상기 기판(100) 상에 소자 분리막을 형성하고, 상기 소자 분리막의 상부를 일부 제거한다. 따라서, 상기 소자 분리용 트렌치 내부에 소자 분리 패턴(101)을 형성할 수 있다. 즉, 상기 제1 반도체 구조물(118)은 상기 소자 분리 패턴들(101) 사이에 구비되고, 상기 소자 분리 패턴(101)으로부터 돌출될 수 있다. 상기 소자 분리 패턴(101)은 예를들어, 실리콘 산화물을 포함할 수 있다.
도 6에 도시된 것과 같이, 상기 제1 반도체 구조물(118)은 1개가 구비될 수도 있다. 이와는 달리, 도 7에 도시된 것과 같이, 상기 제1 반도체 구조물(118)은 복수개가 구비될 수 있고, 상기 제2 방향으로 배열될 수 있다.
이하에서, 상기 제1 반도체 구조물(118)에서 상기 기판의 제1 영역에 위치하는 부위를 제1 부위라 하고, 상기 기판의 제2 영역에 위치하는 부위를 제2 부위라 하면서 설명한다.
도 8 내지 도 10을 참조하면, 상기 제1 반도체 구조물(118) 및 소자 분리 패턴(101) 상에 상기 제2 방향으로 연장되는 제1 및 제2 몰드 게이트 구조물(126a, 126b)을 형성한다.
구체적으로, 상기 제1 반도체 구조물(118) 및 소자 분리 패턴(101) 상에 몰드 게이트 절연막 및 몰드 게이트막을 형성한다.
상기 몰드 게이트 절연막은 예를들어, 실리콘 산화물로 형성할 수 있다. 상기 몰드 게이트 절연막은 예를들어, 화학 기상 증착 공정, 원자층 적층 공정 또는 열산화 공정을 통해 형성할 수 있다. 상기 몰드 게이트막은 예를들어, 폴리실리콘으로 형성할 수 있다. 상기 몰드 게이트막은 예를들어, 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 몰드 게이트막을 형성한 다음, 상기 몰드 게이트막의 상부면이 평탄해지도록 평탄화 공정을 더 수행할 수 있다.
상기 몰드 게이트막 상에 하드 마스크막을 형성하고, 상기 하드 마스크막을 사진 식각 공정을 통해 패터닝하여 하드 마스크(124)를 형성한다. 상기 하드 마스크(124)는 상기 제2 방향으로 연장될 수 있다. 상기 하드 마스크(124)는 후속 공정을 통해 상기 제1 및 제2 트랜지스터의 제1 및 제2 게이트 구조물이 형성될 부위를 덮을 수 있다. 그러므로, 상기 하드 마스크(124)는 상기 제1 반도체 구조물(118)의 제1 및 제2 부위에 각각 적어도 1개씩 구비될 수 있다.
상기 하드 마스크(124)를 이용하여 상기 몰드 게이트막 및 몰드 게이트 절연막을 순차적으로 이방성 식각한다. 따라서, 상기 기판의 제1 영역에는 제1 몰드 게이트 절연막 패턴(120a), 제1 몰드 게이트 패턴(122a) 및 하드 마스크(124)를 포함하는 제1 몰드 게이트 구조물(126a)이 형성된다. 또한, 상기 기판의 제2 영역에는 제2 몰드 게이트 절연막 패턴(120b), 제2 몰드 게이트 패턴(122b) 및 하드 마스크(124)를 포함하는 제2 몰드 게이트 구조물(126b)이 형성된다. 상기 제1 및 제2 몰드 게이트 구조물들(126a, 126b)은 각각 제1 및 제2 트랜지스터의 제1 및 제2 게이트 구조물이 형성될 부위를 정의할 수 있다.
상기 제1 몰드 게이트 구조물(126a)은 상기 소자 분리 패턴(101)과 상기 제1 반도체 구조물(118)의 제1 부위의 측벽 및 상부면과 접하면서 상기 제2 방향으로 연장될 수 있다. 또한, 상기 제2 몰드 게이트 구조물(126b)은 상기 소자 분리 패턴(101)과 상기 제1 반도체 구조물(118)의 제2 부위의 측벽 및 상부면과 접하면서 상기 제2 방향으로 연장될 수 있다.
상기 제1 및 제2 몰드 게이트 패턴들(122a, 122b)의 상부면은 서로 실질적으로 동일한 평면에 있을 수 있다. 따라서, 상기 제1 반도체 구조물(118)의 상부 표면 부위로부터 상기 제2 몰드 게이트 패턴(122b)의 높이는 상기 제1 반도체 구조물(118)의 상부 표면으로부터 상기 제1 몰드 게이트 패턴(122a)의 높이보다 더 높을 수 있다.
참고로, 도 9에서 점선으로 나타낸 부위는 도 8의 제1 및 제2 몰드 게이트 패턴의 "A" 부위를 나타낸다.
도 11 및 도 12를 참조하면, 상기 제1 및 제2 몰드 게이트 구조물들(126a, 126b) 측벽 상에 제1 스페이서(128)를 형성한다.
구체적으로, 상기 제1 및 제2 몰드 게이트 구조물들(126a, 126b), 소자 분리 패턴(101) 및 제1 반도체 구조물(118)의 상부면을 따라 컨포멀하게 제1 스페이서막을 형성한다. 상기 제1 스페이서막은 절연 물질로 형성할 수 있고, 예를들어, 실리콘 질화물로 형성할 수 있다. 상기 제1 스페이서막은 예를들어, 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 이 후, 상기 제1 스페이서막을 이방성 식각함으로써, 상기 제1 및 제2 몰드 게이트 구조물(126a, 126b)의 측벽 상에 상기 제1 스페이서(128)를 형성할 수 있다.
도 13 및 도 14를 참조하면, 상기 제1 스페이서(128) 사이에 노출되는 상기 제1 반도체 구조물(118)을 식각하여 상기 기판(100)의 제1 영역에는 제2 반도체 구조물(118a)이 형성되고, 상기 기판(100)의 제2 영역에는 제3 반도체 구조물(118b)이 형성될 수 있다. 또한, 상기 제2 및 제3 반도체 구조물들(118a, 118b) 사이에는 상기 기판(100)이 노출되는 개구부(140)가 생성될 수 있다.
상기 제2 반도체 구조물(118a)은 제1 예비 반도체 패턴(113) 및 제1 채널 패턴(132)이 번갈아 적층되고, 상기 제3 반도체 구조물(118b)은 상기 제1 예비 반도체 패턴(113) 및 제2 채널 패턴(134)이 번갈아 적층될 수 있다. 상기 제2 채널 패턴(134)의 적층 수는 상기 제1 채널 패턴(132)의 적층 수보다 더 많을 수 있다.
상기 제2 및 제3 반도체 구조물들(118a, 118b)에서, 상기 제1 예비 반도체 패턴(113) 및 제1 및 제2 채널 패턴들(132, 134)의 양 측벽이 노출될 수 있다.
도 15를 참조하면, 상기 제2 및 제3 반도체 구조물들(118a, 118b)에서 노출된 제1 예비 반도체 패턴(113)의 측벽을 일부 두께만큼 선택적으로 식각하여 홈(142)을 형성한다. 상기 공정에 의해, 상기 제2 및 제3 반도체 구조물은 제1 및 제2 예비 액티브 구조물들(136, 138)로 각각 형성된다.
상기 식각 공정은 등방성 식각 공정을 포함할 수 있고, 예를들어, 습식 식각 공정 또는 등방성 건식 식각 공정을 포함할 수 있다.
상기 식각 공정을 통해, 상기 제1 예비 반도체 패턴(113)은 제1 방향으로의 폭이 감소된 제1 반도체 패턴(130)으로 형성될 수 있다. 또한, 상기 식각 공정에서, 상기 제1 및 제2 채널 패턴들(132, 134)은 식각되지 않을 수 있다. 따라서, 상기 제1 및 제2 채널 패턴들(132, 134)은 상기 제1 반도체 패턴(130)에 비해 상기 제1 방향으로 더 돌출되는 형상을 가질 수 있다.
도 16을 참조하면, 상기 제1 반도체 패턴(130)의 측벽 상에만 형성되고, 상기 홈의 내부를 채우는 제2 스페이서(144)를 형성한다. 상기 제2 스페이서(144)는 절연 물질을 포함할 수 있고, 예를들어, 실리콘 산화물을 포함할 수 있다.
구체적으로, 상기 제1 및 제2 몰드 게이트 구조물들(126a, 126b), 기판(100) 및 소자 분리 패턴 (101), 제1 및 제2 채널 패턴 표면 상에 컨포멀하게 제2 스페이서막을 형성한다. 상기 제2 스페이서막은 예를들어, 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 제2 스페이서막은 상기 제1 반도체 패턴(130)의 측벽 상에 형성된 상기 홈의 내부를 채우도록 형성할 수 있다. 상기 제2 스페이서막은 예를들어, 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 상기 증착 공정에서 상기 제2 스페이서막이 하부막 표면을 따라 형성될 수 있으므로, 상기 홈의 내부의 제2 스페이서막은 다른 부위의 제2 스페이서막에 비해 상대적으로 더 두껍게 형성될 수 있다.
이 후, 상기 제1 및 제2 몰드 게이트 구조물(126a, 126b), 기판(100) 및 상기 제1 및 제2 채널 패턴(132, 134)의 측벽 상에 형성된 제2 스페이서막을 제거한다. 따라서, 상기 제1 반도체 패턴(130)의 측벽 상에 상기 홈의 내부를 채우는 상기 제2 스페이서(144)를 형성할 수 있다. 예시적인 실시예에서, 상기 제2 스페이서막은 습식 식각 공정 또는 습식 세정 공정을 통해 제거할 수 있다.
도 17 및 도 18을 참조하면, 상기 제1 및 제2 몰드 게이트 구조물들(126a, 126b)의 양 측으로 노출된 기판(100) 상에 에피택셜 패턴들을 각각 형성한다. 즉, 제1 몰드 게이트 구조물(126a) 양 측으로 제1 및 제2 에피택셜 패턴들(148a, 148b)이 각각 형성될 수 있다. 또한, 상기 제2 몰드 게이트 구조물(126b)의 양측으로 제2 및 제3 에피택셜 패턴들(148b, 148c)이 각각 형성될 수 있다.
상기 제1 및 제2 에피택셜 패턴들(148a, 148b) 사이에는 상기 제1 채널 패턴들(132)이 구비되고, 상기 제1 채널 패턴들(132)의 양 측벽은 상기 제1 및 제2 에피택셜 패턴(148a, 148b)과 접촉될 수 있다.
또한, 상기 제2 및 제3 에피택셜 패턴들(148b, 148c) 사이에는 상기 제2 채널 패턴들(134)이 구비되고, 상기 제2 채널 패턴들(134)의 양 측벽은 상기 제2 및 제3 에피택셜 패턴들(148b, 148c)과 접촉될 수 있다. 따라서, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c) 및 제1 및 제2 채널 패턴(132, 134)은 서로 제1 방향으로 연결되는 형상을 가질 수 있다.
한편, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)은 상기 제2 방향으로도 성장될 수 있다. 따라서, 상기 각각의 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)은 상기 기판(100) 사이의 소자 분리 패턴(101) 상에서 서로 연결될 수 있다. 즉, 상기 제1 에피택셜 패턴들(148a)은 제2 방향으로 서로 연결될 수 있다. 이와 유사하게, 상기 제2 에피택셜 패턴들(148b)은 상기 제2 방향으로 서로 연결될 수 있고, 상기 제3 에피택셜 패턴들(148c)은 상기 제2 방향으로 서로 연결될 수 있다. 따라서, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)은 각각 상기 제2 방향으로 연장되는 형상을 가질 수 있다.
구체적으로, 상기 노출되는 기판(100) 표면 및 제1 및 제2 채널 패턴들(132, 134)의 표면을 시드로 사용하여 선택적 에피택셜 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)을 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)은 실리콘 또는 실리콘 게르마늄을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 에피택셜 성장 공정을 수행할 때 인시튜로 불순물을 도핑할 수 있다. 따라서, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)은 제1 및 제2 트랜지스터의 소스/드레인 영역으로 제공될 수 있다.
일부 실시예에서, 상기 제1 내지 제3 에피택셜 패턴(148a, 148b, 148c)을 형성한 다음에, 소스/드레인 형성을 위한 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수 있다.
도시된 것과 같이, 상기 제2 에피택셜 패턴(148b)은 상기 제1 및 제2 몰드 게이트 구조물들(126a, 126b) 사이에 구비될 수 있다. 따라서, 상기 제2 에피택셜 패턴(148b)은 상기 제1 및 제2 트랜지스터의 공통의 불순물 영역으로 제공될 수 있다.
상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)의 상부면은 적어도 상기 최상부의 제1 채널 패턴(132) 및 최상부의 제2 채널 패턴(134)보다 더 높게 형성될 수 있다.
도 19를 참조하면, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c), 제1 및 제2 몰드 게이트 구조물들(126a, 126b) 및 제1 스페이서(128)의 표면을 따라 컨포멀하게 절연 라이너막(149)을 형성할 수 있다. 예시적인 실시예에서, 상기 절연 라이너막(149)은 식각 저지막으로 제공될 수 있다. 상기 절연 라이너막(149)은 예를들어, 실리콘 질화물로 형성할 수 있다.
상기 절연 라이너막(149) 상에 상기 제1 및 제2 몰드 게이트 구조물들(126a, 126b) 사이를 완전하게 채우는 제1 층간 절연막(150)을 형성한다. 상기 제1 층간 절연막(150)은 예를들어, 실리콘 산화물로 형성할 수 있다.
도 20을 참조하면, 상기 제1 및 제2 몰드 게이트 패턴들(122a, 122b)의 상부 표면이 노출되도록 상기 제1 층간 절연막(150), 상기 하드 마스크(124), 절연 라이너막(149) 및 제1 스페이서(128)의 상부를 평탄화한다. 상기 평탄화 공정은 화학 기계적 연마 공정 및/또는 에치백 공정을 포함할 수 있다.
상기 공정을 수행하면, 상기 하드 마스크(124)는 완전하게 제거될 수 있다. 또한, 상기 제1 층간 절연막(150), 절연 라이너막(149) 및 제1 스페이서(128)의 상부는 일부 제거될 수 있다.
도 21 및 도 22를 참조하면, 상기 제1 및 제2 몰드 게이트 패턴들(122a, 122b)과 상기 제1 및 제2 몰드 게이트 절연막 패턴들(120a, 120b)을 제거하여, 제1 및 제2 개구부들(152a, 152b)을 각각 형성한다.
상기 제1 개구부(152a)는 상기 제1 예비 액티브 구조물(136)의 상부면 및 측벽을 노출하면서 상기 제2 방향으로 연장될 수 있다. 즉, 상기 제1 개구부(152a) 내에는 최상부의 제1 채널 패턴(132)의 상부면과, 상기 제1 채널 패턴들(132) 및 제1 반도체 패턴들(130)의 양 측벽이 노출될 수 있다.
또한, 상기 제2 개구부(152b)는 상기 제2 예비 액티브 구조물(138)의 상부면 및 측벽을 노출하면서 제2 방향으로 연장될 수 있다. 즉, 상기 제2 개구부(152b) 내에는 최상부의 제2 채널 패턴(134)의 상부면과, 상기 제2 채널 패턴들(134) 및 제1 반도체 패턴들(130)의 양 측벽이 노출될 수 있다.
도 23을 참조하면, 상기 제1 및 제2 예비 액티브 구조물들(136, 138)에서 상기 제1 반도체 패턴(130)을 선택적으로 제거한다.
상기 제1 반도체 패턴(130)은 등방성 식각 공정을 통해 제거할 수 있다. 따라서, 상기 제1 채널 패턴들(132)은 상기 제3 방향으로 서로 이격되고, 상기 제1 채널 패턴들(132)의 사이에는 제1 터널(139a)이 생성될 수 있다. 또한, 상기 제2 채널 패턴들(134)은 상기 제3 방향으로 서로 이격되고, 상기 제2 채널 패턴들(132) 사이에는 제2 터널(139b)이 생성될 수 있다.
상기 공정을 수행하면, 상기 제1 트랜지스터가 형성되기 위한 제1 액티브 구조물(20) 및 제2 트랜지스터가 형성되기 위한 제2 액티브 구조물(22)을 포함하는 액티브 구조물(170)이 형성될 수 있다. 상기 제1 액티브 구조물(20)은 상기 제1 및 제2 에피택셜 패턴들(148a, 148b)과, 그 사이에 제1 채널 패턴들(132)이 적층된 구조를 가질 수 있다. 상기 제2 액티브 구조물(22)은 상기 제2 및 제3 에피택셜 패턴들(148b, 148c)과, 그 사이에 제2 채널 패턴들(134)이 적층된 구조를 가질 수 있다. 상기 제2 채널 패턴(134)의 적층 수는 상기 제1 채널 패턴(132)의 적층수보다 더 많을 수 있다.
도 24 및 25를 참조하면, 상기 제1 및 제2 개구부들(152a, 152b) 내부를 완전하게 채우는 제1 예비 게이트 구조물(160a) 및 제2 예비 게이트 구조물(160b)을 형성한다.
구체적으로, 상기 제1 및 제2 개구부들(152a, 152b) 내부에 노출되는 상기 제1 스페이서(128), 제1 및 제2 채널 패턴들(132, 134), 제2 스페이서(144), 소자 분리 패턴의 표면과 상기 제1 층간 절연막(150) 상부면에 컨포멀하게 게이트 절연막을 형성한다. 상기 게이트 절연막은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
상기 게이트 절연막 상에 상기 제1 및 제2 개구부들(152a, 152b) 내부를 완전하게 채우는 게이트 전극막을 형성한다.
예시적인 실시예에서, 상기 게이트 전극막은 문턱 전압 조절막 및 금속막을 포함할 수 있다. 상기 문턱 전압 조절막은 상기 게이트 절연막과 직접 접촉하고 트랜지스터의 목표 문턱 전압에 따른 일 함수를 가질 수 있다.
예시적인 실시예에서, 상기 문턱 전압 조절막은 티타늄, 티타늄 질화물, 티타늄 알루미늄 질화물 등을 포함할 수 있다. 상기 문턱 전압 조절막에 포함되는 금속들의 조합에 의해 일함수가 조절될 수 있다. 상기 금속막은 예를들어 알루미늄(Al), 구리(Cu), 탄탈륨(Ta) 등의 금속 또는 이들의 금속 질화물을 포함할 수 있다.
상기 제1 층간 절연막(150)의 상부면이 노출되도록 상기 게이트 전극막 및 게이트 절연막을 평탄화하여 상기 제1 및 제2 개구부들(152a, 152b) 내부에 각각 상기 제1 및 제2 예비 게이트 구조물들(160a, 160b)을 형성한다.
상기 제1 예비 게이트 구조물(160a)은 제1 게이트 절연막 패턴(154a) 및 제1 예비 게이트 전극(156a)을 포함하고, 상기 제2 예비 게이트 구조물(160b)은 제2 게이트 절연막 패턴(154b) 및 제2 예비 게이트 전극(156b)을 포함할 수 있다.
도 26을 참조하면, 상기 제1 및 제2 개구부들(152a, 152b)의 상부에 위치하는 상기 제1 및 제2 예비 게이트 전극(156a, 156b)을 일부 식각하여 제1 및 제2 게이트 전극(162a, 162b)을 각각 형성한다. 이 후, 상기 식각된 부위를 채우는 하드 마스크막을 형성하고, 이를 평탄화하여 제1 및 제2 하드 마스크들(164a, 164b)을 각각 형성한다.
따라서, 상기 제1 액티브 구조물 상에는 상기 제1 게이트 절연막 패턴(154a), 제1 게이트 전극(162a) 및 제1 하드 마스크(164a)가 적층되는 제1 게이트 구조물(166a)이 형성될 수 있다. 또한, 상기 제2 액티브 구조물 상에는 상기 제2 게이트 절연막 패턴(154b), 제2 게이트 전극(162b) 및 제2 하드 마스크(164b)가 적층되는 제2 게이트 구조물(166b)이 형성될 수 있다.
상기 제1 게이트 전극(162a)은 상기 제1 터널(도 22, 139a) 내부에 형성되는 제1 하부 게이트 패턴 및 최상부의 제1 채널 패턴 상에 형성되는 제1 상부 게이트 패턴을 포함할 수 있다. 상기 제2 게이트 패턴(162b)은 상기 제2 터널(도 22, 139a) 내부에 형성되는 제2 하부 게이트 패턴 및 최상부의 제2 채널 패턴 상에 형성되는 제2 상부 게이트 패턴을 포함할 수 있다.
도 27을 참조하면, 상기 제1 층간 절연막(150)과 제1 및 제2 게이트 구조물(166a, 166b) 상에 제2 층간 절연막(174)을 형성한다.
상기 제2 층간 절연막(174)은 예를들어, 실리콘 산화물을 포함할 수 있고, 화학 기상 증착법을 통해 형성할 수 있다.
상기 제2 층간 절연막(174)을 관통하여 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c) 상부면과 각각 접촉되는 제1 내지 제3 콘택 플러그들(176a, 176b, 176c)이 구비될 수 있다.
상기 제1 내지 제3 콘택 플러그들(176a, 176b, 176c)은 상기 제2 층간 절연막(174)의 일부분을 식각하여 상기 제1 내지 제3 에피택셜 패턴들들(148a, 148b, 148c) 상부면을 각각 노출하는 제1 내지 제3 콘택홀들을 형성하고, 상기 제1 내지 제3 콘택홀들 내부에 도전막을 형성하고 평탄화함으로써 형성할 수 있다.
상기 제1 내지 제3 콘택 플러그들(176a, 176b, 176c)은 상기 제1 및 제2 트랜지스터의 불순물 영역과 각각 접촉될 수 있다. 상기 제2 콘택 플러그(176b)는 상기 제1 및 제2 트랜지스터(10, 12)의 공통 불순물 영역과 접촉될 수 있다.
상기 공정을 통해 기판 상에 서로 인접하여 배치되고 서로 다른 전기적 특성을 갖는 제1 및 제2 트랜지스터가 형성될 수 있다. 상기 제1 및 제2 트랜지스터는 서로 다른 수의 채널 패턴을 가짐으로써 서로 다른 전기적 특성을 가질 수 있다. 예시적인 실시예에서, 상기 제2 트랜지스터는 상기 제1 트랜지스터보다 더 많은 수의 채널 패턴을 포함하므로, 상기 제1 트랜지스터에 비해 높은 동작 전류 특성을 가질 수 있다.
도 28은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 28에 도시된 반도체 소자는 기판이 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)인 것을 제외하고는 도 1a, 1b 및 도 2를 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 28을 참조하면, 기판(100)은 상부 표면이 반도체막(100c)을 포함하고, 그 하부에 절연막(100b)이 더 포함될 수 있다. 상기 절연막 하부에는 벌크 기판(100a)이 구비될 수 있다. 예시적인 실시예에서, 상기 기판(100)은 상기 반도체막(100c)이 단결정 실리콘이고, 상기 절연막(100b)이 실리콘 산화물인 SOI 기판일 수 있다. 상기 기판(100) 표면 상에 도 1a, 1b 및 도 2를 참조로 설명한 반도체 소자가 구비될 수 있다.
도 29는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 30은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 29를 참조하면, 기판(100) 상에 서로 다른 전기적 특성을 갖는 제1 및 제2 트랜지스터(10, 12)가 구비될 수 있다. 상기 제1 및 제2 트랜지스터들(10, 12) 사이에는 더미 트랜지스터(14)가 구비될 수 있다. 상기 더미 트랜지스터(14)의 제1 불순물 영역은 상기 제1 트랜지스터(10)의 제2 불순물 영역과 공유하고, 상기 더미 트랜지스터(14)의 제2 불순물 영역은 상기 제2 트랜지스터(12)의 제1 불순물 영역과 공유할 수 있다.
예시적인 실시예에서, 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
다른 예로, 상기 기판은 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)을 포함할 수 있다. 이 경우, 기판 상부 표면은 반도체 물질을 포함하고, 그 하부에 절연 물질이 더 구비될 수 있다.
상기 기판(100) 상에 제1 트랜지스터(10)가 형성되기 위한 제1 액티브 구조물과, 제2 트랜지스터(12)가 형성되기 위한 제2 액티브 구조물이 구비될 수 있다. 상기 제1 및 제2 액티브 구조물들 사이에는 더미 액티브 구조물이 구비될 수 있다. 따라서, 상기 제1 및 제2 액티브 구조물은 서로 제1 방향으로 이격될 수 있다.
상기 제1 액티브 구조물, 더미 액티브 구조물 및 제2 액티브 구조물은 상기 제1 방향으로 연장되고, 하나의 액티브 구조물(170a)로 제공될 수 있다. 상기 액티브 구조물은 복수개가 배열될 수 있다. 즉, 상기 액티브 구조물(170a)에 포함되는 각 채널 패턴들은 서로 제2 방향으로 대향하게 배치될 수 있다.
상기 제1 액티브 구조물은 제1 에피택셜 패턴(148a), 제2 에피택셜 패턴(148b) 및 상기 제1 및 제2 에피택셜 패턴들(148a, 148b) 사이에 형성되는 복수의 제1 채널 패턴(132)을 포함할 수 있다. 상기 제1 및 제2 에피택셜 패턴들(148a, 148b)은 상기 제1 트랜지스터(10)의 제1 및 제2 불순물 영역으로 제공될 수 있다. 상기 제1 액티브 구조물은 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제1 액티브 구조물에 형성되는 제1 트랜지스터(10)는 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다. 즉, 상기 제1 액티브 구조물에 형성되는 제1 게이트 구조물(166a)은 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제2 액티브 구조물은 상기 제3 에피택셜 패턴(148c), 제4 에피택셜 패턴(148d) 및 상기 제3 및 제4 에피택셜 패턴들(148c, 148d) 사이에 형성되는 복수의 제2 채널 패턴을 포함할 수 있다. 상기 제3 에피택셜 패턴(148c)은 상기 제2 에피택셜 패턴(148b)과 상기 제1 방향으로 이격될 수 있다. 상기 제3 및 제4 에피택셜 패턴들(148c, 148d)은 상기 제2 트랜지스터(12)의 제1 및 제2 불순물 영역으로 제공될 수 있다.
이와같이, 상기 제1 및 제2 액티브 구조물에서 에피택셜 패턴들은 서로 공유되지 않을 수 있다. 그러나, 상기 제2 액티브 구조물은 상기 제2 에피택셜 패턴을 공유하지 않는 것을 제외하고는, 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제2 액티브 구조물에 형성되는 제2 트랜지스터(12)는 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다. 즉, 상기 제2 액티브 구조물에 형성되는 제2 게이트 구조물(166b)은 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 제2 채널 패턴(134)이 상기 제3 방향으로 적층되는 수는 상기 제1 채널 패턴(132)이 상기 제3 방향으로 적층되는 수와 다를 수 있다. 예시적인 실시예에서, 상기 제2 채널 패턴(134)의 수는 상기 제1 채널 패턴(132)의 수보다 많을 수 있다.
따라서, 상기 제2 트랜지스터(12)에서 형성되는 채널의 수는 상기 제1 트랜지스터에서 형성되는 채널의 수보다 더 많을 수 있다. 따라서, 상기 제2 트랜지스터(12)의 동작 전류는 상기 제1 트랜지스터(10)의 동작 전류보다 더 클 수 있다.
상기 더미 액티브 구조물은 상기 제2 에피택셜 패턴(148b) 및 제3 에피택셜 패턴(148c)과, 상기 제2 및 제3 에피택셜 패턴들(148b, 148c) 사이에 구비되는 더미 채널 패턴(180)을 포함할 수 있다. 예시적인 실시예에서, 상기 더미 채널 패턴(180)은 상기 제2 채널 패턴(134)과 동일한 적층 수 및 형상을 가질 수 있다.
상기 더미 액티브 구조물은 상기 제1 및 제2 액티브 구조물의 제2 및 제3 에피택셜 패턴(148b, 148c)을 공유할 수 있다.
상기 더미 채널 패턴(180)을 둘러싸면서 상기 제2 방향으로 연장되는 더미 게이트 구조물(166c)이 구비될 수 있다. 상기 더미 게이트 구조물(166c)은 더미 게이트 절연막 패턴(154c), 더미 게이트 전극(162c) 및 제3 하드 마스크(164c)를 포함할 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물(166c)은 제2 게이트 구조물(166b)과 실질적으로 동일할 수 있다.
일부 실시예에서, 도 30에 도시된 것과 같이, 상기 더미 채널 패턴(180)은 상기 제1 채널 패턴(132)과 동일한 적층 수 및 형상을 가질 수 있다. 이 경우, 상기 더미 게이트 구조물(166c)은 상기 제1 게이트 구조물(166a)과 실질적으로 동일할 수 있다.
상기 제1 및 제2 게이트 구조물들(166a, 166b) 및 더미 게이트 구조물(166c)의 상부면은 실질적으로 동일한 평면 상에 위치할 수 있다.
상기 더미 트랜지스터(14)는 상기 제1 및 제2 트랜지스터들(10, 12) 사이에 위치하며, 실질적으로 스위칭 동작을 하지 않을 수 있다.
예시적인 실시예에서, 상기 제1 에피택셜 패턴(148a) 및 제2 에피택셜 패턴(148b)과 각각 접촉하는 제1 콘택 플러그(176a) 및 제2 콘택 플러그(176b)가 구비될 수 있다. 또한, 상기 제3 에피택셜 패턴(148c)및 제4 에피택셜 패턴(148d)과 각각 접촉하는 제3 콘택 플러그(176c) 및 제4 콘택 플러그(176d)가 구비될 수 있다.
도 31은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 31을 참조하면, 기판(100) 상에 서로 다른 전기적 특성을 갖는 제1 및 제2 트랜지스터들(10, 12)이 구비될 수 있다. 상기 제1 및 제2 트랜지스터들(10, 12)은 제1 방향으로 서로 인접하게 배치될 수 있다. 예시적인 실시예에서, 상기 제1 및 제2 트랜지스터(10, 12)에서 하나의 불순물 영역은 서로 공유할 수 있다.
예시적인 실시예에서, 상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 반도체 물질을 포함할 수 있다.
다른 예로, 상기 기판은 실리콘-온-인슐레이터(SOI) 또는 실리콘 게르마늄-온-인슐레이터(SGOI)을 포함할 수 있다. 이 경우, 기판 상부 표면은 반도체 물질을 포함하고, 그 하부에 절연 물질이 더 구비될 수 있다.
상기 기판(100) 상에 제1 트랜지스터(10)가 형성되기 위한 제1 액티브 구조물과, 제2 트랜지스터(12)가 형성되기 위한 제2 액티브 구조물이 구비될 수 있다. 상기 제2 액티브 구조물의 일부분은 상기 제1 액티브 구조물과 공유할 수 있다.
상기 제1 및 제2 액티브 구조물은 상기 제1 방향으로 서로 연결되어 하나의 액티브 구조물(170)로 제공될 수 있다. 상기 액티브 구조물(170)은 서로 평행하게 복수개가 배열될 수 있다. 즉, 상기 액티브 구조물(170)에 포함되는 각 채널 패턴들은 서로 제2 방향으로 대향하게 배치될 수 있다.
상기 제1 액티브 구조물은 제1 에피택셜 패턴(148a), 제2 에피택셜 패턴(148b) 및 상기 제1 및 제2 에피택셜 패턴들(148a, 148b) 사이에 형성되는 제1 채널 패턴(132)을 포함할 수 있다. 예시적인 실시예에서, 상기 제1 채널 패턴(132)은 상기 제3 방향으로 서로 이격되면서 복수개가 구비될 수 있다. 예시적인 실시예에서, 상기 제1 채널 패턴들(132)은 상기 제3 방향으로 서로 동일한 제1 두께를 가질 수 있다.
상기 제1 액티브 구조물에 형성되는 제1 트랜지스터(10)는 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다. 즉, 상기 제1 액티브 구조물에 형성되는 제1 게이트 구조물(166a)은 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제2 액티브 구조물은 제2 에피택셜 패턴(148b), 제3 에피택셜 패턴(148c) 및 상기 제2 및 제3 에피택셜 패턴들(148b, 148c) 사이에 형성되는 복수의 제2 채널 패턴들(134, 134a)을 포함할 수 있다.
상기 제2 채널 패턴들(134, 134a)은 상기 제3 방향으로 이격되게 배치될 수 있다. 상기 제2 채널 패턴(134, 134a)이 상기 제3 방향으로 적층되는 수는 상기 제1 채널 패턴(132)이 상기 제3 방향으로 적층되는 수와 다를 수 있다. 예시적인 실시예에서, 상기 제2 채널 패턴(134, 134a)의 수는 상기 제1 채널 패턴(132)의 수보다 많을 수 있다.
상기 제2 채널 패턴들(134, 134a) 중 적어도 하나는 서로 다른 두께를 가질 수 있다. 예시적인 실시예에서, 상기 제2 채널 패턴들(134, 134a) 중에서 최상부에 형성되는 제2 채널 패턴(134a)은 다른 제2 채널 패턴들(134)과 다른 두께를 가질 수 있다. 예를들어, 상기 최상부 아래에 형성되는 제2 채널 패턴(134)은 상기 제3 방향으로 상기 제1 두께를 갖고, 최상부에 형성되는 제2 채널 패턴(134a)은 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
상기 제2 액티브 구조물에 형성되는 제2 트랜지스터(12)는 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다. 즉, 상기 제2 액티브 구조물에 형성되는 제2 게이트 구조물(166b)은 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 제1 내지 제3 에피택셜 패턴들(148a, 148b, 148c)과 각각 접촉하는 제1 내지 제3 콘택 플러그(176a, 176b, 176c)가 구비될 수 있다.
상기 제1 및 제2 트랜지스터(10, 12)는 각 채널 패턴들의 적층 수 및 두께의 차이로 인해 서로 다른 전기적 특성을 가질 수 있다.
상기 반도체 소자는 도 3 내지 도 27을 참조로 설명한 것과 실질적으로 동일한 공정을 수행하여 제조할 수 있다. 다만, 도 3을 참조로 제1 예비 반도체 구조물을 형성할 때, 상기 제1 및 제2 채널 패턴들의 두께에 따라 상기 제2 반도체 층의 두께를 조절할 수 있다. 예를들어, 최상부의 제2 반도체 층의 두께를 그 하부의 제2 반도체 층보다 더 두껍게 형성함으로써, 도 31에 도시된 반도체 소자를 제조할 수 있다.
도 32는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 32를 참조하면, 기판(100) 상에 서로 다른 전기적 특성을 갖는 제1 및 제2 트랜지스터들(10, 12)이 구비될 수 있다. 상기 제1 및 제2 트랜지스터들(10, 12) 사이에는 더미 트랜지스터(14)가 구비될 수 있다. 상기 더미 트랜지스터(14)의 제1 불순물 영역은 상기 제1 트랜지스터(10)의 제2 불순물 영역과 공유하고, 상기 더미 트랜지스터(14)의 제2 불순물 영역은 상기 제2 트랜지스터(12)의 제1 불순물 영역과 공유할 수 있다.
상기 기판(100) 상에 제1 트랜지스터(10)가 형성되기 위한 제1 액티브 구조물과, 제2 트랜지스터(12)가 형성되기 위한 제2 액티브 구조물이 구비될 수 있다. 상기 제1 및 제2 액티브 구조물 사이에는 더미 액티브 구조물이 구비될 수 있다. 따라서, 상기 제1 및 제2 액티브 구조물은 서로 제1 방향으로 이격될 수 있다.
상기 제1 액티브 구조물, 더미 액티브 구조물 및 제2 액티브 구조물은 상기 제1 방향으로 연장되고, 하나의 액티브 구조물(170a)로 제공될 수 있다. 상기 액티브 구조물(170a)은 서로 평행하게 복수개가 배열될 수 있다. 상기 액티브 구조물(170a)에 포함되는 각 채널 패턴들은 상기 제2 방향으로 서로 대향하게 배치될 수 있다.
상기 제1 액티브 구조물은 제1 에피택셜 패턴(148a), 제2 에피택셜 패턴(148b) 및 상기 제1 및 제2 에피택셜 패턴들(148a, 148b) 사이에 형성되는 복수의 제1 채널 패턴들(132)을 포함할 수 있다. 상기 제1 및 제2 에피택셜 패턴들(148a, 148b)은 상기 제1 트랜지스터의 제1 및 제2 불순물 영역으로 제공될 수 있다. 상기 제1 액티브 구조물은 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제1 액티브 구조물에 형성되는 제1 트랜지스터(10)는 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 제2 액티브 구조물은 상기 제3 에피택셜 패턴(148c), 제4 에피택셜 패턴(148d) 및 상기 제3 및 제4 에피택셜 패턴들(148c, 148d) 사이에 형성되는 복수의 제2 채널 패턴들(134, 134a)을 포함할 수 있다. 상기 제3 에피택셜 패턴(148c)은 상기 제2 에피택셜 패턴(148b)과 상기 제1 방향으로 이격될 수 있다. 상기 제3 및 제4 에피택셜 패턴들(148c, 148d)은 상기 제2 트랜지스터의 제1 및 제2 불순물 영역으로 제공될 수 있다.
이와같이, 상기 제1 및 제2 액티브 구조물에서 에피택셜 패턴이 서로 공유되지 않을 수 있다. 그러나, 상기 제2 액티브 구조물은 상기 제2 에피택셜 패턴을 공유하지 않는 것을 제외하고는, 도 31을 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 제2 채널 패턴들(134, 134a)이 상기 제3 방향으로 적층되는 수는 상기 제1 채널 패턴들(132)이 상기 제3 방향으로 적층되는 수와 다를 수 있다. 예시적인 실시예에서, 상기 제2 채널 패턴(134, 134a)의 적층 수는 상기 제1 채널 패턴(132)의 적층 수보다 많을 수 있다.
상기 제2 채널 패턴들(134, 134a) 중 적어도 하나는 서로 다른 두께를 가질 수 있다. 예를들어, 상기 제1 채널 패턴들(132) 및 최상부 아래에 형성되는 제2 채널 패턴들(134)은 상기 제3 방향으로 제1 두께를 가질 수 있다. 또한, 최상부에 형성되는 제2 채널 패턴(134a)은 상기 제1 두께보다 두꺼운 제2 두께를 가질 수 있다.
상기 제2 액티브 구조물에 형성되는 제2 트랜지스터(12)는 도 1a, 1b 및 도 2를 참조로 설명한 것과 실질적으로 동일할 수 있다.
상기 더미 액티브 구조물은 상기 제2 에피택셜 패턴(148b) 및 제3 에피택셜 패턴(148c)과, 상기 제2 및 제3 에피택셜 패턴들(148b, 148c) 사이에 구비되는 더미 채널 패턴들(180, 180a)을 포함할 수 있다. 예시적인 실시예에서, 상기 더미 채널 패턴들(180, 180a)은 상기 제2 채널 패턴들(134, 134a)과 동일한 개수로 형성될 수 있다. 또한, 상기 더미 채널 패턴들(180, 180a)은 각각 동일한 층에 대응하는 상기 제2 채널 패턴(134, 134a)과 동일한 두께를 가질 수 있다.
상기 더미 액티브 구조물은 상기 제1 및 제2 액티브 구조물의 제2 및 제3 에피택셜 패턴(148b, 148c)을 공유할 수 있다.
상기 더미 채널 패턴들(180, 180a)을 둘러싸면서 상기 제2 방향으로 연장되는 더미 게이트 구조물(166c)이 구비될 수 있다. 상기 더미 게이트 구조물(166c)은 더미 게이트 절연막 패턴(154c), 더미 게이트 전극(162c) 및 제3 하드 마스크(164c)를 포함할 수 있다.
예시적인 실시예에서, 상기 더미 게이트 구조물(166c)은 제2 게이트 구조물(166c)과 실질적으로 동일할 수 있다.
일부 실시예에서, 도시하지는 않았지만, 상기 더미 채널 패턴들(180, 180a)은 상기 제1 채널 패턴들(132)과 동일한 개수로 형성될 수 있다. 이 경우, 상기 더미 게이트 구조물(166c)은 상기 제1 게이트 구조물(166a)과 실질적으로 동일할 수 있다.
상기 제1 및 제2 게이트 구조물(166a, 166b) 및 더미 게이트 구조물(166c)의 상부면은 실질적으로 동일한 평면 상에 위치할 수 있다.
상기 더미 트랜지스터(14)는 상기 제1 및 제2 트랜지스터 사이에 위치하며, 실질적으로 스위칭 동작을 하지 않을 수 있다.
예시적인 실시예에서, 상기 제1 에피택셜 패턴(148a) 및 제2 에피택셜 패턴(148b)과 각각 접촉하는 제1 콘택 플러그(176a) 및 제2 콘택 플러그(176b)가 구비될 수 있다. 또한, 상기 제3 에피택셜 패턴(148c) 및 제4 에피택셜 패턴(148d)과 각각 접촉하는 제3 콘택 플러그(176c) 및 제4 콘택 플러그(176d)가 구비될 수 있다.
도 33은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다. 도 34는 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 33에 도시된 반도체 소자는 제1 게이트 절연막 패턴 및 제2 게이트 절연막 패턴이 서로 다른 물질을 포함하는 것을 제외하고는 도 1a, 1b 및 도 2를 참조로 설명한 반도체 소자와 실질적으로 동일할 수 있다.
도 33을 참조하면, 제1 트랜지스터 및 제2 트랜지스터(10, 12)는 서로 다른 물질의 제1 및 제2 게이트 절연막 패턴(184a, 188a)을 각각 포함할 수 있다. 따라서, 상기 제1 및 제2 트랜지스터(10, 12)는 서로 다른 전기적 특성을 가질 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 트랜지스터(10, 12)는 서로 다른 적층 수의 채널 패턴(132, 134)을 가질 수 있다.
일부 실시예에서, 도 34에 도시된 것과 같이, 상기 제1 및 제2 트랜지스터(10, 12)는 서로 동일한 수의 채널 패턴(132, 134)을 가질 수도 있다.
도 35 내지 도 37은 예시적인 실시예에 따른 반도체 소자의 제조 방법을 나타내는 단면도들이다.
먼저, 도 3 내지 도 23을 참조로 설명한 것과 동일한 공정을 수행하여 액티브 구조물을 형성한다.
도 35를 참조하면, 상기 제2 영역에 형성된 액티브 구조물들을 덮는 제1 마스크 패턴(182)을 형성한다.
상기 제1 영역에 형성된 제1 액티브 구조물, 제1 및 제2 스페이서들(128, 144)의 표면, 제1 층간 절연막(150) 및 제1 마스크 패턴(182) 상에 컨포멀하게 제1 게이트 절연막(184)을 형성한다. 상기 제1 게이트 절연막(184)은 고유전율을 갖는 제1 금속 산화물을 포함할 수 있다. 상기 제1 게이트 절연막(184)은 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다.
도 36을 참조하면, 상기 제1 마스크 패턴(182)을 제거한다. 따라서, 상기 제1 마스크 패턴(182) 상에 형성되는 제1 게이트 절연막(184)이 제거될 수 있다. 그러므로, 상기 제1 게이트 절연막(184)은 상기 제1 채널 패턴(132)의 표면 및 제1 및 제2 스페이서들(128, 144)의 표면 및 제1 층간 절연막(150) 상에 컨포멀하게 형성될 수 있다.
이 후, 상기 제2 영역에 형성된 액티브 구조물들을 덮는 제2 마스크 패턴(186)을 형성한다.
상기 제2 영역에 형성된 제2 액티브 구조물, 제1 및 제2 스페이서들(128, 144)의 표면, 제1 층간 절연막(150) 및 제2 마스크 패턴(186) 상에 컨포멀하게 제2 게이트 절연막(188)을 형성한다. 상기 제2 게이트 절연막(188)은 상기 제1 금속 산화물과 다른 제2 금속 산화물을 포함할 수 있다.
도 37을 참조하면, 상기 제2 마스크 패턴(186)을 제거한다. 따라서, 상기 제2 마스크 패턴(186) 상에 형성되는 제2 게이트 절연막(188)이 제거될 수 있다. 그러므로, 상기 제2 게이트 절연막(188)은 상기 제2 채널 패턴(134)의 표면 및 제1 및 제2 스페이서들(128, 144)의 표면 및 제1 층간 절연막(150) 상에 컨포멀하게 형성될 수 있다.
이 후, 상기 제1 및 제2 게이트 절연막 상에 상기 제1 및 제2 개구부들(152a, 152b) 내부를 완전하게 채우는 게이트 전극막을 형성한다. 상기 제1 층간 절연막의 상부면이 노출되도록 상기 게이트 전극막 및 상기 제1 및 제2 게이트 절연막(184, 188)을 평탄화하여 상기 제1 및 제2 개구부들(152a, 152b) 내부에 각각 상기 제1 및 제2 예비 게이트 구조물들(160a, 160b)을 형성할 수 있다. 상기 제1 및 제2 예비 게이트 구조물들(160a, 160b)는 각각 제1 및 제2 게이트 절연막 패턴(184a, 188a)을 포함할 수 있다.
이 후, 도 26 및 도 27을 참조로 설명한 것과 실질적으로 동일한 공정들을 수행하여 도 32에 도시된 반도체 소자를 제조할 수 있다.
도 38은 예시적인 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 38을 참조하면, 상기 반도체 소자는 기판 상에 서로 다른 전기적 특성을 갖는 제1 및 제2 트랜지스터(10, 12)가 구비될 수 있다. 상기 제1 및 제2 트랜지스터들(10, 12) 사이에는 더미 트랜지스터(14)가 구비될 수 있다.
예시적인 실시예에서, 상기 제1 및 제2 트랜지스터(10, 12)는 도 34에 도시된 제1 및 제2 트랜지스터와 실질적으로 동일할 수 있다. 즉, 상기 제1 및 제2 트랜지스터(10, 12)는 서로 동일한 수의 채널 패턴을 가질 수 있다. 상기 제1 및 제2 트랜지스터(10, 12)에서, 제1 게이트 절연막 패턴(184a) 및 제2 게이트 절연막 패턴(188a)은 서로 다른 물질을 포함할 수 있다.
예시적인 실시예에서, 상기 더미 트랜지스터(14)는 상기 제1 트랜지스터와 실질적으로 동일할 수 있다. 이 경우, 상기 더미 트랜지스터(14)의 더미 게이트 절연막 패턴(190)은 제1 게이트 절연막 패턴(184a)과 동일한 물질을 포함할 수 있다. 상기 일부 실시예에서, 상기 더미 트랜지스터(14)는 상기 제2 트랜지스터(12)와 실질적으로 동일할 수 있다. 이 경우, 상기 더미 트랜지스터(14)의 더미 게이트 절연막 패턴(190)은 제2 게이트 절연막 패턴(188a)과 동일한 물질을 포함할 수 있다.
도시하지는 않았지만, 일부 실시예에서, 상기 제1 및 제2 트랜지스터(10, 12)는 도 33에 도시된 것과 실질적으로 동일할 수 있다. 즉, 상기 제1 및 제2 트랜지스터(10, 12)는 서로 다른 적층 수의 채널 패턴을 가질 수도 있다. 상기 제1 및 제2 트랜지스터(10, 12)에서, 제1 게이트 절연막 패턴(184a) 및 제2 게이트 절연막 패턴(188a)은 서로 다른 물질을 포함할 수 있다. 이 경우에도, 상기 더미 트랜지스터(14)는 제1 트랜지스터(10) 또는 제2 트랜지스터(12)와 실질적으로 동일할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자들은 트랜지스터를 포함하는 메모리 소자, 로직 소자 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 102 : 제1 반도체 층
104 : 제2 반도체 층 105 : 제1 예비 반도체 구조물
105a : 제2 예비 반도체 구조물 106 : 하드 마스크
118 : 제1 반도체 구조물 101 :소자 분리 패턴
126a, 126b : 제1 및 제2 몰드 게이트 구조물
124 : 하드 마스크 120a : 제1 몰드 게이트 절연막 패턴
122a : 제1 몰드 게이트 패턴
120b : 제2 몰드 게이트 절연막 패턴
122b : 제2 몰드 게이트 패턴
128 : 제1 스페이서 118a : 제2 반도체 구조물
118b : 제3 반도체 구조물 113 : 제1 예비 반도체 패턴
132, 134 : 제1 및 제2 채널 패턴들
140 : 개구부 130 : 제1 반도체 패턴
136, 138 : 제1 및 제2 예비 액티브 구조물들
144 : 제2 스페이서 149 : 절연 라이너막
150 : 제1 층간 절연막 152a, 152b : 제1 및 제2 개구부들
170 : 액티브 구조물
148a, 148b, 148c, 148d : 제1 내지 제4 에피택셜 패턴들
139a, 139b : 제1 및 제2 터널
160a, 160b : 제1 및 제1 예비 게이트 구조물들
156a, 156b : 제1 및 제2 예비 게이트 전극들
162a, 162b : 제1 및 제2 게이트 전극들
164a, 164b : 제1 및 제2 하드 마스크들
166a, 166b : 제1 및 제2 게이트 구조물들
174 : 제2 층간 절연막
176a, 176b, 176c, 176d : 제1 내지 제4 콘택 플러그들

Claims (20)

  1. 기판 상에 형성되고, 제1 에피택셜 패턴, 제2 에피택셜 패턴 및 상기 제1 및 제2 에피택셜 패턴의 제1 방향의 사이에 구비되고 적어도 하나가 적층되는 제1 채널 패턴을 포함하는 제1 액티브 구조물;
    상기 제1 채널 패턴을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물;
    상기 기판 상에 형성되고, 상기 제2 에피택셜 패턴, 제3 에피택셜 패턴 및 상기 제2 및 제3 에피택셜 패턴의 상기 제1 방향 사이에 구비되는 적어도 하나가 적층되는 제2 채널 패턴을 포함하고, 상기 제2 채널 패턴은 상기 제1 채널 패턴과 다른 적층 수를 갖는 제2 액티브 구조물; 및
    상기 제2 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 구조물을 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 제1 게이트 구조물은 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 하드 마스크를 포함하고, 상기 제2 게이트 구조물은 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 하드 마스크를 포함하는 반도체 소자.
  3. 제2항에 있어서, 상기 제1 및 제2 게이트 절연막 패턴은 금속 산화물을 포함하고, 상기 제1 및 제2 게이트 전극은 금속을 포함하는 반도체 소자.
  4. 제2항에 있어서, 상기 제1 및 제2 게이트 절연막 패턴은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함하는 반도체 소자.
  5. 제1항에 있어서, 상기 최상부의 제1 및 제2 채널 패턴들 상에 위치하는 상기 제1 및 제2 게이트 구조물의 측벽에는 제1 스페이서가 구비되는 반도체 소자.
  6. 제1항에 있어서, 상기 제1 및 제2 에피택셜 패턴과 상기 제1 게이트 구조물 사이 및 상기 제2 및 제3 에피택셜 패턴과 제2 게이트 구조물 사이에는 절연 물질을 포함하는 제2 스페이서가 구비되는 반도체 소자.
  7. 제1항에 있어서,
    상기 제 1 및 제2 액티브 구조물과 상기 제1 및 제2 게이트 구조물을 덮는 층간 절연막; 및
    상기 층간 절연막을 관통하여, 상기 제1 에피택셜 패턴, 제2 에피택셜 패턴 및 제3 에피택셜 패턴과 각각 접촉하는 제1 콘택 플러그, 제2 콘택 플러그 및 제3 콘택 플러그가 구비되는 반도체 소자.
  8. 제1항에 있어서, 상기 제1 및 제2 액티브 구조물은 상기 제1 방향으로 연결되어 하나의 액티브 구조물을 구성하고, 상기 액티브 구조물은 복수개가 구비되어 서로 평행하게 배치되는 반도체 소자.
  9. 제8항에 있어서, 복수의 액티브 구조물들 내에 포함되는 상기 제1 에피택셜 패턴은 상기 제2 방향으로 연장되어 하나의 몸체를 갖고, 상기 제2 에피택셜 패턴은 상기 제2 방향으로 연장되어 하나의 몸체를 갖는 반도체 소자.
  10. 제1항에 있어서, 상기 제1 및 제2 채널 패턴들은 상기 기판 표면과 수직한 제3 방향으로 서로 동일한 두께를 갖는 반도체 소자.
  11. 제1항에 있어서, 상기 제1 및 제2 채널 패턴들은 각각 복수개가 구비되고, 상기 제1 및 제2 채널 패턴들 중 적어도 하나는 상기 기판 표면과 수직한 제3 방향으로 서로 다른 두께를 갖는 반도체 소자.
  12. 기판 상에 형성되고, 제1 에피택셜 패턴, 제2 에피택셜 패턴 및 상기 제1 및 제2 에피택셜 패턴의 제1 방향의 사이에 구비되고 적어도 하나가 적층되는 제1 채널 패턴을 포함하는 제1 액티브 구조물;
    상기 제1 채널 패턴을 둘러싸면서 상기 제1 방향과 수직한 제2 방향으로 연장되는 제1 게이트 구조물;
    상기 기판 상에 형성되고, 상기 제3 에피택셜 패턴, 제4 에피택셜 패턴 및 상기 제3 및 제4 에피택셜 패턴의 상기 제1 방향 사이에 구비되는 적어도 하나가 적층되는 제2 채널 패턴을 포함하고, 상기 제2 채널 패턴은 상기 제1 채널 패턴과 다른 적층 수를 갖는 제2 액티브 구조물; 및
    상기 제2 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 제2 게이트 구조물;
    상기 제2 및 제3 에피택셜 패턴 및 상기 제2 및 제3 에피택셜 패턴의 상기 제1 방향 사이에 구비되는 적어도 하나가 적층되는 더미 채널 패턴을 포함하는 더미 액티브 구조물; 및
    상기 더미 채널 패턴을 둘러싸면서 상기 제2 방향으로 연장되는 더미 게이트 구조물을 포함하는 반도체 소자.
  13. 제12항에 있어서, 상기 더미 액티브 구조물은 상기 제1 액티브 구조물과 동일한 형상을 갖고, 상기 더미 게이트 구조물은 상기 제1 게이트 구조물과 동일한 형상을 갖는 반도체 소자.
  14. 제12항에 있어서, 상기 더미 액티브 구조물은 상기 제2 액티브 구조물과 동일한 형상을 갖고, 상기 더미 게이트 구조물은 상기 제2 게이트 구조물과 동일한 형상을 갖는 반도체 소자.
  15. 제12항에 있어서, 상기 제1 게이트 구조물은 제1 게이트 절연막 패턴, 제1 게이트 전극 및 제1 하드 마스크를 포함하고, 상기 제2 게이트 구조물은 제2 게이트 절연막 패턴, 제2 게이트 전극 및 제2 하드 마스크를 포함하는 반도체 소자.
  16. 제15항에 있어서, 상기 제1 및 제2 게이트 절연막 패턴은 동일한 물질을 포함하거나 또는 서로 다른 물질을 포함하는 반도체 소자.
  17. 제12항에 있어서, 상기 제1 및 제2 채널 패턴들은 상기 기판 표면과 수직한 제3 방향으로 서로 동일한 두께를 갖는 반도체 소자.
  18. 제12항에 있어서, 상기 제1 및 제2 채널 패턴들은 각각 복수개가 구비되고, 상기 제1 및 제2 채널 패턴들 중 적어도 하나는 상기 기판 표면과 수직한 제3 방향으로 서로 다른 두께를 갖는 반도체 소자.
  19. 기판 상에 서로 제1 방향으로 이격되게 배치되는 복수의 에피택셜 패턴들;
    상기 에피택셜 패턴들의 상기 제1 방향 사이에 배치되고 상기 기판 표면과 수직한 제3 방향으로 적층되는 복수의 채널 패턴들을 포함하고, 상기 제1 방향으로 인접하는 채널 패턴들 중 적어도 하나는 서로 다른 적층수를 갖고; 그리고,
    서로 다른 적층 수를 갖는 상기 채널 패턴들을 각각 둘러싸는 제1 및 제2 게이트 구조물을 포함하고, 상기 제1 및 제2 게이트 구조물은 상기 기 제1 방향과 수직한 제2 방향으로 연장되는 반도체 소자.
  20. 제19항에 있어서, 상기 제1 및 제2 게이트 구조물들 사이에는 더미 게이트 구조물이 더 포함되는 반도체 소자.
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