CN107134453B - 半导体器件及其制造方法 - Google Patents

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Abstract

本公开提供了半导体器件及其制造方法。一种半导体器件包括在基板上的第一有源结构，第一有源结构在第一方向上包括第一外延图案、第二外延图案以及在第一外延图案和第二外延图案之间的第一沟道图案，第一沟道图案包括堆叠在基板上的至少一个沟道图案。第一栅极结构设置在第一沟道图案的顶表面和底表面上。第二有源结构在基板上并在第一方向上包括第二外延图案、第三外延图案以及在第二外延图案和第三外延图案之间的第二沟道图案。第二沟道图案包括堆叠在基板上的至少一个沟道图案。第二沟道图案的堆叠的沟道图案的数量大于第一沟道图案的堆叠的沟道图案的数量。第二栅极结构设置在第二沟道图案的顶表面和底表面上。

Description

半导体器件及其制造方法
技术领域
本发明构思的示范性实施方式涉及一种半导体器件及其制造方法。
背景技术
高度集成的半导体器件可以包括高性能晶体管。高度集成的半导体器件还可以包括具有不同电特性的各种类型的晶体管。
发明内容
根据本发明构思的示范性实施方式，一种半导体器件包括第一有源结构，该第一有源结构在基板上并在平行于基板的顶表面的第一方向上包括第一外延图案、第二外延图案以及在第一外延图案和第二外延图案之间的第一沟道图案，第一沟道图案包括堆叠在基板上的至少两个沟道图案。第一栅极结构设置在第一沟道图案的顶表面和底表面上并在垂直于第一方向且平行于基板的顶表面的第二方向上延伸。第二有源结构在基板上并在第一方向上包括第二外延图案、第三外延图案以及在第二外延图案和第三外延图案之间的第二沟道图案。第二沟道图案包括堆叠在基板上的至少一个沟道图案。第二沟道图案的堆叠的沟道图案的数量大于第一沟道图案的堆叠的沟道图案的数量。第二栅极结构设置在第二沟道图案的顶表面和底表面上并在第二方向上延伸。
根据本发明构思的示范性实施方式，一种半导体器件包括第一有源结构，该第一有源结构在基板上并在平行于基板的顶表面的第一方向上包括第一外延图案、第二外延图案以及在第一外延图案和第二外延图案之间的第一沟道图案，第一沟道图案包括堆叠在基板上的至少一个沟道图案。第一栅极结构设置在第一沟道图案的顶表面和底表面上并在垂直于第一方向且平行于基板的顶表面的第二方向上延伸。第二有源结构在基板上并在第一方向上包括第三外延图案、第四外延图案以及在第三外延图案和第四外延图案之间的第二沟道图案。第二沟道图案包括堆叠在基板上的至少一个沟道图案。第二沟道图案的堆叠的沟道图案的数量大于第一沟道图案的堆叠的沟道图案的数量。第二栅极结构设置在第二沟道图案的顶表面和底表面上并在第二方向上延伸。虚设有源结构在基板上。虚设有源结构在第一方向上包括第二外延图案、第三外延图案、在第二外延图案和第三外延图案之间的虚设沟道图案。虚设沟道图案包括堆叠在基板上的至少一个沟道图案。虚设栅极结构设置在虚设沟道图案的顶表面和底表面上并在第二方向上延伸。
根据本发明构思的示范性实施方式，一种半导体器件包括在基板上的多个外延图案，该多个外延图案在平行于基板的顶表面的第一方向上彼此间隔开。多个沟道图案组在第一方向上位于多个外延图案之间。所述多个沟道图案组的每个包括在垂直于基板的顶表面的第二方向上堆叠的多个沟道图案。所述多个沟道图案组中的至少一个沟道图案组具有与包括在所述多个沟道图案组中的另一个沟道图案组中的沟道图案的第二数量不同的第一数量的沟道图案。多个栅极结构分别在所述多个沟道图案组上。多个栅极结构的每个在垂直于第一方向且平行于基板的顶表面的第三方向上延伸。多个栅极结构的每个设置在所述多个沟道图案组中的相应沟道图案组的多个沟道图案的顶表面和底表面上。
根据本发明构思的示范性实施方式，一种制造半导体器件的方法包括形成第一半导体结构，在第一半导体结构中第一半导体图案和第一沟道图案交替且重复地堆叠在基板上。第一半导体结构具有第一数量的堆叠的第一沟道图案。该方法包括形成第二半导体结构，在第二半导体结构中第二半导体图案和第二沟道图案交替且重复地堆叠在基板上。第二半导体结构具有与堆叠的第一沟道图案的第一数量不同的第二数量的堆叠的第二沟道图案。第一半导体结构在平行于基板的顶表面的第一方向上与第二半导体结构间隔开。第一外延图案形成在第一半导体结构的第一侧壁上。第二外延图案形成在第一半导体图案的第二侧壁和第二半导体图案的第一侧壁上。第三外延图案形成在第二半导体结构的第二侧壁上。第一半导体结构的第一半导体图案和第二半导体结构的第二半导体图案被选择性去除。第一栅极结构形成在第一半导体结构的第一沟道图案的顶表面和底表面上，在垂直于第一方向且平行于基板的顶表面的第二方向上延伸。第二栅极结构形成在第二半导体结构的第二沟道图案的顶表面和底表面上，在第二方向上延伸。
附图说明
图1A和图1B是示出根据本发明构思的示范性实施方式的半导体器件的截面图和平面图；
图2是示出根据本发明构思的示范性实施方式的半导体器件中的有源结构的截面图；
图3至图27是示出根据本发明构思的示范性实施方式的半导体器件的透视图、平面图和截面图；
图28是示出根据本发明构思的示范性实施方式的半导体器件的截面图；
图29是示出根据本发明构思的示范性实施方式的半导体器件的截面图；
图30是示出根据本发明构思的示范性实施方式的半导体器件的截面图；
图31是示出根据本发明构思的示范性实施方式的半导体器件的截面图；
图32是示出根据本发明构思的示范性实施方式的半导体器件的截面图；
图33是示出根据本发明构思的示范性实施方式的半导体器件的截面图；
图34是示出根据本发明构思的示范性实施方式的半导体器件的截面图；
图35至图37是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的截面图；以及
图38是示出根据本发明构思的示范性实施方式的半导体器件的截面图。
具体实施方式
在下文将参照附图更全面地描述本发明构思的各种示范性实施方式，附图中示出某些示范性实施方式。然而，本发明构思可以以许多不同的形式实施，而不应被解释为限于这里阐述的示范性实施方式。
图1A和图1B是示出根据本发明构思的示范性实施方式的半导体器件的截面图和平面图。图2是示出根据本发明构思的示范性实施方式的半导体器件中的有源结构的截面图。
参照图1A、图1B和图2，具有彼此不同的电特性的第一晶体管10和第二晶体管12可以设置在基板100上。第一晶体管10和第二晶体管12可以设置为在平行于基板100的顶表面的第一方向上彼此相邻。在某些示范性实施方式中，第一晶体管10和第二晶体管12可以共用一个杂质区域。在某些示范性实施方式中，与第一晶体管10相比，第二晶体管12可以具有相对更高的工作电流。
基板100可以包括半导体材料，诸如硅、锗或硅锗、或III-V族化合物半导体。
包括在第一晶体管10中的第一有源结构20和包括在第二晶体管12中的第二有源结构22可以设置在基板100上。第一有源结构20和第二有源结构22的一部分可以共用。换言之，第一有源结构20和第二有源结构22可以在第一方向上彼此接触，并可以形成一个有源结构170。第一有源结构20可以包括第一外延图案148a、第二外延图案148b以及在第一外延图案148a和第二外延图案148b之间的第一沟道图案132。第一外延图案148a和第二外延图案148b可以用作第一晶体管10的源极/漏极区域。第一外延图案148a和第二外延图案148b可以在第一方向上设置在第一沟道图案132的相反两侧。第一外延图案148a和第二外延图案148b可以在第一沟道图案132的相反两侧与基板100的顶表面直接接触。
第一沟道图案132可以包括在第一外延图案148a和第二外延图案148b之间的多个沟道图案。多个第一沟道图案132可以在垂直于基板100的顶表面的第三方向上彼此间隔开。第一沟道图案132可以与基板100的顶表面间隔开。沟道可以形成在第一沟道图案132中的相应沟道图案中。在某些示范性实施方式中，第一沟道图案132可以包括在第一外延图案148a和第二外延图案148b之间的一个沟道图案。
第一沟道图案132可以包括两个沟道图案；然而，本发明构思的示范性实施方式不限于此。例如，第一沟道图案132可以包括三个或更多沟道图案。
在某些示范性实施方式中，第一沟道图案132可以每个在第三方向上具有基本上相同的厚度。在另一些示范性实施方式中，第一沟道图案132中的至少一个可以在第三方向上具有与其它第一沟道图案132不同的厚度。
参照图2，多个第一隧道139a可以形成在第一沟道图案132之间以及在最下面的第一沟道图案132与基板100之间。第一沟道图案132可以通过多个第一隧道139a彼此间隔开。第一隧道139a的数量可以随着第一沟道图案132的数量的增加而增加。
第一外延图案148a和第二外延图案148b可以用杂质掺杂以用作源极/漏极区域。第一沟道图案132可以用与第一外延图案148a和第二外延图案148b相反的导电类型的杂质来掺杂。
用作第一晶体管10的栅极的第一栅极结构166a可以位于第一有源结构20上。第一栅极结构166a可以围绕第一沟道图案132，并可以在平行于基板100的顶表面且垂直于第一方向的第二方向上延伸。
第一栅极结构166a可以包括堆叠的第一栅极绝缘图案154a、第一栅极电极162a和第一硬掩模164a。
第一栅极电极162a可以包括第一下栅极图案162al和第一上栅极图案162au。第一下栅极图案162al可以设置在多个第一隧道139a中，第一上栅极图案162au可以设置在第一沟道图案132中的最上面一个的顶表面上。第一下栅极图案162al和第一上栅极图案162au可以在第二方向上在第一有源结构20之间的区域处一体地彼此连接。
第一栅极绝缘图案154a可以设置在第一栅极电极162a和第一沟道图案132之间。第一硬掩模164a可以设置在第一上栅极图案162au上。
第一栅极绝缘图案154a可以位于多个第一隧道139a的表面上。第一栅极绝缘图案154a可以位于第一上栅极图案162au的侧表面和底表面上。
第一栅极绝缘图案154a可以包括具有高介电常数的金属氧化物。例如，第一栅极绝缘图案154a可以包括铪氧化物(HfO2)、钽氧化物(Ta2O5)和/或锆氧化物(ZrO2)。
第一栅极电极162a可以包括第一阈值电压控制图案和第一金属图案。第一阈值电压控制图案可以直接接触第一栅极绝缘图案154a，并可以具有取决于第一晶体管10的期望阈值电压的功函数。在某些示范性实施方式中，第一阈值电压控制图案可以包括钛、钛氮化物和/或钛铝氮化物。第一金属图案可以包括金属诸如铝(Al)、铜(Cu)或钽(Ta)、和/或其金属氮化物。
第一硬掩模164a可以包括硅氮化物。
第一间隔物128可以设置在第一上栅极图案166au的相反的侧壁上。第一间隔物128可以设置在第一沟道图案132中的最上面的一个的顶表面上。第一间隔物128可以在第一有源结构20之间的区域设置在第一栅极结构166a的相反的侧壁上。第一间隔物128可以包括例如硅氮化物。
第二间隔物144可以设置在第一下栅极图案162al和第一外延图案148a之间以及在第一下栅极图案162al和第二外延图案148b之间。第二间隔物144可以包括绝缘材料。例如，第二间隔物144可以包括硅氧化物。
第二有源结构22可以包括第二外延图案148b、第三外延图案148c以及在第二外延图案148b和第三外延图案148c之间的第二沟道图案134。
第二外延图案148b和第三外延图案148c可以用作第二晶体管12的源极/漏极区域。第二外延图案148b和第三外延图案148c可以在第一方向上设置在第二沟道图案134的相反两侧。第二外延图案148b可以被第一有源结构20和第二有源结构22共同地使用。
第二外延图案148b和第三外延图案148c可以与基板100直接接触，并可以分别接触第二沟道图案134的相反两端。
第二沟道图案134可以包括在第二外延图案148b和第三外延图案148c之间的多个沟道图案。多个第二沟道图案134可以在第三方向上彼此间隔开。在某些示范性实施方式中，第二沟道图案134可以与基板100的顶表面间隔开。
在第三方向上堆叠的第二沟道图案134的数量可以与在第三方向上堆叠的第一沟道图案132的数量不同。堆叠的第二沟道图案134的数量可以大于堆叠的第一沟道图案132的数量。因此，第二晶体管12的工作电流可以大于第一晶体管10的工作电流。
在某些示范性实施方式中，第二沟道图案134可以每个在第三方向上具有基本上相同的厚度。可选地，第二沟道图案134中的至少一个可以在第三方向上具有与其它第二沟道图案134不同的厚度。
在某些示范性实施方式中，每个第二沟道图案134可以基本上平行于处于相应位置水平的对应第一沟道图案132。位于相同的位置水平的第一沟道图案132和第二沟道图案134可以在第三方向上具有基本上相同的厚度。
在某些示范性实施方式中，第二沟道图案134可以不布置为平行于处于相应位置水平的第一沟道图案132。在另一些示范性实施方式中，第二沟道图案134和第一沟道图案132可以布置为位于不同的位置水平。第二沟道图案134中的至少一个可以在第三方向上具有与第一沟道图案132不同的厚度。
多个第二隧道139b可以形成在第二沟道图案134之间。因此，相邻的第二沟道图案134可以通过多个第二隧道139b中的相应一个彼此间隔开。在某些示范性实施方式中，第二隧道139b的数量可以大于第一隧道139a的数量。
第二外延图案148b和第三外延图案148c可以用杂质掺杂以用作源极/漏极区域。第二沟道图案134可以用与第二沟道图案148b和第三沟道图案148c相反的导电类型的杂质掺杂。
用作第二晶体管12的栅极的第二栅极结构166b可以位于第二有源结构22上。第二栅极结构166b可以围绕第二沟道图案134并可以在第二方向上延伸。
第二栅极结构166b可以包括堆叠的第二栅极绝缘图案154b、第二栅极电极162b和第二硬掩模164b。
第二栅极电极162b可以包括第二下栅极图案162bl和第二上栅极图案162bu。第二下栅极图案162bl可以设置在第二隧道139b中并可以在第二方向上延伸。第二上栅极图案162bu可以设置在第二沟道图案134中的最上面的一个的顶表面上并可以在第二方向上延伸。第二下栅极图案162bl和第二上栅极图案162bu可以在第二方向上在第二有源结构22之间的区域中一体地彼此连接。
在某些示范性实施方式中，第二上栅极图案162bu的顶表面可以与第一上栅极图案162au的顶表面基本上共平面。因此，第一上栅极图案162au在第三方向上的厚度可以大于第二上栅极图案162bu在第三方向上的厚度。
第二栅极绝缘图案154b可以设置在第二栅极电极162b和第二沟道图案134之间。第二硬掩模164b可以设置在第二上栅极图案162bu上。
第二栅极绝缘图案154b可以形成在第二下栅极图案162bl的表面上。第二栅极绝缘图案154b可以形成在第二上栅极图案162bu的侧表面和底表面上。
第二栅极绝缘图案154b可以包括具有相对高的介电常数的金属氧化物材料。例如，第二栅极绝缘图案154b可以包括铪氧化物、钽氧化物和/或锆氧化物。
在某些示范性实施方式中，第一栅极绝缘图案154a和第二栅极绝缘图案154b可以包括基本上相同的材料。
第二栅极电极162b可以包括第二阈值电压控制图案和第二金属图案。第二阈值电压控制图案可以直接接触第二栅极绝缘图案154b，并可以具有取决于第二晶体管12的期望阈值电压的功函数。第二金属图案可以包括金属，诸如铝(Al)、铜(Cu)或钽(Ta)、和/或其金属氮化物。在某些示范性实施方式中，第二栅极电极162b可以包括与第一栅极电极162a基本上相同的材料。
第一间隔物128可以设置在第二上栅极图案162bu的相反的侧壁上。第一间隔物128可以设置在第二沟道图案134中的最上面一个的顶表面上。第一间隔物128可以在第二有源结构22之间的区域设置在第二栅极结构166b的相反的侧壁上。
第二间隔物144可以设置在第二下栅极图案162bl和第二外延图案148b之间以及在第二下栅极图案162bl和第三外延图案148c之间。
在某些示范性实施方式中，多于一个的有源结构170可以设置在基板100上。
有源结构170可以在第二方向上彼此相邻地设置。各有源结构170中的第一外延图案148a可以在第二方向上彼此连接。各有源结构170中的第二外延图案148b可以在第二方向上彼此连接。各有源结构170中的第三外延图案148c可以在第二方向上彼此连接。在某些示范性实施方式中，第一至第三外延图案148a、148b和148c可以在第二方向上延伸。
第一绝缘夹层150可以设置在第一至第三外延图案148a、148b和148c上，并可以填充第一栅极结构166a和第二栅极结构166b之间的间隙。第一绝缘夹层150可以包括例如硅氧化物。
在某些示范性实施方式中，绝缘衬垫层149可以共形地设置在第一栅极结构166a和第二栅极结构166b的侧壁上以及在第一至第三外延图案148a、148b和148c的顶表面上。绝缘衬垫149可以包括硅氮化物。
第二绝缘夹层174可以设置在第一绝缘夹层150上。第二绝缘夹层174可以包括例如硅氧化物。
第一至第三接触插塞176a、176b和176c可以穿过第一绝缘夹层150和第二绝缘夹层174以及绝缘衬垫层149。第一接触插塞176a、第二接触插塞176b和第三接触插塞176c可以分别接触第一外延图案148a、第二外延图案148b和第三外延图案148c。
第一晶体管10和第二晶体管12可以包括不同数目的沟道图案，因此第一晶体管10和第二晶体管12的电特性可以彼此不同。第一晶体管10和第二晶体管12可以彼此相邻地设置并可以共用一个杂质区域。
彼此相邻的第一晶体管10和第二晶体管12可以在第二方向上形成在相同数量的有源结构170上。因此，当形成第一晶体管10和第二晶体管12时，形成在相同区域上的有源结构的去除工艺可以是不需要的。因此，不需要产生通过去除有源结构而引起的有源结构的有效面积的变化，因此不需要改变晶体管的电特性。
用于器件隔离的其它图案不需要设置在第一晶体管10和第二晶体管12之间。因此，具有不同电特性的第一晶体管10和第二晶体管12可以形成在相对窄的区域中。
图3至图27是示出根据本发明构思的示范性实施方式的半导体器件的透视图、平面图和截面图。
图3至图6和图8是透视图，图9、图11、图13、图15至图17、图19至图21、图23、图24、图26和图27是截面图，图7、图10、图12、图14、图18、图22和图35是平面图。
参照图3，第一半导体层102和第二半导体层104可以交替且重复地堆叠在基板100上，从而形成第一初始半导体结构105。
基板100可以包括半导体材料，诸如硅、锗或硅锗、或者III-V族化合物半导体。在示范性实施方式中，基板100可以为块体硅基板。
基板100可以包括其中形成第一晶体管的第一区域和其中形成第二晶体管的第二区域。
第一半导体层102可以限定其中形成第一栅极图案和第二栅极图案的区域，并且第二半导体层104将形成为第一沟道图案和第二沟道图案。因此，第二半导体层104可以具有与第一沟道图案和第二沟道图案的期望厚度基本上相同的厚度。
第一半导体层102和第二半导体层104可以每个包括相对于彼此具有蚀刻选择性的单晶半导体材料。在某些示范性实施方式中，第一半导体层102可以包括单晶硅锗，第二半导体层104可以包括单晶硅。第一半导体层102和第二半导体层104可以通过外延生长工艺形成。在某些示范性实施方式中，当形成第二半导体层104时，杂质可以被原位地掺杂，从而可以进行第一晶体管和第二晶体管的沟道掺杂工艺。
第一半导体层102可以形成为具有基本上相同的厚度。第二半导体层104可以形成为具有基本上相同的厚度。在某些示范性实施方式中，第二半导体层104中的至少一个可以形成为具有与其它第二半导体层104不同的厚度。
在某些示范性实施方式中，第一初始半导体结构105的最上层可以是第二半导体层104。在第一初始半导体结构105中，堆叠的第二半导体层104的数量可以与包括在第二晶体管(例如第二晶体管12)中的第二沟道图案(例如第二沟道图案134)的数量相同。
参照图4，第一区域中的第一半导体层102和第二半导体层104的一部分可以被蚀刻。因此，可以形成在第一区域和第二区域中具有台阶的第二初始半导体结构105a。
可以形成蚀刻掩模，该蚀刻掩模基本上覆盖第二区域中的第一初始半导体结构105的顶表面。第一区域中的第一初始半导体结构105的第一半导体层102和第二半导体层104可以采用该蚀刻掩模被部分地顺序蚀刻，从而形成第二初始半导体结构105a。
在第二初始半导体结构105a中，第一区域中的堆叠的第二半导体层104的数量可以与包括在第一晶体管(例如第一晶体管10)中的第一沟道图案(例如第一沟道图案132)的数量相同。第一区域中的第二初始半导体结构105a的最上层可以为第二半导体层104。
可以去除该蚀刻掩模。
参照图5，硬掩模106可以形成在第二初始半导体结构105a上，并可以通过光刻和蚀刻工艺图案化以形成硬掩模106。硬掩模106可以具有在第一方向上延伸的线性形状。在某些示范性实施方式中，多个硬掩模106可以被形成并可以布置在第二方向上。
硬掩模106可以包括硅氮化物。
参照图6和图7，第二初始半导体结构105a可以采用硬掩模106作为蚀刻掩模被顺序地蚀刻，然后基板100的上部可以被蚀刻。因此，第一半导体结构118可以形成在基板100上，并可以包括交替且重复地堆叠的第一半导体层112和第二半导体层114。器件隔离沟槽可以形成在基板100中。第一半导体结构118可以在第一方向上延伸。
器件隔离层可以形成在基板100上，然后器件隔离层的上部可以被去除。因此，器件隔离图案101可以形成在器件隔离沟槽中。第一半导体结构118可以设置在第一器件隔离图案101之间，并可以突出在器件隔离图案101之上。器件隔离图案101可以包括例如硅氧化物。
参照图6，可以形成一个第一半导体结构118。可选地，参照图7，可以形成多个第一半导体结构118，并且多个第一半导体结构118的每个可以在第一方向上延伸。
第一半导体结构118在第一区域中的部分可以被称为第一半导体结构118的第一部分，第一半导体结构118在第二区域中的另一部分可以被称为第一半导体结构118的第二部分。
参照图8至图10，在第二方向上延伸的第一模制栅极结构126a和第二模制栅极结构126b可以形成在第一半导体结构118和器件隔离图案101上。
模制栅极绝缘层和模制栅极层可以形成在第一半导体结构118和器件隔离图案101上。
模制栅极绝缘层可以包括例如硅氧化物。模制栅极绝缘层可以通过例如化学气相沉积(CVD)工艺、原子层沉积(ALD)工艺或热氧化工艺形成。模制栅极层可以包括例如多晶硅。模制栅极层可以通过例如ALD工艺或CVD工艺形成。在形成模制栅极层之后，可以进行平坦化工艺使得模制栅极层的顶表面被平坦化。
硬掩模层可以形成在模制栅极层上并可以通过光刻和蚀刻工艺图案化，从而形成硬掩模124。硬掩模124可以在第二方向上延伸。硬掩模124可以覆盖其中第一和第二晶体管的第一和第二栅极结构通过下面的工艺形成的区域。因此，硬掩模124可以包括设置在第一半导体结构118的第一部分和第二部分的每个上的至少一个硬掩模。
模制栅极层和模制栅极绝缘层可以采用硬掩模124作为蚀刻掩模被顺序地各向异性蚀刻。因此，包括第一模制栅极绝缘图案120a、第一模制栅极图案122a和硬掩模124的第一模制栅极结构126a可以形成在基板100的第一区域中。包括第二模制栅极绝缘图案120b、第二模制栅极图案122b和硬掩模124的第二模制栅极结构126b可以形成在基板100的第二区域中。第一模制栅极结构126a和第二模制栅极结构126b可以限定其中将形成第一和第二晶体管的第一和第二栅极结构的相应区域。
第一模制栅极结构126a可以与器件隔离图案101以及第一半导体结构118的第一部分的侧壁和顶表面直接接触，并可以在第二方向上延伸。第二模制栅极结构126b可以与器件隔离图案101以及第一半导体结构118的第二部分的侧壁和顶表面直接接触，并可以在第二方向上延伸。
第一模制栅极图案122a的顶表面和第二模制栅极图案122b的顶表面可以基本上共平面。因此，第二模制栅极图案122b的从第一半导体结构118的顶表面起的高度可以大于第一模制栅极图案122a的从第一半导体结构118的顶表面起的高度。
如图9中的虚线示出的区域可以表示图8所示的第一和第二模制栅极图案的“A”部分。
参照图11和图12，第一间隔物128可以形成在第一模制栅极结构126a和第二模制栅极结构126b的侧壁上。
第一间隔物层可以共形地形成在第一模制栅极结构126a和第二模制栅极结构126b、器件隔离图案101和第一半导体结构118上。第一间隔物层可以包括绝缘材料，例如硅氮化物。第一间隔物层可以通过例如CVD工艺或ALD工艺形成。第一间隔物层可以被各向异性蚀刻，使得第一间隔物128形成在第一模制栅极结构126a和第二模制栅极结构126b的侧壁上。
参照图13和图14，在第一间隔物128之间暴露的第一半导体结构118可以被蚀刻以形成第一区域中的第二半导体结构118a和第二区域中的第三半导体结构118b。暴露基板100的开口140可以形成在第二半导体结构118a和第三半导体结构118b之间。
第二半导体结构118a可以包括其中第一初始半导体图案113和第一沟道图案132交替堆叠的结构，第三半导体结构118b可以包括其中第一初始半导体图案113和第二沟道图案134交替堆叠的结构。堆叠的第二沟道图案134的数量可以大于堆叠的第一沟道图案132的数量。
在第二半导体结构118a和第三半导体结构118b中，第一初始半导体图案113以及第一沟道图案132和第二沟道图案1134的相反的侧壁可以被暴露。
参照图15，第二半导体结构118a和第三半导体结构118b中的被暴露的第一初始半导体图案113的相反的侧壁可以在第一方向上被选择性地蚀刻至预定深度，使得凹陷142被形成。通过蚀刻工艺，第二半导体结构118a和第三半导体结构118b可以分别形成第一初始有源结构136和第二初始有源结构138。
蚀刻工艺可以包括各向同性蚀刻工艺，例如湿蚀刻工艺或各向同性的干蚀刻工艺。
第一初始半导体图案113可以通过蚀刻工艺形成其宽度在第一方向上减小的第一半导体图案130。在蚀刻工艺中，第一沟道图案132和第二沟道图案134不需要被蚀刻，因此第一沟道图案132和第二沟道图案134可以在第一方向上相对于第一半导体图案130进一步突出。
参照图16，第二间隔物144可以形成在第一半导体图案130的侧壁上并可以填充凹陷142。第二间隔物144可以包括绝缘材料，例如硅氧化物。
第二间隔物层可以共形地形成在第一模制栅极结构126a和第二模制栅极结构126b、基板100、器件隔离图案101以及第一沟道图案132和第二沟道图案134上。第二间隔物层可以形成为填充形成在第一半导体图案130的侧壁上的凹陷142。第二间隔物层可以通过例如CVD工艺或ALD工艺形成。由于第二间隔物层可以在沉积工艺中沿着第一模制栅极结构126a和第二模制栅极结构126b、基板100、器件隔离图案101以及第一沟道图案132和第二沟道图案134的表面形成，所以第二间隔物层的形成在凹陷142中的部分可以形成得比第二间隔物层的其它部分更厚。
形成在第一模制栅极结构126a和第二模制栅极结构126b、基板100、器件隔离图案101以及第一沟道图案132和第二沟道图案134上的第二间隔物层可以被去除，使得填充凹陷142的第二间隔物144形成在第一半导体图案130的侧壁上。在某些示范性实施方式中，第二间隔物层可以通过湿蚀刻工艺或湿清洗工艺去除。
参照图17和图18，第一外延图案148a、第二外延图案148b和第三外延图案148c可以形成在第一模制栅极结构126a和第二模制栅极结构126b的相反两侧处暴露的基板100上。第一外延图案148a和第二外延图案148b可以分别形成在第一模制栅极结构126a的相反两侧。第二外延图案148b和第三外延图案148c可以分别形成在第二模制栅极结构126b的相反两侧。
第一沟道图案132可以设置在第一外延图案148a和第二外延图案148b之间。第一沟道图案132的两个相反的侧壁可以分别与第一外延图案148a和第二外延图案148b直接接触。
第二沟道图案134可以设置在第二外延图案148b和第三外延图案148c之间。第二沟道图案134的两个相反的侧壁可以分别与第二外延图案148b和第三外延图案148c直接接触。因此，第一至第三外延图案148a、148b和148c以及第一沟道图案132和第二沟道图案134可以在第一方向上连接。
第一至第三外延图案148a、148b和148c可以在第二方向上突出。因此，第一至第三外延图案148a、148b和148c可以分别在器件隔离图案101上彼此连接。第一外延图案148a可以在第二方向上彼此连接。第二外延图案148b可以在第二方向上彼此连接，第三外延图案148c也可以在第二方向上彼此连接。因此，第一至第三外延图案148a、148b和148c可以在第二方向上延伸。
第一至第三外延图案148a、148b和148c可以采用暴露的基板100以及第一沟道图案132和第二沟道图案1134的表面作为籽晶通过进行选择性外延生长(SEG)工艺而形成。
在某些示范性实施方式中，第一至第三外延图案148a、148b和148c可以包括硅或硅锗。
在某些示范性实施方式中，当进行外延生长工艺时，杂质可以被原位地掺杂。因此，第一至第三外延图案148a、148b和148c可以用作第一晶体管和第二晶体管的源极/漏极区域。
在某些示范性实施方式中，在形成第一至第三外延图案148a、148b和148c之后，可以进一步执行杂质掺杂工艺和退火工艺以形成源极/漏极区域。
第二外延图案148b可以设置在第一模制栅极结构126a和第二模制栅极结构126b之间。因此，第二外延图案148a可以被提供作为第一晶体管和第二晶体管的公共杂质区域。
第一至第三外延图案148a、148b和148c的顶表面可以比第一沟道图案132和第二沟道图案134中的最上面的沟道图案更高。
参照图19，绝缘衬垫层149可以共形地形成在第一至第三外延图案148a、148b和148c、第一栅极结构126a和第二栅极结构126b以及第一间隔物128上。在某些示范性实施方式中，绝缘衬垫层149可以用作蚀刻停止物。绝缘衬垫层149可以包括例如硅氮化物。
第一绝缘夹层150可以形成在绝缘衬垫层149上并可以填充第一模制栅极结构126a和第二模制栅极结构126b之间的空间。第一绝缘夹层150可以包括例如硅氧化物。
参照图20，第一绝缘夹层150、硬掩模124、绝缘衬垫层149和第一间隔物128的上部可以被平坦化，直到暴露第一模制栅极图案122a和第二模制栅极图案122b的顶表面。平坦化工艺可以包括化学机械抛光工艺和/或回蚀刻工艺。
通过进行平坦化工艺，硬掩模124可以被基本上完全去除。第一绝缘夹层150、绝缘衬垫层149和第一间隔物128的每个的上部可以被部分地去除。
参照图21和图22，第一模制栅极图案122a和第二模制栅极图案122b以及第一模制栅极绝缘图案120a和第二模制栅极绝缘图案120b可以被去除以分别形成第一开口152a和第二开口152b。
第一开口152a可以在暴露第一初始有源结构136的顶表面和侧壁的同时在第二方向上延伸。在第一开口152a中，第一沟道图案132中的最上面的一个的顶表面、第一间隔物128的内侧壁以及第一沟道图案132和第一半导体图案130的相反的侧壁可以被暴露。
第二开口152b可以在暴露第二初始有源结构138的顶表面和侧壁的同时在第二方向上延伸。在第二开口152b中，第二沟道图案134中的最上面的一个的顶表面、第一间隔物128的内侧壁以及第二沟道图案134和第一半导体图案130的相反的侧壁可以被暴露。
参照图23，第一初始有源结构136和第二初始有源结构138中的第一半导体图案130可以被选择性地去除。
第一半导体图案130可以通过各向同性蚀刻工艺去除。因此，第一沟道图案132可以在第三方向上彼此间隔开，并且第一隧道139a可以形成在第一沟道图案132之间。第二沟道图案134可以在第三方向上彼此间隔开，并且第二隧道139b可以形成在第二沟道图案134之间。
因此，可以形成有源结构170，有源结构170包括第一有源结构20和第二有源结构22，第一有源结构20可以用于形成第一晶体管，第二有源结构22可以用于形成第二晶体管。第一有源结构20可以包括第一外延图案148a和第二外延图案148b以及设置在第一外延图案148a和第二外延图案148b之间的第一沟道图案132的堆叠。第二有源结构22可以包括第二外延图案148b和第三外延图案148c以及在第二外延图案148b和第三外延图案148c之间的第二沟道图案134的堆叠。堆叠的第二沟道图案134的数量可以大于堆叠的第一沟道图案132的数量。
参照图24和图25，第一初始栅极结构160a和第二初始栅极结构160b可以形成为分别填充第一开口152a和第二开口152b。
栅极绝缘层可以共形地形成在第一开口152a和第二开口152b中暴露的第一间隔物128、第一沟道图案132和第二沟道图案134、第二间隔物144、器件隔离图案101和第一绝缘夹层150上。栅极绝缘层可以包括具有比硅氮化物高的介电常数的金属氧化物材料。栅极绝缘层可以包括例如铪氧化物(HfO2)、钽氧化物(Ta2O5)和锆氧化物(ZrO2)。
栅极电极层可以形成在栅极绝缘层上并可以基本上完全地填充第一开口152a和第二开口152b。
在某些示范性实施方式中，栅极电极层可以包括阈值电压控制层和金属层。阈值电压控制层可以与栅极绝缘层直接接触并可以具有取决于晶体管的期望阈值电压的功函数。
在某些示范性实施方式中，阈值电压控制层可以包括钛、钛氮化物和/或钛铝氮化物。功函数可以由包括在阈值电压控制层中的金属的组合来控制。金属层可以包括例如金属诸如铝(Al)、铜(Cu)或钽(Ta)、和/或其金属氮化物。
栅极电极层和栅极绝缘层可以被平坦化直到暴露第一绝缘夹层150的顶表面，使得第一初始栅极结构160a和第二初始栅极结构160b可以分别形成在第一开口152a和第二开口152b中。
第一初始栅极结构160a可以包括第一栅极绝缘图案154a和第一初始栅极电极156a，第二初始栅极结构160b可以包括第二栅极绝缘图案154b和第二初始栅极电极156b。
参照图26，分别位于第一开口152a和第二开口152b的上部中的第一初始栅极电极156a和第二初始栅极电极156b可以被部分地蚀刻以形成第一栅极电极162a和第二栅极电极162b。填充被蚀刻部分的硬掩模层可以被形成，然后可以被平坦化以形成第一硬掩模164a和第二硬掩模164b。
因此，第一栅极结构166a(其中堆叠第一栅极绝缘图案154a、第一栅极电极162a和第一硬掩模164a)可以形成在第一有源结构20上。第二栅极结构166b(其中堆叠第二栅极绝缘图案154b、第二栅极电极162b和第二硬掩模164b)可以形成在第二有源结构22上。
第一栅极电极162a可以包括形成在第一隧道139a中的第一下栅极图案162al和形成在第一沟道图案132中的最上面一个上的第一上栅极图案162au。第二栅极电极162b可以包括形成在第二隧道139b中的第二下栅极图案162bl和形成在第二沟道图案134中的最上面一个上的第二上栅极图案162bu。
因此，可以形成包括第一有源结构20和第一栅极结构166a的第一晶体管10以及包括第二有源结构22和第二栅极结构166b的第二晶体管20。
参照图27，第二绝缘夹层174可以形成在第一绝缘夹层150以及第一栅极结构166a和第二栅极结构166b上。
第二绝缘夹层174可以包括例如硅氧化物并可以通过化学气相沉积工艺形成。
第一至第三接触插塞176a、176b和176c可以形成为穿过第二绝缘夹层174、第一绝缘夹层150和绝缘衬垫层149并分别接触第一至第三外延图案148a、148b和148c。
第一至第三接触插塞176a、176b和176c的形成可以包括：蚀刻第二绝缘夹层174、第一绝缘夹层150和绝缘衬垫层149的一部分以形成分别暴露第一至第三外延图案148a、148b和148c的顶表面的第一至第三接触孔；在第一至第三接触孔中形成导电层；以及平坦化该导电层。
第一至第三接触插塞176a、176b和176c可以与第一晶体管10和第二晶体管12的杂质区域直接接触。第二接触插塞176b可以与第一晶体管10和第二晶体管12的公共杂质区域直接接触。
根据本发明构思的示范性实施方式，具有彼此不同的电特性的第一晶体管和第二晶体管(例如第一晶体管10和第二晶体管12)可以在基板(例如基板100)上彼此相邻。由于第一晶体管和第二晶体管可以包括彼此不同数量的沟道图案，所以第一晶体管和第二晶体管可以具有彼此不同的电特性。例如，由于第二晶体管可以包括比第一晶体管的沟道图案的数量相对更大的数量的沟道图案，所以与第一晶体管相比，第二晶体管可以具有相对高的工作电流特性。
图28是示出根据本发明构思的示范性实施方式的半导体器件的截面图。
该半导体器件可以与参照图1A、图1B和图2描述的半导体器件基本上相同，除了基板是绝缘体上硅(SOI)基板或绝缘体上硅锗(SGOI)基板之外，因此可以省略重复的描述。
参照图28，基板100可以包括在基板100的上部中的半导体层100c以及在基板100中位于半导体层100c下面的绝缘层100b。基板100还可以包括在基板100中的位于绝缘层100b下面的块体基板100a。在某些示范性实施方式中，基板100可以是SOI基板，其中半导体层100c包括单晶硅，并且绝缘层100b包括硅氧化物。以上参照图1A、图1B和图2更详细描述的半导体器件可以设置在基板100上。
图29是示出根据本发明构思的示范性实施方式的半导体器件的截面图。图30是示出根据本发明构思的示范性实施方式的半导体器件的截面图。
参照图29，在电特性上彼此不同的第一晶体管10和第二晶体管12可以设置在基板100上。虚设晶体管14可以设置在第一晶体管10和第二晶体管12之间。虚设晶体管14的第一杂质区域可以是第一晶体管10的第二杂质区域，虚设晶体管14的第二杂质区域可以是第二晶体管12的第一杂质区域。
在某些示范性实施方式中，基板100可以包括半导体材料，诸如硅、锗或硅锗、或者III-V族化合物半导体。
在某些示范性实施方式中，基板100可以是绝缘体上硅(SOI)基板或绝缘体上硅锗(SGOI)基板。基板100可以包括作为其上部的一部分的半导体材料层和在半导体材料层下面的绝缘材料层。
可用于形成第一晶体管10的第一有源结构和可用于形成第二晶体管12的第二有源结构可以设置在基板100上。可用于形成虚设晶体管14的虚设有源结构可以设置在第一有源结构和第二有源结构之间。因此，第一有源结构和第二有源结构可以在第一方向上彼此间隔开。
第一有源结构、虚设有源结构和第二有源结构可以彼此连接，并可以在第一方向上延伸，因此形成一个有源结构170a。在某些示范性实施方式中，多个有源结构170a可以布置在第二方向上。每个有源结构170a中的沟道图案可以分别彼此相邻地布置在第二方向上。
第一有源结构可以包括第一外延图案148a、第二外延图案148b以及在第一外延图案148a和第二外延图案148b之间的多个第一沟道图案132。第一外延图案148a和第二外延图案148b可以分别用作第一晶体管10的第一杂质区域和第二杂质区域(例如源极/漏极区域)。第一有源结构可以与参照图1A、图1B和图2更详细地描述的第一有源结构20基本上相同。
形成在第一有源结构上的第一晶体管10可以与参照图1A、图1B和图2更详细描述的第一晶体管10基本上相同。形成在第一有源结构上的第一栅极结构166a可以与参照图1A、图1B和图2更详细描述的第一栅极结构166a基本上相同。
第二有源结构可以包括第三外延图案148c、第四外延图案148d以及在第三外延图案148c和第四外延图案148d之间的多个第二沟道图案134。第三外延图案148c可以在第一方向上与第二外延图案148b间隔开。第三外延图案148c和第四外延图案148d可以分别用作第二晶体管12的第一杂质区域和第二杂质区域(例如源极/漏极区域)。
第一有源结构和第二有源结构的外延图案不需要被共用。第二有源结构可以与参照图1A、图1B和图2更详细描述的第二有源结构22基本上相同，除了第二有源结构不与第一有源结构共用第二外延图案之外。
形成在第二有源结构上的第二晶体管12可以与参照图1A、图1B和图2更详细描述的第二晶体管12基本上相同。形成在第二有源结构上的第二栅极结构166b可以与参照图1A、图1B和图2更详细描述的第二栅极结构166b基本上相同。
在某些示范性实施方式中，在第三方向上的堆叠的第二沟道图案134的数量可以与在第三方向上的堆叠的第一沟道图案132的数量不同。在某些示范性实施方式中，堆叠的第二沟道图案134的数量可以大于堆叠的第一沟道图案132的数量。
因此，第二晶体管12的沟道图案的数量可以大于第一晶体管10的沟道图案的数量。第二晶体管12的工作电流可以大于第一晶体管10的工作电流。
虚设有源结构可以包括第二外延图案148b、第三外延图案148c以及在第二外延图案148b和第三外延图案148c之间的多个虚设沟道图案180。在某些示范性实施方式中，堆叠的虚设沟道图案180的数量可以与堆叠的第二沟道图案134的数量相同。在某些示范性实施方式中，虚设沟道图案180的形状可以与第二沟道图案134的形状基本上相同。
虚设有源结构可以分别与第一有源结构和第二有源结构共用第二外延图案148b和第三外延图案148c。
虚设栅极结构166c可以围绕虚设沟道图案180并可以在第二方向上延伸。虚设栅极结构166c可以包括虚设栅极绝缘图案154c、虚设栅极电极162c和第三硬掩模164c。
在某些示范性实施方式中，虚设栅极结构166c可以与第二栅极结构166b基本上相同。
在某些示范性实施方式中，参照图30，堆叠的虚设沟道图案180的数量可以与堆叠的第一沟道图案132的数量相同；并且虚设沟道图案180的形状可以与第一沟道图案132的形状相同。在此情况下，虚设栅极结构166c可以与第一栅极结构166a基本上相同。
第一栅极结构166a的顶表面和第二栅极结构166b的顶表面可以与虚设栅极结构166c的顶表面基本上共平面。
虚设晶体管14可以设置在第一晶体管10和第二晶体管12之间，而不需要实质上进行开关操作。
第一接触插塞176a和第二接触插塞176b可以分别与第一外延图案148a和第二外延图案148b直接接触。
第三接触插塞176c和第四接触插塞176d可以分别与第三外延图案148c和第四外延图案148d直接接触。
图31是示出根据本发明构思的示范性实施方式的半导体器件的截面图。
参照图31，在电特性上彼此不同的第一晶体管10和第二晶体管12可以设置在基板100上。第一晶体管10和第二晶体管12可以彼此相邻。在某些示范性实施方式中，第一晶体管10和第二晶体管12可以共用一个杂质区域。
在某些示范性实施方式中，基板100可以包括半导体材料，诸如硅、锗或硅锗、或者III-V族化合物半导体。
在某些示范性实施方式中，基板100可以是绝缘体上硅(SOI)基板或者绝缘体上硅锗(SGOI)基板。基板100可以包括作为其上部的一部分的半导体材料层和在半导体材料层下面的绝缘材料层。
第一有源结构可以用于形成第一晶体管，第二有源结构可以用于形成第二晶体管。第二有源结构的一部分可以与第一有源结构共用。
第一有源结构和第二有源结构可以彼此连接，从而形成一个有源结构170。在某些示范性实施方式中，多个有源结构170可以布置在第二方向上。有源结构170的沟道图案可以分别彼此相邻地布置在第二方向上。
第一有源结构可以包括第一外延图案148a、第二外延图案148b以及在第一外延图案148a和第二外延图案148b之间的第一沟道图案132。第一沟道图案132可以包括在第三方向上彼此间隔开的多个沟道图案。在某些示范性实施方式中，每个第一沟道图案132可以在第三方向上具有彼此基本上相同的第一厚度。
形成在第一有源结构上的第一晶体管10可以与参照图1A、图1B和图2更详细描述的第一晶体管10基本上相同。形成在第一有源结构上的第一栅极结构166a可以与参照图1A、图1B和图2更详细描述的第一栅极结构166a基本上相同。
第二有源结构可以包括第二外延图案148b、第三外延图案148c以及设置在第二外延图案148b和第三外延图案148c之间的多个第二沟道图案134和134a。
该多个第二沟道图案134和134a可以在第三方向上彼此间隔开。在第三方向上的堆叠的第二沟道图案134和134a的数量可以与在第三方向上的堆叠的第一沟道图案132的数量不同。在某些示范性实施方式中，在第三方向上的堆叠的第二沟道图案134和134a的数量可以大于在第三方向上的堆叠的第一沟道图案132的数量。
第二沟道图案134和134a中的至少一个可以具有与其它的第二沟道图案134和134a不同的厚度。在某些示范性实施方式中，第二沟道图案134和134a中的最上面的第二沟道图案134a可以具有与其它的第二沟道图案134不同的厚度。例如，在最上面的第二沟道图案134a下面的第二沟道图案134可以在第三方向上具有第一厚度，最上面的第二沟道图案134a可以具有大于第一厚度的第二厚度。
形成在第二有源结构上的第二晶体管12可以与参照图1A、图1B和图2更详细描述的第二晶体管12基本上相同。形成在第二有源结构上的第二栅极结构166b可以与参照图1A、图1B和图2更详细描述的第二栅极结构166b基本上相同。
第一至第三接触插塞176a、176b和176c可以分别与第一至第三外延图案148a、148b和148c直接接触。
第一晶体管10和第二晶体管12可以由于沟道图案的不同堆叠数量和不同的厚度而具有不同的电特性。
半导体器件可以通过执行与参照图3至图27更详细描述的那些工艺基本上相同的工艺来制造。然而，当形成第一初始半导体结构时，第二半导体层的厚度可以根据第一沟道图案和第二沟道图案的厚度来控制。例如，最上面的第二半导体层可以形成得比最上面的第二半导体层下面的第二半导体层更厚，因此可以制造图31所示的半导体器件。
图32是示出根据本发明构思的示范性实施方式的半导体器件的截面图。
参照图32，具有不同电特性的第一晶体管10和第二晶体管12可以设置在基板100上。虚设晶体管14可以设置在第一晶体管10和第二晶体管12之间。虚设晶体管14的第一杂质区域可以是第一晶体管10的第二杂质区域，虚设晶体管14的第二杂质区域可以是第二晶体管12的第一杂质区域。
可用于形成第一晶体管10的第一有源结构和可用于形成第二晶体管12的第二有源结构可以设置在基板100上。虚设有源结构可以设置在第一有源结构和第二有源结构之间。因此，第一有源结构和第二有源结构可以在第一方向上彼此间隔开。
第一有源结构、虚设有源结构和第二有源结构可以彼此连接并可以在第一方向上延伸，从而形成一个有源结构170a。在某些示范性实施方式中，多个有源结构170a可以在第二方向上彼此平行地布置。有源结构170a中的沟道图案可以分别在第二方向上彼此相邻地布置。
第一有源结构可以包括第一外延图案148a、第二外延图案148b以及在第一外延图案148a和第二外延图案148b之间的多个第一沟道图案132。第一外延图案148a和第二外延图案148b可以分别用作第一晶体管10的第一杂质区域和第二杂质区域(例如源极/漏极区域)。第一有源结构可以与参照图1A、图1B和图2更详细描述的第一有源结构20基本上相同。
形成在第一有源结构上的第一晶体管10可以与参照图1A、图1B和图2更详细描述的第一晶体管10基本上相同。
第二有源结构可以包括第三外延图案148c、第四外延图案148d以及设置在第三外延图案148c和第四外延图案148d之间的多个第二沟道图案134和134a。第三外延图案148c可以在第一方向上与第二外延图案148b间隔开。第三外延图案148c和第四外延图案148d可以分别用作第二晶体管12的第一杂质区域和第二杂质区域(例如源极/漏极区域)。
第一有源结构和第二有源结构的外延图案不需要被共用。然而，第二有源结构可以与参照图31描述的第二有源结构基本上相同，除了第二外延图案不被共用之外。
在某些示范性实施方式中，在第三方向上的堆叠的第二沟道图案134和134a的数量可以与在第三方向上的堆叠的第一沟道图案132的数量不同。在某些示范性实施方式中，堆叠的第二沟道图案134和134a的数量可以大于堆叠的第一沟道图案132的数量。
第二沟道图案134和134a中的至少一个可以具有与其它第二沟道图案134和134a不同的厚度。例如，第一沟道图案132和在最上面的第二沟道图案134a下面的第二沟道图案134可以都具有第一厚度。此外，最上面的第二沟道图案134a可以具有大于第一厚度的第二厚度。
形成在第二有源结构上的第二晶体管12可以与参照图1A、图1B和图2更详细描述的第二晶体管12基本上相同。
虚设有源结构可以包括第二外延图案148b、第三外延图案148c以及设置在第二外延图案148b和第三外延图案148c之间的虚设沟道图案180和180a。在某些示范性实施方式中，虚设沟道图案180和180a的数量可以与第二沟道图案134和134a的数量相同。与在相同的位置水平处的相应的第二沟道图案134和134a对应的虚设沟道图案180和180a可以具有与对应的第二沟道图案134和134a基本上相同的厚度。
虚设有源结构可以分别与第一有源结构和第二有源结构共用第二外延图案148b和第三外延图案148c。
虚设栅极结构166c可以围绕虚设沟道图案180和180a并可以在第二方向上延伸。虚设栅极结构166c可以包括虚设栅极绝缘图案154c、虚设栅极电极162c和第三硬掩模164c。
在某些示范性实施方式中，虚设栅极结构166c可以与第二栅极结构166b基本上相同。第二栅极结构166b可以与参照图1A、图1B和图2更详细描述的第二栅极结构166b基本上相同。
在另一些示范性实施方式中，虚设沟道图案180和180a的数量可以与第一沟道图案132的数量基本上相同。在此情况下，虚设栅极结构166c可以与第一栅极结构166a基本上相同。第一栅极结构166a可以与参照图1A、图1B和图2更详细描述的第一栅极结构166a基本上相同。
第一栅极结构166a的顶表面和第二栅极结构166b的顶表面可以与虚设栅极结构166c的顶表面基本上共平面。
虚设晶体管14可以设置在第一晶体管10和第二晶体管12之间，而不需要实质上执行开关操作。
第一接触插塞176a和第二接触插塞176b可以分别与第一外延图案148a和第二外延图案148b直接接触。第三接触插塞176c和第四接触插塞176d可以分别与第三外延图案148c和第四外延图案148d直接接触。
图33是示出根据本发明构思的示范性实施方式的半导体器件的截面图。图34是示出根据本发明构思的示范性实施方式的半导体器件的截面图。
参照图33，根据本发明构思的示范性实施方式的半导体器件可以与参照图1A、图1B和图2描述的半导体器件基本上相同，除了第一栅极绝缘图案和第二栅极绝缘图案包括不同的材料之外。
参照图33，第一晶体管10和第二晶体管12可以分别包括第一栅极绝缘图案184a和第二栅极绝缘图案184b，第一栅极绝缘图案184a和第二栅极绝缘图案184b包括不同的材料。因此，第一晶体管10和第二晶体管12可以具有不同的电特性。
在某些示范性实施方式中，第一晶体管10和第二晶体管12可以包括不同数量的堆叠的沟道图案(例如，堆叠的第一沟道图案132的数量和堆叠的第二沟道图案134的数量可以彼此不同)。
在某些示范性实施方式中，如图34所示，第一晶体管10和第二晶体管12可以包括相同数量的堆叠的沟道图案(例如，堆叠的第一沟道图案132的数量和堆叠的第二沟道图案134的数量可以彼此相等)。
图35至图37是示出根据本发明构思的示范性实施方式的制造半导体器件的方法的截面图。
有源结构可以通过执行参照图3至图23更详细描述的工艺而形成。
参照图35，第一掩模图案182可以被形成以覆盖第二区域中的有源结构。
第一栅极绝缘层184可以共形地形成在第一区域中形成的第一有源结构、第一间隔物128和第二间隔物144、第一绝缘夹层150以及第一掩模图案182上。第一栅极绝缘层184可以包括具有相对高的介电常数的第一金属氧化物材料。第一栅极绝缘层184可以包括铪氧化物(HfO2)、钽氧化物(Ta2O5)和/或锆氧化物(ZrO2)。
参照图36，可以去除第一掩模图案182。第一掩模图案182上的第一栅极绝缘层184也可以被去除。因此，第一栅极绝缘层184可以共形地形成在第一沟道图案132、第一间隔物128和第二间隔物144以及第一绝缘夹层150的表面上。
第二掩模图案186可以形成以覆盖第一区域中的有源结构。
第二栅极绝缘层188可以共形地形成在第二区域中形成的第二有源结构、第一间隔物128和第二间隔物144、第一绝缘夹层150以及第二掩模图案186上。第二绝缘层188可以包括与第一金属氧化物材料不同的第二金属氧化物材料。
参照图37，可以去除第二掩模图案186。第二掩模图案186上的第二栅极绝缘层188也可以被去除。因此，第二栅极绝缘层188可以共形地形成在第二沟道图案134、第一间隔物128和第二间隔物144以及第一绝缘夹层150的表面上。
栅极电极层可以形成在第一栅极绝缘层184和第二栅极绝缘层188上以填充第一开口152a和第二开口152b。栅极电极层以及第一栅极绝缘层184和第二栅极绝缘层188可以被平坦化以暴露第一绝缘夹层150的顶表面，使得第一初始栅极结构160a和第二初始栅极结构160b可以分别形成在第一开口152a和第二开口152b中。第一初始栅极结构160a和第二初始栅极结构160b可以分别包括第一栅极绝缘图案184a和第二栅极绝缘图案184b。
参照图33更详细描述的半导体器件可以通过执行与参照图26和图27更详细描述的基本上相同的工艺来制造。
图38是示出根据本发明构思的示范性实施方式的半导体器件的截面图。
参照图38，根据本发明构思的示范性实施方式的半导体器件可以包括具有不同电特性并形成在基板100上的第一晶体管10和第二晶体管12。半导体器件还可以包括虚设晶体管14，虚设晶体管14形成在第一晶体管10和第二晶体管12之间的基板100上。
例如，第一晶体管10和第二晶体管12可以与参照图34更详细描述的第一晶体管10和第二晶体管12基本上相同。第一晶体管10和第二晶体管12可以包括彼此相同数量的堆叠的沟道图案。第一栅极绝缘图案184a和第二栅极绝缘图案184b可以包括不同的材料。
在某些示范性实施方式中，虚设晶体管14可以与第一晶体管10基本上相同。在此情况下，虚设晶体管14的虚设栅极绝缘图案190可以包括与第一栅极绝缘图案184a相同的材料。在某些示范性实施方式中，虚设晶体管14可以与第二晶体管12基本上相同。在此情况下，虚设晶体管14的虚设栅极绝缘图案190可以包括与第二栅极绝缘图案184b相同的材料。
在某些示范性实施方式中，第一晶体管10和第二晶体管12可以与参照图33描述的第一晶体管10和第二晶体管12基本上相同。第一晶体管10和第二晶体管12可以包括彼此不同数量的堆叠的沟道图案。在第一晶体管10和第二晶体管12中，第一栅极绝缘图案184a和第二栅极绝缘图案184b可以包括不同的材料。在此情况下，虚设晶体管14可以与第一晶体管10或第二晶体管12基本上相同。
根据本发明构思的示范性实施方式的半导体器件可以包括具有不同电特性并设置为直接彼此相邻的晶体管。相邻的晶体管可以分别具有期望的电特性而不彼此影响。虚设栅极或分隔图案诸如器件隔离图案可以不被包括在具有不同电特性的晶体管之间，因此可以减小晶体管之间的间隔。因此，根据本发明构思的示范性实施方式的半导体器件可以被高度地集成。
根据本发明构思的示范性实施方式的半导体器件可以应用于存储器件或逻辑器件。
尽管已经参照本发明构思的示范性实施方式具体示出和描述了本发明构思，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种变化，而没有脱离本发明构思的精神和范围。
本申请要求于2016年2月26日在韩国知识产权局提交的韩国专利申请第10-2016-0022949号的优先权，其内容通过引用整体地结合于此。

Claims (25)

1.一种半导体器件，包括：
第一有源结构，在基板上并在平行于所述基板的顶表面的第一方向上包括第一外延图案、第二外延图案以及在所述第一外延图案和所述第二外延图案之间的第一沟道图案，所述第一沟道图案包括堆叠在所述基板上的至少一个沟道图案；
第一栅极结构，设置在所述第一沟道图案的顶表面和底表面上，并在垂直于所述第一方向且平行于所述基板的所述顶表面的第二方向上延伸；
第二有源结构，在所述基板上并在所述第一方向上包括所述第二外延图案、第三外延图案以及在所述第二外延图案和所述第三外延图案之间的第二沟道图案，所述第二沟道图案包括堆叠在所述基板上的至少两个沟道图案，其中所述第二沟道图案的堆叠的沟道图案的数量大于第一沟道图案的堆叠的沟道图案的数量；以及
第二栅极结构，设置在所述第二沟道图案的顶表面和底表面上并在所述第二方向上延伸，
其中所述第二外延图案在所述第一方向上设置在所述第一沟道图案和所述第二沟道图案之间，
其中所述第二外延图案被所述第一有源结构和所述第二有源结构共用。
2.根据权利要求1所述的半导体器件，其中所述第一沟道图案的相反两端分别接触所述第一外延图案和所述第二外延图案，并且所述第一沟道图案包括在垂直于所述基板的所述顶表面的第三方向上彼此间隔开的多个沟道图案，并且
其中所述第二沟道图案的相反两端分别接触所述第二外延图案和所述第三外延图案，并且所述第二沟道图案包括在所述第三方向上彼此间隔开的多个沟道图案。
3.根据权利要求2所述的半导体器件，还包括设置在所述第一沟道图案中的最上面的沟道图案和所述第二沟道图案中的最上面的沟道图案上且在所述第一栅极结构和所述第二栅极结构的侧壁上的第一间隔物。
4.根据权利要求2所述的半导体器件，还包括在所述第一外延图案和所述第二外延图案与所述第一栅极结构之间以及在所述第二外延图案和所述第三外延图案与所述第二栅极结构之间的第二间隔物，每个所述第二间隔物包括绝缘材料。
5.根据权利要求1所述的半导体器件，其中所述第一栅极结构包括第一栅极绝缘图案、第一栅极电极和第一硬掩模，并且所述第二栅极结构包括第二栅极绝缘图案、第二栅极电极和第二硬掩模。
6.根据权利要求5所述的半导体器件，还包括：
绝缘夹层，覆盖所述第一有源结构的上部和所述第二有源结构的上部以及所述第一栅极结构的上部和所述第二栅极结构的上部；和
第一接触插塞、第二接触插塞和第三接触插塞，穿过所述绝缘夹层并分别接触所述第一外延图案、所述第二外延图案和所述第三外延图案。
7.根据权利要求1所述的半导体器件，其中所述第一外延图案和所述第二外延图案在所述第二方向上延伸，并且其中所述第一沟道图案和所述第二沟道图案的每个包括布置在所述第二方向上的多个沟道图案。
8.根据权利要求1所述的半导体器件，其中所述第一沟道图案和所述第二沟道图案在垂直于所述基板的所述顶表面的第三方向上具有相同的厚度。
9.根据权利要求1所述的半导体器件，其中所述第一沟道图案和所述第二沟道图案的每个包括多个沟道图案，并且
其中在垂直于所述基板的所述顶表面的第三方向上，所述第一沟道图案的多个沟道图案中的至少一个具有与所述第二沟道图案的多个沟道图案中的至少一个的厚度不同的厚度。
10.根据权利要求1所述的半导体器件，其中所述第一沟道图案和所述第二沟道图案的每个包括多个沟道图案，其中所述第一沟道图案的多个沟道图案的每个在垂直于所述基板的所述顶表面的第三方向上具有相同的厚度，并且其中在所述第三方向上所述第二沟道图案的多个沟道图案中的至少一个具有与所述第二沟道图案的多个沟道图案中的另一个沟道图案的厚度不同的厚度。
11.根据权利要求10所述的半导体器件，其中在所述第三方向上所述第二沟道图案的多个沟道图案中的最上面的一个具有与所述第二沟道图案的多个沟道图案中的在所述最上面的一个下面的另一个沟道图案的厚度不同的厚度。
12.一种半导体器件，包括：
第一有源结构，在基板上并在平行于所述基板的顶表面的第一方向上包括第一外延图案、第二外延图案以及在所述第一外延图案和所述第二外延图案之间的第一沟道图案，所述第一沟道图案包括堆叠在所述基板上的至少一个沟道图案；
第一栅极结构，设置在所述第一沟道图案的顶表面和底表面上，并在垂直于所述第一方向且平行于所述基板的所述顶表面的第二方向上延伸；
第二有源结构，在所述基板上并在所述第一方向上包括第三外延图案、第四外延图案以及在所述第三外延图案和所述第四外延图案之间的第二沟道图案，所述第二沟道图案包括堆叠在所述基板上的至少一个沟道图案，其中第二沟道图案的堆叠的沟道图案的数量大于第一沟道图案的堆叠的沟道图案的数量；
第二栅极结构，设置在所述第二沟道图案的顶表面和底表面上并在所述第二方向上延伸；
虚设有源结构，在所述基板上，所述虚设有源结构在所述第一方向上包括所述第二外延图案、所述第三外延图案、在所述第二外延图案和所述第三外延图案之间的虚设沟道图案，所述虚设沟道图案包括堆叠在所述基板上的至少一个沟道图案；以及
虚设栅极结构，设置在所述虚设沟道图案的顶表面和底表面上并在所述第二方向上延伸，
其中所述第二外延图案和所述第三外延图案在所述第一方向上设置在所述第一沟道图案和所述第二沟道图案之间，
其中所述虚设有源结构分别与所述第一有源结构和所述第二有源结构共用所述第二外延图案和所述第三外延图案。
13.根据权利要求12所述的半导体器件，其中所述虚设有源结构具有与所述第一有源结构或所述第二有源结构的形状相同的形状，并且
所述虚设栅极结构具有与所述第一栅极结构或所述第二栅极结构的形状相同的形状。
14.根据权利要求12所述的半导体器件，其中所述第一栅极结构包括第一栅极绝缘图案、第一栅极电极和第一硬掩模，并且所述第二栅极结构包括第二栅极绝缘图案、第二栅极电极和第二硬掩模。
15.根据权利要求12所述的半导体器件，其中所述第一沟道图案和所述第二沟道图案在垂直于所述基板的所述顶表面的第三方向上具有彼此相同的厚度。
16.根据权利要求12所述的半导体器件，其中所述第一沟道图案和所述第二沟道图案的每个包括多个沟道图案，并且
其中在垂直于所述基板的所述顶表面的第三方向上，所述第一沟道图案的多个沟道图案中的至少一个具有与所述第二沟道图案的多个沟道图案中的至少一个的厚度不同的厚度。
17.一种半导体器件，包括：
多个外延图案，在基板上，所述多个外延图案在平行于所述基板的顶表面的第一方向上彼此间隔开；
多个沟道图案组，在所述第一方向上在所述多个外延图案之间，所述多个沟道图案组的每个包括堆叠在垂直于所述基板的所述顶表面的第二方向上的多个沟道图案，并且所述多个沟道图案组中的第一沟道图案组具有与包括在所述多个沟道图案组中的第二沟道图案组中的沟道图案的第二数量不同的第一数量的沟道图案；以及
多个栅极结构，分别在所述多个沟道图案组上，所述多个栅极结构的每个在垂直于所述第一方向并平行于所述基板的所述顶表面的第三方向上延伸，并且所述多个栅极结构的每个设置在所述多个沟道图案组中的相应沟道图案组的所述多个沟道图案的顶表面和底表面上，
其中所述外延图案与所述沟道图案组在所述第一方向上交替地设置并彼此接触，
其中所述多个外延图案中的至少一个外延图案在所述第一方向上设置在所述第一沟道图案组和所述第二沟道图案组之间。
18.根据权利要求17所述的半导体器件，其中所述多个栅极结构包括第一栅极结构和第二栅极结构，所述第一栅极结构和所述第二栅极结构分别设置在包括所述第一数量的沟道图案的所述沟道图案组和包括所述第二数量的沟道图案的所述沟道图案组上。
19.根据权利要求18所述的半导体器件，其中所述多个栅极结构还包括在所述第一栅极结构和所述第二栅极结构之间的虚设栅极结构。
20.一种制造半导体器件的方法，包括：
形成第一半导体结构，在所述第一半导体结构中第一半导体图案和第一沟道图案交替且重复地堆叠在基板上，所述第一半导体结构具有第一数量的堆叠的第一沟道图案；
形成第二半导体结构，在所述第二半导体结构中第二半导体图案和第二沟道图案交替且重复地堆叠在所述基板上，所述第二半导体结构具有与堆叠的第一沟道图案的第一数量不同的第二数量的堆叠的第二沟道图案，其中在平行于所述基板的顶表面的第一方向上所述第一半导体结构与所述第二半导体结构间隔开；
在所述第一半导体结构的第一侧壁上形成第一外延图案；
在所述第一半导体图案的第二侧壁和所述第二半导体结构的第一侧壁上形成第二外延图案；
在所述第二半导体结构的第二侧壁上形成第三外延图案，其中所述第二外延图案在所述第一方向上设置在所述第一沟道图案和所述第二沟道图案之间；
选择性地去除所述第一半导体结构的所述第一半导体图案和所述第二半导体结构的所述第二半导体图案；
在所述第一半导体结构的所述第一沟道图案的顶表面和底表面上形成第一栅极结构，所述第一栅极结构在垂直于所述第一方向且平行于所述基板的所述顶表面的第二方向上延伸；以及
在所述第二半导体结构的所述第二沟道图案的顶表面和底表面上形成第二栅极结构，该第二栅极结构在所述第二方向上延伸。
21.根据权利要求20所述的方法，其中形成所述第一半导体结构和所述第二半导体结构包括：
在基板上交替且重复地堆叠第一半导体层和第二半导体层；
蚀刻所述第一半导体层的一部分和所述第二半导体层的一部分，使得第一初始半导体结构和第二初始半导体结构形成为在所述第一初始半导体结构和所述第二初始半导体结构之间具有台阶；以及
图案化所述第一初始半导体结构和所述第二初始半导体结构以形成所述第一半导体结构和所述第二半导体结构。
22.根据权利要求20所述的方法，还包括，在形成所述第一外延图案至所述第三外延图案之前，形成第一模制栅极结构和第二模制栅极结构，所述第一模制栅极结构和所述第二模制栅极结构分别设置在第一半导体结构和所述第二半导体结构上并在所述第二方向上延伸。
23.根据权利要求22所述的方法，还包括，在选择性去除所述第一半导体图案和所述第二半导体图案之前，选择性地去除所述第一模制栅极结构和所述第二模制栅极结构以形成第一开口和第二开口，
其中所述第一栅极结构和所述第二栅极结构分别形成在所述第一开口和所述第二开口中。
24.根据权利要求22所述的方法，还包括：
在所述第一模制栅极结构的位于所述第一沟道图案中的最上面一个上的部分的侧壁上以及在所述第二模制栅极结构的位于所述第二沟道图案中的最上面一个上的部分的侧壁上形成第一间隔物；以及
在所述第一模制栅极结构的位于所述第一半导体结构的所述第一沟道图案之间的部分的侧壁上以及在所述第二模制栅极结构的位于所述第二半导体结构的所述第二沟道图案之间的部分的侧壁上形成第二间隔物。
25.根据权利要求20所述的方法，还包括：
在所述第一半导体结构和所述第二半导体结构之间形成虚设半导体结构，在该虚设半导体结构中第三半导体图案和第三沟道图案交替且重复地堆叠在所述基板上；
在所述虚设半导体结构和所述第二半导体结构之间形成第四外延图案，所述第四外延图案和所述第二外延图案通过所述虚设半导体结构彼此间隔开；
选择性地去除所述虚设半导体结构的所述第三半导体图案的一部分；以及
在所述虚设半导体结构的所述第三沟道图案的顶表面和底表面上形成虚设栅极电极，其中所述虚设栅极电极在所述第二方向上延伸。
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