KR101647888B1 - Ｆｉｎｆｅｔ 소자를 제조하는 방법 - Google Patents

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충후아 린
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Abstract

핀형 전계 효과 트랜지스터(FinFET, fin-like field-effect transistor) 소자를 제조하는 방법이 개시된다. 방법은 기판 위에 맨드릴 피쳐들을 형성하는 단계 및 제1 공간을 형성하도록 맨드릴 피쳐들을 제거하기 위해 제1 컷을 수행하는 단계를 포함한다. 방법은 라인-엔드 및 엔드-투-엔드 공간을 형성하도록 맨드릴 피쳐들의 일부를 제거하기 위해 제2 컷을 수행하는 단계를 또한 포함한다. 제1 및 제2 컷들 이후에, 기판은 핀들을 형성하기 위하여 에칭 마스크로서 제1 공간 및 엔드-투-엔드 공간을 가지고, 맨드릴 피쳐들을 사용하여 에칭된다. 인접한 핀들 사이의 공간 내를 완전히 충진하고, 엔드-투-엔드 공간 및 제1 공간에 인접한 핀들의 측벽들을 커버하기 위하여, 스페이서 층을 증착한다. 스페이서 층은 엔드-투-엔드 공간 및 제1 공간에 인접한 핀들 상에 측벽 스페이서들을 형성하기 위하여 에칭되고, 절연 트렌치가 엔드-투-엔드 공간 및 제1 공간 내에 형성된다.

Description

ＦＩＮＦＥＴ 소자를 제조하는 방법 {METHOD OF MAKING FinFET DEVICE}
반도체 집적 회로(IC) 산업은 급속한 성장을 경험해왔다. IC의 발전 동안에, 기능적 밀도(즉, 칩 면적 당 상호연결된 소자들의 수)는 일반적으로 증가해온 반면, 기하학적 사이즈(즉, 제조 프로세스를 사용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운(scaling down) 프로세스는 일반적으로 제조 효율을 증가시키고 관련 비용을 낮춤으로써 이익들을 제공한다.
IC들의 프로세싱 및 제작의 복잡성은 또한 증가하였으며, 이러한 진보들이 실현되기 때문에, IC 프로세싱 및 제작에 있어서의 유사한 개발들이 필요하다. 예를 들어, 핀형 전계 효과 트랜지스터(FinFET, fin-like field-effect transistor)와 같은 3차원 트랜지스터가 평면 트랜지스터를 교체하기 위하여 도입되었다. 현존하는 FinFET 소자들 및 FinFET 소자들의 제조 방법들은 일반적으로 그들의 의도된 목적들을 위해 적응되어 왔으나, 그들은 모든 점에 있어서 완전히 만족스럽지 않을 수도 있다. 예를 들어, 핀 및 절연 구조물들을 형성하기 위한 더욱 플렉서블한 통합이 요구된다.
본 개시물은 현존하는 접근법들에 대해 하나 이상의 향상들을 제공하는 FinFET 소자를 제작하는 다수의 상이한 실시예들을 제공한다. 일 실시예에서, FinFET 소자를 제작하기 위한 방법은 기판을 수용하는 단계, 기판 위에 맨드릴 피쳐들을 형성하는 단계를 포함한다. 방법은 제1 공간을 형성하도록 하나 이상의 맨드릴 피쳐들을 제거하기 위하여 제1 컷(cut)을 수행하는 단계, 엔드-투-엔드(end-to-end) 공간을 형성하도록 하나 이상의 맨드릴 피쳐들의 일부를 제거하기 위하여 제2 컷을 수행하는 단계를 또한 포함한다. 방법은 제1 컷 및 상기 제2 컷 이후에, 핀들을 형성하기 위하여 에칭 마스크로서 엔드-투-엔드 공간 및 제1 공간을 갖는 맨드릴 피쳐들을 사용함으로써 기판을 에칭하는 단계를 또한 포함한다. 방법은 인접한 핀들 사이의 공간 내를 완전히 충진하고, 엔드-투-엔드 공간 및 제1 공간에 인접한 상기 핀들의 측벽들을 커버하기 위하여, 스페이서 층을 성막하는 단계를 또한 포함한다. 방법은 엔드-투-엔드 공간 및 제1 공간에 인접한 핀들 상에 측벽 스페이서들을 형성하기 위하여 스페이서 층을 에칭하는 단계, 및 인접한 핀들 사이의 공간 내를 충진하는 스페이서 층 및 핀들을 커버하는 측벽 스페이서들로 엔드-투-엔드 공간 및 제1 공간 내에 절연 트렌치를 형성하는 단계를 또한 포함한다.
다른 실시예에서, FinFET 소자를 제조하기 위한 방법은, 하드 마스크를 갖는 기판을 수용하는 단계, 하드 마스크 위에 복수의 맨드릴 피쳐들을 형성하는 단계, 제1 공간을 형성하기 위하여 하나 이상의 맨드릴 피쳐들을 제거하는 단계, 엔드-투-엔드 공간을 형성하기 위하여 적어도 하나의 맨드릴 피쳐들의 중간 부분을 제거하는 단계를 포함한다. 방법은 핀들을 형성하기 위하여 맨드릴 피쳐들을 사용하여 하드 마스크 및 기판을 에칭하기 위한 에칭 마스크로서 제1 공간 및 엔드-투-엔드 공간을 사용하는 단계를 또한 포함한다. 방법은 에칭 이후에, 맨드릴 피쳐들을 제거하는 단계를 또한 포함한다. 방법은 기판 위에 스페이서 층을 성막하는 단계를 또한 포함하며, 상기 성막하는 단계는, 2개의 인접한 핀들 사이의 공간 내를 완전히 충진하는 단계, 제1 공간 및 엔드-투-엔드 공간 내의 상기 핀들의 측벽들을 커버하는 단계, 및 제1 공간 및 엔드-투-엔드 공간 내를 부분적으로 충진하는 단계를 포함한다. 방법은 제1 공간 및 엔드-투-엔드 공간 내의 핀들 상에 측벽 스페이서들을 형성하기 위하여 그리고 기판을 노출시키도록 제1 공간과 엔드-투-엔드 공간의 바닥부들에서 스페이서 층을 제거하기 위하여, 스페이서 에칭을 수행하는 단계를 또한 포함한다. 방법은 절연 트렌치를 형성하기 위하여 노출된 기판을 에칭하는 단계, 절연 유전체 층으로 절연 트렌치 내를 충진하는 단계를 또한 포함한다. 방법은 절연 트렌치 내에 절연 피쳐를 형성하기 위하여 절연 유전체 층을 리세스하는 단계, 및 인접한 핀들 사이에 스페이서 층을 제거하는 단계를 또한 포함한다.
또 다른 실시예에서, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법은, 기판을 제공하는 단계, 기판 위에 복수의 핀들을 형성하는 단계, 핀들 사이에 제1 공간 및 엔드-투-엔드 공간을 형성하는 단계, 인접한 핀들 사이의 공간 내를 충진하고 제1 공간 및 엔드-투-엔드 공간 내의 핀들의 측벽들을 커버하기 위하여 스페이서 층을 성막하는 단계, 제1 공간 및 엔드-투-엔드 공간 내의 핀들 상에 측벽 스페이서들을 형성하는 단계, 제1 공간 및 엔드-투-엔드 공간 내에 절연 트렌치를 형성하는 단계 ― 핀들은 스페이서 및 스페이서 층에 의해 보호됨 ― , 및 절연 유전체 층을 성막함으로써 절연 트렌치 내에 절연 피쳐를 형성하는 단계를 포함한다.
본 개시물은 첨부된 도면들과 함께 판독될 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 산업 분야의 표준 관행에 따라, 다양한 피쳐들은 축적에 따라 그려지지 않으며, 단지 예시를 목적으로 사용됨이 강조된다. 사실상, 다양한 피쳐들의 차원들은 논의의 명료성을 위해 임의적으로 증가되거나 감소될 수 있다.
도 1은 본 개시물의 다양한 양상들에 따른 반도체 소자를 제조하기 위한 예시적인 방법의 흐름도이다.
도 2a는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 FinFET 소자의 도식적 상부도이다.
도 2b는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 도 2a에서 라인 Y-Y를 따르는 예시적인 FinFET 소자의 단면도이다.
도 3a는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 FinFET 소자의 도식적 상부도이다.
도 3b는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 도 3a에서 라인 X-X를 따르는 예시적인 FinFET 소자의 단면도이다.
도 4a는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 FinFET 소자의 도식적 상부도이다.
도 4b는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 도 4a에서 라인 Y-Y를 따르는 예시적인 FinFET 소자의 단면도이다.
도 5a, 6a, 7a, 8a, 9a 및 10a는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 도 4a에서 라인 X-X를 따르는 예시적인 FinFET 소자의 단면도들이다.
도 5b, 6b, 7b, 8b, 9b 및 10b는 도 1의 방법에 따라 구성되는 제조 스테이지들에서의 도 4a에서 라인 Y-Y를 따르는 예시적인 FinFET 소자의 단면도들이다.
다음의 개시내용은 발명의 상이한 피쳐들을 구현하기 위한 다수의 상이한 실시예들 또는 예시들을 제공한다. 하기에서 본 개시내용을 간략화하기 위하여 컴포넌트들 및 장치들의 특정 예시들이 설명된다. 물론, 이들은 단지 예시가며, 제한하는 것으로 의도되지 않는다. 예를 들어, 뒤따르는 설명에서 제2 피쳐 위의 또는 제2 피쳐 상의 제1 피쳐는 제1 피쳐 및 제2 피쳐가 직접 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 피쳐 및 제2 피쳐가 직접 접촉하지 않을 수 있도록 제1 피쳐와 제2 피쳐 사이에 부가적인 피쳐들이 형성될 수 있는 실시예들도 또한 포함할 수 있다.
본 개시물은 별도의 제한이 없으면 FinFET 소자에 관한 것이다. FinFET 소자는 예를 들어, P-타입 금속-산화물-반도체(PMOS, P-type metal-oxide-semiconductor) FinFET 소자 및 N-타입 금속-산화물-반도체(NMOS, N-type metal-oxide-semiconductor) FinFET 소자를 포함하는 상보성 금속-산화물-반도체(CMOS, complementary metal-oxide-semiconductor) 소자일 수 있다. 다음의 개시내용은 본 발명의 다양한 실시예들을 예시하기 위하여 FinFET 예시로 계속될 것이다. 그러나 애플리케이션은 명확히 청구되는 것을 제외하고, 특정 타입의 소자로 제한되어서는 안된다는 것이 이해된다.
도 1은 본 개시물의 양상들에 따른 FinFET 소자를 제조하기 위한 방법(100)의 흐름도이다. 상기 방법 이전에, 그 동안에, 또는 그 이후에 부가적인 단계들이 제공될 수 있으며, 설명된 단계들 중 일부는 방법의 다른 실시예들을 위해 교체되거나 제거될 수 있는 것이 이해된다. 방법(100)은 예시를 위하여 도 2a 내지 10b에 보여지는 FinFET 소자(200)를 참고로 하여 하기에서 상세히 논의된다. 본 개시물은 다양한 실시예들에서 참조 번호들 및/또는 문자들을 반복한다. 이러한 반복은 간략성 및 명료성을 목적으로 하며, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 구술하지 않는다.
도 1 및 2a-2b를 참고하여, 방법(100)은 단계(102)에서 기판(210) 상에 복수의 맨드릴 피쳐들(220)을 형성함으로써 시작된다. 맨드릴 피쳐들(220)은 직사각형 형상의 라인들로서 예시되나, 그러한 것은 몇몇 실시예들에 대해서는 요구되지 않는다. 각각의 맨드릴 피쳐(220)는 더미 피쳐이며, 추후의 제작 스테이지에서 제거될 것이다.
기판(210)은 실리콘 웨이퍼와 같은 반도체 기판을 포함한다. 대안적으로, 기판(210)은 게르마늄, 실리콘 게르마늄 또는 다른 적절한 반도체 재료들을 포함한다. 일 실시예에서, 기판(210)은 에피택시(또는 에피) 반도체 층을 포함한다. 다른 실시예에서, 기판(210)은 주입 산소에 의한 분리(SIMOX, separation by implanted oxygen)로 지칭되는 기술과 같은 적절한 기술에 의해 형성된 절연을 위한 매립 유전체 재료 층을 포함한다. 몇몇 실시예들에서, 기판(210)은 절연체 상 실리콘(SOI, silicon on insulator)과 같은 절연체 상의 반도체일 수 있다.
기판(210)은 본 기술분야에 알려진 바와 같은 설계 요건들에 따라 다양한 도핑된 영역들을 포함할 수 있다. 도핑된 영역들은 p-타입 도펀트들, 예컨대 붕소 또는 BF2; n-타입 도펀트들, 예컨대 인 또는 비소; 또는 이들의 조합물들로 도핑될 수 있다. 도핑된 영역들은 P-우물(well) 구조로, N-우물 구조로, 이중-우물 구조로, 또는 융기된(raised) 구조를 사용하여, 기판(210) 상에 직접 형성될 수 있다. 기판(210)은 N-타입 금속-산화물-반도체 트랜지스터 소자에 대하여 구성된 영역들 및 P-타입 금속-산화물-반도체 트랜지스터 소자에 대하여 구성된 영역들과 같은 다양한 활성 영역들을 더 포함할 수 있다.
일 실시예에서, 맨드릴 피쳐들(220)을 형성하기 이전에, 하드 마스크(215)가 기판(210) 위에 형성되어, 후속 프로세스들에서 핀 구조에 대한 보호를 제공한다. 하드 마스크(215)는 프로세스 플렉서빌리티를 얻기 위해 다중 층들을 포함할 수 있다. 본 예에서, 하드 마스크(215)는 기판(210) 위에 성막된 제1 산화물 층(211), 제1 산화물 층(211) 위에 성막된 실리콘 질화물 층(212), 및 실리콘 질화물 층(212) 위에 성막된 제2 실리콘 산화물 층(213)을 포함한다. 층들(211, 212 및 213) 중 하나 이상이 열적 산화, 화학 기상 증착(CVD) 프로세스, 플라즈마 강화 CVD(PECVD), 원자 층 증착(ALD), 및/또는 본 기술분야에 알려진 다른 방법들을 포함하는 다양한 방법들에 의해 형성될 수 있다.
맨드릴 피쳐들(220)은 그 후 하드 마스크(215) 위에 형성된다. 일 실시예에서, 맨드릴 피쳐들(220)은 유전체 재료(예를 들어, 실리콘 산화물, 실리콘 질화물)와 같은 맨드릴 재료 층을 성막하는 것; 맨드릴 재료 층 위에 패터닝된 포토레지스트 층을 형성하는 것, 및 에칭 마스크로서 패터닝된 레지스트 층을 사용하여 맨드릴 재료 층을 에칭하여, 맨드릴 피쳐들(220)을 형성하는 것에 의해 형성된다. 다른 실시예에서, 맨드릴 피쳐들(220)은 레지스트 패턴들이다. 일 실시예에서, 인접한 맨드릴 피쳐들(220) 사이의 제1 공간(226)은 제1 폭(w1)이다.
도 1 및 3a-3b를 참고하여, 방법(100)은 제2 폭(w2)을 갖는 제2 공간(316)을 형성하기 위하여 그룹(220A)과 같은 맨드릴 피쳐들(220)의 서브세트를 제거하기 위해 X-X 방향을 따라서 제1 영역(310) 내에서 제1 컷을 수행함으로써 단계(104)로 진행된다. 몇몇 경우들에 있어서, 제1 컷은 X-컷으로서 지칭된다. 일 실시예에서, 제1 컷은 220A로 라벨붙여진 맨드릴 피쳐들(220)의 서브세트가 커버되지 않도록, 제1 개구들을 갖는 패턴에 제1 컷을 수행함으로써 형성된다. 그 후, 맨드릴 피쳐들(220A)을 제거하기 위하여 후속 에칭 프로세스 동안 제1 컷 패턴이 에칭 마스크로서 사용된다.
도 1 및 4a-4b를 참고하여, 방법(100)은 라인-엔드(325) and 엔드-투-엔드 공간(326)을 형성하기 위하여, 제2 컷으로서 지칭되는, 제2 영역(320) 내의 그룹(220B)의 각각의 맨드릴 피쳐의 일부를 제거함으로써 단계(106)로 진행된다. 몇몇 경우들에 있어서, 제2 컷은 Y-컷으로서 지칭된다. 본 실시예에서, 라인-엔드(325)는 제1 방향 X-X에 직각인 제2 방향 Y-Y으로 정렬된다. 엔드-투-엔드 공간(326)은 제1 폭(w1)보다 실질적으로 더 큰 제3 폭(w3)을 갖는다. 일 실시예에서, 제2 컷은 제2 개구들 내의 그룹(220B)의 각각의 맨드릴 피쳐의 일부가 커버되지 않도록, 제2 영역(320) 내의 제2 개구를 갖는 패턴의 제2 컷을 수행함으로써 수행된다. 그 후 제2 컷 패턴은 제2 개구들 내의 그룹(220B)의 각각의 맨드릴 피쳐의 일부를 제거하기 위하여 후속 에칭 프로세스 동안 에칭 마스크로서 사용된다. 에칭 프로세스는 습식 에칭, 건식 에칭, 또는 이들의 조합과 같은 임의의 적절한 기법들에 의해 구현될 수 있다. 컷 기법을 사용함으로써, 라인-엔드(325)는 실질적으로 수직 프로파일을 가지고 형성될 수 있으며, 이것은 라인-엔드 단축 및 코너 라운딩의 문제들을 드라마틱하게 감소시킬 수 있다.
도 1 및 5a-5b를 참고하여, 방법(100)은 에칭 마스크로서 맨드릴 피쳐들(220)을 사용함으로써 복수의 핀들(420)을 형성하기 위해 기판(210)을 리세스함으로써 단계(108)로 진행된다. 핀들(420)은 제1 공간(226), 엔드-투-엔드 공간(326) 및 제1 공간들(316)을 수반한다(carry). 일 실시예에서, 기판(210)은 선택적 에칭에 의해 에칭된다. 에칭 프로세스는 하드 마스크(215)뿐 아니라 기판(210)을 선택적으로 제거하나, 실질적으로 맨드릴 피쳐들(220)은 에칭하지 않는다. 에칭 프로세스는 건식 에칭, 습식 에칭 및/또는 이들의 조합을 포함할 수 있다 . 습식 에칭 프로세스는 테트라메틸암모늄 수산화물(TMAH, tetramethylammonium hydroxide), HF/HNO3/CH3COOH 용액, NH4OH, KOH(포타슘 수산화물), HF (불화수소산), 또는 다른 적절한 용액과 같은 용액들을 사용할 수 있다. 건식 에칭 프로세스는 염소-기반 화학물질을 사용하는 플라즈마 에칭 프로세스슬 포함할 수 있다. 다른 건식 에칭제 가스들은 CF4, NF3, SF6, 및 He를 포함한다. 건식 에칭은 트랜스포머 결합 플라즈마(TCP, transformer coupled plasma) 에칭, 전자 사이클로트론 공명(ECR, electron cyclotron resonance) 에칭 및 반응성 이온 에칭(RIE, reactive ion etch)을 포함할 수 있다.
본 실시예에서, 핀들(420)은 (제1 폭(w1)을 갖는)제1 공간(226), (제2 폭(w2)을 갖는)제2 공간(316), (제3 폭(w3)을 갖는)엔드-투-엔드 공간(326)을 수반하도록 형성되며, 그것의 상부 층으로서 하드 마스크(215)를 갖는다.
그 후에, 맨드릴 피쳐들(220)은 적절한 프로세스에 의해 제거된다. 맨드릴 피쳐들(220)이 레지스트 패턴들인 일예에서, 그들은 습식 스트립핑 또는 플라즈마애싱에 의해 제거된다. 다른 예에서, 맨드릴 피쳐들(220)은 유전체 재료에 의해 만들어지고, 이것은 맨드릴 재료를 선택적으로 제거하기 위하여 습식 에칭 프로세스에 의해 제거될 수 있다. 일 실시예에서, 제2 산화물 층(213)과 같은 하드 마스크(215)의 하나 이상의 층들이 또한 제거된다.
도 1 및 6a-6b를 참고하여, 방법(100)은 기판(210) 위에 스페이서 층(510)을 성막함으로써 단계(110)로 진행된다. 본 실시예에서, 스페이서 층(510)은 이것이 제1 공간(226) 내를 완전히 충진하고, 제2 공간(316) 및 엔드-투-엔드 공간(326) 내의 측벽들을 커버하고, 제2 공간(316) 및 엔드-투-엔드 공간(326)을 부분적으로 충진하도록 구성된다. 스페이서 층(510)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적절한 재료들, 또는 이들의 조합물들을 포함한다. 스페이서 층(510)은 CVD, ALD 또는 임의의 다른 적절한 기법들에 의해 성막될 수 있다.
도 1 및 7a-7b를 참고하여, 방법(100)은 제2 공간(316) and 엔드-투-엔드 공간(326) 내의 핀들(420)의 측벽들 상에 스페이서들(515)을 형성하기 위해 스페이서 층(510)을 에칭함으로써 단계(112)로 진행된다. 본 실시예에서, 스페이서 에칭 프로세스는 이것이 핀들(420) 내에서 하드 마스크(215) 상의 스페이서 층(510)을 제거하고; 기판(210)을 노출시키기 위해 엔드-투-엔드 공간(326) 및 제2 공간(316)의 바닥부에서 스페이서 층(510)을 제거하고, 스페이서 층(510)으로 충진되는 제1 공간(226) 내에 유지되도록, 제어된다. 에칭 프로세스는 이방성 플라즈마 에칭과 같은 임의의 적절한 프로세스들을 포함할 수 있다. 스페이서(515)로, 제2 공간(316)의 제2 폭(w2) 및 엔드-투-엔드 공간(326)의 제3 폭(w3)은 더 작아지게 되며, 이는 각각 제4 폭(w4) 및 제5 폭(w5)으로 불린다.
도 1 및 8a-8b를 지칭하여, 방법(100)은 절연 트렌치들(610)을 형성하기 위하여 제2 공간(316) 및 엔드-투-엔드 공간(326) 내에 기판(210)의 노출된 부분을 에칭하기 위해 트렌치 에칭을 수행함으로써 단계(114)로 진행된다. 에칭 프로세스는 선택적 습식 에칭 또는 선택적 건식 에칭을 포함할 수 있다. 습식 에칭 용액은 테트라메틸암모늄 수산화물(TMAH), HF/HNO3/CH3COOH 용액 또는 다른 적절한 용액을 포함한다. 건식 에칭 프로세스들은 염소-기반 화학물질을 사용하는 바이어싱된 플라즈마 에칭 프로세스를 포함한다. 다른 건식 에칭제 가스들은 CF4, NF3, SF6 및 He를 포함한다. 에칭 프로세스는 에칭 효과를 최적화시키기 위해 다수의 에칭 단계들을 포함할 수 있다.
하드 마스크(215), 제1 공간(226) 내에 충진된 스페이서 층(510) 및 스페이서(515)의 조합에 의하여 보호되어, 핀들(420)은 트렌치 에칭 동안 온전히 남아있다. 이것은 특히 제2 공간(316) 및 엔드-투-엔드 공간(326)에 가까운 것들에 대해, 제1 공간(226) 및 핀(420)의 사이즈들의 균일성에 대한 트렌치 에칭 영향들을 최소화시킬 뿐 아니라, 트렌치 에칭 프로세스의 제약들을 완화시킬 수 있다. 트렌치 에칭은 스페이서(515)와 정렬될 수 있고, 따라서 절연 트렌치(610)는 에칭 프로세스 윈도우 향상에 유익할 수 있는 자가-정렬 성질을 가지고 형성될 수 있다. 절연 트렌치(610)는 절연 트렌치(610)는 각각 제2 공간(316)에서 그리고 엔드-투-엔드 공간(326)에서 제4 폭(w4) 및 제5 폭(w5)과 동일한 폭을 가지고 형성된다.
도 1 및 9a-9b를 참고하여, 방법(100)은 절연 유전체 층(620)으로 절연 트렌치(610) 내를 충진함으로써 단계(116)로 진행된다. 절연 유전체 층(620)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 다른 적절한 재료들, 또는 이들의 조합물들을 포함한다. 몇몇 예들에서, 절연 유전체 층(620)은 다중-층 구조를 갖는다. 절연 유전체 층(620)은 CVD, ALD 또는 임의의 다른 적절한 기법들에 의해 성막될 수 있다. 핀들(420) 내의 하드 마스크(215)를 노출시키고 또한 실질적으로 평탄한 표면을 제공하기 위해 초과 절연 유전체 층(620)을 제거하도록 화학 기계적 연마(CMP) 프로세스가 후속하여 수행될 수 있다.
도 1 및 10a-10b를 참고하여, 방법(100)은 이제 참조 번호(720)로 라벨붙여진 핀들을 드러내기 위해 제1 공간(226) 내의 스페이서 층(510) 및 하드 마스크(215)를 제거하는 것, 및 절연 트렌치(610) 내에 절연 피쳐(630)를 형성하기 위해 절연 유전체 층(620)을 리세스하는 것에 의하여, 단계(118)로 진행된다. 절연 피쳐(630)는 활성 영역들 사이에 전기적 절연을 제공한다. 에칭 프로세스들은 선택적 습식 에칭 또는 선택적 건식 에칭, 또는 이들의 조합을 포함한다. 일 실시예에서, t 하드 마스크(215) 및 스페이서 층(510)은 제거되고, 그 후 절연 유전체 층(620)이 리세스된다. 다른 실시예에서, t 하드 마스크(215), 스페이서 층(510) 및 절연 유전체 층(620)은 동시에 에칭된다. 스페이서들(515)이 제거된 이후, 이전에 스페이서들(515)을 가진 핀들(720) 중 일부의 발치에 기판(210) 내에 쇼울더-형 구조물(730)이 남겨진다. 쇼울더-형 구조물(730) 각각은 실질적으로 동일한 폭을 갖는다.
부가적인 단계들은 방법(100) 이전에, 그 동안에, 그리고 그 이후에 제공될 수 있으며, 설명된 단계들 중 일부는 방법의 다른 실시예들에 대해 대체되거나 삭제될 수 있다.
FinFET 소자(200)는 다양한 피쳐들 및 영역들을 형성하기 위하여 추가적 CMOS 또는 MOS 기술 프로세싱을 겪는다. FinFET 소자(200)는 게이트 영역 내에 핀들(720)의 일부 위를 랩핑하는 것을 포함하는, 기판(210) 위의 하이-k(HK)/금속 게이트(MG)를 포함할 수 있으며, 핀들(720)은 게이트 채널 영역의 역할을 할 수 있다. 게이트 제1 프로세스 방식에서, HK/MG는 기능적 게이트의 전부 또는 일부이다. 반대로, 게이트 최종 프로세스 방식에서, 더미 게이트가 먼저 형성되고, 소스/드레인 형성 동안 열적 프로세스들과 같은 높은 열적 온도 프로세스들이 수행된 이후에 HK/MG에 의하여 추후에 교체된다.
FinFET 소자(200)는 기판(210) 위에 HK/MG 사이에 형성된 층간 유전체(ILD) 층을 또한 포함할 수 있다. ILD 층은 실리콘 산화물, 산질화물, 또는 다른 적절한 재료들을 포함한다. ILD 층은 단일층 또는 다수의 층들을 포함한다.
FinFET 소자(200)는 핀들(720)의 다른 부분에서 포함하는, 기판(210) 내의 소스/드레인 영역들 내의 소스/드레인 피쳐를 또한 포함할 수 있다. 예로서, 소스/드레인 영역들 내의 핀들(720)의 일부가 먼저 리세스된다. 그 후, 반도체 재료는 소스/드레인 피쳐를 형성하기 위하여 핀들(720)의 리세스된 부분 내에서 에피택셜하게 성장한다. 반도체 재료는 Ge, Si, GaAs, AlGaAs, SiGe, GaAsP 또는 다른 적절한 재료를 포함한다.
FinFET 소자(200)는 기판(210) 위에 다양한 콘택들/비아들/라인들 및 다층 상호접속 피쳐들(예를 들어, 금속 층들 및 층간 유전체들)을 또한 포함할 수 있다. 예를 들어, 다층 상호접속은 수직 상호접속들, 예컨대 종래의 비아들 또는 콘택들, 및 수평 상호접속들, 예컨대 금속 라인들을 포함한다. 다양한 상호접속 피쳐들은 구리, 텅스텐 및/또는 실리사이드를 포함하는 다양한 도전성 재료들을 구현할 수 있다. 일예에서, 다마신 및/또는 듀얼 다마신 프로세스가 구리 관련 다층 상호접속 구조물을 형성하는데 사용된다.
상기 내용에 기반하여, 본 개시물은 FinFET 소자를 제작하기 위한 방법을 제공한다. 방법은 먼저 핀을, 그리고 X-컷 및 Y-컷 그리고 마지막에 절연 트렌치를 형성하는 방식을 채용한다. 방법은 절연 트렌치의 형성 동안 핀을 보호하는 것을 채용한다. 방법은 절연 트렌치 형성에 자가-정렬 성질 및 감소된 폭을 제공한다. 방법은 핀들 사이의 공간 및 핀의 사이즈의 균일성 및 프로세스 윈도우의 향상들을 증명한다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록, 수 개의 실시예들의 피쳐들을 개략한다. 본 기술분야의 당업자들은 그들이 본 명세서에 도입된 실시예들의 동일한 장점들을 달성하고 및/또는 동일한 목적들을 실행하기 위한 다른 프로세스들 및 구조들을 설계 또는 변형하기 위한 기반으로서 본 개시물을 쉽게 사용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 그러한 등가적인 구조들이 본 개시물의 진의 및 범위를 벗어나지 않으며, 그들이 본 개시물의 진의 및 범위를 벗어나지 않고서 본 명세서 내의 다양한 변화들, 대체들 및 변경들을 할 수 있다는 것을 또한 인식해야 한다.

Claims (10)

  1. 핀형 전계 효과 트랜지스터(FinFET, fin-like field-effect transistor) 소자를 제조하기 위한 방법에 있어서,
    기판을 수용하는 단계;
    상기 기판 위에 복수의 맨드릴 피쳐(mandrel feature)들을 형성하는 단계;
    제1 공간을 형성하도록 하나 이상의 맨드릴 피쳐들을 제거하기 위하여 제1 컷(cut)을 수행하는 단계;
    라인-엔드(line-end) 및 엔드-투-엔드(end-to-end) 공간을 형성하도록 하나 이상의 맨드릴 피쳐들의 일부분을 제거하기 위하여 제2 컷을 수행하는 단계;
    상기 제1 컷 및 상기 제2 컷 이후에, 핀들을 형성하기 위하여 상기 엔드-투-엔드 공간 및 상기 제1 공간을 갖는 상기 맨드릴 피쳐들을 에칭 마스크로서 사용하여 상기 기판을 에칭하는 단계;
    상기 에칭 이후에, 상기 맨드릴 피쳐들을 제거하는 단계;
    인접한 핀들 사이의 공간 내를 완전히 충진하고, 상기 엔드-투-엔드 공간 및 상기 제1 공간에 인접한 상기 핀들의 측벽들을 커버하기 위하여, 스페이서 층을 성막하는 단계;
    상기 엔드-투-엔드 공간 및 상기 제1 공간에 인접한 상기 핀들 상에 측벽 스페이서들을 형성하기 위하여 상기 스페이서 층을 에칭하는 단계; 및
    상기 인접한 핀들 사이의 공간 내를 충진하는 상기 스페이서 층 및 상기 핀들을 커버하는 상기 측벽 스페이서들로 상기 엔드-투-엔드 공간 및 상기 제1 공간 내에 절연 트렌치를 형성하는 단계
    를 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 스페이서 층을 성막하는 단계 동안, 상기 제1 공간 및 상기 엔드-투-엔드 공간 양자 모두는 부분적으로 충진되고, 2개의 인접한 핀들 사이의 공간은 완전히 충진되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 스페이서 층을 에칭하는 에칭 프로세스는 상기 제1 공간과 상기 엔드-투-엔드 공간 내의 스페이서 층을 제거하되 상기 스페이서 층으로 충진된 2개의 인접한 핀들 사이에 공간을 남기도록 제어되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 절연 트렌치는 상기 제1 공간 및 상기 엔드-투-엔드 공간 내의 상기 측벽 스페이서들을 사용하여 상기 기판을 자가-정렬 에칭함으로써 형성되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  5. 제4항에 있어서,
    상기 절연 트렌치는 상기 엔드-투-엔드 공간의 폭 및 상기 제1 공간의 폭에 비하여 더 작은 폭을 갖도록 형성되는 것인, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  6. 제1항에 있어서,
    절연 유전체 층으로 상기 절연 트렌치 내를 충진하는 단계; 및
    상기 절연 트렌치 내에 절연 피쳐를 형성하기 위하여 상기 절연 유전체 층을 리세스하는 단계
    를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  7. 제6항에 있어서,
    상기 절연 유전체 층으로 상기 절연 트렌치 내를 충진하는 단계 이후에, 상기 핀들의 측벽들을 드러내기 위해 상기 인접한 핀들 사이의 상기 스페이서 층을 제거하는 단계를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  8. 제1항에 있어서,
    상기 맨드릴 피쳐들을 형성하는 단계 이전에, 상기 기판 위에 하드 마스크를 성막하는 단계; 및
    상기 핀들을 형성하기 위하여 상기 기판을 에칭하는 단계 동안에, 상기 하드 마스크의 부분들이 상기 핀들의 상부 층들이 되도록 상기 하드 마스크를 에칭하는 단계
    를 더 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  9. 핀형 전계 효과 트랜지스터(FinFET, fin-like field-effect transistor) 소자를 제조하기 위한 방법에 있어서,
    하드 마스크를 갖는 기판을 수용하는 단계;
    상기 하드 마스크 위에 복수의 맨드릴 피쳐들을 형성하는 단계;
    제1 공간을 형성하기 위하여 하나 이상의 맨드릴 피쳐들을 제거하는 단계;
    라인-엔드(line-end) 및 엔드-투-엔드(end-to-end) 공간을 형성하기 위하여 적어도 하나의 맨드릴 피쳐들의 일부분을 제거하는 단계;
    상기 하드 마스크와 상기 기판을 에칭하여 핀들을 형성하기 위하여, 상기 제1 공간 및 상기 엔드-투-엔드 공간을 갖는 상기 맨드릴 피쳐들을 에칭 마스크로서 사용하는 단계;
    상기 에칭 이후에, 상기 맨드릴 피쳐들을 제거하는 단계;
    상기 기판 위에 스페이서 층을 성막하는 단계 ― 상기 성막하는 단계는, 2개의 인접한 핀들 사이의 공간 내를 완전히 충진하는 단계, 상기 제1 공간 및 상기 엔드-투-엔드 공간 내의 상기 핀들의 측벽들을 커버하는 단계, 및 상기 제1 공간 및 상기 엔드-투-엔드 공간 내를 부분적으로 충진하는 단계를 포함함 ― ;
    상기 제1 공간 및 상기 엔드-투-엔드 공간 내의 상기 핀들 상에 측벽 스페이서들을 형성하기 위하여 그리고 상기 기판을 노출시키도록 상기 제1 공간과 상기 엔드-투-엔드 공간의 바닥부들에서 상기 스페이서 층을 제거하기 위하여, 스페이서 에칭을 수행하는 단계;
    절연 트렌치를 형성하기 위하여 상기 노출된 기판을 에칭하는 단계;
    절연 유전체 층으로 상기 절연 트렌치를 충진하는 단계;
    인접한 핀들 사이의 공간 사이에 있는 상기 스페이서 층을 제거하는 단계; 및
    상기 절연 트렌치 내에 절연 피쳐를 형성하기 위하여 상기 절연 유전체 층을 리세스하는 단계
    를 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
  10. 핀형 전계 효과 트랜지스터(FinFET, fin-like field-effect transistor) 소자를 제조하기 위한 방법에 있어서,
    기판을 제공하는 단계;
    상기 기판 위에 복수의 맨드릴 피쳐(mandrel feature)들을 형성하는 단계;
    제1 공간을 형성하도록 하나 이상의 맨드릴 피쳐들을 제거하기 위하여 제1 컷(cut)을 수행하는 단계;
    라인-엔드(line-end) 및 엔드-투-엔드(end-to-end) 공간을 형성하도록 하나 이상의 맨드릴 피쳐들의 일부분을 제거하기 위하여 제2 컷을 수행하는 단계;
    상기 제1 컷 및 상기 제2 컷 이후에, 상기 기판 위에 복수의 핀들을 형성하기 위하여 상기 엔드-투-엔드 공간 및 상기 제1 공간을 갖는 상기 맨드릴 피쳐들을 에칭 마스크로서 사용하여 상기 기판을 에칭하는 단계;
    상기 에칭 이후에, 상기 맨드릴 피쳐들을 제거하는 단계;
    상기 핀들 사이에 제1 공간 및 엔드-투-엔드(end-to-end) 공간을 형성하는 단계;
    인접한 핀들 사이의 공간 내를 충진하고 상기 제1 공간과 상기 엔드-투-엔드 공간 내의 상기 핀들의 측벽들을 커버하기 위하여, 스페이서 층을 성막하는 단계;
    상기 제1 공간 및 상기 엔드-투-엔드 공간 내에서 상기 핀들 상에 측벽 스페이서들을 형성하는 단계;
    상기 제1 공간 및 상기 엔드-투-엔드 공간 내에 절연 트렌치를 형성하는 단계 ― 상기 핀들은 상기 스페이서 층 및 상기 스페이서에 의하여 보호됨 ― ; 및
    절연 유전체 층을 성막함으로써 상기 절연 트렌치 내에 절연 피쳐를 형성하는 단계
    를 포함하는, 핀형 전계 효과 트랜지스터(FinFET) 소자를 제조하기 위한 방법.
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Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9437497B2 (en) * 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US20150371889A1 (en) * 2014-06-20 2015-12-24 Applied Materials, Inc. Methods for shallow trench isolation formation in a silicon germanium layer
CN106505039B (zh) * 2015-09-08 2019-09-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制备方法、电子装置
KR102523125B1 (ko) 2015-11-27 2023-04-20 삼성전자주식회사 반도체 소자
US9425108B1 (en) 2015-12-05 2016-08-23 International Business Machines Corporation Method to prevent lateral epitaxial growth in semiconductor devices
US9754792B1 (en) * 2016-02-29 2017-09-05 Globalfoundries Inc. Fin cutting process for manufacturing FinFET semiconductor devices
US10074657B2 (en) 2016-04-28 2018-09-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing fins and semiconductor device which includes fins
US10355110B2 (en) * 2016-08-02 2019-07-16 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET and method of forming same
US9881794B1 (en) 2016-11-29 2018-01-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor methods and devices
US10566195B2 (en) * 2017-08-29 2020-02-18 Globalfoundries Inc. Multiple patterning with variable space mandrel cuts
US10515817B2 (en) 2017-09-29 2019-12-24 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming features of semiconductor structure having reduced end-to-end spacing
US10497565B2 (en) 2017-11-21 2019-12-03 Taiwan Semiconductor Manufacturing Co., Ltd. Method for forming semiconductor device structure
US10777466B2 (en) * 2017-11-28 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor Fin cutting process and structures formed thereby
KR102544153B1 (ko) 2017-12-18 2023-06-14 삼성전자주식회사 반도체 장치 및 그 제조 방법
CN110504240B (zh) * 2018-05-16 2021-08-13 联华电子股份有限公司 半导体元件及其制造方法
CN110600429B (zh) * 2018-06-13 2020-09-15 联华电子股份有限公司 形成电容掩模的方法
US10930767B2 (en) * 2018-07-16 2021-02-23 Taiwan Semiconductor Manufacturing Co., Ltd. Fin-like field effect transistor patterning methods for achieving fin width uniformity
CN111627801B (zh) * 2019-02-28 2023-08-01 中芯国际集成电路制造(北京)有限公司 半导体结构的形成方法
CN111696865B (zh) * 2019-03-13 2023-08-18 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US11508842B2 (en) 2020-07-06 2022-11-22 Texas Instruments Incorporated Fin field effect transistor with field plating
US11658184B2 (en) 2020-12-02 2023-05-23 Texas Instruments Incorporated Fin field effect transistor with merged drift region

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235247A1 (en) 2011-03-17 2012-09-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100555518B1 (ko) * 2003-09-16 2006-03-03 삼성전자주식회사 이중 게이트 전계 효과 트랜지스터 및 그 제조방법
KR100987867B1 (ko) * 2004-12-21 2010-10-13 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US7452766B2 (en) * 2006-08-31 2008-11-18 Micron Technology, Inc. Finned memory cells and the fabrication thereof
US7794921B2 (en) * 2006-12-30 2010-09-14 Sandisk Corporation Imaging post structures using x and y dipole optics and a single mask
US7919335B2 (en) * 2009-04-20 2011-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Formation of shallow trench isolation using chemical vapor etch
US8053317B2 (en) * 2009-08-15 2011-11-08 International Business Machines Corporation Method and structure for improving uniformity of passive devices in metal gate technology
US8283653B2 (en) * 2009-12-23 2012-10-09 Intel Corporation Non-planar germanium quantum well devices
US8338305B2 (en) * 2010-10-19 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-fin device by self-aligned castle fin formation
US8470707B2 (en) * 2010-11-03 2013-06-25 Texas Instruments Incorporated Silicide method
US8883649B2 (en) * 2011-03-23 2014-11-11 International Business Machines Corporation Sidewall image transfer process
US8557675B2 (en) * 2011-11-28 2013-10-15 Globalfoundries Inc. Methods of patterning features in a structure using multiple sidewall image transfer technique
US8881066B2 (en) * 2011-12-29 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Mandrel modification for achieving single fin fin-like field effect transistor (FinFET) device
US8759184B2 (en) * 2012-01-09 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
US8941156B2 (en) * 2013-01-07 2015-01-27 International Business Machines Corporation Self-aligned dielectric isolation for FinFET devices
US9437497B2 (en) 2013-10-18 2016-09-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120235247A1 (en) 2011-03-17 2012-09-20 International Business Machines Corporation Fin field effect transistor with variable channel thickness for threshold voltage tuning

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US9437497B2 (en) 2016-09-06
KR20150045379A (ko) 2015-04-28
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