CN104576534B - 制造鳍式场效应晶体管器件的方法 - Google Patents

制造鳍式场效应晶体管器件的方法 Download PDF

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Abstract

本发明公开了制造鳍式场效应晶体管器件的方法。该方法包括在衬底上方形成芯轴部件，以及实施第一切割去除芯轴部件以形成第一间隔。该方法还包括实施第二切割去除芯轴部件的一部分以形成线端和端部与端部间间隔。在第一切割和第二切割之后，使用具有第一间隔和端部与端部间间隔的芯轴部件作为蚀刻掩模，蚀刻衬底，以形成鳍。沉积间隔件层以完全填充在相邻鳍之间的间隔中，并覆盖与第一间隔和端部与端部间间隔相邻的鳍的侧壁。蚀刻间隔件层以在与第一间隔和端部与端部间间隔相邻的鳍上形成侧壁间隔件，以及在第一间隔和端部与端部间间隔中形成隔离沟槽。

Description

制造鳍式场效应晶体管器件的方法
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及制造鳍式场效应晶体管（FinFET）器件的方法。
背景技术
半导体集成电路（IC）产业已经经历了快速发展。在IC发展期间，功能密度（即，单位芯片区域上互连器件的数量）通常会随着几何尺寸（即，使用制造工艺可以制造的最小部件（或线））的减小而增加。这种按比例缩小工艺通常提供了不断提高生产效率及降低相关成本的优势。
这种按比例缩小也增加了加工和制造IC的复杂性，为了实现这些优势，也需要IC加工和制造的类似发展。例如，引入诸如鳍式场效应晶体管（FinFET）的三维晶体管以替代平面晶体管。尽管现有的FinFET器件及制造FinFET器件的方法通常可以满足其预期目的，但是它们不能在所有方面完全符合要求。例如，期望一种用于形成鳍和隔离结构的更加灵活的集成方式。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造鳍式场效应晶体管（FinFET）器件的方法，所述方法包括：接收衬底；在所述衬底上方形成多个芯轴部件；实施第一切割去除一个或多个芯轴部件以形成第一间隔；实施第二切割去除一个或多个芯轴部件的一部分以形成线端和端部与端部间间隔；在所述第一切割和所述第二切割之后，使用具有所述第一间隔和所述端部与端部间间隔的所述芯轴部件作为蚀刻掩模，蚀刻所述衬底以形成鳍；沉积间隔件层以完全填充相邻鳍之间的间隔，并覆盖与所述第一间隔和所述端部与端部间间隔相邻的所述鳍的侧壁；蚀刻所述间隔件层以在与所述第一间隔和所述端部与端部间间隔相邻的所述鳍上形成侧壁间隔件；以及在所述第一间隔和所述端部与端部间间隔中形成隔离沟槽，其中，所述侧壁间隔件覆盖所述鳍并且所述间隔件层填充在所述相邻鳍之间的间隔中。
在该方法中，在沉积所述间隔件层期间，部分地填充所述第一间隔和所述端部与端部间间隔，且完全填充两个相邻鳍之间的间隔。
在该方法中，控制蚀刻所述间隔件层的蚀刻工艺以去除所述第一间隔和所述端部与端部间间隔中的所述间隔件层，并且保持两个相邻鳍之间的间隔基本上填充有所述间隔件层。
在该方法中，通过使用所述第一间隔和所述端部与端部间间隔中的所述侧壁间隔件自对准蚀刻所述衬底来形成所述隔离沟槽。
在该方法中，所述隔离沟槽形成有比所述第一间隔和所述端部与端部间间隔的宽度更小的宽度。
该方法进一步包括：使用隔离介电层填充所述隔离沟槽；以及使所述隔离介电层凹进以在所述隔离沟槽中形成隔离部件。
该方法进一步包括：在使用所述隔离介电层填充所述隔离沟槽之后，去除所述相邻鳍之间的所述间隔件层，以暴露所述鳍的侧壁。
该方法进一步包括：在形成所述芯轴部件之前，在所述衬底上方沉积硬掩模；以及在蚀刻所述衬底形成所述鳍期间，蚀刻所述硬掩模，使得所述硬掩模的一部分成为所述鳍的顶层。
在该方法中，在形成所述隔离沟槽期间，所述硬掩模保护所述鳍。
在该方法中，在形成所述隔离沟槽之后，去除所述硬掩模以暴露所述鳍的顶面。
该方法进一步包括：在蚀刻所述衬底以形成所述鳍之后，去除所述芯轴部件。
根据本发明的另一方面，提供了一种用于制造鳍式场效应晶体管（FinFET）器件的方法，包括：接收具有硬掩模的衬底；在所述硬掩模上方形成多个芯轴部件；去除一个或多个芯轴部件以形成第一间隔；去除至少一个芯轴部件的一部分以形成线端和端部与端部间间隔；使用具有所述第一间隔和所述端部与端部间间隔的所述芯轴部件作为蚀刻掩模，用于蚀刻所述硬掩模和衬底以形成鳍；在蚀刻之后，去除所述芯轴部件；在所述衬底上方沉积间隔件层，包括完全填充两个相邻鳍之间的间隔，覆盖所述第一间隔和所述端部与端部间间隔中的所述鳍的侧壁，以及部分地填充所述第一间隔和所述端部与端部间间隔；实施间隔件蚀刻，以在第一所述间隔和所述端部与端部间间隔中的所述鳍上形成侧壁间隔件并且以去除所述第一间隔和所述端部与端部间间隔的底部处的所述间隔件层来暴露所述衬底；蚀刻暴露的衬底以形成隔离沟槽；使用隔离介电层填充所述隔离沟槽；去除相邻鳍之间的间隔中的所述间隔件层；以及使所述隔离介电层凹进以在所述隔离沟槽中形成隔离部件。
在该方法中，控制所述间隔件蚀刻，以去除所述第一间隔和所述端部与端部间间隔中的所述间隔件层，并且使两个相邻鳍之间的的间隔基本填充有所述间隔件层。
在该方法中，在蚀刻暴露的衬底形成所述隔离沟槽期间，通过保留在相邻鳍之间的所述间隔件层和所述硬掩模来保护所述鳍。
在该方法中，通过沿着所述第一间隔和所述端部与端部间间隔中的所述侧壁间隔件蚀刻暴露的衬底来形成所述隔离沟槽。
在该方法中，所述隔离沟槽形成有比所述第一间隔和所述端部与端部间间隔的宽度更小的宽度。
在该方法中，在使用所述隔离介电层填充所述隔离沟槽之后，同时去除所述硬掩模和所述间隔件层。
根据本发明的又一方面，提供了一种用于制造鳍式场效应晶体管（FinFET）器件的方法，所述方法包括：提供衬底；在所述衬底上方形成多个鳍；在所述鳍之间形成第一间隔和端部与端部间间隔；沉积间隔件层以填充相邻鳍之间的间隔并覆盖所述第一间隔和所述端部与端部间间隔中的所述鳍的侧壁；在所述第一间隔和所述端部与端部间间隔中的所述鳍上形成侧壁间隔件；在所述第一间隔和所述端部与端部间间隔中形成隔离沟槽，其中，通过所述间隔件层和所述间隔件来保护所述鳍；以及通过沉积隔离介电层在所述隔离沟槽中形成隔离部件。
在该方法中，通过利用所述第一间隔和所述端部与端部间间隔中的所述侧壁间隔件蚀刻所述衬底来形成所述隔离沟槽。
在该方法中，所述隔离沟槽形成有比所述第一间隔和所述端部与端部间间隔的宽度更小的宽度。
附图说明
当结合附图进行阅读时，根据下面的详细描述可以更好地理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘出且仅用于示出的目的。事实上，为了清楚论述起见，各个部件的尺寸可以任意地增大或减小。
图1是根据本发明的各个方面用于制造半导体器件的示例性方法的流程图。
图2A是根据图1的方法所构建的处于制造阶段的FinFET器件的示例性俯视图。
图2B是根据图1的方法所构建的处于制造阶段的沿图2A的Y-Y线所截取的示例性FinFET器件的截面图。
图3A是根据图1的方法所构建的处于制造阶段的FinFET器件的示例性俯视图。
图3B是根据图1的方法所构建的处于制造阶段的沿图3A的X-X线所截取的示例性FinFET器件截面图。
图4A是根据图1的方法所构建的处于制造阶段的FinFET器件的示例性俯视图。
图4B是根据图1的方法所构建的处于制造阶段的沿图4A的Y-Y线所截取的示例性FinFET器件的截面图。
图5A、图6A、图7A、图8A、图9A和图10A是根据图1的方法所构建的处于制造阶段的沿图4A的X-X线所截取的示例性FinFET器件的截面图。
图5B、图6B、图7B、图8B、图9B和图10B是根据图1的方法所构建的处于制造阶段的沿图4A的Y-Y线所截取的示例性FinFET器件的截面图。
具体实施方式
以下公开内容提供了用于实施本发明的不同特征的许多不同实施例或实例。以下描述部件和布置的具体实例以简化本发明。当然，这些仅仅是实例，并不是用于限制本发明。例如，在以下描述中，第一部件形成在第二部件上方或者上可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且还可以包括在第一部件和第二部件之间形成附加部件，使得第一部件和第二部件不直接接触的实施例。
本发明涉及FinFET器件，但并不仅限于FinFET器件。例如，FinFET器件可以为包括P型金属氧化物半导体（PMOS）FinFET器件和N型金属氧化物半导体（NMOS）FinFET器件的互补金属氧化物半导体（CMOS）器件。下文的描述将继续通过FinFET实例来描述本发明的各个实施例。然而，应该理解，除非特别要求，否则本申请不应限于特定类型的器件。
图1是根据本发明的各个方面制造FinFET器件的方法100的流程图。应该理解，可以在方法的之前、期间和之后提供附加的步骤，并且可以替代或删除所描述的一些步骤以用于本方法的其他实施例。在下文中，参考作为实例的图2A至图10B所示的FinFET器件200对方法100进行详细论述。本发明在各个实施例中重复参考标号和/或字符。这种重复用于简化和清楚的目的，且其自身并不用于表示所论述的各个实施例和/或结构之间的关系。
参考图1、图2A和图2B，方法100开始于步骤102，其中，在衬底210上形成多个芯轴部件（mandrel feature）220。尽管芯轴部件220被示出为矩形线，但不是一些实施例必须具备的。每个芯轴部件220均为伪部件，并且将在后续的制造阶段中被去除。
衬底210包括诸如硅晶圆的半导体衬底。可选地，衬底210包括锗、硅锗或其他合适的半导体材料。在一个实施例中，衬底210包括外延（或epi）半导体层。在另一个实施例中，衬底210包括通过合适的技术（诸如称为注氧隔离（SIMOX）的技术）所形成的用于隔离的隐埋介电材料层。在一些实施例中，衬底210可以是诸如绝缘体上硅（SOI）的绝缘体上半导体。
衬底210可以包括取决于根据本领域公知的设计需求的各种掺杂区域。掺杂区域可以掺杂诸如硼或BF2的p型掺杂剂；诸如磷或砷的n型掺杂剂或它们的组合。可以以P阱结构、N阱结构、双阱结构或使用突起的结构直接在衬底210上形成掺杂区域。衬底210还可以包括各种有源区域，诸如被配置为用于N型金属氧化物半导体晶体管器件的区域和被配置为用于P型金属氧化物半导体晶体管器件的区域。
在一些实施例中，在形成芯轴部件220之前，在衬底210上方形成硬掩模215，从而在后续工艺中为鳍结构提供保护。硬掩模215可以包括多个层以增加工艺灵活性。在本实例中，硬掩模215包括沉积在衬底210上方的第一氧化物层211，沉积在第一氧化物层211上方的氮化硅层212以及沉积在氮化硅层212上方的第二氧化硅层213。可以通过包括热氧化、化学汽相沉积（CVD）工艺、等离子体增强CVD（PECVD）、原子层沉积（ALD）的各种方法和/或本领域公知的其他方法来形成层211、212和213中的一层或多层。
然后，在硬掩模215上方形成芯轴部件220。在一些实施例中，通过以下步骤来形成芯轴部件220：沉积诸如介电材料（例如，氧化硅、氮化硅）的芯轴材料层；在芯轴材料层上方形成图案化的光刻胶层；以及使用图案化的光刻胶层作为蚀刻掩模来蚀刻芯轴材料层，从而形成芯轴部件220。在另一实施例中，芯轴部件220为光刻胶图案。在一个实施例中，相邻的芯轴部件220之间的第一间隔226为第一宽度w1。
参考图1、图3A和图3B，方法100进行至步骤104，其中，在第一区域310中沿X-X方向实施第一切割以去除芯轴部件220的子集（subset），诸如组220A，从而形成具有第二宽度w2的第二间隔316。在一些情况下，第一切割称为X切割。在一个实施例中，通过形成具有第一开口的第一切割图案实施第一切割，使得标记为220A的芯轴部件220的子集未被覆盖。然后，在随后的去除芯轴部件220A的蚀刻工艺期间将第一切割图案用作蚀刻掩模。
参考图1、图4A和图4B，方法100进行至步骤106，其中，通过去除第二区域320中的组220B的每个芯轴部件的一部分（被称为第二切割），来形成线端325和端部与端部间间隔326。在一些情况下，第二切割被称为Y切割。在本实施例中，线端325在与第一方向X-X垂直的第二方向Y-Y上对齐。端部与端部间间隔326的第三宽度w3基本上大于第一宽度w1。在一个实施例中，通过在第二区域320中形成具有第二开口的第二切割图案来实施第二切割，使得第二开口内的组220B的每个芯轴部件的一部分都未被覆盖。然后，在随后蚀刻工艺期间将第二切割图案用作蚀刻掩模以去除第二开口中的组220B的每个芯轴部件的一部分。可以通过诸如湿蚀刻、干蚀刻或它们的组合的任何合适的技术来实施蚀刻工艺。通过使用切割技术，可以形成具有基本上垂直的侧面的线端325，并且其可以显著减少线端短路和圆角（corner rounding）的问题。
参考图1、图5A和图5B，方法100进行至步骤108，其中，通过使用芯轴部件220作为蚀刻掩模，使衬底210凹进以形成多个鳍420。鳍420具有（carry）第一间隔226、端部与端部间间隔326和第二间隔316。在一个实施例中，通过选择性蚀刻来蚀刻衬底210。蚀刻工艺选择性地去除衬底210以及硬掩模215，但是基本上不蚀刻芯轴部件220。蚀刻工艺可以包括干蚀刻、湿蚀刻和/或它们的组合。湿蚀刻工艺可以使用诸如四甲基氢氧化铵（TMAH）、HF/HNO3/CH3COOH溶液、NH4OH、KOH（氢氧化钾）、HF（氢氟酸）的溶液，或其他合适的溶液。干蚀刻工艺可以包括使用氯基化学试剂的等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。干蚀刻可以包括变压耦合式等离子体（TCP）蚀刻、电子回旋共振（ECR）蚀刻和反应离子蚀刻（RIE）。
在本实施例中，鳍420被形成为具有第一间隔226（具有第一宽度w1）、第二间隔316（具有第二宽度w2）以及端部与端部间间隔326（具有第三宽度w3），并且鳍420具有作为其顶层的硬掩模215。
其后，通过合适的工艺去除芯轴部件220。在芯轴部件220为光刻胶图案的一个实例中，通过湿式剥离或等离子体灰化来去除芯轴部件220。在另一个实例中，通过介电材料制造芯轴部件220，且可以通过湿蚀刻工艺选择性地去除芯轴材料来去除该芯轴部件。在一个实施例中，也去除诸如第二氧化物层213的硬掩模215中的一层或多层。
参考图1、图6A和图6B，方法100进行至步骤110，其中，在衬底210上方沉积间隔件层510。在本实施例中，配置间隔件层510使得完全填充在第一间隔226中，覆盖第二间隔316和端部与端部间间隔326的侧壁，并且部分地填充在第二间隔316和端部与端部间间隔326内。间隔件层510包括氧化硅、氮化硅、氮氧化硅、或其他合适的材料或它们的组合。可以通过CVD、ALD、或任何其他合适的技术来沉积间隔件层510。
参考图1、图7A和图7B，方法100进行至步骤112，其中，蚀刻间隔件层510以在第二间隔316和端部与端部间间隔326中的鳍420的侧壁上形成间隔件515。在本实施例中，控制间隔件蚀刻工艺，使得其去除鳍420中的硬掩模215上的间隔件层510；去除第二间隔316和端部与端部间间隔326的底部的间隔件层510以暴露出衬底210，并且保持在第一间隔226中填充有间隔件层510。蚀刻工艺可以包括任何合适的工艺，诸如各向异性等离子体蚀刻。由于具有间隔件515，第二间隔316的第二宽度w2和端部与端部间间隔326的第三宽度w3变得更小，分别被称为第四宽度w4和第五宽度w5。
参考图1、图8A和图8B，方法100进行至步骤114，其中，实施沟槽蚀刻，以在第二间隔316和端部与端部间间隔326中对衬底210的暴露部分进行蚀刻，从而形成隔离沟槽610。蚀刻工艺可以包括选择性湿蚀刻或选择性干蚀刻。湿蚀刻溶液包括四甲基氢氧化铵（TMAH）、HF/HNO3/CH3COOH溶液或其他合适的溶液。干蚀刻工艺包括使用氯基化学试剂的偏压等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。蚀刻工艺可以包括多个蚀刻步骤以优化蚀刻效果。
通过硬掩模215、填充在第一间隔226中的间隔件层510以及间隔件515的组合进行保护，鳍420在沟槽蚀刻期间保持完好无损。这不仅可以使沟槽蚀刻对鳍420和第一间隔226的尺寸均匀性的影响最小化，尤其是对于那些接近第二间隔316和端部与端部间间隔326的鳍420的影响最小化，而且还放宽对沟槽蚀刻工艺的限制。沟槽蚀刻工艺可以与间隔件515对准，从而形成具有自最准性质的隔离沟槽610，这样可以有益于蚀刻工艺窗口的改进。隔离沟槽610形成有分别与第二间隔316的宽度w4和端部与端部间间隔326的宽度w5相同的宽度。
参考图1、图9A和图9B，方法100进行至步骤116，其中，使用隔离介电层620填充隔离沟槽610。隔离介电层620包括氧化硅、氮化硅、氮氧化硅、或其他合适的材料或它们的组合。在一些实例中，隔离介电层620具有多层结构。可以通过CVD、ALD或任何其他合适的技术来沉积隔离介电层620。随后可以实施化学机械抛光（CMP）工艺以去除多余的隔离介电层620，从而露出鳍420中的硬掩模215并提供基本上平坦的表面。
参考图1、图10A和图10B，方法100进行至步骤118，其中，去除第一间隔226中的硬掩模215和间隔件层510以暴露出鳍（现通过参考标号720进行标记），并且使隔离介电层620凹进以在隔离沟槽610中形成隔离部件630。隔离部件630提供有源区域之间的电隔离。蚀刻工艺包括选择性湿蚀刻、选择性干蚀刻或它们的组合。在一个实例中，去除硬掩模215和间隔件层510，然后使隔离介电层620凹进。在另一实施例中，同时蚀刻硬掩模215、间隔件层510和隔离介电层620。在去除间隔件515之后，肩状结构（shoulder-shape structure）730在先前具有间隔件515的一些鳍720的底部处保留在衬底210中。每个肩状结构730都具有基本相同的宽度。
可以在方法100之前、期间和之后提供附加的步骤，并且对于本发明的其他实施例，可以替换或省略所描述的一些步骤。
FinFET器件200经历进一步的CMOS或MOS技术处理以形成各种部件和区域。FinFET器件200可以包括位于衬底210上方的高k（HK）介电层/金属栅极（MG），该高k（HK）介电层/栅极包括包裹在栅极区域中的鳍720的一部分上方的部分，其中鳍720可以用作栅极沟道区域。在先栅极工艺方案中，HK/MG为功能栅极的全部或一部分。相反地，在后栅极工艺方案中，首先形成伪栅极，稍后在实施高温热工艺（诸如在源极/漏极形成期间的热工艺）之后，通过HK/MG替代该伪栅极。
FinFET器件200也可以包括在衬底210上方的HK/MG之间所形成的层间介电（ILD）层。ILD层包括氧化硅、氮氧化物或其他合适的材料。ILD层包括单层或多层。
FinFET器件200也可以包括位于衬底210中的源极/漏极区域中的源极/漏极部件，源极/漏极部件包括在鳍720的另一部分中。例如，首先使鳍720在源极/漏极区域中的一部分凹进。然后，在鳍720的凹进部分中外延生长半导体材料以形成源极/漏极部件。半导体材料包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP或其他合适的材料。
FinFET器件200也可以包括位于衬底210上方的各种接触件/通孔/线和多层互连部件（例如，金属层和层间电介质）。例如，多层互连件包括垂直互连件（诸如传统的通孔或接触件）和水平互连件（诸如金属线）。各种互连部件可以通过包括铜、钨和/或硅化物的各种导电材料来实现。在一个实例中，镶嵌和/或双镶嵌工艺用于形成与铜相关的多层互连结构。
基于对上文的描述，本发明提供了一种用于制造FinFET器件的方法。该方法采用首先通过X切割和Y切割形成鳍，最后形成隔离沟槽的方案。该方法采用在隔离沟槽的形成期间保护鳍的方案。该方法提供了通过自对准性质和减小宽度来形成隔离沟槽。该方法展示了对工艺窗口以及鳍尺寸和鳍之间的间隔的均匀性的改进。
本发明提供了制造FinFET器件的多个不同的实施例，这些实施例提供了相对于现有技术的一种或多种改进。在一个实施例中，用于制造FinFET器件的方法包括接收衬底，在衬底上方形成芯轴部件。该方法也包括实施第一切割以去除一个或多个芯轴部件从而形成第一间隔，实施第二切割以去除一个或多个芯轴部件的一部分从而形成端部与端部间间隔。该方法还包括在第一切割和第二切割之后，通过使用具有第一间隔和端部与端部间间隔的芯轴部件作为蚀刻掩模来蚀刻衬底以形成鳍。该方法还包括沉积间隔件层以完全填充相邻鳍之间的间隔并且覆盖邻近第一间隔和端部与端部间间隔的鳍的侧壁。该方法还包括蚀刻间隔件层以在邻近第一间隔和端部与端部间间隔的鳍上形成侧壁间隔件，并且在第一间隔和端部与端部间间隔中形成隔离沟槽，其中，侧壁间隔件覆盖鳍和间隔件层填充在相邻的鳍之间的间隔。
在另一实施例中，用于制造FinFET器件的方法包括接收具有硬掩模的衬底，在硬掩模上方形成多个芯轴部件，去除一个或多个芯轴部件以形成第一间隔，去除至少一个芯轴部件的中间部分以形成端部与端部间间隔。该方法也包括使用具有第一间隔和端部与端部间间隔的芯轴部件作为蚀刻掩模，用于蚀刻硬掩模和衬底来形成鳍。该方法也包括在蚀刻之后，去除芯轴部件。该方法还包括在衬底上方沉积间隔件层，包括完全填充在两个相邻鳍之间的间隔中，覆盖第一间隔和端部与端部间间隔中的鳍的侧壁，以及部分地填充在第一间隔和端部与端部间间隔中。该方法还包括实施间隔件蚀刻，以在第一间隔和端部与端部间间隔中的鳍上形成侧壁间隔件并且去除第一间隔和端部与端部间间隔的底部的间隔件层从而暴露衬底。该方法还包括蚀刻暴露出的衬底以形成隔离沟槽，使用隔离介电层填充隔离沟槽。该方法还包括使隔离介电层凹进以在隔离沟槽中形成隔离部件，和去除相邻鳍之间的间隔件层。
在又一个实施例中，用于制造FinFET器件的方法包括提供衬底，在衬底上方形成多个鳍；在鳍之间形成第一间隔和端部与端部间间隔，沉积间隔件层以填充相邻鳍之间的间隔并覆盖第一间隔和端部与端部间间隔中的鳍的侧壁，在第一间隔和端部与端部间间隔中的鳍上形成侧壁间隔件，在第一间隔和端部与端部间间隔中形成隔离沟槽，其中，通过间隔件层和间隔件保护鳍，且通过沉积隔离介电层在隔离沟槽中形成隔离部件。
上面论述了多个实施例的特征，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍的实施例相同的目的和/或实现相同优点的工艺和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，他们可以对本发明作出多种变化、替换以及改变。

Claims (20)

1.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：
接收具有硬掩模的衬底；
在所述衬底上方形成多个芯轴部件；
实施第一切割去除一个或多个芯轴部件以形成第一间隔；
实施第二切割去除一个或多个芯轴部件的一部分以形成线端和端部与端部间间隔；
在所述第一切割和所述第二切割之后，使用具有所述第一间隔和所述端部与端部间间隔的所述芯轴部件作为蚀刻掩模，蚀刻所述衬底以形成鳍；
沉积间隔件层以完全填充相邻鳍之间的间隔，并覆盖与所述第一间隔和所述端部与端部间间隔相邻的所述鳍的侧壁；
蚀刻所述间隔件层以在与所述第一间隔和所述端部与端部间间隔相邻的所述鳍上形成侧壁间隔件并且通过所述蚀刻暴露所述硬掩模；以及
在所述第一间隔和所述端部与端部间间隔中形成隔离沟槽，其中，所述侧壁间隔件覆盖所述鳍并且所述间隔件层填充在所述相邻鳍之间的间隔中。
2.根据权利要求1所述的方法，其中，在沉积所述间隔件层期间，部分地填充所述第一间隔和所述端部与端部间间隔，且完全填充两个相邻鳍之间的间隔。
3.根据权利要求1所述的方法，其中，控制蚀刻所述间隔件层的蚀刻工艺以去除所述第一间隔和所述端部与端部间间隔中的所述间隔件层，并且保持两个相邻鳍之间的间隔基本上填充有所述间隔件层。
4.根据权利要求1所述的方法，其中，通过使用所述第一间隔和所述端部与端部间间隔中的所述侧壁间隔件自对准蚀刻所述衬底来形成所述隔离沟槽。
5.根据权利要求4所述的方法，其中，所述隔离沟槽形成有比所述第一间隔和所述端部与端部间间隔的宽度更小的宽度。
6.根据权利要求1所述的方法，进一步包括：
使用隔离介电层填充所述隔离沟槽；以及
使所述隔离介电层凹进以在所述隔离沟槽中形成隔离部件。
7.根据权利要求6所述的方法，进一步包括：
在使用所述隔离介电层填充所述隔离沟槽之后，去除所述相邻鳍之间的所述间隔件层，以暴露所述鳍的侧壁。
8.根据权利要求1所述的方法，进一步包括：
在形成所述芯轴部件之前，在所述衬底上方沉积硬掩模；以及
在蚀刻所述衬底形成所述鳍期间，蚀刻所述硬掩模，使得所述硬掩模的一部分成为所述鳍的顶层。
9.根据权利要求8所述的方法，其中，在形成所述隔离沟槽期间，所述硬掩模保护所述鳍。
10.根据权利要求9所述的方法，其中，在形成所述隔离沟槽之后，去除所述硬掩模以暴露所述鳍的顶面。
11.根据权利要求1所述的方法，进一步包括：
在蚀刻所述衬底以形成所述鳍之后，去除所述芯轴部件。
12.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，包括：
接收具有硬掩模的衬底；
在所述硬掩模上方形成多个芯轴部件；
去除一个或多个芯轴部件以形成第一间隔；
去除至少一个芯轴部件的一部分以形成线端和端部与端部间间隔；
使用具有所述第一间隔和所述端部与端部间间隔的所述芯轴部件作为蚀刻掩模，用于蚀刻所述硬掩模和衬底以形成鳍；
在蚀刻之后，去除所述芯轴部件；
在所述衬底上方沉积间隔件层，包括完全填充两个相邻鳍之间的间隔，覆盖所述第一间隔和所述端部与端部间间隔中的所述鳍的侧壁，以及部分地填充所述第一间隔和所述端部与端部间间隔；
实施间隔件蚀刻，以在第一所述间隔和所述端部与端部间间隔中的所述鳍上形成侧壁间隔件并且以去除所述第一间隔和所述端部与端部间间隔的底部处的所述间隔件层来暴露所述衬底，并且通过所述蚀刻暴露所述硬掩模；
蚀刻暴露的衬底以形成隔离沟槽；
使用隔离介电层填充所述隔离沟槽；
去除相邻鳍之间的间隔中的所述间隔件层；以及
使所述隔离介电层凹进以在所述隔离沟槽中形成隔离部件。
13.根据权利要求12所述的方法，其中，控制所述间隔件蚀刻，以去除所述第一间隔和所述端部与端部间间隔中的所述间隔件层，并且使两个相邻鳍之间的间隔基本填充有所述间隔件层。
14.根据权利要求13所述的方法，其中，在蚀刻暴露的衬底形成所述隔离沟槽期间，通过保留在相邻鳍之间的所述间隔件层和所述硬掩模来保护所述鳍。
15.根据权利要求12所述的方法，其中，通过沿着所述第一间隔和所述端部与端部间间隔中的所述侧壁间隔件蚀刻暴露的衬底来形成所述隔离沟槽。
16.根据权利要求15所述的方法，其中，所述隔离沟槽形成有比所述第一间隔和所述端部与端部间间隔的宽度更小的宽度。
17.根据权利要求12所述的方法，其中，在使用所述隔离介电层填充所述隔离沟槽之后，同时去除所述硬掩模和所述间隔件层。
18.一种用于制造鳍式场效应晶体管(FinFET)器件的方法，所述方法包括：
提供具有硬掩模的衬底；
在所述衬底上方形成多个鳍；
在所述鳍之间形成第一间隔和端部与端部间间隔；
沉积间隔件层以填充相邻鳍之间的间隔并覆盖所述第一间隔和所述端部与端部间间隔中的所述鳍的侧壁；
实施间隔件蚀刻，以在所述第一间隔和所述端部与端部间间隔中的所述鳍上形成侧壁间隔件并且通过所述蚀刻暴露所述硬掩模；
在所述第一间隔和所述端部与端部间间隔中形成隔离沟槽，其中，通过所述间隔件层和所述间隔件来保护所述鳍；以及
通过沉积隔离介电层在所述隔离沟槽中形成隔离部件。
19.根据权利要求18所述的方法，其中，通过利用所述第一间隔和所述端部与端部间间隔中的所述侧壁间隔件蚀刻所述衬底来形成所述隔离沟槽。
20.根据权利要求19所述的方法，其中，所述隔离沟槽形成有比所述第一间隔和所述端部与端部间间隔的宽度更小的宽度。
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