CN105529357A - 用于FinFET的方法和结构 - Google Patents

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Abstract

本发明公开了半导体器件及其形成方法。该方法包括接收衬底，衬底具有有源鳍、位于有源鳍上方的氧化物层、位于氧化物层上方的伪栅极堆叠件以及位于氧化物层上方和伪栅极堆叠件的侧壁上的间隔件部件。该方法还包括去除伪栅极堆叠件，从而产生第一沟槽；蚀刻第一沟槽中的氧化物层，从而产生位于间隔件部件下方的空腔；在第一沟槽和空腔中沉积介电材料；以及蚀刻第一沟槽以暴露出有源鳍，从而在空腔中留下介电材料的第一部分。本发明的实施例还涉及用于FinFET的方法和结构。

Description

用于FinFET的方法和结构
本发明要求2014年10月17日提交的标题为“MethodandStructureforFinFET”的美国临时申请第62/065,149号的权益，其全部内容结合于此作为参考。
技术领域
本发明的实施例涉及集成电路器件，更具体地，涉及用于FinFET的方法和结构。
背景技术
半导体集成电路(IC)工业已经经历了指数增长。IC材料和设计中的技术进步已经产生了多代IC，其中，每一代都比上一代具有更小和更复杂的电路。在IC演化过程中，功能密度(即，每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也已经增加了处理和制造IC的复杂性。
例如，当制造诸如鳍式FET(FinFET)的场效应晶体管(FET)时，可以通过使用金属栅电极代替通常的多晶硅栅电极来改进器件性能。形成金属栅极堆叠件的一个工艺称为替换栅极或“后栅极”工艺，其中，“最后”制造最终的栅极堆叠件，这允许减少在形成栅极之后实施的随后的工艺(包括高温处理)的数量。然而，执行这样的IC制造工艺存在挑战，尤其是在先进的工艺节点(诸如N20、N16及更小)中按比例缩小IC部件的情况下。一个挑战是从金属栅极至附近的源极/漏极区的金属挤出。
发明内容
本发明的实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底具有有源鳍、位于所述有源鳍上方的氧化物层、位于所述氧化物层上方的伪栅极堆叠件以及位于所述氧化物层上方和所述伪栅极堆叠件的侧壁上的间隔件部件；去除所述伪栅极堆叠件，从而产生第一沟槽；蚀刻所述第一沟槽中的所述氧化物层，从而产生位于所述间隔件部件下方的空腔；在所述第一沟槽和所述空腔中沉积介电材料；以及蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述空腔中留下所述介电材料的第一部分。
本发明的另一实施例提供了一种形成半导体器件的方法，包括：接收衬底，所述衬底具有位于所述衬底上方的向上投射穿过隔离结构的有源鳍、位于所述有源鳍上方的氧化物层、位于所述隔离结构和所述氧化物层上方的伪栅极堆叠件以及位于所述隔离结构和所述氧化物层上方与所述伪栅极堆叠件的侧壁上的间隔件部件；去除所述伪栅极堆叠件，从而形成第一沟槽，其中，所述第一沟槽暴露出所述氧化物层；部分地去除所述第一沟槽中的所述氧化物层，从而在所述间隔件部件下方产生空腔以及在所述有源鳍上方产生所述氧化物层的部分；在所述第一沟槽和所述空腔中沉积介电材料；蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述间隔件部件下方留下所述介电材料的第一部分；以及在所述第一沟槽中形成栅极堆叠件，所述栅极堆叠件接合所述有源鳍。
本发明的又一实施例提供了一种半导体器件，包括：衬底，具有位于所述衬底上方的向上投射穿过隔离结构的有源鳍；栅极堆叠件，位于所述隔离结构上方并且接合所述有源鳍；氮化硅层，位于所述有源鳍上方并且邻近所述栅极堆叠件；以及间隔件部件，位于所述隔离结构上方、位于所述氮化硅层上方以及位于所述栅极堆叠件的侧壁上。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A和图1B示出了根据本发明的各个方面的制造半导体器件的方法的流程图。
图2A、图2B、图3、图4、图5、图6A、图6B、图6C、图6D、图7A、图7B、图8A、图8B、图8C、图9、图10A、图10B、图11、图12和图13是根据一些实施例的根据图1A和图1B的方法形成半导体器件的立体图和截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作相应的解释。
本发明总的来说涉及半导体器件，并且更具体地，涉及具有FinFET的半导体器件。本发明的目的是提供在FinFET“后栅极”工艺中有效地防止金属挤出的方法和结构。在后栅极工艺中，在衬底上方形成伪栅极堆叠件作为用于实栅极堆叠件的预留位置。然后形成围绕伪栅极堆叠件的间隔件部件。在邻近间隔件部件形成源极/漏极部件之后，去除伪栅极堆叠件，从而留下由间隔件围绕的开口。最后，在开口中形成金属栅极。当去除伪栅极堆叠件时，可能出现过蚀刻问题，过蚀刻问题导致在金属栅极和源极/漏极部件之间具有薄隔离层或没有隔离层。因此，金属材料从金属栅极扩散至源极/漏极部件内，从而导致制造缺陷。本发明提供了解决上述问题的方法和结构。
现在参照图1A和图1B，根据本发明的各个方面，示出了形成半导体器件的方法10的流程图。方法10仅是实例，并且不旨在限制权利要求中明确记载的以外的本发明。可以在方法10之前、期间和之后提供额外的操作，并且对于方法的额外的实施例，可以代替、消除或移动描述的一些操作。下面结合图2A至图13描述方法10，图2A至图13示出了处于各个制造阶段的半导体器件100的部分。器件100可以是在IC或其部分的处理期间制造的中间器件，IC或其部分可以包括SRAM和/或其他逻辑电路；诸如电阻器、电容器和电感器的无源组件；以及诸如p型FET(PFET)、n型FET(NFET)、FinFET、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他存储单元和它们的组合的有源组件。
在操作12中，方法10(图1A)接收衬底102，衬底102具有形成在其中和/或其上的各种结构。共同参照图2A和图2B。图2A是半导体器件100的立体前视图，而图2B是沿着图2A的“1-1”线的半导体器件100的立体侧视图。器件100包括衬底102和位于衬底102上方的隔离结构106。衬底102包括穿过隔离结构106向上投射的有源鳍104。器件100还包括氧化物层108、伪栅极堆叠件110和间隔件部件112。氧化物层108覆盖有源鳍104。伪栅极堆叠件110位于隔离结构106和氧化物层108上方，并且沿着鳍的宽度方向接合有源鳍104的部分。间隔件部件112位于隔离结构106和氧化物层108上方以及位于伪栅极堆叠件110的侧壁上。下面将进一步描述器件100的各个上述结构。
在本实施例中，衬底102是硅衬底。可选地，衬底102可以包括：诸如锗的另一元素半导体；包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的合金半导体；或它们的组合。在又另一可选实施例中，衬底102是诸如掩埋介电层的绝缘体上半导体(SOI)。
鳍104适合于形成p型FinFET或n型FinFET。可以使用包括光刻和蚀刻工艺的合适的工艺制造鳍104。光刻工艺可以包括:在衬底102上面形成光刻胶层(抗蚀剂)，将光刻胶曝光成图案，实施曝光后烘烤工艺，以及显影光刻胶以形成包括光刻胶的掩蔽元件。然后掩蔽元件用于在衬底102内蚀刻凹槽，从而在衬底102上留下鳍104。蚀刻工艺可以包括干蚀刻、湿蚀刻、反应离子蚀刻(RIE)和/或其他合适的工艺。可选地，可以使用芯轴间隔件双重图案化光刻形成鳍104。形成鳍104的方法的许多其他实施例可以是合适的。
隔离结构106可以由氧化硅、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料和/或其他合适的绝缘材料形成。隔离结构106可以是浅沟槽隔离(STI)部件。在实施例中，通过在衬底102中蚀刻沟槽来形成隔离结构106，例如，作为鳍104的形成工艺的部分。然后可以用隔离材料填充沟槽，随后进行化学机械抛光(CMP)工艺。诸如场氧化物、硅的局部氧化(LOCOS)和/或其他合适的结构的其他隔离结构是可能的。隔离结构106可以包括多层结构，例如，具有一个或多个热氧化物衬垫层。
氧化物层108可以包括诸如氧化硅(SiO2)或氮(N)掺杂的SiO2的介电材料，并且可以通过化学氧化、热氧化、原子层沉积(ALD)、化学汽相沉积(CVD)和/或其他合适的方法形成。例如，可以通过快速热氧化(RTO)工艺或在包括氧气的退火工艺中生长氧化物层108。
在本实施例中，伪栅极堆叠件110在鳍的三侧上接合鳍104。可选地，伪栅极堆叠件110可以仅在鳍的两侧(不在顶侧上)上接合鳍104。称为“伪”是因为伪栅极堆叠件110将在之后的步骤中被去除并且将在“后栅极”工艺中用诸如高k金属栅极的“实”栅极堆叠件代替。伪栅极堆叠件110可以包括一个或多个材料层，诸如多晶硅层、硬掩模层、覆盖层和其他合适的层。在实施例中，伪栅极堆叠件110包括多晶硅。可以通过诸如低压化学汽相沉积(LPCVD)和等离子体增强CVD(PECVD)的合适的沉积工艺形成伪栅极堆叠件110。在实施例中，首先在隔离结构106上方沉积作为毯状层的伪栅极堆叠件。然后通过包括光刻工艺和蚀刻工艺的工艺图案化该毯状层，从而去除毯状层的部分并且将剩余部分保留在隔离结构106和氧化物层108上方以作为伪栅极堆叠件110。
在伪栅极堆叠件110的侧壁上形成间隔件部件112。间隔件部件112的材料与用于伪栅极堆叠件110的材料不同。在实施例中，间隔件部件112包括诸如氮化硅或氮氧化硅的介电材料。在实例中，间隔件部件112包括多个层，诸如邻近伪栅极堆叠件110的密封层和邻近密封层的主要间隔件层。在实施例中，在已经形成伪栅极堆叠件110之后，通过在器件100上方毯状沉积间隔件材料来形成一个或多个间隔件层。然后，实施各向异性蚀刻工艺去除间隔件层的部分以形成如图2A和图2B所示的间隔件部件112。
在操作14中，方法10(图1A)在邻近间隔件部件112的鳍104中和/或上形成掺杂的源极/漏极部件116。各种技术可以用于操作14，诸如碳注入和随后的激光退火。在实施例中，操作14包括蚀刻工艺和随后的一个或多个外延工艺，其中，蚀刻工艺在鳍104中形成凹槽114，并且外延工艺在凹槽中形成掺杂的源极/漏极部件116，它们分别在图3和图4中示出。
参照图3，通过蚀刻工艺在鳍104的源极/漏极区中形成两个凹槽114，蚀刻工艺可以是干(等离子体)蚀刻、湿蚀刻等。在实施例中，一个或多个光刻工艺用于形成掩蔽元件，从而使得器件100的剩余区域受到保护而免受蚀刻工艺的影响；以及然后实施一个或多个蚀刻工艺以去除氧化物层108和鳍104的部分，从而形成凹槽114。在蚀刻工艺之后，可以实施清洗工艺，清洗工艺用氢氟酸(HF)溶液或其他合适的溶液清洗凹槽114。如图3所示，在实施例中，接近凹槽114的氧化物层108可以在蚀刻工艺期间被部分地消耗。
参照图4，通过一个或多个外延生长工艺在凹槽114(图3)中形成掺杂的源极/漏极部件116。在实施例中，外延生长工艺是使用硅基前体气体的低压化学汽相沉积(LPCVD)工艺。在实例中，外延生长工艺以用于形成p型FinFET的p型掺杂剂或用于形成n型FinFET的n型掺杂剂原位掺杂生长的硅。在实施例中，向掺杂的源极/漏极部件116施加诸如快速热退火(RTA)工艺的退火工艺以激活它的掺杂剂。
图4还示出了形成在源极/漏极部件116上方的介电层118。介电层118可以包括一个或多个材料层。在实施例中，介电层118包括位于接触蚀刻停止层(CESL)上方的层间介电(ILD)层。例如，CESL可以包括氮化硅、氧化硅、氮氧化硅和/或其他材料的层。可以通过PECVD工艺和/或其他合适的沉积或氧化工艺形成CESL。ILD层可以包括诸如正硅酸乙酯(TEOS)氧化物、未掺杂的硅酸盐玻璃或掺杂的氧化硅的材料，诸如硼磷硅酸盐玻璃(BPSG)、熔融石英玻璃(FSG)、磷硅酸盐玻璃(PSG)、硼掺杂的硅玻璃(BSG)和/或其他合适的介电材料。在一些实施例中，ILD层可以包括高密度等离子体(HDP)介电材料(例如，HDP氧化物)和/或高深宽比工艺(HARP)介电材料(例如，HARP氧化物)。可以通过PECVD工艺或其他合适的沉积技术沉积ILD层。在实施例中，通过可流动CVD(FCVD)工艺形成ILD层。FCVD工艺包括在衬底102上沉积可流动材料(诸如液体化合物)以填充沟槽以及通过诸如在实例中的退火的合适的技术将可流动材料转化为固体材料。在各个沉积工艺之后，实施化学机械抛光(CMP)工艺以平坦化介电层118的顶面并且暴露出伪栅极堆叠件110的顶面以用于随后的制造步骤。
在操作16中，方法10(图1A)去除伪栅极堆叠件110。参照图5，从而在器件100中形成沟槽120，穿过沟槽120暴露出氧化物层108。沟槽120由间隔件112、氧化物层108和隔离结构106(图5中未示出)部分地围绕。在实施例中，操作16包括一个或多个蚀刻工艺，蚀刻工艺选择性地调节为去除伪栅极堆叠件110(图4)，而间隔件部件112和介电层118基本上保留。蚀刻工艺可以包括合适的湿蚀刻、干(等离子体)蚀刻和/或其他工艺。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。湿蚀刻溶液可以包括NH4OH、稀释的HF(氢氟酸)、去离子水、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。
在操作18中，方法10(图1A)穿过沟槽120蚀刻氧化物层108。在实施例中，操作18(例如，操作18a)部分地去除氧化物层108，从而在鳍104上方留下氧化物的薄层。在另一实施例中，操作18(例如，操作18b)蚀刻氧化物层108以通过沟槽120暴露出鳍104。图6A至图6D示出了操作18之后的器件100的各个实施例。这些实施例中共同的是通过蚀刻工艺形成的位于间隔件部件112下方的空腔122。更具体地，图6A示出，操作18部分地去除沟槽120中的氧化物层108，从而在鳍104上方留下氧化物的薄层。此外，空腔122由氧化物层108和间隔件部件112部分地围绕。在另一实施例中，图6B示出，操作18穿过沟槽120部分地去除氧化物层108，从而在鳍104上方留下氧化物的薄层。此外，已经横向地蚀刻穿过氧化物层108，并且空腔122由氧化物层108、介电层118和间隔件部件112部分地围绕。在又另一实施例中，图6C示出，操作18已经垂直地蚀刻穿过氧化物层108，从而穿过沟槽120暴露出鳍104。此外，空腔122由鳍104、部分氧化物层108和间隔件部件112部分地围绕。在又另一实施例中，图6D示出，操作18穿过沟槽120去除氧化物层108。此外，空腔122由鳍104、介电层118和间隔件部件112部分地围绕。在各个实施例中，虽然在图6A至图6D中未示出，空腔122也由部分隔离结构106部分地围绕。
在实施例中，使用合适的湿蚀刻工艺、干(等离子体)蚀刻工艺和/或其他工艺蚀刻氧化物层108。例如，湿蚀刻溶液可以包括NH4OH、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。例如，干蚀刻工艺可以使用含氯气体、含氟气体、其他蚀刻气体或它们的组合。在实施例中，将氢气、氧气、氮气或它们的混合物作为蚀刻气体，使用在约20摄氏度至约80摄氏度的温度下实施的干蚀刻工艺蚀刻氧化物层108。此外，氧化物层108的部分去除可以受蚀刻时间的控制。
在操作20中，方法10(图1B)在沟槽120中和空腔122中沉积介电材料。参照图7A和图7B，图7A是操作20之后的器件100的简化的立体图，而图7B是沿着图7A的“3-3”线的器件100的截面图。为了简化的目的，图7A未示出源极/漏极部件116和介电层118。而是，图7A示出了凹槽114(图3)，在鳍104和隔离结构106内蚀刻凹槽114。特别地，图7A示出，由于参照图3的操作14的一个或多个蚀刻工艺，邻近间隔件部件112，隔离结构106的部分具有凹进的表面126。
共同参照图7A和图7B，操作20在沟槽120的各个底部和侧壁上形成介电层124。在图7B中示出的实施例中，由于操作18中的氧化物层108的部分去除(图6A)，氧化物层108的部分保留在鳍104上方。因此，在氧化物层108的部分上方、在隔离结构106(见图7A)的部分上方、在间隔件部件112的侧壁上以及特别地在图6A的空腔122中形成介电层124。为了便于讨论，空腔122内的介电层124的部分称为介电层124a。在实施例中，介电层124的材料与氧化物层108的材料不同。在实施例中，介电层124包括诸如SixNy(例如，Si3N4)的氮化硅。在实施例中，介电层124包括硅、氮和以下之一：氧、碳、氢和它们的组合。例如，介电层124包括SiCON、SiON或SiNH。在实施例中，通过化学汽相沉积(CVD)工艺形成介电层124。在另一实施例中，通过原子层沉积(ALD)工艺形成介电层124。例如，可以在约20摄氏度至约500摄氏度的温度、约0.1托至约150托的压力下并且将包含硅、碳、氧、氮、氦、氩、氯或其他合适的气体的一种或多种气体作为前体气体来实施形成介电层124的沉积工艺。在用于16nmFinFET工艺的实施例中，介电层124沉积至具有约至约的厚度。为了促进该实施例，ALD工艺用于精确地控制介电层124的厚度。
在操作22中，方法10(图1B)蚀刻沟槽120以暴露出鳍104。参照图8A、图8B和图8C，其中示出了处于操作22的各个阶段的器件100的实施例，操作22涉及一个或多个蚀刻工艺。在鳍104上方存在氧化物层108的薄层的实施例中，诸如图6A和图6B中示出的，操作22包括两个蚀刻工艺。调节第一蚀刻工艺以去除沟槽120中的介电层124，从而暴露出介电层124下方的氧化物层108(例如，图8A)。调节第二蚀刻工艺以去除薄氧化物层108，从而暴露出氧化物层108下方的鳍104(例如，图8B)。第一和第二蚀刻工艺使用不同的蚀刻配方。在实施例中，在约50W至约1500W的源功率、约20摄氏度至约80摄氏度的温度、约1毫托至约100毫托的压力下并且将一种或多种气体CF4、CH3F、CH2F2、CHF3、O2、HBr、He、Cl2、Ar和N2作为蚀刻气体来实施第一蚀刻工艺。在实施例中，在约50W至约1500W的源功率、约20摄氏度至约80摄氏度的温度、约1毫托至约100毫托的压力下并且将一种或多种气体H2、CH4、Cl2、HBr、NF3、He、Ar、N2、CF4、CH3F、CH2F2、CHF3和O2作为蚀刻气体来实施第二蚀刻工艺。在诸如图6C和图6D中示出的在操作18中暴露出鳍104的实施例中，操作22去除位于间隔件部件112的侧壁上和鳍104上方的介电层124。在各个实施例中，介电层124a保留在空腔122(图6A至图6D)中。因此，在图8B中示出的实施例中，在操作22之后，氧化物层108的第一部分位于介电层124a下方，并且氧化物层108的第二部分位于间隔件部件112下方并且邻近介电层124a。FinFET100的更多的轮廓在图11至图13中示出并且将在之后讨论。
图8C示出了操作22之后的器件100的立体图。比较图8C和图7A，已经在操作22中去除介电层124的部分，从而将鳍104和隔离结构106的顶面128暴露于沟槽120中。介电层124a保留在间隔件部件112下方，从而填充空腔122(例如，图6A至图6D)。氧化物层108(例如，见图6A和图6C)的部分保留在间隔件部件112下方，邻近介电层124a。
在操作24中，方法10(图1B)穿过沟槽120蚀刻隔离结构106。参照图9，蚀刻隔离结构106以具有位于顶面128下方的顶面128’，从而增大位于隔离结构106之上的鳍104的高度。在各个实施例中，隔离结构106的蚀刻受到良好地控制以实现期望的鳍高度，从而精细调节FinFET的功函数。这对于增强或精细调节器件性能是有用的。在实施例中，例如，表面128’蚀刻至位于表面126下方约至约这再次提供增强或精细调节器件性能的益处。例如，这可以增大由源极/漏极部件116(例如，图8B)施加的应变效应。在各个实施例中，调节蚀刻工艺以去除用于隔离结构106的材料，但是介电层124a基本上保留。在实施例中，在约50W至约1500W的源功率、约20摄氏度至约80摄氏度的温度、约1毫托至约100毫托的压力下并且将一种或多种气体Cl2、HBr、NF3、He、Ar和N2作为蚀刻气体来实施操作24。
在操作26中，方法10(图1B)在沟槽120中形成栅极堆叠件130。参照图10A和图10B。图10A示出了器件100的示意立体图，而图10B示出了沿着图10A的“4-4”线的器件100的截面图。栅极堆叠件130形成在隔离结构106的表面128’上方并且在鳍104的三侧上接合鳍104。栅极堆叠件130的侧壁邻近间隔件部件112和介电层124a。在图10B中示出的实施例中，栅极堆叠件130的侧壁也邻近氧化物层108的部分。在各个实施例中，栅极堆叠件130包括一个或多个金属层。间隔件部件112、介电层124a和氧化物层108共同防止金属材料扩散至附近的区域或部件(诸如源极/漏极部件116)内。在实施例中，栅极堆叠件130包括高k介电层和功函金属层。在实施例中，栅极堆叠件130包括界面层、介电层、功函金属层和填充层。界面层可以包括诸如氧化硅层(SiO2)或氮氧化硅(SiON)的介电材料并且可以通过化学氧化、热氧化、原子层沉积(ALD)、CVD和/或其他合适的电介质形成。介电层可以包括诸如氧化铪(HfO2)、Al2O3、氧化镧、TiO2、HfZrO、Ta2O3、HfSiO4、ZrO2、ZrSiO2、它们的组合或其他合适的材料的高k介电材料。可以通过ALD和/或其他合适的方法形成介电层。功函金属层可以是p型或n型功函层。示例性p型功函金属包括TiN、TaN、Ru、Mo、Al、WN、ZrSi2、MoSi2、TaSi2、NiSi2、WN、其他合适的p型功函材料或它们的组合。示例性n型功函金属包括Ti、Ag、TaAl、TaAlC、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、其他合适的n型功函材料或它们的组合。功函金属层可以包括多个层并且可以通过CVD、PVD和/或其他合适的工艺沉积。填充层可以包括铝(Al)、钨(W)、钴(Co)、铜(Cu)和/或其他合适的材料。可以通过CVD、PVD、镀和/或其他合适的工艺形成填充层。可以实施CMP工艺以从栅极堆叠件130去除过量的材料以平坦化器件100的顶面。
图11至图13示出了操作126之后的器件100的各个轮廓。参照图11，已经通过以上讨论的操作20至26处理如图6B所示的器件100的实施例。栅极堆叠件130接合鳍104。栅极堆叠件130的侧壁邻近间隔件部件112、介电层124a和部分氧化物层108。具体地，介电层124a位于氧化物层108的部分上方，氧化物层108位于鳍104上方。介电层124a和部分氧化物层108位于间隔件部件112下方。
参照图12，已经通过以上讨论的操作20至26处理如图6C所示的器件100的实施例。栅极堆叠件130接合鳍104。栅极堆叠件130的侧壁邻近间隔件部件112和介电层124a。部分氧化物层108位于间隔件部件112下方并且邻近介电层124a。
参照图13，已经通过以上讨论的操作20至26处理如图6D所示的器件100的实施例。栅极堆叠件130接合鳍104。栅极堆叠件130的侧壁邻近间隔件部件112和介电层124a。
在图10A至图13中示出的各个实施例中，器件100具有FinFET轮廓，FinFET轮廓有效地防止栅极堆叠件130的金属材料扩散至附近的区域(诸如源极/漏极部件116)内。在具有氧化物层108的部分的一些情况下，介电层124a用作金属扩散阻挡层。
在操作28中，方法10(图1B)实施进一步的操作以形成最终器件。例如，操作28可以形成接触件和通孔以及形成金属互连件以形成完整的IC，接触件和通孔电连接源极/漏极部件116和栅极堆叠件130，金属互连件将FinFET连接至器件100的其他部分。
虽然不旨在限制，本发明的一个或多个实施例给半导体器件及其形成提供许多益处。例如，本发明的实施例为形成FinFET轮廓提供方法，FinFET轮廓有效地阻止栅极金属材料侵入源极/漏极区内。可以调节FinFET轮廓的实施例以扩大工艺窗口和增强器件性能。本发明的各个实施例可以容易地集成到现有的FinFET制造流程中以用于16nm和更小的工艺节点。
在一个示例性方面中，本发明针对一种形成半导体器件的方法。该方法包括接收衬底，衬底具有有源鳍、位于有源鳍上方的氧化物层、位于氧化物层上方的伪栅极堆叠件以及位于氧化物层上方和伪栅极堆叠件的侧壁上的间隔件部件。该方法还包括去除伪栅极堆叠件，从而产生第一沟槽。该方法还包括蚀刻第一沟槽中的氧化物层，从而产生位于间隔件部件下方的空腔。该方法还包括在第一沟槽和空腔中沉积介电材料。该方法还包括蚀刻第一沟槽以暴露出有源鳍，从而在空腔中留下介电材料的第一部分。在实施例中，该方法还包括在第一沟槽中形成栅极堆叠件，栅极堆叠件接合有源鳍。
在上述方法中，其中，蚀刻所述氧化物层暴露出所述有源鳍。
在上述方法中，其中，蚀刻所述氧化物层部分地去除所述氧化物层，从而在所述第一沟槽中的所述有源鳍上方留下所述氧化物层的部分。
在上述方法中，其中，蚀刻所述氧化物层部分地去除所述氧化物层，从而在所述第一沟槽中的所述有源鳍上方留下所述氧化物层的部分，蚀刻所述第一沟槽包括第一蚀刻工艺和第二蚀刻工艺，调节所述第一蚀刻工艺以蚀刻所述介电材料，并且调节所述第二蚀刻工艺以蚀刻所述氧化物层的部分。
在上述方法中，其中，沉积所述介电材料使用原子层沉积或化学汽相沉积。
在上述方法中，其中，所述介电材料包括氮化硅。
在上述方法中，其中，所述介电材料包括氮化硅，所述介电材料包括氧、碳、氢和它们的组合中的一种。
在上述方法中，其中，在所述衬底上方的隔离结构上方形成所述伪栅极堆叠件，还包括在形成栅极堆叠件之前：蚀刻所述第一沟槽中的所述隔离结构。
在上述方法中，还包括：在所述第一沟槽中形成栅极堆叠件，所述栅极堆叠件接合所述有源鳍。
在上述方法中，还包括：在所述第一沟槽中形成栅极堆叠件，所述栅极堆叠件接合所述有源鳍，其中，所述栅极堆叠件包括高k介电层和功函金属层。在另一示例性方面中，本发明针对一种形成半导体器件的方法。该方法包括接收衬底，衬底具有位于衬底上方的向上投射穿过隔离结构的有源鳍、位于有源鳍上方的氧化物层、位于隔离结构和氧化物层上方的伪栅极堆叠件以及位于隔离结构和氧化物层上方与伪栅极堆叠件的侧壁上的间隔件部件。该方法还包括去除伪栅极堆叠件，从而形成第一沟槽，其中，第一沟槽暴露出氧化物层。该方法还包括部分地去除第一沟槽中的氧化物层，从而在间隔件部件下方产生空腔和在有源鳍上方产生氧化物层的部分。该方法还包括在第一沟槽和空腔中沉积介电材料，以及蚀刻第一沟槽以暴露出有源鳍，从而在间隔件部件下方留下介电材料的第一部分。该方法还包括在第一沟槽中形成栅极堆叠件，栅极堆叠件接合有源鳍。
在上述方法中，其中，蚀刻所述第一沟槽包括第一蚀刻工艺和第二蚀刻工艺，所述第一蚀刻工艺去除所述第一沟槽中的所述介电材料，并且所述第二蚀刻工艺暴露出所述第一沟槽中的所述有源鳍，以及所述第一蚀刻工艺和所述第二蚀刻工艺使用不同的蚀刻配方。
在上述方法中，其中，所述氧化物层的第一部分位于所述空腔中的所述介电材料下方，并且所述氧化物层的第二部分位于所述间隔件部件下方并且邻近所述介电材料。
在上述方法中，还包括在形成所述栅极堆叠件之前：蚀刻所述第一沟槽中的所述隔离结构。
在上述方法中，还包括在形成所述栅极堆叠件之前：蚀刻所述第一沟槽中的所述隔离结构，其中：所述间隔件部件介于所述第一沟槽和所述隔离结构的第一部分之间；以及所述第一沟槽中的所述隔离结构蚀刻为具有位于所述隔离结构的所述第一部分的另一顶面下方的顶面。在另一示例性方面中，本发明针对一种半导体器件。半导体器件包括：衬底，衬底具有位于衬底上方的向上投射穿过隔离结构的有源鳍；栅极堆叠件，位于隔离结构上方并且接合有源鳍；氮化硅层，位于有源鳍上方并且邻近栅极堆叠件；以及间隔件部件，位于隔离结构上方、位于氮化硅层上方以及位于栅极堆叠件的侧壁上。在实施例中，半导体器件还包括位于间隔件部件下方、位于有源鳍上方并且邻近氮化硅层的氧化硅层。在实施例中，半导体器件还包括位于有源鳍和氮化硅层之间的氧化硅层。在半导体器件的一些实施例中，栅极堆叠件形成在隔离结构的第一表面上方，间隔件部件形成在隔离结构的第二表面上方，并且从截面图看，第一表面位于第二表面下方。在半导体器件的实施例中，栅极堆叠件包括高k介电层和功函金属层。
在上述半导体器件中，还包括：氧化硅层，位于所述间隔件部件下方、位于所述有源鳍上方并且邻近所述氮化硅层。
在上述半导体器件中，还包括：氧化硅层，位于所述有源鳍和所述氮化硅层之间。
在上述半导体器件中，其中，所述栅极堆叠件形成在所述隔离结构的第一表面上方；所述间隔件部件形成在所述隔离结构的第二表面上方；以及从截面图看，所述第一表面位于所述第二表面下方。
在上述半导体器件中，其中，所述栅极堆叠件包括高k介电层和功函金属层。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种形成半导体器件的方法，包括：
接收衬底，所述衬底具有有源鳍、位于所述有源鳍上方的氧化物层、位于所述氧化物层上方的伪栅极堆叠件以及位于所述氧化物层上方和所述伪栅极堆叠件的侧壁上的间隔件部件；
去除所述伪栅极堆叠件，从而产生第一沟槽；
蚀刻所述第一沟槽中的所述氧化物层，从而产生位于所述间隔件部件下方的空腔；
在所述第一沟槽和所述空腔中沉积介电材料；以及
蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述空腔中留下所述介电材料的第一部分。
2.根据权利要求1所述的方法，其中，蚀刻所述氧化物层暴露出所述有源鳍。
3.根据权利要求1所述的方法，其中，蚀刻所述氧化物层部分地去除所述氧化物层，从而在所述第一沟槽中的所述有源鳍上方留下所述氧化物层的部分。
4.根据权利要求3所述的方法，其中，蚀刻所述第一沟槽包括第一蚀刻工艺和第二蚀刻工艺，调节所述第一蚀刻工艺以蚀刻所述介电材料，并且调节所述第二蚀刻工艺以蚀刻所述氧化物层的部分。
5.根据权利要求1所述的方法，其中，沉积所述介电材料使用原子层沉积或化学汽相沉积。
6.根据权利要求1所述的方法，其中，所述介电材料包括氮化硅。
7.根据权利要求6所述的方法，其中，所述介电材料包括氧、碳、氢和它们的组合中的一种。
8.根据权利要求1所述的方法，其中，在所述衬底上方的隔离结构上方形成所述伪栅极堆叠件，还包括在形成栅极堆叠件之前：
蚀刻所述第一沟槽中的所述隔离结构。
9.一种形成半导体器件的方法，包括：
接收衬底，所述衬底具有位于所述衬底上方的向上投射穿过隔离结构的有源鳍、位于所述有源鳍上方的氧化物层、位于所述隔离结构和所述氧化物层上方的伪栅极堆叠件以及位于所述隔离结构和所述氧化物层上方与所述伪栅极堆叠件的侧壁上的间隔件部件；
去除所述伪栅极堆叠件，从而形成第一沟槽，其中，所述第一沟槽暴露出所述氧化物层；
部分地去除所述第一沟槽中的所述氧化物层，从而在所述间隔件部件下方产生空腔以及在所述有源鳍上方产生所述氧化物层的部分；
在所述第一沟槽和所述空腔中沉积介电材料；
蚀刻所述第一沟槽以暴露出所述有源鳍，从而在所述间隔件部件下方留下所述介电材料的第一部分；以及
在所述第一沟槽中形成栅极堆叠件，所述栅极堆叠件接合所述有源鳍。
10.一种半导体器件，包括：
衬底，具有位于所述衬底上方的向上投射穿过隔离结构的有源鳍；
栅极堆叠件，位于所述隔离结构上方并且接合所述有源鳍；
氮化硅层，位于所述有源鳍上方并且邻近所述栅极堆叠件；以及
间隔件部件，位于所述隔离结构上方、位于所述氮化硅层上方以及位于所述栅极堆叠件的侧壁上。
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