CN105374874A - 用于FinFET器件的结构和方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 55
- 239000000463 material Substances 0.000 claims abstract description 84
- 239000004065 semiconductor Substances 0.000 claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 22
- 230000005669 field effect Effects 0.000 claims abstract description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 36
- 238000000407 epitaxy Methods 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 230000003139 buffering effect Effects 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 230000008021 deposition Effects 0.000 claims description 5
- 230000008439 repair process Effects 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 217
- 230000008569 process Effects 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 11
- 238000000059 patterning Methods 0.000 description 11
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 8
- 239000000243 solution Substances 0.000 description 7
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 6
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 6
- KWYUFKZDYYNOTN-UHFFFAOYSA-M Potassium hydroxide Chemical compound [OH-].[K+] KWYUFKZDYYNOTN-UHFFFAOYSA-M 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 230000002411 adverse Effects 0.000 description 4
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 229910000673 Indium arsenide Inorganic materials 0.000 description 2
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 238000001451 molecular beam epitaxy Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 229910005540 GaP Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- HZXMRANICFIONG-UHFFFAOYSA-N gallium phosphide Chemical compound [Ga]#P HZXMRANICFIONG-UHFFFAOYSA-N 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/66818—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET the channel being thinned after patterning, e.g. sacrificial oxidation on fin
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
Abstract
本发明提供了鳍式场效应晶体管(FinFET)器件的实施例，该器件包括位于衬底上方的应变松弛缓冲(SRB)堆叠件、设置在SRB堆叠件上方的第一鳍结构以及沿着第二SRB层的部分和第一鳍结构的第一半导体材料层延伸的衬垫层。本发明涉及用于FinFET器件的结构和方法。
Description
技术领域
本发明涉及用于FinFET器件的结构和方法。
背景技术
半导体集成电路(IC)工业已经经历了指数式增长。IC材料和设计中的技术进步已经产生了数代IC，其中，每一代IC都比前一代IC具有更小且更复杂的电路。在IC演变的过程中，功能密度(即，每芯片面积的互连器件的数量)已普遍增加，而几何尺寸(即，使用制造工艺可以产生的最小组件(或线))却已减小。通常，这种按比例缩小工艺通过增加生产效率和降低相关成本来提供益处。
这种按比例缩小工艺还增加了加工和制造IC的复杂性，并且为了实现这些进步，需要在IC加工和制造中的类似发展。例如，已经引入诸如鳍式场效应晶体管(FinFET)的三维晶体管以替代平面晶体管。尽管现有的FinFET器件和制造FinFET器件的方法对于它们预期的目的通常已经足够，但是它们并没有在所有方面都完全令人满意。
发明内容
为了解决现有技术中存在的问题，根据本发明的一个方面，提供了一种器件，包括：应变松弛缓冲(SRB)堆叠件，位于衬底上方，所述SRB堆叠件包括：第一SRB层，位于所述衬底上方；位错捕获(DisT)层，设置在所述第一SRB层上方；和第二SRB层，设置在所述DisT层上方；第一鳍结构，设置在所述SRB堆叠件上方，所述第一鳍结构包括：所述第二SRB层的部分；第一半导体材料层，设置在所述第二SRB层的所述部分上方；和第二半导体材料层，设置在所述第一半导体材料层上方；以及衬垫层，沿着所述第二SRB层的所述部分和所述第一鳍结构的所述第一半导体材料层延伸。
在上述器件中，具有非均匀宽度的所述第二半导体材料层包括具有第一宽度的上部和具有不同于所述第一宽度的第二宽度的下部。
在上述器件中，所述第一宽度与所述第二宽度的比率在约75％至约95％的范围内。
在上述器件中，所述DisT层物理接触所述第一SRB层，以及其中，所述第二SRB层物理接触所述DisT层。
在上述器件中，还包括：介电层，横向接近所述第二半导体材料层的上部，其中，所述第二半导体材料层的下部嵌入在所述介电层中。
在上述器件中，所述衬垫在所述第二半导体材料层的上部之下约25nm至约35nm的范围内。
在上述器件中，所述第一SRB层和所述第二SRB层包括相同的材料硅锗(SiGex)，此处x是以原子百分比计的Ge组分，其中，x小于约50％。
在上述器件中，所述DisT层包括Si层，所述Si层的厚度介于约5nm至约30nm的范围内。
在上述器件中，所述第一半导体材料层包括外延硅(Si)，所述外延Si的厚度介于约30nm至约70nm的范围内。
在上述器件中，所述第二半导体材料层包括SiGey，y介于约10％至约100％的范围内。
在上述器件中，所述衬垫包括选自由氮化硅、氮氧化硅和氧化铝组成的组中的一种或多种材料。
在上述器件中，还包括：第二鳍结构，位于所述SRB堆叠件上方，所述第二鳍结构包括：所述第二SRB层的部分；和所述第一半导体材料层，设置在所述第二SRB层的所述部分上方；衬垫，沿着所述第二SRB层的所述部分和所述第一半导体材料层延伸；以及介电层，横向接近所述第一半导体材料层的上部，其中，所述第一半导体材料层的下部嵌入在所述介电层中。
根据本发明的另一方面，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：应变松弛缓冲(SRB)堆叠件，位于硅(Si)衬底上方，所述SRB堆叠件包括：第一硅锗(SiGex)层，位于所述Si衬底上方，此处，x是以原子百分比计的Ge组分；第一外延Si层，位于外延SiGex层上方；和第二外延SiGex层，位于所述外延Si层上方；以及第一鳍结构，位于所述SRB堆叠件上方，所述第一鳍结构包括：所述第二外延SiGex层的部分，第二外延Si层，设置在所述第二外延SiGex层的所述部分上方；和SiGey层，设置在所述第二外延Si层上方，此处y是以原子百分比计的Ge组分，其中，y大于x；氮化硅衬垫，沿着所述第二外延SiGex层的所述部分和所述第二外延Si层的所述部分延伸；以及介电层，横向接近所述SiGey层的上部，其中，所述SiGey层的下部嵌入在所述介电层中。
在上述器件中，x小于约50％；以及y介于约10％到约100％的范围内。
在上述器件中，所述第一外延Si层的厚度介于约5nm至约30nm的范围内。
在上述器件中，具有非均匀宽度的所述SiGey层包括具有第一宽度的上部和具有不同于所述第一宽度的第二宽度的下部，其中，所述第一宽度与所述第二宽度的比率介于约75％至约95％的范围内。
在上述器件中，所述第一外延Si层物理接触所述第一SiGex层，以及其中，所述第二SiGex层物理接触所述外延Si层。
在上述器件中，还包括：第二鳍结构，位于所述SRB堆叠件上方，所述第二鳍结构包括：所述第二外延SiGex层的部分；以及所述第二外延Si层，设置在所述第二外延SiGex层的所述部分上方；氮化硅衬垫，沿着所述第二外延SiGex层的所述部分和所述第二外延Si层的部分延伸；以及介电层，横向接近所述第二外延Si层的上部，其中，所述第二外延Si层的下部嵌入在所述介电层中。
根据本发明的又一方面，还提供了一种方法，包括：在衬底上方形成应变松弛缓冲(SRB)堆叠件，所述SRB包括：第一SRB层，位于所述衬底上方；位错捕获(DisT)层，位于所述第一SRB层上方；和第二SRB层，位于所述DisT层上方；在所述SRB堆叠件上方形成第一鳍结构，所述第一鳍结构包括：作为所述第一鳍结构的上部的第一外延半导体材料层；和作为所述第一鳍结构的底部的所述第二SRB层的部分；形成沿着所述第一鳍结构的侧壁包裹的衬垫；在所述衬底上方，包括在两个邻近的所述第一鳍结构之间，形成介电层；使第一区中的所述第一鳍结构的上部凹进，同时覆盖第二区中的所述第一鳍结构；在所述第一区中的凹进的第一鳍结构上方外延沉积第二半导体材料层以形成第二鳍结构；使所述第一区和所述第二区中的所述介电层凹进以暴露所述第一鳍结构和所述第二鳍结构的上部，其中，所述第二半导体材料层的部分嵌入在凹进的介电层中；以及修整所述第一鳍结构和所述第二鳍结构的上部以减小它们的宽度。
在上述方法中，形成所述第一鳍结构包括：在所述SRB堆叠件上方沉积所述第一外延半导体材料层；以及穿过图案化的硬掩模蚀刻所述第一外延半导体材料层和所述第二SRB层的所述部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，图中的各个部件未按比例绘制。实际上，为了清楚的讨论，示出的部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的用于制造FinFET器件的示例性方法的流程图；
图2至图8是根据图1的方法构建的处于制造阶段的示例性FinFET的截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
本发明针对但另外不限制于鳍式场效应晶体管(FinFET)器件。例如，FinFET器件可以是互补金属氧化物半导体(CMOS)器件，CMOS器件包括P型金属氧化物半导体(PMOS)FinFET器件和N型金属氧化物半导体(NMOS)FinFET器件。以下公开内容将继续以FinFET实例示出本发明的各个实施例。然而，应当理解，除非特别声明，本申请应当不限制于特定类型的器件。
图1是根据一些实施例的用于制造FinFET器件200的方法100的流程图。应当理解，在该方法之前、期间和之后可以执行额外的步骤，并且对于该方法的其他实施例，可以替代或消除一些描述的步骤。参照各个图共同地描述FinFET器件200及其制造方法100。
参照图1和图2，方法100开始于步骤102，在衬底210上方形成应变松弛缓冲(SRB)堆叠件220。衬底210可以包括块状硅衬底。可选地，衬底210可以包括诸如晶体结构形态的硅或锗的元素半导体；诸如硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟的化合物半导体；或它们的组合。
在另一实施例中，衬底210具有绝缘体上硅(SOI)结构，绝缘体上硅(SOI)结构具有位于衬底中的绝缘层。示例性绝缘层可以是埋氧层(BOX)。可以使用注氧隔离(SIMOX)、晶圆接合和/或其他合适的方法制造SOI衬底。
根据本领域已知的设计需求，衬底210可以包括多个掺杂部件。在一些实施例中，根据设计需求(例如，p型衬底或n型衬底)，衬底210可以包括多个掺杂区。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可以掺杂有诸如硼或BF2的p型掺杂剂；诸如磷或砷和/或它们的组合的n型掺杂剂。掺杂区可以配置为用于n型FinFET(NFET)或可选地配置为用于p型FinFET(PFET)。
在本实施例中，SRB堆叠件220包括第一SRB层222、位错捕获(DisT)层224和第二SRB层226。在衬底210上方沉积第一SRB层222、在第一SRB层222上方沉积DisT层224并且在DisT层224上方沉积第二SRB层226。因此，DisT层224物理接触第一SRB层222，并且第二SRB层226物理接触DisT层224。SRB层222和226可以包括硅锗(SiGe)、砷化铟铝(InAlAs)、磷化铟(InP)、砷化铝镓(AlGaAs)、砷化镓(GaAs)、磷砷化镓(GaAsP)和/或其他合适的材料。第一和第二SRB层222和226可以是彼此相同的材料或彼此不同的材料。DisT层224用作捕获层以捕获始于衬底210的穿线位错。
在一个实施例中，第一和第二SRB层222和226由相同的材料层形成。例如，第一和第二SRB层222和226由SiGex层形成，其中，下标x是以原子百分比计的锗组成。例如，DisT层224是外延硅层。作为一个实例，第一SiGex层222的厚度是约100nm，DisT层224的厚度是在约5nm到约30nm的范围内，第二SiGex层226的厚度是在约500nm到约3μm的范围内，并且x小于50％。
可以通过称为毯式沟道外延(epi)的外延生长来形成SRB堆叠件220。在一个实施例中，在浅沟槽隔离件(STI)形成之前形成SRB堆叠件220，这降低了工艺限制(诸如由STI形成引起的缺陷形成)并且改进了外延生长工艺窗口。在各个实例中，外延工艺包括CVD沉积技术(例如，汽相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延和/或其他合适的工艺。
参照图1和图2，方法100进行至步骤104，在SRB堆叠件220上方沉积第一半导体材料层310。半导体材料层310可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP和/或其他合适的材料。可以通过合适的外延工艺沉积半导体材料层310。在本实施例中，第一半导体材料层310是外延硅层并且具有在约30nm到约70nm的范围内的厚度。
参照图1和图3，方法100进行至步骤106，在衬底210上方形成第一鳍结构320和沟槽330。在本实施例中，通过去除第一半导体材料层310的一部分和第二SRB层226的一部分来形成第一鳍结构320和沟槽330。作为实例，在第一半导体材料层310上方形成图案化的光刻胶层。穿过图案化的光刻胶层蚀刻第一半导体材料层310和第二SRB层226以形成第一鳍结构320和沟槽330。蚀刻工艺可以包括湿蚀刻或干蚀刻。在一个实施例中，湿蚀刻溶液包括四甲基氢氧化铵(TMAH)、HF/HNO3/CH3COOH溶液或其他合适的溶液。可以通过诸如所用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源功率、RF偏置电压、RF偏置功率、蚀刻剂流速和/或其他合适的参数的各个蚀刻参数调整相应的蚀刻工艺。例如，湿蚀刻溶液可以包括NH4OH、KOH(氢氧化钾)、HF(氢氟酸)、TMAH(四甲基氢氧化铵)、其他合适的湿蚀刻溶液或它们的组合。干蚀刻工艺包括使用氯基化学物质的偏置等离子体蚀刻工艺。其他干蚀刻剂气体包括CF4、NF3、SF6和He。也可以使用如DRIE(深反应离子蚀刻)的机理各向异性地实施干蚀刻。
在本实施例中，控制蚀刻深度从而使得第一半导体材料层310完全暴露在沟槽330中，并且沟槽330延伸到第二SRB层226的一部分。因此，在具有DisT层224的SRB堆叠件220中形成第一鳍结构320。在此，第一鳍结构320具有作为上部的第一半导体材料层310和作为底部的第二SRB层226的一部分。
参照图1和图4，方法100进行至步骤108，形成衬垫405以共形地包裹在第一鳍结构320的侧壁上方。衬垫405可以包括氮化硅、氮氧化硅、氧化铝或其他合适的材料。在本实施例中，衬垫405是氮化硅并且通过ALD沉积以达到包裹在第一鳍结构320的侧壁上方的充足的膜覆盖度。可选地，可以通过CVD、物理汽相沉积(PVD)或其他合适的技术沉积衬垫405。在本实施例中，然后使衬垫405凹进，从而使得剩余的衬垫405的第二表面在第一半导体材料层310的第二表面之下，但是在第二SRB层226的第二表面之上第一距离d1。剩余的衬垫405设计为缓冲层以防止第二SRB层226在随后的工艺中被氧化，并且设计为阻挡第二SRB层226向外扩散，这将在下面详细描述。
再次参照图1和图4，方法100进行至步骤110，在衬底210上方沉积介电层410，包括填充在沟槽330中。介电层410可以包括氧化硅、氮化硅、氮氧化硅、旋涂玻璃、旋涂聚合物、和/或其他合适的材料、和/或它们的组合。可以通过CVD、PVD、ALD、热氧化、旋涂、或其他合适的技术和/或它们的组合沉积介电层410。其后可以实施化学机械抛光(CMP)工艺以去除过量的介电层410。
如前面已经提及的，衬垫405覆盖第二SRB层226的侧壁，它提供了缓冲以防止在介电层410形成期间引起的不利影响，诸如在用于介电层410的热固化工艺中。另外，将第一间距d1设计为足以防止第二SRB层226的向上向外-扩散(沿着介电层410和第二SRB层226的界面412进入第一半导体材料层310内)，其中随后将形成栅极沟道。作为实例，第一距离d1充以防止第二SRBSiGex中的Ge的向上向外-扩散(沿着介电层410的界面412进入第一半导体材料层310内)。在一个实施例中，第一距离d1在约5nm到约30nm的范围内。
参照图1和图5，方法100进行至步骤112，使PFET区430中的第一半导体材料层310凹进，同时用图案化的硬掩模(HM)505覆盖NFET区420。图案化的HM505形成为覆盖NFET区420而保留PFET区430未被覆盖。图案化的HM505可以包括氮化硅、氮氧化硅、碳化硅或任何其他合适的介电材料。可以通过包括沉积、图案化和蚀刻的步骤形成图案化的HM505。然后使PFET区430中的第一鳍结构320中的第一半导体材料层310凹进以形成沟槽510，同时由图案化的HM505保护NFET区420。通过诸如选择性湿蚀刻、选择性干蚀刻或它们的组合的合适的蚀刻工艺使第一半导体材料层310凹进。可选地，穿过形成在PFET区430上方的图案化的光刻胶层使第一半导体材料层310凹进。控制凹进深度从而使得剩余的第一半导体材料层310的第二表面在衬垫405的第二表面之上第二距离d2，第二距离d2足以防止原子从第二SRB层226向上迁移，诸如Ge从第二SiGey层226的向上迁移。在一个实施例中，第二距离d2在约2nm到约20nm的范围内。也就是说，在沟槽510中的剩余的第一半导体材料层310的厚度等于第一距离d1和第二距离d2的总和。
参照图1和图6，方法100进行至步骤114，在PFET区430中形成第二鳍结构520。在沟槽510中的剩余的第一半导体材料层310上方沉积第二半导体材料层515以形成第二鳍结构520。可以通过外延生长沉积第二半导体材料层515。外延工艺可以包括CVD沉积技术、分子束外延和/或其他合适的工艺。第二半导体材料层515可以包括Ge、Si、GaAs、AlGaAs、SiGe、GaAsP和/或其他合适的材料。在本实施例中，第二半导体材料层515是SiGey。此处下标y是以原子百分比计的Ge组分并且y高于x。在一个实施例中，y在约10％到约100％的范围内。
其后可以实施CMP工艺以去除过量的第二半导体材料层515以及图案化的HM505，并且平坦化NFET区420和PFET区430的第二表面。因此，第二鳍结构520包括作为其上部的第二半导体材料层515、作为其中部的剩余的第一半导体材料层310和作为其底部的第二SRB层226的一部分。
参照图1和图7，方法100进行至步骤116，使NFET区420和PFET区430中的介电层410凹进以暴露第一鳍结构320的第一上部320A和第二鳍结构520的第二上部520A。在本实施例中，控制凹进工艺以使凹进的介电层410的第二表面位于PFET区430中的剩余的第一半导体材料层310的第二表面之上第三距离d3。也就是说，第二半导体材料层515的一部分嵌入在剩余的介电层410中，嵌入的厚度等于第三距离d3。第三距离d3设计为保护第二鳍结构520中的第一半导体材料层310在随后的蚀刻工艺中不被蚀刻，这将在后面描述。第三距离d3也设计为足以保持衬垫405远离第二鳍结构的上部，在第二鳍结构的上部处，随后将形成栅极区，以由此避免衬垫405对栅极区的不利影响，诸如衬垫405中的固定电荷。在一个实施例中，第三距离d3在约5nm到约15nm的范围内。另外，如图所示，在也使NFET区420中的介电层410凹进之后，暴露出第一部分320A。
参照图1和图8，方法100进行至步骤118，分别修整第一和第二鳍结构320和520的第一部分320A和第二部分520A的宽度。修整工艺包括选择性湿蚀刻、选择性干蚀刻和/或它们的组合，修整工艺基本上不蚀刻剩余的介电层410。在一个实施例中，修整工艺包括湿蚀刻，湿蚀刻利用包括TMAH的蚀刻溶液。在本实施例中，第一部分320A的宽度从第一宽度w1减小至第二宽度w2。在一个实施例中，第二宽度与第一宽度w1的比率在约75％到约95％的范围内。并且第二部分520A的宽度从第三宽度w3减小至第四宽度w4。在一个实施例中，第四宽度w4与第三宽度w3的比率在约75％到约95％的范围内。
再次参照图8，因此，在NFET区420中，第一鳍结构320由下部、中部和上部形成。下部由第二SRB层226的一部分形成，中部由具有第一宽度w1并且嵌入在介电层410中的第一半导体材料层310的一部分形成，而上部是具有较窄宽度(第二宽度w2)的第一部分320A。第一鳍结构320与SRB堆叠件220接触，SRB堆叠件220对第一鳍结构320的上部引起应变，在第一鳍结构320上部的应变处，随后将形成沟道。由于DisT层224嵌入在SRB堆叠件220中，所以减小了穿线位错的不利影响。第一鳍结构320也具有沿着其下部的侧壁并且延伸到其中部的一部分的衬垫405。
在PFET区430中，第二鳍结构520也由下部、中部和上部形成。下部由第二SRB层226的一部分形成。中部由剩余的第一半导体材料层310和具有第三宽度w3的嵌入的第二半导体材料层515形成。其上部是具有较窄宽度(第四宽度w4)的第二部分520A。第二鳍结构520与SRB堆叠件220接触，SRB堆叠件220使DisT层224嵌入在SRB堆叠件220中，因此减小了穿线位错的不利影响。第二鳍结构的中部中的剩余的第一半导体材料层310防止从下部到上部的扩散，上部处随后将形成沟道。第二鳍结构520也具有沿着其下部的侧壁并且延伸到其中部的一部分的衬垫405，衬垫405用作保护层和迁移阻挡件。
FinFET器件200也可以经历进一步CMOS或MOS技术加工以形成本领域已知的各种部件和区域。例如，在栅极区中的衬底210上方形成高k/金属栅极(HK/MG)堆叠件，包裹在NFET区中的第一鳍结构320的第一部分320A和PFET区430中的第二鳍结构520的第二部分520A上方。对于另一实例，在衬底210上方、在HK/MG堆叠件的每一侧上形成源极和漏极(S/D)区。可以通过凹进、外延生长和注入技术形成S/D区。随后的加工也可以在衬底210上形成多个接触件/通孔/线和多层互连部件(例如，金属层和层间电介质)，将这些部件配置为连接FinFET器件200的各个部件或结构。例如，多层互连件包括诸如传统的通孔或接触件的垂直互连件和诸如金属线的水平互连件。各个互连部件可以采用包括铜、钨和/或硅化物的各种导电材料。在一个实例中，使用镶嵌和/或双镶嵌工艺来形成铜相关的多层互连结构。
在方法100之前、期间和之后可以执行额外的操作，并且对于该方法的其他实施例，可以替代或消除上面描述的一些操作。
基于以上描述，本发明提供FinFET的鳍结构和用于制造FinFET的鳍结构的方法。鳍结构采用SRB堆叠件作为沟道应变增强器。SRB堆叠件配备有DisT层以减小来自衬底的穿线位错。在PFET区中，鳍结构采用扩散阻挡件作为中部以防止从其底部到其上部的扩散。鳍结构也采用沿着鳍结构的下部延伸的衬垫。该鳍结构展示出改进的器件性能。
本发明提供了鳍式场效应晶体管(FinFET)器件的实施例。该器件包括位于衬底上方的应变松弛缓冲(SRB)堆叠件。SRB堆叠件包括位于衬底上方的第一SRB层、设置在第一SRB层上方的位错捕获(DisT)层和设置在DisT层上方的第二SRB层。该器件也包括设置在SRB堆叠件上方的第一鳍结构。第一鳍结构包括第二SRB层的部分、设置在第二SRB层的部分上方的第一半导体材料层和设置在第一半导体材料层上方的第二半导体材料层。该器件也包括沿着第二SRB层的部分和第一鳍结构的第一半导体材料层延伸的衬垫层。
本发明也提供了鳍式场效应晶体管(FinFET)器件的另一实施例。该器件包括位于硅(Si)衬底上方的应变松弛缓冲(SRB)堆叠件。SRB堆叠件包括位于Si衬底上方的第一硅锗(SiGex)层，此处x是以原子百分比计的Ge组分、位于外延SiGex层上方的第一外延Si层和位于外延Si层上方的第二外延SiGex层。该器件还包括位于SRB堆叠件上方的第一鳍结构。第一鳍结构包括第二SiGex层的部分、设置在第二SiGex层的部分上方的第二外延Si层和设置在第二外延Si层上方的SiGey层，此处y是以原子百分比计的Ge组分，其中y大于x。该器件还包括沿着第二SiGex层的部分和第二外延Si层的部分延伸的氮化硅衬垫和横向接近SiGey层的上部的介电层，其中SiGey层的下部嵌入在介电层中。
本发明还提供了一种用于制造FinFET的方法。该方法包括在衬底上方形成应变松弛缓冲(SRB)堆叠件。SRB包括位于衬底上方的第一SRB层、位于第一SRB层上方的位错捕获(DisT)层和位于DisT层上方的第二SRB层。该方法也包括在SRB堆叠件上方形成第一鳍结构。第一鳍结构包括作为其上部的第一外延半导体材料层和作为其底部的第二SRB层的部分。该方法也包括形成包裹第一鳍结构的侧壁的衬垫，在衬底上方(包括在两个邻近的第一鳍结构之间)形成介电层，使第一区中的第一鳍结构的上部凹进，同时覆盖第二区中的第一鳍结构，在第一区中的凹进的第一鳍结构上方外延生长第二半导体材料层以形成第二鳍结构，使第一区和第二区中的介电层凹进以暴露第一和第二鳍结构的上部。第二半导体材料层的部分嵌入在凹进的介电层中。该方法也包括修整第一和第二鳍结构的上部以减小它们的宽度。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
Claims (10)
1.一种器件，包括：
应变松弛缓冲(SRB)堆叠件，位于衬底上方，所述SRB堆叠件包括：
第一SRB层，位于所述衬底上方；
位错捕获(DisT)层，设置在所述第一SRB层上方；和
第二SRB层，设置在所述DisT层上方；
第一鳍结构，设置在所述SRB堆叠件上方，所述第一鳍结构包括：
所述第二SRB层的部分；
第一半导体材料层，设置在所述第二SRB层的所述部分上方；和
第二半导体材料层，设置在所述第一半导体材料层上方；以及
衬垫层，沿着所述第二SRB层的所述部分和所述第一鳍结构的所述第一半导体材料层延伸。
2.根据权利要求1所述的器件，其中，具有非均匀宽度的所述第二半导体材料层包括具有第一宽度的上部和具有不同于所述第一宽度的第二宽度的下部。
3.根据权利要求2所述的器件，其中，所述第一宽度与所述第二宽度的比率在约75％至约95％的范围内。
4.根据权利要求1所述的器件，其中，所述DisT层物理接触所述第一SRB层，以及
其中，所述第二SRB层物理接触所述DisT层。
5.根据权利要求2所述的器件，还包括：
介电层，横向接近所述第二半导体材料层的上部，其中，所述第二半导体材料层的下部嵌入在所述介电层中。
6.根据权利要求2所述的器件，其中，所述衬垫在所述第二半导体材料层的上部之下约25nm至约35nm的范围内。
7.根据权利要求1所述的器件，其中，所述第一SRB层和所述第二SRB层包括相同的材料硅锗(SiGex)，此处x是以原子百分比计的Ge组分，其中，x小于约50％。
8.根据权利要求1所述的器件，其中，所述DisT层包括Si层，所述Si层的厚度介于约5nm至约30nm的范围内。
9.一种鳍式场效应晶体管(FinFET)器件，包括：
应变松弛缓冲(SRB)堆叠件，位于硅(Si)衬底上方，所述SRB堆叠件包括：
第一硅锗(SiGex)层，位于所述Si衬底上方，此处，x是以原子百分比计的Ge组分；
第一外延Si层，位于外延SiGex层上方；和
第二外延SiGex层，位于所述外延Si层上方；以及
第一鳍结构，位于所述SRB堆叠件上方，所述第一鳍结构包括：
所述第二外延SiGex层的部分，
第二外延Si层，设置在所述第二外延SiGex层的所述部分上方；和
SiGey层，设置在所述第二外延Si层上方，此处y是以原子百分比计的Ge组分，其中，y大于x；
氮化硅衬垫，沿着所述第二外延SiGex层的所述部分和所述第二外延Si层的所述部分延伸；以及
介电层，横向接近所述SiGey层的上部，其中，所述SiGey层的下部嵌入在所述介电层中。
10.一种方法，包括：
在衬底上方形成应变松弛缓冲(SRB)堆叠件，所述SRB包括：
第一SRB层，位于所述衬底上方；
位错捕获(DisT)层，位于所述第一SRB层上方；和
第二SRB层，位于所述DisT层上方；
在所述SRB堆叠件上方形成第一鳍结构，所述第一鳍结构包括：
作为所述第一鳍结构的上部的第一外延半导体材料层；和
作为所述第一鳍结构的底部的所述第二SRB层的部分；
形成沿着所述第一鳍结构的侧壁包裹的衬垫；
在所述衬底上方，包括在两个邻近的所述第一鳍结构之间，形成介电层；
使第一区中的所述第一鳍结构的上部凹进，同时覆盖第二区中的所述第一鳍结构；
在所述第一区中的凹进的第一鳍结构上方外延沉积第二半导体材料层以形成第二鳍结构；
使所述第一区和所述第二区中的所述介电层凹进以暴露所述第一鳍结构和所述第二鳍结构的上部，其中，所述第二半导体材料层的部分嵌入在凹进的介电层中；以及
修整所述第一鳍结构和所述第二鳍结构的上部以减小它们的宽度。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US14/463,342 | 2014-08-19 | ||
| US14/463,342 US9276117B1 (en) | 2014-08-19 | 2014-08-19 | Structure and method and FinFET device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN105374874A true CN105374874A (zh) | 2016-03-02 |
| CN105374874B CN105374874B (zh) | 2018-06-05 |
Family
ID=55348994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410796618.3A Active CN105374874B (zh) | 2014-08-19 | 2014-12-18 | 用于FinFET器件的结构和方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9276117B1 (zh) |
| CN (1) | CN105374874B (zh) |
| TW (1) | TWI562334B (zh) |
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| Publication number | Publication date |
|---|---|
| US20160056277A1 (en) | 2016-02-25 |
| TWI562334B (en) | 2016-12-11 |
| CN105374874B (zh) | 2018-06-05 |
| TW201608702A (zh) | 2016-03-01 |
| US9276117B1 (en) | 2016-03-01 |
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