CN106505039B - 一种半导体器件及其制备方法、电子装置 - Google Patents

一种半导体器件及其制备方法、电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件及其制备方法、电子装置。所述方法包括步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及环绕所述鳍片的栅极结构，在所述栅极结构的两侧还形成有抬升源漏，步骤S2：在与鳍片延伸方向相垂直的方向上、在所述栅极结构上方形成图案化的沟槽阻挡层，以覆盖所述栅极结构；步骤S3：在所述沟槽阻挡层的侧壁上形成间隙壁；步骤S4：在所述沟槽阻挡层上形成图案化的沟槽掩膜层，以露出所述栅极结构之间的沟槽区域；步骤S5：以所述沟槽掩膜层为掩膜，蚀刻所述沟槽区域，以形成沟槽，露出所述抬升源漏；步骤S6：在所述沟槽中所述抬升源漏上形成第一互连结构。所述方法可以实现更小的沟槽间隙，同时增强光刻曝光能力。

Description

一种半导体器件及其制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件及其制备方法、电子装置。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸、提高它的速度来实现的。目前，追求高器件密度、高性能和低成本的半导体工业已经进步到纳米技术工艺节点，特别是当半导体器件尺寸降到更低纳米级别时，半导体器件的制备受到各种物理极限的限制。
随着技术节点的降低，传统的栅介质层不断变薄，晶体管漏电量随之增加，引起半导体器件功耗浪费等问题。为解决上述问题，同时避免高温处理过程，提供了一种将高K金属栅极替代多晶硅栅极的解决方案。同时，由于FinFET由于具有良好的静电控制性能以及其他优异的性能在半导体器件制备过程中得到广泛应用。
在FinFET器件制备过程中，为了提高器件的集成密度，在互连过程中需要进行局部互连，为了避免局部互连和栅极(例如多晶硅)之间形成桥连，目前做法是通过在鳍片和栅极上形成沟道阻挡层，来解决该问题，但是随着器件尺寸的减小沟道间隙对于光刻曝光性能来说形成非常大的挑战，造成器件良率和性能下降。
因此，需要对目前所述半导体器件的制备方法作进一步的改进，以便消除上述问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及环绕所述鳍片的栅极结构，在所述栅极结构的两侧还形成有抬升源漏，
步骤S2：在与鳍片延伸方向相垂直的方向上、在所述栅极结构上方形成图案化的沟槽阻挡层，以覆盖所述栅极结构；
步骤S3：在所述沟槽阻挡层的侧壁上形成间隙壁；
步骤S4：在所述沟槽阻挡层上形成图案化的沟槽掩膜层，以露出所述栅极结构之间的沟槽区域；
步骤S5：以所述沟槽掩膜层为掩膜，蚀刻所述沟槽区域，以形成沟槽，露出所述抬升源漏；
步骤S6：在所述沟槽中所述抬升源漏上形成第一互连结构。
可选地，所述方法还进一步包括：
步骤S7：沉积层间介电层以覆盖所述栅极结构和所述第一互连结构；
步骤S8：在所述层间介电层上形成图案化的掩膜层并以所述掩膜层为掩膜蚀刻所述层间介电层，以在所述层间介电层中形成第一开口露出所述第一互连结构；
步骤S9：沉积牺牲材料层，以填充所述第一开口并覆盖所述层间介电层；
步骤S10：图案化所述牺牲材料层和所述层间介电层，以形成第二开口，露出所述栅极结构，同时去除所述牺牲材料层，露出所述第一互连结构；
步骤S11：在所述第一开口和所述第二开口中沉积导电材料，以分别与所述第一互连结构和所述栅极结构形成电连接。
可选地，在所述步骤S1中，在所述栅极结构的上方还形成有覆盖层。
可选地，在所述步骤S2中，所述沟槽阻挡层尺寸大于所述栅极结构的尺寸。
可选地，所述步骤S3包括：
步骤S31：沉积间隙壁材料层，以覆盖所述沟槽阻挡层；
步骤S32：蚀刻所述间隙壁材料层，以在所述沟槽阻挡层的侧壁上形成所述间隙壁。
可选地，在所述步骤S6中，在形成所述第一互连结构之前还进一步包括在所述抬升源漏上形成自对准硅化物的步骤。
可选地，在所述步骤S1中，所述栅极结构为金属栅极结构。
可选地，在所述步骤S6中在形成所述第一互连结构之后还包括去除所述沟槽阻挡层的步骤。
本发明还提供了一种基于上述的方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明为了解决现有技术中存在的问题提供了一种半导体器件的制备方法，在所述半导体器件制备过程中在形成沟槽阻挡层之后进一步在所述阻挡层的侧壁上形成间隙壁，以实现更小的沟槽间隙，同时增强光刻曝光能力，通过调整所述沟槽的高度结合间隙壁的设置可以很容易的定义自对准硅化物和沟槽与栅极之间的隔离的形成。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1s为本发明一具体地实施中所述半导体器件的制备过程示意图；
图2为本发明一具体地实施中所述半导体器件的制备的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
本发明为了解决现有技术中存在的问题，提供了一种新的半导体器件的制备方法，下面结合附图对本发明所述方法作进一步的说明。
其中，图1a-1s为本发明一具体地实施中所述半导体器件的制备过程示意图。
首先，执行步骤S1，提供半导体衬底101，在所述半导体衬底上形成有若干鳍片102以及环绕所述鳍片102的栅极结构103，在所述栅极结构的两侧还形成有抬升源漏。
具体地，如图1a所示，其中左侧图形为沿鳍片延伸方向的剖面图，右侧图形为与鳍片延伸方向垂直的剖面图，在后面的示意图中在不做特殊说明的情况下，均参照该解释。
其中，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
可选地，所述半导体衬底101选用硅。
然后在所述硅衬底上形成鳍片102，所述鳍片的形成方法可以选用本领域常用的各种方法，下面示意性的给出所述鳍片的形成方法：在半导体衬底上形成掩膜层，例如光刻胶层，并曝光显影所述光刻胶层以形成鳍片图案，以所述光刻胶层为掩膜蚀刻所述半导体衬底，将所述图案转移至所述半导体衬底。
在本发明中选用干法蚀刻，在一实施例中，所述干法蚀刻可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120。
在形成所述半导体衬底之后在所述鳍片上形成环绕栅极结构，所述栅极结构可以为常规栅极结构，例如硅或多晶硅栅极，还可以是金属栅极结构，
在本申请中所述栅极结构选用金属栅极结构，以进一步提高所述半导体器件的性能，形成所述金属栅极的方法可以选用本领域常用的方法，为了更好的实施该步骤，下面示例性的对所述金属栅极的形成方法进行描述：首先在所述鳍片上形成虚拟栅极，以定义所述金属栅极的形状，其中形成虚拟栅极的方法可以选用本领域常用的方法，不再赘述，然后去除所述虚拟栅极，以形成虚拟开口。在该步骤中通过干法蚀刻或者湿法蚀刻去除所述虚拟栅极，例如在本发明中可以选择N2中的作为蚀刻气氛，还可以同时加入其它少量气体例如CF4、CO2、O2，所述蚀刻压力可以为50-200mTorr，功率为200-600W，在本发明中所述蚀刻时间为5-80s。
然后在所述虚拟开口中依次沉积高K介电层、阻挡层和导电层。例如，首先在所述虚拟开口中沉积高K介电层，其中所述高K介电层可以选用本领域常用的介电材料，例如在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。形成所述高K介电层的方法可以是物理气相沉积工艺或原子层沉积工艺。在本发明的实施例中，在凹槽中形成HfAlON栅极介电层，其厚度为15到60埃。
然后在高K介电层上形成覆盖层，所述覆盖层可以选用TiN，进一步，还可以在所述覆盖层上形成扩散阻挡层，可以是TaN层或AlN层。在本发明的一个实施例中，在CVD反应腔中进行所述TaN层或AlN层的沉积，所选择的工艺条件包括压强为1-100乇，温度为500-1000摄氏度。所沉积的TaN层或AlN层具有10-50埃的厚度。
最后形成导电层，所述导电层可以是铝层，也可以是铜或钨层。在本发明的一个实施例中使用Al形成所述导电层，可以用CVD或PVD的方法进行沉积。在该导电层形成之后，在300-500摄氏度温度下进行退火。其在含氮环境中反应的时间为10-60分钟。
可选地，在所述栅极结构的上方还形成有覆盖层104，所述覆盖层104可以选用氧化物或者氮化物层。
在该实施例中，所述覆盖层104选用氮化物，例如SiN。
执行步骤S2，在与鳍片延伸方向相垂直的方向上在所述栅极结构上方形成图案化的沟槽阻挡层105，以覆盖所述栅极结构。
具体地，如图1b所示，其中所述沟槽阻挡层105选用硬掩膜层，例如氧化物、氮化物、金属层等，并不局限于某一种。
在该步骤中包括首先在所述栅极结构上形成沟槽阻挡材料层并图案化的步骤，具体地，包括：首先在与鳍片延伸方向相垂直的方向上在栅极结构的上方形成沟槽阻挡材料层，以完全覆盖所述衬底。
然后在所述沟槽阻挡材料层上形成图案化的掩膜层，例如光刻胶层，其中在所述掩膜层中形成有开口，以露出沟槽区域，如图1c所示。
然后以所述掩膜层为掩膜蚀刻所述沟槽阻挡材料层，以将所述图案转移至所述沟槽阻挡材料层中形成所述沟槽阻挡层105，如图1d所示，其中，所述蚀刻方法并不局限于某一种。
其中，所述沟槽阻挡层尺寸大于所述栅极结构的尺寸，如图1d右侧图形所示，以保证在后续的步骤中不会发生桥连缺陷。
执行步骤S3，在所述沟槽阻挡层的侧壁上形成间隙壁。
具体地，所述间隙壁的形成方法可以为本领域常用的方法，例如：沉积间隙壁材料层106，以覆盖所述沟槽阻挡层105和所述沟槽阻挡层105之间的开口，如图1e所示。
其中，所述间隙壁材料层106可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一中实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：沉积第一氧化硅层、第一氮化硅层以及第二氧化硅层。
然后蚀刻所述间隙壁材料层以去除所述沟槽阻挡层105侧壁以外的所述间隙壁材料层，以在所述沟槽阻挡层105侧壁上形成间隙壁1061，如图1f所示。
其中，在形成沟槽阻挡层之后进一步在所述阻挡层的侧壁上形成间隙壁，可以实现更小的沟槽间隙，同时增强光刻曝光能力，通过调整所述沟槽的高度结合间隙壁的设置可以很容易的定义自对准硅化物和沟槽与栅极之间的隔离的形成。
执行步骤S4，形成图案化的沟槽掩膜层，以露出所述栅极结构之间的沟槽区域。
具体地，在该步骤中所述方法可以包括：沉积沟槽硬掩膜层，以覆盖所述沟槽阻挡层105并填充所述沟槽阻挡层105之间的间隙，如图1g所示。
然后在所述沟槽硬掩膜层上形成图案化的沟槽掩膜层107，其中，所述沟槽掩膜层107可以选用DARC、ODL以及光刻胶中的一种或多种。在该实施例中选用光刻胶，所述光刻胶层中形成有开口，以定义沟槽区域，如图1h所示。
执行步骤S5，以所述沟槽掩膜层为掩膜，蚀刻所述沟槽区域，以形成沟槽，露出所述抬升源漏。
具体地，在该步骤中，以所述沟槽硬掩膜层、沟槽掩膜层107为掩膜蚀刻所述沟槽区域，以形成开口，露出所述抬升源漏，如图1i所示。
在该步骤中可以选用干法蚀刻，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF4 10-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-150mTorr，蚀刻时间为5-120s。
可选地，为了降低接触电阻，在形成所述沟槽之后在形成所述第一互连结构之前还进一步包括在所述抬升源漏上形成自对准硅化物108的步骤，如图1j所示。
其中，所述自对准硅化物选用TiSi，可以选用常规方法形成。
执行步骤S6，在沟槽中所述抬升源漏上形成第一互连结构。
具体地，在该步骤中如图1k所示，在所述沟槽中填充导电材料109，以和所述抬升源漏形成电连接。
其中，所述导电材料并不局限于某一种，在该实施例中选用金属材料，例如铝或铜。
然后执行平坦化步骤，所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
执行步骤S7，沉积层间介电层以覆盖所述栅极结构和所述第一互连结构；在所述层间介电层上形成图案化的掩膜层并以所述掩膜层为掩膜蚀刻所述层间介电层，以在所述层间介电层中形成第一开口露出所述第一互连结构。
其中，所述层间介电层可以采用氧化硅、氮氧化硅、氮化硅等材料。可以采用化学气相沉积法、高密度等离子体化学气相沉积法、旋转涂布法、溅镀等方法形成。
对层间介电层进行平坦化处理，所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
然后在所述层间介电层上形成掩膜叠层，并以所述掩膜叠层为掩膜蚀刻所述层间介电层，其中所述掩膜叠层包括DARC、ODL、光刻胶层和硬掩膜层中的一种或者多种组合。
可选地，在该实施例中，首先在所述层间介电层上形成DARC层，如图1l所示。
接着在所述DARC层上形成光刻胶层，并对所述光刻胶层进行曝光显影，以在所述第一互连结构上方形成开口，如图1m所示。
然后以所述光刻胶层为掩膜蚀刻所述DARC层和所述层间介电层，以形成第一开口，露出所述第一互连结构，如图1n所示。
执行步骤S8，沉积牺牲材料层110，以填充所述第一开口并覆盖所述层间介电层。
具体地，在该步骤中在形成所述第一开口之后，填充所述牺牲材料层110，如图1o所示，进一步对所述栅极上方进行图案化，以便在后续的步骤中同时形成栅极结构和第一互连结构的电连接，因此所述牺牲材料层在该步骤中起到保护所述第一互连结构的作用。
其中，所述牺牲材料层110可以选用氧化物、氮化物、ODL或光刻胶等，但也不局限于所列举的种类。
在该实施例中，所述牺牲材料层110选用ODL。
执行步骤S9，图案化所述牺牲材料层110和所述层间介电层，以形成第二开口，露出所述栅极结构，同时去除所述牺牲材料层，露出所述第一互连结构。
在该步骤中，可以通过掩膜叠层定义所述第二开口的图案，然后以所述掩膜叠层为掩膜蚀刻所述牺牲材料层110和所述层间介电层，具体地，在本发明一实施例中，所述方法包括：
在所述牺牲材料层上形成掩膜层，所述掩膜层包括DARC，如图1p所示。
进一步，在所述DARC上形成光刻胶层，并对所述光刻胶进行曝光显影，定义所述第二开口的图案，如图1q所示。
然后以所述光刻胶为掩膜蚀刻所述DARC和所述层间介电层，以形成第二开口，露出所述栅极结构。在该步骤中还可以在露出所述栅极结构之后继续蚀刻，去除部分所述栅极结构，如图1r所示。
在露出所述栅极结构之后，接着去除所述光刻胶层和所述DARC，例如可以通过灰化方法、干法蚀刻或者湿法剥离的方法去除，在此不再详细的描述。
执行步骤S10，在所述第一开口和所述第二开口中沉积导电材料，以分别和所述第一互连结构和所述栅极结构形成电连接。
具体地，如图1s所示，沉积导电材料，以填充所述第一开口和所述第二开口，其中所述导电材料并不局限于某一种，在该实施例中选用金属材料，例如铝或铜。
然后执行平坦化步骤，所述平坦化处理的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。
至此，完成了本发明实施例的半导体器件制备的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制备方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明为了解决现有技术中存在的问题提供了一种半导体器件的制备方法，在所述半导体器件制备过程中在形成沟槽阻挡层之后进一步在所述阻挡层的侧壁上形成间隙壁，以实现更小的沟槽间隙，同时增强光刻曝光能力，通过调整所述沟槽的高度结合间隙壁的设置可以很容易的定义自对准硅化物和沟槽与栅极之间的隔离的形成。
参照图2，其中示出了本发明制备所述半导体器件的工艺流程图，用于简要示出整个制造工艺的流程，包括以下步骤：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及环绕所述鳍片的栅极结构，在所述栅极结构的两侧还形成有抬升源漏；
步骤S2：在与鳍片延伸方向相垂直的方向上、在所述栅极结构上方形成图案化的沟槽阻挡层，以覆盖所述栅极结构；
步骤S3：在所述沟槽阻挡层的侧壁上形成间隙壁；
步骤S4：在所述沟槽阻挡层上形成图案化的沟槽掩膜层，以露出所述栅极结构之间的沟槽区域；
步骤S5：以所述沟槽掩膜层为掩膜，蚀刻所述沟槽区域，以形成沟槽，露出所述抬升源漏；
步骤S6：在所述沟槽中所述抬升源漏上形成第一互连结构。
实施例二
本发明还提供了一种半导体器件，所述半导体器件选用实施例1所述的方法制备。
在本发明中，所述半导体器件包括半导体衬底，在所述半导体衬底上形成有若干鳍片102以及环绕所述鳍片102的栅极结构103，在所述栅极结构的两侧还形成有抬升源漏。
其中，所述半导体衬底101可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
可选地，所述半导体衬底101选用硅。
在所述鳍片上形成有环绕栅极结构，所述栅极结构可以为常规栅极结构，例如硅或多晶硅栅极，还可以是金属栅极结构，
在本申请中所述栅极结构选用金属栅极结构，以进一步提高所述半导体器件的性能，所述栅极结构包括高K介电层、阻挡层和导电层，其中所述高K介电层可以选用本领域常用的介电材料，例如在Hf02中引入Si、Al、N、La、Ta等元素并优化各元素的比率来得到的高K材料等。
所述覆盖层可以选用TiN，进一步，还可以在所述覆盖层上形成扩散阻挡层，可以是TaN层或AlN层。所述导电层可以是铝层，也可以是铜或钨层。在本发明的一个实施例中使用Al形成所述导电层，可以用CVD或PVD的方法进行沉积。
可选地，在所述栅极结构的上方还形成有覆盖层104，所述覆盖层104可以选用氧化物或者氮化物层。
在该实施例中，所述覆盖层104选用氮化物，例如SiN。
在沟槽中所述抬升源漏上形成有第一互连结构。所述第一互连结构可以为通孔或接触孔，在该实施例中选用金属材料，例如铝或铜。
第二互连结构，位于所述第一互连结构和所述栅极结构上方，所述第二互连结构可以为通孔或接触孔，在该实施例中选用金属材料，例如铝或铜。
通过本发明所述方法制备得到的半导体器件可以实现更小的沟槽间隙，同时增强光刻曝光能力，通过调整所述沟槽的高度结合间隙壁的设置可以很容易的定义自对准硅化物和沟槽与栅极之间的隔离的形成。
实施例三
本发明还提供了一种电子装置，包括实施例2所述的半导体器件。其中，半导体器件为实施例2所述的半导体器件，或根据实施例1所述的制备方法得到的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述半导体器件的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，在所述半导体衬底上形成有若干鳍片以及环绕所述鳍片的栅极结构，在所述栅极结构的两侧还形成有抬升源漏；
步骤S2：在与鳍片延伸方向相垂直的方向上、在所述栅极结构上方形成图案化的沟槽阻挡层，以覆盖所述栅极结构；
步骤S3：在所述沟槽阻挡层的侧壁上形成间隙壁；
步骤S4：在所述沟槽阻挡层上形成图案化的沟槽掩膜层，以露出所述栅极结构之间的沟槽区域；
步骤S5：以所述沟槽掩膜层为掩膜，蚀刻所述沟槽区域，以形成沟槽，露出所述抬升源漏；
步骤S6：在所述沟槽中所述抬升源漏上形成第一互连结构。
2.根据权利要求1所述的方法，其特征在于，所述方法还进一步包括：
步骤S7：沉积层间介电层以覆盖所述栅极结构和所述第一互连结构；
步骤S8：在所述层间介电层上形成图案化的掩膜层并以所述掩膜层为掩膜蚀刻所述层间介电层，以在所述层间介电层中形成第一开口露出所述第一互连结构；
步骤S9：沉积牺牲材料层，以填充所述第一开口并覆盖所述层间介电层；
步骤S10：图案化所述牺牲材料层和所述层间介电层，以形成第二开口，露出所述栅极结构，同时去除所述牺牲材料层，露出所述第一互连结构；
步骤S11：在所述第一开口和所述第二开口中沉积导电材料，以分别与所述第一互连结构和所述栅极结构形成电连接。
3.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，在所述栅极结构的上方还形成有覆盖层。
4.根据权利要求1所述的方法，其特征在于，在所述步骤S2中，所述沟槽阻挡层尺寸大于所述栅极结构的尺寸。
5.根据权利要求1所述的方法，其特征在于，所述步骤S3包括：
步骤S31：沉积间隙壁材料层，以覆盖所述沟槽阻挡层；
步骤S32：蚀刻所述间隙壁材料层，以在所述沟槽阻挡层的侧壁上形成所述间隙壁。
6.根据权利要求1所述的方法，其特征在于，在所述步骤S6中，在形成所述第一互连结构之前还进一步包括在所述抬升源漏上形成自对准硅化物的步骤。
7.根据权利要求1所述的方法，其特征在于，在所述步骤S1中，所述栅极结构为金属栅极结构。
8.根据权利要求1所述的方法，其特征在于，在所述步骤S6中在形成所述第一互连结构之后还包括去除所述沟槽阻挡层的步骤。
9.一种基于权利要求1至8之一所述的方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281886A (zh) * 2006-04-20 2008-10-08 南亚科技股份有限公司 凹入式栅极金属氧化物半导体晶体管装置及其制作方法
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构
CN104576645A (zh) * 2013-01-14 2015-04-29 台湾积体电路制造股份有限公司 FinFET中的鳍间隔件保护的源极和漏极区
CN104576534A (zh) * 2013-10-18 2015-04-29 台湾积体电路制造股份有限公司 制造鳍式场效应晶体管器件的方法
US9064890B1 (en) * 2014-03-24 2015-06-23 Globalfoundries Inc. Methods of forming isolation material on FinFET semiconductor devices and the resulting devices

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101281886A (zh) * 2006-04-20 2008-10-08 南亚科技股份有限公司 凹入式栅极金属氧化物半导体晶体管装置及其制作方法
CN103383964A (zh) * 2012-05-03 2013-11-06 台湾积体电路制造股份有限公司 用于FinFET的结构
CN104576645A (zh) * 2013-01-14 2015-04-29 台湾积体电路制造股份有限公司 FinFET中的鳍间隔件保护的源极和漏极区
CN104576534A (zh) * 2013-10-18 2015-04-29 台湾积体电路制造股份有限公司 制造鳍式场效应晶体管器件的方法
US9064890B1 (en) * 2014-03-24 2015-06-23 Globalfoundries Inc. Methods of forming isolation material on FinFET semiconductor devices and the resulting devices

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