CN106206412A - 形成半导体器件的互连结构的方法 - Google Patents

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Abstract

本发明提供了半导体器件制造的方法，其包括提供具有多个沟槽的衬底，多个沟槽设置在形成于衬底上方的介电层中。包括多个开口的通孔图案可限定在衬底上方。间隔件材料层形成在至少一个沟槽的侧壁上。使用通孔图案和间隔件材料层作为掩模元件可在介电层中蚀刻通孔洞。本发明的实施例还涉及形成半导体器件的互连结构的方法。

Description

形成半导体器件的互连结构的方法
技术领域
本发明涉及集成电路器件，更具体地，涉及形成半导体器件的互连结构的方法。
背景技术
半导体集成电路(IC)工业已经历了指数增长。IC材料和设计方面的技术进步已产生了多代IC，其中，每一代IC都比前一代具有更小且更复杂的电路。在IC演变的过程中，通常增大了功能密度(即，在每个芯片面积内互连器件的数量)，但缩小了几何尺寸(即，通过使用制造工艺可以得到的最小部件(或线))。这种按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。这种按比例缩小也增加了处理和制造IC的复杂度，为了实现这些进步，需要在IC处理和制造方面的类似发展。当诸如金属氧化物半导体场效应晶体管(MOSFET)的半导体器件通过这些各种技术节点按比例缩小时，有利于晶体管(和其他器件)之间的电连接的导电线和通孔的互连在IC性能提高方面具有重要的作用。
发明内容
本发明的实施例提供了一种半导体制造的方法，包括：提供具有多个沟槽的衬底，所述多个沟槽设置在形成在所述衬底之上的介电层中；在所述衬底之上限定通孔图案；在所述多个沟槽的至少一个沟槽的侧壁上形成间隔件材料层；以及使用所述通孔图案和所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞。
本发明的另一实施例提供了一种半导体器件制造的方法，包括：提供具有介电层的衬底，所述介电层形成在所述衬底上方；在所述介电层中形成多个沟槽；在设置在所述沟槽图案上方的图案化层中限定通孔图案；在所述通孔图案中的开口下面的所述多个沟槽的区域中形成间隔件材料层；使用所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞；以及使用导电材料填充所述通孔洞和所述多个沟槽。
本发明的又一实施例提供了一种方法，包括：提供具有多个沟槽的的衬底，所述多个沟槽形成在设置在所述衬底上方的介电层中，其中，所述沟槽为半导体器件的互连层提供布线；在包括所述多个沟槽的所述衬底上方形成间隔件材料的共形层；蚀刻所述间隔件材料层，使得暴露出所述多个沟槽的第一沟槽的底面的区域；以及蚀刻从所述第一沟槽的所述底面的所述区域延伸进所述介电层的通孔洞，其中，由所述间隔件材料层的厚度限定所述通孔洞的尺寸。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。
图1是根据一些实施例的用于制造半导体器件(例如，IC)的方法的一个实施例的流程图。
图2是根据一些实施例的图1的方法的一个实施例的流程图。
图3至图16是根据图2的方法的各个步骤的半导体器件的一个实例的截面图。
图17至图26是根据图2的方法的各个步骤的半导体器件的另一个实例的截面图。
图27是根据一些实施例的图1的方法的另一个实例的流程图。
图28至图36是根据图27的方法的各个步骤的半导体器件的一个实施例的截面图。
图37是为图2和/或图27的方法确定间隔件材料厚度的一个实施例的流程图。
图38a和图38c是根据本发明的一个或多个方面的覆盖沟槽图案的通孔图案的实施例的俯视图；图38b和图38d是根据本发明的一个或多个方面的位于沟槽图案上的通孔图案的实施例的截面图。
具体实施方式
以下公开提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在各种实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所讨论各个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、以及“上部”等的空间相对术语，以容易地描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间相对术语旨在包括使用或操作中的装置的不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间相对描述符可以同样地进行相应地解释。
参照图1，示出了根据本发明的方面的制造一个或多个半导体器件的方法100。尽管图2和图27的方法进一步提供了方法100的实例，但是以下简要讨论了方法100。因此，对图2至图27的方法中的每一个的描述还应用于方法100。
方法100开始于框102，其中，提供衬底。衬底包括半导体衬底，诸如硅晶圆。可选地或此外，衬底可包括其他材料，诸如元素半导体(例如，锗)、化合物半导体(例如，碳化硅、砷化镓、砷化铟、磷化铟)、合金半导体(例如，硅锗、碳化硅锗、磷砷化镓、磷化铟镓)和/或其他合适的材料。在一个实施例中，衬底包括例如覆盖块体半导体层的外延层。在一个实施例中，衬底可包括绝缘体上半导体(SOI)结构。
衬底还可包括例如通过诸如离子注入、扩散的工艺和/或其他合适的工艺实施的各种部件，诸如掺杂区。这些掺杂区包括n阱、p阱、源极或漏极区(包括，例如，低剂量区(LDD))、掺杂沟道区等。衬底还可包括诸如浅沟槽隔离(STI)部件和/或其他绝缘材料的隔离部件。衬底还可包括通过设置在衬底上的介电层和/或导电层形成的栅极结构或堆叠件。在一些实施例中，栅极结构包括界面层(IL)、介电层(例如，高k电介质或其他合适的栅极电介质)、和诸如多晶硅或金属栅电极层和/或其他合适的层的电极层。部件可配置成形成各种半导体器件，诸如例如，互补金属氧化物半导体场效应晶体管(CMOSFET)、图像传感器、发光二极管、存储单元、电阻器、电容器和/或其他部件。
衬底还可包括一个或多个层间介电(ILD)层。ILD层包括介电材料层，诸如氧化硅、氮化硅、介电常数(k)小于热氧化硅的介电材料(被称为低k介电材料)和/或其他合适的介电材料。使用诸如旋转沉积、化学汽相沉积(CVD)的合适工艺和/或其他工艺可形成ILD层。如本文所用的，ILD层包括用于分隔开金属层的介电材料以及多层互连件(MLI)的通孔，如下文所讨论的。
衬底还可包括形成于其上的一个或多个导电部件(例如，线或通孔)。导电部件可形成互连结构的一部分，互连结构称为多层互连件(MLI)，多层互连件(MLI)通常包括多个导电层(称为金属层)、接触件和/或提供导电层和/或其他导电部件的互连的通孔。如本文使用的术语“通孔”可包括接触部件。根据层等级，通孔可提供至导电线的连接(接线)、导电线之间的连接(金属接线)、至掺杂区的连接、至晶体管栅极的连接、至电容器的极板的连接和/或至半导体器件或集成电路的其他部件的连接。MLI的导电部件可包括势垒层或衬垫层。在一个实施例中，导电部件包括铝(Al)、铜(Cu)、钨(W)、相应的合金、它们的组合和/或其他合适的导电材料。导电部件还可包括例如设置在半导体器件的源极、漏极或栅极结构上的硅化物部件。在一个实施例中，ILD层置于导电部件之间以提供合适的隔离。
方法100可用于形成上述讨论的MLI结构的一部分。换言之，使用方法100的一个或多个步骤可形成MLI的导电线和通孔(其包括接触件)。
例如，框102中提供的衬底包括设置在诸如ILD层的介电层中的多个沟槽的图案。图案可提供沟槽，其限定了诸如互连结构(或MLI)的金属层或线的导电部件的布线。使用合适的光刻和蚀刻技术可形成沟槽。例如，光敏材料(光刻胶)设置在位于衬底上的一个或多个介电材料层上方。进行掩模步骤以选择性地从某些区去除光刻胶以限定接线路径。使用由光刻胶形成的掩模元件的蚀刻工艺蚀刻掉介电层的部分，从而形成沟槽。如下所讨论的，随后的金属沉积工艺填充了这些沟槽以形成导电互连层。
在形成将形成导电互连层(例如，诸如金属-1和金属-2等的金属线)的沟槽之后，在框104中，在衬底上方形成通孔图案。通孔图案可形成在设置在衬底上方和设置在沟槽上方的一个或多个层中。通过包括例如光敏层和硬掩模层的各种层可限定通孔图案。通孔图案可与将形成在导电互连层下面的通孔层相关(限定)，导电互连层由框102的沟槽图案限定。换言之，在一个实施例中，沟槽提供Mx+1，同时通孔图案限定Vx。如下文所讨论的，通孔图案可用于形成与沟槽(Mx+1)自对准的通孔(Vx)。示例性通孔图案包括下文图2的方法200的框206所述的和/或图27的方法2700的框2706所述的那些图案。可在框106之前或之后发生框104。
然后，方法100进行至框106，其中，间隔件材料形成在沟槽的侧壁上。在一些实施例中，间隔件材料的共形层被沉积且随后被蚀刻以从沟槽的部分(例如，将形成通孔洞的底面)去除间隔件材料。下文将参照方法200和2700的框210和框2706分别提供各种实例。可选择间隔件材料组分，使得其提供相对于介电层(例如，低k电介质)的蚀刻选择率，在介电层内将形成沟槽和/或通孔。实例间隔件材料包括氧化钛(TiO)、氮化钛(TiN)、非晶碳(a-C)、它们的组合和/或其他合适的材料。例如通过原子层沉积(ALD)或物理汽相沉积(PVD)形成间隔件材料。可具体选择间隔件材料厚度，使其补偿相对于沟槽的通孔图案的未对准。在限定通孔图案之前或之后，间隔件材料可形成在沟槽上。在一些实施例中，间隔件材料仅形成在沟槽的未被通孔图案掩模或保护的区上。
然后，方法100进行至框108，其中，蚀刻通孔洞。使用通孔图案和间隔件材料作为掩模元件来蚀刻通孔洞。掩模元件是掩模或保护其下面的区不被进一步处理(诸如，蚀刻或注入)的部件。在一个实施例中，通过设置在通孔图案的侧壁上的间隔元件之间的距离限定通孔洞的临界尺寸(例如，宽度)。在介电层中可蚀刻通孔洞。在一个实施例中，在包括沟槽图案的介电层中蚀刻通孔洞，例如，蚀刻通孔洞延伸至沟槽图案之下。
在该或随后蚀刻中，可提供通孔洞，使得通孔洞延伸穿过介电层(或层)且接合在下面的导电接触件(例如，栅极部件、硅化物部件、电容器极板、其他导电线路和/或其他部件)上。
如框102的描述和下文的框示出，方法100包括使用先沟槽顺序，其中，先将沟槽(对应于接线路径)蚀刻进电介质。之后蚀刻通孔洞以在通孔洞的理想位置处与第一沟槽相交。在一个实施例中，沟槽和通孔洞彼此垂直。然而，方法100的其他实施例包括在沟槽之前形成通孔。
然后，方法100进行至框110，其中，在沟槽和/或通孔洞中形成导电材料。导电材料可包括铝(Al)、铜(Cu)、钨(W)、相应的合金、它们的组合和/或其他合适的导电材料。沉积的导电材料也可以包括势垒层或衬垫层。通过原子层沉积、电镀、物理汽相沉积和/或其他合适的工艺可形成导电材料。在一个实施例中，形成的包括通孔和沟槽的导电部件形成制造在衬底上的集成电路的MLI的一部分。
在参照图2的方法200之前，图2示出了图1的方法100的一个实施例，下文指出。在本说明书中引用一个实施例、实施例、实例等作为参考说明，所述实施例可包括特定部件、结构、框或特征，但是每个实施例可能没有必要包括这种特定部件、结构、框或特征。
现参照图2，示出了制造半导体器件的互连结构的方法200。方法200可以是上述参照图1描述的方法100的一个示例性实施例。图3至图16是根据方法200的一个或多个步骤的半导体器件300的示例性实施例。
方法200开始于框202，其中，提供具有沟槽图案的衬底。框202可与上述参照图1描述的方法100的框102基本相似。参照图3的实例，提供衬底302。衬底302包括半导体衬底，诸如硅、锗、碳化硅、砷化镓、砷化铟、磷化铟、硅锗、碳化硅锗、磷砷化镓、磷化铟镓和/或其他合适的材料。衬底302还可包括例如通过诸如离子注入、扩散的工艺和/或其他合适的工艺实施的诸如掺杂区的各种部件。这些掺杂区包括n阱、p阱、源极或漏极区(包括，例如低剂量区(LDD))、掺杂沟道区等。衬底302还可包括由设置在衬底上的介电层和/或导电层形成的栅极结构或堆叠件。衬底302还可包括MLI结构的部件。这些部件中的一个或多个可配置成形成各种半导体器件，诸如，例如，互补金属氧化物半导体场效应晶体管(CMOSFET)、图像传感器、发光二极管、存储单元、电阻器、电容器和/或其他部件。在一个实施例中，这些部件中的一个或多个可包括导电接触表面，通孔将形成至该导电接触表面。
在器件300中，介电层304位于衬底302上方。在一个实施例中，介电层304包括低k介电材料。示例性介电层304的组分包括，但不限于，氧化硅、诸如氟掺杂氧化硅(FSG)的掺杂氧化硅、未掺杂或掺杂硅酸盐玻璃(诸如，硼磷硅酸盐玻璃(BPSG)、磷硅酸盐玻璃(PGS))、未掺杂或掺杂的热生长氧化硅、未掺杂或掺杂的TEOS沉积氧化硅、有机硅酸盐玻璃、多孔低k材料和/或其他合适的介电材料。介电层304可以称为ILD层。使用诸如旋转沉积、化学汽相沉积(CVD)、氧化的合适工艺和/或其他工艺可形成介电层304。介电层304是使用方法200形成通孔的目标层。
蚀刻停止层306置于衬底302和介电层304之间。在其他实施例中，省略了蚀刻停止层306。蚀刻停止层306可包括包含诸如氮化硅的介电材料的任意合适材料。在一个实施例中，蚀刻停止层306是接触蚀刻停止层(CESL)。
第一硬掩模层308设置在介电层304上。第一硬掩模层308是介电硬掩模，诸如，正硅酸乙酯(TEOS)、其他氧化物和/或其他合适的硬掩模材料。第二硬掩模层310设置在第一硬掩模层308上。第二硬掩模层310可以是含金属硬掩模层。用于第二硬掩模层310的示例性组分包括氮化钛(TiN)和氧化钛(TiO)。用于层308和/或310的其他示例性硬掩模可包括二氧化硅、碳化硅和/或其他合适的材料。通过诸如物理汽相沉积(PVD)、原子层沉积(ALD)、化学汽相沉积(CVD)的合适工艺和/或其他工艺可形成硬掩模层308和/或310。在一个实施例中，可存在任意数量的硬掩模层，包括单层。当在介电层304中蚀刻沟槽312的图案时，第一硬掩模层308和/或第二硬掩模层310可用作掩模元件。例如，使用合适的光刻和蚀刻工艺可图案化硬掩模层308和/或310。
沟槽312可提供限定导电部件(诸如，器件300的互连结构的金属层或线)的布线的图案，该图案将形成在沟槽中。例如，沟槽312可限定诸如金属-1和金属-2等的金属层的布线。沟槽312可与上述参照框102的讨论基本相似。
然后，方法200进行至框204，其中，图案化材料形成在衬底上。在一个实施例中，图案化材料包括能够被图案化的至少一层光敏材料。图案化材料可包括例如多层光刻胶，诸如三层抗蚀剂。图案化材料还可包括硬掩模层。还可使用其他材料(包括那些之后显影的材料)用于图案化。
参照图4的实例，多个图案化材料402形成在衬底302上。图案化材料402的堆叠仅为示例性且不旨在限制除了下列权利要求中具体且明确陈述的内容。图案化材料402包括第一底层404、硬掩模层406、硬掩模层408、第二底层410、中间层412和光敏层414。第一和/或第二底层404/410可包括聚合物，诸如CHxOy，其中，x和y大于0。在一个实施例中，中间层412包括聚合物，诸如SiCx聚合物，其中，x大于0。包括三层抗蚀剂和抗反射涂层等的其他组分的光刻材料的其他组分是可能的。通过诸如旋转沉积的合适工艺可形成层404、410、412、414中的一个或多个。
如图4所示，在图案化材料402的堆叠中提供了两个硬掩模层。硬掩模层406和408可提供用于在一个或多个步骤(包括本文讨论的步骤)中限定通孔图案。硬掩模层406可以是含金属硬掩模；硬掩模层408可以是介电硬掩模。在一个实施例中，硬掩模层406包括氧化钛(TiO)。在另一个实施例中，硬掩模层406包括氮化钛(TiN)。通过诸如例如原子层沉积(ALD)、物理汽相沉积(PVD)的沉积工艺或其他合适的工艺可形成硬掩模层406。在一个实施例中，硬掩模层406是通过ALD形成的TiO。在一个实施例中，硬掩模层406是通过PVD形成的TiN。硬掩模层406可具有在约100埃和约500埃之间的厚度。例如，硬掩模层406的沉积温度可在约100摄氏度和约250摄氏度之间。在一个实施例中，硬掩模层408是氧化硅(例如，SiOx，其中，x大于0)。硬掩模层408可以是例如通过ALD形成的SiOx。硬掩模层408可具有约50埃和约200埃之间的厚度。例如，硬掩模层408的沉积温度可在约50摄氏度和约250摄氏度之间。
然后方法200进行至框206，其中，限定了通孔图案。使用框204的图案化材料可限定通孔图案。通孔图案可与将在由以上框202中描述的沟槽(Mx+1)限定的导电互连层下面形成的通孔层/等级(例如，Vx)有关。在一个实施例中，通孔图案限定提供至例如栅极结构、源极部件、漏极部件、电容器等的互连的接触图案。在一个实施例中，通孔图案限定提供多层互连(MLI)结构的层之间的互连的通孔图案。可在多个步骤(例如，通过光敏材料的多次曝光)中限定通孔图案。多个步骤(光刻/蚀刻)可减小接触部件之间的间隔(例如，间距)。在其他实施例中，按照单一光刻/蚀刻顺序可形成通孔图案。
参照图5的实例，示出了通孔图案的第一部分。第一部分包括一种或多种图案化材料402中的开口502。具体地，开口502限定在硬掩模层408中。可图案化光刻胶414以限定开口502并且随后从衬底302去除光刻胶414。接着参照图6的实例，示出了通孔图案的第二部分。第二部分包括至少一层图案化材料402中的另一个开口602。具体地，开口602也限定在硬掩模层408中。光刻胶材料可形成在图5的器件上、被图案化以限定开口602、以及随后从衬底302去除。换言之，通过与开口502的步骤分开的光刻/蚀刻步骤可形成开口602。
框206继续提供将限定在一个或多个下面的层中的通孔图案。参照图7的实例，开口502和602限定的图案被转移至硬掩模层406。使用等离子体蚀刻或其他合适的工艺可进行在层406中限定通孔图案。如所示，也蚀刻底层404，然而，根据蚀刻选择率，其他实施例是可能的。
框206还继续使用通孔图案蚀刻下面的层，使得通孔图案形成暴露出沟槽的部分的开口。参照图8的实例，通孔图案502和602被蚀刻进层404、硬掩模310和硬掩模306。通孔图案502和602提供设置在沟槽图案312之上且连接至沟槽图案312的开口。为了便于理解，图38a和图38c示出了俯视图。
如图8所示，开口602显示的通孔图案相对于其目标是连接(或接合在其上)的沟槽略微未对准。由于这种未对准，通孔图案向位于相邻沟槽部分上的不期期的区802开放。这种未对准在本文中还称为错接合。换言之，区802是未对准或错接合的通孔图案的部分(例如，未界面连接在期望的金属线上)。区802在沟槽侧壁和图案化层404之间形成间隙。
应该使用未对准/错接合的通孔图案继续蚀刻通孔洞，这样将形成接触不期望的金属线(在包括区802的沟槽中形成金属线)的通孔洞。这样能够导致诸如短路、增加泄露、Rc(电路电阻)产量损失的性能问题和/或其他性能问题。因此，期望提供一种解决通孔图案相对于其他部件的未对准/错接合的方法。
然而，控制未对准可能很困难。例如，对于给定的将用于方法200的光刻工艺可具有规定量的清除窗口。例如，在193nm浸渍光刻工艺中，清除窗口可为约9.6nm。当导电线之间(例如，沟槽312之间)的间隔小于清除窗口的两倍时，可出现未对准或错接合通孔。下面将参照图37进一步详细的讨论。
因此，方法200进行至框208，其中，间隔件材料层形成在通过框206限定的通孔图案上。可确定间隔件材料的厚度，使其足以填充由通孔图案的未对准提供的任意区(或间隙)。间隔件材料层的示例性厚度包括在约2nm和约5nm之间的厚度。如下面参照图37的讨论，应该这样选择间隔件材料层的厚度：两倍的厚度将填充可能出现的未对准的最大距离。
间隔件材料可具有包括例如TiO、TiN、或具有充分蚀刻选择率的其他合适材料的组分。在一个实施例中，通过原子层沉积(ALD)形成间隔件材料层。使用在约100摄氏度和约250摄氏度之间的工艺温度可形成间隔件材料层。可以这样选择工艺温度，使其防止周围层(例如，底层404)的任意倒塌、防止脱气和/或其他工艺注意事项。工艺压力可在约0.1托至约10托之间。可以这样选择工艺压力，使其防止周围层(例如，底层404)的任意倒塌、防止脱气和/或其他工艺注意事项。
参照图9的实例，在衬底302上方形成间隔件材料层902。间隔件材料层902可以是共形层。间隔件材料层902填充未对准导致的区或间隙802，从而形成合并区904。合并区904可在使用通孔图案(开口502、602)形成通孔洞期间防止发生意外的蚀刻。在沉积间隔件材料层902之后，还重新限定提供开口502和602的先前图案以分别形成开口906和908。开口906具有从开口502的尺寸减小的临界尺寸(例如，宽度)。临界尺寸的减小约等于间隔件材料层902的厚度的两倍。开口908具有从开口602的尺寸减小的临界尺寸。临界尺寸的减小约等于间隔件材料层902的厚度的两倍。还应再次注意的是，开口908不再提供未对准的或错接合的部分(例如，802)。
然后方法200进行至框210，其中，蚀刻间隔件材料层。蚀刻可以是可向异性蚀刻。在一个实施例中，使用反应离子蚀刻(RIE)工艺。RIE工艺可包括卤素等离子体和/或可在约20摄氏度和约120摄氏度之间的温度下进行。如图10的实例所示，已经从开口906和908中的沟槽312的底部去除间隔件材料层902。还已经从层404的暴露表面的部分去除间隔件材料层。
然后方法200进行至框212，其中，使用蚀刻的间隔件材料和通孔图案作为掩模元件，在介电层中蚀刻通孔洞。在介电层(诸如低k介电层)中可蚀刻通孔洞。如上所示，可这样选择间隔件材料，使在间隔件材料(基本未被蚀刻)和介电材料(例如，低k材料)之间提供蚀刻选择性。在一个实施例中，蚀刻选择率大于约15。参照图11的实例，在介电层304中蚀刻通孔洞1102。使用间隔件材料层902作为掩模元件来蚀刻通孔洞1102。通孔洞1102连接至上文参照框202讨论的沟槽图案312并且从该沟槽图案312向下延伸。如图11所示，在实施例中，与先前层中限定的通孔图案所限定的通孔洞(例如，硬掩模308/310中的开口502)相比，间隔件材料层902提供了通孔洞1102的减小的宽度。
在一些实施例中，在蚀刻目标介电层以形成通孔洞之后，从衬底去除一个或多个层，包括例如上文框204中讨论的图案化层。参照图12的实例，从衬底302去除底层404。在一个实施例中，使用湿剥离、灰化或其他合适的工艺去除底层404。
然后方法200进行至框214，其中，从衬底去除间隔件材料。通过湿蚀刻工艺可去除间隔件材料。示例性去除工艺包括通过过氧化氢(H2O2)蚀刻去除。去除工艺可包括约100ppm至约2000ppm的H2O2。例如，去除工艺可进行约20秒和约200秒之间。再例如，去除工艺可包括在约30rpm至约300rpm的速度下旋转衬底。参照图13的实例，已从衬底302去除间隔件材料层902。在去除间隔件材料902的同时，也去除硬掩模层310。在一些实例中应该注意的是，间隔件材料902和硬掩模层310具有相同的组分。
然后方法200进行至框216，其中，开放通孔洞底部。在一个实施例中，开放通孔洞底部以暴露出设置在衬底上的下面部件的导电表面，下面部件包括但不限于栅极堆叠件、源极/漏极区、电容器极板、金属线(例如，金属-1)、接触焊盘等。参照图14的实例，已经去除通孔洞1102下面的蚀刻停止层306。
然后，方法200进行至框218，其中，在方法200中先前形成的沟道和/或通孔洞中形成导电材料。使用诸如ALD、PVD、CVD、镀(ECP)的一个或多个沉积步骤和/或其他合适的工艺可形成导电材料。导电材料可包括势垒层、晶种层、衬垫层和/或其他多层结构。示例性导电材料包括铝(Al)、铜(Cu)、钨(W)、钴(Co)、相应的合金、它们组合和/或其他合适的导电材料。在一个实施例中，通孔洞1102和沟槽312同时填充有相同的导电材料。参照图15的实例，导电势垒层1502和导电镀层1504设置在通孔洞1102和沟槽312中的衬底302上。
在沉积导电材料之后，可进行诸如通过化学机械抛光装置实施的平坦化工艺。图16是示出了器件300的MLI结构的通孔1602和金属线1604的平坦化之后的器件的示例。通孔1602可称为Vx，而金属线1604可称为Mx+1，其中，x是后端金属化工艺的层。
因此，图3至图16提供了根据图2的方法200的一个或多个步骤的器件300的示例性实施例。器件300和方法200示出了图1的方法100的实施例，其在衬底上形成通孔图案之后提供对通孔图案的未对准的预算。换言之，在限定通孔图案之后，间隔件材料设置在沟槽的侧壁上；因此，间隔件材料可设置在未被通孔图案保护的沟槽的区中。如上所示，方法200的实施例提供了通孔洞与导电迹线的沟槽的自对准。方法200的实施例还提供了在自对准工艺期间负责通孔图案的未对准，直到距离为间隔件材料的厚度的两倍。方法200的实施例还可用于提供通孔洞的较小CD(例如，宽度)。方法200的实施例的另一个优点是，如通过去除间隔件材料902和硬掩模层310所示，同时去除间隔件材料和硬掩模层(例如，金属硬掩模)，参见图12至图13。
图17至图26提供了图2的方法200的另一个示例性实施例，其使用器件1700进行例证。器件1700的诸多方面与上文参照图13至图16所作讨论的方面相似，两者之间的区别在下列讨论中给出解释。再次讨论方法200(方法100的一个实施例)以示出图17至图26的器件1700的实施例。
因此，现参照图2和图17至图26，示出了制造半导体器件的互连结构的方法200。互连结构(例如，MLI)包括导电线和通孔。
如上讨论，在框202中，提供了具有沟槽图案的衬底。参照图17的实例，提供衬底302，沟槽图案312设置在衬底302上。衬底302、沟槽图案312、蚀刻停止层306、介电层304、硬掩模层308和硬掩模层312与上文参照图2和图3所作讨论基本相似。
再如上所讨论的，然后方法200进行至框204，其中，图案化材料形成在衬底上。参照图17的实例，多个图案化材料402形成在衬底302上。图案化材料402的堆叠仅为示例性且不旨在限制具体要求以外的内容。图案化材料402包括第一底层404、硬掩模层406、硬掩模层408、第二底层410、中间层412、和光敏层414。层404、406、408、410、412、414中的一个或多个可与上文参照图2和图4所作讨论基本相似。
然后，方法200进行至框206，其中，限定了通孔图案。使用上文讨论的图案化材料可限定通孔图案。通孔图案可与将在由以上框202中描述的沟槽图案限定的导电互连层下面形成的通孔层/等级有关。在一个实施例中，通孔图案限定了提供至例如栅极结构、源极部件、漏极部件、电容器等的互连的接触图案。在一个实施例中，通孔图案限定了提供多层互连(MLI)结构的层之间的互连的通孔图案。可在多个步骤(例如，通过多次曝光光敏材料)中限定通孔图案。多个步骤(光刻/蚀刻)可减小接触部件之间的间隔(间距)。
参照图18的实例，通孔图案(502)的第一部分形成在硬掩模层408中并且随后通孔图案的第二部分形成在硬掩模层408(图18中示出的层410和412中的开口602)中。然后在一个或多个下面层中限定通孔图案。参照图19的实例，通过开口502和602限定的图案转移至底层404和/或蚀刻停止层406。通孔图案提供了设置在沟槽312上方的开口502和602。应该注意的是，如上文参照图9的讨论，图19也示出了开口602中示出的未对准或错接合的通孔图案。通过开口602的区1902示出了这种未对准，区1902覆盖沟槽图案312的另一个沟槽部件。这种未对准能够提供如上文参照图9和框206讨论的以及下文参照图20描述的处理和器件性能问题。
框206继续蚀刻底层，由层404示出，使得从由通孔图案限定的区去除底层404。图20示出了已被蚀刻的底层404。应该注意的是，由于未对准的通孔图案，形成区或间隙2002，其中，从邻近目标通孔洞的沟槽312不期望地去除底层404。
然后方法200进行至框208，其中，间隔件材料形成在框206限定的通孔图案上。可以这样确定间隔件材料的厚度，使其足以填充由通孔图案中的未对准导致的任意未掩模区或间隙。间隔件材料可具有包括例如非晶碳(a-碳)的组分。在一个实施例中，通过原子层沉积(ALD)形成间隔件材料层。间隔件材料层的示例性厚度包括在约2nm和约5nm之间的厚度。如下文参照图37所讨论，应该这样选择间隔件材料层的厚度：两倍的厚度将填充可能出现的未对准的最大距离。
使用在约50摄氏度和约200摄氏度之间的工艺温度可形成例如a-碳的间隔件材料层。可选择工艺温度，使其防止周围层(例如，底层404)的任意倒塌、防止脱气和/或其他工艺注意事项。工艺压力(例如沉积a-碳)可在约1.1托和约5托之间。可这样选择工艺压力，使其防止周围层(例如，底层404)的任意倒塌、防止脱气和/或其他工艺注意事项。形成a-碳的气流可包括以在约100sccm和约1000sccm之间的流量提供的C2H4、Ar和/或Ne。
参照图21的实例，间隔件材料层2102形成在衬底302上。间隔件材料层2102可以是共形层。间隔件材料层2102可以是a-碳。间隔件材料层2102填充未对准导致的间隙2002，从而形成合并区2104。
然后方法200进行至框210，其中，蚀刻间隔件材料层。蚀刻可以是各向同性蚀刻。在一个实施例中，提供等离子体蚀刻。等离子体工艺可包括由氟化碳产生的等离子体。在约20摄氏度和约120摄氏度之间的温度下可提供等离子体工艺。如图22的实例所示，蚀刻包括蚀刻间隔件材料层2102，使其从开口502和602中的沟槽312去除间隔件材料层2102，但是，依然填充间隙2002的至少一部分。区2104的间隔件材料层2102具有在介电层304的表面之上延伸的高度。在一个实施例中，间隔件材料层2102的区2104的高度大于约300埃。
然后方法200进行至框212，其中，使用蚀刻的间隔件材料和通孔图案作为掩模元件，在介电层中蚀刻通孔洞。在介电层(诸如低k介电层)中可蚀刻通孔洞。参照图23的实例，在介电层304中蚀刻通孔洞2302。在蚀刻期间，区2104中的间隔件材料层防止蚀刻介电层304。通孔洞2302连接至上文参照框202讨论的沟槽图案312且从该沟槽图案312向下延伸。换言之，通孔洞2302可与Vx有关，同时沟槽312与Mx+1有关，其中，x是线金属化工艺的后段工序的层数量。
在一些实施例中，在蚀刻目标介电层以形成通孔洞之后，从衬底去除一个或多个层，包括例如上文框204讨论的图案化层。参照图24的实例，从衬底302去除底层404。在一个实施例中，使用湿剥离、灰化、或其他合适的工艺去除底层404。
然后方法200进行至框214，其中，从衬底上去除间隔件材料。如图24所示，可同时去除间隔件材料和底层404。可选地，在单独步骤中去除间隔件材料层。单独地或同时地，还可如图25所示去除硬掩模层310(例如，TiO/TiN)。
然后方法200进行至框216，其中，开放通孔洞底部。在一个实施例中，开放通孔洞底部以暴露出设置在衬底上或上方的下面的部件的导电表面，下面的部件包括但不限于栅极堆叠件、源极/漏极区、电容器极板、金属线(例如，金属-1)、接触焊盘、或其他部件。参照图26的实例，已经去除通孔洞2302下面的蚀刻停止层306。
然后方法200进行至框218，其中，在方法200中先前形成的沟槽和/或通孔洞中形成导电材料。这种与上文参照图2、图15和图16所讨论的基本相似。因此，通孔洞2302和沟槽312提供了多层互连结构的通孔和导电线。
因此，图17至图26提供了根据图2的方法200的一个或多个步骤的器件1700的示例性实施例。器件1700和方法200示出了图1的方法100的实施例，其在衬底上形成通孔图案之后提供对通孔图案的未对准的预算。换言之，在限定了通孔图案之后，间隔件材料设置在沟槽的侧壁上；因此，可在通孔图案未保护的沟槽的区中提供间隔件材料。方法200和器件1700的实施例提供了通孔洞与导电迹线的沟槽的自对准。方法200和器件1700的实施例还提供了在自对准工艺期间负责通孔图案的未对准，直到距离为间隔件材料的厚度的两倍。方法200和器件1700的实施例还用于提供如通孔图案和与沟槽自对准所限定的通孔洞的CD(例如，宽度)。
现参照图27，示出了制造半导体器件的互连结构的方法2700。方法2700可以是上文参照图1描述的方法100的另一个示例性实施例。图28至图36是根据方法2700的一个或多个步骤的半导体器件2800的示例性实施例。
方法2700开始于框2702，其中，提供了具有沟槽的图案的衬底。框2702可以与上文参照图1描述的方法100的框102和/或上文参照图2、图3和图17描述的方法200的框202基本相似。参照图28的实例，提供衬底302。衬底302可以与上文参照图3和图17讨论的衬底基本相似。器件2800还包括介电层304(例如，低k电介质)、蚀刻停止层306、第一硬掩模层308、和第二硬掩模层310，这些层还与上文参照图2、图3和图17讨论的层基本相似。
如先前实施例中讨论的，沟槽312可为在介电层304中布线导电部件(诸如，器件2800的互连结构的金属层或线)而限定图案。例如，沟槽312可限定诸如金属-1和金属-2等的金属层的布线。沟槽312可与上文参照框102和/或框202讨论的沟槽基本相似。
然后方法2700进行至框2704，其中，在沟槽图案上形成间隔件材料。可这样确定间隔件材料的厚度，使其足以填充随后将形成的通孔图案中的未对准的任意区。间隔件材料层的示例性厚度包括在约4nm至约6nm之间的厚度。然而，可这样选择间隔件材料层的厚度，使其厚度将填充可能出现的未对准的最大距离。
间隔件材料可具有包括例如TiO、TiN或具有充分蚀刻选择率的其他合适材料(例如，关于其内将形成通孔洞的介电层)的组分。在一个实施例中，通过原子层沉积(ALD)形成间隔件材料层。使用在约100摄氏度和约250摄氏度之间的工艺温度可形成间隔件材料层。可这样选择工艺温度，使其防止周围层(例如，底层404)的任意倒塌、防止脱气和/或其他工艺注意事项。工艺压力可在约0.1托和约10托之间。可这样选择工艺压力，使其防止周围层(例如，底层404)的任意倒塌、防止脱气、和/或其他工艺注意事项。
参照图29的实例，在衬底302上形成间隔件材料层2902。间隔件材料层2902可以是共形层。
然后方法2700进行至框2706，其中，限定了通孔图案。使用包括光敏材料、抗反射涂层、硬掩模层、三层抗蚀剂和/或其他合适层的各种图案化材料可限定通孔图案。通孔图案可与将在上文框2702中描述的沟槽图案所限定的导电互连层下面形成的通孔层/等级有关。在一个实施例中，通孔图案限定了提供至例如栅极结构、源极部件、漏极部件、电容器等的互连的接触图案。在一个实施例中，通孔图案限定了多层互连(MLI)结构的层之间的互连。在多个步骤(例如，通过多次曝光光敏材料)中可限定通孔图案。多个步骤(光刻/蚀刻)可减小接触部件之间的间隔(例如，间距)。图30和图31中示出了多步骤光刻/蚀刻顺序，其示出了形成的第一通孔图案部分(提供开口3002)和形成的第二通孔图案部分(提供开口3102)。图30和图31示出了层404中的图案化，其可与上文讨论的基本相似。如上文例如参照图4至图7和图17至图19的讨论，还可同样地使用其他图案化层。
在产生通孔图案开口3002和3102中，从开口3002和3102中的沟槽312的底部去除间隔件材料层2902，参见图30和图31。
如图31所示，未对准的通孔图案3102延伸在如区3104示出的间距(例如，沟槽之间的介电材料)上方。然而，由于间隔件材料2902，开口3102没有延伸进任何相邻的沟槽内。
在形成通孔图案和图案化间隔件层2902之后，从衬底去除底层404。参照图32的实例，从衬底302去除底层404。在一个实施例中，使用湿剥离、灰化或其他合适的工艺去除底层404。
然后方法2700进行至框2708，其中，使用剩余的间隔件材料作为掩模元件，在介电层中蚀刻通孔洞。在介电层(诸如低k介电层)中可蚀刻通孔洞。可这样选择间隔件材料：在间隔件材料(其基本未蚀刻)和介电材料(例如，低k材料)之间提供蚀刻选择性。在一个实施例中，蚀刻选择率大于约15。参照图33的实例，在介电层304中蚀刻通孔洞3302。使用间隔件材料层2902作为掩模元件来蚀刻通孔洞3302(例如，限定通孔洞的宽度和位置)。通孔洞3302连接至上文参照框2702讨论的沟槽图案312并且从沟槽图案312向下延伸。换言之，通孔洞3302提供了Vx，同时沟槽312提供Mx+1，其中，x是互连件等级。如图33所示，在一些实施例中，间隔件材料层2902提供了通孔洞3302的与例如如图30、31示出的先前图案层中限定的通孔图案相比更小的宽度。
然后方法2700进行至框2710，其中，从衬底去除间隔件材料。通过湿蚀刻工艺可去除间隔件材料。示例性去除工艺包括通过过氧化氢(H2O2)蚀刻的去除。去除工艺可包括约100ppm至约2000ppm的H2O2。例如，去除工艺可进行约20秒和约200秒之间。例如，去除工艺可包括以约30rpm至约300rpm的速度旋转衬底。在一个实施例中，可从衬底上同时去除硬掩模层和间隔件材料。参照图34的实例，已经从衬底302去除间隔件材料层2902。通过去除间隔件材料层2902的工艺还去除硬掩模层310。
然后方法2700进行至框2712，其中，开放通孔洞底部。在一个实施例中，开放通孔洞底部以暴露出设置在衬底上的下面的部件的导电表面，下面的部件包括但不限于栅极堆叠件、源极/漏极区、电容器极板、金属线(例如，金属-1)、接触焊盘或其他部件。参照图35的实例，已经去除通孔洞3302下面的蚀刻停止层306。
然后方法2700进行至框2714，其中，在方法2700中先前形成的沟槽和/或通孔洞中形成导电材料。使用诸如ALD、PVD、镀(ECP)的一个或多个沉积步骤和/或其他合适的工艺可形成导电材料。导电材料可包括势垒层、晶种层、衬垫层和/或其他多层结构。示例性导电材料包括铝(Al)、铜(Cu)、钨(W)、相应的合金、它们的组合和/或其他合适的导电材料。在一个实施例中，通孔洞3302和沟槽312同时填充有相同的导电材料。参照图36的实例，导电势垒层1502和导电镀层1504设置在通孔洞3302和沟槽312中的衬底302上。在导电层的形成期间，可进行化学机械抛光以平坦化层。图36是平坦化后的器件的示例。
因此，图28至图36提供了根据图27的方法2700的一个或多个步骤的器件2800的示例性实施例。器件2800和方法2700示出了图1的方法100的实施例，其在衬底上形成通孔图案之前提供对通孔图案的未对准的预算。换言之，在限定通孔图案之前，间隔件材料设置在沟槽的侧壁上。然而，和图2的方法200的实施例一样，方法2700提供了通孔洞与导电线或迹线的沟槽的自对准。方法2700的实施例还提供了在自对准工艺期间负责通孔图案的未对准，直到距离为间隔件材料的厚度。方法2700的实施例还用于提供上述讨论的通孔洞的较小CD(例如，宽度)。在一个实施例中，CD比通孔图案小两倍的间隔件层的厚度。方法2700的实施例的另一个优点是同时去除间隔件材料和硬掩模层(例如，金属硬掩模)，如通过去除间隔件材料2902和硬掩模层310所示，参见图33至图34。
现参照图37，示出了确定间隔件材料层(诸如，方法200和2700的框208和/或2704分别讨论的间隔件材料层)的理想厚度的方法3700。方法3700开始于框3702，其中，确定用于通孔布置的清除窗口。清除窗口可以是导致工艺临界尺寸均匀性(CDU)和工艺的覆盖预算的距离值(例如，纳米)。例如，在一个实施例中，对于193-i的光刻工艺来说，清除窗口约为9.6nm。
然后方法3700进行至框3704，其中，确定间隔和沟槽的间距。如图38a、38b、38c、38d所示，间隔(置于沟槽的限定开口之间的材料)具有宽度S以及沟槽(限定要形成的金属互连线)具有宽度W。在一个实施例中，间隔和沟槽的间距是30nm(1/2S+W+1/2S)。
然后方法3700进行至框3706，其中，确定错接合或未对准通孔的位移的最大距离。位移的最大距离可等于(沟槽CD(W)+2*清除窗口)—间距。例如，如果S是15nm，W是15nm并且清除窗口是9.6nm，那么，未对准的最大距离是＝15+2*9.6-30或4.2nm。
然后方法3700进行至框3708，其中，确定理想的间隔件材料的厚度。关于方法200的实施例，其中，限定通孔图案之后沉积间隔件材料，间隔件材料的厚度可约等于1/2的未对准的最大距离。对于方法2700的实施例，其中，限定通孔图案之前沉积间隔件材料，间隔件材料的厚度可基本等于未对准的最大距离。
图38d中将未对准或错接合的距离示出为具有宽度D的区3802，未对准的距离。区3802可与图8的区802和/或图20的区2002基本相似。与此相反，参见图38b，其示出了通孔图案开口502和沟槽312的对准。
上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改用于达到与这里所介绍实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域的技术人员也应该意识到，这种等效造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、更换以及改变。
因此，本文提出的一个较宽泛的实施例提供了一种半导体制造的方法。该方法包括提供具有多个沟槽的衬底，多个沟槽设置在形成在衬底之上的介电层中。限定了包括的通孔图案。在沟槽的侧壁上形成间隔件材料层。使用通孔图案和间隔件材料层作为掩模元件，在介电层中蚀刻通孔洞。
在上述方法中，其中，所述方法还包括：用导电材料填充蚀刻的通孔洞和所述多个沟槽。
在上述方法中，其中，蚀刻所述通孔洞包括产生连接至所述多个沟槽的第一沟槽并且位于所述第一沟槽下面的通孔洞。
在上述方法中，其中，限定所述通孔图案包括：使用第一光刻工艺及随后的第一蚀刻工艺形成所述通孔图案的多个开口的第一开口；以及之后，使用第二光刻工艺及随后的第二蚀刻工艺形成所述通孔图案的所述多个开口的第二开口。
在上述方法中，其中，在所述多个沟槽的至少一个的侧壁上形成所述间隔件材料层包括在所述衬底之上形成间隔件材料的共形层以及蚀刻所述共形层以从所述多个沟槽的至少一个其他沟槽的底面去除所述共形层。
在上述方法中，其中，在所述多个沟槽的至少一个的侧壁上形成所述间隔件材料层包括在所述衬底之上形成间隔件材料的共形层以及蚀刻所述共形层以从所述多个沟槽的至少一个其他沟槽的底面去除所述共形层，其中，形成所述共形层包括形成氮化钛层和氧化钛层中的至少一个。
在上述方法中，其中，在所述多个沟槽的至少一个的侧壁上形成所述间隔件材料层包括在所述衬底之上形成间隔件材料的共形层以及蚀刻所述共形层以从所述多个沟槽的至少一个其他沟槽的底面去除所述共形层，其中，形成所述共形层包括形成非晶碳层。在所述另一个实施例中，一种半导体器件制造的方法包括提供具有介电层的衬底，介电层形成在衬底上方。在介电层中形成沟槽图案。沟槽图案与半导体器件的多层互连结构的层有关。在设置在沟槽图案上方的图案化层中限定通孔图案。在图案化层中的限定的通孔图案上形成间隔件材料层。使用间隔件材料层作为掩模元件来蚀刻通孔洞。
在上述方法中，其中，所述间隔件材料层填充所述多个沟槽的至少一个沟槽中的所述介电层和所述图案化层之间的间隙。
在上述方法中，其中，限定所述通孔图案包括在限定未对准的通孔的所述图案化层中形成第一开口。
在上述方法中，其中，限定所述通孔图案包括在限定未对准的通孔的所述图案化层中形成第一开口，其中，所述第一开口提供所述多个沟槽的第一沟槽的侧壁和所述图案化层之间的间隙，并且其中，形成所述间隔件材料层填充所述间隙。
在上述方法中，其中，形成所述间隔件材料层包括形成氮化钛层、氧化钛层和非晶碳层中的至少一个。
在上述方法中，其中，形成所述间隔件材料层包括沉积间隔件材料的共形层，并且之后，蚀刻所述共形层以从所述介电层中的所述多个沟槽的第一沟槽的底部区去除所述间隔件材料，并且其中，蚀刻所述通孔洞蚀刻所述第一沟槽的所述底部区下面的所述介电层。
在上述方法中，其中，形成所述间隔件材料层包括沉积间隔件材料的共形层，并且之后，蚀刻所述共形层以从所述多个沟槽的第一沟槽的侧壁和底部区去除所述间隔件材料；并且其中，蚀刻所述通孔洞提供连接至所述第一沟槽的蚀刻的通孔洞。
在上述方法中，其中，形成所述间隔件材料层包括实施物理汽相沉积和原子层沉积中的一个。
在上述方法中，其中，在设置在所述沟槽图案上方的所述图案化层中限定所述通孔图案包括：在设置在所述图案化层上的第一硬掩模层中形成所述通孔图案；之后在设置在所述图案化层上和所述第一硬掩模层下面的第二硬掩模层中形成所述通孔图案；以及使用所述第一硬掩模层和所述第二硬掩模层中的至少一个作为掩模元件以在所述图案化层中限定所述通孔图案。
在上述方法中，其中，在设置在所述沟槽图案上方的所述图案化层中限定所述通孔图案包括：在设置在所述图案化层上的第一硬掩模层中形成所述通孔图案；之后在设置在所述图案化层上和所述第一硬掩模层下面的第二硬掩模层中形成所述通孔图案；以及使用所述第一硬掩模层和所述第二硬掩模层中的至少一个作为掩模元件以在所述图案化层中限定所述通孔图案，其中，所述第一硬掩模层包括金属，并且其中，所述第二硬掩模层包括电介质并且所述图案化层包括聚合物材料。
在所述实施例的再一个实施例中，一种方法包括提供具有多个沟槽的衬底，多个沟槽形成在设置在衬底上方的介电层中。沟槽提供半导体器件的互连层的布线。间隔件材料的共形层形成在包括多个沟槽的衬底上方。然后，蚀刻间隔件材料层，使得暴露出多个沟槽的沟槽的底面的区。形成的通孔洞从沟槽的底面的区延伸进介电层，其中，间隔件材料层的厚度限定了通孔洞的尺寸。
在上述方法中，其中，形成所述间隔件材料的共形层包括沉积氧化钛层和氮化钛层中的至少一个。
在上述方法中，其中，提供所述衬底还包括：提供第一硬掩模层和第二硬掩模层，所述第二硬掩模层覆盖所述介电层上的所述第一硬掩模层，其中，所述第一硬掩模层和所述第二硬掩模层中的开口限定所述沟槽。
在上述方法中，其中，提供所述衬底还包括：提供第一硬掩模层和第二硬掩模层，所述第二硬掩模层覆盖所述介电层上的所述第一硬掩模层，其中，所述第一硬掩模层和所述第二硬掩模层中的开口限定所述沟槽，其中，所述方法还包括：在将所述通孔洞蚀刻进所述介电层之后，同时去除所述间隔件材料和所述第一硬掩模层。

Claims (10)

1.一种半导体制造的方法，包括：
提供具有多个沟槽的衬底，所述多个沟槽设置在形成在所述衬底之上的介电层中；
在所述衬底之上限定通孔图案；
在所述多个沟槽的至少一个沟槽的侧壁上形成间隔件材料层；以及
使用所述通孔图案和所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞。
2.根据权利要求1所述的方法，还包括：
用导电材料填充蚀刻的通孔洞和所述多个沟槽。
3.根据权利要求1所述的方法，其中，蚀刻所述通孔洞包括产生连接至所述多个沟槽的第一沟槽并且位于所述第一沟槽下面的通孔洞。
4.根据权利要求1所述的方法，其中，限定所述通孔图案包括：
使用第一光刻工艺及随后的第一蚀刻工艺形成所述通孔图案的多个开口的第一开口；以及
之后，使用第二光刻工艺及随后的第二蚀刻工艺形成所述通孔图案的所述多个开口的第二开口。
5.根据权利要求1所述的方法，其中，在所述多个沟槽的至少一个的侧壁上形成所述间隔件材料层包括在所述衬底之上形成间隔件材料的共形层以及蚀刻所述共形层以从所述多个沟槽的至少一个其他沟槽的底面去除所述共形层。
6.根据权利要求5所述的方法，其中，形成所述共形层包括形成氮化钛层和氧化钛层中的至少一个。
7.根据权利要求5所述的方法，其中，形成所述共形层包括形成非晶碳层。
8.一种半导体器件制造的方法，包括：
提供具有介电层的衬底，所述介电层形成在所述衬底上方；
在所述介电层中形成多个沟槽；
在设置在所述沟槽图案上方的图案化层中限定通孔图案；
在所述通孔图案中的开口下面的所述多个沟槽的区域中形成间隔件材料层；
使用所述间隔件材料层作为掩模元件，在所述介电层中蚀刻通孔洞；以及
使用导电材料填充所述通孔洞和所述多个沟槽。
9.根据权利要求8所述的方法，其中，所述间隔件材料层填充所述多个沟槽的至少一个沟槽中的所述介电层和所述图案化层之间的间隙。
10.一种方法，包括：
提供具有多个沟槽的的衬底，所述多个沟槽形成在设置在所述衬底上方的介电层中，其中，所述沟槽为半导体器件的互连层提供布线；
在包括所述多个沟槽的所述衬底上方形成间隔件材料的共形层；
蚀刻所述间隔件材料层，使得暴露出所述多个沟槽的第一沟槽的底面的区域；以及
蚀刻从所述第一沟槽的所述底面的所述区域延伸进所述介电层的通孔洞，其中，由所述间隔件材料层的厚度限定所述通孔洞的尺寸。
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